JP2003323796A - メモリ装置におけるプリチャージレベルを制御するシステム - Google Patents

メモリ装置におけるプリチャージレベルを制御するシステム

Info

Publication number
JP2003323796A
JP2003323796A JP2003122155A JP2003122155A JP2003323796A JP 2003323796 A JP2003323796 A JP 2003323796A JP 2003122155 A JP2003122155 A JP 2003122155A JP 2003122155 A JP2003122155 A JP 2003122155A JP 2003323796 A JP2003323796 A JP 2003323796A
Authority
JP
Japan
Prior art keywords
mirror circuit
terminal
memory device
memory
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003122155A
Other languages
English (en)
Other versions
JP4105976B2 (ja
Inventor
Shigekazu Yamada
重和 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JP2003323796A publication Critical patent/JP2003323796A/ja
Application granted granted Critical
Publication of JP4105976B2 publication Critical patent/JP4105976B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【課題】 本発明は、メモリセル内の二重ビットセルの
プリチャージレベルを制御するシステムを提供すること
を目的とする。 【解決手段】 本システムは、第１及び第２メモリセル
の間に接続された第１端子と、前記第２メモリセルに接
続された第２端子とを有する装置を包含する。また、本
装置は、前記第１及び第２端子に接続されたミラー回路
より成り、前記ミラー回路が、前記第１及び第２端子に
て同一の電圧レベルを維持するよう動作する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体メモ
リ装置に関し、特にリーク電流の影響を低減させるため
にメモリ装置におけるプリチャージレベルを制御するシ
ステムに関する。
【０００２】
【従来の技術】メモリ装置のような半導体装置は、ディ
ジタルシステムにおける情報格納装置として一般的に使
用されている。格納に必要な情報量が増加するにつれ
て、そのようなメモリ装置に効率的にアクセスする手法
を有することが益々重要になってくる。
【０００３】概して、メモリ読み取り（リード）又は書
き込み（ライト）動作は、プロセッサのようなコントロ
ーラによってメモリに与えられた外部信号に応答して開
始される。多くの場合、メモリアクセスにおける転送に
必要な情報量は大きい。それに加えて、プロセッサから
メモリ装置へ及びその逆に情報が伝送される速度も増加
し続けている。従って、メモリ装置に対する情報の読み
取り及び書き込み能力に関し、実効性を向上させる要請
がある。
【０００４】フラッシュメモリ技術では、２ビットデー
タを格納し得る二重ビットコアセルが設けられ、それは
非常に高密度なメモリ製品になる。図１は、一般的な二
重ビットコアセル１００を示す図である。コアセル１０
０は、プログラム、消去（イレース）又はリードされる
ことの可能な２ビットデータ（Ａ，Ｂ）を有する。ビッ
トＡを読み出すことが望まれるならば、端子ＮＡが「ソ
ース」として動作し、端子ＮＢが「ドレイン」として動
作する。ビットＢを読み出すには、端子ＮＡ及びＮＢの
機能は逆になる。
【０００５】図２は、３つの二重ビットセル（２０２，
２０４，２０６）を含むメモリ装置の一部２００を示
す。ビットＡを読み出すことが望まれるならば、端子Ｌ
２がドレインとして動作する。ビットＣ，Ｄが消去され
るとすると、端子Ｌ３は、端子Ｌ２及びＬ３間のリーク
電流を抑制するためにチャージアップされる必要があ
る。リーク電流が存在すると、ビットＡの読み出しに影
響を及ぼしてしまう。
【０００６】端子Ｌ３をチャージアップするために使用
されている１つの手法は、Ｌ２及びＬ３について同一形
式のセンスアンプを使用する。同一形式のセンスアンプ
がＬ２及びＬ３に使用されると、Ｌ２及びＬ３における
電圧は同一になる。しかしながら実際には、そのように
ならない場合がある。例えば、Ｌ２における電圧は、ビ
ットＡの状態に依存する。ビットＡが消去されるなら
ば、Ｌ２における電圧は、ビットＡ電流に起因してＬ３
における電圧よりも低くなる。また、Ｌ３における電圧
は、Ｌ４がたとえフローティングであったとしても、ビ
ットＥ及びビットＦによって影響を受ける。Ｌ２及びＬ
３間の電位差が非常に小さいならば、ビットＡの読み出
しに影響する、いくらかのリーク電流が存在する。従っ
て、１以上のセンスアンプを設けることは、リーク電流
の問題を解決しない。
【０００７】
【発明が解決しようとする課題】従って、上述したよう
なリーク電流に起因する問題を招くことなしに、二重ビ
ットメモリ（ｄｕａｌ ｂｉｔ ｍｅｍｏｒｙ）を動作
させる手法が望まれている。
【０００８】
【課題を解決するための手段】本発明は、リーク電流に
付随する問題を招くことなしに、メモリ装置内のセルを
動作させるシステムを包含する。本発明に包含される１
つ又はそれ以上の実施例の動作により、メモリセルのプ
リチャージレベルを制御し、リーク電流の問題を回避す
ることが可能になる。
【０００９】本発明の一態様によれば、メモリ装置にお
ける二重ビットメモリセルのプリチャージレベルを制御
する装置が与えられる。本装置は、第１及び第２メモリ
セルの間に接続された第１端子と、前記第２メモリセル
に接続された第２端子とを有する。また、本装置は、前
記第１及び第２端子に接続されたミラー回路より成り、
前記ミラー回路が、前記第１及び第２端子にて同一の電
圧レベルを維持するよう動作する。
【００１０】本発明の他の態様によれば、メモリ装置内
の二重ビットメモリセルのプリチャージレベルを制御す
る方法が与えられる。前記メモリ装置は、第１及び第２
メモリセルの間に接続された第１端子、及び前記第２メ
モリセルに接続された第２端子を有する。本方法は、ミ
ラー回路の入力に前記第１端子のレベルを与えるステッ
プ、前記ミラー回路の前記入力における前記レベルを、
前記ミラー回路の出力にミラーするステップ；及び前記
ミラー回路の前記出力におけるレベルを前記第２端子に
与えるステップより成る。
【００１１】本発明の更なる態様及び付随する利点は、
添付図面と供に以下の詳細な説明を参照することで、い
っそう明確になるであろう。
【００１２】
【発明の実施の形態】本発明は、リーク電流の影響を抑
制し及びメモリの実効性を向上させるために、メモリ装
置内のコアセルのプリチャージレベルを制御するシステ
ムを包含する。本発明に包含される様々なシステム例
が、以下に詳細に説明される。
【００１３】図３は、本発明によりフラッシュメモリの
二重ビットセルに、選択されたプリチャージレベルを与
える電流ミラー回路３００を示す。例えば、ミラー回路
３００は、（ＤＡＴＡＰを介して）Ｌ３をプリチャージ
する。ミラー回路は、ＤＡＴＡＰ信号（データＰ信号）
を、ＤＡＴＡ信号（データ信号）と同一にするよう動作
する。従って、ビットＡの状態は、ＤＡＴＡＰ電圧がＤ
ＡＴＡ電圧に正確に従うので、電圧に影響を与えない。
ミラー回路３００の出力ドライバが充分に強力である限
り、ＤＡＴＡＰ及びＬ４の間にたとえ小さなリーク電流
があったとしても、ＤＡＴＡＰ電圧はＤＡＴＡ電圧に従
うよう強制される。
【００１４】ミラー回路３００は、既知のミラー回路よ
り成る。回路３００の動作中に、電流（Ｉ１）は電流
（Ｉ２）にミラーされる。ＤＡＴＡにおけるレベルが上
昇すると、端子ＮＡは下降し、端子ＮＢは上昇し、ＤＡ
ＴＡＰはＴｒＣにより上昇する。Ｉ２はＩ１と同一電流
になるように駆動されるので、ＤＡＴＡＰはＤＡＴＡに
等しくなる（すなわち、ＴＲＡのＶｇｓは、ＴＲＢのも
のと同一になる。）。このように、ミラー回路は、リー
ク電流に付随する問題を克服するよう動作し得る。
【００１５】メモリ装置が１６のデータラインを有する
ならば、ＤＡＴＡＰライン及びミラー回路の数も１６に
なるであろう。この態様では、ビットＡ又はその近辺の
ビット（Ｅ及びＦ）の状態によらず、各ＤＡＴＡＰ電圧
が、その対応するＤＡＴＡ電圧に常に同一である。一般
に、ミラー回路はセンスアンプ回路より小さく、センス
アンプ回路ではなく、ミラー回路を利用することは、チ
ップ面積を節約する観点から有利である。
【００１６】本発明に包含される他の実施例では、付加
的なチップスペースを節約することが可能である。本実
施例では、１つのＤＡＴＡＰ信号及び１つのミラー回路
を利用して、１６のＤＡＴＡラインの選択された１つを
抽出（ｓａｍｐｌｅ）し、その選択したＤＡＴＡライン
と同じ電圧を生成する。あるビットＡ状態は他のものと
異なるので、ＤＡＴＡＰ電圧は、ＤＡＴＡラインの総て
と同一にはならなくなるであろう。しかしながら、近辺
のビット（すなわち、ビットＥ、ビットＦ等）からの影
響は、顕著に減少する。従って、リーク電流の影響を低
減することは、コスト及びスペースを節約することにな
る。
【００１７】図４は、複数のデータラインを利用して動
作するために、本発明により構築された電流ミラー回路
を示す。例えば、ミラー回路４０２は、１つのＤＡＴＡ
ライン及び１６のＤＡＴＡＰラインに接続されている。
１６のＤＡＴＡＰラインにおける電圧は、ＤＡＴＡライ
ンの現在のレベルをミラーしている（ｍｉｒｒｏｒ）。
図４には、各々のデータセットに使用されるデマルチプ
レクサトランジスタ４０４が示されている。図４の回路
の動作によれば、１つのミラー回路が利用されるに過ぎ
ないので、チップ面積を顕著に節約しつつ、リーク電流
の影響が低減され得る。
【００１８】本発明は、メモリ装置のセルのプリチャー
ジレベルを制御するシステムを含む。上述した実施例
は、本発明の例示であり、上述した特定の実施例に本発
明の範囲を限定することを意図するものではない。従っ
て、本発明の１つ又はそれ以上の実施例が図示及び説明
されてきたが、本発明の精神又は本質から逸脱すること
なしに、様々な変形がそれらになされ得ることは、理解
されるであろう。従って、特許請求の範囲に記載される
本発明の範囲に関し、ここにおける開示及び説明は、限
定的ではなく、例示的であることを意図する。
【００１９】
【図面の簡単な説明】
【図１】図１は、一般的な二重ビットコアセルを示す図
である。
【図２】図２は、３つの二重ビットコアセルを含むメモ
リ装置の一部を示す図である。
【図３】図３は、本発明によるフラッシュメモリの二重
ビットコアセルに、選択されたプリチャージレベルを与
える電流ミラー回路を示す図である。
【図４】図４は、複数のデータラインを利用して動作す
るために本発明により構築された電流ミラー回路を示す
図である。
【符号の説明】
ＮＡ，ＮＢ 端子 Ｌ１，Ｌ２，Ｌ３，Ｌ４ 端子 １００ 二重ビットコアセル ２００ メモリ装置 ２０２，２０４，２０６ 二重ビットセル ３００ 電流ミラー回路 ４０２ ミラー回路 ４０４ デマルチプレクサトランジスタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリ装置における二重ビットメモリセ
    ルのプリチャージレベルを制御する装置であって：第１
    及び第２メモリセルの間に接続された第１端子；前記第
    ２メモリセルに接続された第２端子；及び前記第１及び
    第２端子に接続されたミラー回路；より成り、前記ミラ
    ー回路が、前記第１及び第２端子にて同一の電圧レベル
    を維持するよう動作することを特徴とする装置。
  2. 【請求項２】 前記ミラー回路が：前記第１端子に接続
    されるミラー入力；及び前記第２端子に接続されるミラ
    ー出力；を有することを特徴とする請求項１記載の装
    置。
  3. 【請求項３】 前記第１端子及び前記ミラー回路の間に
    第１デコーダ論理が接続され、前記第２端子及び前記ミ
    ラー回路の間に第２デコーダ論理が接続されることを特
    徴とする請求項１記載の装置。
  4. 【請求項４】 前記メモリ装置のデータラインの各々
    に、１つのミラー回路が利用されることを特徴とする請
    求項１記載の装置。
  5. 【請求項５】 前記メモリ装置の複数のデータライン
    に、１つのミラー回路が利用されることを特徴とする請
    求項１記載の装置。
  6. 【請求項６】 前記１つのミラー回路が、前記複数のデ
    ータラインの内の選択されたデータラインに接続される
    ことを特徴とする請求項５記載の装置。
  7. 【請求項７】 メモリ装置内の二重ビットメモリセルの
    プリチャージレベルを制御する方法であって、前記メモ
    リ装置が、第１及び第２メモリセルの間に接続された第
    １端子、及び前記第２メモリセルに接続された第２端子
    を有し、当該方法が：ミラー回路の入力に前記第１端子
    のレベルを与えるステップ；前記ミラー回路の前記入力
    における前記レベルを、前記ミラー回路の出力にミラー
    するステップ；及び前記ミラー回路の前記出力における
    レベルを前記第２端子に与えるステップ；より成ること
    を特徴とする方法。
  8. 【請求項８】 更に、前記第１端子及び前記ミラー回路
    並びに前記第２端子及び前記ミラー回路の間でデコーダ
    論理を使用するステップより成ることを特徴とする請求
    項７記載の方法。
  9. 【請求項９】 更に、前記メモリ装置のデータラインの
    各々についてミラー回路を使用するステップより成るこ
    とを特徴とする請求項７記載の方法。
  10. 【請求項１０】 更に、前記メモリ装置内の総てのデー
    タラインについてリーク電流の影響を減らすために使用
    される選択されたデータラインについてミラー回路を使
    用するステップより成ることを特徴とする請求項７記載
    の方法。
JP2003122155A 2002-04-29 2003-04-25 メモリ装置におけるプリチャージレベルを制御するシステム Expired - Lifetime JP4105976B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/136034 2002-04-29
US10/136,034 US6816423B2 (en) 2002-04-29 2002-04-29 System for control of pre-charge levels in a memory device

Publications (2)

Publication Number Publication Date
JP2003323796A true JP2003323796A (ja) 2003-11-14
JP4105976B2 JP4105976B2 (ja) 2008-06-25

Family

ID=29249596

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003122155A Expired - Lifetime JP4105976B2 (ja) 2002-04-29 2003-04-25 メモリ装置におけるプリチャージレベルを制御するシステム

Country Status (2)

Country Link
US (1) US6816423B2 (ja)
JP (1) JP4105976B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1612806A2 (en) 2004-07-02 2006-01-04 Sharp Kabushiki Kaisha Semiconductor memory device
JP2006520515A (ja) * 2003-03-13 2006-09-07 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 高速で高精度メモリ読み出しオペレーション用回路
WO2006103734A1 (ja) * 2005-03-28 2006-10-05 Fujitsu Limited 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ
KR100911226B1 (ko) * 2007-09-19 2009-08-06 후지쯔 마이크로일렉트로닉스 가부시키가이샤 불휘발성 반도체 메모리 및 그 판독 방법 및 마이크로프로세서

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791396B2 (en) * 2001-10-24 2004-09-14 Saifun Semiconductors Ltd. Stack element circuit
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6842383B2 (en) 2003-01-30 2005-01-11 Saifun Semiconductors Ltd. Method and circuit for operating a memory cell using a single charge pump
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6885244B2 (en) 2003-03-24 2005-04-26 Saifun Semiconductors Ltd. Operational amplifier with fast rise time
US6906966B2 (en) 2003-06-16 2005-06-14 Saifun Semiconductors Ltd. Fast discharge for program and verification
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
US8339102B2 (en) * 2004-02-10 2012-12-25 Spansion Israel Ltd System and method for regulating loading on an integrated circuit power supply
US7176728B2 (en) * 2004-02-10 2007-02-13 Saifun Semiconductors Ltd High voltage low power driver
WO2005094178A2 (en) 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7187595B2 (en) * 2004-06-08 2007-03-06 Saifun Semiconductors Ltd. Replenishment for internal voltage
US7190212B2 (en) * 2004-06-08 2007-03-13 Saifun Semiconductors Ltd Power-up and BGREF circuitry
US7256438B2 (en) * 2004-06-08 2007-08-14 Saifun Semiconductors Ltd MOS capacitor with reduced parasitic capacitance
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
EP1746645A3 (en) 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7609559B2 (en) * 2007-01-12 2009-10-27 Micron Technology, Inc. Word line drivers having a low pass filter circuit in non-volatile memory device
US7719899B2 (en) 2007-02-13 2010-05-18 Micron Technology, Inc. Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory
US7864588B2 (en) * 2007-09-17 2011-01-04 Spansion Israel Ltd. Minimizing read disturb in an array flash cell
US8098525B2 (en) * 2007-09-17 2012-01-17 Spansion Israel Ltd Pre-charge sensing scheme for non-volatile memory (NVM)
CN104617091A (zh) * 2013-11-01 2015-05-13 华邦电子股份有限公司 集成电路的电容

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440518A (en) * 1991-06-12 1995-08-08 Hazani; Emanuel Non-volatile memory circuits, architecture and methods
US5056063A (en) * 1990-05-29 1991-10-08 Texas Instruments Incorporated Active sense amplifier with dynamic pre-charge transistor
US5359571A (en) * 1993-01-27 1994-10-25 Yu Shih Chiang Memory array having a plurality of address partitions
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006520515A (ja) * 2003-03-13 2006-09-07 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 高速で高精度メモリ読み出しオペレーション用回路
EP1612806A2 (en) 2004-07-02 2006-01-04 Sharp Kabushiki Kaisha Semiconductor memory device
EP1612806A3 (en) * 2004-07-02 2006-05-10 Sharp Kabushiki Kaisha Semiconductor memory device
US7224611B2 (en) 2004-07-02 2007-05-29 Sharp Kabushiki Kaisha Virtual ground line type memory device with high speed readout circuit
WO2006103734A1 (ja) * 2005-03-28 2006-10-05 Fujitsu Limited 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ
JPWO2006103734A1 (ja) * 2005-03-28 2008-09-04 富士通株式会社 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ
US7773425B2 (en) 2005-03-28 2010-08-10 Fujitsu Semiconductor Limited Nonvolatile semiconductor memory, method for reading the same, and microprocessor
JP4620728B2 (ja) * 2005-03-28 2011-01-26 富士通セミコンダクター株式会社 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ
KR100911226B1 (ko) * 2007-09-19 2009-08-06 후지쯔 마이크로일렉트로닉스 가부시키가이샤 불휘발성 반도체 메모리 및 그 판독 방법 및 마이크로프로세서

Also Published As

Publication number Publication date
US20030202411A1 (en) 2003-10-30
JP4105976B2 (ja) 2008-06-25
US6816423B2 (en) 2004-11-09

Similar Documents

Publication Publication Date Title
JP4105976B2 (ja) メモリ装置におけるプリチャージレベルを制御するシステム
US7567462B2 (en) Method and system for selectively limiting peak power consumption during programming or erase of non-volatile memory devices
US7042765B2 (en) Memory bit line segment isolation
US6922359B2 (en) Nonvolatile semiconductor memory device allowing high speed data transfer
JP3840349B2 (ja) フラッシュメモリ装置及びそのデータ読出し方法
TW201737259A (zh) Feram-dram混合式記憶體
US20070153618A1 (en) Semiconductor device
JP2021168225A (ja) データキャッシング
US7817481B2 (en) Column selectable self-biasing virtual voltages for SRAM write assist
KR101753251B1 (ko) 음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치
KR20090017587A (ko) Ｎａｎｄ 아키텍쳐 메모리 디바이스들 및 동작
US8693237B2 (en) Single-ended SRAM with cross-point data-aware write operation
JP2004247026A (ja) 半導体集積回路及びｉｃカード
US20050141260A1 (en) Semiconductor memory device
US7248503B2 (en) Semiconductor nonvolatile storage device
US8886915B2 (en) Multiprocessor system having direct transfer function for program status information in multilink architecture
US7243180B2 (en) Semiconductor memory device with bus driver circuit configured to transfer an output on a common bus onto an output bus with inversion or no inversion
US9019788B2 (en) Techniques for accessing memory cells
JP2004509426A (ja) ブロック・レベルの書き込み時読み取り方法および方法
US7236401B2 (en) Nonvolatile semiconductor memory device and write/verify method thereof
JP2002133883A (ja) 不揮発性メモリ装置
US7679972B2 (en) High reliable and low power static random access memory
US11282579B2 (en) Semiconductor memory device including a first electrode to input command set and output read data and a second electrode to supply power
US20040013023A1 (en) Semiconductor integrated circuit
JPH0737387A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051026

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060522

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060701

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080325

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080328

R150 Certificate of patent or registration of utility model

Ref document number: 4105976

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130404

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130404

Year of fee payment: 5

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140404

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term