JP2021168225A - データキャッシング - Google Patents

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Abstract

【課題】強誘電体メモリセルに実行される直接読出しの回数を低減することで、メモリセルの寿命を延長するメモリサブシステムを動作させる方法及び装置を提供する。
【解決手段】方法は、メモリセルの最初の読出しを実行するときにロウバッファのセンスアンプにおいてメモリセルのデータをキャッシングし、メモリセルの最初の読出しを実行した後に少なくとも２回目のメモリセルの読出しを実行する場合は、センスアンプにキャッシングされたメモリセルのデータを読み取る。メモリデバイスの複数のバンクのデータを夫々のロウバッファにキャッシングすることにより、メモリデバイスがマルチページキャッシュの一種として動作させる。
【選択図】図１８

Description

＜関連出願の参照＞
本特許出願は、2017年4月25出願の「データキャッシング」という名称のPCT出願PCT/US2017/029420に対して優先権を主張する。さらに、そのPCT出願は、2016年4月27日出願の「データキャッシング」という名称のカジガヤによる米国特許出願15/140,073に対して優先権を主張する。各出願は本出願の譲受人に譲渡され、各出願は参照によりその全体が本明細書に組み込まれる。
以下の説明は、全般に亘って、メモリデバイスに関連し、より具体的にはデータキャッシングに関する。
メモリデバイスは、コンピュータ、無線通信機器、カメラ、デジタルディスプレイ、及びそのようなものなどの様々な電子機器に情報を記憶するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラミングすることによって保存される。例えば、バイナリデバイスには２つの状態があり、多くの場合、論理「１」又は論理「０」で表される。他のシステムでは、２つより多くの状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスは、メモリデバイスの保存状態を読出し、又は感知することができる。情報を記憶するために、電子デバイスは、メモリデバイス内の状態を、書込み、又はプログラムすることができる。
ランダムアクセスメモリ(RAM)、読出し専用メモリ（ROM）、ダイナミックRAM（DRAM）、同期ダイナミックRAM（SDRAM）、FeRAM、相変化RAM（PCRAM）、スピン注入RAM（STT-RAM）、抵抗RAM（ReRAM）、磁気RAM（MRAM）、フラッシュメモリ、及びその他のものなど、様々な種類のメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であってよい。フラッシュメモリなどの不揮発性メモリは、外部電源がない場合でも、長時間データを保存できる。例えば、DRAMなどの揮発性メモリデバイスは、外部電源によって定期的にリフレッシュされない限り、時間の経過とともに保存状態が失われることがある。バイナリメモリデバイスは、例えば、充電又は放電されたキャパシタを含むことができる。帯電したキャパシタは、リーク電流によって時間の経過とともに放電される可能性があり、その結果、保存情報が失われる。揮発性メモリの或る実施形態では、読出しや書込みの速度が速くなるなどのパフォーマンス上の利点があるが、非揮発性の態様（データを定期的にリフレッシュせずに保持する機能など）は、有利となる場合がある。
いくつかのケースでは、FeRAMは、DRAMと同様の速度及び不揮発性の特性をもって、動作させることができる。しかし、このような場合、FeRAMのメモリセルに用いられる強誘電体キャパシタは、強誘電体キャパシタ内の強誘電材料の分極と反転が繰り返される結果、疲労を受ける可能性があり、残留分極の減少を招く。また、書込み動作が連続的に同じ分極方向に行われると、「インプリント」と呼ばれるメモリセルのヒステリシス特性におけるシフトが、メモリセルのリライト特性のその後の劣化を招くことがある。従って、FeRAMは、DRAMと比較して、その寿命期間において、読出しと書込み動作の回数が少なくなる。
本開示の実施形態について、以下の図を参照して説明する。
本開示の種々の実施形態による、メモリデバイスの一実施例を示したものである。 本開示の種々の実施形態による、それらの実施形態のメモリデバイスのような或るメモリデバイスのメモリブロック及びメモリ領域のアーキテクチャの一実施例を示している。 本開示の種々の実施形態による、それらの実施形態のメモリブロックのメモリ領域のような或るメモリブロックのメモリ領域のアーキテクチャの一実施例を示している。 本開示の種々の実施形態による、それらの実施形態のメモリブロックのメモリ領域のような或るメモリブロックのメモリ領域のアーキテクチャの一実施例を示している。 本開示の種々の実施形態による、図１から図４を用いて説明したメモリデバイス、メモリブロック、又はメモリ領域の複数のメモリバンクのような複数のメモリバンクを含む装置を示している。 本開示の種々の実施形態による、強誘電体メモリセルの一実施例を示している。 本開示の種々の実施形態による、センスアンプ及びビットラインプリチャージ回路の回路図の実施例を示している。 本開示の種々の実施形態による、センスラッチ（例えば、センス回路）基板制御回路の回路図の一実施例を示している。 本開示の種々の実施形態による、ロードコマンドを発行してメモリセルからセンスアンプに論理１又はハイレベル論理値をロードするときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形の一実施例を示している。 本開示の種々の実施形態による、ロードコマンドを発行してメモリセルからセンスアンプに論理０又はローレベル論理値をロードするときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形の一実施例を示している。 本開示の種々の実施形態による、ストアコマンドを発行してセンスアンプにストアされた論理１又はハイレベル論理値をメモリセルに記憶させるときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形の一実施例を示している。 本開示の種々の実施形態による、ストアコマンドを発行してセンスアンプにストアされた論理０又はローレベル論理値をメモリセルに記憶させるときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形の一実施例を示している。 本開示の種々の実施形態による、データワードが、複数のメモリセルから１つのロウバッファにロードされ、その後メモリセルからではなくロウバッファから読み出される動作のシーケンスの一実施例を示している。 本開示の種々の実施形態による、データワードが複数のメモリセルから１つのロウバッファにロードされ、又はデータワードがロウバッファに書き込まれ、その後メモリセルからではなくロウバッファから読み出される動作のシーケンスの一実施例を示している。 本開示の種々の実施形態による、主記憶サブシステムを含むシステムの図を示している。 本開示の種々の実施形態による、ロードコマンドを発行してメモリセルからセンスアンプに論理１又はハイレベル論理値をロードするときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形の一実施例を示している。 本開示の種々の実施形態による、データワードが第１の複数のメモリセルからロウバッファにロードされ、その後、第２の複数のメモリセルに記憶される動作のシーケンスの一実施例を示す。 本開示の種々の実施形態による、メモリデバイス又はシステムを動作させる方法を説明するフローチャートを示している。 本開示の種々の実施形態による、メモリデバイス又はシステムを動作させる方法を説明するフローチャートを示している。
開示される技術は、複数のメモリセル（例えば、Fe-RAM又はハイブリッドRAM（HRAM）セルのような強誘電体メモリセル）を有するメモリデバイスに関連する。強誘電体メモリセルは、強誘電体膜を有する情報記憶キャパシタを有する。時間が経つにつれて、強誘電体膜が劣化し、強誘電体メモリセルの性能が低下することがある。本明細書に記載の技術の一実施形態において、或るメモリセルのデータは、そのメモリセルの第１回目の読出しの実行時にロウバッファのセンスアンプにキャッシングされてもよい。そのメモリセルの第１回目の読出しの後、そのメモリセルの少なくとも第２回目の読出しの実行の決定時に、そのメモリセルのデータは、そのメモリセルからではなく、センスアンプから読み出されるようにすることができる。この方法では、メモリセルに実行される直接読出しの回数を低減することができ、メモリセルの寿命が延長されるようにすることができる。また、センスアンプにデータをキャッシングすることで、消費電力を削減することもできる。メモリデバイスの複数のバンクのデータをそれぞれのロウバッファにキャッシングすることにより、メモリデバイスがマルチページキャッシュの一種として動作させられるようにすることができる。新しいデータをメモリセルに保存するときに、その新しいデータがセンスアンプに書き込まれ、それからメモリセルに書き込まれるようにすることができる。続いて、その新しいデータは、メモリセルからセンスアンプにその新しいデータをロードすることなく、センスアンプから読み出されるようにすることができる（即ち、その新しいデータが既にセンスアンプにキャッシングされているためである）。繰り返しになるが、メモリセルの直接読出し数が減少し、メモリセルの寿命が延びるようにすることができ、消費電力が低減されるようにすることができる。メモリセルから新しいデータを読み出す前にロードコマンドを発行する必要がないため、コマンドバスの効率もまた改善されるようにすることができる。
本明細書で説明する技術の別の実施形態では、マルチコアプロセッサのプロセスは、各メモリバンクがロウバッファに対応付けられているメモリデバイスにおけるメモリバンクの異なるグループにマッピングされるようにすることができる。或るメモリバンク内の或るメモリアドレスに関連付けられた複数のメモリセルは、１つのデータワードを取得するためにアドレス指定されるようにすることができる。それらの複数のメモリセルは、複数のプロセス中の１つのプロセスからそのメモリアドレスに対応する最初のメモリ読出し要求を受信したときにアドレス指定されるようにすることができる。そのプロセスからのそのメモリアドレスに対応する２回目のメモリ読出し要求の受信時に、上記データワードを取得するために、そのメモリバンクに関連付けられているロウバッファがアドレス指定されるようにすることができる。メモリバンクの異なるグループへのプロセスのマッピングは、そのメモリデバイスのロウバッファ内のヒット率を増加させる傾向がある。これは、メモリセルへの直接読出しの回数を減らし、メモリセルの寿命を増加させ、メモリデバイスによる電力消費を削減することができる。
上記で導入した開示の実施形態は、メモリデバイスのコンテキストにおいて更に後述する。次に、ハイブリッドメモリの具体例について説明する。開示の、これら及び他の実施形態については更に、ハイブリッドメモリの構成、動作、及び使用に関連する装置図、システム図、及びフローチャートを参照しながら説明し、記載する。
図１は、本開示の種々の実施形態による、メモリデバイス１００の一実施例を示している。メモリデバイス１００には、複数のメモリブロック（例えば、第１のメモリブロック１０５-a、第２のメモリブロック１０５-b、及び第８のメモリブロック１０５-hを含む８つのメモリブロック）に配置された複数のメモリセルが含まれるようにすることができる。これらのメモリセルは、或るカラムアドレス、或るロウアドレス、及び或るバンクアドレスを含む或るアドレスによってアドレス指定されるようにすることができる。上記カラムアドレスは、カラムアドレスバッファ１１０によって受信され、カラムデコーダ１１５及びパラレル／シリアル変換回路１４５に印加されるようにすることができる。上記ロウアドレスは、ロウアドレスバッファ１２０によって受信され、バンク制御回路１３５に印加されるようにすることができ、そのバンク制御回路１３５はそのロウアドレスをロウデコーダ１２５に順次供給することができる。上記バンクアドレスは、バンクアドレスバッファ１３０によって受信され、バンク制御回路１３５に印加されるようにすることができる。
上記メモリセルのサブセットから読み出されたデータは、読出し／書込み（RW）アンプ１４０で増幅され、パラレル／シリアル変換回路１４５によってシリアルデータストリームに変換され、データ入出力バッファ１５０に一時的に記憶される。上記メモリセルのサブセットに書き込まれるデータは、上記メモリセルの上記サブセットに書き込まれる前に、データ入出力バッファ１５０に一時的に記憶され、パラレル／シリアル変換回路１４５によって並列データストリームに変換され、RWアンプ１４０で増幅されるようにすることができる。
読出しコマンド又は書込みコマンドは、コマンドデコーダ１５５によって、受信されデコードされるようにすることができる。デコードされたコマンドがコマンドデコーダ１５５からチップ制御回路１６０に供給されるようにすることができ、モード信号がモード回路１６５から上記チップ制御回路１６０に供給されるようにすることができる。上記チップ制御回路１６０は、カラムアドレスバッファ１１０、ロウアドレスバッファ１２０、バンクアドレスバッファ１３０、バンク制御回路１３５、RWアンプ１４０、及びパラレル／シリアル変換回路１４５を制御する複数の信号を供給するようにすることができる。クロック生成回路１７０は、パラレル／シリアル変換回路１４５、データ入出力バッファ１５０、コマンドデコーダ１５５、及びチップ制御回路１６０に１つ以上のクロック信号を供給することができる。
メモリコントローラは、メモリデバイス１００の種々の構成部分を介して、メモリデバイス１００のメモリセルの動作を制御することができる。例えば、メモリコントローラは、メモリブロック１０５のメモリセルにアクセスするために、メモリブロック１０５の所望のワードライン及びデジットラインをアクティブにするために、カラム、ロウ、及びバンクアドレス信号を生成してよい。上記メモリコントローラはまた、メモリデバイス１００の動作中に使用される様々な電圧電位を生成及び制御することができる。全般を通して、本明細書で論じる印加電圧の振幅、形状、又は持続時間は、調整され又は変更されるようにすることができ、メモリデバイス１００を動作させることにおいて論じられる種々の動作に対して異なるようにすることができる。
図２は、本開示の種々の実施形態による、メモリデバイス１００のような或るメモリデバイスのメモリブロック１０５及びメモリ領域２０５のアーキテクチャ２００の一実施例を示している。各ブロック１０５及び各メモリ領域２０５は、複数のメモリセルを含むことができる。いくつかの実施例では、ブロック１０５は８つのブロック（例えば、第１のメモリブロック１０５-a、第２のメモリブロック１０５-b、第３のメモリブロック１０５-c、第４のメモリブロック１０５-d、第５のメモリブロック１０５-e、第６のメモリブロック１０５-f、第７のメモリブロック１０５-g、及び第８のメモリブロック１０５-h）を含むことができる。
図２に示す各メモリブロック１０５は、複数のメモリ領域２０５に細分化されるようにすることができる。例えば、第１のメモリブロック１０５-aは、第１のメモリ領域２０５-a、第２のメモリ領域２０５-b、第３のメモリ領域２０５-c、及び第４のメモリ領域２０５-dに細分化されるようにすることができる。いくつかの実施例では、各メモリブロック１０５は、各メモリブロック１０５の第１の次元（例えば、水平方向の次元）に沿って実装されたカラムデコーダ１１５-aと、各メモリブロックの第２の次元（例えば、垂直方向の次元）に沿って実装されたロウデコーダ１２５-aとを用いて、メモリチップの長方形の領域をカバーすることができる。
図３は、本開示の種々の実施形態による、メモリブロック１０５-aのメモリ領域２０５-aのような或るメモリブロックのメモリ領域のアーキテクチャ３００の一実施例を示している。メモリ領域２０５-aは、複数のメモリバンク３０５（例えば、第１のメモリバンク３０５-a、第２のメモリバンク３０５-b、第３のメモリバンク３０５-c、第１４のメモリバンク３０５-n、第１５のメモリバンク３０５-o、及び第１６のメモリバンク３０５-pを含む１６個のメモリバンク）を含むことができる。
図３に示すように、メモリバンク３０５内のメモリセルは、カラムデコーダ３１０及び複数のメモリバンクごとロウデコーダ３１５（例えば、第１のロウデコーダ３１５-a、第２のロウデコーダ３１５-b、第３のロウデコーダ３１５-c、第１４のロウデコーダ３１５-n、第１５のロウデコーダ３１５-o、及び第１６のロウデコーダ３１５-p）と、複数のメモリバンクごとバンク制御回路３２０（例えば、第１のバンク制御回路３２０-a、第２のバンク制御回路３２０-b、第３のバンク制御回路３２０-c、第１４のバンク制御回路３２０-n、第１５のバンク制御回路３２０-o、及び第１６のバンク制御回路３２０-p）とによってアドレス指定することができる。いくつかの実施例では、カラムアドレスがカラムデコーダに供給されるようにし、バンクアドレス、ロウアドレス、及びロードコマンド又はストアコマンドが各バンク制御回路３２０に供給されるようにすることができる。各バンク制御回路３２０は、関連付けられたアドレスラッチ３２５（例えば、第１のアドレスラッチ３２５-a、第２のアドレスラッチ３２５-b、第３のアドレスラッチ３２５-c、第１４のアドレスラッチ３２５-n、第１５のアドレスラッチ３２５-o、又は第１６のアドレスラッチ３２５-p）にロウアドレスをラッチし、そのロウアドレスを対応するロウデコーダ３１５に受け渡すことができる。
ロードコマンドの期間でのメモリバンク３０５のアドレス指定時には、メモリバンク３０５に関連付けられたロウバッファ３３０内の複数のセンスアンプ（例えば、第１のメモリバンク３０５-aに関連付けられたロウバッファ３３０-a／３３０-b内の複数のセンスアンプ）が、複数のメモリセルからデータを受信し、それらのデータを増幅し、IOライン３３５上での読出しのためにそのデータをラッチすることができる。ストアコマンドの期間でのメモリバンク３０５のアドレス指定時には、IOライン３３５上のデータは、ロウバッファ３３０内のセンスアンプによって増幅され、複数のメモリセルに記憶されるようにすることができる。
各バンク制御回路３２０は、ロウバッファ３３０のセンスアンプに、多くの制御信号を供給することができる。いくつかの実施例では、制御信号は、バンクセレクト（BS）信号、プレート電圧（PL）、絶縁ゲート制御信号（TG）、ビットラインプリチャージ信号（PCB）、センスアンププリチャージ信号（PCS）、リファレンス電圧アプリケーション信号（REF）、又はセンス回路活性化信号（CS）を含むことができる。メモリバンク内でデータをロード又は記憶させる際のこれらの信号を使用する実施例については、図９から図１４、図１６、及び図１７を参照して説明する。
図４は、本開示の種々の実施形態による、メモリブロック１０５-aのメモリ領域２０５-aのような或るメモリブロックのメモリ領域のアーキテクチャの一実施例を示している。メモリ領域２０５-aは、複数のメモリサブバンク４０５（例えば、第１のメモリのサブバンク４０５-a、第２のメモリサブバンク４０５-b、第３のメモリサブバンク４０５-c、第１４のメモリサブバンク４０５-n、第１５のメモリサブバンク４０５-o、及び第１６のメモリサブバンク４０５-pを含む１６個のサブバンク）を含むことができる。
図４に示すように、メモリサブバンク４０５内のメモリセルは、カラムデコーダ４１０、複数のメモリバンクごとロウデコーダ４１５（例えば、第１のロウデコーダ４１５-a、第２のロウデコーダ４１５-b、第３のロウデコーダ４１５-c、第１４のロウデコーダ４１５-n、第１５のロウデコーダ４１５-o、及び第１６のロウデコーダ４１５-p）、及びバンク制御回路４２０によってアドレス指定されるようにすることができる。いくつかの実施例では、カラムアドレスがカラムデコーダ４１０に供給され、バンクアドレス、ロウアドレス、及びロードコマンド又はストアコマンドがバンク制御回路４２０に供給されるようにすることができる。バンク制御回路４２０は、メモリサブバンクごとアドレスラッチ４２５（例えば、第１のアドレスラッチ４２５-a、第２のアドレスラッチ４２５-b、第３のアドレスラッチ４２５-c、第１４のアドレスラッチ４２５-n、第１５のアドレスラッチ４２５-o、又は第１６のアドレスラッチ４２５-p）のいずれかにおいてロウアドレスをラッチし、そのロウアドレスを対応するロウデコーダ４１５に受け渡すことができる。
ロードコマンドの期間でのメモリサブバンク４０５のアドレス指定時には、メモリサブバンク４０５に関連付けられたロウバッファ４３０内の複数のセンスアンプ（例えば、第１のメモリサブバンク４０５-aに関連付けられたロウバッファ４３０-a／４３０-b内の複数のセンスアンプ）が複数のメモリセルからデータを受信し、そのデータを増幅し、IOライン４３５での読出しのためにそのデータをラッチすることができる。ストアコマンドの期間でのメモリバンク４０５のアドレス指定時には、IOライン４３５上のデータは、ロウバッファ４３０内のセンスアンプによって増幅され、複数のメモリセルに記憶されるようにすることができる。
バンク制御回路４２０は、ロウバッファ４３０のセンスアンプに、多くの制御信号を供給することができる。いくつかの実施例では、制御信号は、バンクセレクト（BS）信号、プレート電圧（PL）、絶縁ゲート制御信号（TG）、ビットラインプリチャージ信号（PCB）、センスアンププリチャージ信号（PCS）、リファレンス電圧アプリケーション信号（REF）、又はセンス回路活性化信号（CS）を含むことができる。メモリバンク内でデータをロード又は記憶させるときのこれらの信号を使用する実施例については、図９から図１４、図１６、及び図１７を参照して説明する。また、上記実施例は、メモリサブバンク内でデータをロード又は記憶することに、同様の方法で適用されるようにすることができる。
図３に関連して説明したメモリバンクごとバンク制御回路３２０は、メモリバンク３０５への独立したインターリーブアクセスを供給するために使用されるようにすることができるが、図４に関連して説明した共有バンク制御回路４２０よりも多くのチップ面積をとる可能性がある。しかしながら、バンクアドレスとともに、共有バンク制御回路４２０にサブバンクアドレスを提供することにより、すべてのメモリサブバンクに関連付けられたすべてのロウバッファの読み書きが可能となる。いくつかのメモリサブバンク４０５のためのローディング及びストアリングのプロセスと、他のメモリサブバンク４０５のための読出し及び書込みのプロセスが、インターリーブされるようにすることができる。ただし、同じ領域内のいくつかのメモリサブバンク４０５のためのローディング及び／又はストアリングのプロセスの場合には、メモリサブバンクインターリーブは使用できない場合がある。
図５は、本開示の種々の実施形態による、図１から図４を用いて説明したメモリデバイス１００、メモリブロック１０５、又はメモリ領域２０５の複数のメモリバンクのような複数のメモリバンク３０５を含む装置５００を示している。いくつかの実施例では、装置５００は、第１のメモリバンク３０５-a、第２のメモリバンク３０５-b、及び第３のメモリバンク３０５-cを含むことができる。装置５００は、代わりに、より多くの又はより少ないメモリバンク３０５を含むことができる。
各メモリバンク３０５は、異なる状態を記憶させるためにプログラム可能な複数のメモリセル５０５を含んでいてもよい。例えば、各メモリセル５０５は、論理０と論理１で示される２つの状態を記憶させるようにプログラム可能であり得る。いくつかのケースでは、メモリセル５０５は、２つより多くの論理状態を記憶するように構成されるようにすることができる。メモリセル５０５は、プログラム可能な状態を表す電荷を記憶するキャパシタを含むことができる。例えば、荷電キャパシタ及び非荷電キャパシタは２つの論理状態を表すことができる。DRAMアーキテクチャは、一般的にこのような設計を使用することができ、それに採用されるキャパシタは線形な電気分極特性を持つ誘電体材料を含むことができる。これに対して、強誘電体メモリセルは、誘電体材料として強誘電性を有するキャパシタを含むことができる。強誘電体材料は、非線形な分極特性を有する。
読み書きなどの動作は、適切なワードライン（WL）とビットライン（BL）をアクティブにする又は選択することによって、メモリセル５０５上で実行されるようにすることができる。いくつかのケースでは、ビットラインは、デジットラインと呼ばれる場合がある。ワードライン又はビットラインのアクティブ化又は選択は、それぞれのラインに電圧電位を印加することを含むことができる。ワードライン及びビットラインは導電性材料から成っていてよい。いくつかの実施例では、ワードライン及びビットラインは、金属製であってよい（例えば、銅、アルミニウム、金、タングステンなど）。メモリセル５０５の各ロウは、単一のワードライン（例えば、WLm1、WLm2、WLmj-1、又はWLmj。ここで、mはメモリバンクインジケータ、jはメモリバンク３０５をアドレス指定するワードラインの数）に接続され、メモリセル５０５の各カラムは単一のビットライン（例えば、BLm1、BLm2、BLm3、BLm4、BLmk-1、又はBLmk。ここで、kはメモリバンクをアドレス指定するビットラインの数）に接続されるようにすることができる。ワードラインとビットラインの交点は、メモリセルのアドレスと呼ばれることがある。或るメモリバンク３０５に関連付けられた１つのワードラインとすべてのビットラインをアクティブにすることにより、データワードを複数のセンスアンプ５１０を含む（例えば、センスアンプSAm1 510-a、SAm2 510-b、SAm3 510-c、SAm4 510-d、SAmk-1 510-e、及びSAmk 510-fを含む）ロウバッファに読み込むことができる。
いくつかのアーキテクチャにおいて、メモリセル５０５の論理記憶デバイス、例えば、キャパシタは、選択デバイスによってビットラインから電気的に絶縁されるようにすることができる。ワードラインは、選択デバイスに接続され、選択デバイスを制御することができる。例えば、選択デバイスはトランジスタとすることができ、ワードラインはそのトランジスタのゲートに接続されるようにすることができる。ワードラインをアクティブにすると、メモリセル５０５のキャパシタとそれに対応するビットラインとの間に、電気的な接続が生じるようにすることができる。メモリセル５０５に関連付けられているワードラインをアクティブにすると、メモリセル５０５を読み書きする目的でアクセスされるメモリセル５０５に関連付けられたビットラインを有効にすることができる。
読出し動作中にメモリセル５０５にアクセスすると、そのメモリセルのビットラインに関連付けられているセンスアンプ５１０によって、そのメモリセル５０５に記憶されている論理値が検知されるようにすることができる。例えば、上記センスアンプ５１０は、上記メモリセル５０５の記憶状態又は論理値を決定するために、関連するビットラインの論理値（例えば、電圧）をリファレンス信号（例えば、図示しない基準電圧）と比較することができる。例えば、上記ビットラインが上記基準電圧よりも高い電圧を有している場合、上記センスアンプ５１０は、上記メモリセル５０５の記憶状態が論理１又はハイレベル論理値であると決定することができ、上記ビットラインが上記基準電圧よりも低い電圧を有している場合、上記センスアンプ５１０は、上記メモリセル５０５の記憶状態が論理ゼロ又はローレベル論理値であると決定することができる。センスアンプ５１０は、電圧の差を検知及び増幅するために様々なトランジスタ又はアンプを含むことができ、これはラッチと呼ばれることがある。それで、メモリセル５０５の検知された論理状態は、IOラインに出力することができる。
メモリセル５０５は、そのメモリセル５０５に関連するワードラインとデジットラインを同様にアクティブにすることによって、設定又は書込みが可能である。上述したように、ワードラインをアクティブにすると、メモリセル５０５の対応するロウがそれぞれのビットラインに電気的に接続される。そのメモリセル５０５に関連付けられているワードラインがアクティブになっている間に、或るメモリセル５０５に関連するビットラインを制御することにより、メモリセル５０５が書き込まれる、即ち或る論理値がそのメモリセル５０５に記憶されるようにすることができる。なお、強誘電体キャパシタを有するメモリセルの場合、そのメモリセル５０５は、強誘電体キャパシタの両端に電圧を印加することにより書き込まれるようにすることができる。
いくつかのメモリアーキテクチャでは、メモリセル５０５にアクセスすることが、記憶されている論理状態を低下させ又は破壊することがあり、そして、元の論理状態を上記メモリセル５０５に復帰させるために、再書込み又はリフレッシュ動作が実行されるようにすることができる。例えば、DRAMでは、ある検知動作中にキャパシタが部分的又は完全に放電され、記憶された論理状態が破損する可能性がある。従って、記憶された論理状態は、検知動作の後に再書込みされるようにすることができる。更に、１つのワードラインをアクティブにすると、そのロウ内のすべてのメモリセルが放電される結果になる可能性があるため、上記ロウ内のすべてのメモリセル５０５が再書込みされる必要がある可能性がある。
DRAMアーキテクチャを含むいくつかのメモリアーキテクチャは、外部電源によって定期的にリフレッシュされない限り、時間の経過とともにそれらの記憶状態を失う可能性がある。例えば、充電されたキャパシタは、リーク電流によって時間の経過とともに放電し、記憶情報が失われることがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高い可能性があり、例えば、DRAMに対して毎秒１０回のリフレッシュ動作が行われるため、大幅な消費電力が発生する可能性がある。ますます大きくなるメモリアレイに伴い、消費電力の増加により、特にバッテリなどの有限電源に依存するモバイルデバイスのためのメモリアレイのデプロイメント又は動作が阻害される可能性がある（例えば、電源、発熱、材料限界など）。
第２のメモリバンク３０５-bの各ビットラインは、ロウバッファ内のそれぞれのセンスアンプの入力端子に選択的に結合されるようにすることができる。例えば、複数の絶縁ゲート５１５（例えば、nMOSトランジスタ）の各々は、それぞれ、上記第２のメモリバンク３０５-bの或るビットライン（例えば、BLm1、BLm2、BLm3、BLm4、BLmk-1、又はBLmk）と、センスアンプ（例えば、センスアンプSAm1 510-a、SAm2 510-b、SAm3 510-c、SAm4 510-d、SAmk-1 510-e、又はSAmk 510-f）の対応する１つとに結合されているソース及びドレイン端子を有することができる。絶縁ゲート５１５のゲート端子に印加される領域制御信号（TGm）は、その絶縁ゲート５１５を動作させてその絶縁ゲート５１５を開き、第２のメモリバンク３０５-bのビットラインをセンスアンプ５１０から切り離し、又は絶縁ゲート５１５を閉じて、第２のメモリバンク３０５-bのビットラインをセンスアンプ５１０に結合することができる。絶縁ゲート５１５が閉じられている場合、データワードは、アクティブにされたワードラインに関連付けられたメモリセル５０５のロウに対して、読み出されたり又は書き込まれたりするようにすることができる。
各ビットラインは、ビットラインプリチャージ回路５２０に関連付けられるようにすることができる。メモリセル５０５のロウの読出し中に、ビットラインプリチャージ回路５２０は、絶縁ゲート５１５が開いている間、上記ビットラインをローレベルにプリチャージすることができる。その後、ワードラインがアクティブにされ、絶縁ゲート５１５が閉じられてセンスアンプ５１０に上記ビットラインが結合され、絶縁ゲート５１５が上記アクティブにされたワードラインに関連付けられたメモリセル５０５に記憶されているデータワードを上記ビットライン上に読み出すことができる。次に、上記センスアンプ５１０は、上記ビットラインの電圧を基準電圧と比較して、上記メモリセル５０５の記憶状態を決定することができる。上記メモリセル５０５の記憶状態は、センスアンプ５１０において記憶され（例えばラッチされ）てもよい。第２のメモリバンク３０５-bの次のアクセスが、直前のアクセスと同じワードラインに関連付けられている場合、上記メモリセルに記憶されているデータは、上記メモリセル５０５からではなく上記センスアンプ５１０から読み出されるようにすることができる。センスアンプ５１０に記憶されているデータにアクセスすることは、メモリセルの１つ又は複数の追加アクセスを省略することができる。そのメモリセル５０５からではなくメモリセル５０５のサブセットに記憶されたデータがセンスアンプ５１０から読み出される場合、メモリセル５０５はセンスアンプ５１０に結合される必要はなく、絶縁ゲート５１５は開いたままにすることができる。また、ビットラインは、メモリセル５０５のプレート電圧（PLm）と同じ電圧レベルにプリチャージされるようにすることができる。プレート電圧とビットラインの両方が同じ電圧（例えば、VSSなどの低電圧レベル）で保持されている場合は、メモリセル５０５に関連付られたリーク電流が最小化され、メモリセル５０５の長寿命化が可能となる。
図６は、本開示の種々の実施形態による、強誘電体メモリセル６００の一実施例を示している。強誘電体メモリセル６００は、選択デバイス及び論理記憶部品を含むことができる。選択デバイスは、ソース端子６０５、ドレイン端子６１０、及びゲート端子６４５を有するトランジスタを含むことができる。論理記憶部品は、２つの導電性電極、セルプレート電極（PLT）、及びストレージノード電極（SN）を含むキャパシタ６２０を含むことができる。キャパシタ６２０の電極は、絶縁性の強誘電体材料で分離されるようにすることができる。上述したように、キャパシタ６２０を充放電することにより、種々の状態が記憶されるようにすることができる。
いくつかの実施例において、ソース及びドレイン端子６０５、６１０は、p型シリコン基板６２５内に形成されたn型不純物層（又はウェル）とすることができる。ソース及びドレイン端子６０５、６１０は、素子分離絶縁膜６３０及び６３５によって他の活性領域から絶縁されるようにすることができる。ゲート誘電体膜６４０は、ソース端子６０５、基板６２５、及びドレイン端子６１０の部分上に形成されるようにすることができる。ゲート端子６４５は、ゲート誘電体膜６４０上に形成されるようにすることができる。
また、ソース端子６０５は、第１の金属線及び／又は（例えば、ストレージノード（VSN）にある）導電性VIA（貫通端子）によって、キャパシタ６２０のストレージノード電極（SN）に結合されるようにすることができる。また、キャパシタ６２０のセルプレート電極（PLT）は、第２の金属線及び／又は導電VIAによって、セルプレートノード（PL）に結合されるようにすることができる。ドレイン端子６１０は、第３の金属線及び／又は導電VIAによって、ビットライン（BL）６５０に結合されるようにすることができる。ゲート端子６４５は、第４の金属線及び／又は導電VIAによって、ワードライン（WL）６５５に結合されるようにすることができる。
動作において、高電圧レベル（例えば、VPP）がワードライン（WL）６５５に印加されるようにして選択デバイスをアクティブにし、ストレージノード（VSN）とビットライン（BL）６５０との間の電流フローを誘導することができる。逆に、低電圧レベル（例えば、VKK）がワードライン（WL）６５５に印加されるようにして、選択デバイスを非アクティブにし、ストレージノード（VSN）とビットライン（BL）６５０の間の電流フローを阻止することができる。ワードライン（WL）６５５が低電圧レベルである場合、セルプレートノード（PL）、ビットライン（BL）６５０、及び基板６２５の電圧（例えば、Psub電圧）が低電圧レベル（例えば、VSS）に保持するようにすることができ、選択デバイスにおけるリーク電流を低減することができる。ワードライン（WL）６５５が低電圧レベルに保持されていて、セルプレートノード（PL）の電圧、ビットライン（BL）６５０、及び基板６２５の電圧が低電圧レベル（例えば、VSS）に保持されているこの状態は、メモリセル６００に記憶されているデータがそのメモリセル６００ではなくビットライン（BL）６５０に結合したセンスアンプから読み出されるときに維持される。即ち、ワードライン（WL）６５５の電圧レベルは、低電圧レベル（例えば、VKK）に保持されるようにすることができ、また、ビットライン（BL）６５０上の電圧は、メモリセル６００に記憶されているデータがセンスアンプにロードされる場合又は新しいデータがメモリセル６００に書き込まれる場合に、選択デバイスを通した電流の流れの結果として変動することが許容されるようにすることができる。
図７は、本開示の種々の実施形態による、センスアンプ７０５及びビットラインプリチャージ回路７１０の回路図７００の実施例を示している。いくつかの実施例において、センスアンプ７０５は、図５を参照して説明したいずれかのセンスアンプ５１０の例示的実施形態であってよい。いくつかの実施例では、センスアンプ７０５は、ノードBLSm及び/BLSm上の電圧を比較するセンス回路を含むことができる。ここで、/BLSmは、BLSmに関する調和（又は差動）ノードであって、また、BLSm及び他の信号における表記「m」は、それらの信号がメモリバンク「m」に対して生成されることを示している。センス回路は、センス電圧をラッチすることができる。例えば、センス回路は、２つのpMOSトランジスタ７１５-a、７１５-b及び２つのnMOSトランジスタ７２０-a、７２０-bを含む、４つのトランジスタのセットを含むことができる。センスアンプ７０５はまた、それぞれBLSm及び/BLSmノードをI/OレジスタのノードIO及び/IOに結合するための、トランジスタの第１の組（例えば、nMOSトランジスタ７２５-aと７３０-a）及びトランジスタの第２の組（例えば、nMOSトランジスタ７２５-b及び７３０-b）を含むことができる。トランジスタの各組のソース及びドレイン端子は、BLSm又は/BLSmのいずれかのノードとI/OレジスタノードIO又は/IOのいずれかの間で、直列に結合されるようにすることができる。各組の１つのトランジスタのゲート端子（例えば、トランジスタ７２５-a及び７２５-bのゲート端子）は、バンクセレクト信号BSmによって駆動されるようにすることができ、各組における他のトランジスタのゲート端子（例えば、トランジスタ７３０-a及び７３０-bのゲート端子）は、カラム選択信号YSによって駆動されるようにすることができる。
センスアンプ７０５は、（センスアンプ７０５において）ビットラインBLmに接続されたメモリセルに記憶されているデータをロードする前に、ノードBLSm及び/BLSmを第１の電圧（例えば、VSS）にバイアスするために動作可能な、センスアンププリチャージ回路を含むことができる。上記センスアンププリチャージ回路は、低電圧電位（例えば、VSS又はグランド）とノードのBLSm又は/BLSmの間がソース及びドレイン端子によって結合され、センスアンププリチャージ（PCSm）信号によって駆動されるゲート端子を備えたトランジスタ７３５-a及び７３５-bの組を含むことができる。ノードBLSmと/BLSmの間がソース及びドレイン端子によって結合される第３のトランジスタ７４０はまた、PCSm信号によって駆動されるゲート端子を有することができる。
センスアンプ７０５はまた、ノード/BLSmを基準電圧（Vref）にバイアスするために動作可能な、バイアス回路を含んでいてもよい。ノード/BLSmは、BLSm及び/BLSmノードを低電圧電位にプリチャージした後であって、（センスアンプ７０５において）ビットラインBLmに接続されたメモリセルに記憶されるデータをロードする前に、基準電圧にバイアスされるようにすることができる。バイアス回路は、ノード/BLSmと基準電圧（Vref）電位に維持されるノードとの間がソース及びドレイン端子によって結合されるトランジスタ７４５を含むことができる。トランジスタ７４５のゲート端子は、REFm信号によって駆動されるようにすることができる。
ビットラインプリチャージ回路７１０は、ビットラインBLmと低電圧電位（例えば、VSS又はグランド）との間がソース及びドレイン端子によって結合されたトランジスタ７５０を含んでもよい。トランジスタ７５０のゲート端子は、ビットラインプリチャージ（PCBm）信号によって駆動されてもよい。PCBm信号は、ビットラインBLmを介してメモリセルからセンスアンプ７０５にデータをロードしない場合に、ビットラインBLmをローレベル（例えば、VSS）にプルするようにアサートされるようにすることができる。
ビットラインBLmは、絶縁ゲート５１５-aによってセンスアンプ７０５に結合されるようにすることができる。絶縁ゲート５１５-aは、ビットラインBLmとノードBLSmとの間がソース及びドレイン端子によって結合されたトランジスタを含むことができる。そのトランジスタのゲート端子は、図５を参照して説明したように、領域制御信号TGmによって駆動されるようにすることができる。
図８は、本開示の種々の実施形態による、センスラッチ（例えば、センス回路）基板制御回路８００の回路図の一実施例を示している。センスラッチ基板制御回路８００は、基板電圧の第１セット（例えば、VDD及びVSS）又は基板電圧の第２セット（例えば、VDL及びVSH）を、図７を参照して説明したセンス回路等のセンス回路に供給するために使用されるようにすることができる。基板電圧の第１セットは、第１のpMOS基板電圧VDD、及び第１のnMOS基板電圧VSSを含むことができる。基板電圧の第２セットは、第２のpMOS基板電圧VDL、及び第２のnMOS基板電圧VSHを含むことができる。第１のpMOS基板電圧（VDD）は、第２のpMOS基板電圧（VDL）より高くすることができる。第１のnMOS基板電圧（VSS）は、第２のnMOS基板電圧（VSH）より低くすることができる。電圧選択回路８３５は、pMOS基板電圧（atノードNWm）とnMOS基板電圧（atノードPWm）を出力するために、センスラッチ基板制御回路８００を構成することができる。ノードNWmとPWmにおける電圧は、基板電圧の第１セット又は基板電圧の第２セットを用いて、センスアンプのセンス回路（例えば、図７を参照して説明したセンスアンプ７０５のセンス回路）を構成するために使用されるようにすることができる。基板電圧の第１セットは、他のタイミングにおいてセンス回路に対してより高い閾値電圧を供給することができ、それによってセンスアンプを含むロウバッファのリーク電流を低減することができる。基板電圧の第２セットは、メモリセルに記憶されたデータをセンスアンプにロードする場合、センスアンプに記憶されたデータをメモリセルに記憶する場合、センスアンプからデータを読み出す場合、又はセンスアンプにデータを書き込む場合に、センス回路に対してより低い閾値電圧（Vt）を供給することができる。
いくつかの実施例において、センスラッチ基板制御回路８００は、第１のpMOSトランジスタ８０５、第２のpMOSトランジスタ８１０、第１のnMOSトランジスタ８１５、及び第２のnMOSトランジスタ８２０を含むことができる。第１のpMOSトランジスタ８０５は、ノードNWmと第１のpMOS基板電圧VDDに維持されるノードとの間がソース及びドレイン端子によって結合されるようにすることができる。いくつかの実施例において、ノードNWmは、図７を参照して説明したセンスアンプ７０５のセンス回路に、pMOS基板電圧を供給することができる。第２のpMOSトランジスタ８１０は、ノードNWmと第２のpMOS基板電圧VDLとの間がソース及びドレイン端子によって結合されるようにすることができる。第１のnMOSトランジスタ８１５は、ノードPWmと第１のnMOS基板電圧VSSに維持されるノードとの間がソース及びドレイン端子によって結合されるようにすることができる。いくつかの実施例において、ノードPWmは、図７を参照して説明したセンスアンプ７０５のセンス回路にnMOS基板電圧を供給することができる。第２のnMOSトランジスタ８２０は、ノードPWmと第２のnMOS基板電圧との間がソース及びドレイン端子によって結合されるようにすることができる。
電圧選択回路８３５は、入力としてセンスアンプイネーブル（SEm）信号とバンクセレクション（BSm）信号とを有するNORゲート８３０を含むことができる。NORゲート８３０の出力は、電圧選択回路８３５の非反転出力８４０を供給することができる。電圧選択回路８３５の非反転出力８４０は、インバータ８４５によって受信されるようにすることができる。インバータ８４５の出力は、電圧選択回路８３５の反転出力８５０を供給することができる。第２pMOSトランジスタ８１０及び第１nMOSトランジスタ８１５のゲート端子は、非反転出力８４０に結合されるようにすることができ、第１pMOSトランジスタ８０５及び第２nMOSトランジスタ８２０のゲート端子は、反転出力８５０に結合されるようにすることができる。
動作において、（ロード又は記憶動作の間の）SEm信号又は（読出し又は書込み動作の間の）BSm信号のアサーションが、電圧選択回路８３５の非反転出力８４０がローレベルにプルされるようにさせ、電圧選択回路８３５の反転出力８５０がハイレベルにプルされるようにさせ、第２のpMOSトランジスタ８１０を導通させてノードNWmをVDLにプルするようにさせ、そして、第２のnMOSトランジスタ８２０を導通させてノードPWmをVSHにプルするようにさせる。アサートされていたSEm信号及びBSm信号がなくなると、電圧選択回路８３５の非反転出力８４０がハイレベルにプルされ、電圧選択回路８３５の反転出力８５０がローレベルにプルされるようにさせ、第１のpMOSトランジスタ８０５を導通させてノードNWmをVDDにプルさせるようにさせ、第１のnMOSトランジスタ８１５を導入させてノードPWmをVSSにプルするようにさせる。
図９は、本開示の種々の実施形態による、ロードコマンドを発行してメモリセルからセンスアンプに論理１又はハイレベル論理値をロードするときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形９００の一実施例を示している。例えば、センスアンプは、ハイレベル論理値のロードの前にローレベル論理値を記憶していると仮定されている。更なる実施例として、メモリセルは、図５又は６を用いて説明したメモリセル５０５又は６００の１つであってもよく、及びセンスアンプは、図５を参照して説明したセンスアンプの１つであってもよい。
センスアンププリチャージ期間９０５では、PCS信号はローレベル（VSS）からハイレベル（VDD）に切り換えられ、CS信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにすることができる。PCS信号をハイレベルに切り換えることは、/BLSノードをローレベル（VSS）にプルしてBLSノードをローレベル（VSS）に保持するプルダウントランジスタの組を含む、センスアンププリチャージ回路を有効にする。また、センスアンププリチャージ期間の間は、先行してアサートされたワードライン（WL'）がハイレベル（VPP）からローレベル（VKK）に切り換えられるようにすることができる。先行してアサートされたワードラインを切り換えた後、PCS信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにすることができ、それによってセンスアンププリチャージ回路が無効になり、そして、PCB信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにすることができ、それによってビットラインプリチャージ回路が無効になる。
センスアンププリチャージ期間９０５に続くセル選択及び読出し期間９１０の間に、TG信号がローレベル（VSS）からハイレベル（VPP）に切り換えられるようにして、絶縁ゲートを閉じてビットライン（BL）をBLSノードに結合するようにすることができる。実質的には、絶縁ゲートを閉じるのと並行して、REF信号がローレベル（VSS）からハイレベル（VDD）に切り換えられるようにして、/BLSノードに基準電圧（Vref）を印加するトランジスタのゲートを駆動するようにすることができる。それで、ワードライン（WL）がアサートされて（ローレベル（VKK）からハイレベル（VPP）に移行されて）、データワードを記憶しているメモリセルのセットを選択し、記憶されていた論理値をビットライン（BL）上及びBLSノード上に読み出すようにすることができる。実施例として、図９は、論理値を論理１又はハイレベルの論理値として示している。実質的に、ワードライン（WL）をアサートするのと並行して、メモリセルのセットのセルプレート電圧（PL）がローレベル（VSS）からハイレベル（VDD）に切り換えられ、REF信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにすることができる。セルプレート電圧を上げると、記憶された論理値はメモリセルから読み出されることができる。記憶されている論理値をビットライン上及びBLSノード上に読み出した後、TG信号をハイレベル（VPP）からローレベル（VSS）に切り換えられるようにして、絶縁ゲートを開いて、ビットライン（BL）をBLSノードから切り離すようにすることができる。
セル選択及び読み出し期間９１０に続く検知増幅期間９１５において、CS信号がローレベル（VSS）からハイレベル（VDD）に切り換えられるようにし、センスアンプに、BLSノードに読み出された論理値と/BLSノードに印加される参照信号（Vref）との間の差を増幅させるようにすることができる。その増幅は、BLSノードをハイレベル（VDD）に駆動し、/BLSノードをローレベル（VSS）に駆動する。BLSノードに読み出された論理値の増幅に続いて、TG信号がローレベル（VSS）からハイレベル（VPP）に切り換えられるようにして、検知増幅期間９１５に続く再書込み期間９２０において再度絶縁ゲートを閉じるようにすることができる。
再書込み期間９２０の間に、BLSノード上の増幅された論理レベル（即ち、論理１）が、ビットライン（BL）に戻される。その後、セルプレート電圧（PL）がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにして、論理１又はハイレベル論理値をメモリセルに再書込みするようにすることができる。
再書込み期間９２０に続くビットラインプリチャージ期間９２５の間に、TG信号がハイレベル（VPP）からローレベル（VSS）に切り換えられるようにして、絶縁ゲートを再度開くようにすることができる。また、PCB信号がローレベル（VSS）からハイレベル（VDD）に切り換えられるようにして、ビットライン（BL）に対してハイレベル（VDD）からローレベル（VSS）に移行させるようにすることもできる。ビットラインがプリチャージされた後、プレート電圧とビットライン電圧の両方が同じ電圧（例えば、VSSなどの低電圧レベル）に保持されるようにすることができ、それによって、メモリセルに関連付けられたリーク電流を軽減し、メモリセルの長寿命化が実現するようにすることができる。
波形９００は、メモリセルが破壊読出しモードで動作するように構成されていると仮定している。メモリセルが破壊読出しモードで動作するように構成されていない場合、再書込み期間９２０の間にデータをメモリセルに戻す必要はない。
図１０は、本開示の種々の実施形態による、ロードコマンドを発行してメモリセルからセンスアンプに論理０又はローレベル論理値をロードするときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形１０００の一実施例を示している。例えば、センスアンプは、ローレベル論理値のロードの前にハイレベル論理値を記憶していると仮定されている。更なる実施例として、メモリセルは、図５又は６を用いて説明したメモリセル５０５又は６００の１つであってもよく、及びセンスアンプは、図５を参照して説明したセンスアンプの１つであってもよい。
センスアンププリチャージ期間１００５では、PCS信号はローレベル（VSS）からハイレベル（VDD）に切り換えられ、CS信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにすることができる。PCS信号をハイレベルに切り換えることは、/BLSノードをローレベル（VSS）にプルしてBLSノードをローレベル（VSS）に保持するプルダウントランジスタの組を含む、センスアンププリチャージ回路を有効にする。また、センスアンププリチャージ期間の間は、先行してアサートされたワードライン（WL'）がハイレベル（VPP）からローレベル（VKK）に切り換えられるようにすることができる。先行してアサートされたワードラインを切り換えた後、PCS信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにすることができ、それによってセンスアンププリチャージ回路が無効になり、そして、PCB信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにすることができ、それによってビットラインプリチャージ回路が無効になる。
センスアンププリチャージ期間１００５に続くセル選択及び読出し期間１０１０の間に、TG信号がローレベル（VSS）からハイレベル（VPP）に切り換えられるようにして、絶縁ゲートを閉じてビットライン（BL）をBLSノードに結合するようにすることができる。絶縁ゲートを閉じるのと実質的に並行して、REF信号がローレベル（VSS）からハイレベル（VDD）に切り換えられるようにして、/BLSノードに基準電圧（Vref）を印加するトランジスタのゲートを駆動するようにすることができる。それで、ワードライン（WL）がアサートされて（ローレベル（VKK）からハイレベル（VPP）に移行されて）、データワードを記憶しているメモリセルのセットを選択し、記憶されていた論理値をビットライン（BL）上及びBLSノード上に読み出すようにすることができる。実施例として、図１０は、論理値を論理０又はローレベルの論理値として示している。ワードライン（WL）をアサートするのと実質的に並行して、メモリセルのセットのセルプレート電圧（PL）がローレベル（VSS）からハイレベル（VDD）に切り換えられ、REF信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにすることができる。セルプレート電圧を上げると、記憶された論理値はメモリセルから読み出されることができる。記憶されている論理値をビットライン上及びBLSノード上に読み出した後、TG信号をハイレベル（VPP）からローレベル（VSS）に切り換えられるようにして、絶縁ゲートを開いて、ビットライン（BL）をBLSノードから切り離すようにすることができる。
セル選択及び読み出し期間１０１０に続く検知増幅期間１０１５において、CS信号がローレベル（VSS）からハイレベル（VDD）に切り換えられるようにし、センスアンプに、BLSノードに読み出された論理値と/BLSノードに印加される参照信号（Vref）との間の差を増幅させるようにすることができる。その増幅は、BLSノードをローレベル（VSS）に駆動し、/BLSノードをハイレベル（VDD）に駆動する。BLSノードに読み出された論理値の増幅に続いて、TG信号がローレベル（VSS）からハイレベル（VPP）に切り換えられるようにして、検知増幅期間１０１５に続く再書込み期間１０２０において再度絶縁ゲートを閉じるようにすることができる。
再書込み期間１０２０の間に、BLSノード上の増幅された論理レベル（即ち、論理０）が、ビットライン（BL）に戻され、論理０又はローレベル論理値がメモリセルに再書き込みされる。その後、セルプレート電圧（PL）がハイレベル（VDD）からローレベル（VSS）に切り換えられ得る。
再書込み期間１０２０に続くビットラインプリチャージ期間１０２５の間に、TG信号がハイレベル（VPP）からローレベル（VSS）に切り換えられるようにして、絶縁ゲートを再度開くようにすることができる。また、PCB信号がローレベル（VSS）からハイレベル（VDD）に切り換えられるようにして、それによってビットラインプリチャージ回路を再度有効にすることができる。ビットラインがプリチャージされた後、プレート電圧とビットライン電圧の両方が同じ電圧（例えば、VSSなどの低電圧レベル）に保持されるようにすることができ、それによって、メモリセルに関連付けられたリーク電流を軽減し、メモリセルの長寿命化が実現するようにすることができる。
波形１０００は、メモリセルが破壊読出しモードで動作するように構成されていると仮定している。メモリセルが破壊読出しモードで動作するように構成されていない場合、再書込み期間１０２０の間にデータをメモリセルに戻す必要はない。
図１１は、本開示の種々の実施形態による、ストアコマンドを発行してセンスアンプにストアされた論理１又はハイレベル論理値をメモリセルに記憶させるときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形１１００の一実施例を示している。例えば、メモリセルは、図５又は６を用いて説明したメモリセル５０５又は６００の１つであってもよく、及びセンスアンプは、図５を参照して説明したセンスアンプの１つであってもよい。
データ転送期間１１０５に先立って、センスアンプのBLSノードは記憶される論理１を表すハイレベル（VDD）にプルされるようにすることができ、上記センスアンプの/BLSノードはローレベル（VSS）にプルされるようにすることができる。また、データ転送期間の前に、論理１が記憶されるメモリセルに結合されたビットライン（BL）がローレベル（VSS）に保持されるようにすることができる。
データ転送期間１１０５では、PCB信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにし、それによりビットラインプリチャージ回路を無効にするようにすることができる。また、TG信号がローレベル（VSS）からハイレベル（VPP）に切り換えられるようにして、絶縁ゲートを閉じるようにし、ビットライン（BL）をBLSノードに結合するようにすることもできる。絶縁ゲートを閉じることは、BLSノードのハイレベル（即ち、記憶されるべき高い論理）がビットライン（BL）に転送されるようにする。
書込み期間１１１０の間に、メモリセルのセルプレート電圧（PL）は、ローレベル（VSS）からハイレベル（VDD）に一時的に切り換えられるようにし、その後ローレベルに戻されるようにし、論理１又はハイレベルの論理値をメモリセルに再書込みするようにすることができる。
上記書込み期間に続くビットラインプリチャージ期間１１１５において、TG信号がハイレベル（VPP）からローレベル（VSS）に切り換えられるようにして、絶縁ゲートを再度開くことができる。また、PCB信号がローレベル（VSS）からハイレベル（VDD）に切り換えられるようにして、それによりビットラインプリチャージ回路を再度有効にし、ビットライン（BL）に対してハイレベル（VDD）からローレベル（VSS）に移行させるようにすることができる。ビットラインがプリチャージされた後、プレート電圧とビットライン電圧の両方が同じ電圧（例えば、VSSなどの低電圧レベル）に保持されるようにし、それによって、メモリセルに関連付けられたリーク電流が軽減され、メモリセルの長寿命化が実現するようにすることができる。
図１２は、本開示の種々の実施形態による、ストアコマンドを発行してセンスアンプにストアされた論理０又はローレベル論理値をメモリセルに記憶させるときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形１２００の一実施例を示している。例えば、メモリセルは、図５又は６を用いて説明したメモリセル５０５又は６００の１つであってもよく、及びセンスアンプは、図５を参照して説明したセンスアンプの１つであってもよい。
データ転送期間１２０５に先立って、センスアンプのBLSノードは記憶される論理０を表すローレベル（Vss）にプルされるようにすることができ、上記センスアンプの/BLSノードはハイレベル（VDD）にプルされるようにすることができる。また、データ転送期間の前に、論理０が記憶されるメモリセルに結合されたビットライン（BL）がローレベル（VSS）に保持されるようにすることができる。
データ転送期間１２０５では、PCB信号がハイレベル（VDD）からローレベル（VSS）に切り換えられるようにし、それによりビットラインプリチャージ回路を無効にするようにすることができる。また、TG信号がローレベル（VSS）からハイレベル（VPP）に切り換えられるようにして、絶縁ゲートを閉じるようにし、ビットライン（BL）をBLSノードに結合するようにすることもできる。絶縁ゲートを閉じることは、BLSノードのローレベル（即ち、記憶されるべき論理０）がビットライン（BL）に転送されるようにする。
書込み期間１２１０の間に、メモリセルのセルプレート電圧（PL）は、ローレベル（VSS）からハイレベル（VDD）に一時的に切り換えられるようにすることができ、そのときに論理ゼロ又はローレベルの論理値がメモリセルに再書込みされるようにすることができ、その後セルプレート電圧がローレベルに戻されるようにすることができる。
上記書込み期間に続くビットラインプリチャージ期間１２１５において、TG信号がハイレベル（VPP）からローレベル（VSS）に切り換えられるようにして、絶縁ゲートを再度開くことができる。また、PCB信号がローレベル（VSS）からハイレベル（VDD）に切り換えられるようにして、それによりビットラインプリチャージ回路を再度有効にするようにすることができる。ビットラインがプリチャージされた後、プレート電圧とビットライン電圧の両方が同じ電圧（例えば、VSSなどの低電圧レベル）に保持されるようにし、それによって、メモリセルに関連付けられたリーク電流が軽減され、メモリセルの長寿命化が実現するようにすることができる。
いくつかのケースでは、図１６又は１７を用いて説明するように、ロードコマンドと併せて、ウェアレベリングが実行されるようにすることができる。
図１３は、本開示の種々の実施形態による、データワードが、複数のメモリセルから１つのロウバッファにロードされ、その後メモリセルからではなくロウバッファから読み出される動作１３００のシーケンスの一実施例を示している。例えば、メモリセルは、図５又は６を用いて説明したメモリセル５０５又は６００の１つであってもよく、及びセンスアンプは、図５を参照して説明したセンスアンプの１つであってもよい。
時刻t1では、ロードコマンド（LD）が（複数のメモリセルに記憶されている）第１データワードをロウバッファにロードするために発行されるようにすることができる。ロードコマンドは、バンクアドレス（BAm）と第１のデータワードの第１のロウアドレス（RAa）に関連付けられるようにすることができる。いくつかの実施例では、ロードコマンドが図９又は図１０を用いて説明したように実行されるようにすることができる。第１のデータワードがロウバッファ内にロードされた後、そのロウバッファから第１のデータワードを読み取るために、多数のリードコマンドが発行されるようにすることができる。例えば、バンクアドレス（BAm）とカラムアドレス（CA）に関連付けられた読出しコマンド（RD）が、時刻t1に続く時刻t2で発行されるようにすることができる。時刻t1に続いて、任意の数の追加のリードコマンドが発行されるようにすることができる。「miss」を返すreadコマンドを発行すると、時刻t3でロードコマンドが発行されるようにし、第２のデータワードがロウバッファに読み込まれるようにすることができる。第２のデータワードは、バンクアドレス（BAm）と第２のロウアドレス（RAb）に関連付けられるようにすることができる。第２のデータワードは、時間t3の後に、任意の回数、ロウバッファから読み出すことができる。ロウバッファの読出しの間では、対応するデータワードを記憶するメモリセルが乱されない。限られた回数しか読み出すことができないメモリセルの場合、ロウバッファ内でのデータワードのキャッシングは、メモリセルを含むメモリの寿命を延ばすことができる。
図１３にも示されるように、ロードコマンドの発行時に、複数のセンスイネーブル（SEm）信号がアサートされるようにすることができる。図８を用いて説明したように、SEm信号のアサーションは、センスアンプを含むロウバッファへのデータワードのロード時に、センスアンプのセンス回路の閾値電圧（Vt）を低くすることができる。同様に、リードコマンドの発行時に、バンクセレクト（BSm）信号がアサートされるようにすることができる。図８を用いて説明したように、BSm信号のアサーションは、センスアンプを含むロウバッファからのデータワードの読出し時に、センスアンプのセンス回路の閾値電圧（Vt）を低くすることができる。
図１３にも示されるように、BSm信号のアサーションと組み合わせてカラム選択信号（YS）がアサートされるようにすることができる。リードコマンドの発行時におけるBSmとYSの両方の信号のアサーションは、図７を用いて説明したように、データワードがロウバッファ（即ち、複数のセンスアンプ）から読み出されることを可能にすることができる。
図１４は、本開示の種々の実施形態による、データワードが複数のメモリセルから１つのロウバッファにロードされ、又はデータワードがロウバッファに書き込まれ、その後メモリセルからではなくロウバッファから読み出される動作１４００のシーケンスの一実施例を示している。例えば、メモリセルは、図５又は６を用いて説明したメモリセル５０５又は６００の１つであってもよく、及びセンスアンプは、図５を参照して説明したセンスアンプの１つであってもよい。
時刻t1では、ロードコマンド（LD）が（複数のメモリセルに記憶されている）第１データワードをロウバッファにロードするために発行されるようにすることができる。ロードコマンドは、バンクアドレス（BAm）と第１のロウアドレス（RAa）に対応するワードラインのアサーションに関連付けられるようにすることができる。いくつかの実施例では、ロードコマンドが図９又は図１０を用いて説明したように実行されるようにすることができる。第１のデータワードがロウバッファ内にロードされた後、そのロウバッファから第１のデータワードを読み取るために、多数のリードコマンド（図示せず）が発行されるようにすることができる。
時刻t2では、（例えば、メモリコントローラから）第２のデータワードをロウバッファに書き込むために、ライトコマンド（WR）が発行されるようにすることができる。ライトコマンドは、ロウバッファのバンクアドレス（BAm）とカラムアドレス（CA）に関連付けられるようにすることができる。第２のデータワードがロウバッファに書き込まれた後、ロウバッファから第２のデータワードを読み出すために、多数のリードコマンド（図示せず）が発行されるようにすることができる。時刻t3では、複数のメモリセルに第２のデータワードを記憶させるためにストアコマンド（ST）が発行されるようにすることができる。ストアコマンドは、バンクアドレス（BAm）に関連付けられるようにすることができるが、本実施例では対応するワードラインがやはりアサートされているため、ロウアドレス（例えば、ロウアドレスRAa）は必要ない。複数のメモリセル内の第２のデータワードのストアに続いて、いくつかの実施例では、（例えば、時間t3に続く時刻t4で）上記ロウバッファの上記バンクアドレス（BAm）及び上記カラムアドレス（CA）に関連付けられているリードコマンド（RD）が発行されるようにすることができる。任意の数の追加のリードコマンドが、時間t2又は時間t3に続いて、発行されるようにすることができる。
「miss」を返すreadコマンドを発行すると、時刻t5でロードコマンドが発行されるようにし、第３のデータワードがロウバッファに読み込まれるようにすることができる。第３のデータワードは、バンクアドレス（BAm）と第２のロウアドレス（RAb）に関連付けられるようにすることができる。第３のデータワードは、時間t5の後に、任意の回数、ロウバッファから読み出すことができる。ロウバッファの読出しの間では、対応するデータワードを記憶するメモリセルが乱されることはない。限られた回数しか読み出すことができないメモリセルの場合、ロウバッファ内でのデータワードのキャッシングは、メモリセルを含むメモリの寿命を延ばすことができる。
図１４にも示されるように、ロードコマンド又はストアコマンドの発行時に、複数のセンスイネーブル（SEm）信号がアサートされるようにすることができる。図８を用いて説明したように、SEm信号のアサーションは、センスアンプを含むロウバッファへのデータワードのロード時、又はロウバッファに記憶されたデータワードの複数のメモリセルへの記憶時に、センスアンプのセンス回路の閾値電圧（Vt）を低くすることができる。同様に、リードコマンド又はライトコマンドの発行時に、バンクセレクト（BSm）信号がアサートされるようにすることができる。図８を用いて説明したように、BSm信号のアサーションは、センスアンプを含むロウバッファからのデータワードの読出し時、又はメモリコントローラからロウバッファ内に受信されたデータワードの書込み時に、センスアンプのセンス回路の閾値電圧（Vt）を低くすることができる。それ以外の場合、ロウバッファのセンスアンプに関連付けられているセンス回路の閾値電圧が上昇されるようにして、ロウバッファのリーク電流が減少するようにすることができる。
図１４にも示されるように、BSm信号のアサーションと組み合わせてカラム選択信号（YS）がアサートされるようにすることができる。リードコマンド又はライトコマンドの発行時におけるBSmとYSの両方の信号のアサーションは、図７を用いて説明したように、データワードがロウバッファ（即ち、複数のセンスアンプ）から読み出されることを可能にすることができる。
図１５は、本開示の種々の実施形態による、主記憶サブシステムを含むシステム１５００の図を示している。システム１５００は、各種部品を接続又は物理的にサポートするプリント基板である又はそれを含むデバイス１５０５を含むことができる。
デバイス１５０５は、主記憶サブシステム１５１０を含んでいてもよく、図１に記載のメモリデバイス１００の一実施例であってもよい。主記憶サブシステム１５１０には、メモリコントローラ１５６５と複数のメモリバンク１５７０が含まれるようにすることができる。いくつかの実施例において、メモリバンク１５７０は、図３又は図５を参照して説明したメモリバンクの実施例であってもよく、各メモリバンクは、図３、図５、又は図７を参照して説明したように構成された（センスアンプを含む）ロウバッファと関連付けられるようにすることができる。
デバイス１５０５はまた、プロセッサ１５１５、ダイレクトメモリアクセスコントローラ（DMAC）１５２０、BIOSコンポーネント１５２５、（複数の）周辺機器１５３０、及び入出力コントローラ１５３５が含まれるようにすることができる。デバイス１５０５の構成要素は、バス１５４０を介して互いに電子通信することができる。プロセッサ１５１５は、メモリコントローラ１５６５を介して主記憶サブシステム１５１０を動作させるように構成されるようにすることができる。いくつかのケースでは、メモリコントローラ１５６５がプロセッサ１５１５に内蔵されるようにすることができる。プロセッサ１５１５は、汎用プロセッサ、ディジタル信号プロセッサ（DSP）、アプリケーション固有集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）又はその他のプログラマブル論理デバイス、離散ゲート又はトランジスタ論理、離散ハードウェアコンポーネント、又はこれらの種類のコンポーネントの組合せとすることができる。いくつかの実施例では、プロセッサ１５１５はマルチコアプロセッサとすることができる。更に例えば、プロセッサ１５１５は、メモリ管理ユニット（MMU）１５６０を含むことができる。更にいくつかの実施例では、MMU１５６０は、トランスレーションルックアサイドバッファ（TLB）を含むことができる。プロセッサ１５１５は、本明細書で説明する種々の機能を実行することができる。プロセッサ１５１５は、例えば、メモリバンク１５７０に記憶されたコンピュータ読出し可能な命令を実行して、デバイス１５０５に種々の機能又はタスクを実行させるように構成することができる。
DMAC１５２０は、プロセッサ１５１５が主記憶サブシステム１５１０内で直接メモリアクセスを実行できるようにすることができる。
BIOSコンポーネント１５２５は、ファームウェアとして動作させられる基本入出力システム（BIOS）を含むソフトウェアコンポーネントであり、システム１５００の様々なハードウェアコンポーネントを初期化して実行することができる。BIOSコンポーネント１５２５はまた、プロセッサ１５１５と、例えば、（複数の）周辺機器１５３０、入出力コントローラ１５３５などの、他の様々なコンポーネントとの間のデータフローを管理することもできる。BIOSコンポーネント１５２５は、読出し専用メモリ（ROM）、フラッシュメモリ、又は任意の他の不揮発性メモリに記憶されているプログラム又はソフトウェアを含むことができる。
（複数の）周辺機器１５３０は、デバイス１５０５に内蔵されている任意の入出力デバイス、又はそのようなデバイス用のインタフェースであってよい。周辺デバイスの実施例は、ディスクコントローラ、サウンドコントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、USBコントローラ、シリアル若しくはパラレルポート、又は周辺機器相互接続（PCI）若しくはアクセラレーテッドグラフィックスポート（AGP）スロットなどの周辺カードスロットを含んでよい。
入出力コントローラ１５３５は、プロセッサ１５１５と（複数の）周辺機器１５３０、（複数の）入力デバイス１５４５、（複数の）出力デバイス１５５０、及び／又はサブメモリデバイス１５５５（例えば、ハードディスクドライブ（HDD）及び／又はソリッドステートドライブ（SSD））との間のデータ通信を管理することができる。入出力コントローラ１５３５は、デバイス１５０５に統合されていない周辺機器を管理することもできる。いくつかのケースでは、入出力コントローラ１５３５は、外部周辺機器への物理的な接続又はポートを表す場合がある。
（複数の）入力デバイス１５４５は、デバイス１５０５又はそのコンポーネントに入力を供給するデバイス、又はデバイス１５０５にとって外部の信号を表すことができる。これは、ユーザーインターフェイス又は他のデバイスとの間のインタフェースを含むことができる。いくつかのケースでは、（複数の）入力デバイス１５４５は、（複数の）周辺機器１５３０を介してデバイス１５０５とインタフェースする周辺機器を含んでいてもよく、又はそれは入出力コントローラ１５３５によって管理されるようにすることができる。
（複数の）出力デバイス１５５０は、デバイス１５０５又はそのコンポーネントのいずれかからの出力を受信するように構成されたデバイス又はデバイス１５０５にとって外部の信号を表すことができる。（複数の）出力デバイス１５５０の実施例は、ディスプレイ、オーディオスピーカ、印刷装置、別のプロセッサ又はプリント回路基板等を含むことができる。いくつかのケースでは、（複数の）出力デバイス１５５０は、複数の周辺機器１５３０のいずれかを介してデバイス１５０５とインタフェースするか、又は入出力コントローラ１５３５によって管理されるようにすることができる周辺機器を含んでいてもよい。
メモリコントローラ１５６５及びメモリバンク１５７０を含むデバイス１５０５のコンポーネントは、それらの機能を実行するように設計された回路を含むことができる。これは、例えば、導電性線、トランジスタ、キャパシタ、インダクタ、抵抗器、アンプ、又はその他のアクティブ又は非アクティブな素子などの、本明細書で説明する機能を実行するように構成された様々な回路要素を含んでよい。
いくつかの実施例では、プロセッサ１５１５によって実行されるオペレーティングシステム（OS）は、メモリデバイス（例えば、主記憶サブシステム１５１０）内のメモリバンクの異なるグループにマルチコアプロセッサのプロセス（又はコア）をマップすることができる。各メモリバンクは、例えば図３、図５、又は図７を参照して説明したように、ロウバッファに関連付けられるようにすることができる。メモリバンクのグループへのプロセス（又はコア）のマッピングは、ロウバッファ内のデータの空間的な局所性を維持するために使用されるようにすることができ、それによって、複数のメモリセルからデータワードが取得されるときにヒットの可能性が高くなる。ヒット率が向上すると、メモリセルのアクセス数が減少されるようにすることができ、そのことは、いくつかのケースでは読出し待ち時間を短縮させたり、及び／又はメモリセルの寿命を延ばしたりすることができる。いくつかの実施例では、プロセス（又はコア）のメモリバンクのグループへのマッピングは、プロセス（又はコア）のワーキングセットのサイズの変更に応じて変更されるようにすることができる。いくつかの実施例では、ワーキングセット内の連続ページは、メモリバンクの或るグループ内の異なるメモリバンクのロウバッファに展開されるようにすることができる。
いくつかの実施例では、プロセッサ１５１５は１６コアを持つことができ、主記憶サブシステム１５１０が５１２のメモリバンクに分割されるようにすることができる。これらの実施例では、メモリバンクがコアに均等に割り当てられるようにすることができ（例えば、各コアは３２のメモリバンクの異なるグループにマップされるようにすることができ（例えば、コア１はメモリバンク１から３２にマップされ、コア２はメモリバンク３３から６４にマップされ、・・・、コア１６はメモリバンク４８１から５１２にマップされるようにすることができ））、又は不均等に割り当てられるようにすることができる（例えば、異なるコアが異なる数のメモリバンクにマッピングされるようにすることができる）。
いくつかの実施例では、プロセッサ１５１５は、読出しコマンド又は書込みコマンドの少なくとも１つを発行することができる。リードコマンドの発行時に、メモリコントローラ１５６５は、そのリードコマンドに関連付けられているメモリアドレス（例えば、バンクアドレスとロウアドレス）を識別することができ、メモリバンクに関連付けられているロウバッファからデータワードを読み取ることを試みることができる。ロウバッファにヒットがある場合、メモリコントローラ１５６５は、例えば図９、図１０、又は図１３を参照して説明したように、ロウバッファに記憶されたデータワードをプロセッサ１５１５に供給することができる。ロウバッファにミスがあると、例えば図９又は１０を参照して説明したように、メモリコントローラ１５６５は、データワードに対してそれがメモリバンク内の複数のメモリセルから読み出されるようにさせ、そのデータワードがプロセッサ１５１５に供給されるようにロウバッファに記憶されるようにさせることができる。ライトコマンドの発行時に、メモリコントローラ１５６５は、例えば図１１又は１２を参照して説明したように、そのライトコマンドに関連付けられているメモリアドレス（例えば、バンクアドレスとロウアドレス）を識別することができ、メモリバンクに関連付けられているロウバッファにデータワードを書き込むことができる。それで、ロウバッファに記憶されたデータワードは、例えば図１１、図１２、又は図１４を参照して説明したように、メモリバンクの複数のメモリセルに記憶されるようにすることができる。
図１６及び図１７は、本開示において説明した技術が、例えば、第１のロウアドレスに関連付けられた第１の複数のメモリセルから読み出されたデータが、そのデータをメモリデバイスから読む必要なく（例えば、メモリ入出力動作の必要がなく）、第２のロウアドレスに関連付けられた第２の複数のメモリセルに記憶されるようにすることができる、ウェアレベリング動作を実行するために、どのように使用されるようにすることができるかを示している。いくつかの実施例では、ウェアレベリング動作は、メモリデバイスの各メモリバンク（又はサブバンク）に対して実行されたローディング及びストアリングプロセスの数をカウントすることにより実行されるようにすることができ、或るメモリバンク（又はサブバンク）内における所定数のローディング及びストアリングプロセスの性能に応じて、ウェアレベリング動作がそのメモリバンク（又はサブバンク）内で実行されるようにすることができる。いくつかの実施例では、ウェアレベリング動作の間にデータワードが記憶されるメモリセルは、データギャップ（例えば、非データワード又はもはや有用ではないデータワード）に関連付けられた複数のメモリセルとして識別されるようにすることができる。
図１６は、本開示の種々の実施形態による、ロードコマンドを発行してメモリセルからセンスアンプに論理１又はハイレベル論理値をロードするときに、様々な端子に印加されたり様々なノードに現れる可能性のある波形１６００の一実施例を示している。例えば、センスアンプは、ハイレベル論理値のロードの前にローレベル論理値を記憶していると仮定されている。更なる実施例として、メモリセルは、図５又は６を用いて説明したメモリセル５０５又は６００の１つであってもよく、及びセンスアンプは、図５を参照して説明したセンスアンプの１つであってもよい。
波形１６００は、ワードライン（WL）及び先行してアサートされたワードライン（WL'）の波形以外は、図９を参照して説明した波形９００に類似している。より詳しくは、波形１６００には、先行してアサートされたワードライン（WL'）波形はなく、ワードライン（WL）波形は、絶縁ゲートを開く直前（又は実質的に並列）のビットラインプリチャージ期間９２５の開始時に、ローレベル（VKK）に移行させられる。この方法では、ビットライン（BL）のローレベル（VSS）へのプリチャージに続いて、メモリバンク（又はサブバンク）が、異なるワードラインに関連付けられた新しいロウアドレスを受け取るために準備されるようにすることができる。それによって、セル選択の間にセンスアンプに記憶された論理値が、その論理値が読み出されたメモリセルとは異なるメモリセルにストアされるようにすることができる（例えば、ウェアレベリング動作が実行されるようにすることができる）。
図１７は、本開示の種々の実施形態による、データワードが第１の複数のメモリセルからロウバッファにロードされ、その後、第２の複数のメモリセルにストアされる動作１７００のシーケンスの一実施例を示す。更なる実施例として、メモリセルは、図５又は６を用いて説明したメモリセル５０５又は６００の１つであってもよく、及びセンスアンプは、図５を参照して説明したセンスアンプの１つであってもよい。
時刻t1では、ロードコマンド（LD）が（第１の複数のメモリセルに記憶されている）１つのデータワードをロウバッファにロードするために発行されるようにすることができる。ロードコマンドは、バンクアドレス（BAm）と第１のロウアドレス（RAa）に対応するワードラインのアサーションに関連付けられるようにすることができる。いくつかの実施例では、ロードコマンドが図９又は図１０を用いて説明したように実行されるようにすることができる。データワードがロウバッファ内にロードされた後、そのロウバッファからデータワードを読み取るために、第１の数のリードコマンド（図示せず）が発行され又は発行されないようにすることができる。
時刻t2では、第２の複数のメモリセルにデータワード（これはロウバッファに記憶されている）を記憶するために、ストアコマンド（ST）が発行されるようにすることができる。ストアコマンドは、バンクアドレス（BAm）と第２のロウアドレス（RAb）に対応するワードラインのアサーションに関連付けられるようにすることができる。データワードが第２の複数のメモリセルに記憶された後、ロウバッファからデータワードを読み出すために第２の数のリードコマンド（図示せず）が発行され又は発行されないようにすることができる。
図１８は、本開示の種々の実施形態による、メモリデバイス又はシステムを動作させる方法１８００を説明するフローチャートを示している。方法１８００の動作は、図１又は図１５を参照して説明したメモリデバイス１００又はシステム１５００などのメモリデバイス又はシステム上若しくは内部において、又は図３、図４、図５、図６、図１５、又は図１８を参照して説明したメモリバンク又はメモリセルを含むメモリデバイス又はシステム上若しくは内部において、実行されるようにすることができる。いくつかの実施例では、方法１８００の動作は、図１又は図１５を参照して説明したメモリコントローラ１５６５及び／又はメモリデバイス１００のようなメモリコントローラ及び／又はメモリデバイスによって又はその制御下で実行されるようにすることができる。いくつかの実施例では、メモリコントローラ及び／又はメモリデバイスは、以下に説明する機能を実行するためのメモリバンクの機能要素を制御するコードのセットを実行するようにすることができる。これに加えて又はこれの代わりに、メモリコントローラ及び／又はメモリデバイスは、以下で説明する機能の側面を特定目的のハードウェアを使用して実行するようにすることができる。
ブロック１８０５において、本方法は、例えば図９又は１０を参照して説明したように、メモリセルの最初の読出しを実行する際に、ロウバッファのセンスアンプにおいてメモリセルのデータをキャッシングすることを含むようにすることができる。いくつかの実施例では、メモリセルは、強誘電体メモリセルを含んでいてもよい。いくつかの実施例では、強誘電体メモリセルは、破壊読出しモードで動作するように構成されてよい。
ブロック１８１０において、本方法は、例えば図１３を参照して説明したように、メモリセルの最初の読出しを実行した後に、メモリセルの少なくとも２回目の読出しの実行を決定することを含むようにすることができる。メモリセルの２回目の読出しは、メモリセルの最初の読出しに続くメモリセルの次の読出しを含むようにすることができる。
ブロック１８１５において、本方法は、例えば図１３を参照して説明したように、メモリセルの少なくとも２回目の読出しのために、センスアンプからメモリセルのデータを読み出すことを含むようにすることができる。
ブロック１８２０において、そしてメモリセルが破壊読出しモードで動作するように構成されている場合に、本方法は、例えば図９又は１０を参照して説明したように、センスアンプにおいてメモリセルのデータをキャッシングした後、メモリセルにそのメモリセルのデータを書き戻すことを任意で含むようにすることができる。
ブロック１８２５では、本方法は、例えば図１６又は１７を参照して説明したように、センスアンプにキャッシュされたメモリセルのデータを、そのセンスアンプに結合された別のメモリセルに書き込むこと（例えば、ウェアレベリング動作の実行）を任意で含むようにすることができる。
いくつかの実施例では、方法１８００は、センスアンプにおいてメモリセルのデータをキャッシングする前に、絶縁ゲートを閉じて、上記メモリセルが結合されているビットラインを上記センスアンプに結合することを含むようにすることができる。本方法はまた、センスアンプにおいてメモリセルのデータをキャッシングした後に絶縁ゲートを開放し、ビットラインをセンスアンプから切り離すことを含むようにすることもできる。本方法がブロック１８２０での（複数の）再書込み動作を含んでいる場合、本方法は、メモリセルのデータをそのメモリセルに書き戻した後に、絶縁ゲートを開くことを含むようにすることができる。ブロック１８２０での（複数の）再書込み動作が実行されているいくつかの実施例では、本方法は、センスアンプにおいてメモリセルのデータを増幅している間に絶縁ゲートを開き、メモリセルのデータをそのメモリセルに書き戻す前に絶縁ゲートを閉じ、メモリセルのデータをそのメモリセルに書き戻した後に絶縁ゲートを再度開くことを含むようにすることができる。いくつかの実施例において、本方法は、メモリセルのセルプレートと同じ電圧にビットラインをプリチャージすることを含むようにすることができる。本方法がブロック１８２０での（複数の）再書込み動作を含んでいない場合には、センスアンプにおいてメモリセルのデータをキャッシングすることに続いて絶縁ゲートを開いた後に、プリチャージが実行されるようにすることができる。本方法がブロック１８２０での（複数の）再書込み動作を含んでいる場合には、（複数の）再書込み動作に続いて絶縁ゲートを開いた後に、プリチャージが実行されるようにすることができる。いくつかの実施例では、絶縁ゲートが開いている間（即ち、ビットラインがセンスアンプから切り離されている間）、メモリセルの少なくとも２回目の読出しのために、メモリセルのデータはセンスアンプから読み取られるようにすることができる。
図１９は、本開示の種々の実施形態による、メモリデバイス又はシステムを動作させる方法１９００を説明するフローチャートを示している。方法１９００の動作は、図１又は図１５を参照して説明したメモリデバイス１００又はシステム１５００などのメモリデバイス又はシステム上若しくは内部において、又は図３、図４、図５、図６、図１５、又は図１８を参照して説明したメモリバンク又はメモリセルを含むメモリデバイス又はシステム上若しくは内部において、実行されるようにすることができる。いくつかの実施例では、方法１９００の動作は、図１又は図１５を参照して説明したプロセッサ１５１５，メモリコントローラ１５６５、及び／又はメモリデバイス１００のようなプロセッサ、メモリコントローラ、及び／又はメモリデバイスによって又はその制御下で実行されるようにすることができる。いくつかの実施例では、プロセッサ、メモリコントローラ、及び／又はメモリデバイスは、以下に説明する機能を実行するためのメモリバンクの機能要素を制御するコードのセットを実行するようにすることができる。更に又は代わりに、プロセッサ、メモリコントローラ、及び／又はメモリデバイスは、特定目的のハードウェアを使用して、以下で説明する機能の側面を実行するようにすることができる。
ブロック１９０５では、本方法は、例えば図１５を参照して説明したように、メモリデバイス内のメモリバンクの異なるグループにマルチコアプロセッサのプロセスをマッピングすることを含むようにすることができる。各メモリバンクは、ロウバッファに関連付けられるようにすることができる。いくつかの実施例では、マルチコアプロセッサのプロセスは、メモリバンクの異なるグループへのマッピングを行うマルチコアプロセッサのマッピングコアに少なくとも部分的に基づいて、メモリバンクの異なるグループにマップされるようにすることができる。
ブロック１９１０では、メモリバンク内のメモリアドレスに関連付けられた複数のメモリセルをアドレス指定して、複数のプロセスのうちの或るプロセスから上記メモリアドレスに関連付けられた最初のメモリ読出し要求を受信したときにデータワードを取得することを含むことができる。
ブロック１９１５では、本方法は、メモリバンクに関連付けられているロウバッファをアドレス指定して、プロセスからそのメモリアドレスに関連付けられた少なくとも２番目のメモリ読出し要求を受信したときにそのデータワードを取得することを含むようにすることができる。２番目のメモリ読出し要求は、第１のメモリ読出し要求後のそのメモリセルの次の読出し要求を含むようにすることができる。
方法１８００及び１９００は実施可能な実装を記載しており、方法１８００及び１９００の動作及び手順は、他の実装が可能であるように再配置又はさもなければ変更されるようにすることができることに注意されたい。いくつかの実施例では、方法１８００及び１９００の態様が組み合わされるようにすることができる。
或る装置について説明する。いくつかの実施例では、本装置は、メモリセルの最初の読出しを行う際にロウバッファのセンスアンプでメモリセルのデータをキャッシングする手段と、上記メモリセルの最初の読出しを実行した後に少なくとも２回目の上記メモリセルの読出しを実行することを決定する手段と、上記メモリセルの少なくとも２回目の読出しのために上記センスアンプから上記メモリセルのデータを読み出すための手段を含んでいてもよい。
いくつかの実施例では、上記メモリセルは、強誘電体メモリセルを含む。いくつかの実施例では、上記強誘電体メモリセルは破壊読出しモードで動作するように構成される。いくつかの実施例では、本装置は、上記センスアンプにおいて上記メモリセルのデータをキャッシングした後に、そのメモリセルのデータをそのメモリセルに書き戻す手段を含んでいてもよい。いくつかの実施例では、本装置は、上記センスアンプで上記メモリセルのデータをキャッシングする前に、絶縁ゲートを閉じて、上記メモリセルが結合されているビットラインを上記センスアンプに結合する手段と、上記メモリセルのデータを上記メモリセルに書き戻した後に上記絶縁ゲートを開いて、上記ビットラインを上記センスアンプから分離するための手段を含んでいてもよい。
いくつかの実施例では、上記絶縁ゲートが開いている間は、少なくとも２回目の上記メモリセル読出しのために、上記メモリセルのデータは上記センスアンプから読み出される。いくつかの実施例では、本装置は、上記絶縁ゲートを開いた後に、上記ビットラインを上記メモリセルのセルプレートと同じ電圧にプリチャージする手段を含んでいてもよい。いくつかの実施例では、本装置は、上記センスアンプで上記メモリセルのデータをキャッシングする前に、上記絶縁ゲートを閉じて、上記メモリセルが結合されている上記ビットラインを上記センスアンプに結合する手段と、上記センスアンプにおいて上記メモリセルのデータをキャッシングした後に上記絶縁ゲートを開いて、上記ビットラインを上記センスアンプから分離するための手段を含んでいてもよい。
いくつかの実施例では、本装置は、上記センスアンプにキャッシングされた上記メモリセルのデータを上記センスアンプに結合した別のメモリセルに書き込む手段を含んでいてもよい。いくつかの実施例では、上記メモリセルの２回目の読出しは、上記メモリセルの最初の読出しの後の上記メモリセルの次の読出しを含む。
或る装置について説明する。いくつかの実施例では、本装置は、マルチコアプロセッサのプロセスを、各メモリバンクがロウバッファに関連付けられているメモリデバイス内のメモリバンクの異なるグループにマッピングするための手段と、メモリバンク内のメモリアドレスに関連付けられている複数のメモリセルをアドレス指定して、複数のプロセスのうちの或るプロセスからの上記メモリアドレスに関連付けられた最初のメモリ読出し要求を受信したときにデータワードを取得する手段と、上記プロセスから上記メモリアドレスに関連付けられた少なくとも２回目のメモリ読出し要求を受信したときに、上記メモリバンクに関連付けられているロウバッファをアドレス指定して上記データワードを取得する手段とを含んでもよい。
いくつかの実施例では、上記マルチコアプロセッサのプロセスは、メモリバンクの異なるグループへのマッピングを行う上記マルチコアプロセッサのマッピングコアに少なくとも部分的に基づいて、上記メモリバンクの異なるグループにマップされるようにすることができる。いくつかの実施例では、２回目のメモリ読出し要求は、最初のメモリ読出し要求の後の複数のメモリセルの次の読出し要求を含む。
或る装置について説明する。いくつかの実施例において、本装置は、複数のメモリセルと、複数のセンスアンプを備え、その複数のセンスアンプが上記複数のメモリセルから読み出された最後のデータワードを一時的にキャッシングする動作が可能な複数のデータ記憶エレメントを備える、ロウバッファと、メモリ読出し要求に関連付けられたメモリアドレスを受信し、上記複数のメモリセルから上記メモリアドレスに関連付けられたデータワードを読み出すための手段と、上記メモリアドレスに関連付けられた次のメモリ読出し要求の受信時に、上記ロウバッファの上記複数のデータ記憶エレメントから上記データワードを読み出すための手段とを含んでいてよい。
いくつかの実施例では、本装置は、複数の絶縁ゲートと、各ビットラインが上記複数のメモリセルの対応するサブセット及び対応する絶縁ゲートを介して対応するセンスアンプに結合されている複数のビットラインとを含んでいてよい。いくつかの実施例において、本装置は、上記複数のメモリセルから読み出された最後のデータワードを上記複数のデータ記憶エレメントにキャッシングする前に上記複数の絶縁ゲートを閉じるための手段と、上記キャッシングの後に上記複数の絶縁ゲートを開くための手段とを含んでいてよい。いくつかの実施例において、上記複数のメモリセルは、複数の強誘電性メモリセルを含む。
いくつかの実施例では、上記複数のメモリセルが、破壊読出しモードで動作するように構成されている。いくつかの実施例では、本装置は、上記複数のデータ記憶エレメントにキャッシュされるデータワードを、上記データワードが上記複数のデータ記憶エレメントにキャッシュされた後に、上記複数のメモリセルに書き戻す手段を含んでいてよい。いくつかの実施例では、上記データワードは、同じメモリセルのセットから読み出されそして書き戻される。いくつかの実施例では、上記データワードは、メモリセルの第１のセットから読み出され、メモリセルの第２のセットに書き戻される。いくつかの実施例では、上記複数のメモリセルの電圧をセルプレートと同じ電圧にして上記複数のビットラインをプリチャージする動作が可能な少なくとも１つのプリチャージ回路を含んでいてよい。
或る装置について説明する。いくつかの実施例では、本装置は、データプロセッサ、主記憶、及び主記憶とデータプロセッサ間でデータを転送するための手段を含んでいてよい。いくつかの実施例において、主記憶は、複数のメモリバンクに配置された複数のメモリセルと、複数のセンスアンプを備え、メモリバンクの上記複数のセンスアンプが上記メモリバンクから読み出された最後のデータワードを一時的にキャッシングする動作が可能な複数のデータ記憶エレメントを備える、メモリバンクごとのロウバッファと、メモリ読出し要求に関連付けられたメモリアドレスを受信するための手段と、メモリバンクから上記メモリアドレスに関連付けられたデータワードを読み出すための手段と、上記メモリアドレスに関連付けられた次のメモリ読出し要求の受信時に、上記メモリバンクに関連付けられた上記ロウバッファの上記複数のデータ記憶エレメントから上記データワードを読み出すための手段とを含んでいてよい。
いくつかの実施例では、データプロセッサはマルチコアプロセッサを含み、そのマルチコアプロセッサは、主記憶内のメモリバンクの異なるグループにマルチコアプロセッサのプロセスをマップする動作が可能である。いくつかの実施例では、マルチコアプロセッサは、マルチコアプロセッサのプロセスを、メモリバンクの異なるグループへのマッピングを行うマルチコアプロセッサのマッピングコアに少なくとも部分的に基づいて、メモリバンクの異なるグループにマップする動作が可能である。いくつかの実施例において、複数のメモリセルは、複数の強誘電性メモリセルを含む。いくつかの実施例では、複数のメモリセルが破壊読出しモードで動作するように構成されている。いくつかの実施例では、本装置は、ロウバッファの複数のデータ記憶エレメントにキャッシュされるデータワードを、上記データワードが上記複数のデータ記憶エレメントにキャッシュされた後に上記データワードが読み出された上記メモリバンクに書き戻す手段を含んでいてよい。
本書類における記載は例を提示するものであり、クレームに記載されている範囲、適用性、又は実施例を制限するものではない。開示の範囲を逸脱することなく、議論された要素の機能及び組合せ（arrangement）を変更することができる。種々の実施例では、必要に応じて様々な手順（procedures）やコンポーネントを省略、代用、又は追加できる。また、幾つかの実施例に関して説明した特徴は、他の実施例で組み合わせられてもよい。
ここに記載されている説明は、添付図面と合わせて、構成例を示し、実装可能なすべての実施例、又はクレームの範囲内にあるすべての例を表すものではない。本明細書において「実施例」、「例」、及び「例示的な」といった類の用語は、「実施例、例、又は例示として役立つ」という意味であり、「好ましい」又は「他の例より有利な」を意味するものではない。詳細な説明には、記載された技術の理解を提供する目的での特定の詳細が含まれる。これらの技術は、しかし、これらの特定の詳細なしに実施することができる。幾つかの例では、説明される実施例の概念をあいまいにしないようにするために、よく知られている構造やデバイスはブロックダイアグラム形式で示されている。
添付の図では、同様のコンポーネント又はフィーチャーが同じ参照ラベルを持つ場合がある。更に、同じタイプの様々なコンポーネントは、参照ラベルの後に同様のコンポーネントの中で区別をつけるダッシュ及び第２のレベルを付けることにより、区別が付けられている。第１の参照ラベルが明細書で使用される場合、その説明は第２の参照ラベルに関係なく同じ第１の参照ラベルを持つ類似のコンポーネントのいずれかに適用される。
本明細書に記載される情報及び信号は、種々の異なる技術及び技法のいずれを用いても表すことができる。例えば、上記の説明を通して参照される可能性があるデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場や粒子、光波場や光子、又はそれらの任意の組み合わせによって表すことができる。或る図面は、信号を１つの信号として示すことができる。しかしそれは、当業者ならば、それは信号群の様々なビット幅を持つことができるバスを表してよいことを理解するだろう。
本明細書に用いられる、「仮想接地」とは、約ゼロボルト（０V）の電圧で保持されているが直接接地には接続されていない電気回路のノードをいう。従って、仮想接地の電圧は、一時的に変動し、定常状態では約０Vに戻る場合がある。仮想接地は、オペアンプと抵抗で構成される分圧器など、様々な電子回路要素を使用して実装することができる。他の実装も可能である。
「電子通信」という用語は、コンポーネント間の電子的なフローをサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含んでもよく、又は中間コンポーネントを含んでもよい。電子通信のコンポーネントは（例えば、通電回路で）、アクティブに電子や信号を交換できる、又は（例えば、非通電回路で）、アクティブに電子や信号を交換はできないが、通電されている回路上では電子又は信号を交換できるように構成され動作可能としてよい。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（つまり、オープン又はクローズ）に関係なく、電子通信になっている。
メモリデバイス１００を含む本明細書で説明しているデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ガリウム砒素、窒化ガリウム等の半導体基板上に形成することができる。いくつかのケースでは、基板は、半導体ウェーハである。その他の場合には、基板は、ガラス上に形成されたシリコン（SOG）又はサファイア上に形成されたシリコン（SOP）などの、絶縁膜上に形成されたシリコン（SOI）基板であってもよいし、又は他の基板上の半導体材料のエピタキシャル層であってもよい。基板又は基板のサブ領域の導電率は、限定されるものではないが、リン、ホウ素、又はヒ素を含む種々の化学種を用いたドーピングを通して制御することができる。ドーピングは、基板の初期形成又は成長の間に、イオン注入により、又は他のドーピング手段により実行することができる。
本明細書で説明するトランジスタは、電界効果トランジスタ（FET）を表し、ソース、ドレイン、及びゲートを含む３つの端子デバイスから構成され得る。端子は、金属などの導電性材料を介して他の電子素子に接続することができる。ソースとドレインは導電性であり、例えば縮退等、高濃度にドープされた、半導体領域を含むことができる。ソースとドレインは、低濃度にドープされた半導体領域又はチャネルによって分離することができる。チャネルがn型（すなわち、大半のキャリアが電子）の場合、FETはn型FETと呼ぶことができる。同様に、チャネルがpタイプの場合（すなわち、大半のキャリアがホールである場合）、FETはp型FETと呼ぶことができる。チャネルは、絶縁ゲート酸化物によって覆うことができる。チャネルの導電率は、ゲートに電圧を印加することによって制御することができる。例えば、n型FET又はp型FETにそれぞれ正の電圧又は負の電圧を印加すると、チャネルが導電性になり得る。トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されると、トランジスタは「オン」又は「アクティブ」になることができる。トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されると、トランジスタは「オフ」又は「非アクティブ」になることができる。
本明細書の開示に関連して説明されている様々な例示のブロック、コンポーネント、及びモジュールは、汎用プロセッサ、DSP、ASIC、FPGA若しくはその他のプログラマブル論理デバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又は本明細書で説明した機能を実行するように設計されたこれらの任意の組合せを用いて、実装又は実行することができる。汎用プロセッサは、マイクロプロセッサであってもよいが、その代わりに、プロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。また、プロセッサは、コンピューティングデバイスの組合せ（例えば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと組み合わせた１つ以上のマイクロプロセッサ、又は任意の他のそのような構成など）として実装することもできる。
本明細書で説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組合せに実装することができる。プロセッサにより実行されるソフトウェアに実装される場合、その機能は、コンピュータ読取り可能媒体上に１つ以上の命令又はコードとして保存又は転送することができる。その他の例と実装は、開示及び添付したクレームの範囲内にある。例えば、ソフトウェアの性質上、上記の機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤ接続、又はこれらの任意の組合せによって実行されるソフトウェアを用いて実装することができる。機能の実装はまた、機能の各部分が異なる物理的な場所に実装されるように配置されることを含み、様々な場所に物理的に配置されてよい。また、本明細書で用いられているように、請求項に含まれるものとして、項目のリスト（例えば、「少なくとも１つの」又は「１つ以上」のような語句によって始まる項目のリスト）で使用される「又は」は、例えば、A,B,又はCの少なくとも１つのリストがA又はB又はC又はAB又はAC又はBC又はABC（すなわち、A及びB及びC）を意味するように、すべてを含むリストを指している。
コンピュータ読取り可能な媒体には、非一過性コンピュータ記憶媒体と、コンピュータプログラムを１か所から別の場所へ移すことを容易にする任意の媒体を含む通信媒体が含まれている。非一過性記憶媒体は、汎用又は特定目的のコンピュータによってアクセスできる任意の利用可能な媒体であってもよい。例として、これらに制限されないが、非一過性コンピュータ読取り可能媒体は、RAM、ROM、電気的消去可能プログラマブル読取り専用メモリ（EEPROM）、コンパクトディスク（CD）ROM若しくはその他の光ディスク記憶装置、磁気ディスク記憶装置、若しくはその他の磁気記憶デバイス、又は命令又はデータ構造形式の所望のプログラムコード手段を運搬又は記憶するために使用可能で、汎用又は特定目的のコンピュータ、或いは汎用又は特定目的のプロセッサによってアクセス可能な任意の他の非一過性媒体を含むことができる。
また、任意の接続が適切にコンピュータ読取り可能媒体と呼ばれる。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（DSL）、又は赤外線、無線、及びマイクロ波等のワイヤレス技術を使用して、WEBサイト、サーバ、又はその他のリモートソースからソフトウェアを送信する場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（DSL）、又は赤外線、無線、及びマイクロ波等のワイヤレス技術は、媒体の定義に含まれている。ディスク（Disk及びDisc）は、本明細書で使用されるように、CD、レーザディスク、光ディスク、デジタル多用途ディスク（DVD）、フロッピーディスク、及びブルーレイディスクを含む。ディスク（disk）は通常、磁気的にデータを再生する。また、ディスク（disc）は、レーザで光学的にデータを再現する。上記の組合せも、コンピュータ読取り可能媒体の範囲に含まれている。
本明細書は、当業者が当該開示のものを製造する又は利用することを可能とするために提供される。開示に対する種々の変更は当業者にとって容易に明らかであり、本明細書で定義される一般的な原理は、開示の範囲から逸脱することなく他のバリエーションに適用することができる。このように、開示は、本明細書に記載された例及び設計に限定されるものではないが、本明細書に開示されている原理及び新規な特徴に合致した最も広い範囲に合致するものである。

Claims (25)

  1. メモリデバイスを動作させる方法であって、
    第１のメモリセルの最初の読出しを実行するときに、ロウバッファのセンスアンプにおいて、メモリセルのバンクの前記第１のメモリセルのデータをキャッシングすることであり、前記センスアンプは、前記第１のメモリセルに関連付けられたロウアドレスが前記メモリセルの前記バンクに対応するアドレスラッチにラッチされることに少なくとも部分的に基づいて、及び前記第１のメモリセルの前記データが前記ロウバッファの前記センスアンプにおいてキャッシュされることに少なくとも部分的に基づいて、前記第１のメモリセルのデータと、メモリセルの前記バンクの第２のメモリセルのデータとを含むことと、
    前記第１のメモリセルの前記データをキャッシングすることに少なくとも部分的に基づいて、前記第１のメモリセルの前記最初の読出しを実行した後に、前記第１のメモリセルの少なくとも２回目の読出しを実行することを決定することと、
    前記第１のメモリセルの少なくとも前記２回目の読出しのために、前記センスアンプから前記第１のメモリセルの前記データを読み出することと、
    を含む、備える方法。
  2. 少なくとも前記第１のメモリセルは強誘電体メモリセルを含む、請求項１に記載の方法。
  3. 前記第１のメモリセルは、破壊読出しモードで動作するように構成され、前記方法は、
    前記センスアンプにおいて前記第１のメモリセルの前記データをキャッシングした後、前記第１のメモリセルの前記データを前記第１のメモリセルに書き戻すことを更に含む、請求項２に記載の方法。
  4. 前記センスアンプにおいて前記第１のメモリセルの前記データをキャッシングする前に、絶縁ゲートを閉じ、前記第１のメモリセルが結合されているビットラインを前記センスアンプに結合することと、
    前記第１のメモリセルの前記データを前記第１のメモリセルに書き戻した後に、前記絶縁ゲートを開いて、前記センスアンプから前記ビットラインを切り離すことと
    を更に含む、請求項３に記載の方法。
  5. 前記第１のメモリセルの前記データは、前記絶縁ゲートが開いている間に、前記第１のメモリセルの少なくとも前記２回目の読出しのために、前記センスアンプから読み出される、請求項４に記載の方法。
  6. 前記絶縁ゲートを開いた後に、前記第１のメモリセルのセルプレートと同じ電圧に前記ビットラインをプリチャージすることを更に含む、請求項４に記載の方法。
  7. 前記センスアンプにおいて前記第１のメモリセルの前記データをキャッシングする前に、絶縁ゲートを閉じ、前記第１のメモリセルが結合されているビットラインを前記センスアンプに結合することと、
    前記センスアンプにおいて前記第１のメモリセルの前記データをキャッシングした後に、前記絶縁ゲートを開き、前記センスアンプから前記ビットラインを切り離すことと
    を更に含む、請求項１に記載の方法。
  8. 前記センスアンプにキャッシュされた前記第１のメモリセルの前記データを、前記センスアンプに結合された第２のメモリセルに書き込むことを更に含む、請求項１に記載の方法。
  9. 前記第１のメモリセルの前記２回目の読出しは、前記第１のメモリセルの前記最初の読出し後の前記第１のメモリセルの次の読出しを含む、請求項１に記載の方法。
  10. メモリサブシステムを動作させる方法であって、
    各メモリバンクがロウバッファに関連付けられているメモリデバイスのメモリバンクの異なるグループに、マルチコアプロセッサのプロセスをマッピングすることと、
    メモリバンク内のメモリアドレスに関連付けられた複数のメモリセルをアドレス指定して、データワードの読出しのための最初のメモリ読出し要求を受信したときに前記データワードを取得することであって、前記最初のメモリ読出し要求を受信したときに前記メモリアドレスの内のロウアドレスは前記メモリバンクに対応するアドレスラッチにラッチされることと、
    前記プロセスから、前記メモリアドレスに関連付けられた、前記データワードの読出しのための少なくとも２回目のメモリ読出し要求を受信したときに、前記メモリバンクに関連付けられたロウバッファをアドレス指定して、前記データワードを取得することと
    を含む、方法。
  11. 前記マルチコアプロセッサの前記プロセスは、前記メモリバンクの異なるグループへの前記マルチコアプロセッサのマッピングコアに少なくとも部分的に基づいて、前記メモリバンクの異なるグループにマップされる、請求項１０に記載の方法。
  12. 前記２回目のメモリ読出し要求は、前記最初のメモリ読出し要求の後の前記複数のメモリセルの次の読出し要求を含む、請求項１０に記載の方法。
  13. 複数のメモリセルと、
    複数のセンスアンプを含み、前記複数のセンスアンプが前記複数のメモリセルから読み出された最後のデータワードを一時的にキャッシングする動作が可能な複数のデータ記憶エレメントを含む、ロウバッファと、
    メモリセルのバンクの前記複数のメモリセルからメモリアドレスに関連付けられたデータワードを読み出すためのメモリ読出し要求に関連付けられた前記メモリアドレスを受信することと、前記ロウバッファの複数のデータ記憶エレメントのうちの少なくとも１つにおいて、前記データワードをキャッシングすることであり、前記バンクから読み出された前記最後のデータワードの前記メモリアドレスの内のロウアドレスは、メモリセルの前記バンクに対応するアドレスラッチにラッチされ、前記複数のデータ記憶エレメントは、前記データワードと、メモリセルの前記バンクからの少なくとも１つのその他のメモリセルのデータとを含むことと、前記メモリアドレスに関連付けられた次のメモリ読出し要求の受信時に、前記ロウバッファの前記複数のデータ記憶エレメントから前記データワードを読み出すこととの動作が可能なコントローラと、
    を含む、装置。
  14. 複数の絶縁ゲートと、
    各ビットラインが、前記複数のメモリセルの対応するサブセットと、対応する絶縁ゲートを介して対応するセンスアンプとに結合される、複数のビットラインと
    を更に含む、請求項１３に記載の装置。
  15. 前記コントローラは、前記複数のメモリセルから読み出された前記最後のデータワードを前記複数のデータ記憶エレメントにキャッシングする前に前記複数の絶縁ゲートを閉じ、前記キャッシングの後に前記複数の絶縁ゲートを開く動作が可能である、請求項１４に記載の装置。
  16. 前記複数のメモリセルは、複数の強誘電体メモリセルを含む、請求項１４に記載の装置。
  17. 前記複数のメモリセルは破壊読出しモードで動作するように構成され、前記コントローラは前記複数のデータ記憶エレメントにキャッシュされるデータワードを前記データワードが前記複数のデータ記憶エレメントにキャッシュされた後に、前記複数のメモリセルに書き戻す動作が可能である、請求項１６に記載の装置。
  18. 前記データワードは、メモリセルの同じセットから読み出されそして書き戻される、請求項１７に記載の装置。
  19. 前記データワードは、メモリセルの第１のセットから読み出され、メモリセルの第２のセットに書き戻される、請求項１７に記載の装置。
  20. 前記複数のビットラインを前記複数のメモリセルのセルプレート電圧と同じ電圧にプリチャージする動作が可能な少なくとも１つのプリチャージ回路を更に含む、請求項１４に記載の装置。
  21. データプロセッサと、
    主記憶と、
    前記主記憶と前記データプロセッサの間でデータを転送するように構成されたメモリコントローラとを含み、
    前記主記憶は、
    複数のメモリバンクに配置された複数のメモリセルと、
    複数のセンスアンプを含み、メモリバンクの前記複数のセンスアンプが前記メモリバンクから読み出された最後のデータワードを一時的にキャッシングする動作が可能な複数のデータ記憶エレメントを含む、メモリバンクごとのロウバッファと、
    前記メモリコントローラからメモリ読出し要求に関連付けられたメモリアドレスを受信することと、メモリバンクから前記メモリアドレスに関連付けられたデータワードを読み出すことと、前記ロウバッファの前記複数のデータ記憶エレメントのうちの少なくとも１つにおいて前記データをキャッシングすることであり、前記バンクから読み出された前記最後のデータワードの前記メモリアドレスの内のロウアドレスはメモリセルの前記バンクに対応するアドレスラッチにラッチされ、前記複数のデータ記憶エレメントは前記データワードと、前記メモリバンクからの少なくとも１つのその他のメモリセルのデータとを含むことと、前記メモリアドレスに関連付けられた次のメモリ読出し要求の受信時に、前記メモリバンクに関連付けられた前記ロウバッファの前記複数のデータ記憶エレメントから前記データワードを読み出すこととの動作が可能であるコントローラと、
    を含む、データ処理システム。
  22. 前記データプロセッサはマルチコアプロセッサを含み、前記マルチコアプロセッサは、前記主記憶内のメモリバンクの異なるグループに前記マルチコアプロセッサのプロセスをマップする動作が可能である、請求項２１に記載のデータ処理システム。
  23. 前記マルチコアプロセッサは、前記マルチコアプロセッサの前記プロセスを、前記メモリバンクの異なるグループへの前記マルチコアプロセッサのマッピングコアに少なくとも部分的に基づいて、前記メモリバンクの異なるグループにマップする動作が可能である、請求項２２に記載のデータ処理システム。
  24. 前記複数のメモリセルは、複数の強誘電体メモリセルを含む、請求項２１に記載のデータ処理システム。
  25. 前記複数のメモリセルが破壊読出しモードで動作するように構成され、前記コントローラは、ロウバッファの複数のデータ記憶エレメントにキャッシュされているデータワードを、前記データワードが前記複数のデータ記憶エレメントにキャッシュされた後に、前記データワードが読み出された前記メモリバンクに書き戻す動作が可能である、請求項２４に記載のデータ処理システム。
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