CN113127379B - 用于数据高速缓存的方法和设备 - Google Patents

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Abstract

本申请案涉及用于数据高速缓存的方法和设备。描述用于操作存储器装置的方法、系统及装置。一种方法包含：在执行存储器单元的第一读取后即刻将所述存储器单元的数据高速缓存于行缓冲器的感测放大器处；确定在执行所述存储器单元的所述第一读取之后执行所述存储器单元的至少第二读取；及针对所述存储器单元的至少所述第二读取从所述感测放大器读取所述存储器单元的所述数据。

Description

用于数据高速缓存的方法和设备
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2017年04月25日、申请号为201780026279.2、发明名称为“用于数据高速缓存的方法和设备”的发明专利申请案。
交叉参考
本专利申请案主张于2017年4月25日提出申请的标题为“数据高速缓存(DataCaching)”的第PCT/US2017/029420号PCT申请案的优先权，所述PCT申请案主张Kajigaya于2016年4月27日提出申请的标题为“数据高速缓存(Data Caching)”的第15/140,073号美国专利申请案的优先权，所述PCT申请案及所述美国专利申请案中之每一者指派给其受让人且以全文引用方式清楚地并入本文中。
技术领域
技术领域涉及数据高速缓存。
背景技术
下文一般来说涉及存储器装置，且更具体来说涉及数据高速缓存。
存储器装置广泛地用于将信息存储于例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置中。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两种状态。为存取所存储信息，电子装置可读取或感测存储器装置中的所存储状态。为存储信息，电子装置可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、FeRAM、相变RAM(PCRAM)、自旋转矩RAM(STT-RAM)、电阻式RAM(ReRAM)、磁性RAM(MRAM)、快闪存储器及其它存储器装置。存储器装置可为易失性的或非易失性的。非易失性存储器(例如，快闪存储器)可甚至在不存在外部电源的情况下存储数据达延长时间周期。易失性存储器装置(例如，DRAM)可随着时间而失去其所存储状态，除非其由外部电源周期性地刷新。二进制存储器装置可(举例来说)包含经充电或经放电电容器。经充电电容器可随着时间而通过泄漏电流被放电，从而导致所存储信息的失去。易失性存储器的特定实施例可提供性能优点，例如较快读取或写入速度，同时非易失性存储器的方面(例如在不具有周期性刷新的情况下存储数据的能力)也可为有利的。
在一些情形中，FeRAM可以与DRAM的速度及非易失性性质类似的速度及非易失性性质来操作。然而，在这些情形中，在FeRAM的存储器单元中使用的铁电电容器可由于铁电电容器内的铁电材料的重复极化及反转而感到疲劳，从而导致剩余极化减少。而且，当在相同极化方向上连续地实施写入操作时，存储器单元的磁滞特性的移位(称为“印迹(in-print)”)可导致存储器单元的重写特性的后续降级。与DRAM相比较，FeRAM可因此在其寿命期间支持较少读出及写入操作。
发明内容
描述一种操作存储器装置的方法。在一些实例中，所述方法可包含：在执行存储器单元的第一读取之后即刻将所述存储器单元的数据高速缓存于行缓冲器的感测放大器处；确定在执行所述存储器单元的所述第一读取之后执行所述存储器单元的至少第二读取；及针对所述存储器单元的至少所述第二读取从所述感测放大器读取所述存储器单元的所述数据。
在一些实例中，所述存储器单元包括铁电存储器单元。在一些实例中，所述铁电存储器单元经配置而以破坏性读取模式来操作。在一些实例中，所述方法可包含：在将所述存储器单元的所述数据高速缓存于所述感测放大器处之后将所述存储器单元的所述数据回写到所述存储器单元。在一些实例中，所述方法可包含：在将所述存储器单元的所述数据高速缓存于所述感测放大器处之前闭合隔离栅极，以将所述存储器单元所耦合到的位线耦合到所述感测放大器；及在将所述存储器单元的所述数据回写到所述存储器单元之后断开所述隔离栅极，以将所述位线与所述感测放大器解耦。
在一些实例中，当所述隔离栅极断开时，针对所述存储器单元的至少所述第二读取从所述感测放大器读取所述存储器单元的所述数据。在一些实例中，所述方法可包含：在断开所述隔离栅极之后将所述位线预充电到与所述存储器单元的单元板相同的电压。在一些实例中，所述方法可包含：在将所述存储器单元的所述数据高速缓存于所述感测放大器处之前闭合隔离栅极，以将所述存储器单元所耦合到的位线耦合到所述感测放大器；及在将所述存储器单元的所述数据高速缓存于所述感测放大器处之后断开所述隔离栅极，以将所述位线与所述感测放大器解耦。
在一些实例中，所述方法可包含：将高速缓存于所述感测放大器中的所述存储器单元的所述数据写入到耦合到所述感测放大器的另一存储器单元。在一些实例中，所述存储器单元的所述第二读取包括在所述存储器单元的所述第一读取之后进行的所述存储器单元的下一读取。
描述一种操作存储器子系统的方法。在一些实例中，所述方法可包含：将多核心处理器的过程映射到存储器装置中的不同存储器库群组，其中每一存储器库与行缓冲器相关联；在从所述多个过程中的一个过程接收到与存储器地址相关联的第一存储器读取请求之后即刻对存储器库中的与所述存储器地址相关联的多个存储器单元进行寻址以检索数据字；及在从所述过程接收到与所述存储器地址相关联的至少第二存储器读取请求之后即刻对与所述存储器库相关联的行缓冲器进行寻址以检索所述数据字。
在一些实例中，至少部分地基于将所述多核心处理器的核心映射到所述不同存储器库群组而将所述多核心处理器的所述过程映射到所述不同存储器库群组。在一些实例中，所述第二存储器读取请求包括在所述第一存储器读取请求之后进行的所述多个存储器单元的下一读取请求。
描述一种设备。在一些实例中，所述设备可包含：多个存储器单元；行缓冲器，其包括多个感测放大器，其中所述多个感测放大器包括可操作以暂时高速缓存从所述多个存储器单元读取的最后数据字的多个数据存储元件；及控制器，其可操作以接收与存储器读取请求相关联的存储器地址且从所述多个存储器单元读取与所述存储器地址相关联的数据字，且在接收到与所述存储器地址相关联的下一存储器读取请求之后即刻从所述行缓冲器的所述多个数据存储元件读取所述数据字。
在一些实例中，所述设备可包含：多个隔离栅极；及多个位线，其中每一位线通过对应隔离栅极耦合到所述多个存储器单元的对应子集且耦合到对应感测放大器。在一些实例中，所述控制器可操作以在将从所述多个存储器单元读取的所述最后数据字高速缓存于所述多个数据存储元件中之前闭合所述多个隔离栅极，且在所述高速缓存之后断开所述多个隔离栅极。在一些实例中，所述多个存储器单元包括多个铁电存储器单元。
在一些实例中，所述多个存储器单元经配置而以破坏性读取模式来操作，且其中所述控制器可操作以在将数据字高速缓存于所述多个数据存储元件中之后将高速缓存于所述多个数据存储元件中的所述数据字回写到所述多个存储器单元。在一些实例中，从同一组存储器单元读取所述数据字且将所述数据字回写到同一组存储器单元。在一些实例中，从第一组存储器单元读取所述数据字且将所述数据字回写到第二组存储器单元。在一些实例中，所述设备可包含：至少一个预充电电路，其可操作以将所述多个位线预充电到与所述多个存储器单元的单元板电压相同的电压。
描述一种数据处理系统。在一些实例中，所述数据处理系统可包含：数据处理器；主存储器；及存储器控制器，其经配置以在所述主存储器与所述数据处理器之间传送数据，其中所述主存储器包括：多个存储器单元，其布置于多个存储器库中；每存储器库的行缓冲器，其包括多个感测放大器，其中存储器库的所述多个感测放大器包括可操作以暂时高速缓存从所述存储器库读取的最后数据字的多个数据存储元件；及控制器，其可操作以从所述存储器控制器接收与存储器读取请求相关联的存储器地址，所述控制器进一步可操作以从存储器库读取与所述存储器地址相关联的数据字，且在接收到与所述存储器地址相关联的下一存储器读取请求之后即刻从与所述存储器库相关联的所述行缓冲器的所述多个数据存储元件读取所述数据字。
在一些实例中，所述数据处理器包括多核心处理器，且其中所述多核心处理器可操作以将所述多核心处理器的过程映射到所述主存储器中的不同存储器库群组。在一些实例中，所述多核心处理器可操作以至少部分地基于将所述多核心处理器的核心映射到所述不同存储器库群组而将所述多核心处理器的所述过程映射到所述不同存储器库群组。在一些实例中，所述多个存储器单元包括多个铁电存储器单元。
附图说明
参考以下各图描述本发明的实施例：
图1图解说明根据本发明的各种实施例的实例性存储器装置；
图2图解说明根据本发明的各种实施例的存储器装置(例如存储器装置100)的存储器块及存储器区的实例性架构；
图3图解说明根据本发明的各种实施例的存储器块的存储器区(例如存储器块100-a的存储器区205-a)的实例性架构；
图4图解说明根据本发明的各种实施例的存储器块的存储器区(例如存储器块100-a的存储器区205-a)的实例性架构；
图5图解说明根据本发明的各种实施例的包含多个存储器库(例如参考图1到4所描述的存储器装置、存储器块或存储器区的多个存储器库)的设备；
图6图解说明根据本发明的各种实施例的实例性铁电存储器单元；
图7图解说明根据本发明的各种实施例的感测放大器及位线预充电电路的实例性电路图；
图8图解说明根据本发明的各种实施例的感测锁存器(例如，感测电路)衬底控制电路的实例性电路图；
图9图解说明根据本发明的各种实施例的实例性波形，所述实例性波形可施加到各种端子，或可在发布加载命令且将逻辑一或高电平逻辑值从存储器单元加载到感测放大器后即刻出现在各种节点上；
图10图解说明根据本发明的各种实施例的实例性波形，所述实例性波形可施加到各种端子，或可在发布加载命令且将逻辑零或低电平逻辑值从存储器单元加载到感测放大器后即刻出现在各种节点上；
图11图解说明根据本发明的各种实施例的实例性波形，所述实例性波形可施加到各种端子，或可在发布存储命令且将存储于感测放大器处的逻辑一或高电平逻辑值存储到存储器单元后即刻出现在各种节点上；
图12图解说明根据本发明的各种实施例的实例性波形，所述实例性波形可施加到各种端子，或可在发布存储命令且将存储于感测放大器处的逻辑零或低电平逻辑值存储到存储器单元后即刻出现在各种节点上；
图13图解说明根据本发明的各种实施例的实例性操作序列，其中将数据字从多个存储器单元加载到行缓冲器，且接着从所述行缓冲器而非所述存储器单元读取所述数据字；
图14图解说明根据本发明的各种实施例的实例性操作序列，其中将数据字从多个存储器单元加载到行缓冲器，或写入到所述行缓冲器，且接着从所述行缓冲器而非所述存储器单元读取所述数据字；
图15展示根据本发明的各种实施例的包含主存储器子系统的系统的图式；
图16图解说明根据本发明的各种实施例的实例性波形，所述实例性波形可施加到各种端子，或可在发布加载命令且将逻辑一或高电平逻辑值从存储器单元加载到感测放大器后即刻出现在各种节点上；
图17图解说明根据本发明的各种实施例的实例性操作序列，其中将数据字从第一多个存储器单元加载到行缓冲器，且接着将所述数据字存储于第二多个存储器单元中；
图18展示图解说明根据本发明的各种实施例的操作存储器装置或系统的方法的流程图；及
图19展示图解说明根据本发明的各种实施例的操作存储器装置或系统的方法的流程图。
具体实施方式
所揭示技术涉及具有多个存储器单元(例如，铁电存储器单元，例如Fe-RAM或混合式RAM(HRAM)单元)的存储器装置。铁电存储器单元具有信息存储电容器，所述信息存储电容器具有铁电膜。随着时间的过去，所述铁电膜可劣化，且所述铁电存储器单元的性能可降级。在本文中所描述的技术的一个实施例中，可在执行存储器单元的第一读取之后即刻将所述存储器单元的数据高速缓存于行缓冲器的感测放大器处。在确定执行在所述存储器单元的所述第一读取之后进行的所述存储器单元的至少第二读取之后，即刻可从所述感测放大器而非所述存储器单元读取所述存储器单元的所述数据。以此方式，可执行所述存储器单元的较少直接读取，且可延长所述存储器单元的寿命。还可通过将数据高速缓存于感测放大器中而减少电力消耗。通过将存储器装置的多个库的数据高速缓存于相应行缓冲器中，所述存储器装置可操作为一种多页高速缓冲存储器。当将新数据存储到存储器单元时，可将所述新数据写入到感测放大器，且接着写入到存储器单元。随后，可在不必须将所述新数据从所述存储器单元加载到所述感测放大器的情况下从所述感测放大器读取所述新数据(即，因为所述新数据已经高速缓存于所述感测放大器中)。此外，减少所述存储器单元的直接读取次数，可延长所述存储器单元的寿命，且可减少电力消耗。还可改进命令总线效率，因为不需要在从所述存储器单元读取所述新数据之前发布加载命令。
在本文中所描述的技术的另一实施例中，可将多核心处理器的过程映射到存储器装置中的不同存储器库群组，其中每一存储器库与行缓冲器相关联。接着可对存储器库中的与存储器地址相关联的多个存储器单元进行寻址，以检索数据字。可在从所述多个过程中的一个过程接收到与所述存储器地址相关联的第一存储器读取请求之后即刻对所述多个存储器单元进行寻址。在从所述过程接收到与所述存储器地址相关联的第二存储器读取请求之后，即刻可对与所述存储器库相关联的所述行缓冲器进行寻址以检索所述数据字。所述将过程映射到不同存储器库群组可趋向于增加所述存储器装置的行缓冲器内的命中率，此可减少存储器单元的直接读取次数，增加所述存储器单元的寿命，且减少存储器装置的电力消耗。
下文在存储器装置的上下文中进一步描述上文所介绍的本发明的实施例。接着描述混合式存储器的具体实例。本发明的这些及其它实施例参考与混合式存储器的配置、操作及使用有关的设备图式、系统图式及流程图来进一步图解说明且描述。
图1图解说明根据本发明的各种实施例的实例性存储器装置100。存储器装置100可包含布置于多个存储器块(例如，包含第一存储器块105-a、第二存储器块105-b及第八存储器块105-h的八个存储器块)中的多个存储器单元。可通过包含列地址、行地址及库地址的地址对所述存储器单元进行寻址。所述列地址可由列地址缓冲器110接收且施加到列解码器115及并行/串行转换电路145。所述行地址可由行地址缓冲器120接收且施加到库控制电路135，库控制电路135又可将所述行地址提供到行解码器125。所述库地址可由库地址缓冲器130接收且施加到库控制电路135。
从所述存储器单元的子集读取的数据可在读取/写入(RW)放大器140处被放大，由并行/串行转换电路145转换成串行数据流，且暂时存储于数据输入/输出缓冲器150中。写入到所述存储器单元的子集的数据可暂时存储于数据输入/输出缓冲器150中，由并行/串行转换电路145转换成并行数据流，且在写入到所述存储器单元的所述子集之前在RW放大器140处被放大。
读取命令或写入命令可由命令解码器155接收且解码。经解码命令可从命令解码器155被提供到芯片控制电路160，且模式信号可从模式电路165被提供到芯片控制电路160。芯片控制电路160可提供信号以控制列地址缓冲器110、行地址缓冲器120、库地址缓冲器130、库控制电路135、RW放大器140及并行/串行转换电路145。时钟产生电路170可将一或多个时钟信号提供到并行/串行转换电路145、数据输入/输出缓冲器150、命令解码器155及芯片控制电路160。
存储器控制器可通过存储器装置100的各种组件控制存储器装置100中的存储器单元的操作。举例来说，存储器控制器可产生列、行及库地址信号以便激活存储器块105的所要字线及数字线，以存取存储器块105的存储器单元。所述存储器控制器还可产生且控制在存储器装置100的操作期间使用的各种电压电势。一般来说，本文中所论述的所施加电压的振幅、形状或持续时间可经调整或变化且对于在操作存储器装置100中所论述的各种操作可为不同的。
图2图解说明根据本发明的各种实施例的存储器装置(例如存储器装置100)的存储器块105及存储器区205的实例性架构200。每一块105及每一存储器区205可包含多个存储器单元。在一些实例中，块105可包含八个块(例如，第一存储器块105-a、第二存储器块105-b、第三存储器块105-c、第四存储器块105-d、第五存储器块105-e、第六存储器块105-f、第七存储器块105-g及第八存储器块105-h)。
图2中所展示的存储器块105中的每一者可细分成多个存储器区205，举例来说，第一存储器块105-a可细分成第一存储器区205-a、第二存储器区205-b、第三存储器区205-c及第四存储器区205-d。在一些实例中，每一存储器块105可覆盖存储器芯片的矩形区，其中列解码器115-a沿着每一存储器块105的第一维度(例如，水平维度)来实施，且行解码器125-a沿着每一存储器块的第二维度(例如，沿着垂直维度)来实施。
图3图解说明根据本发明的各种实施例的存储器块的存储器区(例如存储器块105-a的存储器区205-a)的实例性架构300。存储器区205-a可包含多个存储器库305(例如，包含第一存储器库305-a、第二存储器库305-b、第三存储器库305-c、第十四存储器库305-n、第十五存储器库305-O及第十六存储器库305-p的十六个存储器库)。
如图3中所展示，可由列解码器310、多个每存储器库行解码器315(例如，第一行解码器315-a、第二行解码器315-b、第三行解码器315-c、第十四行解码器315-n、第十五行解码器315-o及第十六行解码器315-p)及多个每存储器库库控制电路320(例如，第一库控制电路320-a、第二库控制电路320-b、第三库控制电路320-c、第十四库控制电路320-n、第十五库控制电路320-o及第十六库控制电路320-p)对存储器库305内的存储器单元进行寻址。在一些实例中，列地址可被提供到所述列解码器，且库地址、行地址及加载命令或存储命令可被提供到每一库控制电路320。每一库控制电路320可将所述行地址锁存于相关联地址锁存器325(例如，第一地址锁存器325-a、第二地址锁存器325-b、第三地址锁存器325-c、第十四地址锁存器325-n、第十五地址锁存器325-o或第十六地址锁存器325-p)中且将所述行地址传递到对应行解码器315。
在于加载命令期间对存储器库305进行寻址后，与存储器库305相关联的行缓冲器330中的多个感测放大器(例如，与第一存储器库305-a相关联的行缓冲器330-a/330-b中的多个感测放大器)即刻可从多个存储器单元接收数据，放大所述数据，且将用于读出的所述数据锁存于IO线335上。在于存储命令期间对存储器库305进行寻址后，IO线335上的数据即刻可由行缓冲器330中的感测放大器放大且存储于多个存储器单元中。
每一库控制电路320可将若干个控制信号提供到行缓冲器330的感测放大器。在一些实例中，所述控制信号可包含库选择(BS)信号、板电压(PL)、隔离栅极控制信号(TG)、位线预充电信号(PCB)、感测放大器预充电信号(PCS)、参考电压施加信号(REF)或感测电路激活信号(CS)。参考图9到14、16及17描述在将数据加载或存储于存储器库内时这些信号的实例性使用。
图4图解说明根据本发明的各种实施例的存储器块的存储器区(例如存储器块105-a的存储器区205-a)的实例性架构400。存储器区205-a可包含多个存储器子库405(例如，包含第一存储器子库405-a、第二存储器子库405-b、第三存储器子库405-c、第十四存储器子库405-n、第十五存储器子库405-O及第十六存储器子库405-p的十六个存储器子库)。
如图4中所展示，可由列解码器410、多个每存储器库行解码器415(例如，第一行解码器415-a、第二行解码器415-b、第三行解码器415-c、第十四行解码器415-n、第十五行解码器415-o及第十六行解码器415-p)及库控制电路420对存储器子库405内的存储器单元进行寻址。在一些实例中，列地址可被提供到列解码器410，且库地址、行地址及加载命令或存储命令可被提供到库控制电路420。库控制电路420可将所述行地址锁存于每存储器子库地址锁存器425的一者(例如，第一地址锁存器425-a、第二地址锁存器425-b、第三地址锁存器425-c、第十四地址锁存器425-n、第十五地址锁存器425-o或第十六地址锁存器425-p)中且将所述行地址传递到对应行解码器415。
基于在加载命令期间对存储器子库405进行寻址，与存储器子库405相关联的行缓冲器430中的多个感测放大器(例如，与第一存储器子库405-a相关联的行缓冲器430-a/430-b中的多个感测放大器)可从多个存储器单元接收数据，放大所述数据，且将用于读出的所述数据锁存于IO线435上。基于在存储命令期间对存储器子库405进行寻址，IO线435上的数据可由行缓冲器430中的感测放大器放大且存储于多个存储器单元中。
库控制电路420可将若干个控制信号提供到行缓冲器430的感测放大器。在一些实例中，所述控制信号可包含库选择(BS)信号、板电压(PL)、隔离栅极控制信号(TG)、位线预充电信号(PCB)、感测放大器预充电信号(PCS)、参考电压施加信号(REF)或感测电路激活信号(CS)。参考图9到14、16及17描述在将数据加载或存储于存储器库内时这些信号的实例性使用，且所述实例性使用可以类似方式应用于将数据加载或存储于存储器子库内。
参考图3所描述的每存储器库库控制电路320可用于提供对存储器库305的独立交错存取，但可占用比参考图4所描述的共享库控制电路420多的芯片面积。然而，通过将子库地址连同库地址一起提供到共享库控制电路420，与所有存储器子库相关联的所有行缓冲器的读取及写入是可能的。一些存储器子库405的加载及存储过程与其它存储器子库405的读取及写入过程可为交错的。然而，在同一区中的一些存储器子库405的加载及/或存储过程的情形中，存储器子库交错可并非可用的。
图5图解说明根据本发明的各种实施例的包含参考图1到4所描述的多个存储器库305(例如存储器装置100的多个存储器库)、存储器块105或存储器区205的设备500。在一些实例中，设备500可包含第一存储器库305-a、第二存储器库305-b及第三存储器库305-c。设备500可替代地包含更多或更少存储器库305。
存储器库305中的每一者可包含可编程以存储不同状态的多个存储器单元505。举例来说，每一存储器单元505可为可编程的以存储表示为逻辑0及逻辑1的两个状态。在一些情形中，存储器单元505可经配置以存储多于两种逻辑状态。存储器单元505可包含电容器以存储表示可编程状态的电荷；举例来说，经充电及未经充电电容器可表示两种逻辑状态。DRAM架构通常可使用此设计，且所采用的电容器可包含具有线性电极化性质的电介质材料。通过比较，铁电存储器单元可包含具有铁电物质作为电介质材料的电容器。铁电材料具有非线性极化性质。
可通过激活或选择适当字线(WL)及位线(BL)而对存储器单元505执行例如读取及写入的操作。在一些情形中，位线可被称为数字线。激活或选择字线或位线可包含将电压电势施加到相应线。字线及位线可由导电材料制成。在一些实例中，所述字线及位线可由金属(例如，铜、铝、金、钨等)制成。存储器单元505的每一行可连接到单个字线(例如，连接到WLm1、WLm2、WLmj-1或WLmj，其中m为存储器库指示符且j为对存储器库305进行寻址的字线的数目)，且存储器单元505的每一列可连接到单个位线(例如，连接到BLm1、BLm2、BLm3、BLm4、BLmk-1或BLmk，其中k为对存储器库进行寻址的位线数目)。字线与位线的交叉点可被称为存储器单元的地址。通过激活与存储器库305相关联的一个字线及所有位线，可将数据字读取到包含多个感测放大器510(例如，包含感测放大器SAm1 510-a、SAm2 510-b、SAm3510-c、SAm4 510-d、SAmk-1 510-e及SAmk 510-f)的行缓冲器中。
在一些架构中，存储器单元505的逻辑存储装置(例如，电容器)可通过选择装置与位线电隔离。字线可连接到所述选择装置且可控制所述选择装置。举例来说，所述选择装置可为晶体管且所述字线可连接到所述晶体管的栅极。激活所述字线可产生存储器单元505的电容器与其对应位线之间的电连接。出于对存储器单元505进行读取或写入的目的，在激活与存储器单元505相关联的字线后即刻可使得能够存取与存储器单元505相关联的位线。
基于在读取操作期间存取存储器单元505，存储于存储器单元505中的逻辑值可由与所述存储器单元的位线相关联的感测放大器510感测。举例来说，感测放大器510可将相关位线的逻辑值(例如，电压)与参考信号(例如，参考电压，未展示)进行比较以便确定存储器单元505的所存储状态或逻辑值。举例来说，当位线具有比参考电压高的电压时，感测放大器510可确定存储器单元505中的所存储状态为逻辑一或高电平逻辑值，且当位线具有比参考电压低的电压时，感测放大器510可确定存储器单元505中的所存储状态为逻辑零或低电平逻辑值。感测放大器510可包含各种晶体管或放大器以便检测且放大电压差，此可被称为锁存。接着可在IO线上输出存储器单元505的所检测逻辑状态。
可通过类似地激活存储器单元505的相关字线及数字线而对存储器单元505进行设定或写入。如上文所论述，激活字线会将存储器单元505的对应行电连接到其相应位线。通过控制存储器单元505的相关位线同时激活与存储器单元505相关联的字线，可对存储器单元505进行写入—即，逻辑值可存储于存储器单元505中。在具有铁电电容器的存储器单元的情形中，可通过跨越所述铁电电容器施加电压而对存储器单元505进行写入。
在一些存储器架构中，存取存储器单元505可使所存储逻辑状态降级或破坏所存储逻辑状态，且可执行重写或刷新操作以将原始逻辑状态传回到存储器单元505。在DRAM中，举例来说，电容器可在感测操作期间被部分地或完全地放电，从而毁坏所存储逻辑状态。因此可在感测操作之后重写所存储逻辑状态。另外，激活单个字线可导致行中的所有存储器单元的放电；且因此，可需要对行中的所有存储器单元505进行重写。
包含DRAM架构的一些存储器架构可随着时间而失去其所存储状态，除非其由外部电源周期性地刷新。举例来说，经充电电容器可随着时间而通过泄漏电流被放电，从而导致所存储信息的失去。这些所谓的易失性存储器装置的刷新速率对于DRAM来说可为相对高的(例如，每秒数十次刷新操作)，此可导致显著电力消耗。随着存储器阵列愈来愈大，经增加电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料极限等)，尤其对于依赖于有限电源(例如电池)的移动装置。
第二存储器库305-b的每一位线可选择性地耦合到行缓冲器中的相应感测放大器的输入端子。举例来说，多个隔离栅极515(例如，nMOS晶体管)中的每一者可使源极端子及漏极端子分别耦合到第二存储器库305-b的位线(例如，BLm1、BLm2、BLm3、BLm4、BLmk-1或BLmk)及感测放大器(例如，感测放大器SAm1 510-a、SAm2510-b、SAm3 510-c、SAm4 510-d、SAmk-1 510-e或SAmk 510-f)中的对应一者。施加到隔离栅极515的栅极端子的区域控制信号(TGm)可操作隔离栅极515以断开隔离栅极515且将第二存储器库305-b的位线与感测放大器510解耦，或闭合隔离栅极515且将第二存储器库305-b的位线耦合到感测放大器510。当闭合隔离栅极515时，可从与经激活字线相关联的存储器单元505行读取数据字或将所述数据字写入到存储器单元505行。
位线中的每一者可与位线预充电电路520相关联。在存储器单元505行的读取期间，位线预充电电路520可在隔离栅极515断开时将位线预充电到低电平。接着可激活字线，且可闭合隔离栅极515以将位线耦合到感测放大器510且将存储于与经激活字线相关联的存储器单元505中的数据字读取到位线上。感测放大器510可接着将位线的电压与参考电压进行比较以确定存储器单元505的所存储状态。存储器单元505的所存储状态可存储(例如，锁存)于感测放大器510处。当第二存储器库305-b的下一存取相关联于与最接近先前存取相同的字线时，可从感测放大器510而非存储器单元505读取存储于存储器单元中的数据。存取存储于感测放大器510中的数据可节省存储器单元的一或多个额外存取。当从感测放大器510而非存储器单元505读取存储于存储器单元505的子集中的数据时，存储器单元505不需要耦合到感测放大器510且隔离栅极515可保持断开。而且，位线可被预充电到与存储器单元505的板电压(PLm)相同的电压电平。当板电压及位线两者保持在相同电压(例如，低电压电平，例如VSS)时，与存储器单元505相关联的泄漏电流得以最小化，且可延长存储器单元505的寿命。
图6图解说明根据本发明的各种实施例的实例性铁电存储器单元600。铁电存储器单元600可包含选择装置及逻辑存储组件。所述选择装置可包含具有源极端子605、漏极端子610及栅极端子645的晶体管。所述逻辑存储组件可包含电容器620，电容器620包含两个导电电极、单元板电极(PLT)及存储节点电极(SN)。电容器620的电极可由绝缘铁电材料分开。如上文所描述，可通过将电容器620充电或放电而存储各种状态。
在一些实例中，源极端子605及漏极端子610可为形成于p型硅衬底625中的n型杂质层(或阱)。源极端子605及漏极端子610可通过元件分开绝缘膜630及635与其它有源区域绝缘。栅极电介质膜640可形成于源极端子605、衬底625及漏极端子610的一部分上。栅极端子645可形成于栅极电介质膜640上。
源极端子605可通过第一金属线及/或导电导通体(例如，在存储节点(VSN)处)耦合到电容器620的存储节点电极(SN)。电容器620的单元板电极(PLT)可通过第二金属线及/或导电导通体耦合到单元板节点(PL)。漏极端子610可通过第三金属线及/或导电导通体耦合到位线(BL)650。栅极端子645可通过第四金属线及/或导电导通体耦合到字线(WL)655。
在操作中，高电压电平(例如，VPP)可施加到字线(WL)655以激活选择装置且感应存储节点(VSN)与位线(BL)650之间的电流。相反地，低电压电平(例如，VKK)可施加到字线(WL)655以将选择装置撤销激活且阻碍存储节点(VSN)与位线(BL)650之间的电流。当字线(WL)655处于低电压电平时，单元板节点(PL)、位线(BL)650及衬底625的电压(例如，Psub电压)可保持在低电压电平(例如，VSS)以减少选择装置中的泄漏电流。在从耦合到位线(BL)650的感测放大器而非存储器单元600读取存储于存储器单元600中的数据时可维持其中字线(WL)655保持在低电压电平且单元板节点(PL)、位线(BL)650及衬底625的电压保持在低电压电平(例如，VSS)的此状态。换句话说，当存储于存储器单元600中的数据加载到感测放大器中时或当将新数据写入到存储器单元600中时，字线(WL)655的电压电平可保持在低电压电平(例如，VKK)，且可允许位线(BL)650上的电压由于穿过选择装置的电流而波动。
图7图解说明根据本发明的各种实施例的感测放大器705及位线预充电电路710的实例性电路图700。在一些实例中，感测放大器705可为参考图5所描述的感测放大器510中的一者的实例性实施例。在一些实例中，感测放大器705可包含将节点BLSm及/BLSm上的电压进行比较的感测电路，其中/BLSm为相对于BLSm的互补(或差分)节点，且其中BLSm及其它信号中的符号“m”指示针对存储器库“m”而产生信号。感测电路可锁存感测电压。通过实例方式，感测电路可包含一组四个晶体管，包含两个pMOS晶体管715-a、715-b及两个nMOS晶体管720-a、720-b。感测放大器705还可包含用于分别将BLSm及/BLSm节点耦合到I/O寄存器的节点IO及/IO的第一对晶体管(例如，nMOS晶体管725-a及730-a)及第二对晶体管(例如，nMOS晶体管725-b及730-b)。每一对晶体管的源极端子及漏极端子可串联耦合于节点BLSm或/BLSm中的一者与I/O寄存器节点IO或/IO中的一者之间。每一对中的一个晶体管的栅极端子(例如，晶体管725-a及725-b的栅极端子)可由库选择信号BSm驱动，且每一对中的另一晶体管的栅极端子(例如，晶体管730-a及730-b的栅极端子)可由列选择信号YS驱动。
感测放大器705可包含可操作以在加载(在感测放大器705中)存储于连接到位线BLm的存储器单元中的数据之前将节点BLSm及/BLSm偏置到第一电压(例如，VSS)的感测放大器预充电电路。所述感测放大器预充电电路可包含通过源极端子及漏极端子耦合在低电压电势(例如，VSS或接地)与节点BLSm或/BLSm之间且使栅极端子由感测放大器预充电(PCSm)信号驱动的一对晶体管735-a、735-b。通过源极端子及漏极端子耦合在节点BLSm与/BLSm之间的第三晶体管740也可使栅极端子由PCSm信号驱动。
感测放大器705还可包含可操作以将节点/BLSm偏置到参考电压(Vref)的偏置电路。可在将节点BLSm及/BLSm预充电到低电压电势之后且在加载(在感测放大器705中)存储于连接到位线BLm的存储器单元中的数据之前将节点/BLSm偏置到参考电压。所述偏置电路可包含通过源极端子及漏极端子耦合在节点/BLSm与维持在参考电压(Vref)电势的节点之间的晶体管745。晶体管745的栅极端子可由REFm信号驱动。
位线预充电电路710可包含通过源极端子及漏极端子耦合在位线BLm与低电压电势(例如，VSS或接地)之间的晶体管750。晶体管750的栅极端子可由位线预充电(PCBm)信号驱动。PCBm信号可经断言以在不经由位线BLm将数据从存储器单元加载到感测放大器705时将位线BLm拉到低电平(例如，VSS)。
位线BLm可通过隔离栅极515-a耦合到感测放大器705。隔离栅极515-a可包含通过源极端子及漏极端子耦合在位线BLm与节点BLSm之间的晶体管。晶体管的栅极端子可由区域控制信号TGm驱动，如参考图5所描述。
图8图解说明根据本发明的各种实施例的感测锁存器(例如，感测电路)衬底控制电路800的实例性电路图。感测锁存器衬底控制电路800可用于将第一组衬底电压(例如，VDD及VSS)或第二组衬底电压(例如，VDL及VSH)提供到例如参考图7所描述的感测电路的感测电路。所述第一组衬底电压可包含第一pMOS衬底电压VDD及第一nMOS衬底电压VSS。所述第二组衬底电压可包含第二pMOS衬底电压VDL及第二nMOS衬底电压VSH。所述第一pMOS衬底电压(VDD)可高于所述第二pMOS衬底电压(VDL)，且所述第一nMOS衬底电压(VSS)可低于所述第二nMOS衬底电压(VSH)。电压选择电路835可配置感测锁存器衬底控制电路800以输出pMOS衬底电压(在节点NWm处)及nMOS衬底电压(在节点PWm处)。节点NWm及PWm处的电压可用于使用所述第一组衬底电压或所述第二组衬底电压配置感测放大器的感测电路(例如，参考图7所描述的感测放大器705的感测电路)。所述第一组衬底电压可在其它时间为感测电路提供较高阈值电压，借此减少包含感测放大器的行缓冲器的泄漏电流。所述第二组衬底电压可在将存储于存储器单元中的数据加载到感测放大器中时、在将存储于感测放大器中的数据存储于存储器单元中时、在从感测放大器读取数据时或在将数据写入到感测放大器时为感测电路提供较低阈值电压(Vt)。
在一些实例中，感测锁存器衬底控制电路800可包含第一pMOS晶体管805、第二pMOS晶体管810、第一nMOS晶体管815及第二nMOS晶体管820。第一pMOS晶体管805可通过源极端子及漏极端子耦合在节点NWm与维持在第一pMOS衬底电压VDD的节点之间。在一些实例中，节点NWm可将pMOS衬底电压提供到参考图7所描述的感测放大器705的感测电路。第二pMOS晶体管810可通过源极端子及漏极端子耦合在节点NWm与第二pMOS衬底电压VDL之间。第一nMOS晶体管815可通过源极端子及漏极端子耦合在节点PWm与维持在第一nMOS衬底电压VSS的节点之间。在一些实例中，节点PWm可将nMOS衬底电压提供到参考图7所描述的感测放大器705的感测电路。第二nMOS晶体管820可通过源极端子及漏极端子耦合在节点PWm与第二nMOS衬底电压VSH之间。
电压选择电路835可包含具有感测放大器启用(SEm)信号及库选择(BSm)信号作为输入的非或门830。非或门830的输出可提供电压选择电路835的非反相输出840。电压选择电路835的非反相输出840可由反相器845接收。反相器845的输出可提供电压选择电路835的经反相输出850。第二pMOS晶体管810及第一nMOS晶体管815的栅极端子可耦合到非反相输出840，且第一pMOS晶体管805及第二nMOS晶体管820的栅极端子可耦合到经反相输出850。
在操作中，SEm信号(在加载或存储操作期间)或BSm信号(在读取或写入操作期间)的断言致使电压选择电路835的非反相输出840被拉到低电平，从而致使电压选择电路835的经反相输出850被拉到高电平，致使第二pMOS晶体管810导电且将节点NWm拉到VDL，并且致使第二nMOS晶体管820导电且将节点PWm拉到VSH。在不存在SEm信号及BSm信号经断言的情况下，电压选择电路835的非反相输出840被拉到高电平，从而致使电压选择电路835的经反相输出850被拉到低电平，致使第一pMOS晶体管805导电且将节点NWm拉到VDD，并且致使第一nMOS晶体管815导电且将节点PWm拉到VSS。
图9图解说明根据本发明的各种实施例的实例性波形900，实例性波形900可施加到各种端子，或可在发布加载命令且将逻辑一或高电平逻辑值从存储器单元加载到感测放大器后即刻出现在各种节点上。通过实例方式，假定所述感测放大器在加载高电平逻辑值之前存储低电平逻辑值。通过额外实例的方式，所述存储器单元可为参考图5或6所描述的存储器单元505或600中的一者，且所述感测放大器可为参考图5所描述的感测放大器中的一者。
在感测放大器预充电周期905期间，PCS信号可从低电平(VSS)切换到高电平(VDD)，且CS信号可从高电平(VDD)切换到低电平(VSS)。将PCS信号切换到高电平达成包含将/BLS节点拉到低电平(VSS)且使BLS节点保持在低电平(VSS)的一对下拉晶体管的感测放大器预充电电路。而且在感测放大器预充电周期期间，先前经断言字线(WL’)可从高电平(VPP)切换到低电平(VKK)。在切换先前经断言字线之后，PCS信号可从高电平(VDD)切换到低电平(VSS)，借此停用感测放大器预充电电路，且PCB信号可从高电平(VDD)切换到低电平(VSS)，借此停用位线预充电电路。
在继感测放大器预充电周期905之后的单元选择与读出周期910期间，TG信号可从低电平(VSS)切换到高电平(VPP)以闭合隔离栅极且将位线(BL)耦合到BLS节点。基本上与闭合隔离栅极并行地，REF信号可从低电平(VSS)切换到高电平(VDD)以驱动将参考电压(Vref)施加到/BLS节点的晶体管的栅极。接着可断言字线(WL)(从低电平(VKK)转变到高电平(VPP))以选择存储数据字的一组存储器单元且将所存储逻辑值读取到位线(BL)及BLS节点上。通过实例方式，图9展示逻辑值为逻辑一或高电平逻辑值。基本上与断言字线(WL)并行地，所述组存储器单元的单元板电压(PL)可从低电平(VSS)切换到高电平(VDD)，且REF信号可从高电平(VDD)切换到低电平(VSS)。提高单元板电压可致使所存储逻辑值从存储器单元被读取。在将所存储逻辑值读取到位线及BLS节点上之后，TG信号可从高电平(VPP)切换到低电平(VSS)以断开隔离栅极且将位线(BL)与BLS节点解耦。
在继单元选择与读出周期910之后的感测放大周期915期间，CS信号可从低电平(VSS)切换到高电平(VDD)，从而致使感测放大器放大读取到BLS节点上的逻辑值与施加到/BLS节点的参考信号(Vref)之间的差。所述放大将BLS节点驱动到高电平(VDD)且将/BLS节点驱动到低电平(VSS)。继放大读取到BLS节点上的逻辑值之后，TG信号可从低电平(VSS)切换到高电平(VPP)，从而在继感测放大周期915之后的重写周期920中再次闭合隔离栅极。
在重写周期920期间，BLS节点上的经放大逻辑电平(即，逻辑一)往回传送到位线(BL)。单元板电压(PL)接着可从高电平(VDD)切换到低电平(VSS)以将逻辑一或高电平逻辑值重写到存储器单元。
在继重写周期920之后的位线预充电周期925期间，TG信号可从高电平(VPP)切换到低电平(VSS)，从而再次断开隔离栅极。而且，PCB信号可从低电平(VSS)切换到高电平(VDD)，从而致使位线(BL)从高电平(VDD)转变到低电平(VSS)。在将位线预充电之后，板电压及位线电压两者可保持在相同电压(例如，低电压电平，例如VSS)，借此缓解与存储器单元相关联的泄漏电流且延长存储器单元的寿命。
波形900假定存储器单元经配置而以破坏性读取模式来操作。如果存储器单元未经配置而以破坏性读取模式来操作，那么不需要在重写周期920期间将数据往回传送到存储器单元。
图10图解说明根据本发明的各种实施例的实例性波形1000，实例性波形1000可施加到各种端子，或可在发布加载命令且将逻辑零或低电平逻辑值从存储器单元加载到感测放大器后即刻出现在各种节点上。通过实例方式，假定感测放大器在加载低电平逻辑值之前存储高电平逻辑值。通过额外实例的方式，所述存储器单元可为参考图5或6所描述的存储器单元505或600中的一者，且所述感测放大器可为参考图5所描述的感测放大器中的一者。
在感测放大器预充电周期1005期间，PCS信号可从低电平(VSS)切换到高电平(VDD)，且CS信号可从高电平(VDD)切换到低电平(VSS)。将PCS信号切换到高电平达成包含将/BLS节点拉到低电平(VSS)且使BLS节点保持在低电平(VSS)的一对下拉晶体管的感测放大器预充电电路。而且在感测放大器预充电周期期间，先前经断言字线(WL’)可从高电平(VPP)切换到低电平(VKK)。在切换先前经断言字线之后，PCS信号可从高电平(VDD)切换到低电平(VSS)，借此停用感测放大器预充电电路，且PCB信号可从高电平(VDD)切换到低电平(VSS)，借此停用位线预充电电路。
在继感测放大器预充电周期1005之后的单元选择与读出周期1010期间，TG信号可从低电平(VSS)切换到高电平(VPP)以闭合隔离栅极且将位线(BL)耦合到BLS节点。基本上与闭合隔离栅极并行地，REF信号可从低电平(VSS)切换到高电平(VDD)以驱动将参考电压(Vref)施加到/BLS节点的晶体管的栅极。接着可断言字线(WL)(从低电平(VKK)转变到高电平(VPP))以选择存储数据字的一组存储器单元且将所存储逻辑值读取到位线(BL)及BLS节点上。通过实例方式，图10展示逻辑值为逻辑零或低电平逻辑值。基本上与断言字线(WL)并行地，所述组存储器单元的单元板电压(PL)可从低电平(VSS)切换到高电平(VDD)，且REF信号可从高电平(VDD)切换到低电平(VSS)。提高单元板电压可致使所存储逻辑值从存储器单元被读取。在将所存储逻辑值读取到位线及BLS节点上之后，TG信号可从高电平(VPP)切换到低电平(VSS)以断开隔离栅极且将位线(BL)与BLS节点解耦。
在继单元选择与读出周期1010之后的感测放大周期1015期间，CS信号可从低电平(VSS)切换到高电平(VDD)，从而致使感测放大器放大读取到BLS节点上的逻辑值与施加到/BLS节点的参考信号(Vref)之间的差。所述放大将BLS节点驱动到低电平(VSS)且将/BLS节点驱动到高电平(VDD)。继放大读取到BLS节点上的逻辑值之后，TG信号可从低电平(VSS)切换到高电平(VPP)，从而在继感测放大周期1015之后的重写周期1020中再次闭合隔离栅极。
在重写周期1020期间，BLS节点上的经放大逻辑电平(即，逻辑零)往回传送到位线(BL)且逻辑零或低电平逻辑值被重写到存储器单元。单元板电压(PL)接着可从高电平(VDD)切换到低电平(VSS)。
在继重写周期1020之后的位线预充电周期1025期间，TG信号可从高电平(VPP)切换到低电平(VSS)，从而再次断开隔离栅极。而且，PCB信号可从低电平(VSS)切换到高电平(VDD)，借此重新启用位线预充电电路。在将位线预充电之后，板电压及位线电压两者可保持在相同电压(例如，低电压电平，例如VSS)，借此缓解与存储器单元相关联的泄漏电流且延长存储器单元的寿命。
波形1000假定存储器单元经配置而以破坏性读取模式来操作。如果存储器单元未经配置而以破坏性读取模式来操作，那么不需要在重写周期1020期间将数据往回传送到存储器单元。
图11图解说明根据本发明的各种实施例的实例性波形1100，实例性波形1100可施加到各种端子，或可在发布存储命令且将存储于感测放大器处的逻辑一或高电平逻辑值存储到存储器单元后即刻出现在各种节点上。通过实例方式，所述存储器单元可为参考图5或6所描述的存储器单元505或600中的一者，且所述感测放大器可为参考图5所描述的感测放大器中的一者。
在数据传送周期1105之前，感测放大器的BLS节点可被拉到表示待存储的逻辑一的高电平(VDD)，且感测放大器的/BLS节点可被拉到低电平(VSS)。而且在数据传送周期之前，耦合到其中将存储逻辑一的存储器单元的位线(BL)可保持在低电平(VSS)。
在数据传送周期1105期间，PCB信号可从高电平(VDD)切换到低电平(VSS)，借此停用位线预充电电路。而且，TG信号可从低电平(VSS)切换到高电平(VPP)以闭合隔离栅极且将位线(BL)耦合到BLS节点。闭合隔离栅极致使BLS节点的高电平(即，待存储的逻辑高)传送到位线(BL)。
在写入周期1110期间，存储器单元的单元板电压(PL)可暂时从低电平(VSS)切换到高电平(VDD)，且接着返回到低电平以将逻辑一或高电平逻辑值重写到存储器单元。
在继写入周期之后的位线预充电周期1115期间，TG信号可从高电平(VPP)切换到低电平(VSS)，从而再次断开隔离栅极。而且，PCB信号可从低电平(VSS)切换到高电平(VDD)，借此重新启用位线预充电电路且致使位线(BL)从高电平(VDD)转变到低电平(VSS)。在将位线预充电之后，板电压及位线电压两者可保持在相同电压(例如，低电压电平，例如VSS)，借此缓解与存储器单元相关联的泄漏电流且延长存储器单元的寿命。
图12图解说明根据本发明的各种实施例的实例性波形1200，实例性波形1200可施加到各种端子，或可在发布存储命令且将存储于感测放大器处的逻辑零或低电平逻辑值存储到存储器单元后即刻出现在各种节点上。通过实例方式，所述存储器单元可为参考图5或6所描述的存储器单元505或600中的一者，且所述感测放大器可为参考图5所描述的感测放大器中的一者。
在数据传送周期1205之前，感测放大器的BLS节点可被拉到表示待存储的逻辑零的低电平(VSS)，且感测放大器的/BLS节点可被拉到高电平(VDD)。而且在数据传送周期之前，耦合到其中将存储逻辑零的存储器单元的位线(BL)可保持在低电平(VSS)。
在数据传送周期1205期间，PCB信号可从高电平(VDD)切换到低电平(VSS)，借此停用位线预充电电路。而且，TG信号可从低电平(VSS)切换到高电平(VPP)以闭合隔离栅极且将位线(BL)耦合到BLS节点。闭合隔离栅极致使BLS节点的低电平(即，待存储的逻辑零)传送到位线(BL)。
在写入周期1210期间，存储器单元的单元板电压(PL)可暂时从低电平(VSS)切换到高电平(VDD)，在所述高电平下可将逻辑零或低电平逻辑值重写到存储器单元，且接着可使单元板电压返回到低电平。
在继写入周期之后的位线预充电周期1215期间，TG信号可从高电平(VPP)切换到低电平(VSS)，从而再次断开隔离栅极。而且，PCB信号可从低电平(VSS)切换到高电平(VDD)，借此重新启用位线预充电电路。在将位线预充电之后，板电压及位线电压两者可保持在相同电压(例如，低电压电平，例如VSS)，借此缓解与存储器单元相关联的泄漏电流且延长存储器单元的寿命。
在一些情形中，可连同加载命令执行耗损均衡，如参考图16或17所描述。
图13图解说明根据本发明的各种实施例的实例性操作序列1300，其中将数据字从多个存储器单元加载到行缓冲器且接着从所述行缓冲器而非所述存储器单元读取所述数据字。通过实例方式，存储器单元可为参考图5或6所描述的存储器单元505或600中的一者，且感测放大器可为参考图5所描述的感测放大器中的一者。
在时间t1处，可发布加载命令(LD)以将第一数据字(存储于多个存储器单元中)加载到行缓冲器中。所述加载命令可与所述第一数据字的库地址(BAm)及第一行地址(RAa)相关联。在一些实例中，可执行所述加载命令，如参考图9或10所描述。在将所述第一数据字加载到所述行缓冲器中之后，可发布若干个读取命令以从所述行缓冲器读取所述第一数据字。举例来说，可在继时间t1之后的时间t2处发布与库地址(BAm)及列地址(CA)相关联的读取命令(RD)。可继时间tl之后发布任何数目个额外读取命令。在发布传回“未命中”的读取命令后，即刻可在时间t3处发布加载命令以将第二数据字加载到所述行缓冲器中。所述第二数据字可与所述库地址(BAm)及第二行地址(RAb)相关联。所述第二数据字可继时间t3之后从所述行缓冲器被读取任何数目次。在所述行缓冲器的读取期间，不扰乱存储对应数据字的所述存储器单元。对于可仅被读取有限数目次的存储器单元，将数据字高速缓存于所述行缓冲器中可延长包含所述存储器单元的存储器的寿命。
也如图13中所展示，可在发布加载命令后即刻断言多个感测启用(SEm)信号。如参考图8所描述，SEm信号的断言可降低在将数据字加载到包含感测放大器的行缓冲器中时所述感测放大器的感测电路的阈值电压(Vt)。类似地，可在发布读取命令后即刻断言库选择(BSm)信号。如参考图8所描述，BSm信号的断言可降低在从包含感测放大器的行缓冲器读取数据字时所述感测放大器的感测电路的阈值电压(Vt)。
也如图13中所展示，可与BSm信号的断言组合来断言列选择信号(YS)。在发布读取命令后即刻断言BSm及YS信号两者可使得数据字能够从行缓冲器(即，多个感测放大器)被读取，如参考图7所描述。
图14图解说明根据本发明的各种实施例的实例性操作序列1400，其中将数据字从多个存储器单元加载到行缓冲器，或写入到行缓冲器，且接着从所述行缓冲器而非所述存储器单元读取所述数据字。通过实例方式，所述存储器单元可为参考图5或6所描述的存储器单元505或600中的一者，且所述感测放大器可为参考图5所描述的感测放大器中的一者。
在时间t1处，可发布加载命令(LD)以将第一数据字(存储于多个存储器单元中)加载到行缓冲器中。所述加载命令可与库地址(BAm)及对应于第一行地址(RAa)的字线的断言相关联。在一些实例中，可执行所述加载命令，如参考图9或10所描述。在将所述第一数据字加载到所述行缓冲器中之后，可发布若干个读取命令(未展示)以从所述行缓冲器读取所述第一数据字。
在时间t2处，可发布写入命令(WR)以将第二数据字写入到行缓冲器中(例如，从存储器控制器)。所述写入命令可与行缓冲器的库地址(BAm)及列地址(CA)相关联。在将所述第二数据字写入到所述行缓冲器中之后，可发布若干个读取命令(未展示)以从所述行缓冲器读取所述第二数据字。在时间t3处，可发布存储命令(ST)以将所述第二数据字存储于多个存储器单元中。所述存储命令可与库地址(BAm)相关联，但不需要行地址(例如，行地址RAa)，因为对应字线在此实例中仍是断言的。继将所述第二数据字存储于所述多个存储器单元中之后，且在一些实例中，可发布与所述行缓冲器的所述库地址(BAm)及所述列地址(CA)相关联的读取命令(RD)(例如，在继时间t3之后的时间t4处)。可继时间t2或时间t3之后发布任何数目个额外读取命令。
在发布传回“未命中”的读取命令后，即刻可在时间t5处发布加载命令以将第三数据字加载到行缓冲器中。所述第三数据字可与库地址(BAm)及第二行地址(RAb)相关联。所述第三数据字可继时间t5之后从所述行缓冲器被读取任何数目次。在所述行缓冲器的读取期间，不扰动存储对应数据字的存储器单元。对于仅可被读取有限数目次的存储器单元，将数据字高速缓存于行缓冲器中可延长包含存储器单元的存储器的寿命。
也如图14中所展示，可在发布加载命令或存储命令后即刻断言多个感测启用(SEm)信号。如参考图8所描述，SEm信号的断言可降低在将数据字加载到包含感测放大器的行缓冲器中时或在将存储于行缓冲器中的数据字存储到多个存储器单元时所述感测放大器的感测电路的阈值电压(Vt)。类似地，可在发布读取命令或写入命令后即刻断言库选择(BSm)信号。如参考图8所描述，BSm信号的断言可降低在从包含感测放大器的行缓冲器读取数据字时或在将从存储器控制器接收的数据字写入到行缓冲器中时所述感测放大器的感测电路的阈值电压(Vt)。在其它时间，可提高与行缓冲器的感测放大器相关联的感测电路的阈值电压，以减少行缓冲器的泄漏电流。
也如图14中所展示，可与BSm信号的断言组合来断言列选择信号(YS)。在发布读取命令或写入命令后即刻断言BSm及YS信号两者可使得数据字能够从行缓冲器(即，多个感测放大器)被读取或写入到行缓冲器，如参考图7所描述。
图15展示根据本发明的各种实施例的包含主存储器子系统的系统1500的图式。系统1500可包含装置1505，装置1505可为或包含印刷电路板以连接或物理上支撑各种组件。
装置1505可包含主存储器子系统1510，主存储器子系统1510可为图1中所描述的存储器装置100的实例。主存储器子系统1510可含有存储器控制器1565及多个存储器库1570。在一些实例中，存储器库1570可为参考图3或5所描述的存储器库的实例，且每一存储器库可与如参考图3、5或7所描述而配置的行缓冲器(包含感测放大器)相关联。
装置1505还可包含处理器1515、直接存储器存取控制器(DMAC)1520、BIOS组件1525、外围组件1530及输入/输出控制器1535。装置1505的组件可通过总线1540彼此电子通信。处理器1515可经配置以通过存储器控制器1565操作主存储器子系统1510。在一些情形中，存储器控制器1565可集成到处理器1515中。处理器1515可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或这些类型的组件的组合。在一些实例中，处理器1515可为多核心处理器。另外，举例来说，处理器1515可包含存储器管理单元(MMU)1560。此外，在一些实例中，MMU 1560可包含翻译旁视缓冲器(TLB)。处理器1515可执行本文中所描述的各种功能。处理器1515可(举例来说)经配置以执行存储于存储器库1570中的计算机可读指令以致使装置1505执行各种功能或任务。
DMAC 1520可使得处理器1515能够执行主存储器子系统1510内的直接存储器存取。
BIOS组件1525可为包含操作为固件的基本输入/输出系统(BIOS)的软件组件，所述软件组件可初始化且运行系统1500的各种硬件组件。BIOS组件1525还可管理处理器1515与各种其它组件(例如，外围组件1530、输入/输出控制器1535等)之间的数据流。BIOS组件1525可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件1530可为集成到装置1505中的任何输入或输出装置，或用于此类装置的接口。外围装置的实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、USB控制器、串行或并行端口或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入/输出控制器1535可管理处理器1515与外围组件1530、输入装置1545、输出装置1550及/或子存储器装置1555(例如，硬盘驱动器(HDD)及/或固态驱动器(SSD))之间的数据通信。输入/输出控制器1535还可管理未集成到装置1505中的外围装置。在一些情形中，输入/输出控制器1535可表示到外部外围装置的物理连接或端口。
输入装置1545可表示在装置1505外部的将输入提供到装置1505或其组件的装置或信号。此可包含与其它装置或在其它装置之间的用户接口或接口。在一些情形中，输入装置1545可包含经由外围组件1530与装置1505介接或可由输入/输出控制器1535管理的外围装置。
输出装置1550可表示在装置1505外部的经配置以从装置1505或其组件中的任一者接收输出的装置或信号。输出装置1550的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情形中，输出装置1550可包含经由外围组件1530中的一者与装置1505介接或可由输入/输出控制器1535管理的外围装置。
装置1505的组件(包含存储器控制器1565及存储器库1570)可包含经设计以实施其功能的电路。此可包含经配置以实施本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或非有源元件。
在一些实例中，由处理器1515执行的操作系统(OS)可将多核心处理器的过程(或核心)映射到存储器装置中(例如，主存储器子系统1510中)的不同存储器库群组。每一存储器库可与如(举例来说)参考图3、5或7所描述的行缓冲器相关联。所述将过程(或核心)映射到存储器库群组可用于维持数据在行缓冲器内的空间局部性，借此在从多个存储器单元检索数据字时增加命中的可能性。当改进命中率时，可减少存储器单元的存取次数，此在一些情形中可缩短读取延时及/或延长存储器单元的寿命。在一些实例中，过程(或核心)到存储器库群组的映射可根据过程(或核心)的工作集大小的改变而改变。在一些实例中，可在存储器库群组内的不同存储器库的行缓冲器中形成工作集内部的连续页。
在一些实例中，处理器1515可具有16个核心且主存储器子系统1510可分割成512个存储器库。在这些实例中，存储器库可相等地分派给核心(例如，每一核心可映射到32个存储器库的不同群组(例如，核心1可映射到存储器库1到32；核心2可映射到存储器库33到64；…核心16可映射到存储器库481到512))或不相等地分派给核心(例如，不同核心可映射到不同数目个存储器库)。
在一些实例中，处理器1515可发布读取命令或写入命令中的至少一者。在发布读取命令后，存储器控制器1565即刻可识别与读取命令相关联的存储器地址(例如，库地址及行地址)且尝试从与存储器库相关联的行缓冲器读取数据字。当行缓冲器中存在命中时，存储器控制器1565可将存储于行缓冲器中的数据字提供到处理器1515，如(举例来说)参考图9、10或13所描述。当行缓冲器中存在未命中时，存储器控制器1565可在将数据字提供到处理器1515时致使数据字从存储器库中的多个存储器单元被读取且存储于行缓冲器中，如(举例来说)参考图9或10所描述。在发布写入命令后，存储器控制器1565即刻可识别与写入命令相关联的存储器地址(例如，库地址及行地址)且将数据字写入到与存储器库相关联的行缓冲器，如(举例来说)参考图11或12所描述。存储于行缓冲器中的数据字接着可存储于存储器库的多个存储器单元中，如(举例来说)参考图11、12或14所描述。
图16及17展示本发明中所描述的技术可如何用于执行耗损均衡操作，其中(举例来说)从与第一行地址相关联的第一多个存储器单元读取的数据可在不需要从存储器装置读取数据的情况下(例如，在不需要存储器I/O活动的情况下)存储于与第二行地址相关联的第二多个存储器单元中。在一些实例中，可通过对针对存储器装置的每一存储器库(或子库)执行的加载及存储过程的数目进行计数而执行耗损均衡操作，且在于存储器库(或子库)内执行预定数目个加载及/或存储过程后，即刻可在所述存储器库(或子库)内执行耗损均衡操作。在一些实例中，数据字在耗损均衡操作期间所存储到的所述存储器单元可被识别为与数据间隙(例如，无数据字，或不再有用的数据字)相关联的多个存储器单元。
图16图解说明根据本发明的各种实施例的实例性波形1600，实例性波形1600可施加到各种端子，或可在发布加载命令且将逻辑一或高电平逻辑值从存储器单元加载到感测放大器后即刻出现在各种节点上。通过实例方式，假定所述感测放大器在加载高电平逻辑值之前存储低电平逻辑值。通过额外实例的方式，所述存储器单元可为参考图5或6所描述的存储器单元505或600中的一者，且所述感测放大器可为参考图5所描述的感测放大器中的一者。
波形1600类似于参考图9所描述的波形900，除字线(WL)及先前经断言字线(WL’)波形之外。更特定来说，波形1600中不存在先前经断言字线(WL’)波形，且字线(WL)波形在位线预充电周期925的开始、刚好在断开隔离栅极之前(或基本上与断开隔离栅极并行地)转变到低电平(VKK)。以此方式，继将位线(BL)预充电到低电平(VSS)之后，可使存储器库(或子库)准备接收与不同字线相关联的新行地址，使得在单元选择期间存储于感测放大器中的逻辑值可存储到与从其读取逻辑值的存储器单元不同的存储器单元(例如，使得可执行耗损均衡操作)。
图17图解说明根据本发明的各种实施例的实例性操作序列1700，其中将数据字从第一多个存储器单元加载到行缓冲器，且接着将所述数据字存储于第二多个存储器单元中。通过实例方式，所述存储器单元可为参考图5或6所描述的存储器单元505或600中的一者，且所述感测放大器可为参考图5所描述的感测放大器中的一者。
在时间t1处，可发布加载命令(LD)以将数据字(存储于第一多个存储器单元中)加载到行缓冲器中。所述加载命令可与库地址(BAm)及对应于第一行地址(RAa)的字线的断言相关联。在一些实例中，可执行所述加载命令，如参考图9或10所描述。在将数据字加载到行缓冲器中之后，可或可不发布第一数目个读取命令(未展示)以从行缓冲器读取数据字。
在时间t2处，可发布存储命令(ST)以将数据字(其存储于行缓冲器中)存储于第二多个存储器单元中。所述存储命令可与库地址(BAm)及对应于第二行地址(RAb)的字线的断言相关联。在将数据字存储于第二多个存储器单元中之后，可或可不发布第二数目个读取命令(未展示)以从行缓冲器读取数据字。
图18展示根据本发明的各种实施例的图解说明操作存储器装置或系统的方法1800的流程图。可在存储器装置或系统(例如参考图1或15所描述的存储器装置100或系统1500)上或内或者在包含参考图3、4、5、6、15或18所描述的存储器库或存储器单元的存储器装置或系统上或内执行方法1800的操作。在一些实例中，可由存储器控制器及/或存储器装置(例如参考图1或15所描述的存储器控制器1565及/或存储器装置100)或在所述存储器控制器及/或存储器装置的控制下执行方法1800的操作。在一些实例中，存储器控制器及/或存储器装置可执行一组代码以控制存储器库的功能元件执行本文中所描述的功能。另外或替代地，所述存储器控制器及/或存储器装置可使用专用硬件执行本文中所描述的功能的方面。
在框1805处，所述方法可包含在执行存储器单元的第一读取之后即刻将存储器单元的数据高速缓存于行缓冲器的感测放大器处，如(举例来说)参考图9或10所描述。在一些实例中，所述存储器单元可包含铁电存储器单元。在一些实例中，所述铁电存储器单元可经配置而以破坏性读取模式来操作。
在框1810处，所述方法可包含确定在执行存储器单元的第一读取之后执行存储器单元的至少第二读取，如(举例来说)参考图13所描述。存储器单元的第二读取可包含继存储器单元的第一读取之后进行的存储器单元的下一读取。
在框1815处，所述方法可包含针对存储器单元的至少第二读取从感测放大器读取存储器单元的数据，如(举例来说)参考图13所描述。
在框1820处，且当存储器单元经配置而以破坏性读取模式来操作时，所述方法可任选地包含在将存储器单元的数据高速缓存于感测放大器处之后将存储器单元的数据回写到存储器单元，如(举例来说)参考图9或10所描述。
在框1825处，所述方法可任选地包含将高速缓存于感测放大器中的存储器单元的数据写入到耦合到感测放大器的另一存储器单元(例如，执行耗损均衡操作)，如(举例来说)参考图16或17所描述。
在一些实例中，方法1800可包含在将存储器单元的数据高速缓存于感测放大器处之前闭合隔离栅极以将存储器单元所耦合到的位线耦合到感测放大器。所述方法还可包含在将存储器单元的数据高速缓存于感测放大器处之后断开隔离栅极，以将位线与感测放大器解耦。当所述方法在框1820处包含重写操作时，所述方法可包含在将存储器单元的数据回写到存储器单元之后断开隔离栅极。在其中执行框1820处的重写操作的一些实例中，所述方法可包含断开隔离栅极同时在感测放大器处放大存储器单元的数据，在将存储器单元的数据回写到存储器单元之前闭合隔离栅极，且在将存储器单元的数据回写到存储器单元之后重新断开隔离栅极。在一些实例中，所述方法可包含将位线预充电到与存储器单元的单元板相同的电压。当方法在框1820处不包含重写操作时，可在继将存储器单元的数据高速缓存于感测放大器处之后断开隔离栅极之后执行预充电。当方法在框1820处包含重写操作时，可在继重写操作之后断开隔离栅极之后执行预充电。在一些实例中，可在隔离栅极断开时(即，在位线与感测放大器解耦时)针对存储器单元的至少第二读取从感测放大器读取存储器单元的数据。
图19展示根据本发明的各种实施例的图解说明操作存储器装置或系统的方法1900的流程图。可在存储器装置或系统(例如参考图1或15所描述的存储器装置100或系统1500)上或内或者在包含参考图3、4、5、6、15或18所描述的存储器库或存储器单元的存储器装置或系统上或内执行方法1900的操作。在一些实例中，可由处理器、存储器控制器及/或存储器装置(例如参考图1或15所描述的处理器1515、存储器控制器1565及/或存储器装置100)或在所述处理器、存储器控制器及/或存储器装置的控制下执行方法1900的操作。在一些实例中，处理器、存储器控制器及/或存储器装置可执行一组代码以控制存储器库的功能元件执行本文中所描述的功能。另外或替代地，所述处理器、存储器控制器及/或存储器装置可使用专用硬件执行本文中所描述的功能的方面。
在框1905处，所述方法可包含将多核心处理器的过程映射到存储器装置中的不同存储器库群组，如(举例来说)参考图15所描述。每一存储器库可与行缓冲器相关联。在一些实例中，可至少部分地基于将多核心处理器的核心映射到不同存储器库群组而将所述多核心处理器的所述过程映射到所述不同存储器库群组。
在框1910处，所述方法可包含在从多个过程中的一个过程接收到与存储器地址相关联的第一存储器读取请求之后即刻对存储器库中的与存储器地址相关联的多个存储器单元进行寻址以检索数据字。
在框1915处，所述方法可包含在从过程接收到与存储器地址相关联的至少第二存储器读取请求之后即刻对与存储器库相关联的行缓冲器进行寻址以检索数据字。所述第二存储器读取请求可包含在所述第一存储器读取请求之后进行的所述存储器单元的下一读取请求。
应注意，方法1800及1900描述可能实施方案，且可重新布置或以其它方式修改方法1800及1900的操作及步骤，使得其它实施方案为可能的。在一些实例中，可组合方法1800及1900的方面。
描述一种设备。在一些实例中，所述设备可包含：用于在执行存储器单元的第一读取之后即刻将所述存储器单元的数据高速缓存于行缓冲器的感测放大器处的装置；用于确定在执行所述存储器单元的所述第一读取之后执行所述存储器单元的至少第二读取的装置；及用于针对所述存储器单元的至少所述第二读取从所述感测放大器读取所述存储器单元的所述数据的装置。
在一些实例中，所述存储器单元包括铁电存储器单元。在一些实例中，所述铁电存储器单元经配置而以破坏性读取模式来操作。在一些实例中，所述设备可包含：用于在将所述存储器单元的所述数据高速缓存于所述感测放大器处之后将所述存储器单元的所述数据回写到所述存储器单元的装置。在一些实例中，所述设备可包含：用于在将所述存储器单元的所述数据高速缓存于所述感测放大器处之前闭合隔离栅极以将所述存储器单元所耦合到的位线耦合到所述感测放大器的装置；及用于在将所述存储器单元的所述数据回写到所述存储器单元之后断开所述隔离栅极以将所述位线与所述感测放大器解耦的装置。
在一些实例中，当所述隔离栅极断开时，针对所述存储器单元的至少所述第二读取从所述感测放大器读取所述存储器单元的所述数据。在一些实例中，所述设备可包含：用于在断开所述隔离栅极之后将所述位线预充电到与所述存储器单元的单元板相同的电压的装置。在一些实例中，所述设备可包含：用于在将所述存储器单元的所述数据高速缓存于所述感测放大器处之前闭合隔离栅极以将所述存储器单元所耦合到的位线耦合到所述感测放大器的装置；及用于在将所述存储器单元的所述数据高速缓存于所述感测放大器处之后断开所述隔离栅极以将所述位线与所述感测放大器解耦的装置。
在一些实例中，所述设备可包含：用于将高速缓存于所述感测放大器中的所述存储器单元的所述数据写入到耦合到所述感测放大器的另一存储器单元的装置。在一些实例中，所述存储器单元的所述第二读取包括在所述存储器单元的所述第一读取之后进行的所述存储器单元的下一读取。
描述一种设备。在一些实例中，所述设备可包含：用于将多核心处理器的过程映射到存储器装置中的不同存储器库群组的装置，其中每一存储器库与行缓冲器相关联；用于在从所述多个过程中的一个过程接收到与存储器地址相关联的第一存储器读取请求之后即刻对存储器库中的与所述存储器地址相关联的多个存储器单元进行寻址以检索数据字的装置；及用于在从所述过程接收到与所述存储器地址相关联的至少第二存储器读取请求之后即刻对与所述存储器库相关联的行缓冲器进行寻址以检索所述数据字的装置。
在一些实例中，至少部分地基于将所述多核心处理器的核心映射到所述不同存储器库群组而将所述多核心处理器的所述过程映射到所述不同存储器库群组。在一些实例中，所述第二存储器读取请求包括在所述第一存储器读取请求之后进行的所述多个存储器单元的下一读取请求。
描述一种设备。在一些实例中，所述设备可包含：多个存储器单元；行缓冲器，其包括多个感测放大器，其中所述多个感测放大器包括可操作以暂时高速缓存从所述多个存储器单元读取的最后数据字的多个数据存储元件；及用于接收与存储器读取请求相关联的存储器地址且从所述多个存储器单元读取与所述存储器地址相关联的数据字的装置及用于在接收到与所述存储器地址相关联的下一存储器读取请求之后即刻从所述行缓冲器的所述多个数据存储元件读取所述数据字的装置。
在一些实例中，所述设备可包含：多个隔离栅极；及多个位线，其中每一位线通过对应隔离栅极耦合到所述多个存储器单元的对应子集且耦合到对应感测放大器。在一些实例中，所述设备可包含：用于在将从所述多个存储器单元读取的所述最后数据字高速缓存于所述多个数据存储元件中之前闭合所述多个隔离栅极的装置；及用于在所述高速缓存之后断开所述多个隔离栅极的装置。在一些实例中，所述多个存储器单元包括多个铁电存储器单元。
在一些实例中，所述多个存储器单元经配置而以破坏性读取模式来操作。在一些实例中，所述设备可包含：用于在将数据字高速缓存于所述多个数据存储元件中之后将高速缓存于所述多个数据存储元件中的所述数据字回写到所述多个存储器单元的装置。在一些实例中，从同一组存储器单元读取所述数据字且将所述数据字回写到同一组存储器单元。在一些实例中，从第一组存储器单元读取所述数据字且将所述数据字回写到第二组存储器单元。在一些实例中，所述设备可包含：至少一个预充电电路，其可操作以将所述多个位线预充电到与所述多个存储器单元的单元板电压相同的电压。
描述一种设备。在一些实例中，所述设备可包含：数据处理器；主存储器；及用于在所述主存储器与所述数据处理器之间传送数据的装置。在一些实例中，所述主存储器可包含：多个存储器单元，其布置于多个存储器库中；每存储器库的行缓冲器，其包括多个感测放大器，其中存储器库的所述多个感测放大器包括可操作以暂时高速缓存从所述存储器库读取的最后数据字的多个数据存储元件；及用于接收与存储器读取请求相关联的存储器地址的装置、用于从存储器库读取与所述存储器地址相关联的数据字的装置及用于在接收到与所述存储器地址相关联的下一存储器读取请求之后即刻从与所述存储器库相关联的所述行缓冲器的所述多个数据存储元件读取所述数据字的装置。
在一些实例中，所述数据处理器包括多核心处理器，且其中所述多核心处理器可操作以将所述多核心处理器的过程映射到所述主存储器中的不同存储器库群组。在一些实例中，所述多核心处理器可操作以至少部分地基于将所述多核心处理器的核心映射到所述不同存储器库群组而将所述多核心处理器的所述过程映射到所述不同存储器库群组。在一些实例中，所述多个存储器单元包括多个铁电存储器单元。在一些实例中，所述多个存储器单元经配置而以破坏性读取模式来操作。在一些实例中，所述设备可包含用于在将数据字高速缓存于行缓冲器的多个数据存储元件中之后将高速缓存于所述多个数据存储元件中的所述数据字回写到从中读取了所述数据字的所述存储器库的装置。
本文中的说明提供若干实例，且不对权利要求书中所陈述的范围、适用性或实例进行限制。可在不背离本发明的范围的情况下在所论述的元件的功能及布置方面做出改变。各种实例可视情况省略、替代或添加各种程序步骤或组件。而且，关于一些实例所描述的特征可在其它实例中经组合。
本文中结合附图所陈述的说明描述实例性配置且不表示可经实施或在权利要求书的范围内的所有实例。如本文中所使用的术语“实例”及“示范性”意味“用作实例、例子或图解说明”，且并非“优选的”或“比其它实例有利的”。出于提供对所描述技术的理解的目的，详细说明包含具体细节。然而，可在无这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。当在说明书中使用第一参考标签时，说明可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可使用各种不同技术中的任一者表示本文中所描述的信息及信号。举例来说，可贯穿以上说明引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚接地”是指保持在大致零伏特(0V)的电压但不直接与接地连接的电路的节点。因此，虚接地的电压可暂时波动且返回到大致0V从而处于稳定状态。虚接地可使用各种电子电路元件(例如由操作放大器及电阻器组成的分压器)来实施。其它实施方案也是可能的。
术语“电子通信”是指支持组件之间的电子流动的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。电子通信的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在未通电电路中)，但可经配置且可操作以在电路通电后即刻交换电子或信号。通过实例方式，经由开关(例如，晶体管)物理地连接的两个组件进行电子通信而不管开关的状态如何(即，断开还是闭合)。
本文中所论述的装置(包含存储器装置100)可形成于半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情形中，所述衬底为半导体晶片。在其它情形中，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或在另一衬底上的半导体材料外延层。可通过使用包含但不限于磷、硼或砷的各种化学物种进行掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。
本文中所论述的晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括经重掺杂(例如，退化)半导体区域。源极与漏极可通过经轻掺杂半导体区域或沟道来分开。如果沟道为n型(即，大多数载子为电子)，那么FET可被称为n型FET。同样地，如果沟道为p型(即，大多数载子为空穴)，那么FET可被称为p型FET。所述沟道可被绝缘栅极氧化物覆盖。所述沟道导电性可通过将电压施加到栅极来控制。举例来说，分别将正电压或负电压施加到n型FET或p型FET可致使沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时晶体管可为“接通”或“激活的”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时晶体管可为“断开”或“撤销激活的”。
可用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行结合本文中的本发明所描述的各种说明性块、组件及模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合或任一其它此类配置)。
可在由处理器、固件或其任何组合执行的硬件、软件中实施本文中所描述的功能。如果实施于由处理器执行的软件中，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的本质，因此本文中所描述的功能可使用由处理器、硬件、固件、硬接线或此等各项中的任何者的组合执行的软件来实施。实施功能的特征还可物理地位于各种位置处，包含经分布使得功能的部分在不同物理位置处经实施。而且，如本文中(包含在权利要求书中)所使用，如项目列表(举例来说，前面有例如“…中的至少一者”或“…中的一或多者”的短语的项目列表)中所使用的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意味A或B或C或AB或AC或BC或ABC(即，A及B及C)。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进计算机程序从一个地方到另一地方的传送的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例而非限制的方式，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、压缩盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于携载或存储呈指令或数据结构的形式的所要程序代码装置且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。
而且，任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴缆线、光纤缆线、双绞线、数字用户线(DSL)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源发射软件，那么所述同轴缆线、光纤缆线、双绞线、数字用户线(DSL)或例如红外线、无线电及微波等无线技术均包含于媒体的定义中。如本文中所使用的磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常以磁性方式复制数据而光盘借助激光以光学方式复制数据。以上各项的组合也包含于计算机可读媒体的范围内。
提供本文中的说明以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于明了对本发明的各种修改，且本文中所界定的通用原理可应用于其它变化形式，此并不背离本发明的范围。因此，本发明不限于本文中所描述的实例及设计，而是被赋予与本文中所揭示的原理及新颖特征一致的最宽广范围。

Claims (20)

1.一种操作存储器子系统的方法，其包括：
将多核心处理器的过程映射到存储器装置中的不同存储器库群组，其中每一存储器库与行缓冲器相关联；
在从所述多个过程中的一个过程接收到与存储器地址相关联的第一存储器读取请求之后即刻对存储器库中的与所述存储器地址相关联的多个存储器单元进行寻址以检索数据字；及
在从所述过程接收到与所述存储器地址相关联的至少第二存储器读取请求之后即刻对与所述存储器库相关联的行缓冲器进行寻址以检索所述数据字。
2.根据权利要求1所述的方法，其中至少部分地基于将所述多核心处理器的核心映射到所述不同存储器库群组而将所述多核心处理器的所述过程映射到所述不同存储器库群组。
3.根据权利要求1所述的方法，其中所述第二存储器读取请求包括在所述第一存储器读取请求之后的所述多个存储器单元的下一读取请求。
4.根据权利要求1所述的方法，其中将所述多核心处理器的所述过程映射到所述不同存储器库群组至少部分地基于所述多核心处理器的所述过程的集大小。
5.根据权利要求1所述的方法，其进一步包括：
至少部分地基于所述多核心处理器的所述过程的集大小的改变而将所述多核心处理器的所述过程映射到所述存储器装置中的第二组不同存储器库群组。
6.根据权利要求1所述的方法，其中将所述多核心处理器的每一过程映射到所述存储器装置中的相同数量个存储器库。
7.根据权利要求1所述的方法，其中将所述多核心处理器的第一过程映射到所述存储器装置中的第一数量个存储器库以及将所述多核心处理器的第二过程映射到所述存储器装置中的第二数量个存储器库，所述存储器装置中的所述第一数量个存储器库不同于所述存储器装置中的所述第二数量个存储器库。
8.一种设备，其包括：
存储器子系统；
控制器，其与所述存储器子系统耦合，其中所述控制器经配置以致使所述设备：
将多核心处理器的过程映射到存储器装置中的不同存储器库群组，其中每一存储器库与行缓冲器相关联；
在从所述多个过程中的一个过程接收到与存储器地址相关联的第一存储器读取请求之后即刻对存储器库中的与所述存储器地址相关联的多个存储器单元进行寻址以检索数据字；及
在从所述过程接收到与所述存储器地址相关联的至少第二存储器读取请求之后即刻对与所述存储器库相关联的行缓冲器进行寻址以检索所述数据字。
9.根据权利要求8所述的设备，其中所述控制器经配置以至少部分地基于将所述多核心处理器的核心映射到所述不同存储器库群组而将所述多核心处理器的所述过程映射到所述不同存储器库群组。
10.根据权利要求8所述的设备，其中所述第二存储器读取请求包括在所述第一存储器读取请求之后的所述多个存储器单元的下一读取请求。
11.根据权利要求8所述的设备，其中所述控制器经配置以至少部分地基于所述多核心处理器的所述过程的集大小而将所述多核心处理器的所述过程映射到所述不同存储器库群组。
12.根据权利要求8所述的设备，其中所述控制器进一步经配置以致使所述设备：
至少部分地基于所述多核心处理器的所述过程的集大小的改变而将所述多核心处理器的所述过程映射到所述存储器装置中的第二组不同存储器库群组。
13.根据权利要求8所述的设备，其中所述控制器经配置以将所述多核心处理器的每一过程映射到所述存储器装置中的相同数量个存储器库。
14.根据权利要求8所述的设备，其中所述控制器进一步经配置以将所述多核心处理器的第一过程映射到所述存储器装置中的第一数量个存储器库以及将所述多核心处理器的第二过程映射到所述存储器装置中的第二数量个存储器库，所述存储器装置中的所述第一数量个存储器库不同于所述存储器装置中的所述第二数量个存储器库。
15.一种非暂时性计算机可读介质，其存储包括指令的代码，所述指令在由电子装置的处理器执行时，致使所述电子装置：
将多核心处理器的过程映射到存储器装置中的不同存储器库群组，其中每一存储器库与行缓冲器相关联；
在从所述多个过程中的一个过程接收到与存储器地址相关联的第一存储器读取请求之后即刻对存储器库中的与所述存储器地址相关联的多个存储器单元进行寻址以检索数据字；及
在从所述过程接收到与所述存储器地址相关联的至少第二存储器读取请求之后即刻对与所述存储器库相关联的行缓冲器进行寻址以检索所述数据字。
16.根据权利要求15所述的非暂时性计算机可读介质，其中所述指令在由所述电子装置的所述处理器执行时，致使所述电子装置至少部分地基于将所述多核心处理器的核心映射到所述不同存储器库群组而将所述多核心处理器的所述过程映射到所述不同存储器库群组。
17.根据权利要求15所述的非暂时性计算机可读介质，其中所述第二存储器读取请求包括在所述第一存储器读取请求之后的所述多个存储器单元的下一读取请求。
18.根据权利要求15所述的非暂时性计算机可读介质，其中所述指令在由所述电子装置的所述处理器执行时，致使所述电子装置至少部分地基于所述多核心处理器的所述过程的集大小而将所述多核心处理器的所述过程映射到所述不同存储器库群组。
19.根据权利要求15所述的非暂时性计算机可读介质，其中所述指令在由所述电子装置的所述处理器执行时，进一步致使所述电子装置：
至少部分地基于所述多核心处理器的所述过程的集大小的改变而将所述多核心处理器的所述过程映射到所述存储器装置中的第二组不同存储器库群组。
20.根据权利要求15所述的非暂时性计算机可读介质，其中所述指令在由所述电子装置的所述处理器执行时，致使所述电子装置将所述多核心处理器的每一过程映射到所述存储器装置中的相同数量个存储器库。
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