KR102237735B1 - 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법 - Google Patents

저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법 Download PDF

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Abstract

저항성 메모리 장치의 메모리 코어는 비트라인에 결합되는 적어도 하나의 제1 저항성 메모리 셀, 상보 비트라인에 결합되는 적어도 하나의 제2 저항성 메모리 셀, 제1 저항-전압 컨버터 및 비트라인 감지 증폭기를 포함한다. 제1 저항-전압 컨버터는 제1 노드에서 제1 저항성 메모리 셀과 병렬로 비트라인에 결합되고, 독출 칼럼 선택 신호에 기초하여 상기 제1 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환한다. 비트라인 감지 증폭기는 제1 노드에서 비트라인과 연결되고, 제2 노드에서 상보 비트라인과 연결되며, 감지 제어 신호에 응답하여 비트라인과 상보 비트라인의 전압 차이를 감지 및 증폭한다.

Description

저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법{Memory core of resistive type memory device, resistive type memory device including the same and method of sensing data in resistive type memory device}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법에 관한 것이다.
정보를 저장하기 위한 장치로서, 반도체 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류될 수 있다. 불휘발성 메모리 장치는, PRAM(Phase change Random Access Memory)이나, 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random
Access Memory) 등의 메모리 장치를 포함한다.
반도체 메모리 장치 분야에서, 집적도 증가, 동작 속도의 증가 및 데이터 신뢰성 확보 등의 성능(performance) 향상을 위한 다양한 연구가 시도되고 있다. 하지만, 반도체 메모리 장치의 공정상의 편차(variation)나 반도체 메모리 장치를 동작하기 위한 각종 회로(예컨대, 데이터 기록이나 독출을 위한 회로)로 제공되는 신호의 편차 등 여러 요인들에 의한 성능 저하의 문제가 발생할 수 있다. 이러한 각종 요인에 기인한 성능 저하를 방지할 수 있는 반도체 메모리 장치의 설계가 필요하다.
이에 따라, 본 발명의 일 목적은 집적도를 증가시키면서 성능을 향상시킬 수 있는 저항성 메모리 장치의 메모리 코어를 제공하는 것이다.
본 발명의 일 목적은 상기 메모리 코어를 포함하는 저항성 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 저항성 메모리 장치의 데이터 감지 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예에 따른 저항성 메모리 장치의 메모리 코어는 비트라인에 결합되는 적어도 하나의 제1 저항성 메모리 셀, 제1 저항-전압 컨버터 및 비트라인 감지 증폭기를 포함한다. 상기 제1 저항-전압 컨버터는 제1 노드에서 상기 제1 저항성 메모리 셀과 병렬로 상기 비트라인에 결합되고, 독출 칼럼 선택 신호에 기초하여 상기 제1 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환한다. 상기 비트라인 감지 증폭기는 상기 제1 노드에서 상기 비트라인과 연결되고, 제2 노드에서 상보 비트라인과 연결되며, 감지 제어 신호에 응답하여 상기 비트라인과 상기 상보 비트라인의 전압 차이를 감지 및 증폭한다.
예시적인 실시예에 있어서, 상기 제1 저항성 메모리 셀은 자기 터널 접합(magnetic tunnel junction(MTJ), 이하 엠티제이) 소자 및 셀 트랜지스터를 포함한다. 상기 엠티제이 소자는 상기 비트라인에 연결되는 제1 단자를 구비할 수 있다. 상기 셀 트랜지스터는 상기 엠티제이 소자의 제2 단자에 연결되는 제1 전극, 워드라인에 연결되는 게이트 전극 및 소스 라인에 연결되는 제2 전극을 구비할 수 있다.
예시적인 실시예에 있어서, 상기 제1 저항-전압 컨버터는 상기 비트라인에 연결되는 제1 엔모스 트랜지스터, 접지 전압에 연결되는 제3 엔모스 트랜지스터 및 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다.
상기 제1 내지 제3 엔모스 트랜지스터들은 상기 비트라인과 상기 접지 전압 사이에 서로 직렬로 연결될 수 있다. 상기 제1 엔모스 트랜지스터의 게이트에는 상기 독출 칼럼 선택 신호가 인가되고, 상기 제3 엔모스 트랜지스터의 게이트에는 바이어스 전압이 인가되고, 상기 제2 엔모스 트랜지스터는 다이오드 연결될 수 있다.
상기 독출 칼럼 선택 신호에 응답하여 상기 제1 엔모스 트랜지스터가 턴-온되면, 상기 제2 엔모스 트랜지스터는 포화 영역에서 동작할 수 있다.
예시적인 실시예에 있어서, 상기 제1 저항-전압 컨버터는 상기 비트라인에 연결되는 제1 피모스 트랜지스터, 전원 전압에 연결되는 제3 피모스 트랜지스터 및 상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터 사이에 연결되는 제2 피모스 트랜지스터를 포함할 수 있다.
상기 제1 내지 제3 피모스 트랜지스터들은 상기 비트라인과 상기 전원 전압 사이에 서로 직렬로 연결될 수 있다. 상기 제1 피모스 트랜지스터의 게이트에는 상기 독출 칼럼 선택 신호의 반전된 버전이 인가되고, 상기 제3 피모스 트랜지스터의 게이트에는 바이어스 전압이 인가되고, 상기 제2 피모스 트랜지스터는 다이오드 연결될 수 있다.
상기 독출 칼럼 선택 신호의 반전된 버전에 응답하여 상기 제1 피모스 트랜지스터가 턴-온되면, 상기 제2 피모스 트랜지스터는 포화 영역에서 동작할 수 있다.
예시적인 실시예에 있어서, 상기 저항성 메모리 장치의 메모리 코어는 상기 감지 증폭기와 병렬로 상기 제1 노드와 상기 제2 노드 사이에 연결되고, 제1 및 제2 프리차지 제어 신호에 응답하여 프리차지 구간 동안에 상기 비트라인과 상기 상보 비트라인을 프리차지 전압 레벨로 프리차지하는 프리차지 회로를 더 포함할 수 있다.
상기 프리차지 회로는 상기 제1 노드와 프라차지 전압이 연결되는 제3 노드 사이에 연결되는 제1 피모스 트랜지스터, 상기 제3 노드와 상기 제2 노드 사이에 연결되는 제2 피모스 트랜지스터 및 상기 제1 노드와 상기 제2 노드 사이에 상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터와 병렬로 연결되는 제3 피모스 트랜지스터를 포함할 수 있다.
상기 제1 피모스 트랜지스터의 게이트와 상기 제3 피모스 트랜지스터의 게이트에는 상기 제1 프리차지 제어 신호가 인가되고, 상기 제2 피모스 트랜지스터의 게이트에는 상기 제2 프리차지 제어 신호가 인가될 수 있다.
상기 제2 프리차지 제어 신호는 상기 제1 프리차지 제어 신호와 동시에 활성화되고, 상기 제2 프라차지 제어 신호의 활성화 구간은 상기 제1 프리차지 제어 신호의 활성화 구간보다 길 수 있다.
예시적인 실시예에 있어서, 상기 비트라인 감지 증폭기는 상기 제1 노드와 제3 노드 사이에 연결되는 제1 피모스 트랜지스터, 상기 제2 노드와 상기 제3 노드 사이에 연결되는 제2 피모스 트랜지스터, 내부 전원 전압과 상기 제3 노드 사이에 연결되는 제3 피모스 트랜지스터, 상기 제1 노드와 제4 노드 사이에 연결되는 제1 엔모스 트랜지스터, 상기 제2 노드와 상기 제4 노드 사이에 연결되는 제2 엔모스 트랜지스터 및 상기 제4 노드와 접지 전압 사이에 연결되는 제3 엔모스 트랜지스터를 포함할 수 있다. 상기 제1 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터의 게이트는 상기 제2 노드에 공통으로 연결되고, 상기 제2 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 게이트는 상기 제1 노드에 공통으로 연결될 수 있다.
상기 제3 엔모스 트랜지스터의 게이트에는 상기 감지 제어 신호가 인가될 수 있다 상기 제3 피모스 트랜지스터의 게이트에는 상기 감지 제어 신호의 반전된 버전이 인가될 수 있다. 상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터는 상기 전압 차이를 감지하고, 상기 내부 전원 전압을 이용하여 상기 전압 차이를 증폭할 수 있다.
예시적인 실시예에 있어서, 상기 저항성 메모리 장치의 메모리 코어는 상기 상보 비트라인에 결합되는 적어도 하나의 제2 저항성 메모리 셀 및 제2 저항-전압 컨버터를 더 포함할 수 있다. 상기 제2 저항-전압 컨버터는 상기 제2 노드에서 상기 제2 저항성 메모리 셀과 병렬로 상기 상보 비트라인에 결합되고, 상기 독출 칼럼 선택 신호에 기초하여 상기 제2 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예에 따른 저항성 메모리 장치는 저항성 셀 어레이를 포함한다. 상기 저항성 셀 어레이는 복수의 서브 어레이 블록들과 상기 복수의 서브 어레이 블록들과 인접하게 배치되는 복수의 비트라인 감지 증폭기 영역들을 구비한다. 상기 복수의 서브 어레이 블록들 중 적어도 하나는 비트라인에 결합되는 적어도 하나의 제1 저항성 메모리 셀 및 상보 비트라인에 결합되는 적어도 하나의 제2 저항성 메모리 셀을 포함한다. 상기 복수의 비트라인 감지 증폭기 영역들 중 하나는 제1 저항-전압 컨버터 및 비트라인 감지 증폭기를 포함한다. 상기 제1 저항-전압 컨버터는 제1 노드에서 상기 제1 저항성 메모리 셀과 병렬로 상기 비트라인에 결합되고, 독출 칼럼 선택 신호에 기초하여 상기 제1 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환한다. 상기 비트라인 감지 증폭기는 상기 제1 노드에서 상기 비트라인과 연결되고, 제2 노드에서 상기 상보 비트라인과 연결되며, 감지 제어 신호에 응답하여 상기 비트라인과 상기 상보 비트라인의 전압 차이를 감지 및 증폭한다.
예시적인 실시예에 있어서, 상기 제1 저항성 메모리 셀 및 상기 제2 저항성 메모리 셀은 각각 상기 복수의 서브 어레이 블록들 중 상기 비트라인 감지 증폭기에 인접한 두 개의 서로 다른 서브 어레이 블록들에 배치될 수 있다.
예시적인 실시예에 있어서, 상기 제1 저항성 메모리 셀 및 상기 제2 저항성 메모리 셀은 각각 상기 복수의 서브 어레이 블록들 중 상기 비트라인 감지 증폭기에 인접한 하나의 서브 어레이 블록에 배치될 수 있다.
예시적인 실시예에 있어서, 상기 저항성 메모리 장치는 MRAM(magnetic random access memory), RRAM(resistive random access memory), PRAM(phase change random access memory) 및 FRAM(ferroelectric random access memory) 중 어느 하나일 수 있다.
예시적인 실시예에 있어서, 상기 제1 저항성 메모리 셀 및 상기 제2 저항성 메모리 셀 각각은 자기 터널 접합(magnetic tunnel junction(MTJ),) 소자 및 셀 트랜지스터를 포함하는 STT-MRAM(Spin Transfer Torque Magneto-resistive Random Access Memory) 셀일 수 있다.
예시적인 실시예에 있어서, 상기 복수의 감지 증폭기 영역들 중 하나는 제2 저항-전압 컨버터를 더 포함할 수 있다. 상기 제2 저항-전압 컨버터는 상기 제2 노드에서 상기 제2 저항성 메모리 셀과 병렬로 상기 상보 비트라인에 결합되고, 상기 독출 칼럼 선택 신호에 기초하여 상기 제2 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환할 수 있다.
예시적인 실시예에 있어서, 상기 제1 저항성 메모리 셀은 상기 비트라인에 연결되는 제1 단자를 구비하는 자기 터널 접합(magnetic tunnel junction(MTJ), 이하 엠티제이) 소자 및 상기 엠티제이 소자의 제2 단자에 연결되는 제1 전극, 워드라인에 연결되는 게이트 전극 및 소스 라인에 연결되는 제2 전극을 구비하는 셀 트랜지스터를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 저항성 메모리 장치는 프리차지 회로를 더 포함할 수 있다. 상기 프리차지 회로는 상기 비트라인 감지 증폭기와 병렬로 상기 제1 노드와 상기 제2 노드 사이에 연결되고, 제1 및 제2 프리차지 제어 신호에 응답하여 프리차지 구간 동안에 상기 비트라인과 상기 상보 비트라인을 프리차지 전압 레벨로 프리차지할 수 있다.
상기 상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예에 따른 저항성 메모리 장치의 데이터 감지 방법은 적어도 하나의 제1 저항성 메모리 셀이 결합되는 비트라인과 적어도 하나의 제2 저항성 메모리 셀이 결합되는 상보 비트라인을 프리차지하는 단계, 상기 제1 저항성 메모리 셀이 연결되는 선택 워드라인을 활성화시키는 단계, 독출 칼럼 선택 신호를 활성화하여 상기 제1 저항성 메모리 셀의 저항을 상응하는 전압으로 변환하는 단계 및 상기 변환된 전압을 비트라인 감지 증폭기를 이용하여 감지 및 증폭하여 상기 제1 저항성 메모리 셀에 저장된 데이터를 판별하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 제1 저항성 메모리 셀 및 상기 제2 저항성 메모리 셀 각각은 자기 터널 접합(magnetic tunnel junction(MTJ)) 소자 및 셀 트랜지스터를 포함하는 STT-MRAM(Spin Transfer Torque Magneto-resistive Random Access Memory) 셀일 수 있다.
본 발명의 예시적인 실시예들에 따르면, 저항성 메모리 장치는 저항성 메모리 셀에 저장된 데이터에 상응하는 저항값을 상응하는 전압으로 변환하는 저항-전압 컨버터들과 크로스-커플드 래치 구조의 비트라인 감지 증폭기를 구비하여 별도의 기준 전류가 기준 전압을 생성하지 않고도, 공정상의 편차나 신호들의 편차에 관계없이 안정적인 센싱 마진을 확보할 수 있어 성능을 향상시킬 수 있고, 간단한 구조의 비트라인 감지 증폭기로 인하여 집적도를 향상시킬 수 있다. 또한 프리차지 회로가 상보 비트라인을 비트라인(BL)보다 더 긴 시간 동안 프리차지 전압(VBL) 레벨로 유지함으로써 감지 동작시에 기준 전압으로서의 역할을 안정적으로 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 저항성 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4d는 도 3에 도시된 저항성 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 일 실시예에 따른 도 3의 저항성 메모리 장치에서 제1 뱅크 어레이를 설명하는 도면이다.
도 6은 도 5의 STT(spin transfer torque)-MRAM(magnetic random access memory) 셀의 구현 예를 나타내는 입체도이다.
도 7a 및 도 7b는 도 6의 MTJ(magnetic tunnel junction) 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
도 8은 도 6의 STT-MRAM 셀의 기입 동작을 나타낸다.
도 9a 및 도 9b는 도 6의 STT-MRAM셀에서 MTJ 소자의 다른 실시 예들을 설명하는 도면이다.
도 10은 도 6의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 설명하는 도면이다.
도 11a 및 도 11b는 도 6의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 도 3의 저항성 메모리 장치의 뱅크 어레이들 각각에 구비될 수 있는 메모리 코어를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 12의 메모리 코어의 구성을 상세히 나타내는 회로도의 일예이다.
도 14는 본 발명의 실시예들에 따른 도 12의 메모리 코어의 구성을 상세히 나타내는 회로도의 다른 예이다.
도 15는 도 13의 저항성 메모리 장치의 메모리 코어의 동작을 나타내는 타이밍도이다.
도 16은 도 13의 저항성 메모리 장치의 메모리 코어에서 비트라인과 상보 비트라인의 전압 및 제1 저항성 메모리 셀의 전류를 나타낸다.
도 17은 본 발명의 실시예들에 따른 저항성 메모리 장치의 배치를 나타낸다.
도 18은 도 17의 뱅크 어레이의 배치를 나타낸다.
도 19는 본 발명의 실시예들에 따른 도 18의 부분을 보다 상세히 나타내는 일예이다.
도 20은 본 발명의 실시예들에 따른 도 18의 부분을 보다 상세히 나타내는 일예이다.
도 21은 본 발명의 실시예들에 따른 저항성 메모리 장치의 데이터 감지 방법을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 구조도이다.
도 23은 도 22에서 반도체 레이어들의 구조를 나타낸다.
도 24는 본 발명의 실시예에 따른 저항성 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 27은 본 발명의 실시예들에 따른 저항성 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 다른 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 저항성 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 저항성 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 저항성 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 저항성 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 저항성 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 저항성 메모리 장치들(200a~200k) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
스핀 전달 토크(spin transfer torque: STT) 현상을 이용한 MRAM은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 방식을 이용한다. 하나의 자성층(고정 층, pinned layer)의 자화 방향이 고정되고, 다른 하나의 자성층(자유 층, free layer)은 프로그램 전류에 의해 발생되는 자기장에 의해 자화 방향이 변할 수 있다.
프로그램 전류의 자기장은 두 자성층의 자화 방향을 평행(parallel) 하거나 반-평행(anti-parallel) 하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타낸다. 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낸다. 자유 층의 자화 방향 스위칭과 그 결과 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 기입 및 독출 동작을 제공한다.
MRAM 기술이 비휘발성과 빠른 응답 시간을 제공하지만, MRAM 셀은 스케일링 한계에 부딪히고 기입 디스터번스(disturbance)에 민감하다. MRAM 자성층들 사이의 하이와 로우 저항 상태를 스위칭하기 위하여 인가되는 프로그램 전류는 전형적으로 높다(high). 이에 따라, MRAM 어레이 내 다수개의 셀들이 배열될 때, 하나의 메모리 셀로 인가되는 프로그램 전류는 인접한 셀의 자유 층의 필드 변화를 유발한다. 이러한 기입 디스터번스 문제는 STT 현상을 이용하여 해결할 수 있다. 전형적인 STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)은 자기 터널 접합(magnetic tunnel junction, MTJ) 소자를 포함할 수 있다. MTJ 소자는 2개의 자성층들(고정 층, 자유 층)과 자성층들 사이의 절연층을 포함하는 자기 저항 데이터 저장 소자이다.
프로그램 전류는 전형적으로 MTJ 소자를 통해 흐른다. 고정 층은 프로그램 전류의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류가 MTJ를 통과함에 따라 토크가 생성된다. 스핀-분극된 전자 전류는 자유 층에 토크를 가하면서 자유 층과 상호 작용한다. MTJ 소자를 통과하는 스핀-분극화된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유 층의 자화 방향을 스위치하기에 충분하다. 이에 따라, 자유 층의 자화 방향은 고정층에 대하여 평행 또는 반-평행으로 배열할 수 있고, MTJ 사이의 저항 상태가 변화된다.
STT-MRAM은, 스핀-분극된 전자 전류가 자기 저항 소자 내 자유 층을 스위치하기 위한 외부 자기장의 필요를 없애주는 특징을 갖는다. 게다가, 셀 사이즈 감소와 함께 프로그램 전류 감소에 따라 스케일링이 향상되고, 기입 디스터번스 문제를 해결한다. 추가적으로, STT-MRAM은 높은 터널 자기 저항 비가 가능하고, 하이와 로우 저항 상태들 사이의 높은 비를 허용하여, 자기 도메인(magnetic domain) 내 독출 동작을 향상시킨다.
MRAM은 DRAM (Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 메모리 장치이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 저항성 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)는 저항성 메모리 장치에 커맨드 신호(CMD)와 어드레스 신호(ADDR)를 전송할 수 있다. 메모리 컨트롤러(100)는 저항성 메모리 장치(200a)와 데이터(DQ)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(15)의 요청에 기초하여 반도체 메모리 장치(200a)로 데이터를 입력하거나 반도체 메모리 장치(200a)로부터 데이터를 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 저항성 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 저항성 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 리프레쉬 카운터(245)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(310~340)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340), 제1 내지 제4 뱅크 센스 앰프들(285a~285d), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 저항성 셀(RMC)들을 포함할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 저항성 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 저항성 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(310~340)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(310~340)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 저항성 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 저항성 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들(CTL)을 생성할 수 있다. 제어 로직(200a)은 상기 메모리 컨트롤러로(100)부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 저항성 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 모드 레지스터(212)는 MRS (Mode Register Set) 커맨드에 의해 프로그램될 수 있고, 사용자 설정 값들(user defined variables)로 프로그램될 수 있다. 모드 레지스터(212)는 프로그램된 동작 모드에 따라 해당되는 모드 신호를 발생할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들(CTL)을 생성할 수 있다. 제어 로직(210)은 상기 제어 신호들(CTL)을 메모리 셀 어레이(300)에 제공하는데 이러한 제어 신호들(CTL)은 후술되는 도 12의 독출 칼럼 선택 신호(RCSL), 감지 제어 신호(SAE, SAEB), 제1 프리차지 제어 신호(PREC1) 및 제2 프라차지 제어 신호(PREC2)를 포함할 수 있다.
도 4a 내지 도 4d는 도 3에 도시된 저항성 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 저항성 메모리 셀(resistive type memory cell, RMC)은 비트 라인(BL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀(RMC)은 비트 라인(BL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 4b를 참조하면, 저항성 메모리 셀(RMC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지않는다.
도 4c를 참조하면, 저항성 메모리 셀(RMC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4d를 참조하면, 저항성 메모리 셀(RMC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 저항성 메모리 셀(RMC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 3의 저항성 메모리 장치에서 제1 뱅크 어레이를 설명하는 도면이다.
도 5를 참조하면, 뱅크 어레이(310)는 복수개의 워드라인들(WL0~WLn, n은 2 이상의 자연수), 복수개의 비트라인들(BL0~BLm, m은 2 이상의 자연수) 복수개의 소스라인들(SL0~SLn, n은 2 이상의 자연수) 그리고 워드라인들(WL0~WLn)과 비트라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수개의 저항성 메모리 셀(30)들을 포함한다. 저항성 메모리 셀(30)은 STT-MRAM셀로 구현될 수 있다. 저항성 메모리 셀(30)은 자성 물질을 가지는 자기 터널 접합 소자(magnetic tunnel junction, MTJ 소자, 40)를 포함할 수 있다.
복수개의 저항성 메모리 셀들(30)은 셀 트랜지스터(CT) 및 MTJ소자(40)를 포함할 수 있다. 복수개의 저항성 메모리 셀들 중 하나의 저항성 메모리 셀(30)을 살펴보면, 셀 트랜지스터(CT)의 드레인(제1 전극)은 MTJ 소자(40)의 고정 층(41)과 연결된다.
MTJ 소자(40)의 자유 층(43)은 비트라인(BL0)과 연결되고, 셀 트랜지스터(CT)의 소스(제2 전극)는 소스 라인(SL0)과 연결된다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL0)과 연결된다.
MTJ 소자(40)들은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이 금속 산화물 (Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
워드라인(WL0)은 제1 로우 디코더(260)에 의해 활성화되고, 워드라인 선택 전압을 구동하는 워드라인 구동부(311)와 연결된다. 워드라인 선택 전압은 MTJ 소자(40)의 로직 상태를 독출 또는 기입하기 위하여 워드라인(WL0)을 활성화시킨다.
소스 라인(SL0)은 소스 라인 전압 생성기(294)에 연결된다. 소스 라인 전압 생성기(294)는 어드레스 신호와 독출/기입 신호를 수신하고, 이를 디코딩하여 선택된 소스 라인(SL0)으로 소스 라인 전압을 생성한다. 비선택된 소스 라인들(SL1~SLN)로는 접지 전압을 제공한다.
비트라인(BL0)은 칼럼 선택 신호(CSL0-CSLm)에 의해 구동되는 칼럼 선택 회로(292)와 연결된다. 칼럼 선택 신호(CSL0-CSLm)는 제1 칼럼 디코더(270a)에 의해 선택된다. 예컨대, 선택된 칼럼 선택 신호(CSL0)는 칼럼 선택 회로(292)내 칼럼 선택 트랜지스터를 온시키고 비트라인(BL0)을 선택한다. 선택된 비트라인(BL0)으로 MTJ 소자(40)의 로직 상태가 제1 센스 앰프(285a)를 통해 출력 데이터(DOUT)로서 독출된다. 또는 선택된 비트라인(BL0)으로 기입 드라이버(291)를 통해 인가되는 기입 전류가 전달되어 MTJ 소자(40)에 기입된다.
도 6은 도 5의 STT-MRAM 셀의 구현 예를 나타내는 입체도이다.
도 6을 참조하면, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(예컨대, 제 1 소스라인 SL0)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL0)과 소스 라인(SL0)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL0)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 7a 및 도 7b는 도 6의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
MTJ 소자(40)의 저항 값은 자유 층(41)의 자화 방향에 따라 달라진다. MTJ 소자(40)에 독출 전류(IR)를 흘리면 MTJ 소자(40)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기때문에, 독출 전류(IR)에 의해 자유 층(41)의 자화 방향이 변화되지 않는다.
도 7a를 참조하면, MTJ 소자(40)에서 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, MTJ 소자(40)는 낮은 저항 값을 가진다. 이 경우, 데이터 "0"을 독출할 수 있다.
도 7b를 참조하면, MTJ 소자(40)는 자유 층(41)의 자화 방향이 고정 층(43)의 자화 방향과 반-평행(antiparallel)으로 배치된다. 이 때, MTJ 소자(40)는 높은 저항 값을 가진다. 이 경우, 데이터 "1"을 독출할 수 있다.
본 실시예에서 MTJ 소자(40)는 자유 층(41)과 고정 층(43)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유 층(41)과 고정 층(43)은 수직 자기 소자를 이용할 수도 있다.
도 8은 도 6의 STT-MRAM 셀의 기입 동작을 나타낸다.
도 8을 참조하면, MTJ 소자(40)를 흐르는 기입 전류(IW)의 방향에 따라 자유 층(43)의 자화 방향이 결정될 수 있다. 예컨대, 자유 층(41)에서 고정 층(43)으로 제1 기입 전류(IWC1)을 인가하면, 고정층(43)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(41)에 토크(torque)를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 평행(Parallel)하게 자화된다.
고정 층(43)에서 자유층(41)으로 제2 기입 전류(IWC2)를 인가하면, 고정층(41)과 반대의 스핀을 갖는 전자들이 자유 층(43)으로 되돌아와 토크를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 반-평행(Anti-Parallel)하게 자화된다. 즉, MTJ 소자(40)에서 자유 층(41)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 9a 및 도 9b는 도 6의 STT-MRAM셀에서 MTJ 소자의 다른 실시 예들을 설명하는 도면이다.
도 9a를 참조하면, MTJ 소자(50)는 자유 층(51), 터널 층(52), 고정 층(53) 및 반강자성층(54)을 포함할 수 있다. 자유 층(51)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유 층(51)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유 층(51)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(51)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 층(52)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 층(52)은 비자성 물질을 포함할 수 있다. 일 예로, 터널 층(52)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정 층(53)은 반강자성층(54)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(53)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(53)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(54)은 반-강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(54)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
MTJ 소자(50)의 자유 층(51)과 고정 층(53)은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층(51)의 저항 자력을 증가시킬 수 있다. 게다가, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, MTJ 소자(50) 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.
도 9b를 참조하면, MTJ 소자(60)의 고정층(63)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공될 수 있다. 고정층(63)은 제 1 강자성층(63_1), 결합 층(63_2), 제 2 강자성층(63_3)을 포함할 수 있다.
제 1 및 제 2 강자성층(63_1, 63_3)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이때, 제 1 강자성층(63_1)의 자화 방향과 제 2 강자성층(63_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 결합 층(33_2)은 루테늄(Ru)을 포함할 수 있다.
도 10은 도 6의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 설명하는 도면이다.
도 10을 참조하면, MTJ 소자(70)는 자화 방향이 수직이고, 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다. MTJ 소자(70)는 자유 층(71), 터널 층(72) 그리고 고정 층(73)을 포함한다. 자유 층(71)의 자화 방향과 고정 층(73)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(71)의 자화 방향과 고정 층(73)의 자화 방향이 반-평행(Anti-Parallel) 하면 저항 값이 커진다. 이러한 저항 값에 따라 MTJ 소자(70)에 데이터가 저장될 수 있다.
자화 방향이 수직인 MTJ 소자(70)를 구현하기 위해서, 자유 층(71)과 고정 층(73)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n
이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(71)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 자유 층(71)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정 층(73)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 고정층(73)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 11a 및 도 11b는 도 6의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다. 듀얼 MTJ 소자는 자유 층을 기준으로 양 끝 단에 터널 층과 고정 층이 각각 배치되는 구조를 가진다.
도 11a를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(80)는 제1 고정층(81), 제1 터널 층(82), 자유 층(83), 제2 터널 층(84) 및 제2 고정층(85)을 포함할 수 있다. 제1 및 제2 고정 층들(81, 85)을 구성하는 물질은 도 9a의 고정 층(53)과 유사하고, 제1 및 제2 터널 층들(82, 84)은 도 9a의 터널 층(52)과 유사하고, 자유 층(83)은 도 9a의 자유 층(51)과 유사하다.
제1 고정층(81)의 자화 방향과 제2 고정층(85)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정 층들(81, 85)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(80)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 기입 동작을 수행할 수 있다. 듀얼 MTJ 소자(80)는 제2 터널 층(84)으로 인하여 독출 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터값을 얻을 수 있도록 하는 장점이 있다.
도 11b를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(90)는 제 1 고정 층(91), 제1 터널 층(92), 자유 층(93), 제2 터널 층(94) 및 제2 고정층(95)을 포함한다. 제1 및 제2 고정 층들(91, 95)을 구성하는 물질은 도 10의 고정 층(73)과 유사하고, 제1 및 제2 터널 층들(92, 94)은 도 10의 터널 층(72)와 유사하고, 자유 층(93)은 도 10의 자유 층(71)과 유사하다. 이 때, 제1 고정층(91)의 자화 방향과 제2 고정층(95)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제 2 고정 층들(91, 95)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(90)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 기입 동작을 수행할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 3의 저항성 메모리 장치의 뱅크 어레이들 각각에 구비될 수 있는 메모리 코어를 나타내는 블록도이다.
도 12를 참조하면, 저항성 메모리 장치의 메모리 코어(400)는 적어도 하나의 제1 저항성 메모리 셀(410), 적어도 하나의 제2 저항성 메모리 셀(420), 제1 저항-전압 컨버터(430), 제2 저항 전압 컨버터(440), 비트라인 감지 증폭기(450) 및 프리차지 회로(460)를 포함할 수 있다. 여기서 제1 저항-전압 컨버터(430), 제2 저항 전압 컨버터(440), 비트라인 감지 증폭기(450) 및 프리차지 회로(460)는 감지 증폭 회로(405)를 구성할 수 있다.
제1 저항성 메모리 셀(410)은 워드라인(WLi)과 비트라인(BL) 사이에 연결된다. 제1 저항성 메모리 셀(410)은 비트라인(BL)과 소스 라인(SLi) 사이에 직렬로 연결된 MTJ 소자(MTJ1) 및 셀 트랜지스터(CT1)를 포함한다. 셀 트랜지스터(CT1)의 제1 전극은 MTJ 소자(MTJ1)에 연결되고, 제2 전극은 소스 라인(SLi)에 연결되고, 게이트 전극은 워드라인(WLi)에 연결된다. 소스 라인(SLj)에는 소스 라인 전압(VSL)이 인가된다.
제2 저항성 메모리 셀(420)은 워드라인(WLj)과 상보 비트라인(BLB) 사이에 연결된다. 제2 저항성 메모리 셀(420)은 상보 비트라인(BLB)과 소스 라인(SLj) 사이에 직렬로 연결된 MTJ 소자(MTJ2) 및 셀 트랜지스터(CT2)를 포함한다. 셀 트랜지스터(CT2)의 제1 전극은 MTJ 소자(MTJ2)에 연결되고, 제2 전극은 소스 라인(SLj)에 연결되고, 게이트 전극은 워드라인(WLj)에 연결된다. 소스 라인(SLj)에는 소스 라인 전압(VSL)이 인가된다.
제1 및 제2 저항성 메모리 셀들(410, 420) 각각은 도 6 내지 도 11b를 참조하여 설명한 STT-MRAM 셀 구조를 갖을 수 있다.
제1 저항-전압 컨버터(430)는 제1 노드(N11)에서 제1 저항성 메모리 셀(410)과 병렬로 비트라인(BL)에 결합된다. 제1 저항-전압 컨버터(430)는 독출 칼럼 선택 신호(RCSL)에 기초하여 제1 저항성 메모리 셀(410)의 저항값을 상응하는 데이터 전압으로 변환한다. 제2 저항-전압 컨버터(440)는 제2 노드(N12)에서 제2 저항성 메모리 셀(420)과 병렬로 상보 비트라인(BLB)에 결합된다. 제2 저항-전압 컨버터(440)는 독출 칼럼 선택 신호(RCSL)에 기초하여 제2 저항성 메모리 셀(420)의 저항값을 상응하는 전압으로 변환한다.
비트라인 감지 증폭기(450)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되고, 감지 제어 신호(SAE, SAEB)에 응답하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이를 감지 및 증폭할 수 있다.
프리차지 회로(460)는 비트라인 감지 증폭기(450)와 병렬로 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되고, 제1 및 제2 프리차지 제어 신호(PREC1, PREC2)에 응답하여 프리차지 구간 동안에 비트라인(BL)과 상보 비트라인(BLB)을 프리차지 전압 레벨로 프리차지할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 12의 메모리 코어의 구성을 상세히 나타내는 회로도의 일예이다.
도 12 및 도 13을 참조하면, 저항성 메모리 장치의 메모리 코어(400a)는 적어도 하나의 제1 저항성 메모리 셀(410), 적어도 하나의 제2 저항성 메모리 셀(420), 제1 저항-전압 컨버터(430a), 제2 저항 전압 컨버터(440a), 비트라인 감지 증폭기(450) 및 프리차지 회로(460)를 포함할 수 있다.
제1 저항-전압 컨버터(430a)는 비트라인(BL)과 접지 전압 사이에 직렬로 연결되는 엔모스 트랜지스터들(431, 432, 433)을 포함한다. 엔모스 트랜지스터(431)는 비트라인(BL)에 연결되고, 엔모스 트랜지스터(433)는 접지 전압에 연결되고, 엔모스 트랜지스터(432)는 엔모스 트랜지스터들(431, 433) 사이에 연결된다. 엔모스 트랜지스터(431)의 게이트에는 독출 칼럼 선택 신호(RCSL)이 인가되고, 엔모스 트랜지스터(433)의 게이트에는 바이어스 전압(FBO)이 인가된다. 바이어스 전압(FBO)은 엔모스 트랜지스터(433)를 턴온시킬 수 있는 레벨을 가진다. 엔모스 트랜지스터(432)의 게이트는 자신의 드레인에 연결된다. 즉 엔모스 트랜지스터(432)는 다이오드-연결(diode-connected)된 구조를 갖는다. 따라서 엔모스 트랜지스터(432)는 엔모스 트랜지스터(431)가 턴온되면 선형 영역이 아닌 포화 영역에서 동작하게 된다.
제2 저항-전압 컨버터(440a)는 상보 비트라인(BL)과 접지 전압 사이에 직렬로 연결되는 엔모스 트랜지스터들(441, 442, 443)을 포함한다. 엔모스 트랜지스터(441)는 상보 비트라인(BLB)에 연결되고, 엔모스 트랜지스터(443)는 접지 전압에 연결되고, 엔모스 트랜지스터(442)는 엔모스 트랜지스터들(441, 443) 사이에 연결된다. 엔모스 트랜지스터(441)의 게이트에는 독출 칼럼 선택 신호(RCSL)이 인가되고, 엔모스 트랜지스터(443)의 게이트에는 바이어스 전압(FBO)이 인가된다. 바이어스 전압(FBO)은 엔모스 트랜지스터(443)를 턴온시킬 수 있는 레벨을 가진다. 엔모스 트랜지스터(442)의 게이트는 자신의 드레인에 연결된다. 즉 엔모스 트랜지스터(442)는 다이오드-연결(diode-connected)된 구조를 갖는다. 따라서 엔모스 트랜지스터(442)는 앤모스 트랜지스터(441)가 턴온되며 선형 영역이 아닌 포화 영역에서 동작하게 된다.
비트라인 감지 증폭기(450)는 피모스 트랜지스터들(451, 452, 453) 및 엔모스 트랜지스터들(454, 455, 456)을 포함한다.
피모스 트랜지스터(451)는 내부 전원 전압(VINTA)과 노드(N13) 사이에 연결되고, 게이트로는 감지 제어 신호(SAE)의 반전된 버전인 반전 감지 제어 신호(SAEB)를 인가받는다. 피모스 트랜지스터(452)는 제1 노드(N11)와 노드(N13) 사이에 연결되고, 피모스 트랜지스터(453)는 노드(N13)과 제2 노드(N12) 사이에 연결된다. 엔모스 트랜지스터(454)는 제1 노드(N11)와 노드(N14) 사이에 연결되고, 엔모스 트랜지스터(456)는 노드(N14)와 접지 전압 사이에 연결되고 게이트로는 감지 제어 신호(SAE)를 인가받는다. 엔모스 트랜지스터(455)는 노드(N14)와 제2 노드(N12) 사이에 연결된다. 피모스 트랜지스터(452)와 엔모스 트랜지스터(454)의 게이트들은 공통으로 제2 노드(N12)에서 상보 비트라인(BLB)에 연결된다. 피모스 트랜지스터(453)와 엔모스 트랜지스터(455)의 게이트들은 공통으로 제1 노드(N11)에서 비트라인(BL)에 연결된다. 따라서 피모스 트랜지스터들(452, 453)과 엔모스 트랜지스터들(454, 455)은 크로스-커플드 래치(cross-couple latch)를 구성한다.
피모스 트랜지스터들(452, 453)은 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이를 감지하고, 반전 감지 제어 신호(SAEB)가 로우 레벨로 활성화되면 내부 전원 전압(VINTA)을 이용하여 상기 전압 차이를 증폭한다. 또한 엔모스 트랜지스터들(454, 455)은 상기 전압 차이를 감지하고, 감지 제어 신호(SAE)가 하이 레벨로 활성화되면 접지 전압을 이용하여 상기 전압 차이를 증폭한다.
프리차지 회로(460)는 피모스 트랜지스터들(461, 462, 463)을 포함한다. 피모스 트랜지스터(461)는 제1 노드(N11)와 실질적으로 동일한 노드(N21)와 노드(N23) 사이에 연결되고, 피모스 트랜지스터(462)는 노드(N23)와 제2 노드(N12)와 실질적으로 동일한 노드(N22) 사이에 연결되고, 피모스 트랜지스터(463)는 노드들(N21, N22) 사이에 피모스 트랜지스터들(461, 462)과 병렬로 연결된다. 노드(N23)에는 프리차지 전압(VBL)이 연결된다. 피모스 트랜지스터들(461, 463)의 게이트들에는 제1 프리차지 제어 신호(PREC1)가 공통으로 인가되고, 피모스 트랜지스터(462)의 게이트에는 제2 프리차지 제어 신호(PREC2)가 인가된다.
제2 프리차지 제어 신호(PREC2)는 제1 프리차지 제어 신호(PREC1)와 동시에 활성화되고, 제2 프리차지 제어 신호(PREC2)의 활성화 구간은 제1 프리차지 제어 신호(PREC1)의 활성화 구간보다 길 수 있다. 따라서, 피모스 트랜지스터(461)는 제1 프리차지 제어 신호(PREC1)에 응답하여 비트라인(BL)을 프라차지 전압(VBL) 레벨로 프리차지하고, 피모스 트랜지스터(462)는 제2 프리차지 제어 신호(PREC2)에 응답하여 상보 비트라인(BLB)을 프라차지 전압(VBL) 레벨로 프리차지한다. 상보 비트라인(BLB)이 프리차지되는 구간이 비트라인(BL)이 프리차지되는 구간보다 길 수 있다. 또한 피모스 트랜지스터(463)는 제1 프리차지 제어 신호(PREC1)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 서로 전기적으로 연결시켜 비트라인(BL)과 상보 비트라인(BLB)을 등화시킨다.
도 14는 본 발명의 실시예들에 따른 도 12의 메모리 코어의 구성을 상세히 나타내는 회로도의 다른 예이다.
도 12 및 도 14를 참조하면, 저항성 메모리 장치의 메모리 코어(400b)는 적어도 하나의 제1 저항성 메모리 셀(410), 적어도 하나의 제2 저항성 메모리 셀(420), 제1 저항-전압 컨버터(430b), 제2 저항 전압 컨버터(440b), 비트라인 감지 증폭기(450) 및 프리차지 회로(460)를 포함할 수 있다.
도 14의 메모리 코어(400b)가 도 13의 메모리 코어(400a)와 다른 점은 제1 저항-전압 컨버터(430b) 및 제2 저항 전압 컨버터(440b)의 구성에 있으므로 이에 대하여 상세히 설명한다.
제1 저항-전압 컨버터(430b)는 비트라인(BL)과 전원 전압(VDD) 사이에 직렬로 연결되는 피모스 트랜지스터들(435, 436, 437)을 포함한다. 피모스 트랜지스터(435)는 비트라인(BL)에 연결되고, 피모스 트랜지스터(437)는 전원 전압(VDD)에 연결되고, 피모스 트랜지스터(436)는 피모스 트랜지스터들(435, 437) 사이에 연결된다. 피모스 트랜지스터(435)의 게이트에는 독출 칼럼 선택 신호(RCSL)의 반전된 버전인 반전 독출 칼럼 선택 신호(RCSLB)가 인가되고, 피모스 트랜지스터(433)의 게이트에는 바이어스 전압(FBO')이 인가된다. 바이어스 전압(FBO')은 피모스 트랜지스터(437)를 턴온시킬 수 있는 레벨을 가진다. 피모스 트랜지스터(436)의 게이트는 자신의 드레인에 연결된다. 즉 피모스 트랜지스터(436)는 다이오드-연결(diode-connected)된 구조를 갖는다. 따라서 피모스 트랜지스터(436)는 피모스 트랜지스터(435)가 턴온되면 선형 영역이 아닌 포화 영역에서 동작하게 된다.
제2 저항-전압 컨버터(440b)는 비트라인(BL)과 전원 전압(VDD) 사이에 직렬로 연결되는 피모스 트랜지스터들(445, 446, 447)을 포함한다. 피모스 트랜지스터(445)는 비트라인(BL)에 연결되고, 피모스 트랜지스터(447)는 전원 전압(VDD)에 연결되고, 피모스 트랜지스터(446)는 피모스 트랜지스터들(435, 437) 사이에 연결된다. 피모스 트랜지스터(435)의 게이트에는 반전 독출 칼럼 선택 신호(RCSLB)가 인가되고, 피모스 트랜지스터(447)의 게이트에는 바이어스 전압(FBO')이 인가된다. 바이어스 전압(FBO')은 피모스 트랜지스터(447)를 턴온시킬 수 있는 레벨을 가진다. 피모스 트랜지스터(446)의 게이트는 자신의 드레인에 연결된다. 즉 피모스 트랜지스터(446)는 다이오드-연결(diode-connected)된 구조를 갖는다. 따라서 피모스 트랜지스터(446)는 피모스 트랜지스터(445)가 턴온되면 선형 영역이 아닌 포화 영역에서 동작하게 된다.
도 15는 도 13의 저항성 메모리 장치의 메모리 코어의 동작을 나타내는 타이밍도이다.
도 13 및 도 15를 참조하면, 시간(t0)에 제1 및 제2 프라치지 제어 신호들(PREC1, PREC2)이 활성화되어 비트라인(BL)과 상보 비트라인(BLB)이 비트라인 프리차지 전압(VBL)으로 프리차지되고 등화된다. 시간(t1)에 제1 프리차지 제어 신호(PREC1)이 비활성화되고 워드라인이 인에이블되면, 셀 트랜지스터(CT1)와 MTJ 소자(MTJ1)를 통하여 제1 저항성 메모리 셀(410)로부터 비트라인(BL)으로 전류가 흐르기 시작하다. 이 때, 전류의 양은 MTJ 소자(MTJ1)에 기입된 데이터의 레벨(즉, MTJ 소자(MTJ1)의 저항 상태)에 따라 달라지게 된다. 시간(t2)에 독출 칼럼 선택 신호(RCSL)가 하이 레벨로 활성화되면, 엔모스 트랜지스터(432)가 턴온되고, 엔모스 트랜지스터(432)는 포화 영역에서 동작하게 되어, 제1 노드(N11)로부터 엔모스 트랜지스터들(431, 432, 433)을 통하여 접지 전압 쪽으로 일정한 크기의 전류가 흐르게 된다. 이 경우에, MTJ 소자(MTJ1)가 저저항 상태이면(즉, 제1 저항성 메모리 셀(410)에 데이터'0'이 저장되어 있으면), MTJ 소자(MTJ1)는 비트라인(BL)의 전압 레벨을 높여서 제1 저항-전압 컨버터(430a)를 통해 흐르는 전류를 매치시키려 한다. 따라서 상보 비트라인(BLB)은 프리차지 전압(VBL) 레벨로 유지되고, 비트라인(BL)의 전압 레벨은 증가하게 된다. 이 경우에, MTJ 소자(MTJ1)가 고저항 상태이면(즉, 제1 저항성 메모리 셀(410)에 데이터'1'이 저장되어 있으면), MTJ 소자(MTJ1)는 비트라인(BL)의 전압 레벨을 낮추어서 제1 저항-전압 컨버터(430a)를 통해 흐르는 전류를 매치시키려 한다. 따라서 상보 비트라인(BLB)은 프리차지 전압(VBL) 레벨로 유지되고, 비트라인(BL)의 전압 레벨은 감소하게 된다.
시간(t3)에 제1 감지 제어 신호(SAE)가 활성화되고, 제2 프리차지 제어 신호(PREC2)가 이에 응답하여 로우 레벨로 비활성화되면, 피모스 트랜지스터(451)와 엔모스 트랜지스터(456)는 턴온되고, 비트라인 감지 증폭기(450)는 비트라인(BL)과 상보 비트라인(BLB)의 전압 차이를 증폭하게 된다. 시간(t4)에 독출 칼럼 선택 신호(RCSL)가 로우 레벨로 비활성화되면, 엔모스 트랜지스터(431)는 턴오프된다. 시간(t5)에 워드라인(WLi)이 디스에이블 되면, 셀 트랜지스터(CT1)가 턴오프되어, 제1 저항성 메모리 셀(410)로부터 비트라인(BL)으로 전류가 차단된다. 시간(t6)에 제1 감지 제어 신호(SAE)가 비활성화되어, 비트라인 감지 증폭기(450)는 감지 동작을 완료하고, 시간(t6) 이후에 제1 및 제2 프라치지 제어 신호들(PREC1, PREC2)이 다시 활성화되고 다음의 독출 동작에 대비하여 비트라인(BL)과 상보 비트라인(BLB)이 프리차지 및 등화된다.
도 15에서 제1 케이스(CASE1)는 제1 저항성 메모리 셀(410)에 데이터 '0'이 저장되어 있는 경우, 즉 MTJ 소자(MTJ1)가 저저항 상태인 경우를 나타낸다. 또한, 도 15에서 제2 케이스(CASE2)는 제1 저항성 메모리 셀(410)에 데이터 '1'이 저장되어 있는 경우, 즉 MTJ 소자(MTJ1)가 고저항 상태인 경우를 나타낸다.
도 16은 도 13의 저항성 메모리 장치의 메모리 코어에서 비트라인과 상보 비트라인의 전압 및 제1 저항성 메모리 셀의 전류를 나타낸다.
도 16에서 (a)는 제1 저항성 메모리 셀(410)에 데이터 '0'이 저장되어 있는 경우, 비트라인(BL)과 상보 비트라인(BLB)의 전압 레벨 변화를 나타내고, (b)는 제1 저항성 메모리 셀(410)에 데이터 '1'이 저장되어 있는 경우, 비트라인(BL)과 상보 비트라인(BLB)의 전압 레벨 변화를 나타내고, (c)는 제1 저항성 메모리 셀(410)의 셀 전류를 나타낸다. (c)에서 실선은 제1 저항성 메모리 셀(410)에 데이터 '0'이 저장되어 있는 경우의 셀 전류의 변화를 나타내고, 점선은 제1 저항성 메모리 셀(410)에 데이터 '1'이 저장되어 있는 경우의 셀 전류의 변화를 나타낸다.
도 13 및 도 16을 참조하면, 시간(t21)에 감지 제어 신호(SAE)가 활성화되면, 감지 동작이 시작되고, 시간(t22)에 독출 칼럼 선택 신호(RCSL)가 로우 레벨로 비활성화되면, 제1 저항성 메모리 셀(410)에 데이터 '0'이 저장되어 있는 경우, 제1 저항성 메모리 셀(410)로부터 비트라인(BL)으로 전류가 공급(실선)되고 제1 저항성 메모리 셀(410)에 데이터 '0'이 저장되어 있는 경우, 비트라인(BL)으로부터 제1 저항성 메모리 셀(410)로 전류가 싱킹(점선)됨을 알 수 있다. 시간(t23)에 감지 제어 신호(SAE)가 비활성화되면, 감지 동작이 완료된다.
상술한 바와 같이, 본 발명의 실시예들에 따른 저항성 메모리 장치의 메모리 코어(400)에서는 저항성 메모리 셀에 저장된 데이터에 상응하는 저항값을 상응하는 전압으로 변환하는 저항-전압 컨버터들(430, 440)과 크로스-커플드 래치 구조의 비트라인 감지 증폭기(450)를 구비하여 별도의 기준 전류가 기준 전압을 생성하지 않고도, 공정상의 편차나 신호들의 편차에 관계없이 안정적인 센싱 마진을 확보할 수 있어 성능을 향상시킬 수 있고, 간단한 구조의 비트라인 감지 증폭기(450)로 인하여 집적도를 향상시킬 수 있다. 또한 프리차지 회로(460)가 상보 비트라인(BLB)을 비트라인(BL)보다 더 긴 시간 동안 프리차지 전압(VBL) 레벨로 유지함으로써 감지 동작시에 기준 전압으로서의 역할을 안정적으로 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 저항성 메모리 장치의 배치를 나타낸다.
도 17을 참조하면, 저항성 메모리 장치(500)는 4개의 뱅크 어레이(510)들을 포함할 수 있다. 뱅크 어레이(510)들 각각에는 복수의 STT-MRAM 셀들을 포함하는 복수의 서브 어레이 블록이 배치될 수 있다. 각 뱅크 어레이(510)마다 로우 디코더(RD, 520) 와 칼럼 디코더(CD, 530)가 인접하게 배치된다. 또한, 저항성 메모리 장치(500)의 가장자리와 가운데 위치한 주변(peripheral) 영역에는 외부와 통신하는 데 이용하기 위한 패드들(PAD)이 배치될 수 있다. 또한, 저항성 메모리 장치(500)의 가운데 위치한 주변(peripheral) 영역에 소스라인 전압 생성기(541, 542)가 배치될 수 있다. 로우 디코더, 컬럼 디코더, 소스라인 전압 발생기 등은 주변 회로를 이룬다.
도 17의 실시예에는 2 개의 소스라인 전압 생성기(541, 542)가 도시되어 있지만, 소스라인 전압 생성기는 뱅크 어레이들마다 독립적으로 소스라인 구동전압을 공급하도록 뱅크 어레이의 수만큼 소스라인 전압 발생기를 구비할 수도 있다.
로우 디코더(520)는 뱅크 어레이(510)의 워드라인(WL) 방향으로 배치되고, 칼럼 디코더(530)는 뱅크 어레이(510)의 비트라인(BL) 방향으로 배치될 수 있다. 또한 이웃하는 두 뱅크 어레이에 각각 할당된 로우 디코더들(520)은 서로 근접하게 배치되어 컨트롤 라인(미도시)을 공유할 수 있도록 할 수 있다.
도 18은 도 17의 뱅크 어레이의 배치를 나타낸다.
도 18을 참조하면, 뱅크 어레이(510)에는 제1 방향(D1)으로 I개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인과, 복수의 워드라인과, 비트라인과 워드라인이 교차하는 지점에 위치하는 복수의 STT-MRAM 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWD)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWD)에는, 서브 워드라인 드라이버들이 배치될 수 있다.
제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역들(BLSAB)에는, 저항성 메모리 셀에 저장된 데이터를 감지하기 위한 비트라인 센스 앰프 회로들이 배치될 수 있다. 즉 비트라인 감지 증폭기 영역들(BLSAB)에는 도 12의 감지 증폭 회로(405)들이 배치될 수 있다. 즉 비트라인 감지 증폭기 영역(BLSAB)에는 제1 및 제2 저항-전압 컨버터들, 비트라인 감지 증폭기 및 프리차지 회로가 배치될 수 있다.
도 19는 본 발명의 실시예들에 따른 도 18의 부분(500)을 보다 상세히 나타내는 일예이다.
도 18 및 도 19를 참조하면, 뱅크 어레이(510)의 부분(550a)에는 서브 어레이 블록들(551a, 553a, 555a) 및 비트라인 감지 증폭기 영역들(552a, 554a)이 배치될 수 있다. 서브 어레이 블록(551a)에서 활성화된 메모리 셀들(AMC)은 비트라인 감지 증폭기 영역(552a)의 감지 증폭 회로들(S/A)에 연결될 수 있다. 서브 어레이 블록(553a)에서 활성화된 메모리 셀들(AMC)은 인접하는 비트라인 감지 증폭기 영역들(551a, 554a)의 감지 증폭 회로들(S/A)에 연결될 수 있다. 또한 서브 어레이 블록(555a)에서 활성화된 메모리 셀들(AMC)은 비트라인 감지 증폭기 영역(554a)의 감지 증폭 회로들(S/A)에 연결될 수 있다. 비활성화된 메모리 셀들(DMC)은 감지 증폭 회로들(S/A)에 연결되지 않는다.
도 19에서 하나의 비트라인 감지 증폭기 영역(552a)의 감지 증폭 회로(S/A)를 기준으로 할 때, 비트라인(BL)에 연결되는 하나의 활성화된 저항성 메모리 셀과 상보 비트라인(BLB)에 연결되는 다른 하나의 활성화된 저항성 메모리 셀은 서로 다른 서브 어레이 블록에 속한다. 따라서 도 19는 오픈 비트라인 구조를 나타낸다.
저항성 메모리 장치(500)가 도 19와 같은 오픈 비트라인 구조를 채택하는 경우, 셀 어레이 블록이 차지하는 면적이 감소하여 집적도를 향상시킬 수 있다. 도 19와 같은 오픈 비트라인 구조를 채택하는 경우의 메모리 장치에서는 비트라인과 상보 비트라인의 균등한 로딩을 위하여 사용하지 않는 에지 서브 어레이 블록을 포함할 수도 있는데, 저항성 메모리 장치(500)는 도 13의 프리차지 회로(460)를 채택하여 상보 비트라인의 프리차지 레벨을 안정적으로 유지할 수 있어, 에지 서브 어레이 블록을 포함하지 않아도 된다.
도 20은 본 발명의 실시예들에 따른 도 18의 부분(500)을 보다 상세히 나타내는 일예이다.
도 18 및 도 20을 참조하면, 뱅크 어레이(510)의 부분(550b)에는 서브 어레이 블록들(551b, 553b, 555b) 및 비트라인 감지 증폭기 영역들(552b, 554b)이 배치될 수 있다. 서브 어레이 블록(551b)에서 활성화된 메모리 셀들(AMC)의 일부가 비트라인 감지 증폭기 영역(552b)의 감지 증폭 회로들(S/A)에 연결될 수 있다. 서브 어레이 블록(553b)에서 활성화된 메모리 셀들(AMC)은 인접하는 비트라인 감지 증폭기 영역들(551b, 554b)의 감지 증폭 회로들(S/A)에 연결될 수 있다. 또한 서브 어레이 블록(555b)에서 활성화된 메모리 셀들(AMC)의 일부가 비트라인 감지 증폭기 영역(554b)의 감지 증폭 회로들(S/A)에 연결될 수 있다.
도 20에서 하나의 비트라인 감지 증폭기 영역(552b)의 감지 증폭 회로(S/A)를 기준으로 할 때, 비트라인(BL)에 연결되는 하나의 활성화된 저항성 메모리 셀과 상보 비트라인(BLB)에 연결되는 다른 하나의 활성화된 저항성 메모리 셀은 동일한 서브 어레이 블록에 속한다. 따라서 도 20은 폴디드folded) 비트라인 구조를 나타낸다.
저항성 메모리 장치(500)가 도 20과 같은 폴디드 비트라인 구조를 채택하는 경우, 노이즈 면역 특성이 향상된다.
도 21은 본 발명의 실시예들에 따른 저항성 메모리 장치의 데이터 감지 방법을 나타내는 흐름도이다.
도 3 내지 도 16 및 도 21을 참조하면, 저항성 메모리 장치의 데이터를 감지하기 위하여 적어도 하나의 제1 저항성 메모리 셀(410)이 결합되는 비트라인(BL)과 적어도 하나의 제2 저항성 메모리 셀(420)이 결합되는 상보 비트라인(BL)을 프리차지한다(S110). 여기서 제1 저항성 메모리 셀(410)과 제2 저항성 메모리 셀(420) 각각은 상술한 바와 같이 (MTJ) 소자 및 셀 트랜지스터(CT)를 포함하는 STT-MRAM 셀일 수 있다. 이러한 프리차지 동작은 제1 및 제2 프라치지 제어 신호들(PREC1, PREC2)에 응답하여 프리차지 회로(460)에 의하여 수행될 수 있다. 이 경우에, 상보 비트라인(BL)의 프리차지 구간은 비트라인(BL)의 프리차지 구간보다 길 수 있다. 제1 저항성 메모리 셀(410)에 저장된 데이터를 판독하기 위하여 제1 저항성 메모리 셀(410)에 연결되는 선택 워드라인(WLi)에 워드라인 구동 전압을 인가하여 선택 워드라인(WLi)을 인에이블시킨다(S120). 제1 저항-전압 컨버터(430a)의 엔모스 트랜지스터(431)의 게이트에 인가되는 독출 칼럼 선택 신호(RCSL)을 활성화하여 제1 저항성 메모리 셀(410)의 저항을 상응하는 전압으로 변환한다(S130). 상기 변환된 전압을 비트라인 감지 증폭기(450)를 이용하여 감지 증폭하여 제1 저항성 메모리 셀(410)에 저장된 데이터를 판독한다(S140). 이 경우에, 도 15를 참조하여 설명한 바와 같이, MTJ 소자(MTJ1)가 저저항 상태이면(즉, 제1 저항성 메모리 셀(410)에 데이터'0'이 저장되어 있으면), 비트라인(BL)의 전압 레벨은 증가하게 된다. 또한 MTJ 소자(MTJ1)가 고저항 상태이면(즉, 제1 저항성 메모리 셀(410)에 데이터'1'이 저장되어 있으면), 비트라인(BL)의 전압 레벨은 감소하게 된다.
도 22는 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 구조도이다.
도 22에 도시된 바와 같이, 저항성 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 저항성 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 17 내지 도 20을 참조하여 설명한 바와 같이 복수의 서브 어레이 블록들을 포함할 수 있고, 복수의 서브 어레이 블록들 각각은 도 6 내지 도 11b를 참조하여 설명한 바와 같이 복수의 저항성 메모리 셀들을 구비할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
한편, 제n 반도체 레이어(620)는, 저항성 메모리 셀 어레이를 포함하는 메모리 영역(621)과 메모리 영역(621)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 감지 증폭 회로(6221)등이 배치되는 주변회로 영역(622)을 구비할 수 있다. 감지 증폭 회로(6221)는 도 12 내지 도 16을 참조하여 설명한 바와 같이, 제1 및 제2 저항-전압 컨버터들, 비트라인 감지 증폭기 및 프리차지 회로를 포함하여, 별도의 기준 전류나 기준 전압을 생성하지 않고도, 공정상의 편차나 신호들의 편차에 관계없이 안정적인 센싱 마진을 확보할 수 있어 성능을 향상시킬 수 있고, 간단한 구조로 인하여 집적도를 향상시킬 수 있다.
도 23은 도 22에서 반도체 레이어들의 구조를 나타낸다.
도 23에서는 도 22에서 반도체 레이어(LAk)의 구조를 구체적으로 나타내었지만, 다른 반도체 레이어들(LA2~LA(k-1)) 각각의 구조도 반도체 레이어(LAk)와 유사하다.
도 23을 참조하면, 제k 반도체 레이어(LAk)는 복수 개(예컨대, m+1 개)의 비트라인들(BLk0~BLkn)이 x축 방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있고, 복수개(예컨대, n+1 개)의 워드라인들(WLk0~WLkn)이 y축 방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있다. 또한 각 워드라인들(WLk0~WLkn)과 각 비트라인들(BLk0~BLkn)의 교차점에는 저항성 메모리 셀(RMC)이 각각 배치된다. 저항성 메모리 셀(RMC)은 도 6내지 도 11b를 참조하여 설명한 바와 같이 STT-MRAM 셀로 구현될 수 있다. 또한 도시되지는 않았지만, 제k 반도체 레이어(LAk)의 주변 영역에는 도 12 내지 도 16을 참조하여 설명한 바와 같이 감지 증폭 회로가 배치될 수 있다.
도 24는 본 발명의 실시예에 따른 저항성 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 24를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 저항성 메모리 장치(RTRAM, 730)를 포함할 수 있다. 저항성 메모리 장치(730)는 도 3의 저항성 메모리 장치(200a)로 구현될 수 있다. 예컨대, 저항성 메모리 장치(730)는 MRAM 칩으로 구현될 수 있다. 또한, 각각의 저항성 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 저항성 메모리 장치(200a)를 포함할 수 있다. 따라서 저항성 메모리 장치는 도 5 내지 도 11b를 참조하여 설명한 바와 같이 복수의 STT-MRAM 셀들로 구현되는 셀 어레이와 주변 영역에 배치되는 감지 증폭 회로를 포함할 수 있다. 감지 증폭 회로는 도 12 내지 도 16을 참조하여 설명한 바와 같이, 제1 및 제2 저항-전압 컨버터들, 비트라인 감지 증폭기 및 프리차지 회로를 포함하여, 별도의 기준 전류나 기준 전압을 생성하지 않고도, 공정상의 편차나 신호들의 편차에 관계없이 안정적인 센싱 마진을 확보할 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 25는 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 25를 참조하면, 메모리 시스템(710)은 광 연결 장치들(711, 712)과 컨트롤러(720) 그리고 저항성 메모리 장치(RTRAM(resistive type memory device), 713)를 포함한다. 광 연결 장치들(711, 712)은 컨트롤러(720)와 저항성 메모리 장치(730)를 상호 연결한다(interconnect). 컨트롤러(720)는 컨트롤 유닛(721), 제1 송신부(722), 제1 수신부(724)를 포함한다. 컨트롤 유닛(721)은 제1 전기 신호(SN1)를 제1 송신부(722)로 전송한다. 제1 전기 신호(SN1)는 저항성 메모리 장치(730)로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다.
제1 송신부(722)는 제1 광 변조기(723)를 포함하고, 제1 광 변조기(723)는 제1 전기 신호(SN1)를 제1 광 송신신호(OTP1EC)로 변환하여 광 연결 장치(711)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(711)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(724)는 제1 광 복조기(725)를 포함하고, 제1 광 복조기(725)는 광 연결 장치(712)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(721)으로 전송한다.
저항성 메모리 장치(730)는 제2 수신부(731), STT_MRAM 셀을 포함하는 메모리 영역(735) 및 제2 송신부(733)를 포함한다. 제2 수신부(731)는 제2 광 복조기(732)를 포함하고, 제2 광 복조기(732)는 광 연결 장치(711)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(735)으로 전송한다.
메모리 영역(735)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 STT-MRAM 셀에 기입하거나 메모리 영역(735)으로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(733)로 전송한다. 메모리 영역(735)에는 상술한 바와 같이 복수의 저항성 메모리 셀들과 제1 및 제2 저항-전압 컨버터들, 비트라인 감지 증폭기 및 프리차지 회로로 구성되는 감지 증폭 회로가 배치될 수 있다. 따라서 저항성 메모리 장치(713)는 별도의 기준 전류나 기준 전압을 생성하지 않고도, 공정상의 편차나 신호들의 편차에 관계없이 안정적인 센싱 마진을 확보할 수 있어 성능을 향상시킬 수 있고, 간단한 구조로 인하여 집적도를 향상시킬 수 있다. 제2 전기 신호(SN2)는 컨트롤러(720)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(733)는 제2 광변조기(734)를 포함하고, 제2 광변조기(734)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(712)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(712)를 통하여 시리얼 통신으로 전송된다.
도 26은 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 26을 참조하면, 서버 시스템(770)은 메모리 컨트롤러(772) 및 복수의 메모리 모듈들(773)을 구비한다. 각각의 메모리 모듈(773)은 복수의 저항성 메모리 칩들(774)을 포함할 수 있다. 저항성 메모리 칩(774)은 STT-MRAM 셀들과 STT-MRAM 셀들의 데이터를 감지하는 감지 증폭 회로를 포함할 수 있다. 여기서 감지 증폭 회로는 제1 및 제2 저항-전압 컨버터들, 비트라인 감지 증폭기 및 프리차지 회로로 구성될 수 있다. 따라서 저항성 메모리 칩(774)은 별도의 기준 전류나 기준 전압을 생성하지 않고도, 공정상의 편차나 신호들의 편차에 관계없이 안정적인 센싱 마진을 확보할 수 있어 성능을 향상시킬 수 있고, 간단한 구조로 인하여 집적도를 향상시킬 수 있다.
서버 시스템(770)은 제1 회로 기판(771)의 소켓들(775)에 제2 회로 기판(776)이 결합되는 구조를 가질 수 있다. 서버 시스템(770)은 신호 채널 별로 하나의 제2회로 기판(776)이 제1 회로 기판(771)과 연결되는 채널 구조를 가질 수 있다.
한편, 메모리 모듈들(743)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(770)은 전-광 변환 유닛(777)을 더 포함할 수 있으며, 메모리 모듈들(773) 각각은 광-전 변환 유닛(778)을 더 포함할 수 있다.
메모리 컨트롤러(772)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(777)에 접속된다. 전-광 변환 유닛(777)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(772)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(777)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(773)은 광 채널(OC)을 통하여 전-광 변환 유닛(777)과 접속된다. 메모리 모듈(773)로 인가된 광 신호는 광-전 변환 유닛(778)을 통해 전기적 신호로 변환되어 저항성 메모리 칩들(774)로 전달될 수 있다. 이와 같은 광연결 메모리 모듈들로 구성된 서버 시스템(770)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 27은 본 발명의 실시예들에 따른 저항성 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 27을 참조하면, 컴퓨팅 시스템(800)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨팅 시스템(800)은 시스템 버스(805)에 전기적으로 연결되는 저항성 메모리 시스템(810), 중앙 처리 장치(CPU, 820), RAM(830), 사용자 인터페이스(840) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850)을 포함할 수 있다. 컴퓨팅 시스템(800)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera ImageProcessor: CIS), 입출력 장치 등을 더 포함할 수 있다.
사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(840) 또는 모뎀(850)을 통해 제공되거나 중앙 처리 장치(820)에 의해서 처리된 데이터는 저항성 메모리 시스템(810)에 저장될 수 있다.
저항성 메모리 시스템(810)은 저항성 메모리 장치(RTRAM, 812)와 메모리 컨트롤러(811)를 포함할 수 있다. 저항성 메모리 장치(812)에는 중앙 처리 장치(820)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 저항성 메모리 장치(812)는 복수의 STT-MRAM 셀들과 STT-MRAM 셀들의 데이터를 감지하기 위한 감지 증폭 회로를 포함할 수 있다. 여기서 감지 증폭 회로는 제1 및 제2 저항-전압 컨버터들, 비트라인 감지 증폭기 및 프리차지 회로로 구성될 수 있다. 따라서 저항성 메모리 장치(812)는 별도의 기준 전류나 기준 전압을 생성하지 않고도, 공정상의 편차나 신호들의 편차에 관계없이 안정적인 센싱 마진을 확보할 수 있어 성능을 향상시킬 수 있고, 간단한 구조로 인하여 집적도를 향상시킬 수 있다.
컴퓨팅 시스템(800)이 무선 통신을 수행하는 장비인 경우, 컴퓨팅 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000
과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(740)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
시스템에는 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데, 본 발명의 실시예에 따른 저항성 메모리 시스템 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, 저항성 메모리 장치에서는 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨팅 시스템 구조가 단순해질 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 다른 예를 나타내는 블록도이다.
도 28을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 21에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 저항성 메모리 장치들을 포함할 수 있다. 상기 저항성 메모리 장치들 각각은 복수의 STT-MRAM 셀들과 STT-MRAM 셀들의 데이터를 감지하기 위한 감지 증폭 회로를 포함할 수 있다. 여기서 감지 증폭 회로는 제1 및 제2 저항-전압 컨버터들, 비트라인 감지 증폭기 및 프리차지 회로로 구성될 수 있다. 따라서 저항성 메모리 장치들 각각은 별도의 기준 전류나 기준 전압을 생성하지 않고도, 공정상의 편차나 신호들의 편차에 관계없이 안정적인 센싱 마진을 확보할 수 있어 성능을 향상시킬 수 있고, 간단한 구조로 인하여 집적도를 향상시킬 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 저항성 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 비트라인에 결합되는 적어도 하나의 제1 저항성 메모리 셀;
    제1 노드에서 상기 제1 저항성 메모리 셀과 병렬로 상기 비트라인에 결합되고, 상기 비트라인과 접지 전압 사이에 직렬로 연결되는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터가 독출 칼럼 선택 신호에 기초하여 턴-온되면 상기 제2 트랜지스터는 포화 영역에서 동작하여 상기 제1 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환하는 제1 저항-전압 컨버터; 및
    상기 제1 노드에서 상기 비트라인과 연결되고, 제2 노드에서 상보 비트라인과 연결되며, 감지 제어 신호에 응답하여 상기 비트라인과 상기 상보 비트라인의 전압 차이를 감지 및 증폭하는 비트라인 감지 증폭기를 포함하는 저항성 메모리 장치의 메모리 코어.
  2. 제1항에 있어서, 상기 제1 저항성 메모리 셀은,
    상기 비트라인에 연결되는 제1 단자를 구비하는 자기 터널 접합(magnetic tunnel junction(MTJ), 이하 엠티제이) 소자; 및
    상기 엠티제이 소자의 제2 단자에 연결되는 제1 전극, 워드라인에 연결되는 게이트 전극 및 소스 라인에 연결되는 제2 전극을 구비하는 셀 트랜지스터를 포함하는 저항성 메모리 장치의 메모리 코어.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는 상기 비트라인에 연결되는 제1 엔모스 트랜지스터를 포함하고,
    상기 제3 트랜지스터는 상기 접지 전압에 연결되는 제3 엔모스 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 상기 제1 엔모스 트랜지스터와 상기 제3 엔모스 트랜지스터 사이에 연결되는 제2 엔모스 트랜지스터를 포함하는 저항성 메모리 장치의 메모리 코어.
  4. 제3항에 있어서,
    상기 제1 엔모스 트랜지스터의 게이트에는 상기 독출 칼럼 선택 신호가 인가되고, 상기 제3 엔모스 트랜지스터의 게이트에는 바이어스 전압이 인가되고, 상기 제2 엔모스 트랜지스터는 다이오드 연결되고,
    상기 독출 칼럼 선택 신호에 응답하여 상기 제1 엔모스 트랜지스터가 턴-온되면, 상기 제2 엔모스 트랜지스터는 포화 영역에서 동작하는 것을 저항성 메모리 장치의 메모리 코어.
  5. 제1항에 있어서,
    상기 제1 트랜지스터는 상기 비트라인에 연결되는 제1 피모스 트랜지스터를 포함하고,
    상기 제3 트랜지스터는 전원 전압에 연결되는 제3 피모스 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 상기 제1 피모스 트랜지스터와 상기 제3 피모스 트랜지스터 사이에 연결되는 제2 피모스 트랜지스터를 포함하는 저항성 메모리 장치의 메모리 코어.
  6. 제5항에 있어서,
    상기 제1 피모스 트랜지스터의 게이트에는 상기 독출 칼럼 선택 신호의 반전된 버전이 인가되고, 상기 제3 피모스 트랜지스터의 게이트에는 바이어스 전압이 인가되고, 상기 제2 피모스 트랜지스터는 다이오드 연결되고,
    상기 독출 칼럼 선택 신호의 반전된 버전에 응답하여 상기 제1 피모스 트랜지스터가 턴-온되면, 상기 제2 피모스 트랜지스터는 포화 영역에서 동작하는 것을 저항성 메모리 장치의 메모리 코어.
  7. 제1항에 있어서,
    상기 감지 증폭기와 병렬로 상기 제1 노드와 상기 제2 노드 사이에 연결되고, 제1 및 제2 프리차지 제어 신호에 응답하여 프리차지 구간 동안에 상기 비트라인과 상기 상보 비트라인을 프리차지 전압 레벨로 프리차지하는 프리차지 회로를 더 포함하는 저항성 메모리 장치의 메모리 코어.
  8. 제7항에 있어서, 상기 프리차지 회로는
    상기 제1 노드와 프리차지 전압이 연결되는 제3 노드 사이에 연결되는 제1 피모스 트랜지스터;
    상기 제3 노드와 상기 제2 노드 사이에 연결되는 제2 피모스 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에 상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터와 병렬로 연결되는 제3 피모스 트랜지스터를 포함하는 저항성 메모리 장치의 메모리 코어.
  9. 제8항에 있어서,
    상기 제1 피모스 트랜지스터의 게이트와 상기 제3 피모스 트랜지스터의 게이트에는 상기 제1 프리차지 제어 신호가 인가되고, 상기 제2 피모스 트랜지스터의 게이트에는 상기 제2 프리차지 제어 신호가 인가되는 저항성 메모리 장치의 메모리 코어.
  10. 제9항에 있어서,
    상기 제2 프리차지 제어 신호는 상기 제1 프리차지 제어 신호와 동시에 활성화되고, 상기 제2 프리차지 제어 신호의 활성화 구간은 상기 제1 프리차지 제어 신호의 활성화 구간보다 긴 저항성 메모리 장치의 메모리 코어.
  11. 제1항에 있어서, 상기 비트라인 감지 증폭기는
    상기 제1 노드와 제3 노드 사이에 연결되는 제1 피모스 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되는 제2 피모스 트랜지스터;
    내부 전원 전압과 상기 제3 노드 사이에 연결되는 제3 피모스 트랜지스터;
    상기 제1 노드와 제4 노드 사이에 연결되는 제1 엔모스 트랜지스터;
    상기 제2 노드와 상기 제4 노드 사이에 연결되는 제2 엔모스 트랜지스터; 및
    상기 제4 노드와 접지 전압 사이에 연결되는 제3 엔모스 트랜지스터를 포함하고,
    상기 제1 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터의 게이트는 상기 제2 노드에 공통으로 연결되고, 상기 제2 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 게이트는 상기 제1 노드에 공통으로 연결되는 저항성 메모리 장치의 메모리 코어.
  12. 제11항에 있어서,
    상기 제3 엔모스 트랜지스터의 게이트에는 상기 감지 제어 신호가 인가되고, 상기 제3 피모스 트랜지스터의 게이트에는 상기 감지 제어 신호의 반전된 버전이 인가되고,
    상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터는 상기 전압 차이를 감지하고, 상기 내부 전원 전압을 이용하여 상기 전압 차이를 증폭하는 저항성 메모리 장치의 메모리 코어.
  13. 제1항에 있어서,
    상기 상보 비트라인에 결합되는 적어도 하나의 제2 저항성 메모리 셀: 및
    상기 제2 노드에서 상기 제2 저항성 메모리 셀과 병렬로 상기 상보 비트라인에 결합되고, 상기 독출 칼럼 선택 신호에 기초하여 상기 제2 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환하는 제2 저항-전압 컨버터를 더 포함하는 저항성 메모리 장치의 메모리 코어.
  14. 복수의 서브 어레이 블록들과 상기 복수의 서브 어레이 블록들과 인접하게 배치되는 복수의 비트라인 감지 증폭기 영역들을 구비하는 저항성 셀 어레이를 포함하고,
    상기 복수의 서브 어레이 블록들 중 적어도 하나는
    비트라인에 결합되는 적어도 하나의 제1 저항성 메모리 셀; 및
    상보 비트라인에 결합되는 적어도 하나의 제2 저항성 메모리 셀을 포함하고,
    상기 복수의 비트라인 감지 증폭기 영역들 중 하나는
    제1 노드에서 상기 제1 저항성 메모리 셀과 병렬로 상기 비트라인에 결합되고, 상기 비트라인과 접지 전압 사이에 직렬로 연결되는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터가 독출 칼럼 선택 신호에 기초하여 턴-온되면 상기 제2 트랜지스터는 포화 영역에서 동작하여 상기 제1 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환하는 제1 저항-전압 컨버터; 및
    상기 제1 노드에서 상기 비트라인과 연결되고, 제2 노드에서 상기 상보 비트라인과 연결되며, 감지 제어 신호에 응답하여 상기 비트라인과 상기 상보 비트라인의 전압 차이를 감지 및 증폭하는 비트라인 감지 증폭기를 포함하는 저항성 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 저항성 메모리 셀 및 상기 제2 저항성 메모리 셀은 각각 상기 복수의 서브 어레이 블록들 중 상기 비트라인 감지 증폭기에 인접한 두 개의 서로 다른 서브 어레이 블록들에 배치되는 저항성 메모리 장치.
  16. 제14항에 있어서,
    상기 제1 저항성 메모리 셀 및 상기 제2 저항성 메모리 셀은 각각 상기 복수의 서브 어레이 블록들 중 상기 비트라인 감지 증폭기에 인접한 하나의 서브 어레이 블록에 배치되는 저항성 메모리 장치.
  17. 제14항에 있어서,
    상기 저항성 메모리 장치는 MRAM(magnetic random access memory), RRAM(resistive random access memory), PRAM(phase change random access memory) 및 FRAM(ferroelectric random access memory) 중 어느 하나인 저항성 메모리 장치.
  18. 제14항에 있어서,
    상기 제1 저항성 메모리 셀 및 상기 제2 저항성 메모리 셀 각각은 자기 터널 접합(magnetic tunnel junction(MTJ),) 소자 및 셀 트랜지스터를 포함하는 STT-MRAM(Spin Transfer Torque Magneto-resistive Random Access Memory) 셀이고,
    상기 복수의 감지 증폭기 영역들 중 하나는 상기 제2 노드에서 상기 제2 저항성 메모리 셀과 병렬로 상기 상보 비트라인에 결합되고, 상기 독출 칼럼 선택 신호에 기초하여 상기 제2 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환하는 제2 저항-전압 컨버터를 더 포함하는 저항성 메모리 장치.
  19. 제14항에 있어서, 상기 제1 저항성 메모리 셀은,
    상기 비트라인에 연결되는 제1 단자를 구비하는 자기 터널 접합(magnetic tunnel junction(MTJ) 이하 '엠티제이') 소자; 및
    상기 엠티제이 소자의 제2 단자에 연결되는 제1 전극, 워드라인에 연결되는 게이트 전극 및 소스 라인에 연결되는 제2 전극을 구비하는 셀 트랜지스터를 포함하고,
    상기 비트라인 감지 증폭기와 병렬로 상기 제1 노드와 상기 제2 노드 사이에 연결되고, 제1 및 제2 프리차지 제어 신호에 응답하여 프리차지 구간 동안에 상기 비트라인과 상기 상보 비트라인을 프리차지 전압 레벨로 프리차지하는 프리차지 회로를 더 포함하는 저항성 메모리 장치.
  20. 저항성 메모리 장치의 데이터 감지 방법으로서,
    적어도 하나의 제1 저항성 메모리 셀이 결합되는 비트라인과 적어도 하나의 제2 저항성 메모리 셀이 결합되는 상보 비트라인을 프리차지하는 단계;
    상기 제1 저항성 메모리 셀이 연결되는 선택 워드라인을 활성화시키는 단계;
    독출 칼럼 선택 신호를 활성화하여 상기 제1 저항성 메모리 셀과 병렬로 상기 비트라인에 결합되는 저항-전압 컨버터에 인가하여 상기 제1 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환하는 단계; 및
    상기 변환된 전압을 비트라인 감지 증폭기를 이용하여 감지 및 증폭하여 상기 제1 저항성 메모리 셀에 저장된 데이터를 판별하는 단계를 포함하고,
    상기 저항-전압 컨버터는 상기 비트라인과 접지 전압 사이에 직렬로 연결되는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터가 상기 독출 칼럼 선택 신호에 기초하여 턴-온되면 상기 제2 트랜지스터는 포화 영역에서 동작하여 상기 제1 저항성 메모리 셀의 저항 값을 상기 상응하는 전압으로 변환하는 저항성 메모리 장치의 데이터 감지 방법.
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