KR101325234B1 - 자기 메모리 장치 - Google Patents

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KR101325234B1
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박용식
송윤흡
길규현
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한양대학교 산학협력단
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Abstract

자기 메모리 장치가 개시된다. 자기 메모리 장치는 비트라인 및 소스라인에 인가되는 전류에 따른 자기저항 소자의 저항변화에 기초하여 데이터를 저장하는 메모리셀과, 메모리셀과 병렬연결되고, 메모리셀의 데이터를 읽기 위한 미리 설정된 기준전압을 제공하는 기준셀과, 구동신호에 기초하여 메모리셀 및 기준셀에 전류를 공급하는 구동부와, 메모리셀과 기준셀 사이의 데이터라인에 연결되어 메모리셀의 자기저항 소자의 저항 변화를 감지하여 천이검출신호를 출력하는 천이 검출부와, 천이검출신호에 기초하여 구동신호의 펄스폭을 제어하고 구동신호를 형성하기 위한 쓰기 제어부를 포함하여 구성된다. 따라서, 메모리셀에 데이터가 쓰여진 후에 낭비되는 전력을 감소시킬 수 있고, 쓰기 오류를 방지할 수 있고, 이후의 쓰기 동작을 연속적으로 수행하여 쓰기 동작에 소요되는 시간을 감소시킬 수 있다.

Description

자기 메모리 장치{MAGNETIC MEMORY DEVICE}
본 발명은 자기 메모리 장치에 관한 것으로, 더욱 상세하게는 스핀 전달 토크형(Spin Transfer Torque: STT) 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM)에 관한 것이다.
대표적인 차세대 메모리 소자인 스핀 전달 토크 자기저항 메모리(STT-MRAM), 상변화 메모리(Phase Change RAM: PCRAM), 저항 메모리(Resistive RAM: ReRAM) 등은 모두 저항성 메모리 소자이다.
PCRAM이나 ReRAM은 물질의 결정질 또는 비 결정질 상태에 따라 서로 다른 자기저항성을 갖게 되는 특성을 이용한 메모리 소자이며, STT-MRAM은 샌드위치된 강자성체 구조에 양쪽의 자화방향에 따라 서로 다른 자기저항성을 갖게 되는 특성을 이용한 메모리 소자이다.
특히, STT-MRAM은 쓰기 동작에서 전류의 방향과 전류밀도에 따라 저장되는 정보가 달라지게 되며, STT-MRAM에 인가되는 전류의 크기에 따라 읽기 동작과 쓰기 동작이 구분되는 특징이 있다.
따라서, STT-MRAM에 인가되는 전류밀도가 충분히 큰 경우에 전류 방향에 해당하는 정보가 저장되는 쓰기 동작이 수행되고, 그 이하의 전류밀도에서는 읽기 동작이 수행된다.
특히, STT-MRAM에 이미 저장된 정보를 쓰기 동작으로 변경하려면 상대적으로 큰 전류밀도가 필요하며, 결과적으로 쓰기 동작을 수행하는데 소요되는 시간이 늘어날수록 매우 큰 전력을 소모하게 된다.
구체적으로, STT-MRAM은 전류의 크기와 전류의 인가 시간에 의존하는 쓰기 동작 특성을 갖기 때문에 큰 전류를 이용하는 경우에는 쓰기 동작을 빠르게 수행할 수 있으나, 자기저항 소자의 브레이크다운(breakdown)을 야기할 수 있고, 작은 전류를 이용하는 경우에는 쓰기 동작을 수행하는데 소요되는 시간이 늘어나므로 고속동작에 적합하지 않게 된다.
상기와 같은 이유로, STT-MRAM의 경우에 제한된 크기의 전류를 일정시간 동안 인가하여 쓰기 동작을 수행할 수 밖에 없고, 이 경우에 쓰기 동작에서 소비되는 전력이 크다는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 쓰기 동작에서 소모되는 전력을 감소시킬 수 있는 자기 메모리 장치를 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 자기 메모리 장치는, 비트라인 및 소스라인에 인가되는 전류에 따른 자기저항 소자의 저항변화에 기초하여 데이터를 저장하는 메모리셀과, 상기 메모리셀과 병렬연결되고, 상기 메모리셀의 데이터를 읽기 위한 미리 설정된 기준전압을 제공하는 기준셀과, 구동신호에 기초하여 상기 메모리셀 및 상기 기준셀에 전류를 공급하는 구동부와, 상기 메모리셀과 상기 기준셀 사이의 데이터라인에 연결되어 상기 메모리셀의 자기저항 소자의 저항 변화를 감지하여 천이검출신호를 출력하는 천이 검출부와, 상기 천이검출신호에 기초하여 상기 구동신호의 펄스폭을 제어하고 상기 구동신호를 형성하기 위한 쓰기 제어부를 포함하여 구성된다.
여기서, 천이 검출부는 상기 자기저항 소자의 양단 전압 및 미리 설정된 기준전압을 기초로 상기 메모리셀의 자기저항 소자의 저항 변화를 감지하여 천이검출신호를 출력할 수 있다.
또한, 자기 메모리 장치는 상기 비트라인과 상기 소스라인에 연결되어 상기 자기저항 소자의 양단 전압 및 상기 미리 설정된 기준전압을 상기 천이 검출부로 제공하는 스위칭부를 더 포함할 수 있다.
여기서, 스위칭부는 상기 메모리셀의 비트라인과 데이터라인 사이 및 상기 메모리셀의 소스라인과 상기 데이터라인에 연결되고, 상기 구동신호에 기초하여 제어되는 제1 스위칭부와, 상기 기준셀의 비트라인과 데이터라인 사이 및 상기 기준셀의 소스라인과 상기 데이터라인에 연결되고, 상기 구동신호에 기초하여 제어되는 제2 스위칭부를 포함할 수 있다.
또한, 기준셀은 상기 비트라인과 연결되는 기준 자기저항 소자와, 상기 기준 자기저항 소자와 상기 소스라인 사이에 연결되어 게이트가 워드라인과 연결되는 스위칭 소자를 포함할 수 있다.
여기서, 기준 자기저항 소자는 상기 메모리셀의 자기저항 소자의 제1 데이터에 대응하는 저저항보다 크고, 상기 메모리셀의 자기저항 소자의 제2 데이터에 대응하는 고저항보다 작은 저항을 가질 수 있다.
또한, 구동부는 상기 메모리셀의 상기 비트라인에 연결된 제1 구동부와, 상기 메모리셀의 상기 소스라인에 연결된 제2 구동부와, 상기 기준셀의 상기 비트라인에 연결된 제3 구동부와, 상기 기준셀의 상기 소스라인에 연결된 제4 구동부를 포함할 수 있고, 상기 제1 구동부 및 상기 제2 구동부는 상기 메모리셀에 전류를 공급하고, 상기 제3 구동부 및 상기 제4 구동부는 상기 기준셀에 전류를 공급할 수 있다.
또한, 천이 검출부는 상기 구동신호가 인에이블된 후 상기 자기저항 소자의 양단 전압과 상기 미리 설정된 기준전압을 비교하여 상기 자기저항 소자의 양단 전압이 천이되는 시점에서 천이되는 비교신호를 출력하는 비교기와, 상기 비교신호가 천이되는 시점에서 미리 설정된 펄스폭으로 인에이블되는 상기 천이검출신호를 생성하는 펄스생성기를 포함할 수 있다.
여기서, 펄스생성기는 상기 비교신호를 제공받아 상기 비교신호를 상기 미리 설정된 펄스폭에 대응되는 시간만큼 지연시킨 지연비교신호를 출력하는 지연기와, 상기 지연비교신호 및 상기 비교신호를 제공받아 상기 비교신호가 천이되는 시점에서 인에이블되고, 상기 지연비교신호가 천이되는 시점에서 디스에이블되는 천이검출신호를 출력하는 논리조합수단을 포함할 수 있다.
여기서, 논리조합수단은 상기 지연비교신호 및 상기 비교신호를 제공받아 배타적 논리합 연산하는 배타적 오아게이트일 수 있다.
상기와 같은 본 발명에 따른 자기 메모리 장치에 따르면, 메모리셀의 자기저항 소자의 저항 변화를 감지하여 천이검출신호를 생성하고, 생성된 천이검출신호를 이용하여 구동신호의 펄스폭을 제어하므로, 메모리셀에 쓰고자 하는 데이터가 쓰여진 후(자기저항 소자의 저항의 상태가 변화된 후)에 메모리셀에 인가되는 구동신호를 디스에이블시켜 쓰기 동작을 종료하여 메모리셀에 데이터가 쓰여진 후에 낭비되는 전력을 감소시킬 수 있다.
또한, 천이검출신호의 펄스폭을 사용환경에 따라 적절히 조절하여 쓰기 오류를 방지할 수 있다.
또한, 천이검출신호를 쓰기 동작의 완료 신호로 이용함으로써 이후의 쓰기 동작을 연속적으로 수행하여 쓰기 동작에 소요되는 시간을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치의 구성을 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 자기 메모리 장치의 천이 검출부의 구성을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 자기 메모리 장치의 동작 타이밍도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치의 구성을 나타내는 회로도이고, 도 2는 본 발명의 일 실시예에 따른 자기 메모리 장치의 천이 검출부의 구성을 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 자기 메모리 장치(1000)는 천이 검출부(400)에서 생성된 천이검출신호(TD)를 이용하여 구동신호(Φ1, Φ2, Φ1b, Φ2b)를 제어함으로써 쓰기 동작에서 소비되는 전력을 감소시킬 수 있다.
상기 구동신호들 중에서 Φ1b는 구동신호 Φ1가 반전된 양상을 갖는 신호이며, Φ2b는 구동신호 Φ2가 반전된 양상을 갖는 신호를 의미한다.
자기 메모리 장치(1000)는 메모리셀(100), 기준셀(200), 구동부(300), 천이 검출부(400) 및 쓰기 제어부(500)를 포함한다.
메모리셀(100)은 비트라인(BL) 및 소스라인(SL)에 인가되는 전류에 따라 자기저항 소자(MTJ)에 데이터를 읽는 동작이나, 쓰는 동작을 수행할 수 있고, 비트라인(BL)과 소스라인(SL) 사이에 연결된다.
메모리셀(100)은 비트라인(BL)과 연결되는 자기저항 소자(Magnetic Tunnel Junction: MTJ) 및 자기저항 소자(MTJ)와 소스라인(SL) 사이에 연결되어 게이트가 워드라인(WL)과 연결되는 스위칭 소자를 포함할 수 있다.
스위칭 소자는 NMOS 트랜지스터, PMOS 트랜지스터가 사용될 수 있으나, NMOS 트랜지스터를 사용하는 것이 바람직하나 이에 한정되는 것은 아니다.
기준셀(200)은 메모리셀(100)의 데이터를 읽기 위한 미리 설정된 기준전압을 제공할 수 있고, 메모리셀(100)과 병렬로 연결된다. 또한, 미리 설정된 기준전압은 기준셀(200)의 자기저항 소자(MTJ_ref)의 저항값에 따라 변할 수 있다.
예를 들어, 기준셀(200)의 기준 자기저항 소자(MTJ_ref)의 저항은 메모리셀(100)의 저저항 상태의 자기저항 소자(MTJ)의 제1 데이터(예를 들어, '0')에 대응하는 저저항보다 크고, 메모리셀(100)의 고저항 상태의 자기저항 소자(MTJ)의 제2 데이터(예를 들어, '1')에 대응하는 고저항보다 작게 설정될 수 있다. 또한, 상기 미리 설정된 기준전압은 상기 기준셀(200)의 기준 자기저항 소자(MTJ_ref)의 저항값에 따라 변하게 된다.
기준셀(200)은 비트라인(BLb)과 연결되는 기준 자기저항 소자(MTJ_ref) 및 기준 자기저항 소자(MTJ_ref)와 소스라인(SLb) 사이에 연결되어 게이트가 워드라인(WL)과 연결되는 스위칭 소자를 포함할 수 있다.
스위칭 소자는 NMOS 트랜지스터, PMOS 트랜지스터가 사용될 수 있으나, NMOS 트랜지스터를 사용하는 것이 바람직하나 이에 한정되는 것은 아니다.
구동부(300)는 메모리셀(100)과 기준셀(200)의 양단에 구비되고, 쓰기 제어부(500)에서 제공된 구동신호(Φ1, Φ2, Φ1b, Φ2b)에 기초하여 메모리셀(100) 및 기준셀(200)에 전류를 공급할 수 있다.
구동부(300)는 메모리셀(100)의 비트라인(BL)에 전류를 공급하는 제1 구동부(310), 메모리셀(100)의 소스라인(SL)에 전류를 공급하는 제2 구동부(320), 기준셀(200)의 비트라인(BLb)에 전류를 공급하는 제3 구동부(330) 및 기준셀(200)의 소스라인(SLb)에 전류를 공급하는 제4 구동부(340)를 포함할 수 있다.
제1 구동부(310)는 2개의 트랜지스터들로 구성될 수 있고, 2개의 트랜지스터들은 스위칭 동작을 통하여 비트라인(BL)에 공급전압(VDD) 또는 그라운드전압(GND)을 공급할 수 있다. 예를 들어, PMOS 트랜지스터(MW1P)는 공급전압(VDD)과 메모리셀(100)이 연결된 비트라인(BL) 사이에 연결되고, 게이트에 인가되는 제3 구동신호(Φ1b)에 의해 온/오프 동작을 수행할 수 있다. 또한, NMOS 트랜지스터(MW1N)는 그라운드(GND)와 메모리셀(100)이 연결된 비트라인(BL) 사이에 연결되고, 게이트에 인가되는 제2 구동신호(Φ2)에 의해 온/오프 동작을 수행할 수 있다.
제2 구동부(320)는 2개의 트랜지스터들로 구성될 수 있고, 2개의 트랜지스터들은 스위칭 동작을 통하여 소스라인(SL)에 공급전압(VDD) 또는 그라운드전압(GND)을 공급할 수 있다. 예를 들어, PMOS 트랜지스터(MW2P)는 공급전압(VDD)과 메모리셀(100)이 연결된 소스라인(SL) 사이에 연결되고, 게이트에 인가되는 제4 구동신호(Φ2b)에 의해 온/오프 동작을 수행할 수 있다. 또한, NMOS 트랜지스터(MW2N)는 그라운드(GND)와 메모리셀(100)이 연결된 소스라인(SL) 사이에 연결되고, 게이트에 인가되는 제1 구동신호(Φ1)에 의해 온/오프 동작을 수행할 수 있다.
제3 구동부(330)는 2개의 트랜지스터들로 구성될 수 있고, 2개의 트랜지스터들은 스위칭 동작을 통하여 비트라인(BLb)에 공급전압(VDD) 또는 그라운드전압(GND)을 공급할 수 있다. 예를 들어, PMOS 트랜지스터(MW3P)는 공급전압(VDD)과 기준셀(200)이 연결된 비트라인(BLb) 사이에 연결되고, 게이트에 인가되는 제3 구동신호(Φ1b)에 의해 온/오프 동작을 수행할 수 있다. 또한, NMOS 트랜지스터(MW3N)는 그라운드(GND)와 기준셀(200)이 연결된 비트라인(BLb) 사이에 연결되고, 게이트에 인가되는 제2 구동신호(Φ2)에 의해 온/오프 동작을 수행할 수 있다.
제4 구동부(340)는 2개의 트랜지스터들로 구성될 수 있고, 2개의 트랜지스터들은 스위칭 동작을 통하여 소스라인(SLb)에 공급전압(VDD) 또는 그라운드전압(GND)을 공급할 수 있다. 예를 들어, PMOS 트랜지스터(MW4P)는 공급전압(VDD)과 기준셀(200)이 연결된 소스라인(SLb) 사이에 연결되고, 게이트에 인가되는 제4 구동신호(Φ2b)에 의해 온/오프 동작을 수행할 수 있다. 또한, NMOS 트랜지스터(MW4N)는 그라운드(GND)와 기준셀(200)이 연결된 소스라인(SLb) 사이에 연결되고, 게이트에 인가되는 제1 구동신호(Φ1)에 의해 온/오프 동작을 수행할 수 있다.
구체적으로, 상기 구동부(300)의 동작을 설명하면, 비트라인(BL)에서 소스라인(SL)으로 전류를 공급하는 경우에 제3 구동신호(Φ1b)가 로우레벨이되고, PMOS 트랜지스터(MW1P)가 턴온되어 메모리셀(100)의 비트라인(BL)에는 공급전압(VDD)이 인가되고, 제1 구동신호(Φ1)가 하이레벨이되고, NMOS 트랜지스터(MW2N)가 턴온되어 메모리셀(100)의 소스라인(SL)에는 그라운드전압(GND)이 인가되어 상기 제1 및 제2 구동부(310, 320)가 메모리셀(100)에 비트라인(BL)에서 소스라인(SL) 방향으로 전류를 공급하게 된다.
또한, 기준셀(200)은 상기 제3 구동신호(Φ1b)가 로우레벨이되고, PMOS 트랜지스터(MW3P)가 턴온되어 기준셀(200)의 비트라인(BLb)에는 공급전압(VDD)이 인가되고, 제1 구동신호(Φ1)가 하이레벨이되고, NMOS 트랜지스터(MW4N)가 턴온되어 기준셀(200)의 소스라인(SLb)에는 그라운드전압(GND)이 인가되어 상기 제3 및 제4 구동부(330, 340)가 기준셀(200)에 비트라인(BLb)에서 소스라인(SLb) 방향으로 전류를 공급하게 된다.
한편, 소스라인(SL)에서 비트라인(BL)으로 전류를 공급하는 경우에는 제2 구동신호(Φ2)가 하이레벨이되고, NMOS 트랜지스터(MW1N)가 턴온되어 메모리셀(100)의 비트라인(BL)에는 그라운드전압(GND)이 인가되고, 제4 구동신호(Φ2b)가 로우레벨이되고, PMOS 트랜지스터(MW2P)가 턴온되어 메모리셀(100)의 소스라인(SL)에는 공급전압(VDD)이 인가되어 상기 제1 및 제2 구동부(310, 320)가 메모리셀(100)에 소스라인(SL)에서 비트라인(BL)으로 전류를 공급하게 된다.
또한, 기준셀(200)은 제2 구동신호(Φ2)가 하이레벨이되고, NMOS 트랜지스터(MW3N)가 턴온되어 기준셀(200)의 비트라인(BLb)에는 그라운드전압(GND)이 인가되고, 제4 구동신호(Φ2b)가 로우레벨이되고, PMOS 트랜지스터(MW4P)가 턴온되어 기준셀(200)의 소스라인(SLb)에는 공급전압(VDD)이 인가되어 상기 제3 및 제4 구동부(330, 340)가 기준셀(200)에 소스라인(SLb)에서 비트라인(BLb)으로 전류를 공급하게 된다.
따라서, 메모리셀(100)에 전류가 인가되는 경로가 형성되는 경우에 자기저항 소자(MTJ)의 저항 상태에 따라 비트라인(BL) 또는 소스라인(SL)의 전압은 변화된다. 변화된 전압은 후술할 천이 검출부(400)에서 감지된다.
천이 검출부(400)는 메모리셀(100)과 기준셀(200) 사이의 데이터라인(DL, DLb)에 연결되어 자기저항 소자(MTJ)의 양단의 전압 및 미리 설정된 기준전압을 기초로 메모리셀(100)의 자기저항 소자(MTJ)의 저항 변화를 감지하여 천이검출신호(TD)를 출력할 수 있다.
천이 검출부(400)는 비교기(410) 및 펄스생성기(420)를 포함할 수 있다.
비교기(410)는 구동신호(Φ1, Φ2, Φ1b, Φ2b)가 인에이블된 후 자기저항 소자(MTJ)의 양단 전압과 미리 설정된 기준전압을 비교하여 자기저항 소자(MTJ)의 양단 전압이 천이되는 시점에서 천이되는 비교신호를 출력할 수 있다.
여기서, 비교기(410)는 자기저항 소자(MTJ)의 양단 전압과 미리 설정된 기준 전압을 비교하기 위한 OP-AMP가 될 수 있다.
펄스생성기(420)는 비교신호가 천이되는 시점에서 미리 설정된 펄스폭으로 인에이블되는 천이검출신호(TD)를 생성할 수 있다.
펄스생성기(420)는 지연기(421) 및 논리조합수단(422)을 포함할 수 있다.
지연기(421)는 비교신호를 미리 설정된 펄스폭에 대응되는 시간만큼 지연시킨 지연비교신호를 출력할 수 있다.
논리조합수단(422)은 지연비교신호 및 비교신호를 제공받아 비교신호가 천이되는 시점에서 인에이블되고, 지연비교신호가 천이되는 시점에서 디스에이블되는 천이검출신호(TD)를 출력할 수 있다.
여기서, 논리조합수단(422)은 지연비교신호 및 비교신호를 배타적 논리합 연산하는 배타적 오아게이트(XOR)가 될 수 있다.
하기의 표는 천이 검출부(400)에서 천이검출신호(TD)가 생성되는 것을 설명하기 위한 진리표를 나타낸다.
Figure 112012008447325-pat00001
상기의 진리표를 설명하면, 비교기(410)는 메모리셀(100)의 자기저항 소자(MTJ)의 저항 변화를 감지한 경우에 하이레벨을 비교신호로 출력하고, 저항 변화가 감지되지 않은 경우에 로우레벨의 비교신호를 출력한다.
펄스생성기(420)는 비교신호와 상기 비교신호를 미리 설정된 펄스폭에 대응되는 시간만큼 지연시킨 지연비교신호를 비교하여 상기 비교신호와 상기 지연비교신호 사이에 변화가 발생된 경우에 하이레벨을 갖는 천이검출신호(TD)를 출력하게 된다. 따라서, 천이검출신호(TD)가 하이레벨인 경우에 메모리셀(100)의 자기저항 소자(MTJ)의 저항이 변화됨을 감지할 수 있다.
쓰기 제어부(500)는 천이검출신호(TD)에 기초하여 구동신호(Φ1, Φ2, Φ1b, Φ2b)의 펄스폭을 제어할 수 있다.
구체적으로, 쓰기 제어부(500)는 상기 천이 검출부(400)로부터 제공받은 천이검출신호(TD)에 따라 예를 들어, 제1 구동신호(Φ1) 및 제2 구동신호(Φ2)의 펄스폭을 제어하여 상기 제1 구동신호(Φ1) 및 제2 구동신호(Φ2)의 인에이블시간을 조절함으로써 쓰기 동작에서 낭비되는 전력을 감소시킬 수 있다.
또한, 본 발명의 본질을 벗어나지 않는 한 쓰기 제어부(500)가 천이검출신호(TD)에 기초하여 구동신호를 제어하는 예를 들어, 라이트 인에이블신호의 인에이블시간을 조절하고, 라이트 인에이블신호가 상기 구동신호의 인에이블시간을 조절하는 것 또한 본 발명의 권리범위에 포함된다.
한편, 자기 메모리 장치(1000)는 비트라인(BL,BLb)과 소스라인(SL,SLb)에 연결되어 자기저항 소자(MTJ)의 양단 전압 및 미리 설정된 기준전압을 천이 검출부(400)로 제공하는 스위칭부(600)를 더 포함할 수 있다.
또한, 스위칭부(600)는 메모리셀(100)의 자기저항 소자(MTJ)의 양단 전압 및 미리 설정된 기준전압이 공급전압(VDD), 그라운드전압(GND) 또는 공급전압(VDD)의 절반인 전압 등 미리 설정된 전압레벨의 범위에서 비교될 수 있도록 비교기(410)에 입력되는 전압의 범위를 제한할 수 있다.
스위칭부(600)는 제1 스위칭부(610) 및 제2 스위칭부(620)를 포함할 수 있다.
제1 스위칭부(610)는 메모리셀(100)의 비트라인(BL) 및 데이터라인(DL) 사이에 연결되고, 게이트에 제1 구동신호(Φ1)가 인가되는 MOS 트랜지스터(Msw1)와, 메모리셀(100)의 소스라인(SL) 및 데이터라인(DL) 사이에 연결되고, 게이트에 제2 구동신호(Φ2)가 인가되는 MOS 트랜지스터(Msw2)를 포함할 수 있다.
제2 스위칭부(620)는 기준셀(200)의 비트라인(BLb) 및 데이터라인(DLb) 사이에 연결되고, 게이트에 제1 구동신호(Φ1)가 인가되는 MOS 트랜지스터(Msw3)와, 기준셀(200)의 소스라인(SLb) 및 데이터라인(DLb) 사이에 연결되고, 게이트에 제2 구동신호(Φ2)가 인가되는 MOS 트랜지스터(Msw4)를 포함할 수 있다.
구체적으로, 스위칭부(600)의 동작을 살펴보면, 메모리셀(100)에 인가되는 전류가 비트라인(BL)에서 소스라인(SL)으로 제공되는 경우에 제1 구동신호(Φ1)가 인에이블되고, 제2 구동신호(Φ2)가 디스에이블되므로, 제1 스위칭부(610)의 MOS 트랜지스터(Msw1)와 제2 스위칭부(620)의 MOS 트랜지스터(Msw3)가 턴온되어, 데이터라인(DL, DLb)에 인가되는 메모리셀(100)의 자기저항 소자(MTJ)의 양단 전압 및 미리 설정된 기준전압이 공급전압(VDD)레벨의 범위에서 비교될 수 있도록 비교기(410)에서 비교되는 전압의 범위를 제한할 수 있다.
또한, 메모리셀(100)에 인가되는 전류가 소스라인(SL)에서 비트라인(BL)으로 제공되는 경우에도 제1 구동신호(Φ1)가 디스에이블되고, 제2 구동신호(Φ2)가 인에이블되므로, 제1 스위칭부(610)의 MOS 트랜지스터(Msw2)와 제2 스위칭부(620)의 MOS 트랜지스터(Msw4)가 턴온되어, 데이터라인(DL, DLb)에 인가되는 메모리셀(100)의 자기저항 소자(MTJ)의 양단 전압 및 미리 설정된 기준전압이 공급전압(VDD)레벨의 범위에서 비교될 수 있도록 비교기(410)에서 비교되는 전압의 범위를 제한할 수 있다.
상술한 바와 같이, 스위칭부(600)가 비교기(410)에서 비교되는 전압의 범위를 미리 설정된 전압레벨의 범위를 예를 들어, 공급전압(VDD), 그라운드전압(GND), 공급전압(VDD)의 절반인 전압 등으로 제한함으로써 비교기(410)를 용이하게 설계할 수 있다.
도 3은 본 발명의 일 실시예에 따른 자기 메모리 장치의 동작 타이밍도이다.
도 3을 참조하면, WL은 워드라인에 인가되는 전압을 나타내고, Φ1은 제1 구동신호를 나타내고, Φ2는 제2 구동신호를 나타내고, IMTJ는 자기저항 소자(MTJ)에 인가되는 전류를 나타내고, RMTJ는 자기저항 소자(MTJ)의 저항값을 나타내고, VMTJ는 자기저항 소자(MTJ)의 양단 전압을 나타낸다.
또한, 도 3의 IMTJ 의 (-) 전류 상태는 전류가 소스라인(SL)에서 비트라인(BL)으로 공급된다는 의미이고, VMTJ의 (-) 전압 상태는 소스라인(SL)이 비트라인(BL)보다 전압이 높음을 의미한다.
자기 메모리 장치의 동작을 구체적으로 살펴보면, 메모리셀의 자기저항 소자에 제2 데이터(데이터 '1')를 쓰려고 하는 경우에 워드라인에 전압이 인가되어 특정 메모리셀 및 특정 기준셀이 선택되고, 제1 구동신호(Φ1)가 인에이블되어, 메모리셀의 자기저항 소자에 비트라인에서 소스라인 방향으로 전류가 공급된다.
그 다음에, 전류가 자기저항 소자에 공급되고 약 5ns후에 자기저항 소자의 저항 변화(저저항에서 고저항으로)가 발생되고, 비교기가 상기 저항 변화에 상응하는 자기저항 소자의 양단 전압의 변화를 감지하여 비교신호가 로우레벨에서 하이레벨로 인에이블되고, 지연비교신호와 비교신호의 논리연산으로 상기 비교신호가 로우레벨에서 하이레벨로 천이되는 시점에서 하이레벨로 천이되고, 상기 지연비교신호가 로우레벨에서 하이레벨로 천이되는 시점에서 로우레벨로 천이되는 천이검출신호(TD)가 출력된다.
상기 천이검출신호(TD)가 하이레벨에서 로우레벨로 천이되고 일정시간 후에 자기저항 소자에 전류를 공급하는 것을 제어하는 제1 구동신호(Φ1)를 하이레벨에서 로우레벨로 디스에이블시키게 된다.
또한, 메모리셀의 자기저항 소자에 제1 데이터(데이터 '0')를 쓰려고 하는 경우에 워드라인에 전압이 인가되어 특정 메모리셀 및 특정 기준셀이 선택되고, 제2 구동신호(Φ2)가 인에이블되어, 메모리셀의 자기저항 소자에 소스라인에서 비트라인 방향으로 전류가 공급된다.
전류가 자기저항 소자에 공급되고 약 5ns후에 자기저항 소자의 저항 변화(고저항에서 저저항으로)가 발생되고, 비교기가 상기 저항 변화에 상응하는 자기저항 소자의 양단 전압의 변화를 감지하여 비교신호가 하이레벨에서 로우레벨로 디스에이블되고, 지연비교신호와 비교신호의 논리연산으로 상기 비교신호가 하이레벨에서 로우레벨로 천이되는 시점에서 하이레벨로 천이되고, 상기 지연비교신호가 하이레벨에서 로우레벨로 천이되는 시점에서 로우레벨로 천이되는 천이검출신호(TD)가 출력된다.
상기 천이검출신호(TD)가 하이레벨에서 로우레벨로 천이되고 일정시간 후에 자기저항 소자에 전류를 공급하는 것을 제어하는 제2 구동신호(Φ2)를 하이레벨에서 로우레벨로 디스에이블시키게 된다.
즉, 자기저항 소자의 저항 변화를 감지한 천이검출신호(TD)를 이용하여 구동신호의 펄스폭을 제어함으로써 쓰기 동작에서 소모되는 전력을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 메모리셀 200: 기준셀
300: 구동부 310: 제1 구동부
320: 제2 구동부 330: 제3 구동부
340: 제4 구동부 400: 천이 검출부
410: 비교기 420: 펄스생성기
421: 지연기 422: 배타적 오아게이트
500: 쓰기 제어부

Claims (10)

  1. 자기저항 소자를 포함하고 비트라인 및 소스라인에 인가되는 전류에 따른 상기 자기저항 소자의 저항변화에 기초하여 데이터를 저장하는 메모리셀;
    상기 메모리셀과 병렬연결되고, 미리 설정된 기준전압을 제공하는 기준셀;
    구동신호에 기초하여 상기 메모리셀 및 상기 기준셀에 전류를 공급하는 구동부;
    상기 메모리셀과 상기 기준셀 사이에 연결된 데이터라인에 연결되어 상기 메모리셀의 자기저항 소자의 저항 변화를 감지하여 천이검출신호를 출력하는 천이 검출부; 및
    상기 천이검출신호에 기초하여 상기 구동신호의 펄스폭을 제어하고 상기 구동신호를 형성하기 위한 쓰기 제어부를 포함하는 자기 메모리 장치.
  2. 청구항 1에 있어서,
    상기 천이 검출부는,
    상기 자기저항 소자의 양단 전압 및 미리 설정된 기준전압을 기초로 상기 메모리셀의 자기저항 소자의 저항 변화를 감지하여 천이검출신호를 출력하는 것을 특징으로 하는 자기 메모리 장치.
  3. 청구항 2에 있어서,
    상기 자기 메모리 장치는,
    상기 비트라인과 상기 소스라인에 연결되어 상기 자기저항 소자의 양단 전압 및 상기 미리 설정된 기준전압을 상기 천이 검출부로 제공하는 스위칭부를 더 포함하는 것을 특징으로 하는 자기 메모리 장치.
  4. 청구항 3에 있어서,
    상기 스위칭부는,
    상기 메모리셀의 비트라인과 데이터라인 사이 및 상기 메모리셀의 소스라인과 상기 데이터라인에 연결되고, 상기 구동신호에 기초하여 제어되는 제1 스위칭부; 및
    상기 기준셀의 비트라인과 데이터라인 사이 및 상기 기준셀의 소스라인과 상기 데이터라인에 연결되고, 상기 구동신호에 기초하여 제어되는 제2 스위칭부를 포함하는 것을 특징으로 하는 자기 메모리 장치.
  5. 청구항 1에 있어서,
    상기 기준셀은,
    상기 비트라인과 연결되는 기준 자기저항 소자; 및
    상기 기준 자기저항 소자와 상기 소스라인 사이에 연결되어 게이트가 워드라인과 연결되는 스위칭 소자를 포함하는 것을 특징으로 하는 자기 메모리 장치.
  6. 청구항 5에 있어서,
    상기 기준 자기저항 소자는,
    상기 메모리셀의 자기저항 소자의 제1 데이터에 대응하는 저저항보다 크고, 상기 메모리셀의 자기저항 소자의 제2 데이터에 대응하는 고저항보다 작은 저항을 갖는 것을 특징으로 하는 자기 메모리 장치.
  7. 청구항 1에 있어서,
    상기 구동부는,
    상기 메모리셀의 상기 비트라인에 연결된 제1 구동부;
    상기 메모리셀의 상기 소스라인에 연결된 제2 구동부;
    상기 기준셀의 상기 비트라인에 연결된 제3 구동부; 및
    상기 기준셀의 상기 소스라인에 연결된 제4 구동부를 포함하고,
    상기 제1 구동부 및 상기 제2 구동부는 상기 메모리셀에 전류를 공급하고, 상기 제3 구동부 및 상기 제4 구동부는 상기 기준셀에 전류를 공급하는 것을 특징으로 하는 자기 메모리 장치.
  8. 청구항 2에 있어서,
    상기 천이 검출부는,
    상기 구동신호가 인에이블된 후 상기 자기저항 소자의 양단 전압과 상기 미리 설정된 기준전압을 비교하여 상기 자기저항 소자의 양단 전압이 천이되는 시점에서 천이되는 비교신호를 출력하는 비교기; 및
    상기 비교신호가 천이되는 시점에서 미리 설정된 펄스폭으로 인에이블되는 상기 천이검출신호를 생성하는 펄스생성기를 포함하는 것을 특징으로 하는 자기 메모리 장치.
  9. 청구항 8에 있어서,
    상기 펄스생성기는,
    상기 비교신호를 제공받아 상기 비교신호를 상기 미리 설정된 펄스폭에 대응되는 시간만큼 지연시킨 지연비교신호를 출력하는 지연기; 및
    상기 지연비교신호 및 상기 비교신호를 제공받아 상기 비교신호가 천이되는 시점에서 인에이블되고, 상기 지연비교신호가 천이되는 시점에서 디스에이블되는 천이검출신호를 출력하는 논리조합수단을 포함하는 것을 특징으로 하는 자기 메모리 장치.
  10. 청구항 9에 있어서,
    상기 논리조합수단은,
    상기 지연비교신호 및 상기 비교신호를 제공받아 배타적 논리합 연산하는 배타적 오아게이트인 것을 특징으로 하는 자기 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150127371A (ko) * 2014-05-07 2015-11-17 한양대학교 산학협력단 저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치 및 이에 있어서 쓰기 동작 제어 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102237735B1 (ko) * 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
KR102212755B1 (ko) * 2014-07-31 2021-02-05 삼성전자주식회사 전압 발생기 및 이를 포함하는 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004234707A (ja) 2002-12-04 2004-08-19 Sharp Corp 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP2005018916A (ja) 2003-06-26 2005-01-20 Toshiba Corp 磁気ランダムアクセスメモリ
JP2006277822A (ja) 2005-03-29 2006-10-12 Nec Corp 磁気ランダムアクセスメモリ及びその動作方法
WO2007015358A1 (ja) 2005-08-02 2007-02-08 Nec Corporation 磁気ランダムアクセスメモリ及びその動作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004234707A (ja) 2002-12-04 2004-08-19 Sharp Corp 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP2005018916A (ja) 2003-06-26 2005-01-20 Toshiba Corp 磁気ランダムアクセスメモリ
JP2006277822A (ja) 2005-03-29 2006-10-12 Nec Corp 磁気ランダムアクセスメモリ及びその動作方法
WO2007015358A1 (ja) 2005-08-02 2007-02-08 Nec Corporation 磁気ランダムアクセスメモリ及びその動作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150127371A (ko) * 2014-05-07 2015-11-17 한양대학교 산학협력단 저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치 및 이에 있어서 쓰기 동작 제어 방법
KR102204667B1 (ko) * 2014-05-07 2021-01-18 한양대학교 산학협력단 저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치 및 이에 있어서 쓰기 동작 제어 방법

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