KR20190139082A - 메모리 장치의 비트 에러율 균등화 방법 - Google Patents

메모리 장치의 비트 에러율 균등화 방법 Download PDF

Info

Publication number
KR20190139082A
KR20190139082A KR1020180065658A KR20180065658A KR20190139082A KR 20190139082 A KR20190139082 A KR 20190139082A KR 1020180065658 A KR1020180065658 A KR 1020180065658A KR 20180065658 A KR20180065658 A KR 20180065658A KR 20190139082 A KR20190139082 A KR 20190139082A
Authority
KR
South Korea
Prior art keywords
memory
ecc
word line
tile
information data
Prior art date
Application number
KR1020180065658A
Other languages
English (en)
Inventor
오은주
김무성
김영식
이용준
이정호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180065658A priority Critical patent/KR20190139082A/ko
Priority to US16/358,884 priority patent/US11126497B2/en
Priority to EP19174519.9A priority patent/EP3579235B1/en
Priority to CN201910423205.3A priority patent/CN110580926A/zh
Priority to SG10201904982VA priority patent/SG10201904982VA/en
Publication of KR20190139082A publication Critical patent/KR20190139082A/ko
Priority to US17/478,597 priority patent/US20220004455A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 장치의 비트 에러율 균등화 방법이 개시된다. 메모리 장치는 정보 데이터 및 정보 데이터의 패리티 비트가 포함된 코드워드를 메모리 셀 어레이에 기입할 때, 메모리 셀들의 저항 산포 특성에 따라 ECC 인터리빙 동작을 선택적으로 수행한다. ECC 인터리빙 동작은 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 제1 ECC 서브 섹터 및 제2 ECC 서브 섹터로 구분하고, 제1 ECC 서브 섹터는 비트 에러율이 높은 제1 메모리 영역의 제1 워드라인에 연결된 메모리 셀들에 기입하고, 제2 ECC 서브 섹터는 비트 에러율이 낮은 제2 메모리 영역의 제2 워드라인에 연결된 메모리 셀들에 기입한다.

Description

메모리 장치의 비트 에러율 균등화 방법 {Memory device and method for equalizing bit error rates}
본 발명은 불휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 비트 에러율 균등화를 통하여 에러 정정 회로의 부담을 줄일 수 있는 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 메모리 시스템에 관한 것이다.
불휘발성 메모리 장치로서, PRAM(Phase change RAM), RRAM(Resistive RAM), MRAM(Magnetic RAM) 등과 같은 저항성 메모리들이 알려져 있다. 저항성 메모리들은 저항 상태의 변화에 의해 데이터를 저장하는 가변 저항 소자를 메모리 셀로서 이용하고 있다. 저항성 메모리들을 구성하는 물질들의 공통점은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항값이 가변되며, 전류 또는 전압이 차단되어도 그 저항값을 그대로 유지하는 불휘발성 특성을 가진다는 것이다.
그런데, PRAM 메모리 셀의 위치에 따라 가변 저항 소자의 저항값이 일정하지 않아 비트 에러 발생 빈도가 달라질 수 있다. ECC(Error Correction Code) 회로는 PRAM으로부터 읽은 데이터의 비트 에러를 검출하고 정정할 수 있다. 그러나, ECC 회로가 정정할 수 있는 비트 에러 수는 제한되어 있기 때문에, ECC 회로는 검출된 비트 에러 수가 정정 용량 내이면 비트 에러를 정정할 수 있지만, 정정 용량 밖이면 정정할 수 없다. 이와 같이, 비트 에러율 불균형은 ECC 회로의 정정 용량을 정하는데 큰 부담이 될 수 있다.
본 발명의 목적은 비트 에러율 균등화를 통하여 에러 정정 회로의 부담을 줄일 수 있는 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 메모리 시스템을 제공하는 데 있다.
본 발명의 실시예들에 따른 메모리 장치의 동작 방법은, 정보 데이터 및 정보 데이터의 패리티 비트가 포함된 코드워드를 수신하는 단계, 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 적어도 2개의 ECC 서브 섹터들로 구분하는 단계, 그리고 코드워드를 메모리 셀 어레이에 기입할 때, 적어도 2개의 ECC 서브 섹터들 중 하나는 비트 에러율이 높은 제1 메모리 영역에 기입되고, 적어도 2개의 ECC 서브 섹터들 중 다른 하나는 비트 에러율이 낮은 제2 메모리 영역에 기입되도록 코드워드를 기입하는 단계를 포함하고, 제1 메모리 영역과 제2 메모리 영역에 기입된 정보 데이터의 비트 에러율이 균등화된다.
본 발명의 실시예들에 따른 메모리 장치는, 복수개의 메모리 타일들을 포함하고, 하나의 메모리 타일은 복수개의 워드라인들과 복수개의 비트라인들을 포함하는 메모리 셀 어레이, 그리고 메모리 셀 어레이에 정보 데이터 및 정보 데이터의 패리티 비트가 포함된 코드워드가 기입되도록 제어하는 제어 회로를 포함한다. 제어 회로는, 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 적어도 2개의 ECC 서브 섹터들로 구분하고, 적어도 2개의 ECC 서브 섹터들 중 하나는 비트 에러율이 높은 제1 메모리 영역에 기입되고, 적어도 2개의 ECC 서브 섹터들 중 다른 하나는 비트 에러율이 낮은 제2 메모리 영역에 기입되도록 제어하여, 제1 메모리 영역과 상기 제2 메모리 영역에 기입된 상기 정보 데이터의 비트 에러율이 균등화된다.
본 발명의 실시예들에 따른 메모리 시스템은, 복수개의 메모리 칩들과, 복수개의 메모리 칩들에 기입될 정보 데이터를 인코딩하여 패리티 비트를 생성하고, 정보 데이터 및 패리티 비트가 포함된 코드워드를 생성하여 복수개의 메모리 칩들에 제공하는 메모리 콘트롤러를 포함한다. 메모리 콘트롤러는 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 적어도 2개의 ECC 서브 섹터들로 구분하고, 적어도 2개의 ECC 서브 섹터들 중 하나는 비트 에러율이 높은 제1 메모리 칩에 기입되고, 적어도 2개의 ECC 서브 섹터들 중 다른 하나는 비트 에러율이 낮은 제2 메모리 칩에 기입되도록 제어하여, 제1 메모리 칩과 제2 메모리 칩에 기입된 정보 데이터의 비트 에러율이 균등화된다.
본 발명의 실시예들에 따른 메모리 장치, 그것의 동작 방법 및 메모리 시스템에 의하면, 코드워드 중 정보 데이터를 서로 다른 메모리 타일의 메모리 셀들에 섞어서 기입함으로써 정보 데이터의 비트 에러율을 불균형을 줄일 수 있고, ECC 회로의 정정 부담을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 저항성 메모리 장치에 포함되는 하나의 메모리 셀을 나타내는 도면이다.
도 2는 도 1의 메모리 셀에 인가되는 기입 펄스를 설명하는 도면이다.
도 3a 내지 도 3c는 도 1의 메모리 셀의 특성을 설명하는 도면들이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 도 4의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 6은 도 5의 메모리 셀 어레이의 구현예를 나타내는 회로도이다.
도 7a 내지 도 7c는 도 6의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 8은 도 4의 메모리 시스템에 포함된 메모리 콘트롤러를 상세하게 나타내는 블록도이다.
도 9는 도 5의 메모리 셀 어레이의 구현예를 나타내는 블록도이다.
도 10a 내지 도 10c는 도 9의 메모리 타일 그룹에서 메모리 셀들의 산포 특성을 설명하는 제1 예의 도면들이다.
도 11a 내지 도 11c는 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면들이다.
도 12는 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면이다.
도 13은 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면이다.
도 14a 내지 도 14c는 도 9의 메모리 타일 그룹에서 메모리 셀들의 산포 특성을 설명하는 제2 예의 도면들이다.
도 15a 내지 도 15c는 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면들이다.
도 16은 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면이다.
도 17a 및 도 17b는 도 6의 메모리 타일이 수직적으로 적층된 3차원 구조에서 메모리 셀들의 산포 특성을 설명하는 도면들이다.
도 18은 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 ECC 인터리빙 방법을 나타내는 순서도이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 1은 본 발명의 실시예에 따른 저항성 메모리 장치에 포함되는 하나의 메모리 셀을 나타내는 도면이다.
도 1을 참조하면, 메모리 셀(MC)은 가변 저항 소자(R)와 스위칭 소자(SW)로 구성될 수 있다. 스위칭 소자(SW)는 트랜지스터, 다이오드 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 가변 저항 소자(R)는 도 1에서 확대되어 도시된 바와 같이, 게르마늄, 안티몬 및 텔루르 혼합물(GST, Ge-Sb-Te)로 이루어진 상변화막(1), 상변화막(1) 상부에 형성된 상부 전극(2), 그리고 상변화막(1) 하부에 형성된 하부 전극(3)을 포함할 수 있다.
GST 물질은 비교적 높은 저항율(resistivity)을 갖는 비결정 상태(amorphous state)와 비교적 낮은 저항율을 갖는 결정 상태(crystalline state) 사이에서 프로그램될 수 있다. GST 물질을 가열함으로써 GST 물질이 프로그램될 수 있다. 가열의 크기 및 시간은 GST 물질이 비결정 상태 또는 결정 상태로 남아있는지의 여부를 결정할 수 있다. 높은 저항율 및 낮은 저항율은 각각 프로그램된 값들 로직 "0" 또는 로직 "1"로 나타낼 수 있으며, GST 물질의 저항율을 측정함으로써 감지될 수 있다. 이와 반대로, 높은 저항율 및 낮은 저항율은 각각 프로그램된 값들 로직 "1" 또는 로직 "0"로 나타낼 수 있다.
도 1에서, 메모리 셀(MC)에 펄스 전류(I)가 인가되면, 인가된 펄스 전류(I)는 하부 전극(3)을 통해 흐르게 된다. 매우 짧은 시간 동안 펄스 전류(I)가 메모리 셀(MC)에 인가되면, 하부 전극(3)의 인접한 막만이 주울열(Joule's heat)로 가열된다. 이 때, 가열 프로파일(heating profile)의 차이에 의해서 상변화막(1)의 일부(도 1에서 해칭된 부분)가 결정 상태(또는 셋(SET) 상태)가 되거나 비결정 상태(또는 리셋(RESET) 상태)가 된다.
도 2는 도 1의 메모리 셀(MC)에 인가되는 기입 펄스를 설명하는 도면이다.
도 2를 참조하면, 상변화막(1)을 비결정 상태(또는 리셋 상태)로 만들기 위해서는, 메모리 셀(MC)에 높은 전류의 리셋 펄스(I1)가 짧은 시간 동안 인가된 후 제거된다. 상변화막(1)을 결정 상태(또는 셋 상태)로 만들기 위해서는 리셋 펄스(I1)보다 낮은 전류의 셋 펄스(I2)가 메모리 셀(MC)에 인가되고, 인가된 셋 펄스(I2)는 상변화막(1)이 결정화되도록 일정 시간 동안 유지된 후 제거된다. 메모리 셀(MC)은 상술한 방식에 따라 결정 상태 또는 비결정 상태 중 어느 하나로 설정될 수 있다. 여기에서, TP1은 상변화막(1)의 결정화 온도를 나타내고, TP2는 상변화막(1)의 녹는점을 나타낸다.
도 3은 도 1의 메모리 셀(MC)의 특성을 설명하는 도면들이다.
도 3을 참조하면, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀들의 이상적인 산포를 보여준다. 도 3a에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
메모리 셀(MC)의 가변 저항 소자(R)는 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 메모리 셀(MC)에 기입 펄스를 인가하여 가변 저항 소자(R)를 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀에 기입 펄스를 인가하여 가변 저항 소자(R)를 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋 동작 또는 리셋 기입 동작이라고 한다.
저 저항 상태(LRS)에 따른 산포와 고 저항 상태(HRS)에 따른 산포 사이의 임의의 저항을 임계 저항(Rth)으로 설정할 수 있다. 메모리 셀(MC)에 대한 독출 동작에서, 독출 결과가 임계 저항(Rth) 이상인 경우에는 고 저항 상태(HRS)인 리셋 데이터(로직 "0")인 것으로 판단하고, 독출 결과가 임계 저항(Rth) 이하인 경우에는 저 저항 상태(LRS)인 셋 데이터(로직 "1") 것으로 판단할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 4를 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 콘트롤러(200)를 포함할 수 있다.
메모리 콘트롤러(200)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 데이터를 기입하도록 또는 메모리 장치(100)에 저장된 데이터를 독출하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입) 및 독출 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 회로(130)를 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC, 도 1)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 워드라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 비트라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드라인들일 수 있다. 이러한 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)를 크로스 포인트(cross point) 메모리 장치라고 지칭할 수 있다.
본 실시예에서, 복수의 메모리 셀들(MC)은 가변 저항 소자(R)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 메모리 장치(100)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM이 될 수 있다. 이에 따라, 메모리 장치(100)는 저항성 메모리 장치라고 지칭할 수 있고, 메모리 시스템(10)은 저항성 메모리 시스템이라고 지칭할 수 있다.
일 실시예에서, 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)일 수 있고, 이때, 메모리 셀들은 저장된 데이터에 따라 도 3에 도시된 바와 같이, 두 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있고, 이때, 메모리 셀들은 저장된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC)일 수 있고, 이때, 메모리 셀들은 저장된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
제어 회로(130)는 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 본 실시예에서, 제어 회로(130)은 메모리 셀 어레이(110)에 연결된 제1 및 제2 신호 라인들에 인가되는 전압들의 전압 레벨 또는 상기 전압들이 인가되는 타이밍을 제어할 수 있다. 여기서, 상기 전압들은 선택된 제1 및 제2 신호 라인들에 인가되는 동작 전압들 및 비선택된 제1 및 제2 신호 라인들에 인가되는 인히빗 전압들을 포함할 수 있다.
메모리 콘트롤러(200)는 ECC 회로(210)를 포함할 수 있다. ECC 회로(210)는 기입 데이터에 대한 ECC 인코딩 및 독출 데이터에 대한 ECC 디코딩을 수행할 수 있다. 구체적으로, ECC 회로(210)는 기입 동작 시에는, 호스트(HOST)로부터 수신한 정보 데이터에 대해 ECC 인코딩을 수행함으로써 코드워드를 생성하고, 생성된 코드워드를 메모리 장치(100)에 제공할 수 있다. 또한, ECC 회로(210)는 독출 동작 시에는, 메모리 장치(100)로부터 수신한 독출 데이터, 즉, 코드워드에 대해 ECC 디코딩을 수행함으로써 정보 데이터를 생성하고, 생성된 정보 데이터를 호스트(HOST)에 제공할 수 있다.
본 실시예에서, ECC 회로(210)는 LDPC 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 다른 실시예에서, ECC 회로(210)는 RS 코드(Reed-Solomon code), 헤밍 코드(Hamming code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 ECC 인코딩 처리 및 ECC 디코딩 처리를 수행할 수도 있다.
한편, 메모리 셀 어레이(110) 내 메모리 셀들(MC)의 위치에 따라 메모리 셀들(MC)의 저항 산포 특성이 열화될 수 있다. 이에 따라, 메모리 셀들(MC)에 저장된 데이터의 에러 발생 확률이 증가하게 되고, 에러 발생 빈도도 메모리 셀들(MC)의 위치에 따라 달라질 수 있다. 이러한 비트 에러율(BER) 불균형은 ECC 회로(210)의 정정 용량을 정하는데 큰 부담이 될 수 있다. 제어 회로(130)는 BER 불균형을 줄이기 위하여, ECC 회로(210)에서 제공되는 코드워드 중 정보 데이터가 메모리 셀 어레이(110)에 기입될 때 ECC 인터리빙 동작이 수행되게끔 제어할 수 있다. ECC 인터리빙 동작에는 워드라인 인터리빙 동작, 비트라인 인터리빙 동작, 중첩 인터리빙 동작 및/또는 스택 레이어 인터리빙 동작이 포함될 수 있다.
도 5는 도 4의 메모리 시스템(10)에 포함된 메모리 장치(100)를 상세하게 나타내는 블록도이다.
도 5를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 회로(130), 기준 신호 발생 회로(140), 전압 발생 회로(150), 로우 디코더(160) 및 칼럼 디코더(170)를 포함할 수 있고, 기입/독출 회로(120)는 센스 앰프(121) 및 기입 드라이버(122)를 포함할 수 있다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 워드라인들(WL)이고, 복수의 제2 신호 라인들은 비트라인들(BL)일 수 있다. 복수의 워드라인들(WL) 및 비트라인들(BL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기입되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기입이나 독출이 수행되는 것이 방지될 수 있다.
메모리 장치(100)에는 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드라인들(WL)을 선택하기 위한 로우 어드레스(RA)와 메모리 셀 어레이(110)의 비트라인들(BL)을 선택하기 위한 칼럼 어드레스(CA)를 포함할 수 있다. 로우 디코더(160)는 로우 어드레스(RA)에 응답하여 워드라인 선택 동작을 수행하며, 칼럼 디코더(170)는 칼럼 어드레스(CA)에 응답하여 비트라인 선택 동작을 수행할 수 있다.
기입/독출 회로(120)는 메모리 셀 어레이(110)의 제1 신호 라인들 및/또는 제2 신호 라인들에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 전압 발생 회로(150)는 기입 동작에 이용되는 기입 전압(Vwrite)을 생성하고, 독출 동작에 이용되는 독출 전압(Vread)을 생성할 수 있다. 기입 전압(Vwrite)은 기입 동작에 관련된 각종 전압으로서 셋 펄스 및 리셋 펄스 등을 포함할 수 있다. 기입 전압(Vwrite) 및 독출 전압(Vread)은 칼럼 디코더(170)를 통해 비트라인들(BL)로 제공되거나, 로우 디코더(160)를 통해 워드라인들(WL)로 제공될 수 있다.
기준 신호 발생 회로(140)는 데이터 독출 동작에 관련된 각종 기준 신호들로서, 기준 전압(Vref) 및 기준 전류(Iref)를 생성할 수 있다. 예컨대, 센스 앰프(121)는 데이터를 판별하기 위하여 비트라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결될 수 있으며, 센싱 노드의 전압과 기준 전압(Vref)에 대한 비교 동작을 통해 데이터 값이 판별될 수 있다. 또는, 전류 센싱 방법이 적용되는 경우, 기준 신호 발생 회로(150)는 기준 전류(Iref)를 생성하여 메모리 셀 어레이(110)로 제공할 수 있으며, 상기 기준 전류(Iref)에 기인한 센싱 노드의 전압과 기준 전압(Vref)을 비교함에 의해 데이터 값이 판별될 수 있다.
기입/독출 회로(120)는 독출된 데이터에 대한 판별 결과를 제어 회로(130)로 제공할 수 있다. 제어 회로(130)는 판별 결과를 참조하여 메모리 셀 어레이(110)의 기입 및 독출 동작을 제어할 수 있다.
제어 회로(130)는 메모리 콘트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 회로(130)는 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 회로(130)는 ECC 회로(210, 도 4)에서 제공된 코드워드 중 정보 데이터가 메모리 셀 어레이(110)에 기입될 때, 비트 에러율이 평균화될 수 있도록 ECC 인터리빙 방법을 결정할 수 있다. ECC 인터리빙 방법이 결정되면, 제어 회로(130)는 메모리 셀 어레이(110)에 정보 데이터를 기입할 때 워드라인 인터리빙 동작, 비트라인 인터리빙 동작, 중첩 인터리빙 동작 그리고 스택 레이어 인터리빙 동작을 포함하는 ECC 인터리빙 동작을 선택적으로 수행할 수 있다.
제어 회로(130)는 선택된 ECC 인터리빙 동작을 수행할 때, 메모리 셀 어레이(110)의 어드레싱이 변경되도록 제어할 수 있다. 제어 회로(130)는 선택된 ECC 인터리빙 동작에 따라 메모리 셀 어레이(110)의 워드라인 및/또는 비트라인의 어드레싱이 변경되도록 로우 디코더(160)와 칼럼 디코더(170)를 제어할 수 있다.
제어 회로(130)는 메모리 셀 어레이(110)에 포함되어있는 다른 메모리 타일에 대하여 워드라인 인터리빙 동작을 수행할 수 있다. 제어 회로(130)는 제1 및 제2 메모리 타일들에 대하여 워드라인 인터리빙 동작을 수행할 때, 제1 및 제2 메모리 타일 그룹들의 워드라인 어드레싱을 변경할 수 있다.
제어 회로(130)는 메모리 셀 어레이(110)에 포함되어있는 다른 뱅크에 대하여 워드라인 인터리빙 동작을 수행할 수 있다. 제어 회로(130)는 제1 및 제2 메모리 뱅크들에 대하여 워드라인 인터리빙 동작을 수행할 때, 제1 및 제2 메모리 뱅크들의 워드라인 어드레싱을 변경할 수 있다.
제어 회로(130)는 메모리 셀 어레이(110)에 포함되어있는 다른 메모리 타일에 대하여 비트라인 인터리빙 동작을 수행할 수 있다. 제어 회로(130)는 제1 및 제2 메모리 타일들에 대하여 비트라인 인터리빙 동작을 수행할 때, 제1 및 제2 메모리 타일 그룹들의 비트라인 어드레싱을 변경할 수 있다.
제어 회로(130)는 메모리 셀 어레이(110)에 포함되어있는 다른 메모리 타일에 대하여 중첩 인터리빙 동작을 수행할 수 있다. 제어 회로(130)는 제1 및 제2 메모리 타일들에 대하여 중첩 인터리빙 동작을 수행할 때, 제1 및 제2 메모리 타일 그룹들의 워드라인 어드레싱 및 비트라인 어드레싱을 변경할 수 있다.
제어 회로(130)는 메모리 셀 어레이(110)에 포함되어있는 스택된 메모리 타일들에 대하여 스택 레이어 인터리빙 동작을 수행할 수 있다. 제어 회로(130)는 스택된 메모리 타일들에 대하여 스택 레이어 인터리빙 동작을 수행할 때, 스택된 메모리 타일 그룹들의 워드라인 어드레싱 및 비트라인 어드레싱을 변경할 수 있다.
따라서, 제어 회로(130)는 ECC 인터리빙 동작을 선택적으로 수행함에 따라 메모리 셀 어레이(110) 내 메모리 셀들의 위치에 따른 BER 불균형을 줄일 수 있다.
도 6은 도 5의 메모리 셀 어레이(110)의 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 복수개의 메모리 타일들을 포함할 수 있으며, 도 6은 하나의 메모리 타일(TILE)을 나타낼 수 있다.
도 6을 참조하면, 메모리 타일(TILE)은 복수의 워드라인들(WL0~WLm), 복수의 비트라인들(BL0~BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드라인들(WL)의 개수, 비트라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항(R)은 복수의 비트라인들(BL0∼BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드라인들(WL0∼WLm) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트라인들(BL0∼BLm) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드라인들(WL0∼WLm) 중 하나의 사이에 연결될 수 있다.
선택 소자(D)는 복수의 워드라인들(WL0∼WLm) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드라인과 비트라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 비트라인들(BL0 ∼ BLm) 중 하나에 연결될 수 있다. 이 때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
도 7a 내지 도 7c는 도 6의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 7a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트라인(BL)과 워드라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트라인(BL)과 워드라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 7b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 비트라인(BL) 사이에 연결되며, 가변 저항(Rb)은 워드라인(WL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택된 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 7c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 7c의 실시예에서는, 워드라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 비트라인(BL) 사이에 연결되며, 가변 저항(R)은 소스 라인(SL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 8은 도 4의 메모리 시스템에 포함된 메모리 콘트롤러(200)를 상세하게 나타내는 블록도이다.
도 8을 참조하면, 메모리 콘트롤러(200)는 ECC 회로(210), 프로세서(220), RAM(230), 호스트 인터페이스(240) 및 메모리 인터페이스(250)를 포함할 수 있다. ECC 회로(210)는 기입 동작 시, 호스트(HOST)로부터 수신한 정보 데이터에 대해 ECC 인코딩을 수행하여 패리티를 생성하고, 에러 정정이 수행되는 단위인 코드워드를 생성하고, 생성된 코드워드를 메모리 장치(100)에 제공할 수 있다. 코드 워드는 정보 데이터에 해당하는 ECC 섹터와 패리티로 구성될 수 있다. 또한, ECC 회로(210)는 독출 동작 시에는, 메모리 장치(100)로부터 수신한 독출 데이터, 즉, 코드워드에 대해 ECC 디코딩을 수행함으로써 정보 데이터를 생성하고, 생성된 정보 데이터를 호스트(HOST)에 제공할 수 있다.
ECC 회로(210)는 코드워드 중 정보 데이터에 해당하는 ECC 섹터에 포함된 에러 비트 수가 정정 용량 내이면 비트 에러를 정정할 수 있지만, 정정 용량 밖이면 정정할 수 없다. 이와 같이, BER 불균형은 ECC 회로(210)의 정정 용량을 정하는데 큰 부담이 될 수 있다. BER 불균형을 줄일 수 있다면 ECC 회로(210)의 정정 용량을 줄일 수 있으므로, ECC 회로(210)의 에러 정정 알고리즘 구현이 용이할 것이다.
프로세서(220)는 중앙처리장치 또는 마이크로 프로세서 등을 포함할 수 있고, 메모리 콘트롤러(200)의 전반적인 동작을 제어할 수 있다. 구체적으로, 프로세서(220)는 메모리 콘트롤러(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있으며, 펌웨어는 RAM(230)에 로딩되어 구동될 수 있다. RAM(230)은 프로세서(220)의 동작 메모리, 캐시 메모리, 또는 버퍼 메모리로 이용될 수 있다.
호스트 인터페이스(240)는 호스트와 인터페이스하여 호스트로부터 메모리 동작의 요청을 수신한다. 예컨대, 호스트 인터페이스(240)는 호스트(HOST)로부터 데이터의 독출 및 기입 등의 각종 요청을 수신하고, 이에 응답하여 메모리 장치에 대한 메모리 동작을 위한 각종 내부 신호들을 발생한다.
메모리 인터페이스(250)는 메모리 콘트롤러(200)와 메모리 장치(100) 사이의 인터페이스를 제공할 수 있으며, 예컨대 기입 데이터 및 독출 데이터가 메모리 인터페이스(250)를 통해 메모리 장치와 송수신될 수 있다. 또한, 메모리 인터페이스(250)는 커맨드 및 어드레스를 메모리 장치로 제공할 수 있으며, 또한 메모리 장치(100)로부터 각종 정보들을 수신하여 이를 메모리 콘트롤러(200) 내부로 제공할 수 있다.
도 9는 도 5의 메모리 셀 어레이(110)의 구현예를 나타내는 블록도이다. 메모리 셀 어레이(110)는 도 6의 메모리 타일(TILE)이 평면적으로 행 방향 및 열 방향을 따라 배열되는 메모리 타일 그룹으로 구현될 수 있다. 메모리 타일 그룹은 복수개의 메모리 베이들(BAY)을 포함할 수 있으며, 각 메모리 베이(BAY)에는 도 6의 메모리 타일들(TILE)이 배열될 수 있다. 도 9는 4개의 메모리 타일들(TILE1~TILE4)이 하나의 메모리 베이(BAY)를 구성하고 있는 128개의 메모리 베이들(BAY)을 보여준다. 본 발명은 이에 한정되지 않고, 메모리 베이들(BAY)의 개수 및 메모리 타일들(TILE)의 개수는 실시예에 따라 다양하게 구성될 수 있다.
도 9를 참조하면, 메모리 타일 그룹(TILE_GR)은 페이지 단위의 데이터가 기입 또는 독출되는 메모리 영역으로 설정될 수 있다. 여기에서, 페이지란 하나의 워드라인에 연결된 메모리 셀들 중 동시에 기입 및 독출 동작을 수행할 수 있는 선택된 메모리 셀들의 집합을 뜻한다. 예시적으로, 1 페이지 단위에 대응하는 데이터 비트가 128 비트들(또는 16 바이트들)라고 가정하자. 이 경우, 메모리 타일 그룹(TILE_GR)에서 하나의 워드라인에 공통으로 연결되는 128개 메모리 베이(BAY) 각각에 1 비트 데이터가 기입 또는 독출될 수 있다.
도 10a 내지 도 10c는 도 9의 메모리 타일 그룹(TILE_GR)에서 메모리 셀들의 산포 특성을 설명하는 제1 예의 도면들이다. 도 10b 및 도 10c에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
도 10a를 참조하면, 메모리 타일 그룹(TILE_GR)은 복수의 워드라인들(WL0~WLn-1)을 가질 수 있다. 워드라인들(WL0~WLn-1) 각각에 연결된 메모리 셀들은 도 3에 도시된 바와 같이, 임계 저항(Rth)을 기준으로 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 것이라고 기대된다.
그런데, 메모리 타일 그룹(TILE_GR)의 중앙에 위치하는 워드라인(WLn/2)에 연결된 메모리 셀들은 도 3과 같은 정상적인 저항 산포 특성을 보여주는데 반하여, 메모리 타일 그룹(TILE_GR)의 에지들에 위치하는 워드라인들(WL0, WLn-1)에 연결된 메모리 셀들은 도 10b 및 도 10c에 도시된 바와 같이 저항 산포 특성이 넓어지는 경향을 보여준다.
도 10b를 참조하면, 메모리 타일 그룹(TILE_GR)의 중앙에 위치하는 워드라인(WLn/2)에서 하위 에지에 위치하는 워드라인들(WLn /2, WLn /2-1, WLn /2-2, WL0)로 갈수록 메모리 셀들의 저항이 감소하면서 그 산포가 넓어지는 것을 볼 수 있다.
도 10c를 참조하면, 메모리 타일 그룹(TILE_GR)의 중앙에 위치하는 워드라인(WLn/2)에서 상위 에지에 위치하는 워드라인들(WLn /2, WLn /2+1, WLn /2+2, WLn - 1)로 갈수록 메모리 셀들의 저항이 감소하면서 그 산포가 넓어지는 것을 볼 수 있다.
도 10b 및 도 10c의 저항 산포 특성에서, 메모리 타일 그룹(TILE_GR)의 하위 및 상위 에지들로 갈수록 메모리 셀들의 리셋 데이터의 저항성이 감소할 수 있다. 메모리 타일 그룹(TILE_GR)의 하위 및 상위 에지들은 저항 산포 열화 영역에 속한다. 저항 산포 열화 영역의 메모리 셀들은 로직 "1"의 셋 데이터와 로직 "0"의 리셋 데이터 사이의 센싱 마진이 감소한다. 이에 따라, 로직 "0"의 리셋 데이터의 센싱이 보다 불확실해지거나 더 느려지거나 또는 일반적으로 더 신뢰할 수 없게 된다. 결과적으로, 비트 에러율(BER)을 증가시키는 요인이 된다. 이에 비하여, 메모리 타일 그룹(TILE_GR)의 중앙에 위치하는 메모리 셀들의 리셋 데이터의 저항성은 유지되기 때문에, BER이 감소할 수 있다. BER이 큰 하위 및 상위 에지들의 메모리 셀들과 BER이 작은 중앙의 메모리 셀들을 섞어서 데이터를 저장하게 된다면, 비트 에러율 불균형을 줄일 수 있을 것이다. 이하, BER 균등화를 위하여 워드라인 인터리빙 동작을 수행하는 ECC 인터리빙 동작들이 설명될 것이다.
도 11a 내지 도 11c는 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면들이다.
도 11a를 참조하면, 도 9에 도시된 메모리 타일 그룹(TILE_GR) 2개를 이용하여 워드라인 인터리빙 동작을 수행할 수 있다. ECC 회로(210, 도 8)는 호스트로부터 수신한 정보 데이터에 대해 패리티 비트를 생성함으로써, 코드워드를 생성할 수 있다. 이 때, 호스트로부터 수신한 정보 데이터는 ECC 섹터를 구성한다. ECC 섹터는 2개의 ECC 서브 섹터들(SEC1, SEC2)로 구성될 수 있다. ECC 섹터의 데이터 구조는, 예컨대, 256 비트들 (또는 32 바이트들)로 구성될 수 있고, 제1 및 제2 ECC 서브 섹터들(SEC1, SEC2) 각각은 128 비트들 (또는 16 바이트들)로 구성될 수 있다.
제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일 그룹(TILE_GR1)에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 타일 그룹(TILE_GR2)에 기입되도록 제공될 수 있다. 이 때, 워드라인 인터리빙 동작이 수행되면, 제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일 그룹(TILE_GR1)의 하위 에지에 위치하는 WL0 워드라인에 연결된 메모리 셀들 중 선택된 메모리 셀들에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 타일 그룹(TILE_GR2)의 중앙에 위치하는 WL0 워드라인에 연결된 메모리 셀들 중 선택된 메모리 셀들에 기입될 수 있다.
제1 메모리 타일 그룹(TILE_GR1)에서 WL0 워드라인과 제2 메모리 타일 그룹(TILE_GR2)에서 WL0 워드라인은 제1 및 제2 메모리 타일 그룹들(TILE_GR1, TILE_GR2)의 하위 에지로부터 서로 다른 거리에 위치할 수 있다. 제1 메모리 타일 그룹(TILE_GR1)에서 WL0 워드라인은 제1 메모리 타일 그룹(TILE_GR1)의 하위 에지에 가까운(proximate) 워드라인으로 설정되고, 제2 메모리 타일 그룹(TILE_GR2)에서 WL0 워드라인은 제2 메모리 타일 그룹(TILE_GR2)의 하위 에지에 먼(distant) 워드라인으로 설정될 수 있다.
다른 메모리 타일의 워드라인 인터리빙 동작은, 제1 메모리 타일 그룹(TILE_GR1)에서는 하위 에지에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn-1 워드라인으로 순차적으로 기입 동작을 수행할 수 있다. 그리고, 제2 메모리 타일 그룹(TILE_GR2)에서는 중앙에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn /2-1 워드라인까지 이어서 하위 에지에 위치하는 WLn /2 워드라인에서 중앙에 위치하는 WLn -1 워드라인으로 순차적으로 기입 동작을 수행할 수 있다.
다른 메모리 타일의 워드라인 인터리빙 동작을 수행하기 위하여, 제어 회로(130, 도 5)는, 도 11b에 도시된 바와 같이, 제1 메모리 타일 그룹(TILE_GR1)에서는 하위 에지에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn -1 워드라인으로 순차적으로 로우 어드레스(RA[i:0])를 증가시켜 제1 메모리 타일 그룹(TILE_GR1)의 워드라인 어드레싱을 변경하고, 제2 메모리 타일 그룹(TILE_GR2)에서는 중앙에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn /2-1 워드라인까지 이어서 하위 에지에 위치하는 WLn /2 워드라인에서 중앙에 위치하는 WLn -1 워드라인으로 순차적으로 로우 어드레스(RA[i:0])를 증가시켜 제2 메모리 타일 그룹(TILE_GR2)의 워드라인 어드레싱을 변경할 수 있다.
다른 메모리 타일의 워드라인 인터리빙 동작에서 수행되는 기입 동작의 순서는 변경될 수 있다. 예를 들어, 제어 회로(130)는 도 11b에 도시된 워드라인 어드레싱 순서를 반대로 설정하여, 제2 메모리 타일 그룹(TILE_GR2)은 하위 에지에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn -1 워드라인까지 순차적으로 기입 동작이 수행되고, 제1 메모리 타일 그룹(TILE_GR1)은 중앙에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn /2-1 워드라인까지 이어서 하위 에지에 위치하는 WLn /2 워드라인에서 중앙에 위치하는 WLn -1 워드라인에서 순차적으로 기입 동작이 수행될 수 있다.
만약, 제1 및 제2 메모리 타일 그룹들(TILE_GR1, TILE_GR2)의 하위 및 상위 에지들의 메모리 셀들에 비트 에러가 몰려 있다고 가정하면, 워드라인 인터리브 동작을 수행한 후에 ECC 섹터의 비트 에러는 하위 또는 상위 에지들의 메모리 셀들과 중앙의 메모리 셀들에 섞어서 평균화될 수 있다. 이에 따라, 다른 메모리 타일의 워드라인 인터리빙 동작을 적용하여 워드라인들 사이의 BER 불균형을 줄일 수 있다.
한편, 본 실시예에서는 ECC 섹터가 2개의 ECC 서브 섹터들(SEC1, SEC2)로 구성되는 예를 보여준다. 실시예에 따라, ECC 섹터는 다양한 수의 서브 섹터들로 구성될 수 있고, 서브 섹터들은 서브 섹터들 각각에 대응하는 메모리 타일 그룹들에 기입될 수 있다. 이 때, 워드라인 인터리빙 동작을 통하여 서브 섹터들이 다른 메모리 타일 그룹들의 메모리 셀들에 섞어서 기입되도록 하여 ECC 섹터의 비트 에러가 평균화될 수 있다.
도 11c는 도 11a의 워드라인 인터리빙 동작에서의 워드라인 어드레싱과는 다른 워드라인 어드레싱을 보여준다.
도 11c를 참조하면, 제1 메모리 타일 그룹(TILE_GR1)에서 WL0 워드라인은 저항 산포 열화 영역에 속하는 워드라인들 중 어느 하나의 워드라인으로 어드레싱될 수 있다. 제1 메모리 타일 그룹(TILE_GR1)에서 WL0 워드라인은 저항 산포 열화 영역에 속하는 워드 라인들 중 하위 에지에 위치하는 워드라인이 아닌 워드라인으로 어드레싱될 수 있다.
제2 메모리 타일 그룹(TILE_GR2)에서 WL0 워드라인은, 정상적인 저항 산포 영역에 속하는 워드 라인들 중 어느 하나의 워드라인으로 어드레싱될 수 있다. 제2 메모리 타일 그룹(TILE_GR2)에서 WL0 워드라인은, 정상적인 저항 산포 영역에 속하는 워드 라인들 중 중앙에 위치하는 워드라인이 아닌 워드라인으로 어드레싱될 수 있다.
워드라인 인터리빙 동작이 수행되면, 제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일 그룹(TILE_GR1)의 WL0 워드라인에 연결된 메모리 셀들 중 선택된 메모리 셀들에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 타일 그룹(TILE_GR2)의 WL0 워드라인에 연결된 메모리 셀들 중 선택된 메모리 셀들에 기입될 수 있다.
도 12는 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면이다.
도 12를 참조하면, 다른 메모리 뱅크의 워드라인 인터리빙 동작을 수행한다. 제1 메모리 타일 그룹(TILE_GR1)은 제1 메모리 뱅크(BANK1)에 속하고, 제2 메모리 타일 그룹(TILE_GR2)은 제2 메모리 뱅크(BANK2)에 속할 수 있다. ECC 섹터의 제1 ECC 서브 섹터(SEC1)는 제1 메모리 뱅크(BANK1)의 제1 메모리 타일 그룹(TILE_GR1)에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 뱅크(BANK2)의 제2 메모리 타일 그룹(TILE_GR2)에 기입되도록 제공될 수 있다.
다른 메모리 뱅크의 워드라인 인터리빙 동작은, 제1 메모리 뱅크(BANK1)의 제1 메모리 타일 그룹(TILE_GR1)에서는 하위 에지에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn -1 워드라인까지 순차적으로 기입 동작을 수행하고, 제2 메모리 뱅크(BANK2)의 제2 메모리 타일 그룹(TILE_GR2)에서는 중앙에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn /2-1 워드라인까지 이어서 하위 에지에 위치하는 WLn/2 워드라인에서 중앙에 위치하는 WLn -1 워드라인에서 순차적으로 기입 동작을 수행할 수 있다.
다른 메모리 뱅크의 워드라인 인터리빙 동작을 수행하기 위하여, 제어 회로(130, 도 5)는, 제1 메모리 뱅크(BANK1) 및 제2 메모리 뱅크(BANK2)의 워드라인 어드레싱을 변경할 수 있다.
실시예에 따라, 메모리 셀 어레이(110, 도 5)는 복수개의 메모리 뱅크들을 포함할 수 있다. 도 5에서, 메모리 셀 어레이(110) 이외의 회로 블락들(예, 기입/독출 회로(120), 제어 회로(130), 기준 신호 발생 회로(140), 전압 발생 회로(150), 로우 디코더(160) 및 칼럼 디코더(170))이 배치된 주변 회로 영역에 인접하게 메모리 셀 어레이(110)가 배치될 수 있다. 메모리 셀 어레이(110) 내 복수개의 메모리 뱅크들 중에서 주변 회로 영역에 가까운 메모리 뱅크의 메모리 셀들의 BER이 먼 메모리 뱅크의 메모리 셀들의 BER 보다 높게 나타날 수 있다. 이 경우, 제1 메모리 뱅크(BANK1)는 주변 회로 영역에 가까운 메모리 뱅크로 설정되고 제2 메모리 뱅크(BANK2)는 먼 메모리 뱅크로 설정될 수 있다.
다른 메모리 뱅크의 워드라인 인터리브 동작을 수행함에 따라, ECC 섹터의 비트 에러는 하위 또는 상위 에지들의 메모리 셀들과 중앙의 메모리 셀들에 섞어서 평균화될 수 있다. 이에 따라, 다른 메모리 뱅크의 워드라인 인터리빙 동작을 적용하여 워드라인들 사이의 BER 불균형을 줄일 수 있다.
도 13은 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면이다.
도 13을 참조하면, 다른 메모리 칩의 워드라인 인터리빙 동작을 수행한다. 제1 메모리 타일 그룹(TILE_GR1)은 제1 메모리 칩(CHIP1)에 속하고, 제2 메모리 타일 그룹(TILE_GR2)은 제2 메모리 칩(CHIP2)에 속할 수 있다. ECC 섹터의 제1 ECC 서브 섹터(SEC1)는 제1 메모리 칩(CHIP1)의 제1 메모리 타일 그룹(TILE_GR1)에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 뱅크(BANK2)의 제2 메모리 타일 그룹(TILE_GR2)에 기입되도록 제공될 수 있다.
제1 메모리 칩(CHIP1)의 제1 메모리 타일 그룹(TILE_GR1)에서는 하위 에지에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn -1 워드라인까지 순차적으로 기입 동작을 수행하고, 제2 메모리 칩(CHIP2)의 제2 메모리 타일 그룹(TILE_GR2)에서는 중앙에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn /2-1 워드라인까지 이어서 하위 에지에 위치하는 WLn /2 워드라인에서 중앙에 위치하는 WLn -1 워드라인에서 순차적으로 기입 동작을 수행하도록 적용될 수 있다.
다른 메모리 칩의 워드라인 인터리브 동작을 수행함에 따라, ECC 섹터의 비트 에러는 하위 또는 상위 에지들의 메모리 셀들과 중앙의 메모리 셀들에 섞어서 평균화될 수 있다. 이에 따라, 다른 메모리 칩의 워드라인 인터리빙 동작을 적용하여 워드라인들 사이의 BER 불균형을 줄일 수 있다.
도 14a 내지 도 14c는 도 9의 메모리 타일 그룹(TILE_GR)에서 메모리 셀들의 산포 특성을 설명하는 제2 예의 도면들이다. 도 14b 및 도 14c에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
도 14a를 참조하면, 메모리 타일 그룹(TILE_GR)은 복수의 비트라인들(BL0~BLn-1)을 가질 수 있다. 비트라인들(BL0~BLn-1) 각각에 연결된 메모리 셀들은 도 3에 도시된 바와 같이, 임계 저항(Rth)을 기준으로 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 것이라고 기대된다.
그런데, 메모리 타일 그룹(TILE_GR)의 중앙에 위치하는 비트라인(BLn/2)에 연결된 메모리 셀들은 도 3과 같은 정상적인 저항 산포 특성을 보여주는데 반하여, 메모리 타일 그룹(TILE_GR)의 에지들에 위치하는 비트라인들(BL0, BLn-1)에 연결된 메모리 셀들은 도 14b 및 도 14c에 도시된 바와 같이 저항 산포 특성이 넓어지는 경향을 보여준다.
도 14b를 참조하면, 메모리 타일 그룹(TILE_GR)의 중앙에 위치하는 비트라인(BLn/2)에서 좌측 에지에 위치하는 비트라인들(BLn /2, BLn /2-1, BLn /2-2, BL0)로 갈수록 메모리 셀들의 저항이 감소하면서 그 산포가 넓어지는 것을 볼 수 있다.
도 14c를 참조하면, 메모리 타일 그룹(TILE_GR)의 중앙에 위치하는 비트라인(BLn/2)에서 우측 에지에 위치하는 비트라인들(BLn /2, BLn /2+1, BLn /2+2, BLn - 1)로 갈수록 메모리 셀들의 저항이 감소하면서 그 산포가 넓어지는 것을 볼 수 있다.
도 14b 및 도 14c의 저항 산포 특성에서, 메모리 타일 그룹(TILE_GR)의 좌측 및 우측 에지들로 갈수록 메모리 셀들의 리셋 데이터의 저항성이 감소될 수 있다. 메모리 타일 그룹(TILE_GR)의 좌측 및 우측 에지들은 저항 산포 열화 영역에 속한다. 저항 산포 열화 영역의 메모리 셀들은 로직 "1"의 셋 데이터와 로직 "0"의 리셋 데이터 사이의 센싱 마진이 감소한다. 이에 따라, 로직 "0"의 리셋 데이터의 센싱이 보다 불확실해지거나 더 느려지거나 또는 일반적으로 더 신뢰할 수 없게 된다. 결과적으로, 비트 에러율(BER)을 증가시키는 요인이 된다. 이에 비하여, 메모리 타일 그룹(TILE_GR)의 중앙에 위치하는 메모리 셀들의 리셋 데이터의 저항성은 유지되기 때문에, BER이 감소할 수 있다. BER이 큰 좌측 및 우측 에지들의 메모리 셀들과 BER이 작은 중앙의 메모리 셀들을 섞어서 데이터를 저장하게 된다면, 비트 에러율 불균형을 줄일 수 있을 것이다. 이하, BER 균등화를 위하여 비트라인 인터리빙 동작들을 수행하는 ECC 인터리빙 동작들이 설명될 것이다.
도 15a 내지 도 15c는 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면들이다.
도 15a를 참조하면, 도 9에 도시된 메모리 타일 그룹(TILE_GR) 2개를 이용하여 비트라인 인터리빙 동작을 수행할 수 있다. ECC 섹터는 제1 및 제2 ECC 서브 섹터들(SEC1, SEC2)로 구성될 수 있다. ECC 섹터의 데이터 구조는, 예컨대, 256 비트들 (또는 32 바이트들)로 구성될 수 있고, 제1 및 제2 ECC 서브 섹터들(SEC1, SEC2) 각각은 128 비트들 (또는 16 바이트들)로 구성될 수 있다.
제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일 그룹(TILE_GR1)에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 타일 그룹(TILE_GR2)에 기입되도록 제공될 수 있다. 이 때, 비트라인 인터리빙 동작이 수행되면, 제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일 그룹(TILE_GR1)의 WLi 워드라인에 연결된 메모리 셀들 중 좌측 에지에 위치하는 BL0 비트라인에서부터 BL127 비트라인까지 연결된 메모리 셀들에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 타일 그룹(TILE_GR2)의 WLi 워드라인에 연결된 메모리 셀들 중 중앙에 위치하는 BL0 비트라인에서부터 BL127 비트라인까지 연결된 메모리 셀들에 기입될 수 있다. WLi 워드라인은 제1 및 제2 메모리 타일 그룹(TILE_GR2)에서 동일한 위치의 워드라인을 나타낸다.
제1 메모리 타일 그룹(TILE_GR1)에서 BL0 비트라인과 제2 메모리 타일 그룹(TILE_GR2)에서 BL0 비트라인은 제1 및 제2 메모리 타일 그룹들(TILE_GR1, TILE_GR2)의 좌측 에지로부터 서로 다른 거리에 위치할 수 있다. 제1 메모리 타일 그룹(TILE_GR1)에서 BL0 비트라인은 제1 메모리 타일 그룹(TILE_GR1)의 좌측 에지에 가까운 비트라인으로 설정되고, 제2 메모리 타일 그룹(TILE_GR2)에서 BL0 비트라인은 제2 메모리 타일 그룹(TILE_GR2)의 좌측 에지에서 먼 비트라인으로 설정될 수 있다.
다른 메모리 타일의 비트라인 인터리빙 동작은, 제1 메모리 타일 그룹(TILE_GR1)에서는 좌측 에지에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn-1 비트라인으로 순차적으로 기입 동작을 수행하고, 제2 메모리 타일 그룹(TILE_GR2)에서는 중앙에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn /2-1 비트라인으로 이어서 좌측 에지에 위치하는 BLn /2 비트라인에서 중앙에 위치하는 BLn -1 비트라인으로 순차적으로 기입 동작을 수행할 수 있다.
다른 메모리 타일의 비트라인 인터리빙 동작을 수행하기 위하여, 제어 회로(130, 도 5)는 도 15b에 도시된 바와 같이, 제1 메모리 타일 그룹(TILE_GR1)에서는 좌측 에지에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn -1 비트라인으로 순차적으로 칼럼 어드레스(CA[j:0])를 증가시켜 제1 메모리 타일 그룹(TILE_GR1)의 비트라인 어드레싱을 변경하고, 제2 메모리 타일 그룹(TILE_GR2)에서는 중앙에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn /2-1 비트라인으로 이어서 좌측 에지에 위치하는 BLn /2 비트라인에서 중앙에 위치하는 BLn -1 비트라인으로 순차적으로 칼럼 어드레스(CA[j:0])를 증가시켜 제2 메모리 타일 그룹(TILE_GR2)의 비트라인 어드레싱을 변경할 수 있다.
다른 메모리 타일의 비트라인 인터리빙 동작에서 수행되는 기입 동작의 순서는 변경될 수 있다. 예를 들어, 제어 회로(130)는 도 15b에 도시된 비트라인 어드레싱 순서를 반대로 설정하여, 제2 메모리 타일 그룹(TILE_GR2)에서는 좌측 에지에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn -1 비트라인으로 순차적으로 기입 동작이 수행되고, 제1 메모리 타일 그룹(TILE_GR1)에서는 중앙에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn /2-1 비트라인으로 이어서 좌측 에지에 위치하는 BLn /2 비트라인에서 중앙에 위치하는 BLn -1 비트라인으로 순차적으로 기입 동작이 수행될 수 있다.
만약, 제1 및 제2 메모리 타일 그룹들(TILE_GR1, TILE_GR2)의 좌측 및 우측 에지들의 메모리 셀들에 비트 에러가 몰려 있다고 가정하면, 비트라인 인터리브 동작을 수행한 후에 ECC 섹터의 비트 에러는 좌측 또는 우측 에지들의 메모리 셀들과 중앙의 메모리 셀들에 섞어서 평균화될 수 있다. 이에 따라, 다른 메모리 타일의 비트라인 인터리빙 동작을 적용하여 비트라인들 사이의 BER 불균형을 줄일 수 있다.
도 15c는 도 15a의 비트라인 인터리빙 동작에서의 비트라인 어드레싱과는 다른 비트라인 어드레싱을 보여준다.
도 15c를 참조하면, 제1 메모리 타일 그룹(TILE_GR1)에서 BL0 비트라인은 저항 산포 열화 영역에 속하는 비트라인들 중 어느 하나의 비트라인으로 어드레싱될 수 있다. 제1 메모리 타일 그룹(TILE_GR1)에서 BL0 비트라인은 저항 산포 열화 영역에 속하는 비트라인들 중 좌측 에지에 위치하는 비트라인이 아닌 비트라인으로 어드레싱될 수 있다.
제2 메모리 타일 그룹(TILE_GR2)에서 BL0 비트라인은, 정상적인 저항 산포 영역에 속하는 비트라인들 중 어느 하나의 비트라인으로 어드레싱될 수 있다. 제2 메모리 타일 그룹(TILE_GR2)에서 BL0 비트라인은, 정상적인 저항 산포 영역에 속하는 비트라인들 중 중앙에 위치하는 비트라인이 아닌 비트라인으로 어드레싱될 수 있다.
비트라인 인터리빙 동작이 수행되면, 제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일 그룹(TILE_GR1)의 WLi 워드라인에 연결된 메모리 셀들 중 BL0 비트라인에서부터 BL127 비트라인까지 연결된 메모리 셀들에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 타일 그룹(TILE_GR2)의 WLi 워드라인에 연결된 메모리 셀들 중 BL0 비트라인에서부터 BL127 비트라인까지 연결된 메모리 셀들에 기입될 수 있다.
도 16은 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면이다.
도 16을 참조하면, 도 9에 도시된 메모리 타일 그룹(TILE_GR) 2개를 이용하여 중첩(convolution) 인터리빙 동작을 수행할 수 있다. 중첩 인터리빙 동작은 도 11a에서 설명된 워드라인 인터리빙 동작과 도 15a에서 설명된 비트라인 인터리빙 동작을 합성적으로 수행할 수 있다. ECC 섹터는 제1 및 제2 ECC 서브 섹터들(SEC1, SEC2)로 구성될 수 있다.
제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일 그룹(TILE_GR1)에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 타일 그룹(TILE_GR2)에 기입되도록 제공될 수 있다. 이 때, 중첩 인터리빙 동작이 수행되면, 제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일 그룹(TILE_GR1)의 하위에 위치하는 WL0 워드라인에 연결된 메모리 셀들 중 좌측 에지에 위치하는 BL0 비트라인에서부터 BL127 비트라인까지 연결된 메모리 셀들에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 타일 그룹(TILE_GR2)의 중앙에 위치하는 WL0 워드라인에 연결된 메모리 셀들 중 중앙에 위치하는 BL0 비트라인에서부터 BL127 비트라인까지 연결된 메모리 셀들에 기입될 수 있다.
다른 메모리 타일의 중첩 인터리빙 동작은, 제1 메모리 타일 그룹(TILE_GR1)에서는 하위 에지에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn -1 워드라인으로 순차적으로 수행되는 기입 동작과 좌측 에지에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn -1 비트라인으로 순차적으로 수행되는 기입 동작을 조합할 수 있다. 그리고, 제2 메모리 타일 그룹(TILE_GR2)에서는 중앙에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn /2-1 워드라인까지 이어서 하위 에지에 위치하는 WLn/2 워드라인에서 중앙에 위치하는 WLn -1 워드라인으로 순차적으로 수행되는 기입 동작과 중앙에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn /2-1 비트라인으로 이어서 좌측 에지에 위치하는 BLn /2 비트라인에서 중앙에 위치하는 BLn -1 비트라인으로 순차적으로 수행되는 기입 동작을 조합할 수 있다.
다른 메모리 타일의 중첩 인터리빙 동작을 수행하기 위하여, 제어 회로(130, 도 5)는 제1 메모리 타일 그룹(TILE_GR1)의 워드라인 어드레싱 및 비트라인 어드레싱을 변경하고, 제2 메모리 타일 그룹(TILE_GR2)의 워드라인 어드레싱 및 비트라인 어드레싱을 변경할 수 있다.
다른 메모리 타일의 중첩 인터리브 동작을 수행함에 따라, ECC 섹터의 비트 에러는 하위 또는 상위 에지들의 메모리 셀들과 중앙의 메모리 셀들에 섞어서 평균화될 수 있다. 이에 따라, 중첩 인터리브 동작을 적용하여 워드라인들 및 비트라인들 사이의 BER 불균형을 줄일 수 있다.
도 17a 및 도 17b는 도 6의 메모리 타일(TILE)이 수직적으로 적층된 3차원 구조에서 메모리 셀들의 산포 특성을 설명하는 도면들이다. 도 17b에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도 6의 메모리 타일(TILE)이 높이 방향을 따라 적층될 수 있다. 각 메모리 타일들(TILEa~TILEd)은 행 방향, 열 방향 및 높이 방향을 따라 신장되는 3차원 구조를 가질 수 있다.
도 17a를 참조하면, 스택된 메모리 타일들(TILEa~TILEd)은 복수의 글로벌 비트라인들을 통하여 공통으로 연결될 수 있다. 메모리 타일들(TILEa~TILEd) 각각에 속하는 워드라인들은 다른 타일로부터 독립적일 수 있다. 메모리 타일들(TILEa~TILEd) 각각의 메모리 셀들은 도 3에 도시된 바와 같이, 임계 저항(Rth)을 기준으로 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 것이라고 기대된다.
그런데, 스택된 메모리 타일들(TILEa~TILEd) 중에서 상단부에 위치하는 메모리 타일(TILEd)의 메모리 셀들은 도 3과 같은 정상적인 저항 산포 특성을 보여주는데 반하여, 하단부에 위치하는 메모리 타일(TILEa)의 메모리 셀들은 도 17b에 도시된 바와 같이 저항 산포 특성이 넓어지는 경향을 보여준다.
도 17b를 참조하면, 스택된 메모리 타일들(TILEa~TILEd) 중에서 상단부에 위치하는 메모리 타일(TILEd)에서 하단부에 위치하는 메모리 타일(TILEa)로 갈수록 메모리 셀들의 저항이 감소하면서 그 산포가 넓어지는 것을 볼 수 있다.
도 17b의 저항 산포 특성에서, 스택된 메모리 타일들(TILEa~TILEd) 중 하단부의 메모리 타일들(TILEc, TILEb, TILEa)로 갈수록 비트 에러 발생율(BER)이 증가하고, 상단부에 위치하는 메모리 타일(TILEd)의 BER이 감소할 수 있다. BER이 큰 하단부 메모리 타일(TILEa)의 메모리 셀들과 BER이 작은 상단부의 메모리 타일(TILEd)의 메모리 셀들을 섞어서 데이터를 저장하게 된다면, 비트 에러율 불균형을 줄일 수 있을 것이다. 이하, BER 균등화를 위하여 스택 레이어 인터리빙 동작을 수행하는 ECC 인터리빙 동작이 설명될 것이다.
도 18은 본 발명의 실시예에 따른 ECC 인터리빙 동작을 설명하는 도면이다.
도 18을 참조하면, 하단부인 제1 스택 레이어(Stack0)에 제1 메모리 타일(TILEa1)과 제2 메모리 타일(TILEa2)이 배치될 수 있다. 상단부인 제2 스택 레이어(Stack1)에 제3 메모리 타일(TILEb1)과 제4 메모리 타일(TILEb2)이 배치될 수 있다. 제1 스택 레이어(Stack0)의 제1 메모리 타일(TILEa1) 상에 제3 메모리 타일(TILEb1)이 적층되고, 제1 스택 레이어(Stack0)의 제2 메모리 타일(TILEa2) 상에 제4 메모리 타일(TILEb2)이 적층될 수 있다.
스택된 메모리 타일들(TILEa1~TILEb2)에서, 도 16에서 설명된 중첩 인터리빙 동작을 적용하여 스택 레이어 인터리빙 동작이 수행될 수 있다. ECC 섹터는 제1 및 제2 ECC 서브 섹터들(SEC1, SEC2)로 구성될 수 있다.
제1 ECC 서브 섹터(SEC1)는 제1 스택 레이어(Stack0)의 제1 메모리 타일(TILEa1)에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 스택 레이어(Stack1)의 제4 메모리 타일(TILEb2)에 기입되도록 제공될 수 있다. 이 때, 스택 레이어 인터리빙 동작이 수행되면, 제1 ECC 서브 섹터(SEC1)는 제1 메모리 타일(TILEa1)의 하위에 위치하는 WL0 워드라인에 연결된 메모리 셀들 중 좌측 에지에 위치하는 BL0 비트라인에서부터 BL127 비트라인까지 연결된 메모리 셀들에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제4 메모리 타일(TILEb2)의 중앙에 위치하는 WL0 워드라인에 연결된 메모리 셀들 중 중앙에 위치하는 BL0 비트라인에서부터 BL127 비트라인까지 연결된 메모리 셀들에 기입될 수 있다.
스택된 메모리 타일들의 스택 레이어 인터리빙 동작은, 스택된 메모리 타일들(TILEa1~TILEb2) 중 하단부의 제1 메모리 타일(TILEa1)에서는 하위 에지에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn -1 워드라인으로 순차적으로 수행되는 기입 동작과 좌측 에지에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn -1 비트라인으로 순차적으로 수행되는 기입 동작을 조합할 수 있다. 그리고, 스택된 메모리 타일들(TILEa1~TILEb2) 중 상단부의 제4 메모리 타일 그룹(TILEb2)에서는 중앙에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn /2-1 워드라인까지 이어서 하위 에지에 위치하는 WLn /2 워드라인에서 중앙에 위치하는 WLn -1 워드라인으로 순차적으로 수행되는 기입 동작과 중앙에 위치하는 BL0 비트라인에서 우측 에지에 위치하는 BLn /2-1 비트라인으로 이어서 좌측 에지에 위치하는 BLn /2 비트라인에서 중앙에 위치하는 BLn -1 비트라인으로 순차적으로 수행되는 기입 동작을 조합할 수 있다.
스택된 메모리 타일들의 스택 레이어 인터리빙 동작을 수행하기 위하여, 제어 회로(130, 도 5)는 스택된 메모리 타일들(TILEa1~TILEb2)의 워드라인 어드레싱 및 비트라인 어드레싱을 변경할 수 있다.
스택된 메모리 타일들의 스택 레이어 인터리브 동작을 수행함에 따라, ECC 섹터의 비트 에러는 스택된 메모리 타일들 중 하단부 메모리 타일의 메모리 셀들과 상단부 메모리 타일의 메모리 셀들에 섞어서 평균화될 수 있다. 이에 따라, 스택 레이어 인터리브 동작을 적용하여 스택된 메모리 타일들 사이의 BER 불균형을 줄일 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 19를 참조하면, 메모리 모듈(1900)은 복수의 메모리 칩들(100_1~100_5)을 포함할 수 있다. 복수의 메모리 칩들(100_1~100_5)은 도 5에서 설명된 메모리 장치(100)와 동일 또는 유사할 수 있다.
메모리 모듈(1900)은 메모리 콘트롤러(200, 도 8)로부터 복수의 신호선들을 통하여 커맨드, 어드레스 및 데이터를 수신하고 버퍼링하여 메모리 칩들(100_1~100_5)에 제공하는 버퍼(1910)를 포함할 수 있다. 버퍼(1910)는 도 8에서 설명된 ECC 회로(210)와 동일 또는 유사한 ECC 회로(210)를 포함할 수 있다. ECC 회로(210)는 기입 동작 시, 메모리 모듈(1900)로 수신된 정보 데이터에 대해 ECC 인코딩을 수행함으로써 코드워드를 생성하고, 생성된 코드워드를 복수의 메모리 칩들(100_1~100_5) 중 선택된 메모리 칩(들)에 제공할 수 있다. 또한, ECC 회로(210)는 독출 동작 시, 복수의 메모리 칩들(100_1~100_5) 중 선택된 메모리 칩(들)으로부터 수신한 독출 데이터, 즉, 코드워드에 대해 ECC 디코딩을 수행함으로써 정보 데이터를 생성하고, 생성된 정보 데이터를 메모리 콘트롤러(200)에 제공할 수 있다.
버퍼(1910)는 도 13에서 설명된 다른 메모리 칩의 워드라인 인터리빙 동작을 수행할 수 있다. 도 13과 연계하여, 제1 메모리 타일 그룹(TILE_GR1)은 제1 메모리 칩(100_1)에 속하고, 제2 메모리 타일 그룹(TILE_GR2)은 제2 메모리 칩(100_2)에 속할 수 있다. 버퍼(1910)는 ECC 섹터의 제1 ECC 서브 섹터(SEC1)가 제1 메모리 칩(100_1)의 제1 메모리 타일 그룹(TILE_GR1)에 기입되고, 제2 ECC 서브 섹터(SEC2)는 제2 메모리 칩(100_2)의 제2 메모리 타일 그룹(TILE_GR2)에 기입되도록 제공할 수 있다.
다른 메모리 칩의 워드라인 인터리빙 동작은, 제1 메모리 칩(100_1)의 제1 메모리 타일 그룹(TILE_GR1)에서는 하위 에지에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn -1 워드라인까지 순차적으로 기입 동작을 수행하고, 제2 메모리 칩(100_2)의 제2 메모리 타일 그룹(TILE_GR2)에서는 중앙에 위치하는 WL0 워드라인에서 상위 에지에 위치하는 WLn /2-1 워드라인까지 이어서 하위 에지에 위치하는 WLn /2 워드라인에서 중앙에 위치하는 WLn -1 워드라인에서 순차적으로 기입 동작을 수행할 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 ECC 인터리빙 방법을 나타내는 순서도이다.
도 20을 참조하면, 메모리 장치(100, 도 5)가 턴온되면 ECC 인터리빙 동작이 개시된다(S2000). 예를 들어, 메모리 장치(100)의 기입 동작 시 또는 독출 동작 시, ECC 인터리빙 동작이 개시될 수 있다. 실시예에 따라, ECC 인터리빙 동작은 도 10a 내지 도 10c, 도 14a 내지 도 14c, 도 17a 및 도 17b에서 설명된 메모리 셀 어레이(110) 내 메모리 셀들의 산포 특성에 따라 ECC 인터리빙 동작을 개시할 수 있다.
ECC 인터리빙 동작이 개시되면(S2000), 메모리 장치(100)는 정보 데이터와 정보 데이터의 패리티 비트가 포함된 코드워드를 수신하고, 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 적어도 2개의 ECC 서브 섹터들로 구분할 수 있다. 메모리 장치(100)는 복수개의 메모리 타일들을 포함하는 메모리 셀 어레이에 코드워드를 기입할 때, 적어도 2개의 ECC 서브 섹터들 중 하나는 비트 에러율이 높은 제1 메모리 영역에 기입하고, 적어도 2개의 ECC 서브 섹터들 중 다른 하나는 비트 에러율이 낮은 제2 메모리 영역에 기입할 수 있다. 메모리 장치(100)는 제1 메모리 영역과 제2 메모리 영역에 기입된 정보 데이터의 비트 에러율이 균등화되도록, 워드라인 인터리빙 동작(S2010), 뱅크 인터리빙 동작(S2020), 비트라인 인터리빙 동작(S2030), 중첩 인터리빙 동작(S2040) 그리고 스택 레이어 인터리빙 동작(S2050)을 선택적으로 수행할 수 있다. 또한, ECC 인터리빙 동작에는 칩 인터리빙 동작(S2060)이 포함될 수 있다.
워드라인 인터리빙 동작(S2010)에서, 정보 데이터는 제1 메모리 영역의 제1 워드라인에 연결된 메모리 셀들과 제2 메모리 영역의 제2 워드라인에 연결된 메모리 셀들에 섞여서 기입될 수 있다.
뱅크 인터리빙 동작(S2020)에서, 정보 데이터는 복수개의 뱅크들 중 주변 회로 블락에 가까이 배치되는 제1 뱅크의 제1 워드라인에 연결된 메모리 셀들과 주변 회로 블락으로부터 멀리 배치되는 제2 뱅크의 제2 워드라인에 연결된 메모리 셀들에 섞여서 기입될 수 있다.
비트라인 인터리빙 동작(S2030)에서, 정보 데이터는 제1 메모리 영역의 제1 비트라인에 연결된 메모리 셀들과 제2 메모리 영역의 제2 비트라인에 연결된 메모리 셀들에 섞여서 기입될 수 있다.
중첩 인터리빙 동작(S2040)에서, 정보 데이터는 제1 메모리 영역의 제1 워드라인 및 제1 비트라인들에 연결된 메모리 셀들과 제2 메모리 영역의 제2 워드라인 및 제2 비트라인들에 연결된 메모리 셀들에 섞여서 기입될 수 있다.
스택 레이어 인터리빙 동작(S2050)에서, 정보 데이터는 스택된 메모리 타일들 중 하단부 메모리 타일의 제1 워드라인 및 제1 비트라인들에 연결된 메모리 셀들과 상단부 메모리 타일의 제2 워드라인 및 제2 비트라인들에 연결된 메모리 셀들에 섞여서 기입될 수 있다.
칩 인터리빙 동작(S2060)에서, 정보 데이터는 복수개의 메모리 칩들 중 제1 메모리 칩의 제1 워드라인에 연결된 메모리 셀들과 제2 메모리 칩의 제2 워드라인에 연결된 메모리 셀들에 섞여서 기입될 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 21을 참조하면, 시스템(2100)은 프로세싱 유닛(2110), 휘발성 메모리 유닛(2120), 저항성 메모리 유닛(2130), 그리고 대용량 스토리지 유닛(2140)을 포함할 수 있다. 시스템(2100)은 모바일 기기, 퍼스널 컴퓨터, 서버 컴퓨터 및 프로그램 가능한 가전 제품, 메인 프레임 컴퓨터 등과 같은 범용 또는 특수 목적의 컴퓨터 시스템일 수 있다.
본 실시예에서 설명되는 기능적 유닛은 구현 독립성(implementation independence)을 위해 모듈로서 분류될 수 있다. 예를 들어, 모듈은 커스텀 VLSI 회로 또는 게이트 어레이, 논리 칩, 트랜지스터, 또는 다른 디스크릿 컴포넌트와 같은 기성 반도체를 포함하는 하드웨어 회로로서 구현될 수 있다. 모듈은 프로그램 가능한 하드웨어 장치, 예컨대 프로그램 가능한 게이트 어레이, 프로그램 가능한 게이트 로직, 프로그램 가능한 게이트 장치 등으로 구현될 수 있다. 또한, 모듈은 실행 가능한 코드(code), 객체(object), 과정(procedure), 또는 함수(function)로서 구성되는 소프트웨어로 구현될 수 있다.
프로세싱 유닛(2110)은 운영 체제 및 다수의 소프트웨어 시스템을 실행하고 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 프로세싱 유닛(2110)은 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.
휘발성 메모리 유닛(2120)은 시스템(2100)의 동작 메모리 또는 캐시 메모리로서 데이터를 단기적으로 또는 임시로 저장하는 매체를 가리킨다. 휘발성 메모리 유닛(2120)은 하나 이상의 메모리 장치, 예컨대 DRAM을 포함할 수 있다.
저항성 메모리 유닛(2130)은 대용량 스토리지 유닛(2140)의 캐시 역할을 하도록 이용될 수 있다. 저항성 메모리 유닛(2130)에는 자주 억세스되거나 어플리케이션 또는 운영 체제의 일부 데이터가 저장될 수 있다. 저항성 메모리 유닛(2130)은 적어도 하나 이상의 메모리 장치, 예컨대 PRAM을 포함할 수 있다. 데이터가 하드 디스크 드라이버(HDD)와 같은 대용량 스토리지 유닛(2140)을 통해 억세스되는 경우보다 저항성 메모리 유닛(2130)의 억세스가 휠씬 빠르기 때문에 캐시로서 유익할 수 있다. 저항성 메모리 유닛(2130)은 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
저항성 메모리 유닛(2130)은 정보 데이터 및 정보 데이터의 패리티 비트가 포함된 코드워드를 메모리 셀 어레이에 기입할 때, 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 제1 ECC 서브 섹터 및 제2 ECC 서브 섹터로 구분하고, 제1 ECC 서브 섹터는 비트 에러율이 높은 제1 메모리 영역에 기입되고, 제2 ECC 서브 섹터는 비트 에러율이 낮은 제2 메모리 영역에 기입되도록 ECC 인터리빙 동작을 수행할 수 있다. 이에 따라, 제1 메모리 영역과 제2 메모리 영역에 기입된 정보 데이터의 비트 에러율이 균등화될 수 있다.
대용량 스토리지 유닛(2140)은 HDD, SDD(Solid State Drive), PCIe(Peripheral Component Interconnect express) 메모리 모듈, NVMe(Non-Volatile Memory express) 등으로 구현될 수 있다. 옵션적으로, 대용량 스토리지 유닛(2140)의 하나 이상의 계층들(one or more tiers)은 하나 이상의 네트워크 억세스 가능한 장치들 및/또는 서비스들, 예컨대, NVMe-oF(NVMe-over Fabrics) 및/또는RDMA(Remote Direct Memory Access) 접속된 여러 클라이언트들, 여러 서버들, 서버 팜(들), 서버 클러스터(들), 어플리케이션 서버(들), 또는 메시지 서버(들)로 구현될 수 있다. 대용량 스토리지 유닛(2140)은 시스템(2100)이 사용자 데이터를 장기적으로 저장하고자 하는 저장 매체를 가리킨다. 대용량 스토리지 유닛(2140)은 응용 프로그램(application program), 프로그램 데이터(program data) 등을 저장할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 정보 데이터 및 상기 정보 데이터의 패리티 비트가 포함된 코드워드를 수신하는 단계;
    상기 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 적어도 2개의 ECC 서브 섹터들로 구분하는 단계; 및
    상기 코드워드를 메모리 셀 어레이에 기입할 때, 상기 적어도 2개의 ECC 서브 섹터들 중 하나는 비트 에러율이 높은 제1 메모리 영역에 기입되고, 상기 적어도 2개의 ECC 서브 섹터들 중 다른 하나는 비트 에러율이 낮은 제2 메모리 영역에 기입되도록 상기 코드워드를 기입하는 단계를 포함하고,
    상기 제1 메모리 영역과 상기 제2 메모리 영역에 기입된 상기 정보 데이터의 비트 에러율이 균등화되는, 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 메모리 장치의 동작 방법은,
    상기 메모리 셀 어레이에서 상기 제1 메모리 영역의 로우 어드레스 및 칼럼 어드레스 중 적어도 하나는, 상기 제2 메모리 영역의 로우 어드레스 및 칼럼 어드레스 중 적어도 하나와 동일한 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이가 복수개의 메모리 타일들을 포함하고, 하나의 메모리 타일은 복수개의 워드라인들을 포함하고,
    상기 코드워드를 기입하는 단계는, 상기 정보 데이터가 상기 제1 메모리 영역의 제1 워드라인에 연결된 메모리 셀들과 상기 제2 메모리 영역의 제2 워드라인에 연결된 메모리 셀들에 섞여서 기입되는, 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 제1 워드라인은 상기 복수개의 메모리 타일들 중 제1 메모리 타일 그룹의 상기 복수개의 워드라인들의 에지에 상대적으로 가까운 워드라인이고,
    상기 제2 워드라인은 상기 복수개의 메모리 타일들 중 제2 메모리 타일 그룹의 상기 복수개의 워드라인들의 에지에 상대적으로 먼 워드라인인, 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 메모리 셀 어레이는 복수개의 뱅크들을 포함하고,
    상기 제1 메모리 타일 그룹은 상기 복수개의 뱅크들 중 제1 뱅크를 구성하고, 상기 제2 메모리 타일 그룹은 제2 뱅크를 구성하는, 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 메모리 셀 어레이가 복수개의 메모리 타일들을 포함하고, 하나의 메모리 타일은 복수개의 비트라인들을 포함하고,
    상기 코드워드를 기입하는 단계는, 상기 정보 데이터가 상기 제1 메모리 영역의 제1 비트라인들에 연결된 메모리 셀들과 상기 제2 메모리 영역의 제2 비트라인들에 연결된 메모리 셀들에 섞여서 기입되는, 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 제1 비트라인들은 상기 복수개의 메모리 타일들 중 제1 메모리 타일 그룹의 상기 복수개의 비트라인들의 에지에 상대적으로 가까운 비트라인이고,
    상기 제2 비트라인들은 상기 복수개의 메모리 타일들 중 제2 메모리 타일 그룹의 상기 복수개의 비트라인들의 에지에 상대적으로 먼 비트라인인, 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 메모리 셀 어레이가 복수개의 메모리 타일들을 포함하고, 하나의 메모리 타일은 복수개의 워드라인들과 복수개의 비트라인들을 포함하고,
    상기 코드워드를 기입하는 단계는, 상기 정보 데이터가 상기 제1 메모리 영역의 제1 워드라인 및 제1 비트라인들에 연결된 메모리 셀들과 상기 제2 메모리 영역의 제2 워드라인 및 제2 비트라인들에 연결된 메모리 셀들에 섞여서 기입되는, 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 제1 워드라인은 상기 복수개의 메모리 타일들 중 제1 메모리 타일 그룹의 상기 복수개의 워드라인들의 에지에 상대적으로 가까운 워드라인이고, 상기 제1 비트라인들은 상기 제1 메모리 타일 그룹의 상기 복수개의 비트라인들의 에지에 상대적으로 가까운 비트라인이고,
    상기 제2 워드라인은 상기 복수개의 메모리 타일들 중 제2 메모리 타일 그룹의 상기 복수개의 워드라인들의 에지에 상대적으로 먼 워드라인이고, 상기 제2 비트라인들은 상기 제2 메모리 타일 그룹의 상기 복수개의 비트라인들의 에지에 상대적으로 먼 비트라인인, 메모리 장치의 동작 방법.
  10. 제1항에 있어서,
    상기 메모리 셀 어레이는 복수개의 메모리 타일들이 스택되고, 스택된 메모리 타일들 중 하나의 메모리 타일은 복수개의 워드라인들과 복수개의 비트라인들을 포함하고,
    상기 코드워드를 기입하는 단계는, 상기 정보 데이터가 상기 제1 메모리 영역의 제1 워드라인 및 제1 비트라인들에 연결된 메모리 셀들과 상기 제2 메모리 영역의 제2 워드라인 및 제2 비트라인들에 연결된 메모리 셀들에 섞여서 기입되는, 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 제1 워드라인은 상기 스택된 메모리 타일들 중 하단부 메모리 타일 그룹의 상기 복수개의 워드라인들의 에지에 상대적으로 가까운 워드라인이고, 상기 제1 비트라인들은 상기 하단부 메모리 타일 그룹의 상기 복수개의 비트라인들의 에지에 상대적으로 가까운 비트라인이고,
    상기 제2 워드라인은 상기 스택된 메모리 타일들 중 상단부 메모리 타일 그룹의 상기 복수개의 워드라인들의 에지에 상대적으로 먼 워드라인이고, 상기 제2 비트라인들은 상기 상단부 메모리 타일 그룹의 상기 복수개의 비트라인들의 에지에 상대적으로 먼 비트라인인, 메모리 장치의 동작 방법.
  12. 복수개의 메모리 타일들을 포함하고, 하나의 메모리 타일은 복수개의 워드라인들과 복수개의 비트라인들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 정보 데이터 및 상기 정보 데이터의 패리티 비트가 포함된 코드워드가 기입되도록 제어하는 제어 회로를 포함하고,
    상기 제어 회로는, 상기 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 적어도 2개의 ECC 서브 섹터들로 구분하고, 상기 적어도 2개의 ECC 서브 섹터들 중 하나는 비트 에러율이 높은 제1 메모리 영역에 기입되고, 상기 적어도 2개의 ECC 서브 섹터들 중 다른 하나는 비트 에러율이 낮은 제2 메모리 영역에 기입되도록 제어하여, 상기 제1 메모리 영역과 상기 제2 메모리 영역에 기입된 상기 정보 데이터의 비트 에러율이 균등화되는, 메모리 장치.
  13. 제12항에 있어서,
    상기 제어 회로는, 상기 정보 데이터가 상기 제1 메모리 영역의 제1 워드라인에 연결된 메모리 셀들과 상기 제2 메모리 영역의 제2 워드라인에 연결된 메모리 셀들에 섞여서 기입되도록 제어하는, 메모리 장치.
  14. 제12항에 있어서,
    상기 제어 회로는, 상기 정보 데이터가 상기 제1 메모리 영역의 제1 비트라인들에 연결된 메모리 셀들과 상기 제2 메모리 영역의 제2 비트라인들에 연결된 메모리 셀들에 섞여서 기입되도록 제어하는, 메모리 장치.
  15. 제12항에 있어서,
    상기 제어 회로는, 상기 정보 데이터가 상기 제1 메모리 영역의 제1 워드라인 및 제1 비트라인들에 연결된 메모리 셀들과 상기 제2 메모리 영역의 제2 워드라인 및 제2 비트라인들에 연결된 메모리 셀들에 섞여서 기입되도록 제어하는, 메모리 장치.
  16. 제12항에 있어서,
    상기 메모리 셀 어레이는 상기 복수개의 메모리 타일들이 스택되고,
    상기 제어 회로는, 상기 정보 데이터가 스택된 메모리 타일들 중 하단부 메모리 타일 그룹인 상기 제1 메모리 영역의 제1 워드라인 및 제1 비트라인들에 연결된 메모리 셀들과 상기 스택된 메모리 타일들 중 하단부 메모리 타일 그룹인 상기 제2 메모리 영역의 제2 워드라인 및 제2 비트라인들에 연결된 메모리 셀들에 섞여서 기입되는 메모리 장치.
  17. 복수개의 메모리 칩들; 및
    상기 복수개의 메모리 칩들에 기입될 정보 데이터를 인코딩하여 패리티 비트를 생성하고, 상기 정보 데이터 및 상기 패리티 비트가 포함된 코드워드를 생성하여 상기 복수개의 메모리 칩들에 제공하는 메모리 콘트롤러를 포함하고,
    상기 메모리 콘트롤러는 상기 정보 데이터로 구성되는 에러 정정 코드(ECC) 섹터를 적어도 2개의 ECC 서브 섹터들로 구분하고, 상기 적어도 2개의 ECC 서브 섹터들 중 하나는 비트 에러율이 높은 제1 메모리 칩에 기입되고, 상기 적어도 2개의 ECC 서브 섹터들 중 다른 하나는 비트 에러율이 낮은 제2 메모리 칩에 기입되도록 제어하여, 상기 제1 메모리 칩과 상기 제2 메모리 칩에 기입된 상기 정보 데이터의 비트 에러율이 균등화되는, 메모리 시스템.
  18. 제17항에 있어서,
    상기 메모리 콘트롤러는, 상기 정보 데이터가 상기 제1 메모리 칩의 제1 워드라인에 연결된 메모리 셀들과 상기 제2 메모리 칩의 제2 워드라인에 연결된 메모리 셀들에 섞여서 기입되도록 제어하는, 메모리 시스템.
  19. 제18항에 있어서,
    상기 제1 워드라인은 상기 제1 메모리 칩에 포함된 메모리 셀 어레이의 복수개의 워드라인들의 에지에 상대적으로 가까운 워드라인이고,
    상기 제2 워드라인은 상기 제2 메모리 칩에 포함된 메모리 셀 어레이의 복수개의 워드라인들의 에지에 상대적으로 가까운 워드라인인, 메모리 시스템.
  20. 제17항에 있어서,
    상기 메모리 콘트롤러는, 상기 제1 및 제2 메모리 칩들에서 독출되는 상기 적어도 2개의 ECC 서브 섹터들을 디코딩하여 상기 정보 데이터를 생성하는, 메모리 시스템.
KR1020180065658A 2018-06-07 2018-06-07 메모리 장치의 비트 에러율 균등화 방법 KR20190139082A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020180065658A KR20190139082A (ko) 2018-06-07 2018-06-07 메모리 장치의 비트 에러율 균등화 방법
US16/358,884 US11126497B2 (en) 2018-06-07 2019-03-20 Method of equalizing bit error rates of memory device
EP19174519.9A EP3579235B1 (en) 2018-06-07 2019-05-14 Method of equalizing bit error rates of memory device
CN201910423205.3A CN110580926A (zh) 2018-06-07 2019-05-21 均衡存储器件的误码率的方法
SG10201904982VA SG10201904982VA (en) 2018-06-07 2019-05-31 Method of equalizing bit error rates of memory device
US17/478,597 US20220004455A1 (en) 2018-06-07 2021-09-17 Method of equalizing bit error rates of memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180065658A KR20190139082A (ko) 2018-06-07 2018-06-07 메모리 장치의 비트 에러율 균등화 방법

Publications (1)

Publication Number Publication Date
KR20190139082A true KR20190139082A (ko) 2019-12-17

Family

ID=68765007

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180065658A KR20190139082A (ko) 2018-06-07 2018-06-07 메모리 장치의 비트 에러율 균등화 방법

Country Status (4)

Country Link
US (1) US11126497B2 (ko)
KR (1) KR20190139082A (ko)
CN (1) CN110580926A (ko)
SG (1) SG10201904982VA (ko)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10877898B2 (en) 2017-11-16 2020-12-29 Alibaba Group Holding Limited Method and system for enhancing flash translation layer mapping flexibility for performance and lifespan improvements
US10496548B2 (en) 2018-02-07 2019-12-03 Alibaba Group Holding Limited Method and system for user-space storage I/O stack with user-space flash translation layer
WO2019222958A1 (en) 2018-05-24 2019-11-28 Alibaba Group Holding Limited System and method for flash storage management using multiple open page stripes
US10921992B2 (en) 2018-06-25 2021-02-16 Alibaba Group Holding Limited Method and system for data placement in a hard disk drive based on access frequency for improved IOPS and utilization efficiency
CN111902804B (zh) 2018-06-25 2024-03-01 阿里巴巴集团控股有限公司 用于管理存储设备的资源并量化i/o请求成本的系统和方法
US10996886B2 (en) 2018-08-02 2021-05-04 Alibaba Group Holding Limited Method and system for facilitating atomicity and latency assurance on variable sized I/O
US11327929B2 (en) 2018-09-17 2022-05-10 Alibaba Group Holding Limited Method and system for reduced data movement compression using in-storage computing and a customized file system
US11962928B2 (en) 2018-12-17 2024-04-16 Meta Platforms Technologies, Llc Programmable pixel array
US11888002B2 (en) 2018-12-17 2024-01-30 Meta Platforms Technologies, Llc Dynamically programmable image sensor
US10977122B2 (en) 2018-12-31 2021-04-13 Alibaba Group Holding Limited System and method for facilitating differentiated error correction in high-density flash devices
US11061735B2 (en) 2019-01-02 2021-07-13 Alibaba Group Holding Limited System and method for offloading computation to storage nodes in distributed system
US11132291B2 (en) 2019-01-04 2021-09-28 Alibaba Group Holding Limited System and method of FPGA-executed flash translation layer in multiple solid state drives
US11200337B2 (en) 2019-02-11 2021-12-14 Alibaba Group Holding Limited System and method for user data isolation
US10970212B2 (en) 2019-02-15 2021-04-06 Alibaba Group Holding Limited Method and system for facilitating a distributed storage system with a total cost of ownership reduction for multiple available zones
US11061834B2 (en) 2019-02-26 2021-07-13 Alibaba Group Holding Limited Method and system for facilitating an improved storage system by decoupling the controller from the storage medium
US10783035B1 (en) * 2019-02-28 2020-09-22 Alibaba Group Holding Limited Method and system for improving throughput and reliability of storage media with high raw-error-rate
US10891065B2 (en) 2019-04-01 2021-01-12 Alibaba Group Holding Limited Method and system for online conversion of bad blocks for improvement of performance and longevity in a solid state drive
US10922234B2 (en) 2019-04-11 2021-02-16 Alibaba Group Holding Limited Method and system for online recovery of logical-to-physical mapping table affected by noise sources in a solid state drive
US10908960B2 (en) 2019-04-16 2021-02-02 Alibaba Group Holding Limited Resource allocation based on comprehensive I/O monitoring in a distributed storage system
US11169873B2 (en) 2019-05-21 2021-11-09 Alibaba Group Holding Limited Method and system for extending lifespan and enhancing throughput in a high-density solid state drive
US11144228B2 (en) * 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
US10860223B1 (en) 2019-07-18 2020-12-08 Alibaba Group Holding Limited Method and system for enhancing a distributed storage system by decoupling computation and network tasks
US11074124B2 (en) 2019-07-23 2021-07-27 Alibaba Group Holding Limited Method and system for enhancing throughput of big data analysis in a NAND-based read source storage
KR20210024311A (ko) 2019-08-21 2021-03-05 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 반도체 메모리 시스템, 및 반도체 메모리 시스템의 구동방법
KR20210039047A (ko) * 2019-10-01 2021-04-09 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US11126561B2 (en) 2019-10-01 2021-09-21 Alibaba Group Holding Limited Method and system for organizing NAND blocks and placing data to facilitate high-throughput for random writes in a solid state drive
US11617282B2 (en) 2019-10-01 2023-03-28 Alibaba Group Holding Limited System and method for reshaping power budget of cabinet to facilitate improved deployment density of servers
US11935291B2 (en) 2019-10-30 2024-03-19 Meta Platforms Technologies, Llc Distributed sensor system
US11948089B2 (en) 2019-11-07 2024-04-02 Meta Platforms Technologies, Llc Sparse image sensing and processing
KR20210071468A (ko) * 2019-12-06 2021-06-16 삼성전자주식회사 저항성 메모리 장치
US11037638B1 (en) * 2019-12-16 2021-06-15 Micron Technology, Inc. Write operations to mitigate write disturb
US11106530B2 (en) * 2019-12-20 2021-08-31 Micron Technology, Inc. Parity protection
US11449455B2 (en) 2020-01-15 2022-09-20 Alibaba Group Holding Limited Method and system for facilitating a high-capacity object storage system with configuration agility and mixed deployment flexibility
US11150986B2 (en) 2020-02-26 2021-10-19 Alibaba Group Holding Limited Efficient compaction on log-structured distributed file system using erasure coding for resource consumption reduction
KR20210111004A (ko) 2020-03-02 2021-09-10 삼성전자주식회사 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 읽기 방법
US11200114B2 (en) 2020-03-17 2021-12-14 Alibaba Group Holding Limited System and method for facilitating elastic error correction code in memory
WO2021195979A1 (zh) * 2020-03-31 2021-10-07 华为技术有限公司 一种数据存储方法以及相关装置
US11385833B2 (en) 2020-04-20 2022-07-12 Alibaba Group Holding Limited Method and system for facilitating a light-weight garbage collection with a reduced utilization of resources
US11281575B2 (en) 2020-05-11 2022-03-22 Alibaba Group Holding Limited Method and system for facilitating data placement and control of physical addresses with multi-queue I/O blocks
US11461262B2 (en) 2020-05-13 2022-10-04 Alibaba Group Holding Limited Method and system for facilitating a converged computation and storage node in a distributed storage system
US11494115B2 (en) 2020-05-13 2022-11-08 Alibaba Group Holding Limited System method for facilitating memory media as file storage device based on real-time hashing by performing integrity check with a cyclical redundancy check (CRC)
US11218165B2 (en) 2020-05-15 2022-01-04 Alibaba Group Holding Limited Memory-mapped two-dimensional error correction code for multi-bit error tolerance in DRAM
US11507499B2 (en) 2020-05-19 2022-11-22 Alibaba Group Holding Limited System and method for facilitating mitigation of read/write amplification in data compression
US11556277B2 (en) 2020-05-19 2023-01-17 Alibaba Group Holding Limited System and method for facilitating improved performance in ordering key-value storage with input/output stack simplification
US11825228B2 (en) 2020-05-20 2023-11-21 Meta Platforms Technologies, Llc Programmable pixel array having multiple power domains
US11263132B2 (en) 2020-06-11 2022-03-01 Alibaba Group Holding Limited Method and system for facilitating log-structure data organization
US11422931B2 (en) 2020-06-17 2022-08-23 Alibaba Group Holding Limited Method and system for facilitating a physically isolated storage unit for multi-tenancy virtualization
US11354200B2 (en) 2020-06-17 2022-06-07 Alibaba Group Holding Limited Method and system for facilitating data recovery and version rollback in a storage device
US11354233B2 (en) 2020-07-27 2022-06-07 Alibaba Group Holding Limited Method and system for facilitating fast crash recovery in a storage device
US11567831B2 (en) 2020-07-28 2023-01-31 Micron Technology, Inc. Generating a protected and balanced codeword
US11237906B1 (en) * 2020-07-28 2022-02-01 Micron Technology, Inc. Generating a balanced codeword protected by an error correction code
US11494264B2 (en) 2020-07-28 2022-11-08 Micron Technology, Inc. Generating a protected and balanced codeword
US11372774B2 (en) 2020-08-24 2022-06-28 Alibaba Group Holding Limited Method and system for a solid state drive with on-chip memory integration
US11487465B2 (en) 2020-12-11 2022-11-01 Alibaba Group Holding Limited Method and system for a local storage engine collaborating with a solid state drive controller
US11935575B1 (en) * 2020-12-23 2024-03-19 Meta Platforms Technologies, Llc Heterogeneous memory system
US11734115B2 (en) 2020-12-28 2023-08-22 Alibaba Group Holding Limited Method and system for facilitating write latency reduction in a queue depth of one scenario
US11416365B2 (en) 2020-12-30 2022-08-16 Alibaba Group Holding Limited Method and system for open NAND block detection and correction in an open-channel SSD
US11726699B2 (en) 2021-03-30 2023-08-15 Alibaba Singapore Holding Private Limited Method and system for facilitating multi-stream sequential read performance improvement with reduced read amplification
US11461173B1 (en) 2021-04-21 2022-10-04 Alibaba Singapore Holding Private Limited Method and system for facilitating efficient data compression based on error correction code and reorganization of data placement
US11476874B1 (en) 2021-05-14 2022-10-18 Alibaba Singapore Holding Private Limited Method and system for facilitating a storage server with hybrid memory for journaling and data storage
CN114822611B (zh) * 2022-06-27 2022-09-27 波平方科技(杭州)有限公司 用于近似计算的磁性存储芯片、模组及系统级封装芯片

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3181452B2 (ja) 1993-11-26 2001-07-03 株式会社東芝 半導体ディスク装置
US7043599B1 (en) * 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
KR100699848B1 (ko) 2005-06-21 2007-03-27 삼성전자주식회사 코어 구조가 개선된 상 변화 메모리 장치
KR101237005B1 (ko) 2007-11-09 2013-02-26 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법
JP2010079485A (ja) 2008-09-25 2010-04-08 Panasonic Corp 半導体記録装置
JP5178448B2 (ja) 2008-10-17 2013-04-10 株式会社東芝 不揮発性半導体記憶装置
JP5789767B2 (ja) 2009-11-25 2015-10-07 パナソニックＩｐマネジメント株式会社 半導体記録装置及び半導体記録装置の制御方法
US8724414B2 (en) * 2010-02-09 2014-05-13 Qualcomm Incorporated System and method to select a reference cell
KR101686590B1 (ko) 2010-09-20 2016-12-14 삼성전자주식회사 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법
KR101736792B1 (ko) 2010-09-20 2017-05-18 삼성전자주식회사 플래시 메모리 및 그것의 셀프 인터리빙 방법
KR20120107336A (ko) 2011-03-21 2012-10-02 삼성전자주식회사 메모리 시스템 및 그것의 어드레싱 방법
KR101879442B1 (ko) * 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
KR101929983B1 (ko) 2012-07-18 2018-12-17 삼성전자주식회사 저항성 메모리 셀을 갖는 반도체 메모리 장치 및 그 테스트 방법
KR102237735B1 (ko) 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
JP2016038920A (ja) 2014-08-05 2016-03-22 マイクロン テクノロジー， インク． 半導体装置及び半導体システム
KR102151176B1 (ko) 2014-08-22 2020-09-02 삼성전자 주식회사 크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR102254102B1 (ko) * 2015-01-23 2021-05-20 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
TWI560718B (en) 2015-03-27 2016-12-01 Silicon Motion Inc Data storage device and encoding method thereof
US10078548B2 (en) 2015-09-11 2018-09-18 Toshiba Memory Corporation Memory controller, semiconductor device and method of controlling semiconductor device
US10067825B2 (en) 2015-09-14 2018-09-04 Samsung Electronics Co., Ltd. Memory device and method of controlling ECC operation in the same
KR102511459B1 (ko) 2016-03-17 2023-03-17 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
KR20170121798A (ko) * 2016-04-26 2017-11-03 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102547713B1 (ko) 2016-09-01 2023-06-26 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
SG10201904982VA (en) 2020-01-30
US11126497B2 (en) 2021-09-21
CN110580926A (zh) 2019-12-17
US20190377632A1 (en) 2019-12-12

Similar Documents

Publication Publication Date Title
KR20190139082A (ko) 메모리 장치의 비트 에러율 균등화 방법
US10937519B2 (en) Memory devices, memory systems and methods of operating memory devices
US10679691B2 (en) Semiconductor system including a counting circuit block
US10741245B2 (en) Resistive memory device and resistive memory system including a plurality of layers, and method of operating the system
US11120872B2 (en) Resistive memory devices and methods of operating resistive memory devices
US10853169B2 (en) Memory controller, semiconductor memory system including the same, and method of driving the semiconductor memory system
US10770138B2 (en) Method of operating resistive memory device reducing read disturbance
US9881671B2 (en) Resistive memory device, resistive memory system, and method of operating the resistive memory system
US11043268B2 (en) Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
US20220004455A1 (en) Method of equalizing bit error rates of memory device
KR102497214B1 (ko) 저항성 메모리 장치의 열화 보상 방법 및 시스템
US20230052799A1 (en) Memory controller, memory system including the same, and method of operating the memory controller
KR20200058027A (ko) Ecc 회로를 포함하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 에러 정정 방법
CN112786091A (zh) 非易失性存储器装置及其写入方法
KR102651129B1 (ko) 메모리 장치의 데이터 재기입 방법, 상기 메모리 장치를 제어하는 메모리 컨트롤러 및 상기 메모리 컨트롤러의 제어 방법
KR20200056872A (ko) 내구성 저하를 판단하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법
US11307918B2 (en) Memory controller performing recovery operation, operating method of the same, and memory system including the same
US10872665B2 (en) Memory device performing data comparison write and memory system including the same
KR20200074872A (ko) 에너지 효율적인 pram 어레이 기입 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
US20190332322A1 (en) Memory system including resistive variable memory device and operating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal