CN112786091A - 非易失性存储器装置及其写入方法 - Google Patents

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Abstract

公开非易失性存储器装置及其写入方法。所述非易失性存储器装置的写入方法包括：执行感测操作；将写入数据与通过感测操作获得的读取数据进行比较；当写入数据与读取数据相同时，确定写入数据是否为置位状态；当写入数据为置位状态时，执行置位操作，并且当写入数据不为置位数据时，不执行写入操作。

Description

非易失性存储器装置及其写入方法
本申请要求于2019年11月5日提交到韩国知识产权局的第10-2019-0140134号韩国专利申请的优先权，所述韩国专利申请的公开通过引用包含于此。
技术领域
发明构思的示例实施例涉及非易失性存储器装置、将数据写入非易失性存储器的写入方法以及包括非易失性存储器装置的存储装置。
背景技术
数据比较写入(DCW)方法已用于减少功耗和改进由相变存储器(PCM)装置执行的写入操作。DCW方法包括在写入操作期间从PCM单元读取存储值，并且当输入值与存储值不同时，将输入值写入PCM单元。因此，当PCM单元的存储值并非与输入值不同时，可节省另外用于执行写入操作的功率。在DCW方法中，可在写入操作之前执行读取操作，以确定PCM单元的存储值。然而，当已知输入值与存储值相同时，可不执行读取操作。
发明内容
发明构思的特定示例实施例提供表现出降低的功耗和提高的可靠性的非易失性存储器装置。发明构思的其他示例实施例提供了这样的非易失性存储器装置的写入方法和包括这样的非易失性存储器装置的存储装置。
根据发明构思的示例实施例，一种非易失性存储器(NVM)装置包括：存储器单元阵列，包括连接到多条位线和多条字线的多个电阻式存储器单元；字线驱动器，被配置为：响应于地址选择所述多条字线中的一条字线，并且将字线电压施加到选择的字线；位线驱动器，被配置为：响应于地址选择所述多条位线中的一条位线，并且将位线电压施加到选择的位线；写入电路，被配置为：响应于写入控制信号生成位线电压和字线电压；读取电路，被配置为：响应于读取控制信号，从连接到选择的字线和选择的位线的电阻式存储器单元读取数据；输入和输出(I/O)电路，被配置为从外部装置接收写入数据；以及控制逻辑，被配置为：从多个写入模式选择写入模式，基于选择的写入模式、写入数据和读取数据中的至少一个来生成写入控制信号，并且基于选择的写入模式和写入数据中的至少一个生成读取控制信号。
根据发明构思的示例实施例，一种非易失性存储器(NVM)装置的写入方法包括：执行感测操作；将写入数据与通过感测操作获得的读取数据进行比较；当写入数据与读取数据相同时，确定写入数据是否为置位状态；当写入数据为置位数据时，执行置位操作，并且当写入数据不为置位数据时，不执行写入操作。
根据发明构思的示例实施例，一种非易失性存储器(NVM)装置的写入方法包括：接收写入数据；确定写入数据是否与置位状态对应；当写入数据与置位状态对应时，执行置位操作；当写入数据不与置位状态对应时，执行感测操作，并且当通过感测操作获得的读取数据与复位状态对应时，不执行写入操作；以及当读取数据不与复位状态对应时，执行复位操作。
附图说明
考虑到下面的具体实施方式和附图，可更清楚地理解发明构思的以上和其他方面、特征和优点，在附图中：
图1是示出根据发明构思的示例实施例的非易失性存储器装置100的示例的示图；
图2A、图2B、图2C和图2D是示出根据发明构思的示例实施例的存储器单元的示例的示图；
图3A、图3B、图3C、图3D、图3E和图3F是示出存储器单元的三维结构的示例的示图；
图4是示出根据发明构思的示例实施例的存储器单元阵列110的三维堆叠结构的示例的示图；
图5是示出图4中示出的单个存储器单元阵列110-1的示例的示图；
图6是示出根据发明构思的另一示例实施例的存储器单元阵列110a的示例的示图；
图7是示出根据发明构思的另一示例实施例的存储器单元阵列110b的示例的示图；
图8是示出根据发明构思的另一示例实施例的读取电路150的感测放大器152的示例的示图；
图9A是示出根据发明构思的示例实施例的写入数据锁存器172-1的示图，
图9B是示出根据发明构思的示例实施例的写入数据锁存器172-2的示图；
图10A、图10B和10C是示出根据写入操作的操作模式在控制逻辑170中生成的控制信号的示例的示图；
图11是示出在正常模式下执行的写入操作之后的存储器单元的分布的示例的示图；
图12是示出在DCW模式下执行的写入操作之后的存储器单元的分布的示例的示图；
图13是示出与在DCW模式下执行的写入操作对应的数据表的示例的示图；
图14是示出根据发明构思的示例实施例的与写入操作模式对应的数据表的示例的示图；
图15是示出根据发明构思的示例实施例的与在aDCW模式下执行的写入操作有关的数据表的示例的示图；
图16是示出根据发明构思的另一示例实施例的与写入操作模式有关的数据表的示例的示图；
图17是示出根据发明构思的示例实施例的当在aDCW模式下执行写入操作时存储器单元的分布的示例的示图；
图18是示出根据发明构思的另一示例实施例的当在aDCW模式下执行写入操作时存储器单元的分布的示例的示图；
图19是示出根据发明构思的示例实施例的非易失性存储器装置100的写入操作的示例的流程图；
图20是示出根据发明构思的另一示例实施例的非易失性存储器装置100的写入操作的示例的流程图；
图21是示出根据发明构思的示例实施例的在aDCW模式下写入数据“1”的操作的时序的示例的示图；
图22是示出根据发明构思的示例实施例的在aDCW模式下写入数据“0”的操作的时序的示例的示图；
图23A和图23B是示出根据发明构思的示例实施例的非易失性存储器装置的写入操作的效果的示图；
图24是示出根据发明构思的示例实施例的存储装置1000的示例的示图；
图25是示出根据发明构思的示例实施例的其中特定写入模式被应用于边缘部分的存储器系统2000的示例的示图；
图26是示出根据发明构思的示例实施例的根据环境信息选择性地操作写入模式的存储器系统3000的示例的示图；
图27是示出根据发明构思的示例实施例的服务器系统4000的示例的示图；
图28是示出根据发明构思的示例实施例的计算系统5000的示例的示图；
图29是示出根据发明构思的另一示例实施例的计算系统6000的示例的示图；以及
图30是示出根据发明构思的另一示例实施例的计算系统7000的示例的示图。
具体实施方式
在下文中，将参照附图如下描述发明构思的实施例。
与发明构思的特定示例实施例中的非易失性存储器(NVM)装置结合使用的写入方法可包括：(1)使用大于或等于第一读取电平的第二读取电平执行读取(或感测)操作，(2)将由读取操作产生的“存储值”与将被写入NVM装置的数据的“输入值”进行比较以生成比较结果，以及(3)基于(或响应于)比较结果确定是否执行写入操作。例如，当存储值与输入值的比较生成(或对应于)复位状态时，可不执行写入操作。因此，使用前述写入方法的NVM装置可防止(例如)由电阻漂移现象引起的写入操作失败的发生。
图1是示出根据示例实施例的非易失性存储器(NVM)装置100的示图。参照图1，NVM装置100可包括存储器单元阵列110、字线驱动器120、位线驱动器130、写入电路140、读取电路150、数据输入和输出(I/O)电路160和控制逻辑170。
存储器单元阵列110可通过多条字线WL连接到字线驱动器120，并且还可通过多条位线BL连接到位线驱动器130。存储器单元阵列110可包括连接到多条字线WL和多条位线BL的多个存储器单元。如图1中所示，存储器单元MC可连接在字线WL与位线BL之间。存储器单元MC可用于使用电阻材料存储一个或多个比特。图1示出了单个存储器单元阵列，但是示例实施例不限于此。NVM装置100可具有多个存储器单元阵列沿垂直于基底的方向(例如，竖直方向)堆叠的结构。
字线驱动器120可通过多条字线WL连接到存储器单元阵列110。字线驱动器120可使用在控制逻辑170的控制下提供的行地址来选择多条字线WL中的一条字线。此外，字线驱动器120可将字线电压施加到选择的字线。字线电压可包括读取字线电压、写入字线电压等。
位线驱动器130可通过多条位线BL连接到存储器单元阵列110。位线驱动器130可根据控制逻辑170的控制使用列地址来选择多条位线BL中的一条位线。此外，位线驱动器130可将位线电压施加到选择的位线。位线电压可包括读取电压、置位位线电压、复位位线电压等。
写入电路140可连接到字线驱动器120和位线驱动器130。写入电路140可被配置为在控制逻辑170的控制下将数据写入(例如，置位操作或复位操作)连接到选择的位线和选择的字线的存储器单元。例如，写入电路140可响应于控制逻辑170的写入控制信号，将字线电压施加到选择的字线，并且可将位线电压施加到选择的位线。在一个示例实施例中，写入电路140可在写入操作期间生成与将被写入的数据对应的置位脉冲或复位脉冲，并且可将置位脉冲或复位脉冲施加到选择的字线/位线。
读取电路150可被配置为在控制逻辑170的控制下从连接到选择的字线和选择的位线的存储器单元读取数据。例如，读取电路150可响应于控制逻辑170的读取控制信号，从连接到选择的字线和选择的位线的存储器单元读取数据。在一个示例实施例中，读取电路150可执行感测操作，以感测选择的字线/位线的电压与参考电压之间的电压差并且根据感测的电压差将导通/截止单元彼此区分开。
写入电路140和/或读取电路150可共同地或单独地被称为读写电路(RWC)。如图1中所示，RWC可设置在字线驱动器120下方。
数据I/O电路160可被配置为在控制逻辑170的控制下在写入操作期间将从外部装置(例如，存储器控制器)接收的写入数据传送到数据锁存器(DL)172。数据I/O电路160还可被配置为将在读取操作期间从数据锁存器172获得的读取数据传送到外部装置(例如，存储器控制器)。
控制逻辑170可被配置为控制NVM装置100的整体操作。因此，控制逻辑170可用于响应于一个或多个命令CMD、地址ADD、数据和/或控制信号而控制字线驱动器120、位线驱动器130、写入电路140、读取电路150和/或数据I/O电路160。
控制逻辑电路170可用于从多个可能的写入模式选择写入模式，然后可根据选择的写入模式控制写入操作的执行。在一个示例实施例中，控制逻辑170可用于响应于选择的写入模式、写入数据和读取数据中的至少一个来生成写入控制信号。控制逻辑170还可用于响应于选择的写入模式和写入数据中的至少一个来生成读取控制信号。
在一个示例实施例中，从多个写入模式选择的特定写入模式可用于定义写入操作的执行。多个写入模式可包括：正常模式、数据比较写入(DCW)模式、主动数据比较写入(aDCW)模式和/或读取跳过主动数据比较写入模式(RDSKIP aDCW)模式。这里，正常模式是不反映电阻漂移的写入模式，DCW模式是反映复位状态的电阻漂移的写入模式，aDCW模式和RDSKIP aDCW模式是反映置位状态和复位状态下的电阻漂移两者的写入模式。
对于在正常模式下执行的写入操作，控制逻辑170可控制写入电路140根据将被写入到存储器单元的输入(或写入)数据来执行置位操作和/或复位操作。
对于在DCW模式下执行的写入操作，控制逻辑170可控制写入电路140和读取电路150将使用感测操作从存储器单元获得的存储数据(即，“读取数据”)与将被写入的写入数据进行比较，然后根据得到的比较结果执行置位操作或复位操作。
对于在aDCW模式下执行的写入操作，控制逻辑170可控制写入电路140和读取电路150将使用感测操作从存储器单元获得的读取数据与将被写入的写入数据进行比较，然后使用得到的比较结果和将被写入的写入数据执行置位操作或复位操作。对于在aDCW模式下执行的写入操作，当读取数据和写入数据均对应于复位数据时，可不执行写入操作。
对于在RDSKIP aDCW模式下执行的写入操作，当写入数据是置位数据时，控制逻辑170可执行置位操作而不是执行感测操作。然而，当写入数据不是置位数据时，控制逻辑170可执行感测操作，将使用感测操作从存储器单元获得的读取数据与写入数据进行比较，并且使用比较结果来确定是执行复位操作还是不执行写入操作。
这里，通常应当注意，NVM装置易于通过漂移存储器单元的电阻值来随时间扩展电阻值的分布。这种现象可引起与存储在NVM装置的构成存储器单元中的数据相关的可靠性问题。与这种通常结果相比，当根据DCW模式/aDCW模式/RDSKIP aDCW模式之一执行写入操作时，图1的NVM装置100可在其操作中准确地反映电阻漂移，从而提高数据可靠性。
在发明构思的特定实施例中，图1中示出的存储器单元MC可包括可变电阻。
图2A、图2B、图2C和图2D是示出可在示例实施例中使用的存储器单元的示例的各自的示图。
参照图2A，存储器单元MC可包括可变电阻R和二极管D。在一个示例实施例中，可变电阻R可以是相变材料。例如，相变材料可被实现为各种类型的材料(诸如，通过组合两种元素而形成的GaSb、InSb、InSe、Sb2Te3、GeTe，通过组合三种元素而形成的GeSbTe、GaSeTe、InSbTe、SnSb2Te4、InSbGe，通过组合四种元素而形成的AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2等)。在另一示例实施例中，可变电阻R可包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料、反铁磁材料等，代替相变材料。
参照图2B，存储器单元MC可包括可变电阻R和双向二极管BD。
参照图2C，存储器单元MC可包括可变电阻R和晶体管T。字线WL可连接到晶体管T的栅极。
参照图2D，存储器单元MC可包括双向阈值开关OTS和可变电阻R。双向阈值开关OTS可包括类似于锗-锑-碲化物(GST，Ge2Sb2Te5)的材料。例如，双向阈值开关OTS可以是硒(Se)、砷(As)、锗(Ge)和硅(Si)的组合，并且可包括可改变结晶状态和非晶态的硫族化物。
示例实施例中的存储器单元MC的结构不仅限于图2A、图2B、图2C和图2D中示出的示例。
在下面的描述中，将根据示例实施例描述被配置为开关装置的特定三维存储器单元结构。
图3A、图3B、图3C、图3D、图3E和图3F是示出可在示例实施例中使用的三维存储器单元结构的示例的各自的示图。
图3A示出布置在多条导线101、102和103之间的第一存储器单元MC1和第二存储器单元MC2。第一存储器单元MC1和第二存储器单元MC2可作为独立的存储器单元进行操作。在一个示例实施例中，当第一导线101和第二导线102是字线时，第三导线103可以是位线。当第一导线101和第二导线102是位线时，第三导线103可以是字线。在下面的描述中，为了便于描述，第一导线101和第二导线102可分别被称为第一字线和第二字线。
在示例实施例中，第一存储器单元MC1可包括第一加热电极111、第一信息存储装置112和第一开关装置113。在示例实施例中，第一开关装置113可包括第一开关电极113-1、第二开关电极113-2以及设置在第一开关电极113-1与第二开关电极113-2之间的第一选择层113-3。在示例实施例中，第一选择层113-3可包括双向阈值开关OTS材料。当在第一开关电极113-1与第二开关电极113-2之间施加大于阈值电压的电压电平时，电流可流过第一选择层113-3。第一信息存储装置112可包括相变材料。在示例实施例中，作为示例，第一信息存储装置112可包括硫族化物材料。例如，第一信息存储装置112可包括Ge-Sb-Te(GST)。第一信息存储装置112的结晶温度、熔点、取决于结晶能量的相变速度等可根据包括在第一信息存储装置112中的元素的类型及其化学组成比来确定。
第二存储器单元MC2可具有与第一存储器单元MC1的结构类似的结构。
在下面的描述中，将参照第一存储器单元MC1描述用于写入和擦除数据的方法。当电压通过第一字线101和位线103被施加时，在第一加热电极111与第一信息存储装置112之间的界面表面上可产生根据电压产生的焦耳热。通过焦耳热，包括在第一信息存储装置112中的相变材料可从非结晶状态改变为结晶状态，或者可从结晶状态改变为非结晶状态。第一信息存储装置112可在非晶态下具有相对高的电阻，并且可在结晶状态下具有相对低的电阻。在一个示例实施例中，可根据第一信息存储装置112的电阻值来定义数据“0”或“1”。
为了将数据写入第一存储器单元MC1中，可通过第一字线101和位线103施加编程电压。编程电压可大于包括在第一开关装置113中的双向阈值开关材料的阈值电压。因此，电流可流过第一开关装置113。通过编程电压，包括在第一信息存储装置112中的相变材料可从非结晶状态改变为结晶状态。因此，数据可被存储在第一存储器区域中。在一个示例实施例中，当包括在第一信息存储装置112中的相变材料具有结晶状态时，第一存储器单元MC1的状态可被定义为置位状态。
为了擦除存储在第一存储器单元MC1中的数据，包括在第一信息存储装置112中的相变材料可从结晶状态恢复到非结晶状态。例如，可通过第一字线101和位线103施加预定擦除电压。通过擦除电压，包括在第一信息存储装置112中的相变材料可从结晶状态恢复到非结晶状态。当包括在第一信息存储装置112中的相变材料具有非结晶状态时，第一存储器单元MC1的状态可被定义为复位状态。在一个示例实施例中，擦除电压的最大值可大于编程电压的最大值。施加擦除电压的时间可短于施加编程电压的时间。
图3A示出第一存储器单元MC1和第二存储器单元MC2可具有相同的方向性(directivity)的示例。然而，发明构思的示例实施例不限于此。
参照图3B，当第一导线101和第二导线102分别是第一字线和第二字线时，与图3A中所示的存储器单元不同，第一存储器单元MC1和第二存储器单元MC2的方向性可不同。例如，第一存储器单元MC1的加热电极111可连接到第一字线101，第二存储器单元MC2的加热电极114可连接到位线103。
图3A中所示的第一存储器单元MC1和第二存储器单元MC2可被称为具有第一方向性。图3B中所示的第一存储器单元MC1可被称为具有第一方向性，第二存储器单元MC2可具有第二方向性。
在图3A和图3B中，连接到设置在第一层上的第一字线的第一存储器单元MC1和连接到设置在第二层上的第二字线的第二存储器单元MC2可共享位线。然而，发明构思的示例实施例不限于此。
参照图3C，第一存储器单元MC1可布置在设置在第一层上的第一字线101与设置在第一层上的第一位线102交叉的点处。第二存储器单元MC2可布置在设置在第二层上的第二字线103与设置在第二层上的第二位线104交叉的点处。第一存储器单元MC1可具有第一方向性，第二存储器单元MC2可具有第二方向性。参照图3D，第一存储器单元MC1和第二存储器单元MC2中的每个可具有与图3C中示出的存储器单元不同的第一方向性。
特定示例实施例的存储器单元可不具有加热电极，而可以是自加热的。
图3E进一步示出了与图3C中所示的存储器单元类似的移除了加热电极的存储器单元，图3F示出了与图3D中所示的存储器单元类似的移除了加热电极的存储器单元。
存储器单元阵列110可具有三维堆叠结构。
图4是示出根据示例实施例的图1的存储器单元阵列110的三维堆叠结构的示例的示图。三维堆叠结构可包括多个存储器单元层(例如)110-1至110-8垂直堆叠(例如，垂直于基底堆叠在彼此之上)的结构。
图4的示出的示例示出八(8)个堆叠存储器单元层110-1至110-8，但可使用任何合理数量的层。存储器单元层110-1至110-8中的每个可包括多个电阻式存储器单元组和/或多个冗余存储器单元组。当存储器单元阵列110具有三维堆叠结构时，如在图4的示出的示例实施例中一样，存储器单元层110-1至110-8可具有交叉点结构。
在示例实施例中，存储器单元层110-1至110-8中的至少两个可根据不同的写入模式执行相应的写入操作。
图5是进一步示出图4的单个存储器单元阵列110-1的示例的示图。这里，存储器单元阵列110-1可包括交叉点结构。交叉点结构可表示其中单个电阻式存储器单元MC设置在一条线与另一条线交叉的区域中的结构。例如，位线BL1_1至BL4_1可沿第一方向延伸，字线WL1_1至WL3_1可沿第二方向延伸以与位线BL1_1至BL4_1交叉，并且电阻式存储器单元MC可分别设置在位线BL1_1至BL4_1与字线WL1_1至WL3_1交叉的区域中。
在一个示例实施例中，存储器单元MC可被配置为存储单个数据比特的单层单元(SLC)。在另一示例实施例中，存储器单元MC可被配置为可存储两个或更多个数据比特的多层单元(MLC)。在另一示例实施例中，存储器单元阵列110的一部分中的存储器单元可被配置为SLC，并且存储器单元阵列110的另一部分中的存储器单元可被配置为MLC。
特定示例实施例中的存储器单元阵列110还可包括执行缓冲器功能的存储器单元阵列部分。
图6是示出根据另一示例实施例的存储器单元阵列110a的示例的示图。参照图6，存储器单元阵列110a可包括第一存储器单元阵列110a-1和第二存储器单元阵列110a-2。这里，第一存储器单元阵列110a-1可作为主存储器单元阵列进行操作，并且第二存储器单元阵列110a-2可作为缓冲器进行操作。
在一个示例实施例中，第一存储器单元阵列110a-1和第二存储器单元阵列110a-2可根据不同的写入模式执行相应的写入操作。
此外，如图6中所示，RWC层可设置在存储器单元阵列110a下方。RWC层(包括例如图1的写入电路140和/或读取电路150)可用于执行与包括在存储器单元阵列110a中的多个存储器单元有关的写入操作和/或读取操作。图6中所示的RWC层可设置在存储器单元阵列100a下方，但是RWC层的位置不限于此。
图6的第一存储器单元阵列110a-1和第二存储器单元阵列110a-2可设置在同一层上。然而，发明构思的示例实施例不限于此，第一存储器单元阵列和第二存储器单元阵列可设置在不同的层上。
图7是示出根据另一示例实施例的存储器单元阵列110b的示例的示图。参照图7，存储器单元阵列110b可包括设置在不同层处的多个第一存储器单元阵列110b-1和110b-2、以及设置在与设置第一存储器单元阵列110b-1和110b-2的层中的任一个不同的层处的第二存储器单元阵列110b-3。
在一个示例实施例中，第一存储器单元阵列110b-1和110b-2以及第二存储器单元阵列110b-3中的至少两个可根据不同的写入模式执行相应的写入操作。
图8是示出根据另一示例实施例的可包括在图1的读取电路150中的感测放大器152的示例的示图。参照图8，感测放大器(SA)152可用于将连接到存储器单元MC的字线WL的电压与参考电压Vref进行比较，以输出感测结果SAOUT。存储器单元MC可设置在选择的字线WL与选择的位线BL之间。在读取操作期间，可将读取电压Vread施加到选择的位线BL。
在一个示例实施例中，读取电压Vread的电平可根据针对写入操作的选择的写入模式(例如，正常模式、DCW模式、aDCW模式和RDSKIP aDCW模式)而变化。
在另一示例实施例中，读取电压Vread的电平可根据(或进一步根据)针对NVM装置100的内部策略而变化。例如，内部策略可包括针对NVM装置100的存储器单元的存储器单元劣化的可接受范围、环境信息、时序信息等。
在另一示例实施例中，读取电压Vread的电平可根据(或进一步根据)从外部装置(例如，存储器控制器)接收的控制信息而变化。
图8中所示的感测放大器152是可用于实现前述内容(例如，通过将字线电压与参考电压Vref进行比较来感测数据)的一系列元件的一个选择的示例。
在下面的描述中，将根据示例实施例以一些附加细节描述根据选择的写入模式执行的写入操作。
图9A是示出根据示例实施例的写入数据锁存器172-1的示图，图9B是示出根据示例实施例的写入数据锁存器172-2的示图。参照图9A，写入数据锁存器172-1可包括触发器。将被写入的数据WR_Data可由触发器输出。参照图9B，写入数据锁存器172-2可包括触发器。由图8中所示的感测放大器152读出的数据RD_Data可由触发器输出为读出数据D_RD。
图9A和图9B中所示的数据锁存器172-1和172-2被实现为触发器。然而，数据锁存器的配置不限于此。
图10A、图10B和图10C是示出可由图1的控制逻辑170根据选择的写入模式生成的控制信号的示例的各自的逻辑图。
参照图10A，事件激活信号生成器173可包括第一逻辑电路173-1至第五逻辑电路173-5。
第一逻辑电路173-1可对写入数据D_WR(参见图9A)和读取数据D_RD进行“异或”(XOR)计算。第二逻辑电路173-2可对第一逻辑电路173-1的输出和DCW模式激活信号DCW_EN进行“与”(AND)计算。第三逻辑电路173-3可对读取数据D_RD和aDCW模式激活信号aDCW_EN进行“与”计算。第四逻辑电路173-4可对DCW模式激活信号DCW_EN、aDCW模式激活信号aDCW_EN和读取跳过aDCW模式激活信号aDCW_RDSKIPEN进行“或非”(NOR)计算。第五逻辑电路173-5可对第二逻辑电路173-2的输出、第三逻辑电路173-3的输出和第四逻辑电路173-4的输出进行“或”(OR)计算，并且可生成事件激活信号EVNT_EN。
然而，图10A所示的事件激活信号生成器仅是示例。
参照图10B，写入控制信号生成器174可包括第六逻辑电路174-1至第九逻辑电路174-4。第六逻辑电路174-1可对事件激活信号EVNT_EN和写入激活信号WR_EN进行“与”计算。第七逻辑电路174-2可对写入数据D_WR进行反相。第八逻辑电路174-3可对写入数据D_WR和第六逻辑电路174-1的输出进行“与”计算，并且可生成置位激活信号SET_EN(写入控制信号)。第九逻辑电路174-4可对第六逻辑电路174-1的输出和第七逻辑电路174-2的输出进行“与”计算，并且可生成复位激活信号RST_EN(写入控制信号)。
参照图10C，读取控制信号生成器175可包括第十逻辑电路175-1。第十逻辑电路175-1可对读取跳过aDCW模式激活信号aDCW_RDSKIPEN和写入数据D_WR进行“与”计算，并且可生成读取跳过激活信号RD_SKIPEN(读取控制信号)。
电阻式存储器单元的电阻值可随时间漂移，使得存储器单元的电阻值的分布扩展。
图11是示出根据正常模式执行的写入操作之后的存储器单元电压分布的示例的示图。参照图11，处于置位状态(SET)或复位状态(RST)的存储器单元可在写入操作之后随时间漂移。如图11中所示，作为最坏情况的示例，在置位状态下大幅漂移的部分存储器单元可超过读取电压Vread。在这种情况下，当使用读取电压Vread执行读取操作时，尽管存储器单元在置位状态下被编程，但是存储器单元可被识别为在复位状态下被编程。因此，当DCW模式被激活时，由于先前分布经受漂移，可能难以准确地识别存储器单元状态。
其后，当存储器单元状态已漂移时，可根据DCW模式执行写入操作。
图12是示出根据DCW模式执行的写入操作之后的存储器单元分布的示例的示图。参照图12，存储器单元的分布可由四个状态中的一个状态来表示。也就是说，在根据DCW模式的写入操作之后，存储器单元的状态可以是旧置位状态Old SET、新置位状态New SET、旧复位状态Old RST和新复位状态New RST中的一个。这里，旧置位状态表示置位状态已被保持的状态，新置位状态表示状态已从复位状态编程为置位状态的状态，旧复位状态表示复位状态已被保持的状态，新复位状态表示状态已从置位状态编程为复位状态的状态。
由于根据DCW模式执行的写入操作而产生的问题可包括：在漂移的置位状态下不超过读取电压Vread的‘A’单元，以及在漂移的置位状态下超过读取电压Vread的‘B’单元。
图13是列出根据DCW模式执行的写入操作的结果的数据表。在下面的描述中，置位数据(即，置位存储器单元状态)被假定为对应于数据值“1”，复位数据(即，复位存储器单元状态)被假定为对应于数据值“0”。然而，与置位存储器单元状态和复位存储器单元状态对应的数据值不限于此。
参照图13，根据DCW模式执行的写入操作的结果可相对于旧数据、读取数据(感测数据)和写入数据而变化。
当旧数据(或先前数据)为“1”时，存储器单元可处于漂移的置位状态。如图11和图12中所示，漂移的置位状态可被划分为其中单元不超过读取电压Vread的A单元的第一分布和其中单元超过读取电压Vread的B单元的第二分布。因此，在读取操作中读出的读取数据D_RD(参见图9B，存储在读取锁存器中的数据)可由“1”和“0”之一表示。
旧数据为“1”并且读取数据D_RD为“1”的存储器单元可表示包括在第一分布A中的已经漂移但保持在置位状态的存储器单元。当第一分布A中的存储器单元中的写入数据D_WR(参见图9A，存储在写入锁存器中的数据)为“1”时，写入操作可不是必需的(由“X”表示)。当第二分布B中的存储器单元中的写入数据D_WR为“0”时，可对存储器单元执行复位操作RST。
旧数据为“0”并且读取数据D_RD为“0”的存储器单元可表示包括在第二分布B中的存储器单元，包括在第二分布B中的存储器单元可由于过度漂移被识别为处于复位状态。当第二分布B中的存储器单元中的写入数据D_WR为“1”时，可对存储器单元执行置位操作SET。当第二分布B中的存储器单元中的写入数据D_WR为“0”时，可不对存储器单元执行操作。因此，存储器单元可具有元状态数据。
当旧数据为“0”时，存储器单元可处于漂移的复位状态。当在读取数据D_RD为“0”的存储器单元中的写入数据D_WR为“1”时，可对存储器单元执行置位操作。当在读取数据D_RD为“0”的存储器单元中的写入数据D_WR为“0”时，可不对存储器单元执行操作。
图14、图15和图16是不同地示出根据示例实施例的与写入模式相关的读取/写入数据关系的数据表。
参照图14，可根据读取数据D_RD和写入数据D_WR执行置位/复位操作。在图14中，“X”可表示不执行操作，“O”可表示执行置位/复位操作。
当读取数据D_RD为“1”并且写入数据D_WR为“1”时，在DCW模式下可不执行写入操作，但是在aDCW模式下可执行置位操作。当读取数据D_RD为“1”并且写入数据D_WR为“0”时，可在DCW模式和aDCW模式下均执行复位操作。当读取数据D_RD为“0”并且写入数据D_WR为“1”时，可根据DCW模式和aDCW模式两者执行置位操作。当读取数据D_RD为“0”并且写入数据D_WR为“0”时，在DCW模式和aDCW模式下均可不执行写入操作。
因此，当在DCW模式下读取数据D_RD和写入数据D_WR相同时，可阻止写入操作，并且当在aDCW模式下读取数据D_RD和写入数据D_WR为“0”(复位状态)时，可阻止写入操作。
参照图15，可根据旧数据、读取数据D_RD和写入数据D_WR如下执行置位/复位操作。
在旧数据(或先前数据)为“1”(置位状态)并且读取数据D_RD为“1”的存储器单元中，当写入数据D_WR为“1”时，可对存储器单元执行置位操作。在旧数据为“1”(置位状态)并且读取数据D_RD为“1”的存储器单元中，当写入数据D_WR为“0”时，可对存储器单元执行复位操作。
在根据aDCW模式执行的写入操作中使用的读取电压可大于或等于在正常模式下使用的读取电压Vread。因此，处于复位状态的漂移的存储器单元可被识别为处于置位状态。也就是说，虽然旧数据可以为“0”，但是读取数据D_RD可以为“1”或“0”。
在旧数据为“0”(复位状态)并且读取数据D_RD为“1”的存储器单元中，当写入数据D_WR为“1”时，可对存储器单元执行置位操作。该配置可对应于图13中示出的元状态数据。在旧数据为“0”(复位状态)并且读取数据D_RD为“1”的存储器单元中，当写入数据D_WR为“0”时，可对存储器单元执行复位操作。
在旧数据为“0”(复位状态)并且读取数据D_RD为“0”的存储器单元中，当写入数据D_WR为“1”时，可对存储器单元执行置位操作。在旧数据为“0”(复位状态)并且读取数据D_RD为“0”的存储器单元中，当写入数据D_WR为“0”时，可不对存储器单元执行操作。
在一个示例实施例中，可根据将在aDCW模式下写入的数据来应用读取跳过。例如，当写入数据是置位数据时，读取跳过可不是必需的。
参照图16，与图14中所示的示例不同，可在写入操作模式下添加读取跳过aDCW模式。当写入数据D_WR为“0”并且读取数据D_RD为“0”时，在读取跳过aDCW模式下可不执行写入操作。当写入数据D_WR为“0”并且读取数据D_RD为“1”时，可在读取跳过aDCW模式下执行复位操作。当写入数据D_WR为“1”并且读取数据D_RD为“0”时，可在读取跳过aDCW模式下执行置位操作。当写入数据D_WR为“1”并且读取数据D_RD为“1”时，可在读取跳过aDCW模式下执行置位操作。
图17是示出根据示例实施例的当根据aDCW模式执行写入操作时的存储器单元分布的示例的示图。参照图17，当根据aDCW模式执行写入操作时，可使用被确定为大于或等于在正常模式下使用的读取电压Vread的读取电压Vread_aDCW来执行读取操作(感测操作)。当根据通过上述读取操作获得的读取数据D_RD执行aDCW写入操作时，可执行不包括元状态的数据比较写入操作。如图17中所示，可使处于复位状态的存储器单元漂移，并且可执行写入操作而不管处于置位状态的数据，从而可确保相对宽的裕度。
图17中所示的分布是其中处于置位/复位状态的所有存储器单元在写入操作的影响下已经漂移的示例。然而，其示例实施例不限于此。
图18是示出根据另一示例实施例的当根据aDCW模式执行写入操作时的存储器单元分布的示例的示图。参照图18，当在写入操作之后仅处于置位状态的存储器单元已经漂移时，或者当用于处于置位状态的存储器单元的漂移速度大于处于复位状态的存储器单元的漂移速度时，对应于置位状态的分布可与对应于复位状态的分布部分重叠。当执行根据aDCW模式执行的写入操作时，可使用读取电压Vread_aDCW执行置位操作或复位操作。
当写入数据为“0”时，重叠部分C中旧数据为“0”的存储器单元可保持原样。重叠部分C中旧数据为“1”的存储器单元可根据写入数据D_WR执行置位操作或复位操作。因此，如图18中所示，可充分确保置位状态与复位状态之间的感测裕度。
与根据DCW模式执行的写入操作相比，根据aDCW模式执行的写入操作可减少写入稳定时间tWTR。写入稳定时间tWTR可包括在其期间执行写入操作的时间段和在其期间包括在电阻式存储器单元中的相变材料的非结晶状态通过热而稳定的时间段。稳定状态可表示对于处于复位状态的存储器单元的足够漂移被稳定的状态。
图19是概述根据示例实施例的可由图1的NVM装置100使用的写入方法(或写入操作的执行)的一个示例的流程图。
参照图1至图19，当从外部实体(例如，存储器控制器)接收到写入命令、地址和写入数据时，可对与地址对应的存储器单元的数据执行感测操作(S110)。可将写入数据D_WR与通过感测操作获得的读取(或感测)数据(即，读取数据D_RD)进行比较(S120)。确定写入数据D_WR是否与读取数据D_RD相同(S130)。
当写入数据D_WR与读取数据D_RD相同时(S130＝是)，进一步确定写入数据D_WR是否是置位数据(S140)。当写入数据D_WR是置位数据时(S140＝是)，可对存储器单元执行置位操作(S145)。当写入数据D_WR不是置位数据时(S140＝否)，结束写入操作。
然而，当写入数据D_WR与读取数据D_RD不相同时(S130＝否)，进一步确定写入数据D_WR是否是复位数据(S160)。当写入数据D_WR不是复位数据时(S160＝否)，可对存储器单元执行置位操作(S150)。当写入数据D_WR是复位数据时(S160＝是)，可对存储器单元执行复位操作(S170)。
在根据发明构思的示例实施例执行的写入方法中(或在写入操作的执行中)，可使用数据比较写入DWC方法，并且可根据写入数据同时应用读取跳过。
图20是示出根据另一示例实施例的可由图1的NVM装置100使用的写入方法(或写入操作的执行)的示例的另一流程图。
参照图1至图10C，NVM装置100可从外部实体接收写入命令、写入数据和/或地址(S210)。然后可确定写入数据D_WR是否是与置位状态对应的置位数据(例如，数据值“1”)(S220)。当写入数据D_WR为“1”时(S220＝是)，可对与地址对应的存储器单元执行置位操作(S230)。
然而，当写入数据D_WR是与复位状态对应的复位数据(例如，数据值“0”)时(S220＝否)，可对与地址对应的存储器单元执行读取操作(S240)。可使用被确定为大于或等于在正常模式期间使用的读取电压的读取电压来执行读取操作。
如果读取操作确定得到的读取数据D_RD是复位数据(S250＝是)，则可不执行写入操作。然而，当读取数据D_RD不是复位数据(S250＝否)时，可对存储器单元执行复位操作(S260)。
图21和图22是时序图。图21示出根据示例实施例的用于根据aDCW模式写入数据“1”的写入操作的时序示例。参照图21，在正常模式下的读取操作中，第一读取电平的读取电压Vread可被施加到位线BL，并且读取字线电压Vrd_WL可被施加到字线WL。
在根据aDCW模式的读取操作中，可将具有第二读取电平的读取电压Vread_aDCW施加到位线BL，并且可将读取字线电压Vrd_WL施加到字线WL。读取电压Vread_aDCW可以是可变的。在一个示例实施例中，具有第二读取电平的读取电压Vread_aDCW可大于正常模式的具有第一读取电平的读取电压Vread。
在根据aDCW模式的写入操作中，可将复位脉冲或置位脉冲施加到位线BL/字线WL。与置位脉冲相比，复位脉冲可具有相对高的幅度和相对短的施加时间。例如，在复位操作中，可将复位位线电压Vrst_BL施加到位线，并且可将写入字线电压Vwr_WL施加到字线。此外，在置位操作中，可将置位位线电压Vset_BL施加到位线，并且可将写入字线电压Vwr_WL施加到字线。
在一个示例实施例中，读取字线电压Vrd_WL和写入字线电压Vwr_WL可以是负电压。
在一个示例实施例中，复位位线电压Vrst_BL可大于置位位线电压Vset_BL。
图22示出根据示例实施例的根据aDCW模式的写入数据“0”的操作的时序示例。参照图22，与图21中所示的写入操作的时序不同，图22中所示的写入操作的时序可不包括复位脉冲。因此，与前述示例实施例不同，在图22中所示的示例实施例中，与复位状态对应的复位脉冲可不被施加到位线BL/字线WL，并且其他操作可与前述示例实施例中的操作相同。
图23A和图23B是进一步示出根据示例实施例的用于NVM装置的写入操作的各种效果的曲线图。参照图23A，每种写入模式的能耗被比较。具有DCW的写入模式(w DCW)可消耗最少的能量，具有aDCW的写入模式(w aDCW)可消耗第二高的能量，并且不具有DCW的写入模式(w/o DCW)可消耗最高的能量。参照图23B，示出了每种写入模式的失败率。具有DCW的写入模式的失败率可随时间增大，而具有aDCW的写入模式的失败率可随时间为0。
图24是示出根据示例实施例的存储装置1000的示图。参照图24，存储装置1000可包括至少一个非易失性存储器(NVM)装置1100和存储器控制器1200。
为了降低功耗并且还提高写入操作期间的数据可靠性，可使用根据发明构思的实施例的NVM装置和写入方法(如关于图1至图22描述的那些)来实现NVM装置1100。在一个示例实施例中，NVM装置1100可(可选地)被配置为接收外部高电压Vpp。
存储器控制器1200可连接到NVM装置1100。存储器控制器1200可包括至少一个处理器(CPU)1210、缓冲存储器1220、纠错电路(ECC)1230、代码存储器1240、主机接口1250和NVM接口1260。
处理器1210可被配置为控制整体操作。处理器1210可被实现为中央处理器(CPU)或应用处理器(AP)。
缓冲存储器1220可临时存储存储器控制器1200的操作所需的数据。图24中示出的缓冲存储器1220可设置在存储器控制器1200中，但是示例实施例不限于此。示例实施例中的缓冲存储器1220可设置在布置在存储器控制器1200外部的单独的知识产权块中。
纠错电路1230可在写入操作中计算将被编程的数据的纠错码值，可在读取操作中基于纠错码值校正读出的数据的错误，并且可在数据恢复操作中校正从NVM装置1100恢复的数据的错误。纠错电路1230可使用编码调制(诸如，低密度奇偶校验(LDPC)码、BCH码、turbo码、里德-所罗门码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块码调制(BCM)等)来纠错。代码存储器1240可存储操作存储器控制器1200所需的代码数据。代码存储器可被实现为NVM装置。主机接口1250可提供与外部装置接口连接的功能。NVM接口1260可提供与NVM装置1100接口连接的功能。虽然在图中未示出，但是存储器控制器1200可包括无线通信功能(例如，Wi-Fi)。
存储装置1000可包括能够执行在降低功耗的同时提供对电阻漂移的增加的抗扰度的写入模式的NVM装置，从而显著地改善系统性能。
示例实施例中的NVM装置在其他条件下可根据存储器单元阵列内的存储器单元的位置来执行最佳写入模式。
图25是示出根据示例实施例的存储器系统2000的示例的示图，在存储器系统2000中，特定写入模式被应用于设置在边缘部分中的存储器单元。存储器系统2000通常包括存储器控制器2200和包括根据发明构思的实施例的NVM装置的存储装置2100。参照图25，当在存储装置2100中从存储器控制器2200接收到地址ADD时，控制逻辑2170可确定(例如)由接收到的地址指示的存储器单元是否设置在存储器单元阵列2110的边缘部分中。基于此确定，控制逻辑2170可为将被执行的写入操作选择相应的写入模式。
这里，根据环境条件(例如，温度)、存储器单元信息(例如，寿命、劣化的程度、误码率等)等，可使用不同的写入模式。
图26是示出根据示例实施例的考虑到环境条件根据各种选择的写入模式选择性地执行写入操作的存储器系统3000的示例的示图。参照图26，存储器控制器3200可收集环境信息，并且可基于收集的信息选择最佳可靠性写入模式。
在一个示例实施例中，环境信息可包括与对存储器单元执行的写入操作或读取操作的次数有关的循环信息、温度信息、位错误的数量等。
存储器控制器3200可将写入模式设置信息传送到NVM装置3100，并且NVM装置3100可基于写入模式设置信息来选择写入模式。NVM 3100还可在读取电压设置逻辑3172中根据选择的写入模式来改变读取电压Vread的电平。
在发明构思的特定实施例中，一个或多个NVM装置可应用于服务器系统。例如，图27是示出根据示例实施例的服务器系统4000的示例的示图。
参照图27，服务器系统4000可包括至少一个存储器模块4100(DIMM)、至少一个NVM模块4200(NVDIMM)和至少一个处理器4300。至少一个NVM模块4200可包括如先前描述的那些的NVM装置。因此，服务器系统4000可以以降低的功耗享受增加的数据可靠性，使得服务器系统4000可以以经济的方式执行数据管理。
上述示例实施例可应用于各种类型的计算系统(例如，中央处理器(CPU)/图形处理器(GPU)/神经处理器(NPU)平台)。
图28是示出根据示例实施例的计算系统5000的示例的示图。参照图25，计算系统5000可包括连接到系统总线5001的中央处理器(CPU)5110、加速器5120、连接到系统总线5001的存储器装置5210或存储装置5220、连接到扩展总线5002的I/O装置5310、调制解调器5320、网络装置5330或存储装置5340。
系统总线5001可被配置为PCI总线或PCIe总线，扩展总线5002可通过扩展总线接口5003连接到系统总线5001。然而，其示例实施例不限于此，并且I/O装置、调制解调器、网络装置等可连接到系统总线。外围装置可使用直接存储器访问方法通过DMA引擎独立地直接访问CPU的主存储器。CPU可开始传送操作并且可执行其他任务，并且当传送操作终止时，CPU可从DMA控制器中断。
在图28的示例实施例中，系统总线5001或扩展总线5002可基于串行/并行连接来配置。串行/并行连接可使用多点方法(multi-drop method)、菊花链方法(daisy-chainmethod)、交换集线器方法等。
在一个示例实施例中，CPU 5110、加速器5120、主存储器5114和存储装置5220可通过系统总线5001彼此连接。加速器可被配置为GPU、NPU或专用处理装置。在一个示例实施例中，CPU 5110和加速器5120可被配置为多核。
CPU 5110和加速器5120(GPU、NPU或专用处理装置)中的每个可在CPU 5110和加速器5120与系统总线5001之间具有片上高速缓存、片外高速缓存或后端总线高速缓存。在一个示例实施例中，片外高速缓存5112和5122可通过单独的总线连接到CPU 5110/加速器5120。在一个示例实施例中，CPU 5110和加速器5120可包括片上高速缓存5111和5121。片外高速缓存5112和5122中的每个可连接到相应的CPU 5110和相应的加速器5120。在一个示例实施例中，片上/片外高速缓存可包括易失性存储器(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)或者NVM(诸如，NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)等)。
主存储器5114和5210(例如，除了桥接存储器或与加速器相关联的存储器之外的存储器)可通过相应的存储器控制器5113和5211连接到CPU 5110和加速器5120。在一个示例实施例中，主存储器5114和5210可包括易失性存储器(诸如，DRAM、SRAM等)或者NVM(诸如，NAND闪存、PRAM等)。
主存储器可通过标准接口DDR、LPDDR、GDDR、HBM、NVDIMM与存储器控制器通信。存储器控制器可通过命令芯片发送命令，可通过地址引脚发送地址，并且可通过DQ引脚发送和接收数据。在一个示例实施例中，Din引脚可与Dout引脚分离。存储器控制器可通过CLK引脚提供CLK信号，并且可分别通过相应的引脚(例如，CS、CLE、ALE、WE、RE、DQS)提供用于接收其他信号的控制信号。存储器可通过DQ引脚向存储器控制器提供数据，并且可通过相应的引脚(例如，DQS)提供用于接收信号的控制信号。控制信号的一部分可以是选通信号。上述引脚的一部分可合并。例如，命令引脚和地址引脚可合并为CA引脚。
当处理器(CPU/加速器)使用程序和数据时，程序和数据可被保持在主存储器或用于加速器的存储器5114、5116和5210中。特定程序和数据可被保持在专用于相应程序和数据的用于加速器的存储器中。主存储器可用作CPU/加速器中直接访问的空间。当软件被执行时，主存储器/用于加速器的存储器可用作软件的执行空间。当软件被执行时，处理器使用的相应的程序和数据可从存储装置复制到主存储器或从主存储器复制到存储装置。与加速器的应用相关的程序和数据可从主存储器或存储装置复制到用于加速器的存储器，或者从用于加速器的存储器复制到主存储器或存储装置。此外，如果需要，可仅将程序中使用的数据的一部分复制到主存储器或用于加速器的存储器。可仅将程序中使用的数据的一部分复制到主存储器或用于加速器的存储器5114、5116和5210。在一个示例实施例中，存储器5210可专用于CPU 5110，或者可被CPU 5110和加速器5120共享。在一个示例实施例中，存储器5210的部分区域可专用于加速器5120。在一个示例实施例中，CPU 5110和加速器5120可共享桥。
桥接存储器5116和5126可通过桥5115和5125连接到CPU 5110和加速器5120。桥5115和5125可包括用于控制相应的存储器5116和5126的存储器控制器。在一个示例实施例中，桥5115和5125中的每个可被实现为网络装置、无线网络装置、交换机、总线、云或光信道。
例如，CPU 5110和/或加速器5120可对NVM装置执行写入操作，如上文关于图1至图26所描述的那些操作。存储器控制器5113/5123/5115/5125/5211可从CPU 5110/加速器5120接收写入命令。存储器控制器5113/5123/5115/5125/5211可接收写入命令并且可执行预读操作。存储器控制器5113/5123可将由预读取操作产生的读取数据与写入数据进行比较，并且可根据比较结果确定是否执行覆写操作。
在一个示例实施例中，存储器5116和5126可通过桥5115和5125连接到CPU 5110和加速器5120。桥5115和5125可包括用于控制相应的存储器5116和5126的存储器控制器。在一个示例实施例中，桥5115和5125中的每个可被实现为网络装置、无线网络装置、交换机、总线、云或光信道。
在一个示例实施例中，CPU 5110、CPU高速缓存5111和5112、加速器5120或加速器高速缓存5121和5122可通过相应的桥5115和5125连接到系统总线5001。在另一示例实施例中，CPU 5110、CPU高速缓存5111和5112、加速器5120或加速器高速缓存5121和5122可在没有桥的情况下直接连接到系统总线5001。
单个存储器可连接到图28中示出的桥5115和5125中的每个，但是其示例实施例不限于此。连接到桥5115和5125的存储器的数量可以是两个或更多个。
在一个示例实施例中，存储器5126可包括GPU存储器、NPU存储器或专用存储器。
当加速器5120被配置为GPU时，存储器5124和5126可包括GPU存储器。GPU存储器可保持与主存储器交互的命令和数据。命令和数据可被复制在主存储器或存储装置中。GPU存储器可存储图像数据，并且可具有比主存储器5210/CPU存储器5116的带宽高的带宽。GPU存储器可使用与主存储器5210/CPU存储器5116的时钟不同的时钟。GPU可从GPU存储器读取图像数据，可处理图像数据，并且可将图像数据写入GPU存储器中。GPU存储器可被配置为对图形处理操作进行加速。在一个示例实施例中，CPU可通过DDR接口与主存储器/CPU存储器通信，并且GPU可通过GDDR、HBM接口和专用于GPU存储器的其他接口与GPU存储器通信。GPU可通过插入器连接到GPU存储器。
当加速器5120被配置为NPU时，存储器5124和5126可包括NPU存储器。NPU存储器可保持与NPU交互的命令和数据。命令和数据可被复制在主存储器或存储装置中。主存储器中的复制可通过CPU来执行，或者可通过DMA引擎的DMA方法来执行。NPU存储器可保持神经网络的权重数据。NPU存储器可具有比主存储器5210/CPU存储器5116的带宽高的带宽。NPU存储器可使用与主存储器5210/CPU存储器5116的时钟不同的时钟。NPU可从NPU存储器读取权重数据，可更新数据，并且可在训练期间将数据用于NPU存储器。NPU存储器可被配置为对机器学习(诸如，神经训练和推断)进行加速。在一个示例实施例中，CPU可通过DDR接口与主存储器/CPU存储器通信，并且NPU可通过GDDR、HBM接口和专用于NPU存储器的其他接口与NPU存储器通信。NPU可通过插入器连接到NPU存储器。
CPU 5110或加速器5120可通过系统总线5001或扩展总线5002访问辅助存储装置5210、5220和5340。存储器5210可由存储器控制器5211控制。存储器控制器5211可连接到系统总线5001。在一个示例实施例中，存储器5210可包括如关于图1至图26描述的那些NVM装置的NVM装置。存储装置5220和5340可由存储控制器5221和5341控制。存储控制器5221和5341可连接到系统总线5001或扩展总线5002。存储装置5220和5340可被配置为存储数据。存储控制器5221和5341可被配置为从相应的存储装置5220或相应的存储装置5340读出数据并且将读出的数据发送到主机。存储控制器5221和5341可被配置为响应于来自主机的请求将发送的数据存储在相应的存储装置5220或相应的存储装置5340中。
存储装置可通过SATA、SAS、SCSI、PCI、PCIe、AHCI和NVMe接口连接到存储控制器。存储控制器可通过命令引脚发送命令，可通过地址引脚发送地址，并且可通过DQ引脚发送和接收数据。在一个示例实施例中，Din引脚可与Dout引脚分离。存储控制器可通过CLK引脚提供CLK信号，并且可分别通过相应的引脚(例如，CS、CLE、ALE、WE、RE和DQS)提供用于接收其他信号的控制信号。存储装置可通过DQ引脚向存储控制器提供数据，并且可通过相应的引脚(例如，DQS)提供用于接收信号的控制信号。控制信号的一部分可以是选通信号。上述引脚的一部分可合并。例如，命令引脚和地址引脚可合并为CA引脚。
存储装置5220和存储控制器5221中的每个可包括用于存储元数据、映射数据等的缓冲器或者用于存储频繁访问的数据的读取高速缓存，或者可包括用于提高写入性能的写入高速缓存。例如，写入高速缓存可存储频繁地接收到针对其的写入请求的数据，并且可在接收到按特定单元的写入请求之后将写入请求传送到存储介质，而不是每当接收到请求时传送该请求。换句话说，以位为单元的写入请求可优先被存储在写入高速缓存中，并且当接收到按特定单元的写入请求时，可将接收的写入请求传送到存储介质。例如，特定单元可与闪存的操作单元(例如，页单元)相同。因此，特定单元可以是存储装置友好单元。
在一个示例实施例中，图28中所示的元件中的一个或多个可包括缓冲器。缓冲器可以是易失性存储器(诸如，SRAM、DRAM)，或者可以是NVM(诸如，非易失性随机存取存储器(NVRAM)、NAND闪存、NOR闪存、相变随机存取存储器(PRAM)、存储级存储器(SCM)或新存储器)。
存储装置5220可包括易失性存储器(诸如，硬盘驱动器(HDD))，并且可包括NVM(诸如，NVRAM、固态驱动器(SSD)、SCM和新存储器)。
图29是示出根据另一示例实施例的计算系统6000的示例的示图。参照图29，计算系统6000可包括连接到系统总线6001的中央处理器(CPU)6110、图形处理器(GPU)6120、神经处理器(NPU)6130或专用处理单元、连接到系统总线6001的存储器装置6210或存储装置6220、连接到扩展总线6002的I/O装置6310、调制解调器6320、网络装置6330或存储装置6340。扩展总线6002可通过扩展总线接口6003连接到系统总线6001。
CPU 6110、GPU 6120和NPU 6130中的每个可分别包括片上高速缓存6111、6121和6131。片外高速缓存(例如，6112等)可分别连接到相应的CPU 6110、相应的GPU 6120和相应的NPU 6130。片上/片外高速缓存6111、6121、6131、6112中的每个可包括易失性存储器(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)或NVM(诸如，NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)等)。
第一存储器6114、6124和6134可通过相应的存储器控制器6113、6123和6133连接到CPU 6110、GPU 6120和NPU 6130。
第二存储器6116、6126和6136可通过桥6115、6125和6135连接到CPU 6110、GPU6120和NPU 6130。桥6115、6125和6135可包括用于控制相应的存储器6116、6126和6136的存储器控制器。桥6115、6125和6135中的每个可被实现为网络装置、无线网络装置、交换机、总线、云或光信道。
在一个示例实施例中，存储器6124和6126可包括GPU存储器。在一个示例实施例中，存储器6124和6126可包括NPU存储器。在一个示例实施例中，主存储器6114、6116、6124、6126、6134、6136和6210中的一个或多个可被实现为使用如先前关于图1至图26的示例实施例描述的那些写入操作(例如，写入方法)的写入操作进行操作。主存储器6114、6116、6124、6126、6134、6136和6210中的至少一个可包括易失性存储器(诸如，DRAM、SRAM等)或者NVM(诸如，NAND闪存、PRAM等)。存储器6210可具有低于存储装置6220的延迟和容量的延迟和容量。
CPU 6110、GPU 6120或NPU 6130可通过系统总线6001访问辅助存储装置6220。
存储器6210可由存储器控制器6211控制。存储器控制器6211可连接到系统总线6001。存储装置6220可由存储控制器6221控制。存储控制器6221可连接到系统总线6001。
存储装置6220可被配置为存储数据。存储控制器6221可被配置为从存储装置6220读出数据并且将读出的数据发送到主机。存储控制器6221可被配置为响应于来自主机的请求将发送的数据存储在存储装置6220中。存储装置6220和存储控制器6221中的每个可存储元数据，可读取高速缓存以存储频繁访问的数据，或者可包括用于提高写入效率的写入高速缓存。例如，写入高速缓存可接收特定数量的写入请求并且可处理该请求。存储装置6220可包括易失性存储器(诸如，硬盘驱动器(HDD))，并且可包括NVM(诸如，NVRAM、固态驱动器(SSD)、SCM、新存储器)。
图30是示出根据另一示例实施例的计算系统7000的示例的示图。参照图30，计算系统7000可包括连接到系统总线7001的CPU 7100、GPU/NPU 7200、帧缓冲器7410、存储器控制器7350和用户接口7500。系统存储器7300可连接到存储器控制器7350，显示器7430可经由显示器接口7420连接到帧缓冲器7410。
CPU 7100可包括DRAM控制器7110。DRAM控制器7110可控制DRAM 7150。GPU/NPU7200可包括DRAM控制器7210。DRAM控制器7210可控制DRAM 7250。
帧缓冲器7410可根据GPU/NPU 7200的控制，存储至少一帧数据，以在特定时间段内在显示器7430中通过面板自刷新(PSR)输出相同的图像数据、静止图像数据。在一个示例实施例中，帧缓冲器7410可包括易失性存储器(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)或NVM(诸如，NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)等)。
系统存储器7300可根据存储器控制器7350的控制进行操作。系统存储器7300可包括可被配置为执行如上面关于图1至图26的示例实施例描述的那些写入操作的写入操作的NVM装置。存储器控制器7350可从CPU 7100或GPU/NPU 7200接收用于写入的请求。系统存储器7300可根据来自存储器控制器7350的写入命令执行预读取操作，可将作为预读取操作的结果获得的读取数据与写入数据进行比较，并且可根据比较结果确定是否执行覆写操作。因此，可执行用于根据读取数据和写入数据施加写入脉冲的写入操作，或者可在不施加写入脉冲的情况下完成写入操作。
根据前述示例实施例，特定NVM装置和由NVM装置执行的写入方法(或写入操作的执行)可用于各种存储装置，使得数据可靠性和功耗两者都得到改善。
尽管上面已经示出和描述了示例实施例，但是本领域技术人员将清楚，在不脱离由所附权利要求限定的发明构思的范围的情况下，可进行修改和变化。

Claims (20)

1.一种非易失性存储器装置，包括：
存储器单元阵列，包括连接到多条位线和多条字线的多个电阻式存储器单元；
字线驱动器，被配置为：响应于地址选择所述多条字线中的一条字线，并且将字线电压施加到选择的字线；
位线驱动器，被配置为：响应于地址选择所述多条位线中的一条位线，并且将位线电压施加到选择的位线；
写入电路，被配置为：响应于写入控制信号生成位线电压和字线电压；
读取电路，被配置为：响应于读取控制信号，从连接到选择的字线和选择的位线的电阻式存储器单元读取数据；
输入和输出电路，被配置为从外部装置接收写入数据；以及
控制逻辑，被配置为：从多个写入模式选择写入模式，基于选择的写入模式、写入数据和读取数据中的至少一个来生成写入控制信号，并且基于选择的写入模式和写入数据中的至少一个生成读取控制信号。
2.根据权利要求1所述的非易失性存储器装置，其中，存储器单元阵列包括沿垂直于基底的方向垂直堆叠的多个存储器单元层。
3.根据权利要求2所述的非易失性存储器装置，其中，根据所述多个存储器单元层之中的至少一个存储器单元层的位置来选择所述多个写入模式中的至少一个写入模式。
4.根据权利要求1至3中任意一项所述的非易失性存储器装置，其中，根据地址选择所述多个写入模式中的至少一个写入模式。
5.根据权利要求1至3中任意一项所述的非易失性存储器装置，其中，控制逻辑包括：
写入锁存器，被配置为存储写入数据；以及
读取锁存器，被配置为存储读取数据。
6.根据权利要求1至3中任意一项所述的非易失性存储器装置，其中，所述多个写入模式包括：正常模式、数据比较写入DCW模式、主动数据比较写入aDCW模式以及读取跳过主动数据比较写入RDSKIP aDCW模式。
7.根据权利要求6所述的非易失性存储器装置，其中，当写入数据和读取数据相同时，DCW模式不执行写入操作。
8.根据权利要求6所述的非易失性存储器装置，其中，当写入数据和读取数据两者是复位数据时，aDCW模式不执行写入操作。
9.根据权利要求6所述的非易失性存储器装置，其中，当写入数据和读取数据两者是复位数据时，RDSKIP aDCW模式不执行写入操作，并且
其中，当写入数据是置位数据时，RDSKIP aDCW模式不执行感测操作。
10.根据权利要求6所述的非易失性存储器装置，其中，控制逻辑包括事件激活信号生成器，事件激活信号生成器包括：
第一逻辑电路，被配置为对写入数据和读取数据执行异或运算；
第二逻辑电路，被配置为对第一逻辑电路的输出和DCW模式激活信号执行与运算；
第三逻辑电路，被配置为对读取数据和aDCW模式激活信号执行与运算；
第四逻辑电路，被配置为对DCW模式激活信号、aDCW模式激活信号和RDSKIP aDCW模式激活信号执行或非运算；以及
第五逻辑电路，被配置为通过对第二逻辑电路的输出、第三逻辑电路的输出和第四逻辑电路的输出执行或运算来生成事件激活信号。
11.根据权利要求10所述的非易失性存储器装置，其中，控制逻辑还包括写入控制信号生成器，写入控制信号生成器包括：
第六逻辑电路，被配置为对事件激活信号和写入激活信号执行与运算；
第七逻辑电路，被配置为对写入数据进行反相；
第八逻辑电路，被配置为通过对写入数据和第六逻辑电路的输出执行与运算来生成置位激活信号；以及
第九逻辑电路，被配置为通过对第六逻辑电路的输出和第七逻辑电路的输出执行与运算来生成复位激活信号。
12.根据权利要求11所述的非易失性存储器装置，其中，控制逻辑还包括读取控制信号生成器，读取控制信号生成器包括：
第十逻辑电路，被配置为通过对RDSKIP aDCW模式激活信号和写入数据执行与运算来生成读取跳过激活信号。
13.根据权利要求1至3中任意一项所述的非易失性存储器装置，其中，所述多个写入模式中的至少一个写入模式限定执行读取操作的写入操作，
当执行读取操作时，具有第二读取电平的位线电压被施加到选择的位线，并且
第二读取电平高于用于在正常模式下执行的读取操作的第一读取电平。
14.根据权利要求1至3中任意一项所述的非易失性存储器装置，其中，控制逻辑还被配置为：控制读取操作的执行，在读取操作期间，读取电压被施加到选择的位线，并且
读取电路包括被配置为将选择的字线的电压与参考电压进行比较的感测放大器。
15.一种非易失性存储器装置的写入方法，所述写入方法包括：
执行感测操作；
将写入数据与通过感测操作获得的读取数据进行比较；
当写入数据与读取数据相同时，确定写入数据是否为置位数据；
当写入数据为置位数据时，执行置位操作，并且当写入数据不为置位数据时，不执行写入操作。
16.根据权利要求15所述的写入方法，其中，根据正常模式执行的读取操作使用具有第一读取电平的读取电压，
使用具有大于第一读取电平的第二读取电平的读取电压来执行感测操作，并且
执行感测操作的步骤还包括：将读取电压施加到选择的位线，并且将读取字线电压施加到选择的字线。
17.根据权利要求15或16所述的写入方法，其中，执行置位操作的步骤包括：将置位位线电压施加到选择的位线，并且将写入字线电压施加到选择的字线。
18.根据权利要求15或16所述的写入方法，还包括：
当写入数据与读取数据不相同时，确定写入数据是否为复位数据；
当写入数据为复位数据时，执行复位操作；以及
当写入数据不是复位数据时，执行置位操作。
19.根据权利要求18所述的写入方法，其中，执行复位操作的步骤还包括：将复位位线电压施加到选择的位线，并且将写入字线电压施加到选择的字线。
20.一种非易失性存储器装置的写入方法，所述写入方法包括：
接收写入数据；
确定写入数据是否与置位状态对应；
当写入数据与置位状态对应时，执行置位操作；
当写入数据不与置位状态对应时，执行感测操作，并且当通过感测操作获得的读取数据与复位状态对应时，不执行写入操作；以及
当读取数据不与复位状态对应时，执行复位操作。
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