KR20240078916A - 자가 선택 메모리 장치, 그것을 갖는 메모리 시스템 및 그것의 동작 방법 - Google Patents
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Abstract
본 발명에 따른 자가 선택 메모리 장치의 동작 방법은, 제 1 상태에 대응하는 제 1 쓰기 펄스를 제 1 펄스 폭 동안 제 1 메모리 셀에 인가하는 단계, 및 제 2 상태에 대응하는 제 2 쓰기 펄스를 제 2 펄스 폭 동안 제 2 메모리 셀에 인기하는 단계를 포함하고, 상기 제 1 쓰기 펄스와 상기 제 2 쓰기 펄스는 서로 반대의 극성 방향을 갖고, 상기 제 1 펄스 폭은 상기 제 2 펄스 폭보다 긴 것을 특징으로 한다.
Description
본 발명은 자가 선택 메모리 장치, 그것을 갖는 메모리 시스템, 및 그것의 동작 방법에 관한 것이다.
일반적으로 상변화 메모리(PCM; Phase Change Memory)는 상 변화 물질(예를 들어, GST)의 물리적 특성을 이용하여 데이터를 저장한다. 상 변화 물질은 결정 상태 또는 비정질 상태를 가지며, 상 변화 물질로 제공되는 전류의 크기 및 시간을 제어함으로써, 상 변화 물질의 상태가 바뀔 수 있다.
본 발명의 목적은 센싱 마진을 개선하는 자가 선택 메모리 장치, 그것을 갖는 메모리 세스템, 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 자가 선택 메모리 장치의 동작 방법은, 제 1 상태에 대응하는 제 1 쓰기 펄스를 제 1 펄스 폭 동안 제 1 메모리 셀에 인가하는 단계; 및 제 2 상태에 대응하는 제 2 쓰기 펄스를 제 2 펄스 폭 동안 제 2 메모리 셀에 인기하는 단계를 포함하고, 상기 제 1 쓰기 펄스와 상기 제 2 쓰기 펄스는 서로 반대의 극성 방향을 갖고, 상기 제 1 펄스 폭은 상기 제 2 펄스 폭보다 긴 것을 특징으로 한다.
본 발명의 실시 예에 따른 자가 선택 메모리 장치는, 워드라인들; 비트라인들; 및 상기 워드라인들과 상기 비트라인들 사이에 연결된 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 결정화 상태를 지시하는 제 1 상태 및 비정질화 상태를 지시하는 제 2 상태 중 어느 하나로 데이터를 저장하고, 상기 제 2 상태로 데이터를 저장할 때 대응하는 워드라인과 대응하 비트라인으로 인가되는 제 2 쓰기 펄스의 극성 방향과 상기 제 1 상태로 데이터를 저장할 때 대응하는 워드라인과 대응하는 비트라인으로 인가되는 제 1 쓰기 펄스의 극성 방향은 서로 반대이고, 상기 제 2 쓰기 펄스의 펄스 폭은 상기 제 1 쓰기 펄스의 펄스 폭보다 짧은 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 셀들을 갖는 적어도 하나의 자가 선택 메모리 장치; 및 상기 적어도 하나의 자가 선택 메모리 장치를 제어히는 제어기를 포함하고, 상기 적어도 하나의 자가 선택 메모리 장치는, 결정 상태를 지시하는 제 1 상태와 비정질화 상태를 지시하는 제 2 상태에 따라 쓰기 펄스와 읽기 펄스의 극성은 서로 다르고, 쓰기 전압 인가시 쓰기 펄스의 형태를 변경함으로써 메모리 셀의 GST(Ge-Sb-Te) 결정상을 조절하는 것을 특징으로 한다.
본 발명의 실시 예에 자가 선택 메모리 장치, 그것을 갖는 메모리 시스템, 및 그것의 동작 방법은, 상변화 물질인 칼코지나이드 층을 추가함으로써, 상태들 사이의 저항 차이를 증가시킬 수 있다.
또한, 본 발명의 실시 예에 따른 자가 선택 메모리 장치, 그것을 갖는 메모리 시스템, 및 그것의 동작 방법은 펄스 폭의 제어함으로써 문턱전압(Vth)을 추가적으로 증가시킴으로써 센싱 위도우를 증가시킬 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)를 예시적으로 보여주는 도면이다.
도 2a 및 도 2b의 본 발명의 실시 예에 따른 메모리 셀(MC)의 상태들을 예시적으로 보여주는 도면들이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 상태별 쓰기 펄스와 읽기 펄스를 예시적으로 보여주는 도면들이다.
도 4는 본 발명의 실시 예에 따른 메모리 셀의 센싱 윈도우의 확장을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)에서 펄스의 방향과 형태의 조절에 따른 문턱전압 변화를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 셀 어레이(110)을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 셀 어레이(110a)를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이(110b)을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)의 쓰기 동작을 예시적으로 보여주는 흐름도이다.
도 10은 본 발명의 다른 실시 예에 따른 자가 선택 메모리 장치(100)의 쓰기 동작을 예시적으로 보여주는 흐름도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템(1000)를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템(4000)를 예시적으로 보여주는 도면이다.
도 1은 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)를 예시적으로 보여주는 도면이다.
도 2a 및 도 2b의 본 발명의 실시 예에 따른 메모리 셀(MC)의 상태들을 예시적으로 보여주는 도면들이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 상태별 쓰기 펄스와 읽기 펄스를 예시적으로 보여주는 도면들이다.
도 4는 본 발명의 실시 예에 따른 메모리 셀의 센싱 윈도우의 확장을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)에서 펄스의 방향과 형태의 조절에 따른 문턱전압 변화를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 셀 어레이(110)을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 셀 어레이(110a)를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이(110b)을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)의 쓰기 동작을 예시적으로 보여주는 흐름도이다.
도 10은 본 발명의 다른 실시 예에 따른 자가 선택 메모리 장치(100)의 쓰기 동작을 예시적으로 보여주는 흐름도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템(1000)를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템(4000)를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
일반적으로, SCM(Strorage Class Memory)에서 PRAM(Phase Change Random Access Memory)는, 3D cross-point 구조를 바탕으로 높은 확장성(high scalability), 비휘발성 특성(non-volatile characteristics), 짧은 대기시간(low latency), 높은 내구성(high endurance) 특성을 갖는다. 일반적으로, PRAM은 상변화를 통한 메모리 역할을 하는 GST(Ge-Se-Te)와 스위치 역할을 하는 OTS(Ovonic Threshold Switch)로 구성되어 있다. GST와 OTS는 모두 칼코지나이드(Chalcogenide) 원소를 기반으로 한다. 일반적으로 칼코지나이드는 적어도 하나의 16 족(칼코젠(Chalcogen)) 원소와 적어도 하나의 양전성 원소로 구성된 화합물이다. SSM(Self Selecting Memory)는, OTS only 구조에서 메모리와 스위치 역할을 모두 한다.
본 발명의 실시 예에 따른 자가 선택 메모리 장치는 SSM에 칼코지나이드 계층(chalcogenide layer; 예를 들어 GST 층)을 추가적으로 삽입하고, 펄스 형태로 변화시킴으로써 센싱 윈도우(sensing window)를 확보할 수 있다.
제 1 상태(예를 들어, 데이터 "0"; 셋 상태) 및 제 2 상태(예를 들어, 데이터“1”; 리셋 상태)의 펄스 극성(pulse polarity) 방향은 서로 반대로 구현될 수 있다. 실시 예에 있어서, 제 1 상태("0")의 경우, 펄스 폭(Pulse Width)를 크게 인가함으로써, 추가된 칼코지나이드 층(GST)이 결정질화 시킬 수 있다. 실시 예에 있어서, 제 2 상태("1")의 경우, 펄스 폭을 짧게 인가함으로써, 칼코지나이드 층(GST)를 비정질화로 시킬 수 있다. 본 발명의 실시 예에 따른 자가 선택 메모리 장치는 상변화 물질인 칼코지나이드 층을 추가함으로써, 상태들("0”과 “1”) 사이의 저항 차이를 증가시킬 수 있다. 또한 본 발명의 실시 예에 따른 자가 선택 메모리 장치는 펄스 폭의 제어함으로써 문턱전압(Vth)을 추가적으로 증가시킬 수 있다. 이로써, 센싱 위도우가 증가될 수 있다.
도 1은 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 자가 선택 메모리 장치(100)는 메모리 셀 어레이(110), 워드라인 드라이버(120), 비트라인 드라이버(130), 쓰기 회로(140), 읽기 회로(150), 입출력 회로(160) 및 제어 로직(170)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 워드라인들(WLs)을 통해 워드라인 드라이버(120)에 연결되고, 복수의 비트라인들(BLs)을 통해 비트라인 드라이버(130)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 워드라인들(WLs)과 복수의 비트라인들(BLs)에 연결된 복수의 메모리 셀들을 포함할 수 있다.
도 1에 도시된 바와 같이 메모리 셀(MC)은 워드라인(WL)과 비트라인(BL) 사이에 연결될 수 있다. 여기서 메모리 셀(MC)은 SSM(Self Selecting Memory)로 구현될 수 있다. SSM는 칼코지나이드 층(예를 들어, GST)을 포함할 수 있다. SSM은 제 1 상태("0"; 셋 상태)(낮은 문턱전압 상태; LTS)의 경우, 칼코지나이드 층이 저항이 낮은 결정상을 유지한다. 이에 제 1 상태("0")에서 문턱전압에 큰 영향이 미치지 않는다. 반면에, 제 2 상태("1"; 리셋 상태)(높은 문턱전압 상태; HTS)의 경우, 칼코지나이드 층이 저항이 높은 비결정질의 상태를 유지한다. 이에 제 2 상태("1")에서 문턱전압이 추가로 높아진다. 결과적으로, 제 1 상태("0")와 제 2 상태("1") 사이의 문턱전압 차이가 증가한다. 이는 센싱 윈도우(sensing window)(혹은 read margin)를 추가 확보하게 한다.
워드라인 드라이버(120)는 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 워드라인 드라이버(120)는 제어 로직(170)의 제어에 따라 로우 어드레스를 이용하여 워드라인들(WLs) 중에서 어느 하나의 워드라인을 선택할 수 있다. 또한, 워드라인 드라이버(120)는 선택된 워드라인으로 워드라인 전압을 인가할 수 있다. 여기서 워드라인 전압은, 읽기 워드라인 전압, 쓰기 워드라인 전압 등을 포함할 수 있다.
비트라인 드라이버(130)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 비트라인 드라이버(130)는 제어 로직(170)의 제어에 따라 컬럼 어드레스를 이용하여 비트라인들(BLs) 중에서 어느 하나의 비트라인을 선택할 수 있다. 또한, 비트라인 드라이버(130)는 선택된 비트라인으로 비트라인 전압을 인가할 수 있다. 여기서 비트라인 전압은, 읽기 전압, 셋 비트라인 전압, 리셋 비트라인 전압 등을 포함할 수 있다.
쓰기 회로(140)는 워드라인 드라이버(120)과 비트라인 드라이버(130)에 연결될 수 있다. 쓰기 회로(140)는 제어 로직(170)의 제어에 따라 선택된 비트라인과 선택된 워드라인에 연결된 메모리 셀에 쓰기 동작(셋 동작 혹은 리셋 동작)을 수행하도록 구현될 수 있다. 예를 들어, 쓰기 회로(140)는 제어 로직(170)의 쓰기 제어 신호에 응답하여 선택된 워드라인으로 워드라인 전압을 인가하고, 선택된 비트라인으로 비트라인 전압을 인가할 수 있다. 실시 예에 있어서, 쓰기 회로(140)는 쓰기 동작시 쓰여질 데이터에 대응하는 셋 펄스(set pulse) 혹은 리셋 펄스(reset pulse)을 발생하고, 선택된 워드라인/비트라인으로 셋 펄스 혹은 리셋 펄스를 인가할 수 있다.
읽기 회로(150)는 제어 로직(170)의 제어에 따라 선택된 비트라인과 선택된 워드라인에 연결된 메모리 셀의 데이터를 읽도록 구현될 수 있다. 예를 들어, 읽기 회로(150)는 제어 로직(170)의 읽기 제어 신호에 응답하여 선택된 비트라인과 선택된 워드라인에 연결된 메모리 셀로부터 데이터를 읽을 수 있다. 실시 예에 있어서, 읽기 회로(150)는 선택된 워드라인/비트라인의 전압과 기준 전압 사이의 전압 차이를 감지하고, 감지된 전압 차이에 따라 온/오프 셀를 구분하는 센싱 동작을 수행할 수 있다.
한편, 쓰기 회로(140) 및 읽기 회로(150)는 통칭하여 읽기 쓰기 회로(RWC, Read Write Circuit)으로 불릴 수 있다. RWC는, 도 1에 도시된 바와 같이, 워드라인 드라이버(120)의 아래에 배치될 수 있다.
입출력 회로(160)는 쓰기 동작시 제어 로직(170)의 제어에 따라 외부 장치(예를 들어, 메모리 제어기)로부터 수신된 쓰기 데이터를 제어 로직(170)의 데이터 래치들(172)로 전달하도록 구현될 수 있다. 또한 입출력 회로(160)는, 읽기 동작시 데이터 래치들(172)로부터 읽혀진 데이터를 외부 장치(예를 들어, 메모리 제어기)로 출력하도록 구현될 수 있다.
제어 로직(170)은 자가 선택 메모리 장치(100)의 제반 동작을 제어하도록 구현될 수 있다. 제어 로직(170)은 외부로부터 입력되는 명령(CMD), 어드레스(ADD), 혹은 제어 신호들에 응답하여 워드라인 드라이버(120), 비트라인 선택회로(130), 쓰기 회로(140), 읽기 회로(150), 혹은 입출력 회로(160)를 제어할 수 있다.
특히, 제어 로직(170)은, 복수의 쓰기 모드들 중에서 어느 하나를 선택하고, 선택된 쓰기 모드에 따라 쓰기 동작을 수행할 수 있다. 실시 예에 있어서, 제어 로직(170)은 선택된 쓰기 모드, 쓰기 데이터, 혹은 읽기 데이터를 이용하여 쓰기 제어 신호를 발생하거나, 선택된 쓰기 모드 혹은 쓰기 데이터를 이용하여 읽기 제어 신호를 발생할 수 있다. 실시 예에 있어서, 복수의 쓰기 모드들은 정상 모드, 데이터 비교 쓰기(Data Compare Wirte; DCW) 모드, 공격적 데이터 비교 쓰기(aggressive Data Compare Write; aDCW) 모드, 리드스킵 데이터 비교 쓰기(RDSKIP aDCW) 모드 중에서 어느 하나로 쓰기 동작을 수행할 수 있다. 여기서 정상 모드는 저항 드리프트를 반영하지 않는 모드이고, DCW 모드는 리셋 상태에 대한 저항 드리프트를 반영한 모드이고, aDCW 모드 및 RDSKIP aDCW 모드는 셋 상태 및 리셋 상태의 저항 드리프트를 모두 반영한 모드이다.
정상 모드의 쓰기 동작에서, 제어 로직(170)은 메모리 셀에 쓰여질 데이터에 따라 셋 동작 혹은 리셋 동작을 수행하도록 쓰기 회로(140)를 제어할 수 있다. DCW 모드의 쓰기 동작에서, 제어 로직(170)은 센싱 동작에 의해 메모리 셀로부터 읽혀진 데이터와 쓰여질 데이터를 비교하고, 비교 결과에 따라 셋 동작 혹은 리셋 동작을 수행하도록 쓰기 회로(140) 및 읽기 회로(150)를 제어할 수 있다. aDCW 모드의 쓰기 동작에서, 제어 로직(170)은 센싱 동작에 의해 메모리 셀로부터 읽혀진 데이터와 쓰여질 데이터를 비교하고, 비교 결과와 쓰여질 데이터를 이용하여 셋 동작 혹은 리셋 동작을 수행하도록 쓰기 회로(140) 및 읽기 회로(150)를 제어할 수 있다. 특히, aDCW 모드의 쓰기 동작에서, 읽혀진 데이터 및 쓰여질 데이터가 모두 리셋 상태에 대응하는 데이터일 때, 쓰기 동작은 수행되지 않을 것이다. RDSKIP aDCW 모드의 쓰기 동작에서, 제어 로직(170)은 쓰여질 데이터가 셋 상태에 대응할 때 센싱 동작을 수행하지 않고 곧바로 셋 동작을 수행하고, 쓰여질 데이터가 셋 상태에 대응하지 않을 때 센싱 동작을 수행하고, 센싱 동작으로부터 메모리 셀로부터 읽혀진 데이터와 쓰여질 데이터를 비교하고, 비교 결과와 쓰여질 데이터를 이용하여 리셋 동작을 수행할 지 혹은 쓰기 동작을 수행하지 않을 지 결정할 수 있다.
일반적인 자가 선택 메모리 장치는, OTS only 구조(GST 없음)로 구현되고 있다. 이때 OTS가 데이터 저장 기능과 스위치 기능을 동시에 한다. 이는 데이터 저장 동작 시, 쓰기와 읽기의 펄스 극성 방향에 따라 상태 "0"/"1"이 구분된다. 상태 "0"의 경우, 쓰기/읽기의 극성 방향이 동일하고, 상태 "1"의 경우, 쓰기/읽기의 극성 방향은 서로 반대이다. OTS에 전압이 인가되면, OTS 내부에서 조성 비대칭 현상이 발생한다. 쓰기/읽기의 극성이 반대 방향으로 인가되면, 전자가 이동하는 방향에서 Se-rich 영역이 형성된다. 이에 따라 높은 에너지 장벽(high energy barrier)를 형성함으로써, 높은 문턱전압(Vth)이 요구된다. 결과적으로, 쓰기 전압 크기가 커질수록, Se(Selenium) 비대칭 정도가 커진다. 따라서, 문턱전압 차이도 증가된다.
반면에, 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)는, 기존의 OTS only 구조에 GST를 저항체로 삽입할 수 있다. 이로써, 본 발명의 자가 선택 메모리 장치(100)는 상태 "1"의 문턱전압(Vth)를 증가시킴으로써, 센싱 윈도우(sensing window)를 확보할 수 있다. 읽기/쓰기 동작 시, 펄스 극성은 SSM(Self Selecting Memory) 방식을 유지한다.
본 발명의 자가 선택 메모리 장치(100)는 쓰기 전압 인가 시 펄스 형태를 변경함으로써 GST의 결정상을 조절할 수 있다. 예를 들어, 상태 "0"의 경우, 극성 방향은 동일하고, 쓰기 펄스 폭은 상대적으로 길게함으로써 GST를 결정 상태로 만들수 있다. 이때 결정 상태의 메모리 셀(MC)은 저저항 상태이다. 반면에, 상태 "1"의 경우, 극성 방향은 반대이고, 쓰기 펄스 폭은 상대적으로 짧게 함으로써 GST를 비정질 상태로 만들수 있다. 이때 비정질 상태의 메모리 셀(MC)은 고저항 상태이다. 즉, 본 발명의 자가 선택 메모리 장치(100)는 상태 "1"의 경우 문턱전압(Vth)을 증가시킴으로써 센싱 윈도 확보를 기대할 수 있다.
도 2a 및 도 2b의 본 발명의 실시 예에 따른 메모리 셀(MC)의 상태들을 예시적으로 보여주는 도면들이다.
도 2a를 참조하면, 메모리 셀(MC)은 하부 전극(211; BE), 제 1 칼코지나이드 층(212; OTS), 중간 전극(213; ME), 제 2 칼코지나이드 층(214, GST), 및 상부 전극(215; TE)를 포함할 수 있다.
실시 예에 있어서, 메모리 셀(MC)은 쓰기 동작시 리셋 쓰기의 전류 방향과 셋 쓰기의 전류 방향을 반대로 사용할 수 있다.
실시 예에 있어서, 제 1 칼코지나이드 층(212; OTS) 및 제 2 칼코지나이드 층(214; GST) 중에서 적어도 하나는 저장 물질(GST) 혹은 선택 물질(OTS)을 포함할 수 있다.
실시 예에 있어서, 저장 물질(GST)은, 상태 "0" 동작에서 결정성, 상태 "1" 동작에서는 비정질 구조를 가질 수 있다. 저장 물질(GST)은 Ge, Te, Sb 중 2가지 혹은 그 이상의 원소로 구성될 수 았다. 또한 저장 물질(GST)은 C, N, O 중 1가지 혹은 그 이상의 원소를 포함할 수 있다. 예를 들어, 저장 물질(GST)은 Te-Se, Ge-Te, In-Se, Sb-Te, Ge-Sb, Ta-Sb-Te, Ga-Sb, In-Sb, As-Te, As-Se, Al-Te, As-Se-Te, Ge-Sb-Te, Ge-As-Se, Te-Ge-As, V-Sb-Se, Nb-Sb-Se, In-Sb-Te, In-Se-Te, Te-Sn-Se, V-Sb-Te, Se-Te-Sn, Ge-Se-Ga, Mo-Sb-Se, Cr-Sb-Se, Ta-Sb-Se, Bi-Se-Sb, Mo-Sb-Te, Ge-Bi-Te, W-Sb-Se, Ga-Se-Te, Ge-Te-Se, Cr-Sb-Te, Sn-Sb-Te, W-Sb-Te, Sn-Sb-Bi, In-Sb-Ge, As-Sb-Te, Ge-Te-Ti, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Se-Te-In, As-Ge-Sb-Te, Se-As-Ge-In, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 및 Ge-Te-Sn-Pt, Si-Ge-As-Se, In-Sn-Sb-Te, Ge-Se-Te-Si, Si-Te-As-Ge, Ag-In-Sb-Te, Ge-Se-Te-In-Si, Se-As-Ge-Si-In 또는 복수의 상태 중 하나로 프로그래밍될 수 있는 다른 물질과 같은 하나 이상의 칼코지나이드 물질을 포함할 수 있다.
실시 예에 있어서, 선택 물질(OTS)은 Ge, As, Se 중 2가지 혹은 그 이상의 원소로 구성될 수 있다. 선택 물질(OTS)은, Si, In, Te, Sn, Ga, N 중 1가지 혹은 그 이상의 원소를 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 상태별 쓰기 펄스와 읽기 펄스를 예시적으로 보여주는 도면들이다.
도 3a을 참조하면, 상태 "0"(셋 상태, 결정 상태)의 쓰기 펄스의 경우, 읽기 펄스와 동일한 방향일 수 있다. 상태 "0"에서 쓰기 펄스 폭은 기준 펄스 폭보다 클 수 있다. 여기서 기준 펄스 폭은 100ns 일 수 있다. 하지만, 본 발명의 기준 펄스 폭에 여기에 제한되지 않는다고 이해되어야 할 것이다.
도 3b를 참조하면, 상태 "1"(리셋 상태, 비정질 상태)의 쓰기 펄스의 경우 읽기 펄스와 반대 방향일 수 있다. 예를 들어, 쓰기 펄스는 음의 레벨이고, 읽기 펄스의 양의 레벨일 수 있다. 상태 "1"에서 쓰기 펄스 폭은 기준 펄스 폭(예를 들어, 100ns)보다 작을 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 셀의 센싱 윈도우의 확장을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 본 발명의 메모리 셀은 셋 상태의 쓰기 펄스 폭을 리셋 상태의 쓰기 펄스 폭보다 짧게 함으로써 고저항 상태를 추가적으로 형성할 수 있다. 이로써, 기존의 메모리 셀보다 센싱 마진을 추가적으로 확보할 수 있다. 이에 셋 상태에서 센싱 윈도우가 추가로 확보될 수 있다.
도 5는 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)에서 펄스의 방향과 형태의 조절에 따른 문턱전압 변화를 예시적으로 보여주는 도면이다.
제 1 케이스 경우, 쓰기 펄스와 읽기 펄스가 동일 방향으로 인가되고 있다. OTS는 LTS 상태이다. 쓰기 펄스 폭이 상대적으로 길게 인가됨으로써, GST가 결정질 상태로 가장 저저항 상태이다. 따라서, 메모리 셀은 낮은 문턱전압(Vth)을 갖는다. 제 2 케이스 경우, 쓰기 펄스와 읽기 펄스가 동일 방향으로 인가되고 있다. OTS는 LTS 상태이다. 쓰기 펄스 폭이 상대적으로 짧게 인가되어 GST가 비정질 상태로 고저항 상태이다. 따라서, 메모리 셀은 높은 문턱전압(Vth)을 갖는다. 제 3 케이스 경우, 쓰기 펄스와 읽기 펄스가 반대 방향으로 인가되고 있다. OTS는 HTS 상태이다. 쓰기 펄스 폭은 상대적 짧게 인가되어 GST가 비정질 상태로 고저항 상태이다. 따라서, 메모리 셀은 가장 높은 문턱전압(Vth)을 갖는다.
상술된 바와 같이, OTS + GST 구조의 메모리 셀(MC)에서 펄스 극성 방향 및 펄스 형태 조절함으로써, 보다 높은 상태 "1"의 문턱전압(Vth)(case-3)이 가능하다.
도 6은 본 발명의 실시 예에 따른 메모리 셀 어레이(110)을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 메모리 셀 어레이(110)는 크로스 포인트 구조를 포함할 수 있다. 여기서 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀(MC)이 형성되는 구조를 의미한다. 예를 들어, 비트 라인(BL1_1 ~ BL4_1)이 제 1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이비트 라인(BL1_1 ~ BL4_1)과 서로 교차되도록 제 2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1 ~ BL4_1)과 각 워드 라인(WL1_1 ~ WL3_1)이 교차되는 영역에 메모리 셀(MC)이 형성될 수 있다.
실시 예에서, 메모리 셀(MC)은 하나의 비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell)일수 있다. 다른 실시 예에 있어서, 메모리 셀(MC)은 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC; Multi Level Cell)일 수 있다. 또 다른 실시 예에 있어서, 일부 메모리 셀(MC)은 싱글 레벨 셀이고, 다른 메모리 셀(MC)은 멀티 레벨 셀일 수도 있다.
한편, 본 발명의 메모리 셀 어레이(100)는 버퍼 기능을 수행하는 셀 어레이를 포함할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 셀 어레이(110a)를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 메모리 셀 어레이(110a)는 제 1 메모리 셀 어레이(110a-1) 및 제 2 메모리 셀 어레이(110a-2)를 포함할 수 있다. 실시 예에 있어서, 제 1 메모리 셀 어레이(110a-1)는 메인 셀의 역할을 수행하고, 제 2 메모리 셀 어레이(110a-2)는 버퍼의 역할을 수행할 수 있다. 실시 예에 있어서, 제 1 메모리 셀 어레이(110a-1) 및 제 2 메모리 셀 어레이(110a-2)은 서로 다른 쓰기 모드에 따라 쓰기 동작을 수행할 수 있다.
또한, 도 7에 도시된 바와 같이, 메모리 셀 어레이(110a)의 아래에 RWC 계층이 배치될 수 있다. RWC(도 1의 쓰기 회로(140, 읽기 회로(150) 포함)는 메모리 셀 어레이(110a)에 포함된 복수의 메모리 셀들에 대한 쓰기 동작 및 읽기 동작을 수행할 수 있다. 한편, 도 7에 도시된 RWC 계층은 메모리 셀 어레이(100a)의 아래이지만, 본 발명의 RWC 계층이 위치가 여기에 제한되지 않는다고 이해되어야 할 것이다.
한편, 도 7에 도시된 제 1 메모리 셀 어레이(111a)와 제 2 메모리 셀 어레이(111b)는 서로 동일한 계층에 배치되고 있다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 제 1 메모리 셀 어레이와 제 2 메모리 셀 어레이는 서로 다른 계층에 배치될 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이(110b)을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 메모리 셀 어레이(110b)는 서로 다른 계층에 배치된 복수의 제 1 메모리 셀 어레이들(110b-1, 110b-2), 및 제 1 메모리 셀 어레이들(110b-1, 110b-2)과 다른 계층에 배치된 제 2 메모리 셀 어레이(110b-3)를 포함할 수 있다.
실시 예에 있어서, 제 1 메모리 셀 어레이들(110b-1, 110b-2) 및 제 2 메모리 셀 어레이(110b-3) 중 적어도 2개는 서로 다른 쓰기 모드에 따라 쓰기 동작을 수행할 수 있다.
도 9는 본 발명의 실시 예에 따른 자가 선택 메모리 장치(100)의 쓰기 동작을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 9를 참조하면, 자가 선택 메모리 장치(100)의 쓰기 동작은 다음과 같이 진행될 수 있다.
외부(메모리 제어기)로부터 쓰기 명령, 어드레스, 및 쓰기 데이터가 수신되면, 어드레스에 대응하는 메모리 셀의 데이터에 대한 감지 동작이 수행될 수 있다(S110). 쓰기 데이터(D_WR) 및 감지 동작에 따른 감지 데이터, 즉 읽기 데이터(D_RD)가 비교될 수 있다(S120). 이후, 쓰기 데이터(D_WR)와 읽기 데이터(D_RD)가 동일한 지가 판별될 수 있다(S130). 만일, 쓰기 데이터(D_WR)와 읽기 데이터(D_RD)가 동일하면, 쓰기 데이터(D_WR)가 셋 데이터인 지 판별될 수 있다(S140). 만일, 쓰기 데이터(D_WR)가 셋 데이터이면, 메모리 셀에 셋 동작이 수행될 수 있다(S145). 반면에 쓰기 데이터(D_WR)가 셋 데이터가 아니면, 쓰기 동작은 곧 바로 종료된다.
반면에, 쓰기 데이터(D_WR)와 읽기 데이터(D_RD)가 동일하지 않다면, 쓰기 데이터(D_WR)가 리셋 데이터인 지 판별될 수 있다(S160). 만일, 쓰기 데이터(D_WR)가 리셋 데이터가 아니라면, 메모리 셀에 셋 동작이 수행될 수 있다(S150). 여기서 셋 동작은 제 1 상태에 대응하는 제 1 쓰기 펄스가 인가될 수 있다. 실시 예에 있어서, 제 1 쓰기 펄스의 쓰기 펄스 폭은 기준값보다 길 수 있다. 여기서 기준값은 100ns 일 수 있다. 반면에, 쓰기 데이터(D_WR)가 리셋 데이터이면, 메모리 셀에 리셋 동작이 수행될 수 있다(S170). 여기서 리셋 동작은 제 2 상태에 대응하는 제 2 쓰기 펄스가 인가될 수 있다. 실시 예에 있어서, 제 2 쓰기 펄스의 쓰기 펄스 폭은 기준값 보다 짧을 수 있다.
한편, 본 발명의 쓰기 동작은 데이터 비교 쓰기 방식을 이용하면서 쓰기 데이터에 따라 동시에 리드스킵을 적용할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 자가 선택 메모리 장치(100)의 쓰기 동작을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 10을 참조하면, 자가 선택 메모리 장치(100)의 쓰기 동작은 다음과 같이 진행될 수 있다.
자가 선택 메모리 장치(100)는 외부로부터 쓰기 명령, 쓰기 데이터, 어드레스를 수신할 수 있다(S210). 우선적으로 쓰기 데이터(D_WR)가 셋 상태에 대응하는 데이터 '1'인지가 판별될 수 있다(S220). 만일, 쓰기 데이터(D_WR)가 '1'이라면, 어드레스에 대응하는 메모리 셀에 지체없이 셋 동작이 수행될 수 있다(S230). 여기서 셋 동작은 제 1 상태에 대응하는 제 1 쓰기 펄스를 인가하는 동작을 포함할 수 있다. 반면에, 쓰기 데이터(D_RD)가 리셋 상태에 대응하는 데이터 '0'인 경우, 어드레스에 대응하는 메모리 셀로부터 읽기 동작이 수행될 수 있다(S240). 이러한 읽기 동작은 정상 모드의 읽기 전압보다 같거나 높게 설정된 읽기 전압에 의해 수행될 수 있다.
이후에, 읽기 데이터(D_RD)가 리셋 상태인지가 판별될 수 있다(S250). 만일, 읽기 데이터(D_RD)가 리셋 상태라면, 쓰기 동작은 수행되지 않는다. 반면에, 읽기 데이터(D_RD)가 리셋 상태가 아니라면, 메모리 셀에 리셋 동작이 수행될 수 있다(S260). 여기서 리셋 동작은 제 2 상태에 대응하는 제 2 쓰기 펄스를 인가하는 동작을 포함할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템(1000)를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 메모리 시스템(1000)는 적어도 하나의 자가 선택 메모리 장치(1100; NVM(s)) 및 메모리 제어기(1200)를 포함할 수 있다.
적어도 하나의 자가 선택 메모리 장치(1100; NVM(s))는 쓰기 동작시 전력 소비를 줄이면서 동시에 데이터 신뢰성을 향상시키기 위하여 도 1 내지 도 10에서 설명된 자가 선택 메모리 장치 및 그것의 동작 방법에 의해 구현될 수 있다.
실시 예에 있어서, 적어도 하나의 자가 선택 메모리 장치(1100)는, 결정 상태를 지시하는 제 1 상태와 비정질화 상태를 지시하는 제 2 상태에 따라 쓰기 펄스와 읽기 펄스의 극성은 서로 다르고, 쓰기 전압 인가시 쓰기 펄스의 형태를 변경함으로써 메모리 셀의 GST(Ge-Sb-Te) 결정상을 조절할 수 있다. 실시 예에 있어서, 제 1 상태에서 제 1 쓰기 펄스와 제 1 읽기 펄스의 극성 방향은 동일하고, 제 2 상태에서 제 2 쓰기 펄스와 제 2 읽기 펄스의 극성 방향은 서로 반대일 수 있다. 실시 예에 있어서, 제 1 쓰기 펄스의 쓰기 펄스 폭을 기준값보다 길고, 제 2 쓰기 펄스의 쓰기 펄스 폭은 기준값보다 짧을 수 있다. 실시 예에 있어서, 기준값은 100ns 일 수 있다. 실시 예에 있어서, 복수의 메모리 셀들의 각각은 쓰기 펄스와 읽기 펄스의 극성이 반대 방향으로 인가될 때 전자가 이동하는 방향에서 Se-rich 영역이 형성될 수 있다. 실시 예에 있어서, 자가 선택 메모리 장치(1100)는 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다.
메모리 제어기(1200)는 자가 선택 메모리 장치(1110)에 연결될 수 있다. SSD 제어기(1200)는, 적어도 하나의 프로세서(CPU(s), 1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 코드 메모리(1240), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
프로세서(1210)는 전반적인 동작을 제어하도록 구현될 수 있다. 프로세서(1210)는 중앙 처리 장치(CPU, Central Processing Unit) 혹은 어플리케이션 프로세서(AP, Application Processor)일 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 수 있다. 도 11에 도시된 버퍼 메모리(1220)는 메모리 제어기(1200)의 내부에 배치되지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 버퍼 메모리(1220)는 메모리 제어기(1200)의 외부에 별도의 IP(intellectual property)로 배치될 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 자가 선택 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 에러 정정 회로(1230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다. 코드 메모리(1240)는 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장할 수 있다. 여기서 코드 메모리는 자가 선택 메모리 장치로 구현될 수 있다. 호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 자가 선택 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다. 한편, 도시되지 않았지만, 메모리 제어기(1200)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)는, 상술된 바와 같이 펄스 제어를 통하여 센싱 윈도우를 확보하는 자가 선택 메모리 장치를 구비함으로써, 시스템 성능을 현저하게 향상시킬 수 있다.
한편, 본 발명의 실시 예에 따른 자가 선택 메모리 장치는 컴퓨팅 시스템에 적용 가능하다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템(4000)를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 컴퓨팅 시스템(4000)은 적어도 하나의 메모리 모듈(DIMM; 4100), 적어도 하나의 비휘발성 메모리 모듈(NVDIMM, 4200), 및 적어도 하나의 프로세서(4300)를 포함할 수 있다. 여기서 적어도 하나의 비휘발성 메모리 모듈(4200)은 상술된 자가 선택 메모리 장치를 포함할 수 있다. 따라서, 본 발명의 컴퓨팅 시스템(4200)은 데이터 신뢰성을 높이고 동시에 전력 소비를 줄이기 때문에 경제성 있는 관리를 기대할 수 있다.
기존 PRAM은 Memory 역할을 하는 GST와 Switch 역할을 하는 OTS를 포함한다. 이때 GST의 경우, Heat을 받아 melting된 후, quenching 속도에 따라 다른 결정 상태를 나타낸다. State-“0” 동작의 경우, Slow quenching을 통해 결정질(저저항)을 형성하기 위해 pulse width를 길게 가한다. 반면, State-“1” 동작의 경우, Fast quenching을 통해 비정질(고저항)을 형성하기 위해 pulse width를 짧게 인가한다.
OTS only 구조(GST 없음)의 자가 선택 메모리는, OTS가 Memory와 switch 역할을 동시에 한다. 이는 메모리 동작 시, Write와 read의 pulse polarity 방향에 따라 State-“0”/“1”이 구분된다. State-“0”의 경우, Write/Read의 polarity 방향이 동일하고, State-“1”의 경우는 반대이다. 이는 OTS에 전압이 인가되면 OTS 내부에서 조성 비대칭 현상이 발생하는데, write/read의 polarity가 반대 방향으로 인가되었을 때 전자가 이동하는 방향에서 Se-rich 영역이 형성됨에 따라 high energy barrier를 형성하여 높은 Vth가 요구된다. 결과적으로, writh voltage 크기가 커질수록, Se 비대칭 정도가 커지면서 delta Vth도 증가된다.
본 발명의 실시 예에 따른 자가 선택 메모리는 OTS only 구조에 GST를 저항체로 삽입하여 State-“1” Vth를 증가시킴으로써 Sensing window를 확보하는 방식이다. 이는 동작 시, Pulse polarity의 경우 SSM의 방식을 유지하되, write voltage 인가 시 pulse 형태를 변경하여 GST의 결정상을 조절한다. 예를 들어, State-“0”의 경우, Polarity 방향은 동일/write pulse width는 길게 하여 GST를 결정상으로 만들어 저저항 상태를 유지하고, State-“1”의 경우, Polarity 방향은 반대/write pulse width는 짧게 하여 GST를 비정질 상태로 만들어 보다 고저항 상태를 형성함에 따라 State-“1” 추가 Vth 증가시키고, 이에 따라 Sensing window 확보를 기대할 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 자가 선택 메모리 장치
110: 메모리 셀 어레이
120: 워드라인 드라이버
130: 비트라인 드라이버
140: 쓰기 회로
150: 읽기 회로
160: 입출력 회로
170: 제어 로직
110: 메모리 셀 어레이
120: 워드라인 드라이버
130: 비트라인 드라이버
140: 쓰기 회로
150: 읽기 회로
160: 입출력 회로
170: 제어 로직
Claims (10)
- 자가 선택 메모리 장치의 동작 방법에 있어서,
제 1 상태에 대응하는 제 1 쓰기 펄스를 제 1 펄스 폭 동안 제 1 메모리 셀에 인가하는 단계; 및
제 2 상태에 대응하는 제 2 쓰기 펄스를 제 2 펄스 폭 동안 제 2 메모리 셀에 인기하는 단계를 포함하고,
상기 제 1 쓰기 펄스와 상기 제 2 쓰기 펄스는 서로 반대의 극성 방향을 갖고,
상기 제 1 펄스 폭은 상기 제 2 펄스 폭보다 긴 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 각각은 상변화 물질을 포함하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 각각은,
하부 전극;
상기 하부 전극 상부에 배치된 제 1 칼코지나이드 층;
상기 제 1 칼코지나이드 층 상부에 배치된 중간 전극;
상기 중간 전극 상부에 배치된 제 2 칼코지나이드 층; 및
상기 제 2 칼코지나이드 층 상부에 배치된 상부 전극을 포함하는 방법. - 제 3 항에 있어서,
상기 제 1 칼코지나이드 층 및 상기 제 2 칼코지나이드 층 중에서 어느 하나는 저장 물질을 포하하고, 나머지 하나는 선택 물질을 포함하는 것을 특징으로 하는 방법. - 제 4 항에 있어서,
상기 저장 물질은,
Ge, Te 및 Sb 중에서 적어도 2개의 원소들; 및
C, N 및 0 중에서 적어도 하나의 원소를 포함하는 것을 특징으로 하는 방법. - 제 4 항에 있어서,
상기 선택 물질은,
Ge, As, 및 Se 중에서 적어도 2개의 원소들; 및
Si, In, Te, Sn, Ga, 및 N 중에서 적어도 하나의 원소를 포함하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 제 1 상태에 대응하는 상기 제 1 쓰기 펄스와 상기 제 1 상태에 대응하는 제 1 읽기 펄스는 동일한 극성을 갖고,
상기 제 2 상태에 대응하는 상기 제 2 쓰기 펄스와 상기 제 2 상태에 대응하는 제 2 읽기 펄스는 반대의 극성을 갖는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 제 1 펄스 폭은 100ns 보다 큰 것을 특징으로 하는 방법. - 워드라인들;
비트라인들; 및
상기 워드라인들과 상기 비트라인들 사이에 연결된 복수의 메모리 셀들을 포함하고,
상기 복수의 메모리 셀들의 각각은 결정화 상태를 지시하는 제 1 상태 및 비정질화 상태를 지시하는 제 2 상태 중 어느 하나로 데이터를 저장하고,
상기 제 2 상태로 데이터를 저장할 때 대응하는 워드라인과 대응하 비트라인으로 인가되는 제 2 쓰기 펄스의 극성 방향과 상기 제 1 상태로 데이터를 저장할 때 대응하는 워드라인과 대응하는 비트라인으로 인가되는 제 1 쓰기 펄스의 극성 방향은 서로 반대이고,
상기 제 2 쓰기 펄스의 펄스 폭은 상기 제 1 쓰기 펄스의 펄스 폭보다 짧은 것을 특징으로 하는 자가 선택 메모리 장치. - 복수의 메모리 셀들을 갖는 적어도 하나의 자가 선택 메모리 장치; 및
상기 적어도 하나의 자가 선택 메모리 장치를 제어히는 제어기를 포함하고,
상기 적어도 하나의 자가 선택 메모리 장치는,
결정 상태를 지시하는 제 1 상태와 비정질화 상태를 지시하는 제 2 상태에 따라 쓰기 펄스와 읽기 펄스의 극성은 서로 다르고,
쓰기 전압 인가시 쓰기 펄스의 형태를 변경함으로써 메모리 셀의 GST(Ge-Sb-Te) 결정상을 조절하는 것을 특징으로 하는 메모리 시스템.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220161605A KR20240078916A (ko) | 2022-11-28 | 2022-11-28 | 자가 선택 메모리 장치, 그것을 갖는 메모리 시스템 및 그것의 동작 방법 |
| US18/334,790 US20240177771A1 (en) | 2022-11-28 | 2023-06-14 | Self-selecting memory device, memory system having the same, and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220161605A KR20240078916A (ko) | 2022-11-28 | 2022-11-28 | 자가 선택 메모리 장치, 그것을 갖는 메모리 시스템 및 그것의 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240078916A true KR20240078916A (ko) | 2024-06-04 |
Family
ID=91192143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220161605A KR20240078916A (ko) | 2022-11-28 | 2022-11-28 | 자가 선택 메모리 장치, 그것을 갖는 메모리 시스템 및 그것의 동작 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20240177771A1 (ko) |
| KR (1) | KR20240078916A (ko) |
-
2022
- 2022-11-28 KR KR1020220161605A patent/KR20240078916A/ko unknown
-
2023
- 2023-06-14 US US18/334,790 patent/US20240177771A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240177771A1 (en) | 2024-05-30 |
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