JP2014179155A - ソースラインフローティング回路、それを含むメモリ装置及びメモリ装置の読み出し方法 - Google Patents

ソースラインフローティング回路、それを含むメモリ装置及びメモリ装置の読み出し方法 Download PDF

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Abstract

【課題】ソースラインフローティング回路、それを含むメモリ装置及びメモリ装置の読み出し方法を提供する。
【解決手段】メモリ装置はメモリセルアレイ、行選択回路及びソースラインフローティング回路を含む。メモリセルアレイに配列されたメモリセルはソースライン及びビットラインの間にそれぞれ結合しワードラインにより、行単位において選択される。行選択回路は行アドレス信号に基づき、デコード行アドレス信号を発生してデコード行アドレス信号に基づき、ワードラインのうち、一つの選択ワードラインをイネーブルさせる。ソースラインフローティング回路は読み出し動作時、ソースラインのうちに選択ワードラインによって選択されるメモリセルに結合した一つの選択ソースラインを接地電圧に連結して選択ソースラインを除いた非選択ソースラインを接地電圧から遮断してフローティングさせる。
【選択図】 図１

Description

本発明は半導体集積回路に係り、より一層詳細には、読み出し動作の信頼性を向上させるためのソースラインフローティング回路、それを含むメモリ装置及びデータ読み出し方法に関する。
一般的に半導体メモリ装置のメモリセルアレイは複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含む。特に不揮発性メモリ装置のメモリセルはそれぞれソースラインとビットラインの間に結合し、一つのビットラインにはそれぞれのワードラインによって選択される多数のメモリセルが結合する。読み出し動作時、同じビットラインに結合したメモリセルのうち、一つのメモリセルが選択され、選択されたメモリセルの状態、すなわち保存されたデータに依存するセンシング電流がビットラインからソースラインに流れることになる。このセンシング電流または、それによるビットラインの電圧変化を感知する方式で選択メモリセルに保存されたデータを判読する。この際、同じビットラインに結合した多数の非選択メモリセルによる漏洩電流(ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ)がビットラインの電圧に影響を及ぼすことになって読み出し動作の信頼性、すなわちデータ判読の信頼性を減少させる。
米国特許第７８６４５７６号公報 韓国特許第１０４３９８０号公報 公開特許第２００４‐３２６９２９号
前記のような問題点を解決するための本発明の一目的は、非選択メモリセルによる漏洩電流を減少させることで読み出し動作の信頼性を向上させることができるソースラインフローティング回路を提供することである。
本発明の一目的は前記ソースラインフローティング回路を利用して読み出し動作の信頼性を向上させることができるメモリ装置を提供することである。
本発明の一目的は非選択メモリセルによる漏洩電流を減少させることで精密にデータを判読できるメモリ装置の読み出し方法を提供することである。
前記一目的を達成するために、本発明の実施例に係るメモリ装置はメモリセルアレイ、行選択回路及びソースラインフローティング回路を含む。
メモリセルアレイは複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含む。前記メモリセルは行方向で伸張した複数のソースライン及び列方向で伸張した複数のビットラインの間にそれぞれ結合する。また、前記メモリセルは前記行方向で伸張した複数のワードラインにより、行単位において選択される。
行選択回路は行アドレス信号に基づき、選択的に活性化する複数のデコード行アドレス信号を発生して、前記デコード行アドレス信号に基づき、前記ワードラインのうち、一つの選択ワードラインをイネーブルさせる。
ソースラインフローティング回路は読み出し動作時、前記ソースラインのうち、前記選択ワードラインによって選択されるメモリセルに結合した一つの選択ソースラインを接地電圧に連結し、選択ソースラインを除いた非選択ソースラインを前記接地電圧から遮断してフローティングさせる。
前記ソースラインフローティング回路は、前記デコード行アドレス信号または、前記ワードラインの電圧をフローティング制御信号として直接受信し、前記フローティング制御信号に応答し、前記接地電圧と前記ソースラインの電気的な連結をそれぞれ制御する複数のフローティングユニットを含むことができる。
一実施例で、一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結されることができる。
前記フローティングユニットのそれぞれは、前記接地電圧と前記相応するソースラインの間に結合し、前記一つの行に相応するフローティング制御信号に応答し、スイッチング動作を行うスイッチング素子を含むことができる。
他の実施例で、互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結されることができる。
前記フローティングユニットのそれぞれは、前記偶数行に相応するフローティング制御信号及び前記奇数行に相応するフローティング制御信号を論理和演算し、出力する論理和ゲート、及び前記接地電圧と前記相応するソースラインの間に結合し、前記論理和ゲートの出力に応答し、スイッチング動作を行うスイッチング素子を含むことができる。
前記メモリ装置は動作モードにしたがって、前記ソースラインに高電圧をそれぞれ印加するための複数のソースライン駆動ユニットをさらに含むことができる。前記ソースライン駆動ユニットのそれぞれは、前記相応するソースラインと前記接地電圧の間に結合し、ゲートに駆動信号が印加されるプルダウントランジスタ、及び前記高電圧と前記相応するソースラインの間に結合し、ゲートに前記駆動信号の反転信号が印加されるプルアップトランジスタを含むことができる。
前記フローティングユニットのそれぞれは、前記相応するソースラインと前記接地電圧の間で前記プルダウントランジスタと直列に結合したスイッチング素子を含むことができる。
前記プルアップトランジスタ及び前記プルダウントランジスタは相対的に高い耐電圧を有する高電圧トランジスタで具現され、前記スイッチング素子は相対的に低い耐電圧を有する低電圧トランジスタで具現されることができる。
一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結され、前記スイッチング素子は前記一つの行に相応するフローティング制御信号に応答し、ターンオンされる低電圧トランジスタで具現されることができる。
互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結され、前記フローティングユニットのそれぞれは前記一つの偶数行に相応するフローティング制御信号及び前記一つの奇数行に相応するフローティング制御信号を論理和演算し、出力する論理和ゲートをさらに含み、前記スイッチング素子は前記論理和ゲートの出力に応答し、ターンオンされる低電圧トランジスタで具現されることができる。
前記メモリセルのそれぞれは、前記相応するビットラインと前記相応するソースラインの間に結合し、コントロールゲートが前記相応するワードラインに結合されるフラッシュセルトランジスタを含むことができる。
前記メモリセルのそれぞれは、前記相応するビットラインと前記相応するソースラインの間に結合し、ゲートに前記相応するワードラインが結合するスイッチングトランジスタ、及び前記相応するビットラインと前記相応するソースラインの間で前記スイッチトランジスタと直列に結合し、コントロールゲートが相応するコントロールラインに結合されるフラッシュセルトランジスタを含むことができる。
前記読み出し動作時、前記すべてのメモリセルのコントロールラインには読み出し電圧が印加されて前記選択ワードラインには前記読み出し電圧より低いワードラインイネーブル電圧が印加されて前記選択されなかったワードラインには前記ワードラインイネーブル電圧より低いワードラインディスエーブル電圧が印加されることができる。
前記メモリセルのそれぞれは、前記相応するビットラインと前記相応するソースラインの間に結合し、ゲートに前記相応するワードラインが結合するスイッチングトランジスタ、及び前記相応するビットラインと前記相応するソースラインの間で前記スイッチングトランジスタと直列に結合した抵抗性素子を含むことができる。
前記メモリセルはピーラム（ＰＲＡＭ：ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セル、アールラム(ＲＲＡＭ（登録商標）：ｒｅｓｉｓｔａｎｃｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルまたはエムラム（ＭＲＡＭ：ｍａｇｎｅｔｏ‐ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルを含むことができる。
前記メモリセルは、エスティティ-エムラム（ＳＴＴ‐ＭＲＡＭ：Ｓｐｉｎ Ｔｏｒｑｕｅ Ｔｒａｎｓｆｅｒ Ｍａｇｎｅｔｏ‐Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)セルを含むことができる。
前記メモリ装置は少なくとも一つのプロセッサとともに一つのシステムオンチップに含まれて集積されるエンベデッド不揮発性メモリ装置でもよい。
前記一目的を達成するために、複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含み、前記メモリセルは行方向で伸張した複数のソースライン及び列方向で伸張した複数のビットラインの間にそれぞれ結合し、前記メモリセルは前記行方向で伸張した複数のワードラインにより、行単位において選択されるメモリセルアレイを含むメモリ装置の読み出し方法が提供される。
行アドレス信号に基づき、選択的に活性化する複数のデコード行アドレス信号を発生する。前記デコード行アドレス信号に基づき、前記ワードラインのうち、一つの選択ワードラインをイネーブルさせる。前記デコード行アドレス信号または、前記ワードラインの電圧をフローティング制御信号として受信する。読み出し動作時、前記フローティング制御信号に応答し、前記ソースラインのうち、前記選択ワードラインによって選択されるメモリセルに結合した一つの選択ソースラインを接地電圧に連結して前記選択ソースラインを除いた非選択ソースラインを前記接地電圧から遮断してフローティングさせる。
一つの行に相応するメモリセルごとに一つのソースラインをそれぞれ連結し、前記読み出し動作時、前記フローティング制御信号野原のうちの一つに応答し、前記一つのソースラインのフローティングを制御することができる。
互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインを共通に連結して、前記読み出し動作時、前記フローティング制御信号のうちの二つに応答し、前記一つのソースラインのフローティングを制御することができる。
前記読み出し方法は高電圧と前記接地電圧の間に結合した複数のソースライン駆動ユニットを利用し、動作モードにしたがい、前記ソースラインに前記高電圧をそれぞれ印加する段階をさらに含むことができる。前記読み出し動作時、前記フローティング制御信号に応答し、前記ソースライン駆動ユニットのそれぞれを前記接地電圧と連結するかまたは前記接地電圧から遮断することができる。
前記メモリ装置は、フラッシュメモリセル、ピーラム(ＰＲＡＭ：ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セル、アールラム(ＲＲＡＭ：ｒｅｓｉｓｔａｎｃｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルまたはエムラム(ＭＲＡＭ：ｍａｇｎｅｔｏ-ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルを含む不揮発性メモリ装置でもよい。
前記一目的を達成するために、複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含み、前記メモリセルは行方向で伸張した複数のソースライン及び列方向で伸張した複数のビットラインの間にそれぞれ結合し、前記メモリセルは前記行方向で伸張した複数のワードラインにより、行単位において選択されるメモリセルアレイを含むメモリ装置のソースラインフローティング回路が提供される。
前記ソースラインフローティング回路は行アドレス信号をデコーディングし、選択的に活性化する複数のデコード行アドレス信号または、前記ワードラインの電圧をフローティング制御信号として直接受信し、前記フローティング制御信号に応答し、前記接地電圧と前記ソースラインの電気的な連結をそれぞれ制御する複数のフローティングユニットを含む。
前記フローティングユニットのそれぞれは前記接地電圧と前記相応するソースラインの間に直接連結されることができる。
前記フローティングユニットのそれぞれは前記接地電圧と前記相応するソースラインを駆動するためのソースライン駆動ユニットの間に直接連結されることができる。
本発明の実施例に係るソースラインフローティング回路、それを含むメモリ装置及び読み出し方法は、選択ソースラインのみを接地電圧に連結して残りの非選択ソースラインをフローティングさせることにより、漏洩電流を減少し、読み出し動作の信頼性を向上させることができる。
また、本発明の実施例に係るソースラインフローティング回路、それを含むメモリ装置及び読み出し方法は、デコード行アドレス信号またはワードライン電圧を用いる。追加的なデコーディング過程を付加するということなく、ソースラインを選択的にフローティングさせることにより、読み出し速度を阻害せずに読み出し動作の信頼性を向上させることができる。
また、本発明の実施例に係るソースラインフローティング回路、それを含むメモリ装置及び読み出し方法は、ソースラインの選択的なフローティングのためのロジックの占有面積が小さくて、動作モードにしたがって、ソースラインに高電圧が印加される場合にも容易に適用されることができる。
また、本発明の実施例に係るソースラインフローティング回路、それを含むメモリ装置及び読み出し方法は、メモリセルのスイッチングトランジスタのゲートの長さを増加させずに漏洩電流を効率的に減少させることにより、メモリ装置の集積度を向上させることができる。
本発明の実施例に係るメモリ装置を示すブロック図。 本発明の一実施例に係るソースラインフローティング回路を含むメモリ装置を示す回路図。 本発明の他の実施例に係るソースラインフローティング回路を含むメモリ装置を示す回路図。 本発明の実施例に係るメモリ装置の読み出し方法を示すフローチャート。 図１のメモリセルアレイに含まれるフラッシュメモリセルの一例を示す図。 図１のメモリセルアレイに含まれるフラッシュメモリセルの一例を示す図。 本発明の実施例に係る漏洩電流減少の効果を説明するための図。 本発明の実施例に係る漏洩電流減少の効果を説明するための図。 図１のメモリセルアレイに含まれる抵抗性メモリセルの一例を示す図。 図９の抵抗性メモリセルに含まれる単極性抵抗性素子の一例を示す図。 図９の抵抗性メモリセルに含まれる両極性抵抗性素子の一例を示す図。 図１のメモリセルアレイに含まれるＳＴＴ-ＭＲＡＭセルの一例を示す立体図。 ＳＴＴ-ＭＲＡＭセルのデータ読み出し動作を説明するための図。 ＳＴＴ-ＭＲＡＭセルのデータ読み出し動作を説明するための図。 ＳＴＴ-ＭＲＡＭのＭＴＪ素子の実施例を示す図。 ＳＴＴ-ＭＲＡＭのＭＴＪ素子の実施例を示す図。 ＳＴＴ-ＭＲＡＭのＭＴＪ素子の実施例を示す図。 ＳＴＴ-ＭＲＡＭのＭＴＪ素子の実施例を示す図。 ＳＴＴ-ＭＲＡＭのＭＴＪ素子の実施例を示す図。 図１のメモリ装置に含まれるメモリセルアレイの一例を示す図。 図２０のメモリセルアレイに含まれるフラッシュメモリセルの一例を示す図。 図１のメモリ装置に含まれるメモリセルアレイの一例を示す図。 図２２のメモリセルアレイに含まれるメモリセルの例を示す図。 図２２のメモリセルアレイに含まれるメモリセルの例を示す図。 本発明の一実施例に係るソースラインフローティング回路を示す回路図。 本発明の一実施例に係るソースライン駆動回路及びソースラインフローティング回路を示す回路図。 図２６のソースライン駆動回路及びソースラインフローティング回路に含まれるソースライン駆動ユニット及びフローティングユニットの例を示す回路図。 図２６のソースライン駆動回路及びソースラインフローティング回路に含まれるソースライン駆動ユニット及びフローティングユニットの例を示す回路図。 ソースライン駆動回路に提供される駆動信号を発生する回路の一例を示す回路図。 図１のメモリ装置に含まれるメモリセルアレイの一例を示す図。 図３０のメモリセルアレイに含まれるフラッシュメモリセルの一例を示す図。 本発明の一実施例に係るメモリ装置の読み出し動作を説明するための図。 本発明の実施例に係るメモリ装置をモバイルシステムに応用した例を示すブロック図。 本発明の実施例に係るメモリ装置をコンピューティングシステムに応用した例を示すブロック図。 本発明の実施例に係るメモリ装置を電子機器に応用した例を示すブロック図。
本文に開示されている本発明の実施例に対して、特定の構造的ないし機能的説明は単に本発明の実施例を説明するための目的で例示されたもので、本発明の実施例は様々な形態で実施され、本文に説明された実施例に限定されると解釈してはならない。
本発明は様々な変更を加えることができて色々な形態を有することができるところ、特定実施例を図面に例示して本文に詳細に説明した。しかし、それは本発明を特定の開示形態に対して限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解しなければならない。
第１、第２等の用語は様々な構成要素を説明する際に使うことができるが、前記構成要素は前記用語によって限定されるものではない。前記用語は一つの構成要素を他の構成要素から区別する目的で使うことができる。例えば、本発明の権利範囲から離脱しない範囲で、第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
ある構成要素が異なる構成要素に「連結されて」あるとか「接続されて」あると言及された際には、その他の構成要素に直接的に連結されていたり、または接続することもできるが、その間に他の構成要素が存在することもできると理解すべきであろう。反面、ある構成要素が異なる構成要素に「直接連結されて」いるとか「直接接続されて」いると言及された際には、その間に他の構成要素が存在しないと理解すべきであろう。構成要素の関係を説明する他の表現、すなわち「乃至間に」と「すぐに乃至間に」または「乃至に隣り合わせる」と「乃至に直接隣り合う」等も同じように解釈されなければならない。
本出願において、使用した用語は単に特定の実施例を説明するために使われたもので、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本出願において、「含む」または「有する」等の用語は説示された特徴、数字、段階、動作、構成要素、部分品または、それらを組み合わせたものが存在することを指定しようとするものであって、一つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部分品または、それらを組み合わせたものなどの存在または、付加の可能性をあらかじめ排除しないことと理解されなければならない。
異なるように定義されない限り、技術的や科学的な用語を含んでここで使われるすべての用語は本発明が属する技術分野で通常の知識を持った者によって一般的に理解されるものと同じ意味である。一般的に使われる事前に定義されているような用語は関連技術の文脈上有する意味と一致する意味であると解釈されるべきで、本出願において、明白に定義しない限り、理想的や過度に形式的な意味と解釈されない。
以下、添付した図面を参照して、本発明の望ましい実施例をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対して重複した説明は省略する。
図１は本発明の実施例に係るメモリ装置を示すブロック図である。
図１を参照すれば、メモリ装置１０００はメモリセルアレイ１００、行選択回路(ＲＳＥＬ)２００、列選択回路ＣＳＥＬ３００、ソースラインフローティング回路(ＳＬＦ)４００及び電圧制御回路(ＶＣＯＮ)５００を含むことができる。
メモリセルアレイ１００は複数の行と複数の列のマトリックス形態で配列された複数のメモリセルＭＣを含む。メモリセルＭＣは行方向(Ｘ)に伸張した(ｅｘｔｅｎｄｅｄ)複数のソースラインＳＬ１乃至ＳＬｍ及び列方向(Ｙ)に伸張した複数のビットラインＢＬ１乃至ＢＬｎの間にそれぞれ結合する。メモリセルＭＣは行方向(Ｘ)に伸張した複数のワードラインＷＬ１乃至ＷＬｍにより、行単位で選択される。
行選択回路２００は行アドレス信号ＲＡＤＤに基づいて選択的に活性化する複数のデコード行アドレス信号を発生して、デコード行アドレス信号に基づき、ワードラインＷＬ１乃至ＷＬｍのうち、一つの選択ワードラインをイネーブルさせる。行選択回路２００は図２及び３を参照して説明するように行デコーダ、ワードラインドライバ回路などを含むことができる。
ソースラインフローティング回路４００は読み出し動作時、ソースラインＳＬ１乃至ＳＬｍのうちに選択ワードラインによって選択されるメモリセルに結合した一つの選択ソースラインを接地電圧に連結して選択ソースラインを除いた非選択ソースラインを接地電圧から遮断してフローティングさせる。ソースラインフローティング回路４００は読み出し動作時、アクセスされるメモリセルに結合される選択ソースラインのみを接地電圧に連結して残りの非選択ソースラインをフローティングさせることにより、漏洩電流を減少して読み出し動作の信頼性を向上させることができる。
列選択回路３００は列アドレス信号ＣＡＤＤに基づき、ビットラインＢＬ１乃至ＢＬｎのうち、一つを選択する。列選択回路３００はゲーティング回路、列デコーダなどを含むことができる。
図１は一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結される構造のメモリセルアレイ１００を図示しているが、本発明の実施例に係るソースラインの選択的なフローティングのための構成及び方法はこのような構造に限定されるものではない。例えば、本発明の実施例に係るソースラインフローティング回路は図２２に図示されたように互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結されるメモリセルアレイ１０２の構造にも適用することができる。
また、メモリセルは図２０及び３０に図示されたように行方向に伸張した複数のコントロールラインのそれぞれにさらに結合することもでき、図３２に図示されたように行方向で伸張した複数の消去ラインのそれぞれにさらに結合することもできる。
電圧制御回路５００はこのようなコントロールライン及び/または、消去ラインの動作モードに係る電圧を印加するための構成を含むことができる。特に電圧制御回路５００は図２６に図示されるようなソースライン駆動回路５１０及び図２９に図示されるような駆動信号発生回路５２０を含むことができる。
図２は本発明の一実施例に係るソースラインフローティング回路を含むメモリ装置を示す回路図である。
図２を参照すれば、メモリ装置１００１はワードライン駆動回路２１０、行デコーダ２２０、ソースラインフローティング回路４０１及びメモリセルアレイ１００を含むことができる。ワードライン駆動回路２１０及び行デコーダ２２０は図１の行選択回路２００に含ませることができる。図１の構成要素のうち、一部は図２にでは省略されていて、図１と重複する説明は省略する。
行デコーダ２２０は行アドレス信号ＲＡＤＤに基づいて選択的に活性化する複数のデコード（ｄｅｃｏｄｅｄ）行アドレス信号ＤＲＡ１、ＤＲＡ２、ＤＲＡｍを発生する。ワードライン駆動回路２１０はデコード行アドレス信号ＤＲＡ１、ＤＲＡ２、ＤＲＡｍに基づいてワードラインＷＬ１、ＷＬ２、ＷＬｍのうち、一つの選択ワードラインをイネーブルさせる。ワードライン駆動回路２１０は行アドレス信号ＤＲＡ１、ＤＲＡ２、ＤＲＡｍのそれぞれに応答し、相応するワードラインを駆動する複数の駆動ユニット２１１〜２１３を含むことができる。
ソースラインフローティング回路４０１はソースラインＳＬ１、ＳＬ２、ＳＬｍの個数に相応する複数のフローティングユニット４１１〜４１３を含むことができる。フローティングユニット４１１〜４１３はワードラインＷＬ１、ＷＬ２、ＷＬｍの電圧ＶＷＬ１、ＶＷＬ２、ＶＷＬｍをフローティング制御信号ＦＣ１、ＦＣ２、ＦＣｍとして直接受信し、フローティング制御信号ＦＣ１、ＦＣ２、ＦＣｍに応答し、接地電圧ＶＧＮＤとソースラインＳＬ１、ＳＬ２、ＳＬｍの電気的な連結をそれぞれ制御する。
図１及び２に図示されたように一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結される場合に、フローティングユニット４１１〜４１３のそれぞれは接地電圧ＶＧＮＤと相応するソースラインの間に結合されるスイッチング素子ＮＴを含むことができる。例えば、スイッチング素子ＮＴはエヌモスＮＭＯＳトランジスタで具現することができる。それぞれのスイッチング素子ＮＴは一つの行に相応するフローティング制御信号ＦＣ１、ＦＣ２、またはＦｍ３に応答し、スイッチング動作を行う。
例えば、行アドレス信号ＲＡＤＤが第２ワードラインＷＬ２に相応する場合、第２デコードアドレス信号ＤＲＡ２のみが論理ハイレバルで活性化し、残りのデコードアドレス信号ＤＲＡ１及びＤＲＡｍは論理ローレベルで非活性化される。ワードライン駆動回路２１０に含まれた駆動ユニット２１１〜２１３のうちに第２駆動ユニット２１２のみが活性化したデコードアドレス信号ＤＲＡ２に応答し、ワードラインイネーブル電圧(例えば、１．１Ｖ)を出力して残りの駆動ユニット２１１及び２１３はワードラインディスエーブル電圧(例えば、０Ｖ)を出力する。結果的に第２フローティングユニット４１２のスイッチング素子ＮＴのみがターンオンし、選択ワードラインＷＬ２に相応する第２ソースラインＳＬ２のみが接地電圧ＶＧＮＤに連結され、残りのソースラインＳＬ１及びＳＬｍは接地電圧ＶＧＮＤから遮断されてフローティングする。
図３は本発明の他の実施例に係るソースラインフローティング回路を含むメモリ装置を示す回路図である。
図３を参照すれば、メモリ装置１００２はワードライン駆動回路２１０、行デコーダ２２０、ソースラインフローティング回路４０２及びメモリセルアレイ１００を含むことができる。図３のメモリ装置１００２はソースラインフローティング回路４０２を除き、図２のメモリ装置１００１と類似しているので重複する説明は省略する。
ソースラインフローティング回路４０１はソースラインＳＬ１、ＳＬ２、ＳＬｍの個数に相応する複数のフローティングユニット４１１〜４１３を含むことができる。フローティングユニット４１１〜４１３はデコード行アドレス信号ＤＲＡ１、ＤＲＡ２、ＤＲＡｍをフローティング制御信号ＦＣ１、ＦＣ２、ＦＣｍとして直接受信し、フローティング制御信号ＦＣ１、ＦＣ２、ＦＣｍに応答し、接地電圧ＶＧＮＤとソースラインＳＬ１、ＳＬ２、ＳＬｍの電気的な連結をそれぞれ制御する。
図１及び３に図示されたように一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結される場合に、フローティングユニット４１１〜４１３のそれぞれは接地電圧ＶＧＮＤと相応するソースラインの間に結合されるスイッチング素子ＮＴを含むことができる。例えば、スイッチング素子ＮＴはエヌモスＮＭＯＳトランジスタで具現することができる。それぞれのスイッチング素子ＮＴは一つの行に相応するフローティング制御信号ＦＣ１、ＦＣ２、またはＦＣｍに応答し、スイッチング動作を行う。
例えば、行アドレス信号ＲＡＤＤが第２ワードラインＷＬ２に相応する場合、第２デコードアドレス信号ＤＲＡ２のみが論理ハイレバルで活性化して、残りのデコードアドレス信号ＤＲＡ１及びＤＲＡｍは論理ローレベルで非活性化される。結果的に第２フローティングユニット４１２のスイッチング素子ＮＴのみがターンオンし、選択ワードラインＷＬ２に相応する第２ソースラインＳＬ２のみが接地電圧ＶＧＮＤに連結され、残りのソースラインＳＬ１及びＳＬｍは接地電圧ＶＧＮＤから遮断されてフローティングなる。
図２及び３を参照して説明したように、本発明の実施例に係るソースラインフローティング回路４０１及び４０２はデコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍまたはワードラインＷＬ１乃至ＷＬｍの電圧ＶＷＬ１乃至ＶＷＬｍをフローティング制御信号ＦＣ１乃至ＦＣｍとして直接受信し、フローティング制御信号ＦＣ１乃至ＦＣｍに応答し、接地電圧ＶＧＮＤとソースラインＳＬ１乃至ＳＬｍの電気的な連結をそれぞれ制御する。したがって漏洩電流を減少させて読み出し動作の信頼性を向上させることができる。
デコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍの発生及びそれに基づいたワードライン電圧ＶＷＬ１乃至ＶＷＬｍの印加過程は読み出し動作時、求められる必須の過程に該当する。したがって、ソースラインフローティング回路４０１及び４０２は追加的なデコーディング過程を付加することなく、ソースラインを選択的にフローティングさせることにより、読み出し速度を阻害せずに読み出し動作の信頼性を向上させることができる。
図４は本発明の実施例に係るメモリ装置の読み出し方法を示すフローチャートである。
図１ないし４を参照すれば、行選択回路２００の行デコーダ２２０は行アドレス信号ＲＡＤＤに基づいてデコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍを発生する（段階Ｓ１００）。デコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍの個数はワードラインＷＬ１乃至ＷＬｍの個数に相応でき、デコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍのうちに行アドレス信号ＲＡＤＤに相応する一つのみが第１論理レベル(例えば、論理ハイレバル)で活性化し残りは第２論理レベル(例えば、論理ローレベル)で非活性化することができる。
ワードライン駆動回路２１０はデコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍに基づいてワードラインＷＬ１乃至ＷＬｍのうち、一つの選択ワードラインをイネーブルさせる(段階Ｓ２００)。ワードライン駆動回路２１０はデコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍのそれぞれに応答し、ワードラインＷＬ１乃至ＷＬｍのそれぞれを駆動するための複数の駆動ユニット２１１〜２１３を含むことができる。活性化したデコード行アドレス信号に相応する一つの選択ワードラインにはワードラインイネーブル電圧(例えば、１．１Ｖ)が印加され,
残りの非選択ワードラインにはワードラインディスエーブル電圧(例えば、０Ｖ)が印加される。
本発明の実施例に係るソースラインフローティング回路４００はデコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍまたはワードラインＷＬ１乃至ＷＬｍの電圧ＶＷＬ１乃至ＶＷＬｍをフローティング制御信号ＦＣ１乃至ＦＣｍとして受信する(段階Ｓ３００)。図２の実施例と同じように、ソースラインフローティング回路４０１はワードライン電圧ＶＷＬ１乃至ＶＷＬｍをフローティング制御信号ＦＣ１乃至ＦＣｍとして受信することもでき、図３の実施例と同じように、ソースラインフローティング回路４０２はデコード行アドレス信号ＤＲＡ１乃至ＤＲＡｍをフローティング制御信号ＦＣ１乃至ＦＣｍとして受信することもできる。
フローティング制御回路４００は読み出し動作時、フローティング制御信号ＦＣ１乃至ＦＣｍに応答し、一つの選択ソースラインを接地電圧ＶＧＮＤに連結して非選択ソースラインをフローティングさせる(段階Ｓ４００)。例えば、接地電圧ＶＧＮＤは０Ｖである場合もあり、あらかじめ決まった一定の電圧レベルになることもある。
このように、非選択ソースラインをフローティングさせることにより、非選択ソースラインに結合した非選択メモリセルを通じて流れる漏洩電流を減少することができる。
図５及び６は図１のメモリセルアレイに含まれるフラッシュメモリセルの一例を示す図である。
図１のメモリセルアレイ１００に含まれるメモリセルのそれぞれは図５及び６に図示されたようなフラッシュメモリセル６０１でもよい。フラッシュメモリセル６０１は相応するビットラインＢＬｊと相応するソースラインＳＬｉの間に結合しコントロールゲートＣＧが相応するワードラインＷＬｉに結合されるフラッシュセルトランジスタＦＣＴを含むことができる。図５はフラッシュセルトランジスタＦＣＴの構造の一例を示す断面図で、図６はフラッシュセルトランジスタＦＣＴの等価回路図である。
フラッシュセルトランジスタＦＣＴを形成するために、基板の上部にソースＳとドレインＤが形成され、ソースＳとドレインＤの間の基板の上にフローティングゲート(ＦＧ：ｆｌｏａｔｉｎｇ ｇａｔｅ)とコントロールゲート(ＣＧ：ｃｏｎｔｒｏｌ ｇａｔｅ)が積層される。コントロールゲートＣＧと浮遊ゲートＦＧの間にはＯＮＯ(ｏｘｉｄｅ/ｎｉｔｒｉｄｅ/ｏｘｉｄｅ)膜と同じ誘電層が介在して浮遊ゲートＦＧと基板表面の間にはトンネリング酸化膜が介在する。ソースＳ、コントロールゲートＣＧ及びドレインＤはビアｖｉａのような垂直コンタクトをＶＣ１〜ＶＣ３を通じて上部の金属層に形成されるソースラインＳＬｉ、ワードラインＷＬｉ及びビットラインＢＬｉにそれぞれ電気的に連結する。列方向に伸張するビットラインＢＬｉは行方向に伸張するソースラインＳＬｉ及びワードラインＷＬｉとそれぞれ異なる層に形成される。ソースラインＳＬｉ、ワードラインＷＬｉ及びビットラインＢＬｉの電圧を制御してフラッシュメモリセル６０１の読み出し動作、記入動作及び消去動作などを実行することができる。
図７及び８は本発明の実施例に係る漏洩電流減少の効果を説明するための図である。
図７及び８を参照すれば、読み出し動作時、先にビットラインＢＬｊが一定の自由電荷電圧Ｖｐｒｅでフリーチャージされる。ページオープン動作の場合には複数のビットラインに対する読み出し動作を同時に実行することもできる。選択ワードラインＷＬ２には読み出し電圧(Ｖｒｅａｄ)が印加されて非選択ワードラインＷＬ１、ＷＬ３、ＷＬｍにはオフ電圧Ｖｏｆｆが印加される。読み出し電圧Ｖｒｅａｄはフラッシュメモリセルがしきい電圧が相対的に低いオンセルである場合にはターンオンし、しきい電圧が相対的に高いオフセルである場合にはターンオフされる電圧レベルを有し、オフ電圧Ｖｏｆｆはオンセルまたは、オフセルの可否に関係なくターンオフされる電圧レベルを有する。
非選択ワードラインＷＬ１、ＷＬ３、ＷＬｍにオフ電圧Ｖｏｆｆが印加されてもメモリセルを通じて漏洩電流Ｉｋが流れる。一つのビットラインには多数のメモリセルが結合し、それぞれの漏洩電流Ｉｋは数ｎＡ程度で小さくてもビットラインに流れる漏洩電流の合計は数ｕＡまで増加することがある。このような漏洩電流は動作温度が高まるほど増加して高温ではオンセルまたは、オフセルの有無の検出、すなわちデータ判読の信頼性が低下する。
図８には読み出し対象に選択されたメモリセルがオンセルである場合Ｃｏｎ、選択されたメモリセルがオフセルである場合に対しすべてのソースラインＳＬ１、ＳＬ２、ＳＬ３、ＳＬｍを接地電圧に連結する場合Ｃｏff１及び本発明の実施例により選択ソースラインＳＬ２のみを接地電圧ＶＧＮＤに連結して残りのソースラインＳＬ１、ＳＬ３、ＳＬｍはフローティングさせる場合に対しディベロップされるビットライン電圧が図示されている。図８に図示されたように、ソースラインを選択的にフローティングさせることにより、漏洩電流を減少して従来のセンシングマージンＳＭ１より増加したセンシングマージンＳＭ２を確保することができる。
図９は図１のメモリセルアレイに含まれる抵抗性メモリセルの一例を示す図である。
図９は図１のメモリセルアレイに含まれる抵抗性メモリセルの一例を示す図である。
図９を参照すれば、抵抗性メモリセル６０２はスイッチングトランジスタＳＴ及び抵抗性素子ＲＥを含むことができる。スイッチングトランジスタＳＴを相応するビットラインＢＬｊと相応するソースラインＳＬｉとの間に結合し、ゲートに相応するワードラインＷＬｉを結合する。抵抗性素子ＲＥは相応するビットラインＢＬｊと相応するソースラインＳＬｉとの間でスイッチングトランジスタＳＴと直列に結合される。
抵抗性メモリセル６０２はソースラインＳＬｉとビットラインＢＬｊとの間の電圧によって抵抗性素子ＲＥの抵抗分布を制御する。図９に図示された抵抗性メモリセル６０２は抵抗性素子ＲＥが単極性である場合だけでなく両極性である場合にも利用することができる構造を有する。
抵抗性素子ＲＥが単極性である場合、印加される電圧または、電流の大きさによって抵抗値が可変するが、両極性である場合には電圧または、電流の大きさ及び方向によって抵抗値を可変させることができる。図９に図示された抵抗性メモリセルは、ソースラインＳＬｉとビットラインＢＬｊとの間に一定の電圧を印加して、抵抗性素子ＲＥ２の両端にかかる電圧の大きさを調節するか、または抵抗性素子ＲＥ２を通じて流れる電流の大きさを調節して記入動作を実行することもできる。読み出し動作は図７及び８を参照して説明したように、自由電荷及びディベロップ過程を通じて実行することができる。
図１０は図９の抵抗性メモリセルに含まれる単極性抵抗性素子の一例を示す図である。
図１０を参照すれば、抵抗性素子ＲＥ１は上部電極Ｅ１、下部電極Ｅ２及び上部電極Ｅ１と下部電極Ｅ２との間に抵抗性物質を含む。電極Ｅ１及びＥ２にはタンタルＴａまたは、白金Ｐｔ等を使うことができる。抵抗性物質はコバルト酸化物などの遷移金属酸化物(ＶＲ)またはＧｅｘＳｂｙＴｅｚなどの相変化物質(ｐｈａｓｅ ｃｈａｎｇｅ ｍａｔｅｒｉａｌ)ＧＳＴを含むことができる。相変化物質ＧＳＴは温度及び加熱時間により結晶質状態(ＡＭ０ＲＰＨ０ＵＳ ＳＴＡＴＥ)または、アモルファス状態(ＣＲＹＳＴＡＬＬＩＮＥ ＳＴＡＴＥ)となって抵抗値が変化する。
一般的に相変化物質を用いるＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、遷移金属酸化物などの可変抵抗特性を有する物質を用いたＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)と強磁性物質を用いたＭＲＡＭ（Ｍａｇｎｅｔｏ‐ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)を区分するけれども、それらをあわせて抵抗性メモリ（Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ)と称することができる。本発明の実施例に係るソースラインの選択的フローティングを用いたデータ読み出し方法はＰＲＡＭ、ＲＲＡＭ、ＭＲＡＭを含む様々な抵抗性メモリ装置に適用することができる。
図１１は図９の抵抗性メモリセルに含まれる両極性抵抗性素子の一例を示す図である。
図１１を参照すれば、抵抗性素子ＲＥ２は上部電極Ｅ１、下部電極Ｅ２及び上部電極Ｅ１と下部電極Ｅ２との間にナノミク(ＮＯＭ;ｎｏｎ-ｏｈｍｉｃ)物質及び抵抗性物質ＲＭを含む。この場合には上部電極Ｅ１と下部電極Ｅ２に互いに反対方向の電圧を印加することにより、すなわち印加電圧の極性にしたがって、メモリセルのオン状態または、オフ状態を実現することができる。
図１２は図１のメモリセルアレイに含まれるＳＴＴ-ＭＲＡＭセルの一例を示す立体図である。
図１２を参照すれば、ＳＴＴ-ＭＲＡＭセルはＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子及びスイッチングトランジスタＳＴを含むことができる。スイッチングトランジスタＳＴのゲートは相応するワードラインＷＬｉに連結され、スイッチングトランジスタＳＴの一電極はＭＴＪ素子を通じて相応するビットラインＢＬｊに連結される。また、スイッチングトランジスタＳＴの他の電極は相応するソースラインＳＬｉに連結される。
ＭＴＪ素子は固定層１３（Ｐｉｎｎｅｄ ｌａｙｅｒ)と自由層１１（ｆｒｅｅ ｌａｙｅｒ)及びそれらの間にトンネル層１２（Ｂａｒｒｉｅｒ ｌａｙｅｒ)を含むことができる。固定層１３の磁化方向は固定されていて、自由層１１の磁化方向は条件により固定層１３の磁化方向と同方向だったり逆方向になることができる。固定層１３の磁化方向を固定させるために、例えば、反強磁性層(ａｎｔｉ-ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ、未図示)をさらに備えることができる。
ＳＴＴ-ＭＲＡＭのライト動作のためには、ワードラインＷＬｉにロジックハイの電圧を与えてスイッチングトランジスタＳＴをターンオンさせ、ビットラインＢＬｊとソースラインＳＬｉの間にライト電流を印加する。
ＳＴＴ-ＭＲＡＭのリード動作のためには、ワードラインＷＬｉにロジックハイの電圧を印加してスイッチングトランジスタＳＴをターンオンさせ、ビットラインＢＬｊからソースラインＳＬｉ方向でリード電流を印加して、測定される抵抗値によりＭＴＪ素子に保存されたデータを判別することができる。
図１３及び１４はＳＴＴ-ＭＲＡＭセルのデータ読み出し動作を説明するための図である。
ＭＴＪ素子の抵抗値は自由層１１の磁化方向により変わる。ＭＴＪ素子にリード電流Ｉ（Ａ）を印加すれば、ＭＴＪ素子の抵抗値に係るデータ電圧または、電流が出力される。リード電流Ｉ（Ａ）の強さはライト電流の強さより非常に小さいので、リード電流Ｉ（Ａ）により自由層１１の磁化方向が変化することはない。
図１３を参照すれば、ＭＴＪ素子で自由層１１の磁化方向と固定層１３の磁化方向が平行(ｐａｒａｌｌｅｌ)するように配置される。この際、ＭＴＪ素子は相対的に低い抵抗値を有する。この場合、リード電流Ｉ（Ａ）の印加によってデータ０’を読み出すことができる。
図１４を参照すれば、ＭＴＪ素子は自由層１１の磁化方向が固定層１３の磁化方向と反平行（ａｎｔｉ‐ｐａｒａｌｌｅｌ）に配置される。この際、ＭＴＪ素子は相対的に高い抵抗値を有する。この場合、リード電流Ｉ（Ａ）の印加によりデータ１’を読み出すことができる。
このような読み出し動作時、上述したように、非選択ワードラインに結合したメモリセルの漏洩電流によってデータ読み出しの信頼性が低下する。本発明の実施例に係るソースラインの選択的なフローティングを通じ、漏洩電流を減少させて読み出し動作の信頼性を向上させることができる。
図１５ないし１９はＳＴＴ-ＭＲＡＭのＭＴＪ素子の実施例を示す図である。
図１５及び１６に図示された磁化方向が水平であるＭＴＪ素子２０及び３０は電流の移動方向と磁化容易軸（ｅａｓｙ ａｘｉｓ)とが実質的に直交した場合である。
図１５を参照すれば、ＭＴＪ素子２０は自由層２１、トンネル層２２、固定層２３及び反強磁性層２４を含むことができる。
自由層２１(Ｆｒｅｅ ｌａｙｅｒ)は変化可能な磁化方向を有する物質を含むことができる。自由層２１の磁化方向はメモリセルの外部及び/または、内部で提供される電気的/磁気的要因によって変更されうる。自由層２１はコバルトＣｏ、鉄Ｆｅ及びニッケルＮｉのうち、少なくとも一つを含む強磁性物質を含むことができる。例えば、自由層２１はＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡs、ＭｎＢｉ、ＭｎＳb、ＣｒＯ２、Ｍｎ０Ｆｅ２０３、Ｆｅ０Ｆｅ２０３、ＮｉＯＦｅ２０３、ＣｕＯＦｅ２０３、ＭｇＯＦｅ２０３、Ｅｕ０及びＹ３Ｆｅ５０１２のうち、選択された少なくとも一つを含むことができる。
トンネル層２２はスピン拡散の長さ(Ｓｐｉｎ Ｄｉｆｆｕｓｉｏｎ Ｄｉｓｔａｎｃｅ)より薄い厚さを有することができる。トンネル層２２は非磁性物質を含むことができる。一例でトンネル層２２はマグネシウム(Ｍｇ)、チタニウムＴｉ、アルミニウムＡｌ、マグネシウム‐亜鉛（ＭｇＺｎ）及びマグネシウム-ホウ素(ＭｇＢ)の酸化物、そして、チタニウムＴｉ及びバナジウム(Ｖ)の窒化物のうち、選択された少なくとも一つを含むことができる。
固定層２３(ｐｉｎｎｅｄ ｌａｙｅｒ)は反強磁性層２４により固定された磁化方向を有することができる。また、固定層２３は強磁性物質(ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ)を含むことができる。例えば、固定層２３はＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡs、ＭｎＢｉ、ＭｎＳb、Ｃｒ０２、Ｍｎ０Ｆｅ２０３、Ｆｅ０Ｆｅ２０３、Ｎｉ０Ｆｅ２０３、Ｃｕ０Ｆｅ２０３、Ｍｇ０Ｆｅ２０３、Ｅｕ０及びＹ３Ｆｅ５０１２のうち、選択された少なくとも一つを含むことができる。
反強磁性層２４(ｐｉｎｎｉｎｇ ｌａｙｅｒ)は反強磁性物質(ａｎｔｉ-Ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ)を含むことができる。例えば、反強磁性層２４はＰｔＭｎ、IｒＭｎ、Ｍｎ０、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣl２、Ｆｅ０、ＣｏＣl２、Ｃｏ０、ＮｉＣl２、Ｎｉ０及びＣｒで選択された少なくとも一つを含むことができる。
ＭＴＪ素子の自由層と固定層はそれぞれ強磁性体で形成されるので強磁性体のエッジ(ｅｄｇｅ)には漂流磁場(ｓｔｒａｙ ｆｉｅｌｄ)が発生する可能性がある。漂流磁場は磁気抵抗を低くなるようにするか、または自由層の抵抗磁力を増加させられるし、スイッチング特性に影響を及ぼして非対称的なスイッチングを形成する。したがって、ＭＴＪ素子内の強磁性体で発生する漂流磁場を減少させたり制御させる構造が必要である。
図１６を参照すれば、ＭＴＪ素子３０の固定層３３は合成反強磁性体ＳＡＦ(Ｓｙｎｔｈｅｔｉｃ Ａｎｔｉ Ｆｅｒｒｏｍａｇｎｅｔｉｃ)で具現することができる。固定層３３は第１強磁性層３３_１、結合層３３_２、第２強磁性層３３_３を含む。第１及び第２強磁性層はそれぞれＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡs、ＭｎＢｉ、ＭｎＳb、Ｃｒ０２、Ｍｎ０Ｆｅ２０３、Ｆｅ０Ｆｅ２０３、Ｎｉ０Ｆｅ２０３、Ｃｕ０Ｆｅ２０３、Ｍｇ０Ｆｅ２０３、Ｅｕ０及びＹ３Ｆｅ５０１２のうち選択された少なくとも一つを含むことができる。この際、第１強磁性層３３_１の磁化方向と第２強磁性層３３_３の磁化方向はそれぞれ異なる方向を有し、それぞれの磁化方向は固定される。結合層３３_２はルテニウムＲｕを含むことができる。
図１７の磁化方向が垂直であるＭＴＪ素子４０は電流の移動方向と磁化容易軸(ｅａｓｙ ａｘｉｓ)が実質的に平行する。
図１７を参照すれば、ＭＴＪ素子４０は自由層４１、固定層４３及びトンネル層４２を含む。
自由層４１の磁化方向と固定層４３の磁化方向が平行（Ｐａｒａｌｌｅｌ）すると、抵抗値が小さくなって、自由層４１の磁化方向と固定層４３の磁化方向が反平行(Ａｎｔｉ-Ｐａｒａｌｌｅｌ)すると、抵抗値が大きくなる。前記抵抗値によりデータを保存することができる。
磁化方向が垂直であるＭＴＪ素子４０を具現するために自由層４１と固定層４３は磁気異方性エネルギが大きい物質で構成することが望ましい。磁気異方性エネルギが大きい物質には、非晶質界希土類元素合金、(Ｃｏ/Ｐｔ)ｎでも(Ｆｅ/Ｐｔ)ｎと同じ多層薄膜、そしてＬ１０結晶構造の規則格子物質がある。例えば、自由層４１は規則合金（ｏｒｄｅｒｅｄ ａｌｌｏｙ)でもよく、鉄Ｆｅ、コバルトＣｏ、ニッケルＮｉ、パラジウムＰａ、及び白金Ｐｔのうち、少なくともいずれか一つを含むことができる。例えば自由層４１はＦｅ-Ｐｔ合金、Ｆｅ-Ｐｄ合金、Ｃｏ-Ｐｄ合金、Ｃｏ-Ｐｔ合金、Ｆｅ-Ｎｉ-Ｐｔ合金、Ｃｏ-Ｆｅ-Ｐｔ合金、及びＣｏ-Ｎｉ-Ｐｔ合金のうち、少なくともいずれか一つを含むことができる。前記合金は、例えば、化学定量的な表現で、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、またはＣｏ３０Ｎｉ２０Ｐｔ５０のことである。
固定層４３は規則合金（ｏｒｄｅｒｅｄ ａｌｌｏｙ)でもよく、鉄Ｆｅ、コバルトＣｏ、ニッケルＮｉ、パラジウムＰａ、及び白金Ｐｔのうち、少なくともいずれか一つを含むことができる。例えば固定層４３はＦｅ-Ｐｔ合金、Ｆｅ-Ｐｄ合金、Ｃｏ-Ｐｄ合金、Ｃｏ-Ｐｔ合金、Ｆｅ-Ｎｉ-Ｐｔ合金、Ｃｏ-Ｆｅ-Ｐｔ合金、及びＣｏ-Ｎｉ-Ｐｔ合金のうち、少なくともいずれか一つを含むことができる。前記合金は、例えば化学定量的な表現で、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、またはＣｏ３０Ｎｉ２０Ｐｔ５０のことである。
図１８及び１９に図示されたデュアルＭＴＪ素子５０及び６０は自由層を基準として両端にトンネル層と固定層がそれぞれ配置される構造を有する。
図１８を参照すれば、水平磁気を形成するデュアルＭＴＪ素子５０は第１固定層５１、第１トンネル層５２、自由層５３、第２トンネル層５４及び第２固定層５５を含むことができる。それぞれを構成する物質は上述した自由層２１、トンネル層２２及び固定層２３と同一または類似させることができる。
この際、第１固定層５１の磁化方向と第２固定層５５の磁化方向が反対方向で固定されれば、実質的に第１及び第２固定層による磁気力が相殺される効果を有する。したがって、デュアルＭＴＪ素子５０は一般ＭＴＪ素子よりさらに少ない電流を利用し、ライト動作を行うことができる。また、第２トンネル層５４によりデュアルＭＴＪ素子５０は読み出し動作時、にさらに高い抵抗を提供するので、明確なリードデータ値を得ることができる。
図１９を参照すれば、垂直磁気を形成するデュアルＭＴＪ素子６０は第１固定層６１、第１トンネル層６２、自由層６３、第２トンネル層６４及び第２固定層６５を含む。それぞれを構成する物質は上述した自由層４１、トンネル層４２及び固定層４３とそれぞれ同一または類似させることができる。
この際、第１固定層６１の磁化方向と第２固定層６５の磁化方向が反対方向で固定されれば、実質的に第１及び第２固定層による磁気力が相殺される効果を有する。したがって、デュアルＭＴＪ素子６０は一般ＭＴＪ素子よりさらに少ない電流を利用してライト動作ができる。
図２０は図１のメモリ装置に含まれるメモリセルアレイの一例を示す図面で、図２１は図２０のメモリセルアレイに含まれるフラッシュメモリセルの一例を示す図である。
図１のメモリセルアレイ１００と同じように図２０のメモリセルアレイ１０１は一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結される構造を有する。図２０を参照すれば、メモリセルアレイ１０１は複数の行と複数の列のマトリックス形態で配列された複数のメモリセルＭＣを含む。メモリセルＭＣは行方向(Ｘ)に伸張した(ｅｘｔｅｎｄｅｄ)複数のソースラインＳＬ１乃至ＳＬｍ及び列方向(Ｙ)に伸張した複数のビットラインＢＬ１乃至ＢＬｎの間にそれぞれ結合される。メモリセルＭＣは行方向(Ｘ)に伸張した複数のワードラインＷＬ１乃至ＷＬｍにより、行単位で選択される。また、メモリセルＭＣは行方向(Ｘ)に伸張した複数のコントロールラインＣＬ１乃至ＣＬｍに結合される。
図２１を参照すれば、メモリセル６０３はスイッチングトランジスタＳＴ及びフラッシュセルトランジスタＦＣＴを含むことができる。スイッチングトランジスタＳＴは相応するビットラインＢＬｊと相応するソースラインＳＬｉの間に結合し、ゲートに相応するワードラインＷＬｉが結合する。フラッシュセルトランジスタＦＣＴは相応するビットラインＢＬｊと相応するソースラインＳＬｉの間でスイッチトランジスタＳＴと直列に結合し、コントロールゲートが相応するコントロールラインＣＬｉに結合される。メモリセル６０３の読み出し、消去及び記入動作はための高電圧はコントロールラインＣＬｉを通じてコントロールゲートに印加される。スイッチングトランジスタＳＴを低電圧トランジスタで具現し、相対的に低い電圧をワードラインＷＬｉに印加することにより、メモリセル６０３の選択に所要する時間を減少してメモリ装置の性能を向上させることができる。
一般的に漏洩電流の減少のためにスイッチングトランジスタＳＴのゲートの長さを増加させる方法を利用することができる。しかし、このような方法は多くの個数のメモリセルが集積される場合、メモリセルアレイのサイズを顕著に増加させる。 したがって、本発明の実施例に係るソースラインの選択的なフローティングを通じて読み出し動作の信頼性を確保しながらもメモリ装置の集積度を増加させることができる。
図２２は図１のメモリ装置に含まれるメモリセルアレイの一例を示す図面で、図２３及び２４は図２２のメモリセルアレイに含まれるフラッシュメモリセルの例を示す図である。
一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結される構造を有する図１及び２０のメモリセルアレイ１００及び１０１とは異なるように、図２２のメモリセルアレイ１０２は互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結される構造を有する。
図２２を参照すれば、メモリセルアレイ１０２は複数の行と複数の列のマトリックス形態で配列された複数のメモリセルＭＣを含む。メモリセルＭＣは行方向(Ｘ)に伸張した(ｅｘｔｅｎｄｅｄ)複数のソースラインＳＬ１乃至ＳＬｍ及び列方向(Ｙ)に伸張した複数のビットラインＢＬ１乃至ＢＬｎの間にそれぞれ結合される。メモリセルＭＣは行方向(Ｘ)に伸張した複数のワードラインＷＬ１乃至ＷＬ２ｍにより、行単位において選択される。
図２３を参照すれば、奇数行に相応する第１メモリセル６０４と隣接した偶数行に相応する第２メモリセル６０５は一つのソースラインＳＬｉに共通に連結される。第１メモリセル６０４と第２メモリセル６０５はそれぞれのフラッシュセルトランジスタＦＣＴを含む。フラッシュセルトランジスタＦＣＴはそれぞれ相応するビットラインＢＬｊと相応するソースラインＳＬｉとの間に結合し、コントロールゲートがそれぞれ相応するワードラインＷＬ２ｉ-１及びＷＬ２ｉに結合される。
図２４を参照すれば、奇数行に相応する第１メモリセル６０６と隣接した偶数行に相応する第２メモリセル６０７は一つのソースラインＳＬｉに共通に連結される。第１メモリセル６０６及び第２メモリセル６０７のそれぞれはスイッチングトランジスタＳＴ及び抵抗性素子ＲＥを含む。スイッチングトランジスタＳＴはそれぞれ相応するビットラインＢＬｊと相応するソースラインＳＬｉとの間に結合し、ゲートに相応するワードラインＷＬ２ｉ-１及びＷＬ２ｉがそれぞれ結合する。抵抗性素子ＲＥは相応するビットラインＢＬｊと相応するソースラインＳＬｉとの間でそれぞれのスイッチングトランジスタＳＴに直列に結合される。
このように、二つの行に相応するメモリセルを一つのソースラインに共通に連結することにより、メモリセルアレイの動作を制御するための周辺回路のサイズを減少させてメモリ装置の集積度を向上させることができる。
図２５は本発明の一実施例に係るソースラインフローティング回路を示す回路図である。
図２５のソースラインフローティング回路４０３は図２２に図示されたような互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結される構造を有するメモリセルアレイ１０２に適用することができる。
図２５を参照すれば、ソースラインフローティング回路４０３はソースラインＳＬ１、ＳＬ２、ＳＬｍの個数に相応する複数のフローティングユニット４２１〜４２３を含むことができる。図２及び３を参照して上述したように、フローティングユニット４２１〜４２３はデコード行アドレス信号ＤＲＡ１、ＤＲＡ２、ＤＲＡ３、ＤＲＡ４、ＤＲＡ２ｍ-１、ＤＲＡ２ｍまたはワードライン電圧ＶＷＬ１、ＶＷＬ２、ＶＷＬ３、ＶＷＬ４、ＶＷＬ２ｍ-１、ＶＷＬ２ｍをフローティング制御信号ＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４、ＦＣ２ｍ-１、ＦＣ２ｍとして直接受信して、フローティング制御信号ＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４、ＦＣ２ｍ-１、ＦＣ２ｍに応答し、接地電圧ＶＧＮＤとソースラインＳＬ１、ＳＬ２、ＳＬｍの電気的な連結をそれぞれ制御する。
フローティングユニット４２１〜４２３のそれぞれは論理和ゲートＬＧ及びスイッチング素子ＮＴを含むことができる。論理和ゲートＬＧは奇数行に相応するフローティング制御信号ＦＣ２ｉ-１、ｉ＝１、２、・・・、ｍ及び偶数行に相応するフローティング制御信号ＦＣ２ｉを論理和演算し、出力する。スイッチング素子ＮＴは接地電圧ＶＧＮＤと相応するソースラインＳＬｉとの間に結合し、論理和ゲートＬＧの出力に応答し、スイッチング動作を行う。結果的に一つのソースラインＳＬｉに相応する奇数ワードラインＷＬ２ｉ-１及び偶数ワードラインＷＬ２ｉのうち、一つが選択される場合、スイッチング素子がＮＴがターンオンされ、該当ソースラインＳＬｉのみが接地電圧ＶＧＮＤに連結されて残りのソースラインはフローティングできる。
図２６は本発明の一実施例に係るソースライン駆動回路及びソースラインフローティング回路を示す回路図である。
メモリ装置はソースライン駆動回路５１０をさらに含むことができて、ソースライン駆動回路５１０は図１の電圧制御回路５００に含まれることができる。ソースライン駆動回路５１０は動作モードにしたがって、ソースラインＳＬ１、ＳＬ２、ＳＬｍに高電圧ＶＳＬをそれぞれ印加するための複数のソースライン駆動ユニット５１１〜５１３を含むことができる。ソースラインフローティング回路４０４はソースラインＳＬ１、ＳＬ２、ＳＬｍのフローティングをそれぞれ制御するための複数のフローティングユニットＦＵ４４１〜４４３を含むことができる。図２６に図示されたように、フローティングユニット４４１〜４４３はソースライン駆動ユニット５１１〜５１３と接地電圧ＶＧＮＤの間にそれぞれ結合することができる。フローティングユニット４４１〜４４３は図２、３及び２５を参照して説明したような構成を有する。
図２７及び２８は図２６のソースライン駆動回路及びソースラインフローティング回路に含まれるソースライン駆動ユニット及びフローティングユニットの例を示す回路図である。
図２７を参照すれば、それぞれのソースライン駆動ユニット５１４はプルアップトランジスタＮＵ及びプルダウントランジスタＮＤを含むことができる。プルダウントランジスタＮＤは相応するソースラインＳＬｉと接地電圧ＶＧＮＤとの間に結合し、ゲートに駆動信号ＸＧが印加される。プルアップトランジスタＮＵは高電圧ＶＳＬと相応するソースラインＳＬｉとの間に結合し、ゲートに駆動信号ＸＧの反転信号ＸＧＢが印加される。
それぞれのフローティングユニット４４４は相応するソースラインＳＬｉと接地電圧ＶＧＮＤとの間でプルダウントランジスタＮＤと直列に結合したスイッチング素子ＮＴを含む。図２７のフローティングユニット４４４は図２及び３を参照して説明したように一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結される構造のメモリセルアレイに適用されることができる。スイッチング素子ＮＴは一つの行に相応するフローティング制御信号ＦＣｉに応答し、ターンオンされる。
プルアップトランジスタＮＵ及びプルダウントランジスタＮＤは相対的に高い耐電圧(ｗｉｔｈｓｔａｎｄ ｖｏｌｔａｇｅ)を有する高電圧トランジスタで具現され、スイッチング素子ＮＴは相対的に低い耐電圧を有する低電圧トランジスタで具現することができる。スイッチング素子ＮＴを速い動作速度を有する低電圧トランジスタで実現することにより、本発明の実施例に係る選択的なフローティングによって読み出し動作の速度を阻害するということなく、読み出し動作の信頼性を向上させることができる。
図２８に図示されたフローティングユニット４４５は図２２を参照して説明したように、互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結される構造のメモリセルアレイに適用されることができる。ソースライン駆動ユニット５１４は図２７を参照して説明したものと同じである。
それぞれのフローティングユニット４４５は論理和ゲートＬＧ及びスイッチング素子ＮＴを含むことができる。論理和ゲートＬＧは一つの奇数行に相応するフローティング制御信号ＦＣ２ｉ-１及び隣接した一つの偶数行に相応するフローティング制御信号ＦＣ２ｉを論理和演算し、出力する。スイッチング素子ＮＴは相応するソースラインＳＬｉと接地電圧ＶＧＮＤの間でプルダウントランジスタＮＤと直列に結合される。スイッチング素子ＮＴは論理合ゲートＬＧの出力に応答し、ターンオンされる。
図２８には論理和ゲートＬＧの入力として二つのフローティング制御信号(ＦＣ２ｉ-１、ＦＣ２ｉ)のみを図示したが、論理和ゲートＬＧは他の動作モードでのソースライン電圧を制御するための他の信号を入力として受信することもできる。例えば、消去モードでソースラインに接地電圧を印加するための消去イネーブル信号を論理和ゲートＬＧの入力に追加することができる。
図２７を参照して説明したように、プルアップトランジスタＮＵ及びプルダウントランジスタＮＤは相対的に高い耐電圧(ｗｉｔｈｓｔａｎｄ ｖｏｌｔａｇｅ)を有する高電圧トランジスタで具現され、スイッチング素子ＮＴは相対的に低い耐電圧を有する低電圧トランジスタで具現することができる。また、論理和ゲートＬＧも低電圧トランジスタで具現することができる。フローティングユニット４４５を速い動作速度を有する低電圧トランジスタで実現することにより、本発明の実施例に係る選択的なフローティングによって読み出し動作の速度を阻害するということなく、読み出し動作の信頼性を向上させることができる。
図２９はソースライン駆動回路に提供される駆動信号を発生する回路の一例を示す回路図である。
図２９を参照すれば駆動信号発生回路５２０は第１ロジックゲートＬＧ１、第２ロジックゲートＬＧ２、インバータＩＮＶ及び増幅器５２１を含むことができる。増幅器５２１は図２９に図示されたように電源電圧ＶＧＧ及びＶＳＳの間に結合したピーモストランジスタＰ１及びＰ２とエヌモストランジスタＮ１及びＮ２を含むことができる。第１ロジックゲートＬＧ１は読み出しモードで論理ハイレバルで活性化する読み出しイネーブル信号ＲＤ及びテストモードで論理ハイレバルで活性化するテストイネーブル信号ＴＳを論理演算して出力するＮＯＲゲートでもよい。第２ロジックゲートＬＧ２は第１ロジックゲートＬＧ１の出力及びソースライン選択信号ＳＬＳを論理演算して出力する論理積ＡＮＤゲートでもよい。第２ロジックゲートＬＧ２の出力及び反転出力が増幅器５２１の入力で提供される。
読み出しモードで読み出しイネーブル信号ＲＤが活性化すれば、他の信号ＴＳ及びＳＬＳに関係なく第２ロジックゲートＬＧ２の出力が論理ローレベルになって第１エヌモストランジスタＮ１はターンオンし、第２エヌモストランジスタＮ２はターンオフされる。したがって、読み出しモードで駆動信号ＸＧはハイ電圧レベルＶＧＧを有し反転駆動信号ＸＧＢはロー電圧レベルＶＳＳを有する。
このような駆動信号ＸＧ及び反転駆動信号ＸＧＢに応答し、読み出しモードで図２７及び２８のプルアップトランジスタＮＵはターンオフされてプルダウントランジスタＮＤがターンオンし、ソースラインＳＬｉがフローティングユニット４４４及び４４５と電気的に連結される。上述したように、フローティングユニット４４４及び４４５はフローティング制御信号ＦＣｉ、ＦＣ２ｉ-１、ＦＣ２ｉに応答し、相応するソースラインＳＬｉを接地電圧ＶＧＮＤと連結するかまたはフローティングさせる。
図３０は図１のメモリ装置に含まれるメモリセルアレイの一例を示す図面であり、図３１は図３０のメモリセルアレイに含まれるフラッシュメモリセルの一例を示す図である。
図２２のメモリセルアレイ１０２と同じように、図３０のメモリセルアレイ１０３は互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結される構造を有する。
図３０を参照すれば、メモリセルアレイ１０３は複数の行と複数の列のマトリックス形態で配列された複数のメモリセルＭＣを含む。メモリセルＭＣは行方向(Ｘ)に伸張した(ｅｘｔｅｎｄｅｄ)複数のソースラインＳＬ１乃至ＳＬｍ及び列方向(Ｙ)に伸張した複数のビットラインＢＬ１乃至ＢＬｎの間にそれぞれ結合される。メモリセルＭＣは行方向(Ｘ)に伸張した複数のワードラインＷＬ１乃至ＷＬ２ｍにより、行単位で選択される。また、メモリセルＭＣは行方向(Ｘ)に伸張した複数のコントロールラインＣＬ１乃至ＣＬ２ｍに結合される。
図３１を参照すれば、奇数行に相応する第１メモリセル６０８と隣接した偶数行に相応する第２メモリセル６０９は一つのソースラインＳＬｉに共通に連結される。第１メモリセル６０８と第２メモリセル６０９はそれぞれのスイッチングトランジスタＳＴ及びフラッシュセルトランジスタＦＣＴを含むことができる。スイッチングトランジスタＳＴは相応するビットラインＢＬｊと相応するソースラインＳＬｉとの間に結合し、ゲートに相応するワードラインＷＬ２ｉ-１及びＷＬ２ｉがそれぞれ結合する。フラッシュセルトランジスタＦＣＴは相応するビットラインＢＬｊと相応するソースラインＳＬｉとの間でスイッチトランジスタＳＴと直列に結合し、コントロールゲートが相応するコントロールラインＣＬ２ｉ-１及びＣＬ２ｉにそれぞれ結合する。メモリセル６０８及び６０９の読み出し、消去及び記入動作のための高電圧はコントロールラインＣＬ２ｉ-１及びＣＬ２ｉを通じてコントロールゲートに印加される。
スイッチングトランジスタＳＴを低電圧トランジスタで具現し、相対的に低い電圧をワードラインＷＬｉに印加することにより、メモリセル６０８及び６０９の選択に所要する時間を減少してメモリ装置の性能を向上させることができる。
また、二つの行に相応するメモリセルを一つのソースラインに共通に連結することにより、メモリセルアレイの動作を制御するための周辺回路のサイズを減少させてメモリ装置の集積度を向上させることができる。
図３２は本発明の一実施例に係るメモリ装置の読み出し動作を説明するための図である。
図３２には図３０及び３１を参照して説明したものと類似した構造のメモリセルアレイ１０４が図示されている。ただし、図３２のメモリセルアレイ１０４は隣接した二つの行のメモリセルによって、共有される消去ゲート（ｅｒａｓｅ ｇａｔｅ）及び消去ゲートに消去電圧を印加するための消去ラインＥＬ１及びＥＬ２をさらに含む。図３２には第１ワードラインＷＬ１と第２ビットラインＢＬ２に結合したメモリセルに対する読み出し動作の例が図示されている。
読み出しモードで先にすべてのコントロールラインＣＬ１〜ＣＬ４に読み出し電圧(例えば、１．５Ｖ)が印加される。列アドレス信号ＣＡＤＤに相応する第２ビットラインＢＬ２は自由電荷電圧(例えば、０．５Ｖ)でフリーチャージされて残りのビットラインＢＬ１はディスチャージされた電圧レベル(例えば、０Ｖ)を維持する。行アドレス信号ＲＡＤＤに相応する第１ワードラインＷＬ１にはワードラインイネーブル電圧(例えば、１．１Ｖ)が印加され、残りのワードラインＷＬ２〜ＷＬ４にはワードラインディスエーブル電圧(例えば、０Ｖ)が印加される。このように相対的に高い読み出し電圧をコントロールラインＣＬ１〜ＣＬ４を通じてフラッシュセルトランジスタのコントロールゲートにあらかじめ印加した状態で相対的に低いワードライン電圧をワードラインＷＬ１〜ＷＬ３を通じて速い動作速度を有するスイッチングトランジスタのゲートに印加することにより、読み出し動作の速度を増加させることができる。
また、上述したように本発明の実施例に係るソースラインフローティング回路を利用して選択ソースラインＳＬ１は接地電圧(例えば、０Ｖ)に連結し、残りの非選択ソースラインＳＬ２はフローティングさせることにより、漏洩電流を減少して読み出し動作の信頼性を向上させることができる。
図３３は本発明の実施例に係るメモリ装置をモバイルシステムに応用した例を示すブロック図である。
図３３を参照すれば、モバイルシステム１１００はアプリケーションプロセッサ１１１０、通信(Ｃｏｎｎｅｃｔｉｖｉｔｙ)部１１２０、ユーザインタフェース１１３０、不揮発性メモリ装置１１４０、半導体メモリ装置１１５０及びパワーサプライ１１６０を含む。実施例により、モバイルシステム１１００は携帯電話(Ｍｏｂｉｌｅ Ｐｈｏｎｅ)、スマートフォン(Ｓｍａｒｔ Ｐｈｏｎｅ)、個人情報端末(Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ;ＰＤＡ)、携帯型マルチメディアプレーヤ(Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ;ＰＭＰ)、デジタルカメラ(Ｄｉｇｉｔａｌ Ｃａｍｅｒａ)、音楽再生機(Ｍｕｓｉｃ Ｐｌａｙｅｒ)、携帯用ゲームコンソール(Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ)、ナビゲーション(Ｎａｖｉｇａｔｉｏｎ)システムなどと同じ任意のモバイルシステムでもよい。
アプリケーションプロセッサ１１１０はインターネットブラウザ、ゲーム、動画などを提供するアプリケーションを実行することができる。実施例により、アプリケーションプロセッサ１１１０は一つのプロセッサコア(Ｓｉｎｇｌｅ Ｃｏｒｅ)を含んだり、複数のプロセッサコア(Ｍｕｌｔｉ-Ｃｏｒｅ)を含むことができる。例えば、アプリケーションプロセッサ１１１０はデュアルコア(Ｄｕａｌ-Ｃｏｒｅ)、クアッドコア(Ｑｕａｄ-Ｃｏｒｅ)、ヘクサコア(Ｈｅｘａ-Ｃｏｒｅ)等のマルチコア(Ｍｕｌｔｉ-Ｃｏｒｅ)を含むことができる。また、実施例により、アプリケーションプロセッサ１１１０は内部または、外部に位置したキャッシュメモリ(Ｃａｃｈｅ Ｍｅｍｏｒｙ)をさらに含むことができる。
通信部１１２０は外部装置と無線通信または、有線通信を行うことができる。例えば、通信部１１２０はイーサネット（登録商標）(Ｅｔｈｅｒｎｅｔ（登録商標）)通信、近距離磁気場通信(Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ;ＮＦＣ)、無線識別(Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ;ＲＦＩＤ)通信、移動通信(Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ)、メモリカード通信、汎用直列バス(Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ;ＵＳＢ)通信などを行うことができる。例えば、通信部１１２０はベースバンドチップセット(Ｂａｓｅｂａｎｄ Ｃｈｉｐｓｅｔ)を含むことができ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＷＣＤＭＡ（登録商標）、ＨＳｘＰＡなどの通信を支援することができる。
メモリ装置１１５０はアプリケーションプロセッサ１１１０により処理されるデータを保存するかまたは、動作メモリ(Ｗｏｒｋｉｎｇ Ｍｅｍｏｒｙ)として作動することができる。例えば、メモリ装置１１５０はＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＤＤＲ ＳＤＲＡＭ、ＲＤＲＡＭなどのような動的ランダムアクセスメモリまたは、任意の揮発性メモリ装置でもよい。
不揮発性メモリ装置１１４０は上述したように、本発明の実施例に係るソースラインフローティング回路４００を含むことができる。不揮発性メモリ装置１１４０はモバイルシステム１１００をブーティングするためのブートコードを保存することができる。例えば、不揮発性メモリ装置１１４０はＥＥＰＲ０Ｍ(Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ-０ｎｌｙ Ｍｅｍｏｒｙ)、フラッシュメモリ(Ｆｌａｓｈ Ｍｅｍｏｒｙ)、ＰＲＡＭ(Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)、ＲＲＡＭ(Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)、ＮＦＧＭ(Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ)、ＰｏＲＡＭ(Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)、ＭＲＡＭ(Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)、ＦＲＡＭ（登録商標）(Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)または、それと類似のメモリで具現することができる。
ユーザインタフェース１１３０はキーパッド、タッチスクリーンと同じ一つ以上の入力装置、及び/または、スピーカ、ディスプレイ装置のような一つ以上の出力装置を含むことができる。パワーサプライ１１６０はモバイルシステム１１００の動作電圧を供給することができる。また、実施例により、モバイルシステム１１００はカメライメージプロセッサ(Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ;ＣＩＳ)をさらに含むことができて、メモリカード(Ｍｅｍｏｒｙ Ｃａｒｄ)、ソリッドステートドライブ(Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ;ＳＳＤ)、ハードディスクドライブ(Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ;ＨＤＤ)、シーディーロム(ＣＤ-Ｒ０Ｍ)等と同じ保存装置をさらに含むことができる。
モバイルシステム１１００または、モバイルシステム１１００の構成要素は様々な形態のパッケージを利用し実装することができるが、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ)、ＢＧＡｓ(Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ)、ＣＳＰｓ(Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ)、ＰＬＣＣ(Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ)、ＰＤＩＰ(Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ-Ｌｉｎｅ ｐａｃｋａｇｅ)、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃ０Ｂ(Ｃｈｉｐ ０ｎ Ｂｏａｒｄ)、ＣＥＲＤＩＰ(Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ-Ｌｉｎｅ Ｐａｃｋａｇｅ)、ＭＱＦＰ(Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ)、ＴＱＦＰ(Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ-Ｐａｃｋ)、Ｓ０ＩＣ(Ｓｍａｌｌ ０ｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ)、ＳＳ０Ｐ(Ｓhｒｉｎk Ｓｍall ０ｕｔｌｉｎｅ Ｐａｃｋａｇｅ)、ＴＳ０Ｐ（Ｔｈｉｎ Ｓｍａｌｌ ０ｕｔｌｉｎｅ Ｐａｃｋａｇｅ)、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ-Ｐａｃｋ)、ＳＩＰ(Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ)、ＭＣＰ（Ｍｕｌｔｉ Ｃhｉp Ｐａｃｋａｇｅ)、ＷＦＰ(Ｗａｆｅｒ-ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ)、ＷＳＰ(Ｗａｆｅｒ-ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ)等と同じパッケージを利用し実装することができる。
図３４は本発明の実施例に係るメモリ装置をコンピューティングシステムに応用した例を示すブロック図である。
図３４を参照すれば、コンピューティングシステム１２００はプロセッサ１２１０、入出力ハブ１２２０、入出力コントローラハブ１２３０、少なくとも一つのメモリモジュール１２４０及びグラフィックカード１２５０を含む。実施例により、コンピューティングシステム１２００はパーソナルコンピュータ(Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ;ＰＣ)、サーバーコンピュータ(Ｓｅｒｖｅｒ Ｃｏｍｐｕｔｅｒ)、ワークステーション(Ｗｏｒｋｓｔａｔｉｏｎ)、ノートブック(Ｌａｐｔｏｐ)、携帯電話(Ｍｏｂｉｌｅ Ｐｈｏｎｅ)、スマートフォン(Ｓｍａｒｔ Ｐｈｏｎｅ)、個人情報端末(ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ;ＰＤＡ)、携帯型マルチメディアプレーヤ(ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ pｌａｙｅｒ;ＰＭＰ)、デジタルカメラ(Ｄｉｇｉｔａｌ Ｃａｍｅｒａ)、デジタルＴＶ(Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ)、セットトップボックス(Ｓｅｔ-Ｔｏｐ Ｂｏｘ)、音楽再生機(Ｍｕｓｉｃ Ｐｌａｙｅｒ)、携帯用ゲーム コンソール(ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌｅ)、ナビゲーション(Ｎａｖｉｇａｔｉｏｎ)システムなどと同じ任意のコンピューティングシステムでもよい。
プロセッサ１２１０は特定計算または、タスクと同じように様々なコンピューティング機能を実行することができる。例えば、プロセッサ１２１０はマイクロプロセッサまたは、中央処理装置(Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ;ＣＰＵ)でもよい。実施例により、プロセッサ１２１０は一つのプロセッサコア(Ｓｉｎｇｌｅ Ｃｏｒｅ)を含んだり、複数のプロセッサコア（Ｍｕｌｔｉ‐Ｃｏｒｅ）を含むことができる。例えば、プロセッサ１２１０はデュアルコア(Ｄｕａｌ-Ｃｏｒｅ)、クアッドコア(Ｑｕａｄ-Ｃｏｒｅ)、ヘクサコア(Ｈｅｘａ-Ｃｏｒｅ)等のマルチコア(Ｍｕｌｔｉ-Ｃｏｒｅ)を含むことができる。また、図３４には一つのプロセッサ１２１０を含むコンピューティングシステム１２００が図示されているが、実施例により、コンピューティングシステム１２００は複数のプロセッサを含むことができる。また、実施例により、プロセッサ１２１０は内部または、外部に位置したキャッシュメモリ(Ｃａｃｈｅ Ｍｅｍｏｒｙ)をさらに含むことができる。
プロセッサ１２１０はメモリモジュール１２４０の動作を制御するメモリコントローラ１２１１を含むことができる。プロセッサ１２１０に含まれたメモリコントローラー１２１１は集積メモリコントローラ(Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ;ＩＭＣ)と称することができる。メモリコントローラ１２１１とメモリモジュール１２４０との間のメモリインターフェースは複数の信号線を含む一つのチャネルで具現するかまたは、複数のチャネルで具現することができる。また、各チャネルには一つ以上のメモリモジュール１２４０を連結することができる。実施例により、メモリコントローラ１２１１は入出力ハブ１２２０内に位置することができる。メモリコントローラ１２１１を含む入出力ハブ１２２０はメモリコントローラハブ(Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ;ＭＣＨ)と称することができる。
メモリモジュール１２４０はメモリコントローラ１２１１から提供されたデータを保存する複数の半導体メモリ装置を含むことができる。本発明の実施例に係るソースラインフローティング回路はそれぞれのメモリモジュール１２４０に含まれることもでき、プロセッサ内部のエンベデッドメモリに含まれることもできる。入出力ハブ１２２０はグラフィックカード１２５０のような装置とプロセッサ１２１０の間のデータ伝送を管理することができる。
入出力ハブ１２２０は様々な方式のインターフェースを通じてプロセッサ１２１０に連結することができる。例えば、入出力ハブ１２２０とプロセッサ１２１０は、フロントサイドバス（Ｆｒｏｎｔ Ｓｉｄｅ Ｂｕｓ;ＦＳＢ)、システムバス（Ｓｙｓｔｅｍ Ｂｕｓ)、ハイパートランスポート(ＨｙｐｅｒＴｒａｎｓｐｏｒｔ)、ライトニングデータトランスポート(Ｌｉｇｈｔｎｉｎｇ ＤＡＴＡ Ｔｒａｎｓｐｏｒｔ;ＬＤＴ)、クリックパスインターコネクト（Ｑｕｉｃｋｐａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ;ＱＰＩ)、共通システムインターフェース(Ｃｏｍｍｏｎ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ;ＣＳI)等の様々な標準のインターフェースに連結することができる。図３４には一つの入出力ハブ１２２０を含むコンピューティングシステム１２００が図示されているが、実施例により、コンピューティングシステム１２００は複数の入出力ハブを含むことができる。
入出力ハブ１２２０は装置との様々なインターフェースを提供することができる。例えば、入出力ハブ１２２０は加速グラフィックポート(Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ;ＡＧＰ)インターフェース、周辺構成要素インターフェース-エクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ‐Ｅｘｐｒｅｓｓ;ＰＣＩｅ)、通信ストリーミング構造（Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｔｒｅａｍｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ;ＣＳＡ)インターフェースなどを提供することができる。
グラフィックカード１２５０はＡＧＰまたはＰＣＩｅを通じて入出力ハブ１２２０と連結されることができる。グラフィックカード１２５０は映像を表示するためのディスプレイ装置(未図示)を制御することができる。グラフィックカード１２５０はイメージデータ処理のための内部プロセッサ及び内部半導体メモリ装置を含むことができる。実施例により、入出力ハブ１２２０は、入出力ハブ１２２０の外部に位置したグラフィックカード１２５０とともに、または、グラフィックカード１２５０の代わりに入出力ハブ１２２０の内部にグラフィック装置を含むことができる。入出力ハブ１２２０に含まれたグラフィック装置は集積グラフィック(Ｉｎｔｅｇｒａｔｅｄ Ｇｒａｐｈｉｃｓ)と称することができる。また、メモリコントローラ及びグラフィック装置を含む入出力ハブ１２２０はグラフィック及びメモリコントローラハブ（Ｇｒａｐｈｉｃｓ ａｎｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ;ＧＭＣＨ)と称することができる。
入出力コントローラハブ１２３０は様々なシステムインターフェースが効率的に動作するようにデータバッファリング及びインターフェース仲裁を行うことができる。入出力コントローラハブ１２３０は内部バスを通じて入出力ハブ１２２０と連結することができる。例えば、入出力ハブ１２２０と入出力コントローラハブ１２３０はダイレクトメディアインターフェース（Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ;ＤＭＩ)、ハブインターフェース、エンタープライズサウスブリッジインターフェース(Ｅｎｔｅｒｐｒｉｓｅ Ｓｏｕｔｈｂｒｉｄｇｅ Ｉｎｔｅｒｆａｃｅ;ＥＳＩ)、ＰＣＩｅ等を通して連結することができる。
入出力コントローラハブ１２３０は周辺装置との様々なインターフェースを提供することができる。例えば、入出力コントローラハブ１２３０は汎用直列バス(Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ;ＵＳＢ)ポート、直列ＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ;ＳＡＴＡ)ポート、汎用入出力(Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ/Ｏｕｔｐｕｔ;ＧＰＩＯ)、ローピンカウント(Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ;ＬＰＣ)バス、直列周辺インターフェースＳＰＩ(Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ)、ＰＣＩ、ＰＣＩｅなどを提供することができる。
実施例により、プロセッサ１２１０、入出力ハブ１２２０及び入出力コントローラハブ１２３０はそれぞれ分離したチップセットまたは、集積回路で具現されるかまたは、プロセッサ１２１０、入出力ハブ１２２０または、入出力コントローラハブ１２３０のうち、２つ以上の構成要素を一つのチップセットで具現することができる。
図３５は本発明の実施例に係るメモリ装置を電子機器に応用した例を示すブロック図である。
図３５を参照すれば、電子機器２０００はシステムオンチップ１０１０、メモリ装置１０２０、保存装置１０３０、入出力装置１０４０、パワーサプライ１０５０及びイメージセンサ１０６０を含むことができる。一方、図３５には図示されなかったけれど、電子機器２０００はビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信するかまたは、または、他の電子機器と通信できるポート(ｐｏｒｔ)をさらに含むことができる。
システムオンチップ１０１０はアプリケーションプロセッサシステムオンチップ(ＡＰ Ｓ０Ｃ)として相互接続装置ＩＮＴとそれに対し連結された複数の知能素子(または、機能ブロック)を含むことができる。例えば、前記知能素子はメモリコントローラ(ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ)ＭＣ、中央処理部(ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ)、ディスプレイコントローラーＤＩＳ(ｄｉｓｐｌａｙ ｃｏｎｔｒｏｌｌｅｒ)、ファイルシステムブロックＦＳＹＳ(ｆｉｌｅ ｓｙｓｔｅｍ ｂｌｏｃｋ)、グラフィック処理部ＧＰＵ(ｇｒａｐｈｉｃ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ)イメージ信号プロセッサＩＳＰ(ｉｍａｇｅ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ)、マルチフォーマットコーデックブロックＭＦＣ(Ｍｕｌｔｉ-ｆｏｒｍａｔ ｃｏｄｅｃ ｂｌｏｃｋ)、エンベデッドメモリＥＭＥＭ(ｅｍｂｅｄｄｅｄ ｍｅｍｏｒｙ)等を含むことができる。
システムオンチップ１０１０はアドレスバス(ａｄｄｒｅｓｓ ｂｕｓ)、制御バス(ｃｏｎｔｒｏｌ ｂｕｓ)及びデータバス(ｄａｔａ ｂｕｓ)を通じてメモリ装置１０２０、保存装置１０３０、入出力装置１０４０及びイメージセンサ２０６０と通信を行うことができる。実施例により、システムオンチップ１０１０は周辺構成要素相互連結ＰＣＩ(Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ)バスのような拡張バスにも連結することができる。
メモリ装置１０２０は電子機器２０００の動作に必要なデータ及びプログラムコードを保存することができる。例えば、メモリ装置１０２０はディーラム（ＤＲＡＭ)、モバイルディーラム、エスラム(ＳＲＡＭ)、ピーラム(ＰＲＡＭ)、エフラム(ＦＲＡＭ)、アールラム(ＲＲＡＭ)及び/またはエムラム(ＭＲＡＭ)で具現することができる。保存装置１０３０はソリッドステートドライブ(ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ)、ハードディスクドライブ(ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ)、シーディーロム(ＣＤ-ＲＯＭ)等を含むことができる。入出力装置１０４０はキーボード、キーパッド、マウスなどと同じ入力手段及びプリンタ、ディスプレイなどと同じ出力手段を含むことができる。パワーサプライ１０５０は電子機器２０００の動作に必要な動作電圧を供給することができる。
イメージセンサ１０６０はバスまたは、他の通信リンクを通じてシステムオンチップ１０１０と連結されて通信を行うことができる。イメージセンサ１０６０)はシステムオンチップ１０１０と共に一つのチップに集積することもでき、それぞれ異なるチップにそれぞれ集積することもできる。
一方、電子機器２０００は少なくとも一つのシステムオンチップを含むすべての装置及びシステムと解釈すべきである。例えば、電子機器２０００はデジタルカメラ、移動電話機、ピーディエイＰＤＡ(Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ)、Ｐ．Ｍ．Ｐ(Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ;ＰＭＰ)、スマートフォンなどを含むことができる。
本発明の実施例に係るソースラインフローティング回路はエンベデッドメモリ(ＥＭＥＭ)及び/または、メモリ装置１０２０に含まれて読み出し動作時、漏洩電流を減少して読み出し動作の信頼性を向上させることができる。
本発明は任意のメモリ装置及びそれを含むシステムに適用され、特にフラッシュメモリ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭと同じ不揮発性メモリ装置及びそれを含むシステムにより有用に利用されることができる。また、本発明は漏洩電流が顕著に増加する高温環境における動作が求められるメモリ装置及びそれを含むシステムに有用に利用することができる。例えば、本発明は携帯電話(Ｍｏｂｉｌｅ Ｐｈｏｎｅ)、スマートフォン(Ｓｍａｒｔ Ｐｈｏｎｅ)、個人情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ;ＰＤＡ)、携帯型マルチメディアプレーヤ(ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ pｌａｙｅｒ;ＰＭＰ)、デジタルカメラ(Ｄｉｇｉｔａｌ Ｃａｍｅｒａ)、ビデオカメラ(Ｃａｍｃｏｄｅｒ)、パーソナルコンピュータ(Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ;ＰＣ)、サーバーコンピュータ(Ｓｅｒｖｅｒ Ｃｏｍｐｕｔｅｒ)、ワークステーション(Ｗｏｒｋｓｔａｔｉｏｎ)、ノートブック(Ｌａｐｔｏｐ)、デジタルＴＶ(Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ)、セットトップボックス(Ｓｅｔ-Ｔｏｐ Ｂｏｘ)、音楽再生機(Ｍｕｓｉｃ Ｐｌａｙｅｒ)、携帯用ゲームコンソール(Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ)、ナビゲーション(Ｎａｖｉｇａｔｉｏｎ)システム、スマートカード(Ｓｍａｒｔ Ｃａｒｄ)、プリンタ(Ｐｒｉｎｔｅｒ)等に有用に利用することができる。
前記では本発明の望ましい実施例を参照して説明したが、該当技術分野の熟練した当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させる可能性があることを理解するであろう。

Claims (30)

  1. 複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含み、前記メモリセルは行方向に伸張した複数のソースライン及び列方向に伸張した複数のビットラインの間にそれぞれ結合し、前記メモリセルは前記行方向に伸張した複数のワードラインにより、行単位に選択されるメモリセルアレイと、
    行アドレス信号に基づき、選択的に活性化する複数のデコード行アドレス信号を発生して、前記デコード行アドレス信号に基づき、前記ワードラインのうち、一つの選択ワードラインをイネーブルさせる行選択回路と、
    読み出し動作時、前記ソースラインのうち、前記選択ワードラインによって選択されるメモリセルに結合した一つの選択ソースラインを接地電圧に連結して選択ソースラインを除いた非選択ソースラインを前記接地電圧から遮断してフローティングさせるソースラインフローティング回路とを含むメモリ装置。
  2. 前記ソースラインフローティング回路は、前記デコード行アドレス信号または、前記ワードラインの電圧をフローティング制御信号として直接受信し、前記フローティング制御信号に応答し、前記接地電圧と前記ソースラインの電気的な連結をそれぞれ制御する複数のフローティングユニットを含むことを特徴とする請求項１に記載のメモリ装置。
  3. 一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結されることを特徴とする請求項２に記載のメモリ装置。
  4. 前記フローティングユニットのそれぞれは、前記接地電圧と前記相応するソースラインの間に結合し、前記一つの行に相応するフローティング制御信号に応答し、スイッチング動作を行うスイッチング素子を含むことを特徴とする請求項３に記載のメモリ装置。
  5. 互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結されることを特徴とする請求項２に記載のメモリ装置。
  6. 前記フローティングユニットのそれぞれは、前記偶数行に相応するフローティング制御信号及び前記奇数行に相応するフローティング制御信号を論理和演算し、出力する論理和ゲートと、前記接地電圧と前記相応するソースラインとの間に結合し、前記論理和ゲートの出力に応答し、スイッチング動作を行うスイッチング素子を含むことを特徴とする請求項５に記載のメモリ装置。
  7. 動作モードにしたがって、前記ソースラインに高電圧をそれぞれ印加するための複数のソースライン駆動ユニットをさらに含み、前記ソースライン駆動ユニットのそれぞれは、前記相応するソースラインと前記接地電圧の間に結合し、ゲートに駆動信号が印加されるプルダウントランジスタと、
    前記高電圧と前記相応するソースラインの間に結合し、ゲートに前記駆動信号の反転信号が印加されるプルアップトランジスタを含むことを特徴とする請求項２に記載のメモリ装置。
  8. 前記フローティングユニットのそれぞれは、前記相応するソースラインと前記接地電圧との間で前記プルダウントランジスタと直列に結合したスイッチング素子を含むことを特徴とする請求項７に記載のメモリ装置。
  9. 前記プルアップトランジスタ及び前記プルダウントランジスタは相対的に高い耐電圧を有する高電圧トランジスタで具現され、前記スイッチング素子は相対的に低い耐電圧を有する低電圧トランジスタで具現されることを特徴とする請求項８に記載のメモリ装置。
  10. 一つの行に相応するメモリセルごとに一つのソースラインがそれぞれ連結され、前記スイッチング素子は前記一つの行に相応するフローティング制御信号に応答し、ターンオンされる低電圧トランジスタで具現されることを特徴とする請求項８に記載のメモリ装置。
  11. 互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインが共通に連結され、前記フローティングユニットのそれぞれは前記一つの偶数行に相応するフローティング制御信号及び前記一つの奇数行に相応するフローティング制御信号を論理和演算し、出力する論理和ゲートをさらに含み、前記スイッチング素子は前記論理和ゲートの出力に応答し、ターンオンされる低電圧トランジスタで具現されることを特徴とする請求項８に記載のメモリ装置。
  12. 前記メモリセルのそれぞれは、前記相応するビットラインと前記相応するソースラインの間に結合し、コントロールゲートが前記相応するワードラインに結合されるフラッシュセルトランジスタを含むことを特徴とする請求項１に記載のメモリ装置。
  13. 前記メモリセルのそれぞれは、前記相応するビットラインと前記相応するソースラインとの間に結合し、ゲートに前記相応するワードラインが結合するスイッチングトランジスタと、
    前記相応するビットラインと前記相応するソースラインとの間で前記スイッチトランジスタと直列に結合し、コントロールゲートが相応するコントロールラインに結合されるフラッシュセルトランジスタを含むことを特徴とする請求項１に記載のメモリ装置。
  14. 前記読み出し動作時、前記すべてのメモリセルのコントロールラインには読み出し電圧が印加されて前記選択ワードラインには前記読み出し電圧より低いワードラインイネーブル電圧が印加されて前記選択されなかったワードラインには前記ワードラインイネーブル電圧より低いワードラインディスエーブル電圧が印加されることを特徴とする請求項１３に記載のメモリ装置。
  15. 前記メモリセルのそれぞれは、前記相応するビットラインと前記相応するソースラインの間に結合し、ゲートに前記相応するワードラインが結合するスイッチングトランジスタと、
    前記相応するビットラインと前記相応するソースラインの間で前記スイッチングトランジスタと直列に結合した抵抗性素子を含むことを特徴とする請求項１に記載のメモリ装置。
  16. 前記メモリセルはピーラム(ＰＲＡＭ：ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セル、アールラム(ＲＲＡＭ：ｒｅｓｉｓｔａｎｃｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルまたはエムラム(ＭＲＡＭ：ｍａｇｎｅｔｏ-ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルまたはエスティティ-エムラム(ＳＴＴ-ＭＲＡＭ: ｓｐｉｎ ｔｏｒｑｕｅ ｔｒａｎｓｆｅｒ ｍａｇｎｅｔｏ-ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルを含むことを特徴とする請求項１５に記載のメモリ装置。
  17. 少なくとも一つのプロセッサとともに一つのシステムオンチップに含まれて集積されるエンベデッド不揮発性メモリ装置であることを特徴とする請求項１に記載のメモリ装置。
  18. 複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含み、前記メモリセルは行方向に伸張した複数のソースライン及び列方向に伸張した複数のビットラインの間にそれぞれ結合し、前記メモリセルは前記行方向に伸張した複数のワードラインにより、行単位において選択されるメモリセルアレイを含むメモリ装置の読み出し方法として行アドレス信号に基づき、選択的に活性化する複数のデコード行アドレス信号を発生する段階と、前記デコード行アドレス信号に基づき、前記ワードラインのうち、一つの選択ワードラインをイネーブルさせる段階と、
    前記デコード行アドレス信号または、前記ワードラインの電圧をフローティング制御信号として受信する段階と、
    読み出し動作時、前記フローティング制御信号に応答し、前記ソースラインのうち、前記選択ワードラインに結合したメモリセルに結合した一つのソースラインを接地電圧に連結して前記選択ソースラインを除いた非選択ソースラインを前記接地電圧から遮断してフローティングさせる段階を含むメモリ装置の読み出し方法。
  19. 一つの行に相応するメモリセルごとに一つのソースラインをそれぞれ連結して、前記読み出し動作時、前記フローティング制御信号のうちの一つに応答し、前記一つのソースラインのフローティングを制御することを特徴とする請求項１８に記載のメモリ装置の読み出し方法。
  20. 互いに隣接する一つの偶数行及び一つの奇数行に相応するメモリセルごとに一つのソースラインを共通に連結して、前記読み出し動作時、前記フローティング制御信号のうちの二つに応答し、前記一つのソースラインのフローティングを制御することを特徴とする請求項１８に記載のメモリ装置の読み出し方法。
  21. 高電圧と前記接地電圧の間に結合した複数のソースライン駆動ユニットを利用して動作モードにしたがって、前記ソースラインに前記高電圧をそれぞれ印加する段階をさらに含み、前記読み出し動作時、前記フローティング制御信号に応答し、前記ソースライン駆動ユニットのそれぞれを前記接地電圧と連結したり前記接地電圧から遮断することを特徴とする請求項１８に記載のメモリ装置の読み出し方法。
  22. 前記メモリ装置は、フラッシュメモリセル、ピーラム(ＰＲＡＭ：ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セル、アールラム（ＲＲＡＭ：ｒｅｓｉｓｔａｎｃｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルまたはエムラム(ＭＲＡＭ：ｍａｇｎｅｔｏ-ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)セルを含む不揮発性メモリ装置であることを特徴とする請求項１８に記載のメモリ装置の読み出し方法。
  23. 複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含み、前記メモリセルは行方向に伸張した複数のソースライン及び列方向に伸張した複数のビットラインの間にそれぞれ結合し、前記メモリセルは前記行方向に伸張した複数のワードラインにより、行単位において選択されるメモリセルアレイを含むメモリ装置のソースラインフローティング回路として行アドレス信号をデコーディングし、選択的に活性化する複数のデコード行アドレス信号または、前記ワードラインの電圧をフローティング制御信号として直接受信して、前記フローティング制御信号に応答し、前記接地電圧と前記ソースラインの電気的な連結をそれぞれ制御する複数のフローティングユニットを含む半導体メモリ装置のソースラインフローティング回路。
  24. 前記フローティングユニットのそれぞれは前記接地電圧と前記相応するソースラインの間に直接連結されることを特徴とする請求項２３に記載の半導体メモリ装置のソースラインフローティング回路。
  25. 前記フローティングユニットのそれぞれは前記接地電圧と前記相応するソースラインを駆動するためのソースライン駆動ユニットの間に直接連結されることを特徴とする請求項２３に記載の半導体メモリ装置のソースラインフローティング回路。
  26. 複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含み、前記メモリセルは行方向に伸張した複数のソースライン及び列方向に伸張した複数のビットラインの間にそれぞれ結合し、前記メモリセルは前記行方向に伸張した複数のワードラインにより、行単位において選択されるメモリセルアレイと、
    行アドレス信号に基づき、選択的に活性化する複数のデコード行アドレス信号を発生して、前記デコード行アドレス信号に基づき、前記ワードラインのうちの一つの選択ワードラインをイネーブルさせる行選択回路と、
    前記デコード行アドレス信号に基づき、前記ソースラインのうちの前記選択ワードラインに相応する一つの選択ソースラインをソース電圧に連結して前記選択ソースラインを除いた非選択ソースラインをフローティングさせるソースラインフローティング回路とを含むメモリ装置。
  27. 前記ソースラインフローティング回路は、前記デコード行アドレス信号をフローティング制御信号として受信する複数のフローティングユニットを含み、前記フローティングユニットは前記フローティング制御信号に応答し、前記接地電圧と前記ソースラインの電気的な連結をそれぞれ制御することを特徴とする請求項２６に記載のメモリ装置。
  28. 複数のソースライン駆動ユニットをさらに含み、前記ソースライン駆動ユニットのそれぞれは、前記相応するソースラインと前記接地電圧の間に結合し、ゲートに駆動信号が印加されるプルダウントランジスタと、
    基準電圧と前記相応するソースラインの間に結合し、ゲートに前記駆動信号の反転信号が印加されるプルアップトランジスタとを含むことを特徴とする請求項２７に記載のメモリ装置。
  29. 前記フローティングユニットのそれぞれは、前記相応するソースラインと前記ソース電圧の間で前記プルダウントランジスタと直列に結合したスイッチング素子を含み、前記プルアップトランジスタ及び前記プルダウントランジスタは相対的に高い耐電圧を持つ高電圧トランジスタで具現され、前記スイッチング素子は相対的に低い耐電圧を持つ低電圧トランジスタで具現されることを特徴とする請求項２７に記載のメモリ装置。
  30. 複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを含み、前記メモリセルは行方向で伸張した複数のソースライン及び列方向で伸張した複数のビットラインの間にそれぞれ結合し、前記メモリセルは前記行方向で伸張した複数のワードラインにより、行単位において選択されるメモリセルアレイを含むメモリ装置の読み出し方法として行アドレス信号に基づき、選択的に活性化する複数のデコード行アドレス信号を発生する段階と、
    前記デコード行アドレス信号に基づき、前記ワードラインのうちの一つの選択ワードラインをイネーブルさせる段階と、
    前記デコード行アドレス信号に応答して、前記ソースラインのうち、前記選択されたワードラインに相応する一つの選択ソースラインをソース電圧に連結し、前記選択ソースラインを除いた非選択ソースラインをフローティングさせる段階とを含むメモリ装置の読み出し方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020042874A (ja) * 2018-09-11 2020-03-19 ローム株式会社 半導体記憶装置、および電子機器
CN111047967A (zh) * 2018-10-11 2020-04-21 京东方科技集团股份有限公司 一种显示面板及显示装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461242B2 (en) 2013-09-13 2016-10-04 Micron Technology, Inc. Magnetic memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
US9608197B2 (en) 2013-09-18 2017-03-28 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US9082500B1 (en) * 2014-01-10 2015-07-14 Ememory Technology Inc. Non-volatile memory
US10454024B2 (en) 2014-02-28 2019-10-22 Micron Technology, Inc. Memory cells, methods of fabrication, and memory devices
US9281466B2 (en) 2014-04-09 2016-03-08 Micron Technology, Inc. Memory cells, semiconductor structures, semiconductor devices, and methods of fabrication
US9269888B2 (en) 2014-04-18 2016-02-23 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US9349945B2 (en) 2014-10-16 2016-05-24 Micron Technology, Inc. Memory cells, semiconductor devices, and methods of fabrication
US9768377B2 (en) * 2014-12-02 2017-09-19 Micron Technology, Inc. Magnetic cell structures, and methods of fabrication
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
KR102505246B1 (ko) * 2015-10-16 2023-03-06 삼성전자주식회사 반도체 메모리 장치
US9478286B1 (en) * 2015-12-26 2016-10-25 Intel Corporation Transient current-protected threshold switching devices systems and methods
US9934853B2 (en) * 2016-02-16 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for reading RRAM cell
TWI614748B (zh) * 2016-05-11 2018-02-11 安托梅拉公司 用於減少列啟動電路功率及周邊漏洩之動態隨機存取記憶體架構及其相關方法
IT201600098496A1 (it) * 2016-09-30 2018-03-30 St Microelectronics Srl Decodificatore di indirizzo per una matrice di memoria non volatile utilizzante transistori mos di selezione
KR102641744B1 (ko) 2017-01-20 2024-03-04 삼성전자주식회사 가변 저항 메모리 소자
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
KR102547658B1 (ko) * 2018-05-29 2023-06-27 에스케이하이닉스 주식회사 데이터 출력 버퍼 및 이를 포함하는 메모리 장치
JP2020042879A (ja) 2018-09-12 2020-03-19 キオクシア株式会社 磁気記憶装置
KR102480013B1 (ko) 2018-11-26 2022-12-22 삼성전자 주식회사 누설 전류를 보상하는 메모리 장치 및 이의 동작 방법
CN110021309B (zh) * 2019-03-26 2020-10-09 上海华力集成电路制造有限公司 Nand型rom
KR102522314B1 (ko) * 2020-03-24 2023-04-18 마이크론 테크놀로지, 인크. 단일 트랜지스터 드라이버들을 갖는 메모리 디바이스 및 메모리 디바이스 동작 방법
CN112365913B (zh) * 2020-09-29 2021-09-03 中天弘宇集成电路有限责任公司 3d nand闪存编程方法
CN113965195B (zh) * 2021-12-22 2022-03-25 芯昇科技有限公司 一种通用输入输出接口防漏电电路、芯片和电子设备

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038947B2 (en) 2002-12-19 2006-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Two-transistor flash cell for large endurance application
KR100519793B1 (ko) * 2003-01-06 2005-10-10 삼성전자주식회사 플래쉬 메모리 장치 및 이 장치의 프로그램 방법
JP2004326929A (ja) 2003-04-24 2004-11-18 Sony Corp 半導体記憶装置
CN100485807C (zh) * 2003-06-30 2009-05-06 富士通微电子株式会社 半导体存储器设备
WO2006018862A1 (ja) 2004-08-16 2006-02-23 Fujitsu Limited 不揮発性半導体メモリ
WO2008041306A1 (fr) 2006-09-29 2008-04-10 Fujitsu Microelectronics Limited Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé
WO2008041303A1 (fr) 2006-09-29 2008-04-10 Fujitsu Limited Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
KR101308048B1 (ko) 2007-10-10 2013-09-12 삼성전자주식회사 반도체 메모리 장치
US7885110B2 (en) * 2008-03-25 2011-02-08 Rao G R Mohan Random access memory with CMOS-compatible nonvolatile storage element and parallel storage capacitor
US8120959B2 (en) 2008-05-30 2012-02-21 Aplus Flash Technology, Inc. NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a programmable select gating transistor, and circuits and methods for operating same
US8004872B2 (en) * 2008-11-17 2011-08-23 Seagate Technology Llc Floating source line architecture for non-volatile memory
US8064247B2 (en) * 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8116153B2 (en) * 2009-02-17 2012-02-14 Freescale Semiconductor, Inc. Read only memory and method of reading same
US8331127B2 (en) * 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
KR20120010052A (ko) * 2010-07-23 2012-02-02 삼성전자주식회사 이퀄라이징 기능을 갖는 저항성 메모리 및 이를 포함하는 3차원 반도체 장치
US8315079B2 (en) * 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
JP5664105B2 (ja) * 2010-10-12 2015-02-04 富士通株式会社 半導体メモリおよびシステム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020042874A (ja) * 2018-09-11 2020-03-19 ローム株式会社 半導体記憶装置、および電子機器
CN111047967A (zh) * 2018-10-11 2020-04-21 京东方科技集团股份有限公司 一种显示面板及显示装置
CN111047967B (zh) * 2018-10-11 2022-02-08 京东方科技集团股份有限公司 一种显示面板及显示装置
US11695017B2 (en) 2018-10-11 2023-07-04 Boe Technology Group Co., Ltd. Array substrate, display panel, and display device

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