CN110910932A - 执行非对称写入操作的存储器装置和存储器单元写入方法 - Google Patents

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Abstract

可以提供一种存储器装置，其包括可变电阻存储器单元，所述可变电阻存储器单元包括可变电阻元件、第一单元晶体管和第二单元晶体管，可变电阻元件的第一端连接到位线，可变电阻元件的第二端、第一单元晶体管的第一端和第二单元晶体管的第一端连接到公共节点，第一单元晶体管的第二端和第二单元晶体管的第二端连接到源极线；和字线控制电路，其被配置为在第一写入操作中将连接到第二单元晶体管的栅电极的子字线与连接到第一单元晶体管的栅电极的字线分离，并被配置为在第二写入操作中将字线和子字线彼此连接。

Description

执行非对称写入操作的存储器装置和存储器单元写入方法
相关申请的交叉引用
本申请要求于2018年9月14日在韩国知识产权局提交的韩国专利申请No.10-2018-0110186的优先权，其公开内容通过引用整体并入本文。
技术领域
本文描述的发明构思的示例实施例涉及存储器装置，更具体地，涉及被配置为根据写入方向执行非对称写入操作的存储器装置。
背景技术
对可实现更高集成度和更大容量的非易失性半导体存储器装置的需求日益增加。非易失性半导体存储器装置的代表性示例是闪存，在便携式电子装置中将闪存用作存储器装置。正在开发具有随机可访问性和改进的性能特性的其他装置作为例如闪存的替代方案。使用可变电阻元件(例如，隧穿磁阻(TMR)层)的磁随机存取存储器(MRAM)是这种替代装置的一个示例。
针对可变电阻元件的写入操作包括位线写入操作和源极线写入操作，在位线写入操作和源极线写入操作中电流方向彼此不同。双向写入方案在对可变电阻存储器单元执行位线写入操作时可能引起过电流，并且在对可变电阻存储器单元执行源极线写入操作时可能由于可变电阻元件的电阻导致驱动能力降低，从而在存储器装置的耐久性和/或可靠性方面产生一些问题。
发明内容
本发明构思的一些示例实施例可以提供存储器装置，所述存储器装置被配置为在写入方向方面执行非对称写入操作。
根据示例实施例，可以提供一种存储器装置，其可以包括：可变电阻存储器单元，其包括可变电阻元件、第一单元晶体管和第二单元晶体管，所述可变电阻元件的第一端连接到位线，所述可变电阻元件的第二端、所述第一单元晶体管的第一端和所述第二单元晶体管的第一端连接到公共节点，所述第一单元晶体管的第二端和所述第二单元晶体管的第二端连接到源极线；和字线控制电路，其被配置为在第一写入操作中将连接到所述第二单元晶体管的栅电极的子字线与连接到所述第一单元晶体管的栅电极的字线分离，并且被配置为在第二写入操作中将所述字线和所述子字线彼此连接。
根据示例实施例，一种存储器装置，可以包括：可变电阻元件，其具有连接到位线的第一端；和字线控制电路，其被配置为选择第一路径和第二路径中的至少一个，所述可变电阻元件的第二端连接到源极线，所述源极线在所述第一路径和所述第二路径两者上。
根据示例实施例，一种写入存储器单元的方法，所述存储器单元包括可变电阻元件，所述可变电阻元件具有连接到位线的第一端和通过第一路径和第二路径中的至少一个连接到源极线的第二端，所述方法可以包括：确定针对所述存储器单元的写入操作是位线写入操作还是源极线写入操作；基于确定结果选择所述第一路径和所述第二路径中的至少一个；和通过所选择的至少一个路径执行所述位线写入操作或所述源极线写入操作。
附图说明
通过参考附图详细描述本发明构思的一些示例实施例，本发明构思的上述和其他目的和特征将变得显而易见。
图1是示出根据本公开的示例实施例的储存器装置的配置的图。
图2是示出图1的存储器装置的示例配置的图。
图3是示出图2的存储器单元阵列的配置的图。
图4是示出图2或图3的存储器单元的示例配置的图。
图5和图6是示出根据存储在图4的存储器单元中的数据确定的可变电阻元件的磁化方向的图。
图7示出说明位线写入操作和源极线写入操作的特性的图形。
图8示出说明位线写入操作和源极线写入操作的其他特性的图形。
图9是示出根据本公开的示例实施例的存储器装置的一部分的图。
图10至图11是示出图9的字线控制电路的示例配置的图。
图12是示出图10和图11的字线控制电路中包括的切换电路的图。
图13是示出根据本公开的示例实施例的电压输出表的图。
图14是示出根据本公开的示例实施例的非对称写入操作的流程图。
图15是示出根据本公开的示例实施例的存储器装置的电路图。
图16是示出根据本公开的示例实施例的电子系统的图。
具体实施方式
下面，可以详细且清楚地描述本发明构思的一些示例实施例，使得本领域普通技术人员容易实现本发明构思。
可以利用软件、硬件、或其组合来实现在具体实施方式中参考术语“部分”、“单元”、“模块”、“……件”、“……器”等描述的组件和图中所示的功能块。软件可以是机器代码、固件、嵌入式代码、或应用软件。硬件可以包括电气电路、电子电路、处理器、计算机、集成电路、集成电路核心、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件、或其组合。
虽然在示例实施例的描述中使用术语“相同”或“等同”，但应理解可能存在一些不精确。因此，当一个元件被称为与另一个元件相同时，应该理解，元件或值在期望的制造公差或操作公差范围(例如，±10％)内与另一元件或值相同。
当在本说明书中结合数值使用术语“约”或“基本上”时，旨在相关数值包括所述数值上下的制造公差或操作公差(例如，±10
％)。此外，当结合几何形状使用词语“一般地”和“基本上”时，旨在不要求几何形状的精度，但是形状的宽容度在本公开的范围内。
图1是示出根据本公开的示例实施例的储存器装置的配置的图。储存器装置10可以包括控制器12和存储器装置14。虽然图中未示出，但是储存器装置10还可以包括缓冲器，该缓冲器临时存储从存储器装置14读取的数据或将要存储在存储器装置14中的数据。
控制器12可以控制存储器装置14的读取操作和写入操作。为此，控制器12可以将命令CMD、地址ADDR和控制信号CTRL发送到存储器装置14。响应于从控制器12接收的信号，存储器装置14可以存储来自控制器12的数据“DATA”或者将数据提供给控制器12。此外，控制器12可以产生用于将要存储在存储器装置14中的写入数据的错误校正码，并且可以对从存储器装置14读取的读取数据执行错误检测和校正。
存储器装置14可以被配置为存储和输出数据。存储器装置14可以包括通过使用例如可变电阻元件实现的存储器单元。可变电阻元件可以指根据可变电阻值确定数据的元件。
在示例实施例中，存储器装置14可以包括自旋转移矩磁阻RAM(STT-MRAM)单元。在这种情况下，存储器装置14中包括的每个存储器单元可以包括具有磁性材料的磁隧道结(MTJ)元件。
在示例实施例中，存储器装置14可以包括相变随机存取存储器(PRAM)单元。在这种情况下，存储器装置14中包括的每个存储器单元可以包括由相变材料形成的元件。例如，相变材料可以包括含有锗(Ge)、锑(Sb)、和/或碲(Te)的硫族化物材料(即，GST材料)。
在示例实施例中，存储器装置14可以包括电阻RAM(ReRAM)。在这种情况下，存储器装置14中包括的每个存储器单元可以包括由钙钛矿和/或过渡金属氧化物形成的元件。
然而，根据本发明构思的存储器装置14不限于上述元件。本公开的存储器装置14可以被理解为包括根据可变电阻值确定数据的各种可变电阻元件。为了便于描述，可以在说明书中使用术语“可变电阻元件VR”，然而，该术语应该被理解为包括上述各种元件。
同时，储存器装置10可以与主机装置一起构成电子装置。例如，电子装置可以是智能手机或可穿戴装置。在这种情况下，主机装置可以执行操作(例如，读取操作和写入操作)以操作储存器装置10。
例如，主机装置可以包括主处理器(例如，中央处理单元(CPU)或应用处理器(AP))、专用处理器(例如，图形处理单元(GPU)或调制器/解调器(调制解调器))或图像传感器。
图2是示出图1的存储器装置14的示例配置的图。存储器装置100包括存储器单元阵列110、行解码器120、列解码器130、字线控制电路140、写入驱动器和读出放大器150、数据缓冲器160、和控制逻辑170。
存储器单元阵列110可以包括利用可变电阻元件实现的可变电阻存储器单元。如上所述，可变电阻存储器单元可以包括STT-MRAM单元、PRAM单元、ReRAM单元等。然而，在实施例中，假设存储器单元阵列110包括STT-MRAM单元。
存储器单元阵列110中的每个存储器单元MC可以被配置为执行非对称写入操作。为此，每个存储器单元MC可以包括一个可变电阻元件和两个单元晶体管。在每个存储器单元MC中，两个单元晶体管各自可以连接到字线WL和子字线WL'。例如，在位线写入操作中，可以关于存储器单元MC驱动字线WL和子字线WL'中的一个。在源极线写入操作中，可以关于存储器单元MC驱动字线WL和子字线WL'两者。稍后将更全面地描述本公开的存储器单元MC的结构和非对称写入操作。
行解码器120可以接收行地址RA和行控制信号R_CTRL，并且可以对行地址RA进行解码。行解码器120可以基于行地址RA和行控制信号R_CTRL来选择并驱动连接到执行读取操作或写入操作的存储器单元MC的字线WL。也就是说，行解码器120可以向字线WL提供驱动电压。
列解码器130可以接收列地址CA和列控制信号C_CTRL，并且可以对列地址CA进行解码。列解码器130可以基于列地址CA和列控制信号C_CTRL来选择并驱动连接到执行读取操作或写入操作的存储器单元MC的位线BL和源极线SL。
字线控制电路140可以基于字线控制信号WL_CTRL来支持非对称写入操作。例如，在位线写入操作中，字线控制电路140可以执行切换操作，使得字线WL被驱动。在源极线写入操作中，字线控制电路140可以执行切换操作，使得字线WL和子字线WL'被驱动。
在写入操作中，写入驱动器和读出放大器150可以将写入数据提供给由行解码器120和列解码器130选择的存储器单元。写入驱动器和读出放大器150可以从数据缓冲器160接收数据，并且可以基于所接收的数据来驱动连接到列解码器130的位线BL和/或源极线SL。也就是说，写入驱动器和读出放大器150可以向位线BL和/或源极线SL提供驱动电压(例如，位线电压或源极线电压)。
在读取操作中，写入驱动器和读出放大器150可以感测存储在由行解码器120和列解码器130选择的存储器单元中的数据。例如，写入驱动器和读出放大器150可以比较连接到所选择的存储器单元的位线BL的电压和参考位线(未示出)的电压，并且可以放大与比较结果相对应的差。写入驱动器和读出放大器150可以将与被放大的差相对应的电压锁存并且可以确定数据。
数据缓冲器160可以存储从外部接收的写入数据或从存储器单元阵列110读取的读取数据。数据缓冲器160可以包括用于将写入数据反串行化的解串器(deserializer)(未示出)和用于将读取数据串行化的串行器(serializer)(未示出)。
控制逻辑170可以对从外部接收的命令进行解码。例如，控制逻辑170可以对激活命令、写入命令、读取命令、预充电命令等进行解码。例如，控制逻辑170可以基于用于控制行解码器120的激活命令或预充电命令生成行控制信号R_CTRL。例如，控制逻辑170可以基于用于控制列解码器130的写入命令或读取命令生成列控制信号C_CTRL。例如，控制逻辑170可以基于用于控制字线控制电路140的写入命令生成字线控制信号WL_CTRL。
图3是示出图2的存储器单元阵列110的配置的图。
存储器单元阵列110可以包括沿行方向和列方向布置的多个存储器单元MC。每个存储器单元MC可以包括可变电阻元件VR和两个单元晶体管CT1和CT2。在实施例中，可变电阻元件VR是磁隧道结元件。根据一些示例实施例，可变电阻元件VR不限于磁隧道结元件，只要可变电阻元件VR的电阻值随着提供给可变电阻元件VR的电流(或电压)的大小和方向而变化即可。即使没有向可变电阻元件VR提供电流(或电压)，也可以保持电阻值。也就是说，可变电阻元件VR可以具有非易失性特性。
存储器单元MC可以具有两个单元晶体管CT1和CT2共享一个可变电阻元件VR的结构。可变电阻元件VR的一端(或第一端)可以连接到位线(例如，BLn)，并且可变电阻元件VR的另一端(或第二端)可以连接到单元晶体管CT1的一端和单元晶体管CT2的一端。单元晶体管CT1的另一端和单元晶体管CT2的另一端可以连接到源极线(例如，SLn)。第一单元晶体管CT1的栅电极可以连接到字线(例如，WL1)，并且第二单元晶体管CT2的栅电极可以连接到子字线(例如，WL1')。可以通过经由相应的字线和/或相应的子字线提供的信号来接通或断开单元晶体管CT1和CT2中的每一个。
同时，字线WL1至WLm可以通过字线控制电路140(参考图2)连接到行解码器120(参考图2)。如稍后将描述的，在字线控制信号WL_CTRL(参见图2)的控制下，子字线WL1'至WLm'可以分别连接到字线WL1至WLm。例如，在位线写入操作中，子字线WL1'至WLm'可以不分别连接到字线WL1至WLm。在源极线写入操作中，子字线WL1'至WLm'可以分别连接到字线WL1至WLm。
图4是示出图2或图3的存储器单元MC的示例配置的图。存储器单元MC可以包括可变电阻元件VR和单元晶体管CT1和CT2。
第一单元晶体管CT1的栅电极可以连接到字线(例如，第一字线WL1)，并且第一单元晶体管CT1的一端可以通过可变电阻元件VR连接到位线(例如，第一位线BL1)。第一单元晶体管CT1的另一端可以连接到源极线(例如，第一源极线SL1)。
第二单元晶体管CT2的栅电极可以连接到子字线(例如，第一子字线WL1')，并且第二单元晶体管CT2的一端可以通过可变电阻元件VR连接到位线(例如，第一位线BL1)。第二单元晶体管CT2的另一端可以连接到源极线(例如，第一源极线SL1)。
可变电阻元件VR可以包括钉扎层PL、自由层FL、以及插入在钉扎层PL和自由层FL之间的阻挡层BL(或隧穿层)。钉扎层PL的磁化方向可以是固定的，并且自由层FL的磁化方向可以根据条件与钉扎层PL的磁化方向相同或相反。存储器单元MC还可以包括例如用于固定钉扎层PL的磁化方向的反铁磁层(未示出)。
自由层FL可以包括磁化方向可变的材料。可以通过从存储器单元MC的外部和/或内部提供的电/磁因子来改变自由层FL的磁化方向。自由层FL可以包括含有钴(Co)、铁(Fe)、和镍(Ni)中的至少一种的铁磁材料。例如，自由层FL可以包括FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO、和Y3Fe5O12中的至少一种。
阻挡层BL可以具有比自旋扩散距离更薄的厚度。阻挡层BL可以包括非磁性材料。例如，阻挡层BL可以包括以下各项中的至少一种：镁(Mg)、钛(Ti)、铝(Al)、镁锌(MgZn)的氧化物或镁硼(MgB)的氧化物、和钛(Ti)的氮化物或钒(V)的氮化物。
钉扎层PL可以具有由反铁磁层固定的磁化方向。钉扎层PL可以包括铁磁材料。例如，钉扎层PL可以包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO、和Y3Fe5O12中的至少一种。
反铁磁层(未示出)可包括反铁磁材料。例如，反铁磁层可以包括PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO、和Cr中的至少一种。
在与存储器单元MC相关联的读取操作中，可以将逻辑高电平的电压施加到第一字线WL1，因此可以导通第一单元晶体管CT1。为了测量可变电阻元件VR的电阻值，可以在第一位线BL1和第一源极线SL1之间提供读取电流。可以基于测量的电阻值来确定存储在可变电阻元件VR中的数据。
在与存储器单元MC相关联的写入操作中，可以将逻辑高电平的电压施加到第一字线WL1或者可以将逻辑高电平的电压施加到第一字线WL1和第一子字线WL1'，并且因此，可以导通第一单元晶体管CT1或者可以导通第一单元晶体管CT1和第二单元晶体管CT2。为了改变可变电阻元件VR的电阻值，可以在第一位线BL1和第一源极线SL1之间提供写入电流。
图5和图6是示出根据存储在图4的存储器单元中的数据确定的可变电阻元件VR的磁化方向的图。
在示例实施例中，图5示出了位线写入操作。在位线写入操作中，当将位线电压施加到第一位线BL1并且将地电压施加到第一源极线SL1时，第一写入电流I1可以流动。在这种情况下，自由层FL的磁化方向和钉扎层PL的磁化方向可以变为彼此相同(即，平行(inparallel))，因此，可变电阻元件VR的电阻值可以减小。例如，位线写入操作可以对应于逻辑“0”的编程操作。
在示例实施例中，图6示出了源极线写入操作。在源极线写入操作中，当将源极线电压施加到第一源极线SL1并且将地电压施加到第一位线BL1时，第二写入电流I2可以流动。在这种情况下，自由层FL的磁化方向和钉扎层PL的磁化方向可以变为彼此相反(即，反平行(anti-parallel))，因此，可变电阻元件VR的电阻值可以增大。例如，源极线写入操作可以对应于逻辑“1”的编程操作。
存储器单元的数据可以根据由写入驱动器和读出放大器150(参见图2)驱动的写入电流的方向，在第一值(例如，逻辑“0”)和第二值(例如，逻辑“1”)之间切换。例如，在第二写入电流I2被施加到存储第一值的存储器单元的情况下，存储在存储器单元中的值可以从第一值切换到第二值。相反，在第一写入电流I1被施加到存储第二值的存储器单元的情况下，存储在存储器单元中的值可以从第二值切换到第一值。
照惯例，在与包括一个单元晶体管和一个可变电阻元件VR的存储器单元相关联的源极线写入操作中，单元晶体管的栅极-源极电压可能由于连接到单元晶体管的源电极的可变电阻元件VR的电阻而减小，从而导致源极线写入操作中的电流驱动能力t的降低。
如图5和图6中所示，两个单元晶体管CT1和CT2可用于增加源极线写入操作期间的电流驱动能力。然而，使用两个单元晶体管CT1和CT2可能在位线写入操作中产生过电流。这可能导致不期望的过度功耗、由于反跳切换(back hopping switching)引起的写入错误、和/或耐久性的降低。
图7示出说明位线写入操作和源极线写入操作的特性的图形。为了更好地理解，将一起参考图5给出描述。
在示例实施例中，将第一值(例如，逻辑“0”)编程到存储器单元的操作可以对应于位线写入操作，并且将第二值(例如，逻辑“1”)编程到存储器单元的操作可以对应于源极线写入操作。
在位线写入操作中，为了将第一值(例如，逻辑“0”)编程到存储器单元的目的，可以在从t1到t2的时间期间施加阈值或更大的电流。在图7中，图形的水平轴表示将第一值编程到存储器单元所花费的时间。在图7中，图形的竖直轴表示将第一值编程到存储器单元所使用的电流值。与阴影框的面积相对应的电荷量可以足以执行位线写入操作，或者可以足以从第二值(例如，逻辑“1”)切换到第一值(例如，逻辑“0”)。
在位线写入操作中待施加到第一位线BL的写入电压被设置为参考电压的情况下，由于如上所述的单元晶体管CT1和CT2的栅极-源极电压的减小，参考电压可能不足以执行源极线写入操作。这在概念上示出为第二写入电流I2的值低于源极线写入操作中的阈值。
图8示出说明位线写入操作和源极线写入操作的其他特性的图形。为了更好地理解，将一起参考图6给出描述。
在示例实施例中，将第一值(例如，逻辑“0”)编程到存储器单元的操作可以对应于位线写入操作，并且将第二值(例如，逻辑“1”)编程到存储器单元的操作可以对应于源极线写入操作。
在源极线写入操作中被施加到源极线SL1以成功编程第二值(例如，逻辑“1”)的写入电压被设置为参考电压的情况下，参考电压对于执行位线写入操作可能是过度的。这在概念上示出为第一写入电流I1的值超过位线写入操作中的阈值(例如，阴影部分)。过电流可能导致不期望的过度功耗、由于反跳切换引起的写入错误、和/或耐久性的降低。
图9是示出根据本公开的示例实施例的存储器装置的一部分的图。为了简化说明，示出了字线控制电路140和一个存储器单元。
存储器单元可以包括可变电阻元件VR和单元晶体管CT1和CT2。在图9中，“N”表示可变电阻元件VR、第一单元晶体管CT1、和第二单元晶体管CT2共同连接到的公共节点。穿过第一位线BL1、可变电阻元件VR、公共节点“N”、第一单元晶体管CT1、和第一源极线SL1的路径可以被称为“第一路径”。穿过第一位线BL1、可变电阻元件VR、公共节点“N”、第二单元晶体管CT2、和第一源极线SL1的路径可以被称为“第二路径”。
字线控制电路140可以被配置为控制单元晶体管CT1和CT2。在示例实施例中，字线控制电路140可以包括切换元件SW，切换元件SW被配置为在字线控制信号WL_CTRL的控制下被切换。例如，切换元件SW可以包括但不限于一个或多个晶体管。
在位线写入操作中，字线控制电路140可以控制单元晶体管CT1和CT2，使得仅导通单元晶体管CT1和CT2中的一个。例如，在位线写入操作中可以通过适当地切换切换元件SW，将电源电压VSS提供到第二单元晶体管CT2的栅电极。这里，电源电压VSS可以是用于关断第二单元晶体管CT2的电压(例如，地电压)。
由于仅导通单元晶体管CT1和CT2中的一个单元晶体管(例如，第一单元晶体管CT1)，因此电流仅流过第一路径。也就是说，由于与单元晶体管CT1和CT2两者都导通并因此电流流过第一路径和第二路径的情况相比，少量电流流动，因此可以减轻或防止从第一位线BL1到可变电阻元件VR的过电流。
在源极线写入操作中，字线控制电路140可以控制单元晶体管CT1和CT2，使得单元晶体管CT1和CT2两者都导通。例如，在源极线写入操作中通过适当地切换切换元件SW，第一子字线WL1'可以连接到第一字线WL1，并且字线电压可以被提供到单元晶体管CT1和CT2的栅电极。这里，字线电压可以是足以导通单元晶体管CT1和CT2的电压。
当单元晶体管CT1和CT2两者都导通时，电流流过第一路径和第二路径两者。因为从第一源极线SL1流到可变电阻元件VR的电流的强度增加，所以可以减轻或防止由于单元晶体管CT1和CT2的栅极-源极电压的降低导致的驱动能力的降低。
同时，字线控制电路140在图2和图9中被示出为独立于行解码器120的组件。然而，根据一些示例实施例，字线控制电路140可以被包括在行解码器120中。也就是说，可以将字线控制电路140和行解码器120实现为一个组件的各功能单元。
图10至图11是示出图9的字线控制电路的示例配置的图。在示例实施例中，字线控制电路140包括电平移位器142、第一控制晶体管TR1、和第二控制晶体管TR2。
电平移位器142可以被配置为将第一电源电压VDD移位到适当的电压电平。这里，适当的电压电平可以意味着适合于导通或关断控制晶体管TR1和TR2的电压电平。例如，第一电源电压VDD可以是将要供应给第一位线BL1的位线电压。电平移位器142可以将位线电压移位到将要供应给第一字线WL1的字线电压的电平。电平移位器142可以被配置为接收和输出第二电源电压VSS，而不对其进行修改。在这种情况下，第二电源电压VSS可以是地电压。将经移位的电压通过公共线CL施加到第一控制晶体管TR1的栅电极和/或第二控制晶体管TR2的栅电极。
第一控制晶体管TR1的栅电极和第二控制晶体管TR2的栅电极可以连接到电平移位器142的输出端子。第一控制晶体管TR1的一端可以连接到第一字线WL1，并且第二控制晶体管TR2的一端可以连接到第二电源电压VSS。第一控制晶体管TR1的另一端和第二控制晶体管TR2的另一端可以共同连接到第一子字线WL1'。第一字线WL1可以连接到第一单元晶体管CT1的栅电极，并且第一子字线WL1'可以连接到第二单元晶体管CT2的栅电极。例如，第一控制晶体管TR1可以是PMOS晶体管，并且第二控制晶体管TR2可以是NMOS晶体管。
在图10中示出了字线控制电路140在位线写入操作中的操作。如上所述，根据本公开的位线写入操作，仅导通单元晶体管CT1和CT2中的一个晶体管(例如，第一单元晶体管CT1)，以减轻或防止第一写入电流I1的水平变得过高。
电平移位器142可以将第一电源电压VDD移位到适当的电压电平(例如，字线电压)。当将经移位的电压施加到第一控制晶体管TR1的栅电极时，可以关断第一控制晶体管TR1。在这种情况下，第一字线WL1可以与第一子字线WL1'电分离(或隔离)。同样地，可以将第二电源电压VSS施加到第二单元晶体管CT2的栅电极，因此可以关断第二单元晶体管CT2。
此外，当第一控制晶体管TR1被关断时，提供给第一字线WL1的字线电压仅被施加到第一单元晶体管CT1，因此第一单元晶体管CT1导通。这样，第一写入电流I1通过第一单元晶体管CT1流到第一源极线SL1，而不流过第二单元晶体管CT2。
在图11中，示出了字线控制电路140在源极线写入操作中的操作。如上所述，根据本公开的源极线写入操作，可以导通全部单元晶体管CT1和CT2以减轻或防止第二写入电流I2的水平降低。
电平移位器142可以接收和输出第二电源电压VSS。当将第二电源电压VSS施加到第二控制晶体管TR2的栅电极时，可以关断第二控制晶体管TR2。在这种情况下，第一子字线WL1'与第二电源电压VSS电分离(或隔离)。此外，当将第二电源电压VSS施加到第一控制晶体管TR1的栅电极时，可以导通第一控制晶体管TR1。在这种情况下，字线WL1可以与第一子字线WL1'电连接。
通过第一字线WL1供应的字线电压可以被施加到第一单元晶体管CT1的栅电极，因此可以导通第一单元晶体管CT1。此外，因为通过第一字线WL1供应的字线电压通过第一子字线WL1'被施加到第二单元晶体管CT2的栅电极，因此可以导通第二单元晶体管CT2。因此，第二写入电流I2可以通过第一单元晶体管CT1和第二单元晶体管CT2流到第一位线BL1。
设置在字线控制电路140中的电平移位器142不限于图10和图11中所示的电平移位器，而是可以是被配置为改变电压电平的各种逻辑元件(例如，反相器和反相器链)中的一种。
图12是示出图10和图11的字线控制电路中包括的切换电路的图。为了更好地理解，将图10和图11的电平移位器142和公共线CL一起示出。为了更好地理解，将一起参考图10和图11给出描述。
切换电路144可以被配置为响应于字线控制信号WL_CTRL选择第一电源电压VDD或第二电源电压VSS。例如，可以通过使用晶体管或多路复用器来不同地实现切换电路144。在示例实施例中，在执行位线写入操作的情况下，切换电路144可以选择并输出第一电源电压VDD。相反，在执行源极线写入操作的情况下，切换电路144可以选择并输出第二电源电压VSS。
在示例实施例中，切换电路144可以被实现为字线控制电路140的一部分。在另一示例实施例中，切换电路144可以与字线控制电路144分离地实现。
图13是示出根据本公开的示例实施例的电压输出表的图。为了更好地理解，将一起参考图10和11给出描述。
在该表中，最上面的行指示字线WL、公共线CL、子字线WL'、位线BL、和源极线SL的电压。图10和图11中示出的第一字线WL1、第一位线BL1、和第一源极线SL1可以被理解为分别对应于字线WL、位线BL、和源极线SL。在该表中，最左边的列指示未被选择的存储器单元Unsel、源极线写入操作、和位线写入操作。
控制逻辑170可以基于从外部(例如，主机)接收的命令CMD来生成字线控制信号WL_CTRL。字线控制信号WL_CTRL可以包括执行本公开的位线写入操作和源极线写入操作所需的各种信息。例如，如上所述，字线控制信号WL_CTRL可以控制控制晶体管TR1和TR2，使得在位线写入操作中第一控制晶体管TR1被关断并且第二控制晶体管TR2被导通。字线控制信号WL_CTRL可以控制控制晶体管TR1和TR2，使得在源极线写入操作中第一控制晶体管TR1被导通并且第二控制晶体管TR2被关断。
控制逻辑170可以基于图13中所示的电压表来控制字线WL、位线BL、和源极线SL。在示例实施例中，图13中所示的表可以被存储在设置在控制逻辑170中的单独的寄存器中或可以被存储在存储器装置14(参见图1)的单独区域中。
参考表中的源极线写入操作，在源极线写入操作中，源极线电压VSL和地电压GND可以分别被施加到源极线SL和位线BL。而且，字线电压VWL可以被施加到所选择的存储器单元的字线WL和子字线WL'。如参考图11所述，因为第二电源电压VSS(例如，地电压GND)通过公共线CL被施加到第二控制晶体管TR2并且因此第二控制晶体管TR2被关断，所以字线电压VWL可以被施加到子字线WL'。
同时，参考表中的位线写入操作，在位线写入操作中，位线电压VBL和地电压GND可以分别被施加到位线BL和源极线SL。而且，字线电压VWL和地电压GND可以分别被施加到所选择的存储器单元的字线WL和子字线WL'。如参考图10所述，因为经移位的第一电源电压(例如，字线电压)通过公共线CL被施加到第二控制晶体管TR2并且因此第二控制晶体管TR2被导通，所以第二电源电压VSS(例如，地电压GND)被施加到子字线WL'。
如上所述，根据本公开的非对称写入操作，可以减轻或防止位线写入操作中的流到位线的过电流，并且可以减轻或防止源极线写入操作中的驱动能力的降低。
图14是示出根据本公开的示例实施例的非对称写入操作的流程图。为了更好地理解，将一起参考图9给出描述。图9中示出的第一字线WL1、第一位线BL1、第一源极线SL可以被理解为分别对应于图14中示出的字线WL、位线BL、源极线SL。
在操作S110中，选择目标存储器单元。可以通过根据从外部接收的地址驱动连接到目标存储器单元的位线和源极线来选择目标存储器单元。
在操作S120中，确定目标存储器单元的写入操作是位线写入操作还是源极线写入操作。在确定写入操作是位线写入操作的情况下，执行操作S130，并且在确定写入操作是源极线写入操作的情况下，执行操作S150。
在操作S130中，可以仅导通连接到可变电阻元件VR的单元晶体管CT1和CT2中的一个。在示例实施例中，可以通过适当地切换字线控制电路140的切换元件SW，将用于关断第二单元晶体管CT2的第二电源电压VSS施加到第二单元晶体管CT2。
在操作S140中，可以将位线电压VBL施加到位线BL，并且可以将地电压GND施加到源极线SL。因为仅导通单元晶体管CT1和CT2中的一个，因此可以减轻或防止当电流流过两个单元晶体管CT1和CT2时可能产生的过电流。
在操作S150中，可以导通连接到可变电阻元件VR的单元晶体管CT1和CT2两者。在示例实施例中，通过适当地切换字线控制电路140的切换元件SW，字线WL可以与子字线WL'电连接，因此字线电压可以被施加到单元晶体管CT1的栅电极和单元晶体管CT2的栅电极。
在操作S160中，可以将地电压GND施加到位线BL，并且可以将源极线电压VSL施加到源极线SL。当导通全部单元晶体管CT1和CT2时，可以减轻或防止当电流仅流过一个单元晶体管时可能发生的驱动能力不足。
图15是示出根据本公开的示例实施例的存储器装置的电路图。存储器装置100可以包括沿行方向和列方向布置的存储器单元以及字线控制电路140。通过上述示例实施例来描述图15中所示的组件的布局和连接关系，因此，为避免冗余将省略额外的描述。
图16是示出根据本公开的示例实施例的电子系统1000的图。
电子系统1000可以包括至少一个处理器1100、通信模块1200、工作存储器1300、储存器装置1400、用户接口1500和总线1600。例如，电子系统1000可以是诸如台式计算机、膝上型计算机、平板计算机、智能电话、可穿戴装置、视频游戏控制台、工作站、服务器和电动车辆的电子装置之一。
处理器1100可以控制电子系统1000的整体操作。处理器1100可以处理各种算术运算和/或逻辑运算。处理器1100可以包括专用集成电路(ASIC)、现场可编程门阵列(FPGA)、专用微处理器、微处理器等。例如，处理器1100可以包括一个或多个处理器核心并且可以利用通用处理器、专用处理器或应用程序处理器来实现。
通信模块1200可以与电子系统1000的外部装置/系统通信。例如，通信模块1200可以是独立于处理器1100制造的功能块、电路或半导体芯片。在利用应用处理器来实现处理器1100的情况下，通信模块1200的功能的至少一部分可以被合并在应用处理器1100中。
例如，通信模块1200可以支持各种无线通信协议(例如，长期演进(LTE)、全球微波接入互操作性(WiMax)、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、无线保真(Wi-Fi)和射频识别(RFID))中的至少一种，和/或各种有线通信协议(例如，传输控制协议/互联网协议(TCP/IP)、通用串行总线(USB)和火线(Firewire))中的至少一种。
工作存储器1300可以存储将要用于电子系统1000的操作的数据。例如，工作存储器1300可以临时存储由处理器1100处理或将要由处理器1100处理的数据。例如，工作存储器1300可以包括易失性存储器(例如，动态随机存取存储器(DRAM)或同步DRAM(SDRAM))和/或非易失性存储器(例如，相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)或铁电RAM(FRAM))。
储存器装置1400可以包括一个或多个存储器装置和控制器。储存器装置1400的存储器装置可以存储数据而不管电源。例如，储存器装置1400可以包括非易失性存储器(例如，闪存、PRAM、MRAM、ReRAM、或FRAM)。例如，储存器装置1400可以包括储存介质(例如，固态驱动器(SSD)、可移动储存器或嵌入式储存器)。
具体地，在工作存储器1300或储存器装置1400包括本公开的可变电阻存储器(例如，MRAM、PRAM、或ReRAM)的情况下，工作存储器1300或储存器装置1400可以被配置为执行本公开的非对称写入操作。这样，可以减轻或防止在位线写入操作中可能产生的过电流和在源极线写入操作中可能发生的驱动能力不足，因此，可以提高写入操作的可靠性。
用户接口1500可以执行用户和电子系统1000之间的通信仲裁。例如，用户接口1500可以包括输入接口(例如，键盘、鼠标、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器和/或振动传感器)。例如，用户接口1500可以包括输出接口(例如，液晶显示(LCD)装置、发光二极管(LED)显示装置、有机LED(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、扬声器或马达)。
总线1600可以提供电子系统1000的组件之间的通信路径。电子系统1000的组件可以基于总线1600的总线格式彼此交换数据。例如，总线格式可以包括以下各种接口协议中的一种或多种：例如，USB、小型计算机系统接口(SCSI)、外围组件互连快速(PCIe)、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)、集成驱动器电子电路(IDE)、增强型IDE(EIDE)、非易失性存储器快速(NVMe)或通用闪存(UFS)。
本公开提供了一种存储器装置，其减轻或防止位线写入操作中过电流的发生和/或减轻或防止源极线写入操作中的驱动能力的降低。
尽管已经参考本发明构思的一些示例实施例描述了本发明构思，但是对于本领域普通技术人员显而易见的是，在不脱离如所附权利要求所述的本发明构思的精神和范围的情况下，可以对本发明构思进行各种改变和修改。

Claims (20)

1.一种存储器装置，包括：
可变电阻存储器单元，其包括可变电阻元件、第一单元晶体管和第二单元晶体管，所述可变电阻元件的第一端连接到位线，所述可变电阻元件的第二端、所述第一单元晶体管的第一端和所述第二单元晶体管的第一端连接到公共节点，所述第一单元晶体管的第二端和所述第二单元晶体管的第二端连接到源极线；和
字线控制电路，其被配置为在第一写入操作中将连接到所述第二单元晶体管的栅电极的子字线与连接到所述第一单元晶体管的栅电极的字线分离，并且被配置为在第二写入操作中将所述字线和所述子字线彼此连接。
2.根据权利要求1所述的存储器装置，其中，所述字线控制电路包括：
第一控制晶体管，其被配置为响应于第一电源电压而被关断，使得所述字线和所述子字线彼此分离，并且响应于第二电源电压而被导通，使得所述字线连接到所述子字线，和
第二控制晶体管，其被配置为响应于所述第一电源电压而被导通，使得所述第二电源电压被供应到所述第二单元晶体管的栅电极，并且响应于所述第二电源电压而被关断，使得所述第二电源电压不被供应到所述第二单元晶体管的栅电极。
3.根据权利要求2所述的存储器装置，其中，所述字线控制电路还包括电平移位器，所述电平移位器被配置为接收和移位所述第一电源电压或所述第二电源电压，并且将经移位的电压输入到所述第一控制晶体管的栅电极和所述第二控制晶体管的栅电极两者。
4.根据权利要求3所述的存储器装置，其中，当所述经移位的电压基于所述第一电源电压时，所述经移位的电压的电平与施加到所述字线的字线电压的电平相同。
5.根据权利要求2所述的存储器装置，其中，所述第一控制晶体管是PMOS晶体管，并且所述第二控制晶体管是NMOS晶体管。
6.根据权利要求1所述的存储器装置，还包括：
行解码器，其被配置为提供用于驱动所述字线的字线电压；和
写入驱动器和读出放大器，其被配置为产生用于驱动所述位线的位线电压或用于驱动所述源极线的源极线电压。
7.根据权利要求6所述的存储器装置，其中，所述存储器装置被配置为使得：
在所述第一写入操作中，所述位线电压被施加到所述位线并且地电压被施加到所述源极线；并且
在所述第二写入操作中，所述源极线电压被施加到所述源极线并且所述地电压被施加到所述位线。
8.根据权利要求1所述的存储器装置，其中，所述可变电阻元件包括：
自由层，其具有可变的磁化方向；
钉扎层，其具有固定的磁化方向；和
阻挡层，其位于所述自由层和所述钉扎层之间。
9.一种存储器装置，包括：
可变电阻元件，其具有连接到位线的第一端；和
字线控制电路，其被配置为选择第一路径和第二路径中的至少一个，所述可变电阻元件的第二端连接到源极线，所述源极线在所述第一路径和所述第二路径两者上。
10.根据权利要求9所述的存储器装置，其中，
所述第一路径包括第一单元晶体管，所述第一单元晶体管具有连接到字线的栅电极，和
所述第二路径包括第二单元晶体管，所述第二单元晶体管具有连接到子字线的栅电极。
11.根据权利要求10所述的存储器装置，其中，所述存储器装置被配置为使得：
在第一写入操作中，所述第一单元晶体管被导通以启用所述第一路径，并且
在第二写入操作中，所述第一单元晶体管和所述第二单元晶体管被导通以启用所述第一路径和所述第二路径两者。
12.根据权利要求11所述的存储器装置，其中，所述存储器装置被配置为使得：
在所述第一写入操作中，位线电压被施加到所述位线并且地电压被施加到所述源极线，并且
在所述第二写入操作中，源极线电压被施加到所述源极线并且所述地电压被施加到所述位线。
13.根据权利要求10所述的存储器装置，其中，
所述字线控制电路包括第一控制晶体管和第二控制晶体管，
所述第一控制晶体管被配置为响应于第一电源电压而被关断，使得所述字线与所述子字线分离，并且响应于第二电源电压而被导通，使得所述字线连接到所述子字线，并且
所述第二控制晶体管被配置为响应于所述第一电源电压而被导通，使得所述第二电源电压被供应到所述第二单元晶体管的栅电极，并且响应于所述第二电源电压而被关断，使得所述第二电源电压不被供应到所述第二单元晶体管的栅电极。
14.根据权利要求13所述的存储器装置，其中，所述字线控制电路还包括电平移位器，所述电平移位器被配置为接收和移位所述第一电源电压或所述第二电源电压，并且将经移位的电压输入到所述第一控制晶体管的栅电极和所述第二控制晶体管的栅电极。
15.根据权利要求14所述的存储器装置，其中，当所述经移位的电压基于所述第一电源电压时，所述经移位的电压的电平与施加到所述字线的字线电压的电平相同。
16.根据权利要求9所述的存储器装置，其中，所述可变电阻元件包括：
自由层，其具有可变的磁化方向；
钉扎层，其具有固定的磁化方向；和
阻挡层，其位于所述自由层和所述钉扎层之间。
17.一种写入存储器单元的方法，所述存储器单元包括可变电阻元件，所述可变电阻元件具有连接到位线的第一端和通过第一路径和第二路径中的至少一个连接到源极线的第二端，所述方法包括：
确定针对所述存储器单元的写入操作是位线写入操作还是源极线写入操作；
基于确定结果选择所述第一路径和所述第二路径中的至少一个；和
通过所选择的所述第一路径和所述第二路径中的至少一个执行所述位线写入操作或所述源极线写入操作。
18.根据权利要求17所述的方法，其中，所述选择包括：
响应于指示所述写入操作是所述位线写入操作的确定结果，通过被配置为控制所述第一路径和所述第二路径的字线控制电路来选择所述第一路径；和
响应于指示所述写入操作是所述源极线写入操作的确定结果，通过所述字线控制电路来选择所述第一路径和所述第二路径。
19.根据权利要求18所述的方法，其中，当执行所述位线写入操作时，响应于指示所述写入操作是所述位线写入操作的确定结果，将位线电压施加到所述位线并将地电压施加到所述源极线，并且
当执行所述源极线写入操作时，响应于指示所述写入操作是所述源极线写入操作的确定结果，将源极线电压施加到所述源极线并将所述地电压施加到所述位线。
20.根据权利要求17所述的方法，其中，所述可变电阻元件包括：
自由层，其具有可变的磁化方向；
钉扎层，其具有固定的磁化方向；和
阻挡层，其位于所述自由层和所述钉扎层之间。
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