KR20200031315A - 쓰기 방향에 따른 비대칭 쓰기 동작을 실행하도록 구성되는 메모리 장치 - Google Patents
쓰기 방향에 따른 비대칭 쓰기 동작을 실행하도록 구성되는 메모리 장치 Download PDFInfo
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Abstract
가변 저항 메모리 셀과 워드 라인 제어 회로를 포함하는 메모리 장치가 개시된다. 가변 저항 메모리 셀은 일단이 비트 라인에 연결되고 타단이 공통 노드에 연결되는 가변 저항 소자, 그리고 일단들이 공통 노드에 연결되고 타단들이 소스 라인에 연결되는 제 1 셀 트랜지스터 및 제 2 셀 트랜지스터를 포함한다. 워드 라인 제어 회로는 제 1 쓰기 동작 시 제 1 셀 트랜지스터의 게이트 전극에 연결되는 워드 라인과 제 2 셀 트랜지스터의 게이트 전극에 연결되는 서브 워드 라인을 서로 연결하고, 제 2 쓰기 동작 시 워드 라인과 서브 워드 라인을 서로 차단한다.
Description
본 발명은 메모리 장치에 관한 것으로, 좀 더 상세하게는, 쓰기 방향에 따라 비대칭 쓰기 동작을 실행하도록 구성되는 메모리 장치에 관한 것이다.
최근, 고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 그러한 메모리 장치로써, 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 하지만, 랜덤 액세스(Random access)가 가능하고 향상된 성능의 불휘발성 소자에 대한 연구가 활발히 이루어지고 있다. 그 예로써, TMR (Tunneling magneto-resistive) 막을 이용한 MRAM (Magnetic RAM)과 같은 가변 저항(variable resistance) 메모리가 대표적이다.
한편, 가변 저항 소자에 대한 쓰기는 전류의 방향을 서로 달리하여 실행되는 비트 라인 쓰기와 소스 라인 쓰기가 있다. 그러나, 양방향 쓰기의 속성 상, 가변 저항 메모리 셀에 대한 비트 라인 쓰기 동작 시 과전류의 발생 우려가 있으며, 소스 라인 쓰기 동작 시 가변 저항 소자의 저항으로 인하여 구동 능력 저하의 우려가 있다. 이는 메모리 장치의 내구성뿐만 아니라, 신뢰성 측면에서도 중요한 문제이다.
본 개시의 기술 사상은 쓰기 방향에 따라 비대칭 쓰기 동작을 실행하도록 구성되는 메모리 장치를 제공한다.
본 개시의 실시 예에 따른 메모리 장치는, 일단이 비트 라인에 연결되고 타단이 공통 노드에 연결되는 가변 저항 소자, 그리고 일단들이 상기 공통 노드에 연결되고 타단들이 소스 라인에 연결되는 제 1 셀 트랜지스터 및 제 2 셀 트랜지스터를 포함하는 가변 저항 메모리 셀, 그리고 제 1 쓰기 동작 시 상기 제 1 셀 트랜지스터의 게이트 전극에 연결되는 워드 라인과 상기 제 2 셀 트랜지스터의 게이트 전극에 연결되는 서브 워드 라인을 서로 연결하고, 제 2 쓰기 동작 시 상기 워드 라인과 상기 서브 워드 라인을 서로 차단하도록 구성되는 워드 라인 제어 회로를 포함한다.
본 개시의 다른 실시 예에 따른 메모리 장치는, 일단이 비트 라인에 연결되는 가변 저항 소자, 상기 가변 저항 소자의 타단이 소스 라인에 연결되는 제 1 경로 및 제 2 경로, 그리고 상기 제 1 경로 및 상기 제 2 경로 중 적어도 하나를 선택하도록 구성되는 워드 라인 제어 회로를 포함한다.
본 개시의 또 다른 실시 예에 따른, 일단이 비트 라인에 연결되고, 타단이 제 1 경로 및 제 2 경로를 통하여 소스 라인에 연결되는 가변 저항 소자를 포함하는 메모리 셀의 쓰기 방법은, 상기 메모리 셀에 대한 쓰기가 비트 라인 쓰기 인지 소스 라인 쓰기인지 여부를 판별하는 단계, 상기 판별 결과에 기반하여, 상기 제 1 경로 및 상기 제 2 경로 중 적어도 하나를 선택하는 단계, 그리고 상기 선택된 적어도 하나의 경로에 대하여 상기 비트 라인 쓰기 또는 상기 소스 라인 쓰기를 실행하는 단계를 포함한다.
본 개시는 비트 라인 쓰기 동작 시 과전류의 발생을 방지하고, 소스 라인 쓰기 동작 시 구동 능력의 저하를 방지하는 메모리 장치를 제공한다.
도 1은 본 개시의 예시적인 실시 예에 따른 스토리지 장치의 구성을 보여준다.
도 2는 도 1의 메모리 장치의 예시적인 구성을 보여준다.
도 3은 도 2의 메모리 셀 어레이의 구성을 좀 더 상세하게 보여준다.
도 4는 도 2 또는 도 3의 메모리 셀의 예시적인 구성을 보여준다.
도 5 및 도 6은 도 4의 메모리 셀에 저장된 데이터에 따른 가변 저항 소자의 자화 특성을 보여준다.
도 7은 비트 라인 쓰기 동작과 소스 라인 쓰기 동작에서의 특성들을 보여주기 위한 그래프이다.
도 8은 비트 라인 쓰기 동작과 소스 라인 쓰기 동작에서의 다른 특성들을 보여주기 위한 그래프이다.
도 9는 본 개시의 예시적인 실시 예에 따른 메모리 장치의 일부를 보여준다.
도 10 및 도 11은 도 9의 워드 라인 제어 회로의 예시적인 구성들을 보여준다.
도 12는 도 10 및 도 11의 워드 라인 제어 회로에 더 구비되는 스위칭 회로를 도시한다.
도 13은 본 개시의 예시적인 실시 예에 따른 전압 출력 표를 도시한다.
도 14는 본 개시의 예시적인 실시 예에 따른 비대칭 쓰기 동작을 보여주는 순서도이다.
도 15는 본 개시의 예시적인 실시 예에 따른 메모리 장치의 회로도를 보여준다.
도 16은 본 개시의 예시적인 실시 예에 따른 전자 시스템을 보여준다.
도 2는 도 1의 메모리 장치의 예시적인 구성을 보여준다.
도 3은 도 2의 메모리 셀 어레이의 구성을 좀 더 상세하게 보여준다.
도 4는 도 2 또는 도 3의 메모리 셀의 예시적인 구성을 보여준다.
도 5 및 도 6은 도 4의 메모리 셀에 저장된 데이터에 따른 가변 저항 소자의 자화 특성을 보여준다.
도 7은 비트 라인 쓰기 동작과 소스 라인 쓰기 동작에서의 특성들을 보여주기 위한 그래프이다.
도 8은 비트 라인 쓰기 동작과 소스 라인 쓰기 동작에서의 다른 특성들을 보여주기 위한 그래프이다.
도 9는 본 개시의 예시적인 실시 예에 따른 메모리 장치의 일부를 보여준다.
도 10 및 도 11은 도 9의 워드 라인 제어 회로의 예시적인 구성들을 보여준다.
도 12는 도 10 및 도 11의 워드 라인 제어 회로에 더 구비되는 스위칭 회로를 도시한다.
도 13은 본 개시의 예시적인 실시 예에 따른 전압 출력 표를 도시한다.
도 14는 본 개시의 예시적인 실시 예에 따른 비대칭 쓰기 동작을 보여주는 순서도이다.
도 15는 본 개시의 예시적인 실시 예에 따른 메모리 장치의 회로도를 보여준다.
도 16은 본 개시의 예시적인 실시 예에 따른 전자 시스템을 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 스토리지 장치의 구성을 보여준다. 스토리지 장치(10)는 컨트롤러(12) 및 메모리 장치(14)를 포함할 수 있다. 나아가, 도면에 도시되지는 않았지만, 스토리지 장치(10)는 메모리 장치(14)로부터 읽혀지거나 메모리 장치(14)에 저장될 데이터를 임시로 저장하기 위한 버퍼를 더 포함할 수 있다.
컨트롤러(12)는 메모리 장치(14)에 대한 읽기 동작 및 쓰기 동작을 제어한다. 이를 위해, 컨트롤러(12)는 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 메모리 장치(14)로 전달한다. 메모리 장치(14)는 컨트롤러(12)로부터 수신된 신호들에 응답하여, 데이터(DATA)를 저장하거나, 데이터를 컨트롤러(12)로 전달한다. 나아가, 컨트롤러(12)는 메모리 장치(14)에 저장될 쓰기 데이터에 대한 에러 코드 생성, 그리고 메모리 장치(14)로부터 읽혀진 읽기 데이터에 대한 에러 검출 및 정정을 수행할 수 있다.
메모리 장치(14)는 데이터를 저장하고 출력하도록 구성된다. 메모리 장치(14)는 가변 저항 소자(variable resistance element)로 구성된 메모리 셀을 포함할 수 있다. 가변 저항 소자는 변화하는 저항 값에 따라 데이터가 판별되는 소자를 의미할 수 있다.
실시 예에 있어서, 메모리 장치(14)는 STT-MRAM (Spin Transfer Resistive Random Access Memory)을 포함할 수 있다. 이 경우, 메모리 장치(14)를 구성하는 각 메모리 셀은 자성 물질을 갖는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자를 포함할 수 있다.
실시 예에 있어서, 메모리 장치(14)는 PRAM (Phase-change Random Access Memory)을 포함할 수 있다. 이 경우, 메모리 장치(14)를 구성하는 각 메모리 셀은 상변화 물질로 구성된 소자를 포함할 수 있다. 예를 들어, 상변화 물질은 게르마늄, 안티몬, 텔루르 혼합물(GST)인 칼코겐 물질(Chalcogenide material)(즉, GST 물질)을 포함할 수 있다.
실시 예에 있어서, 메모리 장치(14)는 ReRAM (Resistive RAM)을 포함할 수 있다. 이 경우, 메모리 장치(14)를 구성하는 각 메모리 셀은 페로브스카이트(perovskite), 및/또는 전이금속 산화물로 구성된 소자를 포함할 수 있다.
다만, 메모리 장치(14)의 구성은 위에 열거된 것들에 한정되지 않는다. 본 개시의 메모리 장치(14)는, 변화하는 저항 값에 따라 데이터가 판별되는 다양한 형태의 가변 저항 소자를 포함하는 것으로 이해되어야 한다. 나아가, 설명의 용이함을 위해, 본 명세서에서 가변 저항 소자(VR)라는 용어가 사용되겠지만, 이는 전술된 다양한 형태의 소자들을 포함하는 것으로 이해되어야 한다.
한편, 스토리지 장치(10)는 호스트 장치와 함께 전자 장치를 구성할 수 있다. 예를 들어, 전자 장치는 스마트폰, 웨어러블(Wearable) 장치와 같은 장치들 중 하나일 수 있다. 이 경우, 호스트 장치는 스토리지 장치(10)를 동작시키는데 필요한 동작(예컨대, 읽기/쓰기 동작들)들을 수행할 수 있다.
예를 들어, 호스트 장치는 메인 프로세서(예컨대, CPU (Central Processing Unit), AP (Application Processor) 등), 전용 프로세서 (예컨대, GPU (Graphic Processing Unit)), MODEM (Modulator/Demodulator), 이미지 센서 등일 수 있다.
도 2는 도 1의 메모리 장치(14)의 예시적인 구성을 보여준다. 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130), 워드 라인 제어 회로(140), 쓰기 드라이버 및 센스 앰프(150), 데이터 버퍼(160), 그리고 제어 로직(170)을 포함한다.
메모리 셀 어레이(110)는 가변 저항 소자들로 구현되는 가변 저항 메모리 셀들을 포함할 수 있다. 전술된 바와 같이, 가변 저항 메모리 셀들은 STT-MRAM, PRAM, ReRAM 등을 포함할 수 있다. 다만, 본 실시 예에서, 메모리 셀 어레이(110)는 STT-MRAM을 포함하는 것으로 가정한다.
메모리 셀 어레이(110)를 구성하는 각 메모리 셀(MC)은 비대칭 쓰기 동작을 수행하도록 구성될 수 있다. 이를 위해, 각 메모리 셀(MC)은 하나의 가변 저항 소자와 두 개의 셀 트랜지스터들을 포함할 수 있다. 그리고, 두 개의 셀 트랜지스터들은 워드 라인(WL)과 서브 워드 라인(WL')에 각각 연결될 수 있다. 예를 들어, 메모리 셀(MC)에 대한 비트 라인 쓰기 동작 시, 워드 라인(WL)과 서브 워드 라인(WL') 중 하나만 구동될 수 있다. 그리고, 메모리 셀(MC)에 대한 소스 라인 쓰기 동작 시, 워드 라인(WL)과 서브 워드 라인(WL') 모두 구동될 수 있다. (혹은 그 반대) 본 개시의 메모리 셀(MC)의 구조 및 비대칭 쓰기 동작은 상세하게 후술될 것이다.
로우 디코더(120)는 로우 어드레스(RA) 및 로우 제어 신호(R_CTRL)를 입력받아 로우 어드레스를 디코딩할 수 있다. 로우 디코더(120)는 로우 어드레스(RA)와 로우 제어 신호(R_CTRL)에 기초하여 읽기 동작 또는 쓰기 동작이 수행되는 메모리 셀(MC)과 연결되는 워드 라인(WL)을 선택하고 구동할 수 있다. 즉, 로우 디코더(120)는 워드 라인(WL)에 구동 전압을 제공할 수 있다.
컬럼 디코더(130)는 컬럼 어드레스(CA) 및 컬럼 제어 신호(C_CTRL)를 입력받아 컬럼 어드레스를 디코딩할 수 있다. 컬럼 디코더(130)는 컬럼 어드레스(CA)와 컬럼 제어 신호(C_CTRL)에 기초하여 읽기 동작 또는 쓰기 동작이 수행되는 메모리 셀(MC)과 연결되는 비트 라인(BL)과 소스 라인(SL)을 선택할 수 있다.
워드 라인 제어 회로(140)는 워드 라인 제어 신호(WL_CTRL)에 기반하여 비대칭 쓰기 동작을 지원할 수 있다. 예를 들어, 워드 라인 제어 회로(140)는 비트 라인 쓰기 동작 시 워드 라인(WL)이 구동되도록 스위칭 동작을 수행할 수 있다. 그리고, 워드 라인 제어 회로(140)는 소스 라인 쓰기 동작 시 워드 라인(WL)과 서브 워드 라인(WL')이 구동되도록 스위칭 동작을 수행할 수 있다.
쓰기 드라이버 및 센스 앰프(150)는, 쓰기 동작 시, 로우 디코더(120) 및 컬럼 디코더(130)에 의해 선택된 메모리 셀에 쓰기 데이터를 전달할 수 있다. 쓰기 드라이버 및 센스 앰프(150)는 데이터 버퍼(160)로부터 수신된 데이터를 수신하고, 수신된 데이터에 기반하여 컬럼 디코더(130)에 연결된 비트 라인(BL) 및/또는 소스 라인(SL)을 구동할 수 있다. 즉, 쓰기 드라이버 및 센스 앰프(150)는 비트 라인(BL) 및/또는 소스 라인(SL)에 구동 전압을 제공할 수 있다.
쓰기 드라이버 및 센스 앰프(150)는, 읽기 동작 시, 로우 디코더(120) 및 컬럼 디코더(130)에 의해 선택된 메모리 셀에 저장된 데이터를 감지할 수 있다. 예를 들어, 쓰기 드라이버 및 센스 앰프(150)는 선택된 메모리 셀이 연결되는 비트 라인(BL)의 전압과, 기준 비트 라인(미도시)의 전압을 비교하여 그 차이를 증폭할 수 있다. 쓰기 드라이버 및 센스 앰프(150)는 증폭된 전압 크기를 래치하고, 데이터를 판별할 수 있다.
데이터 버퍼(160)는 외부로부터 수신된 쓰기 데이터 또는 메모리 셀 어레이(110)로부터 읽혀진 읽기 데이터를 저장할 수 있다. 데이터 버퍼(160)는 쓰기 데이터를 병렬화하기 위한 병렬화기(미도시), 및 읽기 데이터를 직렬화하기 위한 직렬화기(미도시)를 포함할 수 있다.
제어 로직(170)은 외부로부터 수신된 커맨드를 디코딩할 수 있다. 예를 들어, 제어 로직(170)은 활성화 커맨드, 쓰기 커맨드, 읽기 커맨드, 및 프리차지 커맨드 등을 디코딩 할 수 있다. 예를 들어, 제어 로직(170)은 로우 디코더(120)를 제어하기 위해 활성화 커맨드 또는 프리차지 커맨드에 기반하여 로우 제어 신호(R_CTRL)를 생성할 수 있다. 예를 들어, 제어 로직(170)은 컬럼 디코더(130)를 제어하기 위해 쓰기 명령 또는 읽기 명령에 기반하여 컬럼 제어 신호(C_CTRL)를 생성할 수 있다. 예를 들어, 제어 로직(170)은 워드 라인 제어 회로(140)를 제어하기 위해 쓰기 명령에 기반하여 워드 라인 제어 신호(WL_CTRL)를 생성할 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 구성을 좀 더 상세하게 보여준다.
메모리 셀 어레이(110)는 행과 열 방향을 따라 배치되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 각 메모리 셀(MC)은 가변 저항 소자(VR)와 두 개의 셀 트랜지스터들(Cell Transistors; CT1, CT2)을 포함할 수 있다. 실시 예에 있어서, 가변 저항 소자(VR)는 자기 터널 접합 소자일 수 있으나, 이에 한정되지 않는다. 예를 들어, 가변 저항 소자(VR)로 제공되는 전류 (또는 전압)의 크기 및 방향에 따라 가변 저항 소자(VR)의 저항값이 변할 수 있다. 가변 저항 소자(VR)로 입력되는 전류 (또는 전압)가 차단되어도, 저항값은 그대로 유지될 수 있다. 즉, 가변 저항 소자(VR)는 불휘발성의 특성을 가질 수 있다.
메모리 셀(MC)은 두 개의 셀 트랜지스터들(CT1, CT2)이 하나의 가변 저항 소자(VR)를 공유하는 구조를 가질 수 있다. 가변 저항 소자(VR)의 일단은 비트 라인(예컨대, BLn)에 연결될 수 있으며, 타단은 셀 트랜지스터들(CT1, CT2)의 일단들에 연결될 수 있다. 셀 트랜지스터들(CT1, CT2)의 타단들은 소스 라인(예컨대, SLn)에 연결될 수 있다. 제 1 셀 트랜지스터(CT1)의 게이트 전극은 워드 라인(예컨대, WL1)에 연결될 수 있으며, 제 2 셀 트랜지스터(CT2)의 게이트 전극은 서브 워드 라인(예컨대, WL1')에 연결될 수 있다. 셀 트랜지스터들(CT1, CT2)는 워드 라인 또는 서브 워드 라인을 통하여 제공되는 신호에 의하여 각각 스위칭-온 또는 스위칭-오프 될 수 있다.
한편, 워드 라인들(WL1~WLm)은 워드 라인 제어 회로(도2, 140)를 통하여 로우 디코더(도 2, 120)에 연결될 수 있다. 상세하게 후술되겠지만, 서브 워드 라인들(WL1'~WLm')은 워드 라인 제어 신호(도 2, WL_CTRL)의 제어 하에 워드 라인들(WL1~WLm)에 각각 연결될 수 있다. 예를 들어, 비트 라인 쓰기 동작 시, 서브 워드 라인들(WL1'~WLm')은 워드 라인들(WL1~WLm)과 연결되지 않을 수 있다. 반면, 소스 라인 쓰기 동작 시, 서브 워드 라인들(WL1'~WLm')은 워드 라인들(WL1~WLm)과 각각 연결될 수 있다.
도 4는 도 2 또는 도 3의 메모리 셀(MC)의 예시적인 구성을 보여준다. 메모리 셀(MC)은 가변 저항 소자(VR) 및 셀 트랜지스터들(CT1, CT2)를 포함할 수 있다.
제 1 셀 트랜지스터(CT1)의 게이트 전극은 워드 라인(예컨대, 제 1 워드 라인(WL1))에 연결되고, 제 1 셀 트랜지스터(CT1)의 일단은 가변 저항 소자(VR)를 통해 비트 라인(예컨대, 제 1 비트 라인(BL1))에 연결될 수 있다. 제 2 셀 트랜지스터(CT2)의 타단은 소스 라인(예컨대, 제 1 소스 라인(SL1))에 연결될 수 있다.
제 2 셀 트랜지스터(CT2)의 게이트 전극은 서브워드 라인(예컨대, 제 1 서브 워드 라인(WL1'))에 연결되고, 제 2 셀 트랜지스터(CT2)의 일단은 가변 저항 소자(VR)를 통해 비트 라인(예컨대, 제 1 비트 라인(BL1))에 연결될 수 있다. 제 2 셀 트랜지스터(CT2)의 타단은 소스 라인(예컨대, 제 1 소스 라인(SL1))에 연결될 수 있다.
가변 저항 소자(VR)는 피고정층(Pinned Layer; PL)과 자유층(Free Layer; FL) 및 이들 사이에 배리어층(Barrier Layer; BL)(또는, 터널링층(Tunneling Layer))을 포함할 수 있다. 피고정층(PL)의 자화 방향은 고정되어 있으며, 자유층(FL)의 자화 방향은 조건에 따라 피고정층(PL)의 자화 방향과 동일하거나 다를 수 있다. 피고정층(PL)의 자화 방향을 고정시키기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer)(미도시)이 더 구비될 수 있다.
자유층(FL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(FL)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(FL)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(FL)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
배리어층(BL)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 배리어층(BL)은 비자성 물질을 포함할 수 있다. 예를 들어, 배리어층(BL)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다.
피고정층(PL)은 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 또한, 피고정층(PL)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 피고정층(PL)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
반강자성층(미도시)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다.
메모리 셀(MC)에 대한 읽기 동작 시, 제 1 워드 라인(WL1)에 로직 하이의 전압이 인가되어, 셀 트랜지스터(CT)가 턴-온 될 수 있다. 가변 저항 소자(VR)의 저항값을 측정하기 위해, 제 1 비트 라인(BL1)과 제 1 소스 라인(SL1) 사이에 읽기 전류가 제공될 수 있다. 측정되는 저항값에 기초하여 가변 저항 소자(VR)에 저장된 데이터가 판단될 수 있다.
메모리 셀(MC)에 대한 쓰기 동작 시, 제 1 워드 라인(WL1)에 로직 하이의 전압이 인가되거나, 또는 제 1 워드 라인(WL1) 및 제 1 서브 워드 라인(WL1')에 로직 하이의 전압이 인가되어, 셀 트랜지스터(CT)가 턴-온 될 수 있다. 가변 저항 소자(VR)의 저항값을 변화시키기 위하여, 제 1 비트 라인(BL1)과 제 1 소스 라인(SL1) 사이에 쓰기 전류가 제공될 수 있다.
도 5 및 도 6은 도 4의 메모리 셀에 저장된 데이터에 따른 가변 저항 소자(VR)의 자화 특성을 보여준다.
예시적으로, 도 5은 비트 라인 쓰기 동작을 보여준다. 비트 라인 쓰기 동작 시, 비트 라인 전압이 제 1 비트 라인(BL1)으로 인가되고 접지 전압이 제 1 소스 라인(SL1)으로 인가되어, 제 1 쓰기 전류(I1)가 흐를 수 있다. 이 경우, 자유층(FL)의 자화 방향과 피고정층(PL)의 자화 방향은 동일해질 수 있고(즉, parallel), 가변 저항 소자(VR)의 저항 값은 감소할 수 있다. 예를 들어, 비트 라인 쓰기 동작은 논리 '0'의 프로그램에 대응할 수 있다.
반면, 예시적으로, 도 6은 소스 라인 쓰기 동작을 보여준다. 소스 라인 쓰기 동작 시, 소스 라인 전압이 제 1 소스 라인(SL1)으로 인가되고 접지 전압이 제 1 비트 라인(BL1)으로 인가되어, 제 2 쓰기 전류(I2)가 흐를 수 있다. 이 경우, 자유층(FL)의 자화 방향과 피고정층(PL)의 자화 방향은 반대로 될 수 있고(즉, anti-parallel), 가변 저항 소자(VR)의 저항 값은 증가할 수 있다. 예를 들어, 비트 라인 쓰기 동작은 논리 '1'의 프로그램에 대응할 수 있다.
쓰기 드라이버 및 센스 앰프(도 2, 150)에 의해 구동되는 쓰기 전류의 방향에 따라, 메모리 셀의 데이터가 제 1 값(예컨대, 논리 '0')과 제 2 값(예컨대, 논리 '1') 사이에서 전환될 수 있다. 예를 들어, 제 1 값이 저장된 메모리 셀에 제 2 쓰기 전류(I2)가 인가되는 경우, 메모리 셀에 저장된 값이 제 1 값에서 제 2 값으로 전환될 수 있다. 반면, 제 2 값이 저장된 메모리 셀에 제 1 쓰기 전류(I1)가 인가되는 경우, 메모리 셀에 저장된 값이 제 2 값에서 제 1 값으로 전환될 수 있다.
도 5 및 도 6에 도시된 바와 같이, 두 개의 셀 트랜지스터들(CT1, CT2)을 사용하는 것은, 소스 라인 쓰기 동작에서의 구동 능력과 관련이 있다. 일반적으로, 하나의 셀 트랜지스터와 하나의 가변 저항 소자(VR)를 포함하는 메모리 셀에 대한 소스 라인 쓰기 동작 시, 셀 트랜지스터의 소스 전극에 연결된 가변 저항 소자(VR)의 저항 성분으로 인하여, 셀 트랜지스터의 게이트-소스 전압이 낮아질 수 있다. 이는 소스 라인 쓰기 동작에서의 전류 구동 능력의 저하를 초래한다.
이러한 구동 능력 저하 문제를 해결하기 위해, 도 5 및 도 6에 도시된 바와 같이 두 개의 셀 트랜지스터들(CT1, CT2)을 사용하는 것이 이용될 수 있다. 그러나, 두 개의 셀 트랜지스터들(CT1, CT2)을 사용하더라도, 비트 라인 쓰기 동작 시, 과전류가 발생할 수 있다. 이는 불필요한 전력 소모를 초래할 뿐만 아니라, 백 홉핑(back hopping) 스위칭으로 인한 쓰기 오류, 내구성 약화를 초래할 수 있다.
도 7은 비트 라인 쓰기 동작과 소스 라인 쓰기 동작에서의 특성들을 보여주기 위한 그래프이다. 설명의 이해를 돕기 위해 도 5를 함께 참조한다.
예시적으로, 메모리 셀에 제 1 값(예컨대, 논리 '0')을 프로그램 하는 것은 비트 라인 쓰기 동작에 대응하며, 메모리 셀에 제 2 값(예컨대, 논리 '1')을 프로그램 하는 것은 소스 라인 쓰기 동작에 대응할 수 있다.
비트 라인 쓰기 동작 시, 메모리 셀에 제 1 값(예컨대, 논리 '0')을 프로그램 하기 위해, t1~t2 시간 동안 문턱 값 이상의 전류가 인가될 수 있다. 즉, 그래프의 가로축의 t1~t2 시간은 메모리 셀에 제 1 값을 프로그램 하기 위해 요구되는 시간일 수 있다. 그리고, 그래프의 세로축의 문턱 값은 메모리 셀에 제 1 값을 프로그램 하기 위해 요구되는 전류 값일 수 있다. 또는, 회색 음영으로 처리된 박스의 면적에 대응하는 전하량은 비트 라인 쓰기 동작을 수행하기에 충분하거나, 제 2 값(예컨대, 논리 '1')으로부터 제 1 값(예컨대, 논리 '0')으로 전환시키기에 충분할 수 있다.
비트 라인 쓰기 동작 시 제 1 비트 라인(BL1)으로 인가되는 쓰기 전압을 기준 전압으로 설정하는 경우, 전술된 셀 트랜지스터들(CT1, CT2)의 게이트-소스 전압의 감소로 인하여, 기준 전압은 소스 라인 쓰기 동작을 수행하기에 부족할 수 있다. 이는 소스 라인 쓰기 동작 시의 제 2 쓰기 전류(I2)의 값이 문턱 값보다 낮은 것으로 개념적으로 도시되었다.
도 8은 비트 라인 쓰기 동작과 소스 라인 쓰기 동작에서의 다른 특성들을 보여주기 위한 그래프이다. 설명의 이해를 돕기 위해 도 6을 함께 참조한다.
예시적으로, 메모리 셀에 제 1 값(예컨대, 논리 '0')을 프로그램 하는 것은 비트 라인 쓰기 동작에 대응하며, 메모리 셀에 제 2 값(예컨대, 논리 '1')을 프로그램 하는 것은 소스 라인 쓰기 동작에 대응할 수 있다.
소스 라인 쓰기 동작 시 제 2 값(예컨대, 논리 '1')을 성공적으로 프로그램 하기 위해 소스 라인(SL1)으로 인가되는 쓰기 전압을 기준 전압으로 설정하는 경우, 기준 전압은 비트 라인 쓰기 동작을 수행하기에 과도할 수 있다. 이는 비트 라인 쓰기 동작 시의 제 1 쓰기 전류(I1)의 값이 문턱 값을 과도하게 초과하는 것(즉, 빗금친 부분)으로 개념적으로 도시되었다. 이러한 과전류는 불필요한 전력 소모, 백 홉핑(back hopping) 스위칭으로 인한 쓰기 오류, 내구성 약화를 초래할 수 있다.
도 9는 본 개시의 예시적인 실시 예에 따른 메모리 장치의 일부를 보여준다. 도시의 간략화를 위해 워드 라인 제어 회로(140)와 하나의 메모리 셀이 도시되었다.
메모리 셀은 가변 저항 소자(VR) 및 셀 트랜지스터들(CT1, CT2)을 포함한다. N은 가변 저항 소자(VR), 제 1 셀 트랜지스터(CT1), 및 제 2 셀 트랜지스터(CT2)가 공통으로 연결되는 공통 노드를 나타낸다. 제 1 비트 라인(BL1), 가변 저항 소자(VR), 공통 노드(N), 제 1 셀 트랜지스터(CT1), 및 제 1 소스 라인(SL1)에 이르는 경로는 제 1 경로로 일컬어질 수 있다. 그리고, 제 1 비트 라인(BL1), 가변 저항 소자(VR), 공통 노드(N), 제 2 셀 트랜지스터(CT2), 및 제 1 소스 라인(SL1)에 이르는 경로는 제 2 경로로 일컬어질 수 있다.
워드 라인 제어 회로(140)는 셀 트랜지스터들(CT1, CT2)을 제어하도록 구성된다. 실시 예에 있어서, 워드 라인 제어 회로(140)는 워드 라인 제어 신호(WL_CTRL)의 제어 하에 스위칭 되는 스위칭 소자(SW)를 포함할 수 있다. 예를 들어, 스위칭 소자(SW)는 하나 또는 둘 이상의 트랜지스터들로 구성될 수 있으나, 이에 한정되지 않는다.
비트 라인 쓰기 동작 시, 워드 라인 제어 회로(140)는 셀 트랜지스터들(CT1, CT2) 중 하나의 셀 트랜지스터만 턴-온 되도록 셀 트랜지스터들(CT1, CT2)을 제어할 수 있다. 예를 들어, 비트 라인 쓰기 동작 시 스위칭 소자(SW)가 적절히 스위칭 되어, 전원 전압(Vss)이 제 2 셀 트랜지스터(CT2)의 게이트 전극으로 제공될 수 있다. 여기서, 전원 전압(Vss)은 제 2 셀 트랜지스터(CT2)를 턴-오프 시키는 전압(예컨대, 접지 전압)일 수 있다.
셀 트랜지스터들(CT1, CT2) 중 하나의 셀 트랜지스터만 턴-온 되어, 제 1 경로만을 통하여 전류가 흐른다. 즉, 셀 트랜지스터들(CT1, CT2) 모두 턴-온 되어 제 1 경로 및 제 2 경로를 통하여 전류가 흐르는 경우에 비해 적은 양의 전류가 흐르므로, 제 1 비트 라인(BL1)으로부터 가변 저항 소자(VR)로 과전류가 흐르는 것이 방지될 수 있다.
소스 라인 쓰기 동작 시, 워드 라인 제어 회로(140)는 셀 트랜지스터들(CT1, CT2) 모두 턴-온 되도록 셀 트랜지스터들(CT1, CT2)을 제어할 수 있다. 예를 들어, 소스 라인 쓰기 동작 시 스위칭 소자(SW)가 적절히 스위칭 되어, 제 1 서브 워드 라인(WL1')이 제 1 워드 라인(WL1)에 연결되고, 워드 라인 전압이 셀 트랜지스터들(CT1, CT2)의 게이트 전극들로 제공될 수 있다. 여기서 워드 라인 전압은 셀 트랜지스터들(CT1, CT2)을 턴-온 시키는 전압일 수 있다.
셀 트랜지스터들(CT1, CT2) 모두 턴-온 되어, 제 1 경로 및 제 2 경로를 통하여 전류가 흐른다. 그 결과, 제 1 소스 라인(SL1)으로부터 가변 저항 소자(VR)로 흐르는 전류의 세기가 증가함으로써, 셀 트랜지스터의 게이트-소스 전압 감소에 따른 구동 능력 저하가 방지될 수 있다.
한편, 도 2와 도 9에서 워드 라인 제어 회로(140)는 로우 디코더(120)과는 다른 구성 요소인 것으로 도시되었으나, 다른 실시 예에서, 워드 라인 제어 회로(140)의 기능은 로우 디코더(120)에 포함될 수 있다. 즉, 워드 라인 제어 회로(140)와 로우 디코더(120)는 하나의 구성 요소로써 구현될 수 있다.
도 10 및 도 11은 도 9의 워드 라인 제어 회로의 예시적인 구성들을 보여준다. 실시 예에 있어서, 워드 라인 제어 회로(140)는 레벨 쉬프터(142), 제 1 트랜지스터(TR1), 및 제 2 트랜지스터(TR2)를 포함한다.
레벨 쉬프터(142)는 입력된 제 1 전원 전압(VDD)을 적절한 전압 레벨로 쉬프팅 시키도록 구성된다. 여기서 적절한 전압 레벨이란 트랜지스터들(TR1, TR2)를 턴-온 또는 턴-오프 시키기에 적절한 전압 레벨을 의미한다. 예를 들어, 제 1 전원 전압(VDD)은 제 1 비트 라인(BL1)으로 입력되는 비트 라인 전압일 수 있다. 레벨 쉬프터(142)는, 비트 라인 전압을, 제 1 워드 라인(WL1)으로 입력되는 워드 라인 전압의 레벨로 쉬프팅 시킬 수 있다. 또는, 레벨 쉬프터(142)는 제 2 전원 전압(VSS)을 입력 받아 그대로 출력하도록 구성된다. 이 경우, 제 2 전원 전압(VSS)은 접지전압일 수 있다. 쉬프팅 된 전압은 공통 라인(CL)을 통하여 제 1 트랜지스터(TR1) 또는 제 2 트랜지스터(TR2)의 게이트 전극들로 인가된다.
제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)의 게이트 전극들은 레벨 쉬프터(142)의 출력단에 연결된다. 제 1 트랜지스터(TR1)의 일단은 제 1 워드 라인(WL1)에 연결되며, 제 2 트랜지스터(TR2)의 일단은 제 1 전원 전압(VSS)에 연결된다. 제 1 트랜지스터(TR1)의 타단과 제 2 트랜지스터(TR2)의 타단은 제 1 서브 워드 라인(WL1')에 공통으로 연결된다. 제 1 워드 라인(WL1)은 제 1 셀 트랜지스터(CT1)의 게이트 전극에 연결되며, 제 1 서브 워드 라인(WL1')은 제 2 셀 트랜지스터(CT2)의 게이트 전극에 연결된다. 예를 들어, 제 1 트랜지스터(TR1)는 PMOS 트랜지스터일 수 있으며, 제 2 트랜지스터(TR2)는 NMOS 트랜지스터일 수 있다.
도 10을 참조하면, 비트 라인 쓰기 동작에서 워드 라인 제어 회로(140)의 구체적인 동작이 도시되었다. 전술된 바와 같이, 본 개시의 비트 라인 쓰기 동작에 의하면, 제 1 쓰기 전류(I1)의 레벨이 과도하게 커지는 것을 방지하기 위해, 셀 트랜지스터들(CT1, CT2) 중 하나만 턴-온 된다.
레벨 쉬프터(142)는 제 1 전원 전압(VDD)을 입력 받아 적절한 전압 레벨(예컨대, 워드 라인 전압)으로 쉬프팅 시킨다. 쉬프팅 된 전압이 제 1 트랜지스터(TR1)의 게이트 전극으로 입력됨으로써, 제 1 트랜지스터(TR1)는 턴-온 될 수 있다. 그리고, 제 1 워드 라인(WL1)은 제 1 서브 워드 라인(WL1')과 전기적으로 분리될 수 있다. 그 결과, 제 2 셀 트랜지스터(CT2)의 게이트 전극에 제 2 전원 전압(VSS)이 인가되어, 제 2 셀 트랜지스터(CT2)는 턴-오프 될 수 있다.
나아가, 제 1 트랜지스터(TR1)가 턴-오프 됨으로써, 제 1 워드 라인(WL1)으로 제공되는 워드 라인 전압은 제 1 셀 트랜지스터(CT1)로만 인가되고, 제 1 셀 트랜지스터(CT1)만 턴-온 된다. 그 결과, 제 1 쓰기 전류(I1)는 제 1 셀 트랜지스터(CT1)만을 거쳐 제 1 소스 라인(SL1)으로 흐른다.
도 11을 참조하면, 소스 라인 쓰기 동작에서 워드 라인 제어 회로(140)의 구체적인 동작이 도시되었다. 전술된 바와 같이, 본 개시의 소스 라인 쓰기 동작에 의하면, 제 2 쓰기 전류(I2)의 레벨이 낮아지는 것을 방지하기 위해, 셀 트랜지스터들(CT1, CT2) 모두 턴-온 된다.
레벨 쉬프터(142)는 제 2 전원 전압(VSS)을 입력 받아 그대로 출력한다. 제 2 전원 전압(VSS)이 제 1 트랜지스터(TR1)의 게이트 전극으로 입력됨으로써, 제 1 트랜지스터(TR1)는 턴-오프 될 수 있다. 그 결과, 제 1 서브 워드 라인(WL1')은 제 2 전원 전압(VSS)과 전기적으로 분리된다. 그리고, 제 2 전원 전압(VSS)이 제 2 트랜지스터(TR2)의 게이트 전극으로 입력됨으로써, 제 2 트랜지스터(TR2)는 턴-온 될 수 있다. 그 결과, 제 1 워드 라인(WL1)과 제 1 서브 워드 라인(WL1')은 전기적으로 연결된다.
제 1 워드 라인(WL1)을 통하여 입력된 워드 라인 전압은 제 1 셀 트랜지스터(CT1)의 게이트 전극으로 입력되어, 제 1 셀 트랜지스터(CT1)는 턴-온 된다. 그리고, 제 1 워드 라인(WL1)을 통하여 입력된 워드 라인 전압은 제 1 서브 워드 라인(WL1')을 통하여 제 2 셀 트랜지스터(CT2)의 게이트 전극으로 입력되어, 제 2 셀 트랜지스터(CT2)는 턴-온 된다. 그 결과, 제 2 쓰기 전류(I2)는 제 1 셀 트랜지스터(CT1)와 제 2 셀 트랜지스터(CT2)를 거쳐 제 1 비트 라인(BL1)으로 흐른다.
한편, 워드 라인 제어 회로(140)에 구비되는 레벨 쉬프터(142)는 예시적인 것이다. 다양한 실시 예들에서, 레벨 쉬프터(142) 대신에 전압 레벨을 변화시키도록 구성된 다양한 논리 소자들(예컨대, 인버터, 인버터 체인 등)이 채택될 수 있다.
도 12는 도 10 및 도 11의 워드 라인 제어 회로에 더 구비되는 스위칭 회로를 도시한다. 도시의 이해를 돕기 위해, 도 10 및 도 11의 레벨 쉬프터(142)와 공통 라인(CL)도 함께 도시되었다. 설명의 이해를 돕기 위해, 도 10 및 도 11을 함께 참조한다.
스위칭 회로(144)는 워드 라인 제어 신호(WL_CTRL)의 제어 하에 제 1 전원 전압(VDD) 또는 제 2 전원 전압(VSS)을 선택하도록 구성된다. 예를 들어, 스위칭 회로(144)는 트랜지스터, 멀티플렉서 등으로 다양하게 구현될 수 있다. 실시 예에 있어서, 비트 라인 쓰기 동작이 실행되는 경우, 스위칭 회로(144)는 제 1 전원 전압(VDD)을 선택하고 출력한다. 반대로, 소스 라인 쓰기 동작이 실행되는 경우, 스위칭 회로(144)는 제 2 전원 전압(VSS)을 선택하고 출력한다.
실시 예에 있어서, 스위칭 회로(144)는 워드 라인 제어 회로(140) 내에 구현될 수 있다. 다른 실시 예에 있어서, 스위칭 회로(144)는 워드 라인 제어 회로(144) 외부에 구현될 수 있다.
도 13은 본 개시의 예시적인 실시 예에 따른 전압 출력 표를 도시한다. 설명의 이해를 돕기 위해, 도 10 및 도 11을 함께 참조한다.
가로축은 워드 라인(WL), 공통 라인(CL), 서브 워드 라인(WL'), 비트 라인(BL), 및 소스 라인(SL) 전압들을 나타낸다. 도 10 및 도 11에 도시된 제 1 워드 라인(WL1), 제 1 비트 라인(BL1), 제 1 소스 라인(SL1) 등은, 각각, 워드 라인(WL), 비트 라인(BL), 소스 라인(SL) 등에 대응하는 것으로 이해될 것이다. 그리고, 세로축은 비선택 메모리 셀(Unsel), 소스 라인 쓰기 동작, 및 비트 라인 쓰기 동작을 나타낸다.
제어 로직(170)은 외부로부터 수신된 커맨드(CMD)에 기반하여 워드 라인 제어 신호(WL_CTRL)을 생성한다. 워드 라인 제어 신호(WL_CTRL)는 본 개시의 비트 라인 쓰기 동작 및 소스 라인 쓰기 동작을 실행하는데 필요한 다양한 정보를 포함할 수 있다. 예를 들어, 전술된 바와 같이, 워드 라인 제어 신호(WL_CTRL)는 비트 라인 쓰기 동작 시 제 1 트랜지스터(TR1)를 턴-오프 시키고 제 2 트랜지스터(TR2)를 턴-온 시키도록 제어한다. 그리고, 워드 라인 제어 신호(WL_CTRL)는 소스 라인 쓰기 동작 시 제 1 트랜지스터(TR1)를 턴-온 시키고 제 2 트랜지스터(TR2)를 턴-오프 시키도록 제어한다.
제어 로직(170)은 도시된 전압 표에 따라 워드 라인(WL), 비트 라인(BL), 및 소스 라인(SL)을 제어할 수 있다. 예시적으로, 도시된 테이블은 제어 로직(170)에 구비된 별도의 레지스터 또는 메모리 장치(도 1, 14)의 별도의 영역에 저장될 수 있다.
도시된 테이블 중 소스 라인 쓰기 동작을 살펴보면, 소스 라인 쓰기 동작 시, 소스 라인(SL)과 비트 라인(BL)으로 소스 라인 전압(VSL)과 접지 전압이 각각 인가된다. 그리고, 선택된 메모리 셀의 워드 라인(WL)과 서브 워드 라인(WL')에는 워드 라인 전압(VWL)이 인가된다. 도 11을 통하여 설명된 것과 같이, 서브 워드 라인(WL')에 워드 라인 전압(VWL)이 인가되는 것은 공통 라인(CL)을 통하여 제 2 전원 전압(예컨대, 접지 전압)이 인가되어 제 2 트랜지스터(TR2)가 턴-오프 되기 때문이다.
한편, 비트 라인 쓰기 동작을 살펴보면, 비트 라인 쓰기 동작 시, 비트 라인(BL)과 소스 라인(SL)으로 비트 라인 전압(VBL)과 접지 전압이 각각 인가된다. 그리고, 선택된 메모리 셀의 워드 라인(WL)과 서브 워드 라인(WL')에는 워드 라인 전압(VWL)과 접지 전압(GND)이 각각 인가된다. 도 10을 통하여 설명된 것과 같이, 서브 워드 라인(WL')에 제 2 전원 전압(VSS)(예컨대, 접지 전압)이 인가되는 것은 공통 라인(CL)을 통하여 쉬프팅 된 제 1 전원 전압(예컨대, 워드 라인 전압)이 인가되어 제 2 트랜지스터(TR2)가 턴-온 되기 때문이다.
이상 설명된 것과 같이 본 개시의 비대칭 쓰기 동작에 따라, 비트 라인 쓰기 동작 시 비트 라인에 흐르는 과전류를 방지할 수 있으며, 소스 라인 쓰기 동작 시 구동 능력 저하를 방지 할 수 있다.
도 14는 본 개시의 예시적인 실시 예에 따른 비대칭 쓰기 동작을 보여주는 순서도이다. 설명의 이해를 돕기 위해 도 9를 함께 참조한다. 도 9에 도시된 제 1 워드 라인(WL1), 제 1 비트 라인(BL1), 제 1 소스 라인(SL1) 등은, 각각, 워드 라인(WL), 비트 라인(BL), 소스 라인(SL) 등에 대응하는 것으로 이해될 것이다.
S110 단계에서, 타깃 메모리 셀이 선택된다. 타깃 메모리 셀은 외부로부터 수신된 어드레스에 따라 타깃 메모리 셀에 연결된 비트 라인과 소스 라인을 구동함으로써, 선택될 수 있다.
S120 단계에서, 타깃 메모리 셀에 대한 쓰기가 비트 라인 쓰기 동작인지 혹은 소스 라인 쓰기 동작인지 여부가 판별된다. 비트 라인 쓰기 동작인 경우, S130 단계가 실행되며, 소스 라인 쓰기 동작인 경우, S140 단계가 실행된다.
S130 단계에서, 가변 저항 소자(VR)에 연결된 셀 트랜지스터들(CT1, CT2) 중 하나의 트랜지스터만이 턴-온 될 수 있다. 실시 예에 있어서, 워드 라인 제어 회로(140)의 스위칭 소자(SW)를 적절히 스위칭 함으로써, 제 2 셀 트랜지스터(CT2)를 턴-오프 시키는 제 2 전원 전압(VSS)이 제 2 셀 트랜지스터(CT2)에 인가될 수 있다.
S140 단계에서, 비트 라인(BL)으로 비트 라인 전압(VBL)이 인가될 수 있으며, 소스 라인(SL)으로 접지 전압(GND)이 인가될 수 있다. 하나의 셀 트랜지스터만 턴-온 됨으로써, 두 개의 셀 트랜지스터들(CT1, CT2)을 통하여 전류가 흐를 경우 발생할 수 있는 과전류가 방지될 수 있다.
S150 단계에서, 가변 저항 소자(VR)에 연결된 셀 트랜지스터들(CT1, CT2) 모두 턴-온 될 수 있다. 실시 예에 있어서, 워드 라인 제어 회로(140)의 스위칭 소자(SW)를 적절히 스위칭 함으로써, 워드 라인(WL)과 서브 워드 라인(WL')이 연결될 수 있으며, 워드 라인 전압이 셀 트랜지스터들(CT1, CT2)에 인가될 수 있다.
S160 단계에서, 비트 라인(BL)으로 접지 전압(GND)이 인가될 수 있으며, 소스 라인(SL)으로 소스 라인 전압(VSL)이 인가될 수 있다. 셀 트랜지스터들(CT1, CT2)이 모두 턴-온 됨으로써, 하나의 셀 트랜지스터만을 통하여 전류가 흐를 경우 발생할 수 있는 구동 능력 부족이 방지될 수 있다.
도 15는 본 개시의 예시적인 실시 예에 따른 메모리 장치의 회로도를 보여준다. 메모리 장치(100)는 행과 열 방향을 따라 배치되는 메모리 셀들, 및 워드 라인 제어 회로(140)를 포함할 수 있다. 회로도에 도시된 구성 요소들의 배치 및 연결 관계는 전술된 실시 예들을 통하여 설명하였으므로, 상세한 설명은 생략한다.
도 16은 본 개시의 예시적인 실시 예에 따른 전자 시스템(1000)을 보여준다.
전자 시스템(1000)은 적어도 하나의 프로세서(1100), 통신 모듈(1200), 워킹 메모리(1300), 스토리지 장치(1400), 유저 인터페이스(1500), 및 버스(1600)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 데스크톱(Desktop) 컴퓨터, 랩톱(Laptop) 컴퓨터, 태블릿(Tablet), 스마트폰, 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 워크스테이션(Workstation), 서버(Server), 전기 자동차 등과 같은 전자 장치들 중 하나일 수 있다.
프로세서(1100)는 전자 시스템(1000)의 전반적인 동작들을 제어할 수 있다. 프로세서(1100)는 다양한 종류의 산술 연산들 및/또는 논리 연산들을 처리할 수 있다. 이를 위해, 프로세서(1100)는 ASIC (application specific integrated circuit), FPGA (field-programmable gate array), 전용 프로세서 (dedicated microprocessor), 마이크로프로세서 등을 포함할 수 있다. 예를 들어, 프로세서(1100)는 하나 이상의 프로세서 코어를 포함할 수 있고, 범용 프로세서, 전용 프로세서(general purpose processor), 또는 애플리케이션 프로세서(Application Processor)로 구현될 수 있다.
통신 모듈(1200)은 전자 시스템(1000)의 외부 장치/시스템과 통신할 수 있다. 예를 들어, 통신 모듈(1200)은 프로세서(1100)와는 별개로 제조되는 기능 블록, 회로, 또는 반도체 칩일 수 있다. 또는, 프로세서(1100)가 애플리케이션 프로세서로 구현되는 경우, 통신 모듈(1200)의 적어도 일부의 기능은 애플리케이션 프로세서(1100)에 머지(merge)될 수 있다.
예를 들어, 통신 모듈(1200)은 LTE (Long Term Evolution), WIMAX (Worldwide Interoperability for Microwave Access), GSM (Global System for Mobile communications), CDMA (Code Division Multiple Access), Bluetooth, NFC (Near Field Communication), Wi-Fi (Wireless Fidelity), RFID (Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP (Transfer Control Protocol/Internet Protocol), USB (Universal Serial Bus), Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나를 지원할 수 있다.
워킹 메모리(1300)는 전자 시스템(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예를 들어, 워킹 메모리(1300)는 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예를 들어, 워킹 메모리(1300)는 DRAM (Dynamic RAM), SDRAM (Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM (Phase-change RAM), MRAM (Magneto-resistive RAM), ReRAM (Resistive RAM), FRAM (Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1400)는 하나 이상의 메모리 장치 및 컨트롤러를 포함할 수 있다. 스토리지 장치(1400)의 메모리 장치는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예를 들어, 스토리지 장치(1400)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예를 들어, 스토리지 장치(1400)는 SSD (Solid State Drive), 착탈식(Removable) 스토리지, 임베디드(Embedded) 스토리지 등과 같은 스토리지 매체를 포함할 수 있다.
특히, 워킹 메모리(1300) 또는 스토리지 장치(1400)가 본 개시의 가변 저항 메모리(예컨대, MRAM, PRAM, ReRAM)를 포함하는 경우, 워킹 메모리(1300) 또는 스토리지 장치(1400)는 본 개시의 비대칭 쓰기 동작을 수행하도록 구성될 수 있다. 그 결과, 비트 라인 쓰기 동작 시 발생할 수 있는 과전류, 및 소스 라인 쓰기 동작 시 발생할 수 있는 구동 능력 부족이 방지될 수 있으며, 쓰기 동작의 신뢰성이 향상될 수 있다.
유저 인터페이스(1500)는 사용자와 전자 시스템(1000) 사이의 통신을 중재할 수 있다. 예를 들어, 유저 인터페이스(1500)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예를 들어, 유저 인터페이스(1500)는 LCD (Liquid Crystal Display) 장치, LED (Light Emitting Diode) 표시 장치, OLED (Organic LED) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, 스피커, 모터 등과 같은 출력 인터페이스를 포함할 수 있다.
버스(1600)는 전자 시스템(1000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 시스템(1000)의 구성 요소들은 버스(1600)의 버스 포맷에 기초하여 서로 데이터를 교환할 수 있다. 예를 들어, 버스 포맷은 USB, SCSI (Small Computer System Interface), PCIe (Peripheral Component Interconnect Express), M-PCIe (Mobile PCIe), ATA (Advanced Technology Attachment), PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), EIDE (Enhanced IDE), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 스토리지 장치
12: 컨트롤러
14: 메모리 장치
100: 메모리 장치
110: 메모리 셀 어레이
120: 로우 디코더
130: 컬럼 디코더
140: 워드 라인 제어 회로
150: 쓰기 드라이버 및 센스 앰프
160: 데이터 버퍼(160), 그리고
170: 제어 로직
12: 컨트롤러
14: 메모리 장치
100: 메모리 장치
110: 메모리 셀 어레이
120: 로우 디코더
130: 컬럼 디코더
140: 워드 라인 제어 회로
150: 쓰기 드라이버 및 센스 앰프
160: 데이터 버퍼(160), 그리고
170: 제어 로직
Claims (10)
- 일단이 비트 라인에 연결되고 타단이 공통 노드에 연결되는 가변 저항 소자, 그리고 일단들이 상기 공통 노드에 연결되고 타단들이 소스 라인에 연결되는 제 1 셀 트랜지스터 및 제 2 셀 트랜지스터를 포함하는 가변 저항 메모리 셀 ; 그리고
제 1 쓰기 동작 시 상기 제 1 셀 트랜지스터의 게이트 전극에 연결되는 워드 라인과 상기 제 2 셀 트랜지스터의 게이트 전극에 연결되는 서브 워드 라인을 서로 차단 하고, 제 2 쓰기 동작 시 상기 워드 라인과 상기 서브 워드 라인을 서로 연결 하도록 구성되는 워드 라인 제어 회로를 포함하는 메모리 장치. - 제 1 항에 있어서,
상기 워드 라인 제어 회로는:
제 1 전원 전압에 응답하여 턴-오프 되어 상기 워드 라인과 상기 서브 워드 라인을 서로 차단시키고, 제 2 전원 전압에 응답하여 턴-온 되어 상기 워드 라인과 상기 서브 워드 라인을 서로 연결하는 제 1 트랜지스터; 그리고
상기 제 1 전원 전압에 응답하여 턴-온 되어 상기 제 2 셀 트랜지스터의 상기 게이트 전극에 상기 제 2 전원 전압을 전달하고, 상기 제 2 전원 전압에 응답하여 턴-오프 되어 제 2 셀 트랜지스터의 상기 게이트 전극과 상기 전원 전압을 서로 차단하는 제 2 트랜지스터를 포함하는 메모리 장치. - 제 2 항에 있어서,
상기 워드 라인 제어 회로는:
상기 제 1 전원 전압 또는 상기 제 2 전원 전압을 입력 받아 쉬프팅 하도록 구성되는 레벨 쉬프터를 더 포함하되,
상기 쉬프팅 전압은 상기 제 1 트랜지스터의 상기 게이트 전극 및 상기 제 2 트랜지스터의 상기 게이트 전극으로 입력되는 메모리 장치. - 상기 제 3 항에 있어서,
상기 쉬프팅 전압이 상기 제 1 전원 전압에 기반하는 경우, 상기 쉬프팅 전압의 레벨은 상기 워드 라인으로 인가되는 상기 워드 라인 전압의 레벨과 동일한 메모리 장치. - 제 2 항에 있어서,
상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터인 메모리 장치. - 제 1 항에 있어서,
상기 워드 라인을 구동하기 위한 워드 라인 전압을 제공하는 로우 디코더; 그리고
상기 비트 라인을 구동하기 위한 비트 라인 전압 또는 상기 소스 라인을 구동하기 위한 소스 라인 전압을 생성하도록 구성되는 쓰기 드라이버 및 센스 앰프를 더 포함하는 메모리 장치. - 제 6 항에 있어서,
상기 제 1 쓰기 동작 시, 상기 비트 라인으로 상기 비트 라인 전압이 인가되고, 상기 소스 라인으로 접지 전압이 인가되고,
상기 제 2 쓰기 동작 시, 상기 소스 라인으로 상기 소스 라인 전압이 인가되고, 상기 비트 라인으로 접지 전압이 인가되는 메모리 장치. - 제 1 항에 있어서,
상기 가변 저항 소자는:
자화 방향이 가변하는 자유층;
자화 방향이 고정되는 피고정층; 그리고
상기 자유층과 상기 피고정층 사이에 제공되는 배리어 층을 포함하는 메모리 장치. - 일단이 비트 라인에 연결되는 가변 저항 소자;
상기 가변 저항 소자의 타단이 소스 라인에 연결되는 제 1 경로 및 제 2 경로; 그리고
상기 제 1 경로 및 상기 제 2 경로 중 적어도 하나를 선택하도록 구성되는 워드 라인 제어 회로를 포함하는 메모리 장치. - 제 9 항에 있어서,
상기 제 1 경로는, 워드 라인에 게이트 전극이 연결되는 제 1 셀 트랜지스터를 포함하고,
상기 제 2 경로는, 서브 워드 라인에 게이트 전극이 연결되는 제 2 셀 트랜지스터를 포함하는 메모리 장치.
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