JP5603895B2 - 半導体記憶装置の駆動方法および半導体記憶装置 - Google Patents

Description

本発明による実施形態は、半導体記憶装置の駆動方法および半導体記憶装置に関する。

抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＳＴＴ（Spin Transfer Torque ）型ＭＴＪ素子を用いたＭＲＡＭは、微細化によって抵抗変化率が小さくなる。この場合、読出し信号差が小さくなるため、データを読み出す際に、高精度なデータ検出が必要になる。高精度なデータ検出のためには、参照データは、データ“１”とデータ“０”との中間に近い方が好ましい。しかし、微細化されたＭＲＡＭでは、素子特性のばらつきによって、参照データをデータ“１”とデータ“０”との中間に設定することは困難であった。

米国特許出願公開第２００９／０３２３４０２号明細書

微細な信号差を高精度に検出することができる半導体記憶装置およびその駆動方法を提供する。

本実施形態による半導体記憶装置の駆動方法は、抵抗変化型の複数の記憶素子と、記憶素子に格納されたデータに応じた複数の電圧を保持する信号保持部と、信号保持部に保持された電圧に基づいて記憶素子に格納されたデータを検出するセンスアンプとを備えた半導体記憶装置の駆動方法であって、
複数の記憶素子のうち選択された第１の記憶素子に格納された対象データの読出し動作において、
対象データに応じた第１の電圧を信号保持部において保持し、
第１の記憶素子に第１論理の第１のサンプルデータを書き込み、
第１のサンプルデータに応じた第２の電圧を信号保持部において保持し、
第１の記憶素子に第１論理とは逆論理である第２論理の第２のサンプルデータを書き込み、
第２のサンプルデータに応じた第３の電圧を信号保持部において保持し、
センスアンプにおいて、第１の電圧に基づいた読出し信号と第２および第３の電圧に基づいて生成された参照信号とを比較することによって、第１の記憶素子に格納された対象データの論理を検出することを具備し、 信号保持部は、互いに並列に接続され、第１の電圧をゲート電極で受ける第１および第２のトランジスタと、互いに並列に接続され、第２の電圧および第３の電圧をそれぞれゲート電極で受ける第３および第４のトランジスタとを備え、
第１の電圧は、第１および第２のトランジスタのゲート電極に保持され、
第２の電圧は、第３のトランジスタのゲート電極に保持され、
第３の電圧は、第４のトランジスタのゲート電極に保持される。

本実施形態に従った磁気ランダムアクセスメモリのメモリチップを示すブロック図。 単一のメモリセルＭＣの構成を示す説明図。 本実施形態によるＭＲＡＭの概略的な構成を示す回路図。 本実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図。 本実施形態によるＭＲＡＭのデータ読出し動作を示すフロー図。 信号保持回路ＳＳＣおよびセンスアンプＳＡの概略図。 本実施形態によるＭＲＡＭおよび比較例によるＭＲＡＭの各参照信号を説明するグラフ。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図である。尚、本実施形態は、これに限定されることなく、ＭＲＡＭ以外の抵抗変化型素子を用いたメモリ（例えば、ＰＣＲＡＭ、ＲｅＲＡＭ等）にも適用可能である。

本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、センスアンプＳＡと、メインデータコントローラＭＤＣと、ＤＱバッファＤＱＢと、カラムコントローラＣＣと、ロウコントローラＲＣと、クロックバッファＣＬＫＢと、コマンドコントローラＣＭＤＣと、アドレスコントローラＡＤＤＣと、アレイコントローラＡＣとを備えている。

メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣはビット線対（例えばＢＬ１とＢＬ２）とワード線ＷＬとの交点に対応して配置されている。すなわち、メモリセルＭＣの一端は、ビット線対の一方ＢＬ１に接続され、他端はビット線対の他方ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。

センスアンプＳＡは、例えばビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。ライトドライバＷＤは、例えばビット線ＢＬ１、ＢＬ２を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。

メインデータコントローラＭＤＣは、ＤＱバッファＤＱＢから受け取ったデータを、カラムコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、カラムコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをＤＱバッファＤＱＢへ転送する。

データバッファとしてのＤＱバッファＤＱＢは、センスアンプＳＡで検出された読出しデータを一時的に保持し、その読出しデータをメモリチップ１の外部へ出力する。あるいは、ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して受け取った書込みデータを一時的に保持し、その書込みデータをライトドライバＷＤへ転送する。

カラムコントローラＣＣは、カラムアドレスに従って所望のカラムのビット線ＢＬを選択的に駆動するようにセンスアンプＳＡまたはライトドライバＷＤを動作させる。

ロウコントローラＲＣは、ロウアドレスに従って所望のワード線ＷＬを選択的に駆動させるようにワード線ドライバＷＬＤを動作させる。

クロックバッファＣＬＫＢは、メモリチップ１全体の動作のタイミングを決定するクロック信号を入力する。

コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラＣＣおよびロウコントローラＲＣを制御する。

アドレスコントローラＡＤＤＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラＣＣおよびロウコントローラＲＣにこれらのアドレスを送る。

アレイコントローラＡＣは、メモリセルアレイＭＣＡの全体的な制御を行う。

図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。

ＴＭＲ（tunneling magnetoresistive）効果を利用したＳＴＴ−ＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図２に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して形成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で形成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。

ＭＲＡＭのデータ読出し動作では、センスアンプＳＡは、メモリセルＭＣに電流（セル電流）を供給することによってメモリセルＭＣの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流であり、従って、読出し電流は、必然的に非常に小さい値となる。

例えば、センスアンプＳＡには、定電流型センスアンプおよび定電圧クランプ型センスアンプ等がある。定電流型センスアンプを用いた場合、データ“０”とデータ“１”との電圧差（信号差）は数１０ｍＶである。定電圧クランプ型センスアンプを用いた場合、データ“０”とデータ“１”との電流比（信号比）は数μＡである。

このような、微細な信号差を検出するためには、高精度なデータ検出が必要である。高精度なデータ検出を行なうためには、データ“１”とデータ“０”との中央近傍に設定された適切な参照データが必要である。このような適切な参照データを生成するために、本実施形態では、図３に示す構成が用いられる。

図３は、本実施形態によるＭＲＡＭの概略的な構成を示す回路図である。図３では、データ読出し動作においてメモリセルアレイＭＣＡ内で選択されたメモリセルＭＣおよび選択メモリセルＭＣに接続される回路が表示されている。他の非選択メモリセル、ワード線ＷＬおよびビット線ＢＬのそれぞれの図示は省略されている。

本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、ライトバイアス回路ＷＢＣと、リードバイアス回路ＲＢＣと、信号保持回路ＳＳＣと、センスアンプＳＡとを備えている。

ライトバイアス回路ＷＢＣは、ｎ型トランジスタＴｗ０、Ｔｗ１およびｐ型トランジスタＴｂｗ０、Ｔｂｗ１を備えている。トランジスタＴｗ０およびＴｂｗ０は、データ“０”を選択メモリセルＭＣに書き込むときに導通状態になるトランジスタである。トランジスタＴｗ０およびＴｂｗ０のゲート信号Ｗ０およびｂＷ０は、互いに相補の信号であり、トランジスタＴｗ０およびＴｂｗ０を同時に駆動させる。トランジスタＴｗ１およびＴｂｗ１は、データ“１”を選択メモリセルＭＣに書き込むときに導通状態になるトランジスタである。トランジスタＴｗ１およびＴｂｗ１のゲート信号Ｗ１およびｂＷ１は、互いに相補の信号であり、トランジスタＴｗ１およびＴｂｗ１を同時に駆動させる。

トランジスタＴｗ０およびＴｂｗ０が導通状態であるときには、電流Ｉ０が選択メモリセルＭＣに流れ、データ“０”が書き込まれる。トランジスタＴｗ１およびＴｂｗ１が導通状態であるときには、電流Ｉ１が選択メモリセルＭＣに流れ、データ“１”が書き込まれる。

リードバイアス回路ＲＢＣは、２つのｎ型トランジスタＴｒｅと、ｎ型トランジスタＴｃｌｍｐと、ｐ型トランジスタＴｌｏａｄとを備えている。トランジスタＴｒｅは、データ読出し動作において導通状態になるトランジスタである。トランジスタＴｒｅは、リードイネーブル信号ＲＥによって制御される。トランジスタＴｃｌｍｐは、読出し時に選択メモリセルＭＣに印加する電圧を決定するトランジスタである。トランジスタＴｃｌｍｐは、クランプ信号ＶＣＬＭＰによって制御され、データ読出し動作において導通状態になる。トランジスタＴｌｏａｄは、ノードＮｘの電圧Ｖｘを決定するトランジスタである。トランジスタＴｌｏａｄは、負荷信号ＶＬＯＡＤによって制御され、データ読出し動作において導通状態になる。

トランジスタＴｌｏａｄとＴｃｌｍｐとの間のノードＮｘは、信号保持回路ＳＳＣに接続されている。ノードＮｘの電圧Ｖｘは、選択メモリセルＭＣ内のデータに応じた信号として信号保持回路ＳＳＣに伝達される。

データ読出し動作において、リードバイアス回路ＲＢＣは、選択メモリセルＭＣに所定の電圧を印加し、選択メモリセルＭＣに電流Ｉｒｅａｄを流す。このとき、リードバイアス回路ＲＢＣは、ノードＮｘの電圧Ｖｘを信号保持回路ＳＳＣに与える。

信号保持回路ＳＳＣは、ｎ型トランジスタＴｐ１〜Ｔｐ４と、ｐ型トランジスタＴｂｐ１〜Ｔｂｐ４と、ｎ型トランジスタＴ１〜Ｔ４とを備えている。トランジスタＴｐ１およびＴｂｐ１は、互いに並列に接続されている。これにより、トランジスタＴｐ１およびＴｂｐ１は、電圧ＶｘをトランジスタＴ１のゲート電極（ゲートノード）ＮＧ１へ転送する第１のトランスファゲートＴＧ１として機能する。トランジスタＴｐ２およびＴｂｐ２は、互いに並列に接続されている。これにより、トランジスタＴｐ２およびＴｂｐ２は、電圧ＶｘをトランジスタＴ２のゲート電極（ゲートノード）ＮＧ２へ転送する第２のトランスファゲートＴＧ２として機能する。トランジスタＴｐ３およびＴｂｐ３は、互いに並列に接続されている。これにより、トランジスタＴｐ３およびＴｂｐ３は、電圧ＶｘをトランジスタＴ３のゲート電極（ゲートノード）ＮＧ３へ転送する第３のトランスファゲートＴＧ３として機能する。トランジスタＴｐ４およびＴｂｐ４は、互いに並列に接続されている。これにより、トランジスタＴｐ４およびＴｂｐ４は、電圧ＶｘをトランジスタＴ４のゲート電極（ゲートノード）ＮＧ４へ転送する第４のトランスファゲートＴＧ４として機能する。

ゲート信号Ｐ１、ｂＰ１は、互いに相補の信号であり、第１のトランスファゲートＴＧ１を駆動する信号である。ゲート信号Ｐ２、ｂＰ２は、互いに相補の信号であり、第２のトランスファゲートＴＧ２を駆動する信号である。ゲート信号Ｐ３、ｂＰ３は、互いに相補の信号であり、第３のトランスファゲートＴＧ３を駆動する信号である。ゲート信号Ｐ４、ｂＰ４は、互いに相補の信号であり、第４のトランスファゲートＴＧ４を駆動する信号である。

第１のトランジスタＴ１のゲート電極ＮＧ１は、第１のトランスファゲートＴＧ１を介してノードＮｘに接続されている。第２のトランジスタＴ２のゲート電極ＮＧ２は、第２のトランスファゲートＴＧ２を介してノードＮｘに接続されている。第１のトランジスタＴ１および第２のトランジスタＴ２は、互いに並列に接続されている。

第１のトランジスタＴ１および第２のトランジスタＴ２のドレインは、トランジスタＴｓｅｎ１２等を介してセンスアンプＳＡのセンスノードｂＳＮに接続される。

第３のトランジスタＴ３のゲート電極ＮＧ３は、第３のトランスファゲートＴＧ３を介してノードＮｘに接続されている。第４のトランジスタＴ４のゲート電極ＮＧ４は、第４のトランスファゲートＴＧ４を介してノードＮｘに接続されている。第３のトランジスタＴ３および第４のトランジスタＴ４は、互いに並列に接続されている。

第３のトランジスタＴ３および第４のトランジスタＴ４のドレインは、トランジスタＴｓｅｎ３４等を介してセンスアンプＳＡのセンスノードＳＮに接続される。

このような構成を有する信号保持回路ＳＳＣは、トランスファゲートＴＧ１〜ＴＧ４を制御することによって、ノードＮｘの電圧ＶｘをゲートノードＮＧ１〜ＮＧ４のいずれかに保持することができる。

センスアンプＳＡは、ｎ型トランジスタＴｓｅｎ１２、Ｔｓｅｎ３４と、ｐ型トランジスタＴｓｅｐ１２、Ｔｓｅｐ３４と、ラッチ回路ＬＣとを備えている。

トランジスタＴｓｅｎ１２は、信号保持回路ＳＳＣのトランジスタＴ１およびＴ２のドレインとラッチ回路ＬＣとの間に接続されている。トランジスタＴｓｅｎ３４は、信号保持回路ＳＳＣのトランジスタＴ３およびＴ４のドレインとラッチ回路ＬＣとの間に接続されている。トランジスタＴｓｅｎ１２、Ｔｓｅｎ３４は、センスイネーブル信号ＳＥを共通に受け、同時に駆動される。

ラッチ回路ＬＣは、ｎ型トランジスタＴＬＣｎ１、ＴＬＣｎ２およびｐ型トランジスタＴＬＣｐ１、ＴＬＣｐ２を備えている。

トランジスタＴＬＣｎ１およびＴＬＣｐ１は、電源電圧ＶＤＤとトランジスタＴｓｅｎ１２との間に直接接続されている。トランジスタＴＬＣｎ１およびＴＬＣｐ１のゲート電極は、トランジスタＴＬＣｎ２とトランジスタＴＬＣｐ２との間のセンスノードＳＮに共通に接続されている。

トランジスタＴＬＣｎ２およびＴＬＣｐ２は、電源電圧ＶＤＤとトランジスタＴｓｅｎ３４との間に直接接続されている。トランジスタＴＬＣｎ２およびＴＬＣｐ２のゲート電極は、トランジスタＴＬＣｎ１とトランジスタＴＬＣｐ１との間のセンスノードｂＳＮに共通に接続されている。

このように、トランジスタＴＬＣｎ１、ＴＬＣｐ１のゲート電極と、トランジスタＴＬＣｎ２、ＴＬＣｐ２のゲート電極とはクロス結合されている。

トランジスタＴＬＣｎ１とトランジスタＴＬＣｐ１との間のセンスノードｂＳＮは、トランジスタＴｓｅｐ１２を介して電源電圧ＶＤＤに接続されている。トランジスタＴＬＣｎ２とトランジスタＴＬＣｐ２との間のセンスノードＳＮは、トランジスタＴｓｅｐ３４を介して電源ＶＤＤに接続されている。

このような構成を有するセンスアンプＳＡは、トランジスタＴｓｅｎ１２を介して得られる電圧とトランジスタＴｓｅｎ３４を介して得られる電圧との電圧差を増幅し、その電圧差をラッチ回路ＬＣのセンスノードＳＮ、ｂＳＮにラッチすることができる。そして、センスノードＳＮに保持された電圧が検出結果として出力される。

次に、本実施形態によるＭＲＡＭの動作を説明する。

図４は、本実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図である。図５は、本実施形態によるＭＲＡＭのデータ読出し動作を示すフロー図である。第１の記憶素子としての選択メモリセルＭＣは、読出し対象としての或る論理データを格納している。図４に示すデータ読出しシーケンスによって、ＭＲＡＭは、選択メモリセルＭＣ内の読出し対象データを検出する。尚、データ読出し動作において、図３のトランジスタＴｌｏａｄおよびＴｃｌｍｐは導通状態を維持している。

まず、ｔ０〜ｔ１において、ＭＲＡＭは、１回目の読出し動作を実行する（Ｓ１０）。１回目の読出し動作では、信号保持回路ＳＳＣは、選択メモリセルＭＣに格納されている読出し対象データに基づく第１の電圧を保持する（Ｓ２０）。

より詳細には、リードイネーブル信号ＲＥが論理ハイに活性化される。これにより、図３に示すリードバイアス回路ＲＢＣが選択メモリセルＭＣに読出し電流Ｉｒｅａｄを流す。また、ゲート信号Ｐ１、Ｐ２を論理ハイに活性化させる。これに伴い、ゲート信号ｂＰ１、ｂＰ２は、論理ロウに活性化される。これにより、図３に示す第１および第２のトランスファゲートＴＧ１、ＴＧ２は導通状態になる。読出し対象データに応じた第１の電圧は、第１および第２のトランスファゲートＴＧ１、ＴＧ２を介してゲートノードＮＧ１およびＮＧ２に伝達される。

そして、ゲート信号Ｐ１、Ｐ２を論理ロウに不活性化させ、かつ、ゲート信号ｂＰ１、ｂＰ２を論理ハイに不活性化させることによって、第１および第２のトランスファゲートＴＧ１、ＴＧ２を非導通状態にする。これにより、第１の電圧は、ゲートノードＮＧ１およびＮＧ２に保持される。

次に、ｔ１〜ｔ２において、ＭＲＡＭは、第１のサンプルデータとしてデータ“０”の書込み動作を実行する（Ｓ３０）。データ“０”の書込み動作では、ライトバイアス回路ＷＢＣが選択メモリセルＭＣへデータ“０”を書き込む。

より詳細には、図３のトランジスタＴｗ０のゲート信号Ｗ０が論理ハイに活性化され、トランジスタＴｂｗ０のゲート信号ｂＷ０が論理ロウに活性化される。これにより、図３に示すライトバイアス回路ＷＢＣが選択メモリセルＭＣに電流Ｉ０を流し、選択メモリセルＭＣにデータ“０”を書き込む。

このとき、選択メモリセルＭＣにおいて上記読出し対象データはデータ“０”によって上書きされてしまう。しかし、読出し対象データの情報は、第１の電圧として信号保持回路ＳＳＣに保持されているので問題無い。

次に、ｔ２〜ｔ３において、ＭＲＡＭは、２回目の読出し動作を実行する（Ｓ４０）。２回目の読出し動作では、信号保持回路ＳＳＣは、選択メモリセルＭＣに格納されているデータ“０”に基づく第２の電圧を保持する（Ｓ５０）。

より詳細には、リードイネーブル信号ＲＥが論理ハイに活性化される。これにより、リードバイアス回路ＲＢＣが選択メモリセルＭＣに読出し電流Ｉｒｅａｄを流す。また、ゲート信号Ｐ３を論理ハイに活性化させる。これに伴い、ゲート信号ｂＰ３は、論理ロウに活性化される。これにより、図３に示す第３のトランスファゲートＴＧ３は導通状態になる。データ“０”に応じた第２の電圧は、第３のトランスファゲートＴＧ３を介してゲートノードＮＧ３に伝達される。

そして、ゲート信号Ｐ３を論理ロウに不活性化させ、かつ、ゲート信号ｂＰ３を論理ハイに不活性化させることによって、第３のトランスファゲートＴＧ３を非導通状態にする。これにより、第２の電圧は、ゲートノードＮＧ３に保持される。

次に、ｔ３〜ｔ４において、ＭＲＡＭは、第２のサンプルデータとしてデータ“１”の書込み動作を実行する（Ｓ６０）。データ“１”の書込み動作では、ライトバイアス回路ＷＢＣが選択メモリセルＭＣへデータ“１”を書き込む。

より詳細には、図３のトランジスタＴｗ１のゲート信号Ｗ１が論理ハイに活性化され、トランジスタＴｂｗ１のゲート信号ｂＷ１が論理ロウに活性化される。これにより、図３に示すライトバイアス回路ＷＢＣが選択メモリセルＭＣに電流Ｉ１を流し、選択メモリセルＭＣにデータ“１”を書き込む。

このとき、選択メモリセルＭＣにおいてデータ“０”はデータ“１”によって上書きされてしまう。しかし、データ“０”の情報は、第２の電圧として信号保持回路ＳＳＣに保持されているので問題無い。

次に、ｔ４〜ｔ５において、ＭＲＡＭは、３回目の読出し動作を実行する（Ｓ７０）。３回目の読出し動作では、信号保持回路ＳＳＣは、選択メモリセルＭＣに格納されているデータ“１”に基づく第３の電圧を保持する（Ｓ８０）。

より詳細には、リードイネーブル信号ＲＥが論理ハイに活性化される。これにより、リードバイアス回路ＲＢＣが選択メモリセルＭＣに読出し電流Ｉｒｅａｄを流す。また、ゲート信号Ｐ４を論理ハイに活性化させる。これに伴い、ゲート信号ｂＰ４は、論理ロウに活性化される。これにより、図３に示す第４のトランスファゲートＴＧ４は導通状態になる。データ“１”に応じた第３の電圧は、第４のトランスファゲートＴＧ４を介してゲートノードＮＧ４に伝達される。

そして、ゲート信号Ｐ４を論理ロウに不活性化させ、かつ、ゲート信号ｂＰ４を論理ハイに不活性化させることによって、第４のトランスファゲートＴＧ４を非導通状態にする。これにより、第３の電圧は、ゲートノードＮＧ４に保持される。

ここで、信号保持回路ＳＳＣは、読出し対象データに対応する第１の電圧をゲートノードＮＧ１、ＮＧ２に保持し、データ“０”に対応する第２の電圧をゲートノードＮＧ３に保持し、並びに、データ“１”に対応する第３の電圧をゲートノードＮＧ４に保持している。従って、第１の電圧は、第１および第２のトランジスタＴ１、Ｔ２のゲート電極に印加される。第２の電圧は、第３のトランジスタＴ３のゲート電極に印加される。第３の電圧は、第４のトランジスタＴ４のゲート電極に印加される。

第１から第３の電圧を保持している信号保持回路ＳＳＣおよびセンスアンプＳＡの状態が図６（Ａ）および図６（Ｂ）に簡略的に示されている。

図６（Ａ）は、読出し対象データがデータ“０”である場合の信号保持回路ＳＳＣおよびセンスアンプＳＡの概略図である。図６（Ｂ）は、読出し対象データがデータ“１”である場合の信号保持回路ＳＳＣおよびセンスアンプＳＡの概略図である。Ｖ０は、選択メモリセルＭＣにデータ“０”が格納されているときにゲートノードＮＧ１〜ＮＧ４に保持される電圧である。Ｖ１は、選択メモリセルＭＣにデータ“１”が格納されているときにゲートノードＮＧ１〜ＮＧ４に保持される電圧である。

図６（Ａ）に示すように、読出し対象データが“０”である場合、第１および第２のトランジスタＴ１、Ｔ２のゲート電極（ＮＧ１、ＮＧ２）には、第１の電圧としてＶ０が印加される。一方、図６（Ｂ）に示すように、読出し対象データが“１”である場合、第１および第２のトランジスタＴ１、Ｔ２のゲート電極（ＮＧ１、ＮＧ２）には、第１の電圧としてＶ１が印加される。尚、第３のトランジスタＴ３のゲート電極（ＮＧ３）には、図６（Ａ）および図６（Ｂ）のいずれの場合にも、第２の電圧としてＶ０が印加される。第４のトランジスタＴ４のゲート電極（ＮＧ４）には、図６（Ａ）および図６（Ｂ）のいずれの場合にも、第３の電圧としてＶ１が印加される。

このように、第３および第４のトランジスタＴ３、Ｔ４の導通状態は、読出し対象データの論理によって変化しないが、第１および第２のトランジスタの導通状態は、読出し対象データの論理に依存して変化する。

従って、図４のｔ５の時点において、第１および第２のトランジスタＴ１、Ｔ２は、読出し対象データに対応する第１の電圧に応じた導通状態（または非導通状態）になっている。よって、第１および第２のトランジスタＴ１、Ｔ２は、第１の電圧に基づいて読出し信号をセンスアンプＳＡに与えることができる。

第３のトランジスタＴ３は、データ“０”に対応する第２の電圧に応じた導通状態（または非導通状態）になっている。第４のトランジスタＴ４は、データ“１”に対応する第３の電圧に応じた導通状態（または非導通状態）になっている。

ここで、第３および第４のトランジスタＴ３、Ｔ４は、並列に接続されているので、データ“０”とデータ“１”との中間データに対応する中間の導通状態となる。よって、第３および第４のトランジスタＴ３、Ｔ４は、第２の電圧と第３の電圧との間の中間の参照信号をセンスアンプＳＡに与えることができる。参照信号は、第２の電圧および第３の電圧の中間電圧によって第３および第４のトランジスタＴ３、Ｔ４の中間の導体状態に応じて得られる中間信号である。

図４に示すｔ５〜ｔ６において、センスアンプＳＡが読出し対象データの論理を検出する（Ｓ９０）。より詳細には、センスイネーブル信号ＳＥが論理ハイに活性化されることによって、トランジスタＴｓｅｎ１２およびＴｓｅｎ３４が導通状態になる。尚、センスイネーブル信号ＳＥが論理ロウに不活性状態であるときには、トランジスタＴｓｅｐ１２、Ｔｓｅｐ３４が導通状態となっている。従って、センスノードＳＮ、ｂＳＮは、電源電圧ＶＤＤにプリチャージされている。このとき、トランジスタＴＬＣｎ１、ＴＬＣｎ２は、導通状態となっており、トランジスタＴＬＣｐ１、ＴＬＣｐ２は、非導通状態となっている。

センスイネーブル信号ＳＥが論理ハイに活性化されることによって、トランジスタＴｓｅｎ１２およびＴｓｅｎ３４が導通状態になるとともに、トランジスタＴｓｅｐ１２およびＴｓｅｐ３４が非導通状態になる。これにより、電源電圧ＶＤＤがセンスノードＳＮ、ｂＳＮから切断される。そして、センスノードｂＳＮの電圧は、第１および第２のトランジスタＴ１、Ｔ２の導通状態に応じた電圧になる。センスノードＳＮの電圧は、第３および第４のトランジスタＴ３、Ｔ４の導通状態に応じた電圧になる。

即ち、センスノードｂＳＮには、読出し対象データ（第１の電圧）に基づいた読出し信号が伝達される。センスノードＳＮには、中間データ（第２の電圧と第３の電圧との中間電圧）に基づいた参照信号が伝達される。

ラッチ回路ＬＣは、センスノードｂＳＮの電圧とセンスノードＳＮの電圧とを比較し、その電圧差を増幅してラッチする。これにより、センスアンプＳＡは、読出し対象データを検出することができる。

その後、ｔ６〜ｔ７において、必要に応じて、データのリストアが実行される（Ｓ１００）。第２のサンプルデータの論理が読出し対象データの論理と異なる場合、ライトバイアス回路ＷＢＣは、読出し対象データと同一論理のデータを選択メモリセルＭＣに書き戻す必要がある。

例えば、ｔ６の時点では、選択メモリセルＭＣは、第２のサンプルデータとしてのデータ“１”を格納している。従って、もし、読出し対象データがデータ“０”であった場合、ｔ６〜ｔ７において、データ“０”を選択メモリセルＭＣに書き戻す必要がある。データ“０”の書込み動作は、ｔ１〜ｔ２におけるデータ“０”の書込み動作と同様である。一方、もし、読出し対象データがデータ“１”であった場合、データリストア動作は不要である。

このように、本実施形態では、信号保持回路ＳＳＣが、読出し対象データに基づいた第１の電圧、データ“０”に基づいた第２の電圧、および、データ“１”に基づいた第３の電圧を保持する。信号保持回路ＳＳＣは、第１の電圧に基づいて読出し信号をセンスアンプＳＡに与え、第２の電圧および第３の電圧に基づいて参照信号をセンスアンプＳＡに与える。センスアンプＳＡは、読出し信号と参照信号とを比較することによって、選択メモリセルＭＣに格納された読出し対象データの論理を検出する。

尚、第１および第２のサンプルデータの論理は逆であってもよい。即ち、第１のサンプルデータとしてデータ“１”を用い、第２のサンプルデータとしてデータ“０”を用いてもよい。この場合、ｔ６〜ｔ７においてリストアされるデータの論理は逆になる。

本実施形態によるＭＲＡＭは、選択メモリセルＭＣに実際に格納されたデータ“０”と選択メモリセルＭＣに実際に格納されたデータ“１”とを用いて参照信号を生成している。その参照信号は、同一の選択メモリセルＭＣに格納されていた読出し対象データを検出するために用いられる。即ち、本実施形態は、自己参照方式によって読出し対象データを検出している。従って、ＭＴＪ素子の特性、セルトランジスタの特性、信号保持回路ＳＳＣおよびセンスアンプＳＡを構成するトランジスタの特性がプロセスばらつきによって変動しても、参照信号をデータ“１”とデータ“０”との中央近傍に設定することができる。これにより、本実施形態によるＭＲＡＭは、ＭＴＪ素子から得られる微細な信号を高精度に検出することができる。

図７（Ａ）から図７（Ｃ）は、本実施形態によるＭＲＡＭおよび比較例によるＭＲＡＭの各参照信号を説明するグラフである。図７（Ａ）は、本実施形態によるＭＲＡＭの参照信号を示す。図７（Ｂ）は、比較例として、リファレンスセルを用いて生成された参照信号を示す。図７（Ｃ）は、比較例としての自己参照方式を用いて生成された参照信号を示す。

図７（Ｂ）では、実際に読出し対象データを格納している選択メモリセルとは異なるリファレンスセルを用いて参照信号を生成する。従って、参照信号は、データ“０”およびデータ“１”の各信号分布の中間に位置することが好ましい。しかし、データ“０”およびデータ“１”の信号分布は、それぞれ正規分布に従って或る程度の広がりを有する。従って、参照信号Ｖｒｅｆとデータ“０”とのマージンおよび参照信号Ｖｒｅｆとデータ“１”とのマージンは小さい。

図７（Ｃ）に示す自己参照方式では、まず、選択メモリセルＭＣから読み出した対象データに基づく電圧を保持する。その後、所定論理のサンプルデータを選択メモリセルに書き込み、再度、選択メモリセルからそのサンプルデータを読み出す。次に、参照信号Ｖｒｅｆを生成するために、２回目に読み出されたサンプルデータにオフセット電圧Ｖｏｓを加算または減算する。これにより得られた参照信号と１回目に読み出された対象データとを比較して、対象データを検出する。

しかし、オフセット電圧Ｖｏｓは、実際のＭＴＪ素子やセルトランジスタ等の特性とは無関係に設定されるため、やはりプロセスばらつきに対して弱い。

これに対し、本実施形態によるＭＲＡＭでは、参照信号を得るために用いられる情報は、全て実際の選択メモリセルＭＣから得られた情報である。従って、図７（Ａ）に示すように、もし、選択メモリセルＭＣまたはセルトランジスタ等の特性がプロセスによってばらついたとしても、それに伴って参照信号も移動する。

例えば、データ“０”を格納した選択メモリセルＭＣ１から読み出した信号をＭＣ１＿０とし、データ“１”を格納した選択メモリセルＭＣ１から読み出した信号をＭＣ１＿１とする。この場合、参照信号は、ＭＣ１＿０とＭＣ１＿１との中央近傍のＶｒｅｆ１となる。また、データ“０”を格納した選択メモリセルＭＣ２から読み出した信号をＭＣ２＿０とし、データ“１”を格納した選択メモリセルＭＣ２から読み出した信号をＭＣ２＿１とする。この場合、参照信号は、ＭＣ２＿０とＭＣ２＿１との中央近傍のＶｒｅｆ２となる。このように、本実施形態によるＭＲＡＭでは、読出し対象データだけでなく、参照信号Ｖｒｅｆも、実際の選択メモリセルおよびその周辺素子の特性のばらつきに伴って変化する。従って、本実施形態によるＭＲＡＭは、プロセスばらつきの影響を排除した参照信号を得ることができる。その結果、本実施形態によるＭＲＡＭは、メモリセルＭＣ等の特性のばらつきがあっても、高精度なデータの読出しが可能となる。

尚、本実施形態によるＭＲＡＭでは、選択メモリセルＭＣの対象データを検出するために、３回の読出し動作および２回の書込み動作が必要になる。しかし、ＭＲＡＭの動作速度は、例えば、ＮＡＮＤ型フラッシュメモリのそれに比較して桁違いに速い。また、ＭＲＡＭは、ＮＡＮＤ型フラッシュメモリと異なり、書込み可能回数に制限が無い。従って、本実施形態による読出し方式は、ＭＲＡＭ等の抵抗変化型メモリに適していると言える。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＣ・・・メモリセル、ＭＣＡ・・・メモリセルアレイ、ＷＢＣ・・・ライトバイアス回路、ＲＢＣ・・・リードバイアス回路、ＳＳＣ・・・信号保持回路、ＳＡ・・・センスアンプ、ＬＣ・・・ラッチ回路、Ｔｐ１〜Ｔｐ４、Ｔｂｐ１〜Ｔｂｐ４・・・トランジスタ、ＴＧ１〜ＴＧ４・・・トランスファゲート、Ｔ１・・・第１のトランジスタ、Ｔ２・・・第２のトランジスタ、Ｔ３・・・第３のトランジスタ、Ｔ４・・・第４のトランジスタ、Ｎｘ・・・ノード、ＳＮ、ｂＳＮ・・・センスノード

Claims (6)

1. 抵抗変化型の複数の記憶素子と、前記記憶素子に格納されたデータに応じた複数の電圧を保持する信号保持部と、前記信号保持部に保持された電圧に基づいて前記記憶素子に格納されたデータを検出するセンスアンプとを備えた半導体記憶装置の駆動方法であって、 前記複数の記憶素子のうち選択された第１の記憶素子に格納された対象データの読出し動作において、
   前記対象データに応じた第１の電圧を前記信号保持部において保持し、
   前記第１の記憶素子に第１論理の第１のサンプルデータを書き込み、
   前記第１のサンプルデータに応じた第２の電圧を前記信号保持部において保持し、
   前記第１の記憶素子に前記第１論理とは逆論理である第２論理の第２のサンプルデータを書き込み、
   前記第２のサンプルデータに応じた第３の電圧を前記信号保持部において保持し、
   前記センスアンプにおいて、前記第１の電圧に基づいた読出し信号と前記第２および前記第３の電圧に基づいて生成された参照信号とを比較することによって、前記第１の記憶素子に格納された対象データの論理を検出することを具備し、
   前記信号保持部は、互いに並列に接続され、前記第１の電圧をゲート電極で受ける第１および第２のトランジスタと、互いに並列に接続され、前記第２の電圧および前記第３の電圧をそれぞれゲート電極で受ける第３および第４のトランジスタとを備え、
   前記第１の電圧は、前記第１および前記第２のトランジスタのゲート電極に保持され、
   前記第２の電圧は、前記第３のトランジスタのゲート電極に保持され、
   前記第３の電圧は、前記第４のトランジスタのゲート電極に保持されることを特徴とする半導体記憶装置の駆動方法。
2. 前記第１および前記第２のトランジスタは、前記第１の電圧に基づいて前記読出し信号を前記センスアンプに与え、
   前記第３および前記第４のトランジスタは、前記第２の電圧および前記第３の電圧に基づいて前記参照信号を前記センスアンプに与えることを特徴とする請求項１に記載の半導体記憶装置の駆動方法。
3. 前記参照信号は、前記第２の電圧および前記第３の電圧によって前記第３および前記第４のトランジスタの駆動電流の合算から得られた信号であることを特徴とする請求項１または請求項２に記載の半導体記憶装置の駆動方法。
4. 前記第２のサンプルデータの論理が前記対象データの論理と異なる場合、前記対象データと同一論理のデータを前記第１の記憶素子に書き込むことをさらに備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置の駆動方法。
5. 抵抗変化型の複数の記憶素子と、
   前記記憶素子に格納されたデータに応じた複数の電圧を保持する信号保持部と、
   前記信号保持部に保持された電圧に基づいて前記記憶素子に格納されたデータを検出するセンスアンプとを備え、
   前記信号保持部は、前記複数の記憶素子のうち選択された第１の記憶素子に格納された対象データに応じた第１の電圧を保持し、前記第１の記憶素子に書き込まれた第１論理の第１のサンプルデータに応じた第２の電圧を保持し、前記第１の記憶素子に書き込まれた前記第１論理とは逆論理である第２論理の第２のサンプルデータに応じた第３の電圧を前記信号保持部において保持し、
   前記センスアンプは、前記第１の電圧に基づいた読出し信号と前記第２および前記第３の電圧に基づいて生成された参照信号とを比較することによって、前記第１の記憶素子に格納された対象データの論理を検出し、
   前記信号保持部は、
   互いに並列に接続され、前記第１の電圧をゲート電極で受ける第１および第２のトランジスタと、
   互いに並列に接続され、前記第２の電圧および前記第３の電圧をそれぞれゲート電極で受ける第３および第４のトランジスタとを備え、
   前記第１および前記第２のトランジスタが前記センスアンプへ前記読出し信号を与え、
   前記第３および前記第４のトランジスタが前記センスアンプへ前記参照信号を与えることを特徴とする半導体記憶装置。
6. 前記信号保持部は、
   前記第１の電圧を前記第１のトランジスタのゲート電極へ転送する第１のトランスファゲートと、
   前記第１の電圧を前記第２のトランジスタのゲート電極へ転送する第２のトランスファゲートと、
   前記第２の電圧を前記第３のトランジスタのゲート電極へ転送する第３のトランスファゲートと、
   前記第３の電圧を前記第４のトランジスタのゲート電極へ転送する第４のトランスファゲートとを備えたことを特徴とする請求項５に記載の半導体記憶装置。

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