半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
Magnetic Random Access Memory(MRAM，磁隨機存取記憶體)係使用具有磁阻效應之記憶元件作為記憶資訊之記憶胞之記憶體裝置。MRAM作為以高速動作、大容量、非揮發性為特徵之新一代記憶體裝置受到注目。
實施形態提供一種抑制伴隨電源電壓之降低產生之資料之消失之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1記憶胞MC，其包含第1可變電阻元件VR；以及第1寫入控制器21及第2寫入控制器31，其等控制向上述第1記憶胞之寫入。上述第1寫入控制器基於自第1配線供給之第1電壓進行向上述第1記憶胞之寫入，上述第2寫入控制器於自上述第1配線供給之上述第1電壓降低至第2電壓之情形時，基於上述第2電壓進行向上述第1記憶胞之寫入。
以下參照圖式對實施形態進行說明。於圖式中，對相同部分標註相同之參照符號。 ＜第1實施形態＞ 以下使用圖1至圖9對第1實施形態之半導體記憶裝置進行說明。以下，以使用磁阻效應元件(Magnetic Tunnel Junction(MTJ)元件)作為可變電阻元件來記憶資料之MRAM為例進行說明，但並不限定於此。本實施形態能夠應用於將可變電阻元件之電阻差轉換為電流差或電壓差並感測(sense)之所有記憶體。 再者，於以下之說明中，只要未特別限定，則「連接」不僅包含直接連接，而且亦包含經由任意之元件而連接之情況。又，電晶體之第1端子表示源極或汲極中之一者，電晶體之第2端子表示源極或汲極中之另一者。又，電晶體之控制端子表示閘極。又，信號b表示反相信號。 [第1實施形態之構成例] 圖1係表示第1實施形態之半導體記憶裝置之整體構成之方塊圖。 如圖1所示，半導體記憶裝置具備記憶體10及記憶體控制器(主機元件)20。 記憶體10例如為MRAM、Dynamic Random Access Memory (DRAM，動態隨機存取記憶體)、Resistive Random Access Memory (ReRAM，電阻式隨機存取記憶體)、Phase Change Random Access Memory(PCRAM，相變隨機存取記憶體)。以下，對記憶體10為MRAM之情形進行說明。 記憶體10自記憶體控制器20接收指令/位址信號CA、資料DQ、資料選通信號DQS、及時脈CLK/CLKb。又，記憶體10將資料DQ發送至記憶體控制器20。 記憶體控制器20包含Central Processing Unit(CPU，中央處理單元)、RAM(Random Access Memory，隨機存取記憶體)、Read Only Memory(ROM，唯讀記憶體)等要素。記憶體控制器20根據指令控制記憶體10。 記憶體10具備記憶體組BK(BK0-BK3)、資料電路15、指令/位址電路16、控制器17、輸入輸出電路18、及全域寫入電路19。 記憶體組BK0具有記憶胞陣列11_0、列解碼器12_0、讀/寫電路13_0、及行解碼器14_0。記憶體組BK1-BK3分別具有與記憶體組BK0相同之構成，即，分別具有記憶胞陣列11_1-11_3、列解碼器12_1-12_3、讀/寫電路13_1-13_3、及行解碼器14_1-14_3。以下，以記憶體組BK0之構成為例進行說明。此處，所謂記憶體組BK，係指能夠自記憶體控制器20選擇之最大之活化單元。 圖2係表示第1實施形態之半導體記憶裝置之記憶胞陣列11_0之圖。 如圖2所示，於記憶胞陣列11_0中，設置有位元線BL(BL0_BL3)、源極線SL(SL0_SL3)、及字元線WL(WL0_WL3)。位元線BL及源極線SL於第1方向延伸，且於與第1方向正交之第2方向交替地設置。字元線WL於第2方向延伸。記憶胞陣列11具有複數個記憶胞MC。各記憶胞MC設置於位元線BL及源極線SL與字元線WL之各交叉位置。因此，複數個記憶胞MC於第1方向及第2方向呈行列狀地排列。與1個字元線WL連接之記憶胞MC之組稱為「頁」。 再者，記憶胞陣列11_0內之位元線BL、源極線SL、及字元線WL之數量為一例，並不限定。 記憶胞MC例如包含可變電阻元件RC及選擇電晶體ST。可變電阻元件RC之第1端子電性地連接於位元線BL，第2端子電性地連接於選擇電晶體ST之第1端子。選擇電晶體ST之第2端子電性地連接於源極線SL，選擇電晶體ST之控制端子電性地連接於字元線WL。 可變電阻元件RC係電阻值隨著施加電流(或電壓)而變化之元件。可變電阻元件RC例如包含MTJ元件、相變元件、鐵電元件等。記憶胞MC係藉由將選擇電晶體ST利用字元線WL接通來選擇。再者，此處，對MRAM，即，可變電阻元件RC為MTJ元件之情形進行說明。 圖3A係表示第1實施形態之半導體記憶裝置中之可變電阻元件RC之概略構成之剖視圖。此處，作為可變電阻元件RC，主要表示記憶層61、隧道勢壘層62、及參照層63。 如圖3A所示，可變電阻元件RC包含由作為強磁性層之記憶層61、作為強磁性層之參照層63、及形成於其等之間之作為非磁性層之隧道勢壘層62構成之積層體。 記憶層61係磁化方向可變之強磁性層，且具有相對於膜面(上表面/下表面)垂直或大致垂直之垂直磁各向異性。此處，所謂磁化方向可變，表示磁化方向相對於特定之寫入電流而變化。又，所謂大致垂直，係指剩餘磁化之方向相對於膜面處於45°＜θ≦90°之範圍內。記憶層61例如由鈷鐵硼(CoFeB)或硼化鐵(FeB)構成。 隧道勢壘層62形成於記憶層61上。隧道勢壘層62為非磁性層，例如由MgO構成。 參照層63形成於隧道勢壘層62上。參照層63為磁化方向不變之強磁性層，且具有相對於膜面垂直或大致垂直之垂直磁各向異性。此處，所謂磁化方向不變，表示磁化方向並不相對於特定之寫入電流而變化。即，參照層63與記憶層61相比磁化方向之反相能量障壁較大。參照層63例如由鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)構成。 圖3B係用以說明第1實施形態之半導體記憶裝置中之可變電阻元件RC之寫入之圖，且係表示平行狀態(P狀態)中之可變電阻元件之剖視圖之圖。圖3C係用以說明第1實施形態之半導體記憶裝置中之可變電阻元件RC之寫入之圖，且係表示反平行狀態(AP狀態)中之可變電阻元件之剖視圖之圖。 可變電阻元件RC例如為旋轉注入型之可變電阻元件。因此，於對可變電阻元件RC寫入資料之情形時，或於自可變電阻元件RC讀出資料之情形時，可變電阻元件RC於與膜面垂直之方向上，雙向通入電流。 更具體而言，向可變電阻元件RC之資料之寫入以如下方式進行。 如圖3B所示，於自記憶層61向參照層63流過電流之情形時，即，於供給自參照層63朝向記憶層61之電子之情形時，於與參照層63之磁化方向相同之方向自旋偏極之電子被注入至記憶層61。於該情形時，記憶層61之磁化方向於與參照層63之磁化方向相同之方向一致。藉此，參照層63之磁化方向與記憶層61之磁化方向成為平行排列。於該平行狀態時，可變電阻元件RC之電阻值最小。將該情形規定為例如「0」資料。 另一方面，如圖3C所示，於自參照層63向記憶層61流過電流之情形時，即，於供給自記憶層61朝向參照層63之電子之情形時，由參照層63反射而於與參照層63之磁化方向相反之方向自旋偏極之電子被注入至記憶層61。於該情形時，記憶層61之磁化方向於與參照層63之磁化方向相反之方向一致。藉此，參照層63之磁化方向與記憶層61之磁化方向成為反平行排列。於該反平行狀態時，可變電阻元件RC之電阻值最大。將該情形規定為例如「1」資料。 又，以如下方式自可變電阻元件RC讀出資料。 對可變電阻元件RC供給讀出電流。該讀出電流設定為記憶層61之磁化方向不反轉之值(較寫入電流小之值)。藉由檢測此時之可變電阻元件RC之電阻值之變化，能夠讀出上述「0」資料及「1」資料。 再次，如圖1所示，列解碼器12_0根據列位址來選擇字元線WL。行解碼器14_0根據行位址來選擇位元線BL及源極線SL。讀/寫電路13_0包含寫入驅動器及感測放大器等，且控制向記憶胞陣列11_0之寫入及自記憶胞陣列11_0之讀出。關於讀/寫電路13_0之詳細情況將於下文敍述。 輸入輸出電路18控制與記憶體控制器20之間之信號之傳送。更具體而言，輸入輸出電路18自記憶體控制器20接收指令/位址信號CA、資料DQ、資料選通信號DQS、及時脈CLK/CLKb。而且，輸入輸出電路18將自記憶體控制器20接收之指令/位址信號CA及時脈CLK/CLKb發送至指令/位址電路16。又，輸入輸出電路18將自記憶體控制器20接收之資料DQ發送至資料電路15。又，輸入輸出電路18將各種控制信號發送至控制器17。 指令/位址電路16接收來自輸入輸出電路18之指令/位址信號CA，並將基於其等之信號發送至記憶體組BK。又，指令/位址電路16接收來自輸入輸出電路18之時脈CLK/CLKb，並以基於時脈CLK/CLKb之時序，輸出各種信號。又，指令/位址電路16將來自外部電源之電源電壓供給至記憶體組BK。 資料電路DQ接收來自輸入輸出電路18之資料DQ，並將其發送至記憶體組BK。 全域寫入電路19根據控制器17之控制，來控制向記憶體組BK之寫入。全域寫入電路19於電源電壓降低之情形時，基於已經降低之電源電壓進行向各記憶體組BK之記憶胞MC之寫入。關於全域寫入電路19之詳細情況將於下文敍述。 控制器17基於來自輸入輸出電路18之控制信號控制各構成要素。 圖4係表示第1實施形態之全域寫入電路19及讀/寫電路13_0、13_1之圖。此處，表示記憶體組BK0-BK3中之記憶體組BK0、BK1，而省略了記憶體組BK2、BK3。 如圖4所示，全域寫入電路19包含全域寫入控制器31及電壓偵測電路32。 電壓偵測電路32電性地連接於電源電壓線，偵測電源電壓VDD之降低(Power down，電源中斷)。例如，於電源電壓VDD自正常時之第1電壓V1(例如1.2 V)降低至第2電壓V2(例如0.9 V)之情形時，電壓偵測電路32偵測該電壓降低。而且，電壓偵測電路32將偵測信號發送至全域寫入控制器31。再者，以下，將第1電壓V1及第2電壓V2作為電壓值(電壓位準)進行說明。 全域寫入控制器31基於來自電壓偵測電路32之偵測信號控制記憶體組BK之寫入。全域寫入控制器31於電源電壓VDD降低之情形時，基於已經降低之電源電壓VDD進行向記憶胞MC之寫入。全域寫入控制器31包含全域寫入賦能電路31A及全域寫入計時器31B。全域寫入賦能電路31A基於來自電壓偵測電路32之偵測信號將寫入賦能信號發送至寫入脈衝產生電路22，指示寫入脈衝產生電路22寫入。全域寫入計時器31B產生於電源電壓VDD降低之情形時之寫入時間t2，並發送至寫入脈衝產生電路22。寫入時間t2係於使用已經降低之電源電壓VDD(第2電壓V2)作為寫入電壓之情形時，能夠充分將資料寫入至記憶胞MC之時間。 記憶體組BK0、BK1之讀/寫電路13_0、13_1分別包含局部寫入控制器21、寫入脈衝產生電路22、寫入驅動器23、及頁緩衝器24。 局部寫入控制器21基於來自指令/位址電路16之信號控制寫入。局部寫入控制器21於電源電壓VDD為正常之情形時(不降低之情形時)，基於電源電壓VDD進行向記憶胞MC之寫入。局部寫入控制器21包含局部寫入賦能電路21A及局部寫入計時器21B。局部寫入賦能電路21A基於來自指令/位址電路16之信號將寫入賦能信號發送至寫入脈衝產生電路22，指示寫入脈衝產生電路22寫入。局部寫入計時器21B產生於電源電壓VDD為正常之情形時之寫入時間t1，並發送至寫入脈衝產生電路22。寫入時間t1係於使用不降低之電源電壓VDD(第1電壓V1)作為寫入電壓之情形時，能夠充分地將資料寫入至記憶胞MC之時間。 於MRAM中，即便於寫入電壓及基於寫入電壓之寫入電流較小之情形時，亦能夠藉由使寫入時間變長而實現向記憶胞MC之資料之寫入。因此，於寫入電壓為第2電壓V2之情形時之寫入時間t2較於寫入電壓為第1電壓V1(＞第2電壓V2)之情形時之寫入時間t1長。 寫入脈衝產生電路22於電源電壓VDD正常之情形時，根據局部寫入控制器21之控制產生寫入脈衝。即，寫入脈衝產生電路22根據來自局部寫入賦能電路21A之指示，產生與局部寫入計時器21B之寫入時間t1對應之寫入脈衝。 又，寫入脈衝產生電路22於電源電壓VDD降低之情形時，根據全域寫入控制器31之控制產生寫入脈衝。即，寫入脈衝產生電路22根據來自全域寫入賦能電路31A之指示，產生與全域寫入計時器31B之寫入時間t2對應之寫入脈衝。 頁緩衝器24暫時地保持寫入資料及讀出資料。 寫入驅動器23基於由寫入脈衝產生電路22產生之寫入脈衝，將保持於頁緩衝器24中之資料寫入至記憶胞MC。 圖5係表示第1實施形態之全域寫入電路19及讀/寫電路13_0、13_1之變化例之圖。 於全域寫入控制器31將信號同時發送至所有記憶體組BK之情形時，對所有記憶體組BK同時進行寫入。於該情形時，寫入電流同時流過所有記憶體組BK之記憶胞MC。其結果，峰值電流變大，作為晶片消耗大量之電流。 相對於此，如圖5所示，於變化例中，全域寫入控制器31利用不同之控制線來向每個記憶體組BK發送信號。而且，全域寫入控制器31針對每個記憶體組BK改變時序發送信號，進行向記憶胞MC之寫入。藉此，能夠抑制峰值電流，從而能夠減少電流之消耗。 再者，於利用以自全域寫入控制器31之信號進行向記憶胞MC之寫入之情形時，於寫入之前或寫入時與寫入無關之電路亦可停止。例如，局部寫入控制器21亦可停止。藉此，能夠抑制多餘之消耗電流，從而能夠抑制寫入電壓之降低。其結果，能夠抑制寫入錯誤。 又，電壓偵測電路32亦可將表示寫入結束之信號發送至指令/位址電路16。而且，指令/位址電路16係以正常結束寫入之方式將信號發送至處於作用狀態之各記憶體組BK。藉此，即便於電源中斷時，亦能夠正常結束晶片。 [第1實施形態之動作例] 圖6係表示第1實施形態之半導體記憶裝置中之讀出之流程圖。 於本例中，於讀出中，對記憶胞MC依次進行第1讀出、寫入重置、第2讀出、及第1讀出與第2讀出之資料比較。即，進行所謂自參照讀出。而且，於自參照讀出後之資料寫回中，於偵測到電源電壓VDD之降低之情形時根據已經降低之電源電壓VDD將寫入時間設定得長。以下，對本例之讀出詳細地進行說明。再者，以下，對自記憶體組BK0之記憶胞MC之讀出進行說明。 如圖6所示，首先，於步驟S11中，指令/位址電路16接收作用指令。此時，指令/位址電路16亦接收位址信號。藉此，指令/位址電路16選擇記憶體組BK0之記憶胞MC。 其次，於步驟S12中，讀/寫電路13_0之感測放大器對已經選擇之記憶胞MC(以下，稱為對象記憶胞MC)進行第1讀出。於第1讀出中，讀出記憶於對象記憶胞MC中之資料。將已經讀出之資料(以下，稱為第1資料)保持於感測放大器閂鎖器中。 其次，於步驟S13中，讀/寫電路13_0之寫入驅動器23對於對象記憶胞MC進行寫入重置。於寫入重置中，寫入預先設定於對象記憶胞MC中之特定資料(例如「0」資料)。 其次，於步驟S14中，讀/寫電路13_0之感測放大器對於對象記憶胞MC進行第2讀出。於第2讀出中，讀出利用寫入重置而寫入至對象記憶胞MC中之特定資料(以下，稱為第2資料)。將已經讀出之資料保持於感測放大器閂鎖器中。 其次，於步驟S15中，讀/寫電路13__0之感測放大器將第1資料與第2資料進行比較。更具體而言，將與第1資料對應之電流或電壓和與第2資料對應之電流或電壓進行比較。根據該比較結果，感測放大器判定第1資料是否為「0」或「1」資料。將該判定結果(「0」或「1」資料)保持於頁緩衝器24中。 其次，於步驟S16中，指令/位址電路16接收讀取指令。 其次，於步驟S17中，指令/位址電路16將保持於頁緩衝器24中之資料讀出至外部。 其次，於步驟S18中，於未由電壓偵測電路32偵測到電源電壓VDD降低之情形時，即，於電源電壓VDD維持正常之第1電壓V1之情形時，於步驟S19中，指令/位址電路16接收預充電指令。 當接收預充電指令時，於步驟S20中，寫入驅動器23根據局部寫入控制器21之控制，進行保持於頁緩衝器24之資料之寫入(寫回)。即，寫入驅動器23使用第1電壓V1作為寫入電壓，於第1時間t1進行向對象記憶胞MC之寫入。 另一方面，於步驟S18中，若由電壓偵測電路32偵測到電源電壓VDD降低之情形時，即，於電源電壓VDD自正常之第1電壓V1降低至第2電壓V2之情形時，於步驟S20中，寫入驅動器23根據全域寫入控制器31之控制，進行保持於頁緩衝器24之資料之寫回。即，寫入驅動器23使用第2電壓V2作為寫入電壓而於第2時間t2進行向對象記憶胞MC之寫入。 以下，對寫入電壓與寫入時間詳細地進行說明。 圖7係表示第1實施形態之半導體記憶裝置中之寫入電壓與寫入時間之關係之圖。 如圖7所示，於MRAM中，寫入電壓越大則能夠以越短時間進行向記憶胞之寫入，寫入電壓越小則能夠以越長時間進行向記憶胞之寫入。例如，於寫入電壓為正常時之第1電壓V1之情形時，以第1時間t1進行寫入。第1時間t1係於使用第1電壓V1作為寫入電壓之情形時，能夠充分將資料寫入至記憶胞MC之時間。另一方面，於寫入電壓為自第1電壓V1降低至第2電壓V2之情形時，以較第1時間t1更長之第2時間t2進行寫入。第2時間t2係於使用第2電壓V2作為寫入電壓之情形時，能夠充分將資料寫入至記憶胞MC之時間。如此，於第1實施形態中，根據寫入電壓而設定寫入時間。 圖8及圖9係表示第1實施形態之半導體記憶裝置中之讀出之時序圖。圖8表示未偵測到電源電壓降低之情形(圖6之步驟S18為否之情形，以下稱為第1例)，圖9表示偵測到電源電壓降低之情形(圖6之步驟S18為是之情形，以下稱為第2例)。 如圖8所示，記憶體10係藉由基於時脈CLK/CLKb之時序接收各種指令進行動作。 首先，於第1例中，於時刻T0，指令/位址電路16接收作用指令。 當接收作用指令時，於時刻T1，讀/寫電路13_0之感測放大器對於對象記憶胞MC進行第1讀出。即，讀出記憶於對象記憶胞MC之資料「1」。將讀出之資料「1」保持於感測放大器閂鎖器。 接著，讀/寫電路13_0之寫入驅動器23對於對象記憶胞MC進行寫入重置。於寫入重置中，寫入預先設定於對象記憶胞MC之特定資料「0」。 進而，讀/寫電路13_0之感測放大器對於對象記憶胞MC進行第2讀出。即，讀出由寫入重置寫入至對象記憶胞MC中之特定資料「0」。已經讀出之資料保持於感測放大器閂鎖器中。 然後，讀/寫電路13_0之感測放大器將由第1讀出而讀出之資料「1」與由第2讀出而讀出之資料「0」進行比較。根據該比較結果，感測放大器判定記憶於對象記憶胞MC中之資料(由第1讀出而讀出之資料)為「1」。該資料「1」保持於頁緩衝器24中。 其次，於時刻T2，指令/位址電路16接收讀取指令。當接收讀取指令時，指令/位址電路16將保持於頁緩衝器24中之資料讀出至外部。 然後，電壓偵測電路32不偵測電源電壓VDD之降低，於時刻T3，指令/位址電路16接收預充電指令。 當接收預充電指令時，於時刻T4，寫入驅動器23將保持於頁緩衝器24中之資料「1」寫回至記憶胞MC。此時，寫入驅動器23根據局部寫入控制器21之控制，進行寫入。即，寫入驅動器23使用第1電壓V1作為寫入電壓而於第1時間t1進行向對象記憶胞MC之寫入。 另一方面，如圖9所示，於第2例中，於時刻T11，電壓偵測電路32偵測電源電壓VDD之降低。但偵測到電源電壓VDD之降低時，即便未接收預充電指令，於時刻T12，寫入驅動器23亦將保持於頁緩衝器24中之資料「1」寫回至記憶胞MC。此時，寫入驅動器23根據全域寫入控制器31之控制，進行寫入。即，寫入驅動器23使用第2電壓V2作為寫入電壓而於較第1時間t1長之第2時間t2進行向對象記憶胞MC之寫入。 [第1實施形態之效果] 於進行自參照讀出之MRAM中，於讀出中，對記憶胞MC依次進行第1讀出、寫入重置、第2讀出、及第1讀出與第2讀出之資料比較。此時，藉由進行寫入重置，記憶胞MC之原來之資料被破壞。而且，最終由資料比較而讀出之資料(與原來之資料同等之資料)保持於頁緩衝器24中，然後，寫回至記憶胞MC。此時，存在如下情形：於資料破壞後且將資料寫回至記憶胞MC之前，產生未預料到之電源電壓VDD之降低(電源中斷)。於該情形時，由於寫入電壓亦降低，故而難以將原來之資料正確地寫入至記憶胞MC。其結果，有如下擔憂：成為記憶胞MC記憶錯誤之資料之狀態，正確之資料消失。 相對於此，於上述第1實施形態中，設置電壓偵測電路32及全域寫入控制器31。電壓偵測電路32偵測電源電壓VDD之降低，輸出偵測信號。全域寫入控制器31根據來自電壓偵測電路32之偵測信號，基於已經降低且偵測到之電源電壓VDD(第2電壓V2)進行向記憶胞MC之寫入。更具體而言，全域寫入控制器31使用第2電壓V2作為寫入電壓，於寫入時間t2進行向記憶胞MC之寫入。寫入時間t2設定得較於使用正常時之電源電壓VDD(第1電壓V1)作為寫入電壓之情形時之寫入時間t1長。藉此，由已經降低之電源電壓VDD亦能夠將正確之資料寫入至記憶胞MC，從而能夠抑制伴隨電源電壓VDD之降低產生之資料之消失。 再者，於第1實施形態中，對進行資料破壞型之自參照讀出之MRAM中之讀出時之寫回進行了說明，但並不限定於此。例如，存在如下情形：於進行資料破壞型之自參照讀出之MRAM中之正常之寫入時(寫入指令發佈時)，或資料非破壞型之MRAM中之正常之寫入時，伴隨未預料到之電源電壓VDD之降低而產生資料之消失。即便於該情形時，亦能夠應用第1實施形態之寫入。 ＜第2實施形態＞ 以下，使用圖10及圖11，對第2實施形態之半導體記憶裝置進行說明。 於第2實施形態中，為由電壓偵測電路32偵測電源電壓VDD之降低之具體例。於第2實施形態中，於電源電壓VDD降低時，加速由電壓偵測電路32進行之偵測，於電源供給電路41將各記憶體組BK電源關閉之前電壓偵測電路32使偵測信號DET為「H」位準。以下，對第2實施形態詳細地進行說明。 再者，於第2實施形態中，主要對與上述第1實施形態不同之方面進行說明，關於相同之方面則省略。 [第2實施形態之構成例] 圖10係表示第2實施形態之半導體記憶裝置中之電壓偵測電路32及電源供給電路41之圖。 如圖10所示，於供給電源電壓VDD之電源電壓線與供給接地電壓VSS之接地電壓線之間串聯地電性地連接電阻R1-R5。即，電阻R1之第1端子電性地連接於電源電壓線，電阻R1之第2端子電性地連接於電阻R2之第1端子。電阻R2之第2端子電性地連接於電阻R3之第1端子，電阻R3之第2端子電性地連接於電阻R4之第1端子，電阻R4之第2端子電性地連接於電阻R5之第1端子。電阻R5之第2端子電性地連接於接地電壓線。 電源供給電路41例如包含於指令/位址電路16中。電源供給電路41藉由偵測電源電壓VDD，將成為電源之信號PW供給至各記憶體組BK。更具體而言，電源供給電路41電性地連接於電阻R2之第2端子與電阻R3之第1端子之連接端子(節點n1)，偵測基於節點n1之電壓之信號。電源供給電路41之偵測位準為電壓VTH。因此，電源供給電路41於節點n1之電壓大於電壓VTH之情形時將信號PW作為「H(High)」位準輸出，即，將各記憶體組BK接通電源。另一方面，電源供給電路41於節點n1之電壓為電壓VTH以下之情形時將信號PW作為「L(Low)」位準輸出，即，將各記憶體組BK電源關閉。 電壓偵測電路32藉由偵測電源電壓VDD之降低，將偵測信號DET供給至全域寫入控制器31。更具體而言，電壓偵測電路32電性地連接於電阻R3之第2端子與電阻R4之第1端子之連接端子(節點n2)，偵測基於節點n2之電壓之信號。電壓偵測電路32之偵測位準為與電源供給電路41之偵測位準相同之電壓VTH。因此，電壓偵測電路32於節點n2之電壓為電壓VTH以下之情形時將偵測信號DET作為「H」位準輸出。另一方面，電源供給電路41於節點n2之電壓大於電壓VTH之情形時將偵測信號DET作為「L」位準輸出。 [第2實施形態之動作例] 圖11係表示第2實施形態之半導體記憶裝置中之電壓偵測電路32及電源供給電路41之動作之圖。此處，表示由電壓偵測電路32偵測電源電壓VDD之降低之動作。 於本例中，於電源電壓VDD降低時，於將電源供給電路41電源關閉之前電壓偵測電路32使偵測信號DET為「H」位準。即，於各記憶體組BK電源關閉之狀態下，執行由全域寫入控制器31進行之寫入。以下，對電源電壓VDD之降低之偵測動作詳細地進行說明。 如圖11所示，於電源電壓VDD降低至第2電壓V2之情形時，對節點n2施加電壓VTH。當電壓偵測電路32偵測節點n2之電壓VTH時，判斷為電源電壓VDD降低。而且，電壓偵測電路32將「H」位準之偵測信號DET輸出至全域寫入控制器31。全域寫入控制器31根據偵測信號DET，基於已經降低且偵測到之電源電壓VDD(第2電壓V2)進行向記憶胞MC之寫入。 另一方面，對節點n1施加電壓[VTH＋IR3]。此處，I表示流過電阻R3之電流，R3表示電阻R3之電阻值。即，對節點n1施加大於節點n2之電壓。如上所述，電源供給電路41之偵測位準與電壓偵測電路32之偵測位準相同。因此，電源供給電路41將「H」位準之信號PW輸出並將各記憶體組BK接通電源。 [第2實施形態之效果] 於電源供給電路41之偵測位準與電壓偵測電路32之偵測位準相同，電源供給電路41之偵測節點與電壓偵測電路32之偵測節點相同之情形時，於電源電壓VDD降低時，存在電源供給電路41之偵測與電壓偵測電路32之偵測成為相同時序之可能性。於該情形時，即便電壓偵測電路32使偵測信號DET為「H」位準，電源供給電路41亦將各記憶體組BK電源關閉。其結果，無法伴隨電源電壓VDD之降低而實現由全域寫入控制器31進行之寫入。 相對於此，於第2實施形態中，電源供給電路41之偵測位準與電壓偵測電路32之偵測位準相同，電源供給電路41之偵測節點與電壓偵測電路32之偵測節點不同。更具體而言，電壓偵測電路32之偵測節點(節點n2)之電壓設定得較電源供給電路41之偵測節點(節點n1)之電壓小。藉此，於電源電壓VDD降低時，電壓偵測電路32能夠先偵測電源電壓VDD之降低。即，即便電源電壓VDD之降低量較小，電壓偵測電路32亦能夠偵測電源電壓VDD之降低。藉此，於電源供給電路41將各記憶體組BK電源關閉之前(於各記憶體組BK接通電源之狀態下)，電壓偵測電路32使偵測信號DET為「H」位準。因此，能夠伴隨電源電壓VDD之降低而實現由全域寫入控制器31進行之寫入。 ＜第3實施形態＞ 以下，使用圖12及圖13，對第3實施形態之半導體記憶裝置進行說明。 第3實施形態為第2實施形態之變化例，電壓偵測電路32之偵測位準根據溫度而變化。以下，對第3實施形態詳細地進行說明。 再者，於第3實施形態中，主要對與上述第2實施形態不同之方面進行說明，關於相同之方面則省略。 [第3實施形態之構成例] 圖12係表示第3實施形態之半導體記憶裝置中之電壓偵測電路32及電源供給電路41之圖。 如圖12所示，電壓偵測電路32包含比較器32A及溫度感測器電路32B。 比較器32A之第1輸入端子電性地連接於節點n1，比較器32A之第2輸入端子電性地連接於溫度感測器電路32B之輸出端子。比較器32A之輸出端子輸出偵測信號DET。 溫度感測器電路32B包含BGR(Band Gap Reference，帶隙參考)電路等。溫度感測器電路32B根據溫度產生不同之電壓並輸出。更具體而言，溫度感測器電路32B於高溫時產生低電壓並輸出，於低溫時產生高電壓並輸出。 [第3實施形態之動作例] 圖13及圖14係表示第3實施形態之半導體記憶裝置中之電壓偵測電路32之動作之圖。更具體而言，圖13係表示高溫時之電壓偵測電路32之動作之圖，圖14係表示低溫時之電壓偵測電路32之動作之圖。此處，表示由電壓偵測電路32偵測電源電壓VDD之降低之動作。 於本例中，電壓偵測電路32之偵測位準根據溫度變化。以下，對電源電壓VDD之降低之偵測動作詳細地進行說明。 如圖13所示，於高溫時，溫度感測器電路32B產生低電壓(電壓VTH1)並輸出。比較器32A將基於電壓VTH1之信號與基於節點n2之電壓之信號進行比較。而且，於節點n2之電壓成為電壓VTH1以下之情形時，比較器32A輸出「H」位準之偵測信號DET。 另一方面，如圖14所示，於低溫時，溫度感測器電路32B產生高電壓(電壓VTH2＞VTH1)並輸出。比較器32A將基於電壓VTH2之信號與基於節點n2之電壓之信號進行比較。而且，於節點n2之電壓成為電壓VTH2以下之情形時，比較器32A輸出「H」位準之偵測信號DET。 [第3實施形態之效果] 於MRAM中，於高溫時，向記憶胞MC之寫入容易，於低溫時，向記憶胞MC之寫入困難。因此，越自高溫成為低溫，則越需要較大之寫入電流及較高之寫入電壓。 相對於此，於上述第3實施形態中，電壓偵測電路32包含溫度感測器電路32B，電源電壓VDD之降低時之電壓偵測電路32之偵測位準根據溫度變化。更具體而言，於高溫時，偵測位準設定為低電壓(電壓VTH1)，於低溫時，偵測位準設定為高電壓(電壓VTH2)。藉此，即便較佳之寫入電壓根據溫度而變化，亦能夠由已經降低之電源電壓VDD將正確之資料可靠性良好地寫入至記憶胞MC。 ＜第4實施形態＞ 以下，使用圖15至圖17，對第4實施形態之半導體記憶裝置進行說明。 第4實施形態為第2實施形態之變化例，電壓偵測電路32根據作用指令(作用旗標信號ACTFLG)動作。以下，對第4實施形態詳細地進行說明。 再者，於第4實施形態中，主要對與上述第2實施形態不同之方面進行說明，關於相同之方面則省略。 [第4實施形態之構成例] 圖15係表示第4實施形態之半導體記憶裝置中之電壓偵測電路32及電源供給電路41之圖。 如圖15所示，電壓偵測電路32包含PMOS(P-channel metal oxide semiconductor，P通道金屬氧化物半導體)電晶體T1、電阻R6、NAND電路NA1、及反相器INV1。 PMOS電晶體T1之第1端子電性地連接於電源電壓線，PMOS電晶體T1之第2端子電性地連接於電阻R6之第1端子，PMOS電晶體T1之控制端子電性地連接於節點n2。電阻R6之第2端子電性地連接於接地電壓線。 NAND電路NA1之第1輸入端子電性地連接於PMOS電晶體T1之第2端子與電阻R6之第1端子之連接端子(節點n3)。對NAND電路NA1之第2輸入端子，輸入作用旗標信號ACTFLG。NAND電路NA1之輸出端子電性地連接於反相器INV1之輸入端子。反相器INV1之輸出端子輸出偵測信號DET。 [第4實施形態之動作例] 圖16及圖17係表示第4實施形態之半導體記憶裝置中之電壓偵測電路32之動作之圖。更具體而言，圖16表示接收作用指令之情形時之動作，圖17表示未接收作用指令之情形時之動作。此處，表示由電壓偵測電路32偵測電源電壓VDD之降低之動作。 於本例中，當於接收作用指令時偵測到電源電壓VDD之降低之情形時，偵測信號DET成為「H」位準。另一方面，當於未接收作用指令之情形時偵測到電源電壓VDD之降低之情形時，偵測信號DET成為「L」位準。以下，對電源電壓VDD之降低之偵測動作詳細地進行說明。 如圖16所示，當接收作用指令時，記憶體組BK成為作用狀態，作用旗標信號ACTFLG成為「H」位準。作用旗標信號ACTFLG之「H」位準維持至接收預充電指令為止。此時，於電源電壓VDD降低至第2電壓V2之情形時，對節點n2施加電壓VTH。即，對電晶體T1之控制端子施加電壓VTH。電壓VTH為電晶體T1之閾值電壓。藉此，電晶體T1接通，對NAND電路NA1之第1輸入端子輸入「H」位準之信號。因此，NAND電路NA1輸出「L」位準之信號，反相器INV1輸出「H」位準之偵測信號DET。而且，全域寫入控制器31根據「H」位準之偵測信號DET，基於已經降低並偵測到之電源電壓VDD(第2電壓V2)進行向記憶胞MC之寫入。 另一方面，如圖17所示，當未接收作用指令時，記憶體組BK成為作用狀態以外之狀態(例如，待機狀態)，作用旗標信號ACTFLG成為「L」位準。此時，於電源電壓VDD降低至第2電壓V2之情形時，對節點n2施加電壓VTH。藉此，與圖16相同地，對NAND電路NA1之第1輸入端子輸入「H」位準之信號。而且，NAND電路NA1輸出「H」位準之信號，反相器INV1輸出「L」位準之偵測信號DET。因此，於記憶體組BK為作用狀態以外之狀態時，即便產生電源中斷，全域寫入控制器31亦不動作。 [第4實施形態之效果] 根據上述第4實施形態，電壓偵測電路32根據作用指令動作。更具體而言，當於記憶體組BK為作用狀態時偵測到電源電壓VDD之降低之情形時，偵測信號DET成為「H」位準，全域寫入控制器31進行寫入。另一方面，當於記憶體組BK為作用狀態以外之狀態時偵測到電源電壓VDD之降低之情形時，偵測信號DET成為「L」位準，全域寫入控制器31不進行寫入。藉此，即便於作用狀態以外之狀態下產生電源中斷，亦能夠防止全域寫入控制器31誤動作。 ＜第5實施形態＞ 以下，使用圖18至圖20，對第5實施形態之半導體記憶裝置進行說明。 第5實施形態為第2實施形態之變化例，電壓偵測電路32根據寫入指令(寫入旗標信號WTFLG)及讀取指令(讀取旗標信號RDFLG)動作。以下，對第5實施形態詳細地進行說明。 再者，於第5實施形態中，主要對與上述第2實施形態不同之方面進行說明，關於相同之方面則省略。 [第5實施形態之構成例] 圖18係表示第5實施形態之半導體記憶裝置中之電壓偵測電路32及電源供給電路41之圖。 如圖18所示，電壓偵測電路32包含PMOS電晶體T2、電阻R7、NAND電路NA2、及反相器INV2-INV4。 PMOS電晶體T2之第1端子電性地連接於電源電壓線，PMOS電晶體T2之第2端子電性地連接於電阻R7之第1端子，PMOS電晶體T2之控制端子電性地連接於節點n2。電阻R7之第2端子電性地連接於接地電壓線。 NAND電路NA2之第1輸入端子電性地連接於PMOS電晶體T2之第2端子與電阻R7之第1端子之連接端子(節點n4)。對反相器INV2之輸入端子輸入讀取旗標信號RDFLG，反相器INV2之輸出端子電性地連接於NAND電路NA2之第2輸入端子。對反相器INV3之輸入端子輸入寫入旗標信號WTFLG，反相器INV3之輸出端子電性地連接於NAND電路NA2之第3輸入端子。NAND電路NA2之輸出端子電性地連接於反相器INV4之輸入端子。反相器INV4之輸出端子輸出偵測信號DET。 [第5實施形態之動作例] 圖19及圖20係表示第5實施形態之半導體記憶裝置中之電壓偵測電路32之動作之圖。更具體而言，圖19表示未接收寫入指令及讀取指令之情形時之動作，圖20表示接收寫入指令之情形時之動作。此處，表示由電壓偵測電路32偵測電源電壓VDD之降低之動作。 於本例中，當於未接收寫入指令及讀取指令時偵測到電源電壓VDD之降低之情形時，偵測信號DET成為「H」位準。另一方面，當於接收寫入指令及讀取指令中之任一者時偵測到電源電壓VDD之降低之情形時，偵測信號DET成為「L」位準。以下，對電源電壓VDD之降低之偵測動作詳細地進行說明。 如圖19所示，當未接收寫入指令及讀取指令時，寫入旗標信號WTFLG及讀取旗標信號RDFLG成為「L」位準。因此，對NAND電路NA2之第2輸入端子及第3輸入端子輸入「H」位準之信號。此時，於電源電壓VDD降低至第2電壓V2之情形時，對節點n2施加電壓VTH。即，對電晶體T2之控制端子施加電壓VTH。電壓VTH為電晶體T2之閾值電壓。藉此，電晶體T2接通，對NAND電路NA2之第1輸入端子輸入「H」位準之信號。因此，NAND電路NA2輸出「L」位準之信號，反相器INV4輸出「H」位準之偵測信號DET。而且，全域寫入控制器31根據「H」位準之偵測信號DET，基於已經降低並偵測到之電源電壓VDD(第2電壓V2)進行向記憶胞MC之寫入。 另一方面，如圖20所示，當接收寫入指令時，寫入旗標信號WTFLG成為「H」位準。因此，對NAND電路NA2之第3輸入端子輸入「L」位準之信號。此時，於電源電壓VDD降低至第2電壓V2之情形時，對節點n2施加電壓VTH。藉此，與圖19相同地，對NAND電路NA2之第1輸入端子輸入「H」位準之信號。而且，NAND電路NA2輸出「H」位準之信號，反相器INV1輸出「L」位準之偵測信號DET。因此，於接收寫入指令時，即便產生電源中斷，全域寫入控制器31亦不動作。 再者，於接收讀取指令時亦為，電壓偵測電路32與於接收寫入指令時同樣地動作。 [第5實施形態之效果] 當接收寫入指令或讀取指令時，各電路基於上述指令進行動作。因此，於各電路中產生電流，於電流之峰值下產生大量之消耗電流。由於該影響，於剛接收寫入指令或讀取指令之後，電源電壓VDD會暫時地降低。當電壓偵測電路32偵測到該暫時之電源電壓VDD降低時，會導致全域寫入控制器31誤動作。 相對於此，根據上述第5實施形態，電壓偵測電路32根據寫入指令及讀取指令進行動作。更具體而言，當於未接收寫入指令及讀取指令時偵測到電源電壓VDD降低之情形時，偵測信號DET成為「H」位準，全域寫入控制器31進行寫入。另一方面，當於接收寫入指令及讀取指令中之任一者時偵測到電源電壓VDD降低之情形時，偵測信號DET成為「L」位準，全域寫入控制器31不進行寫入。藉此，於伴隨寫入指令或讀取指令之接收而產生電源中斷之情形時，能夠防止全域寫入控制器31誤動作。 ＜第6實施形態＞ 以下，使用圖21至圖24，對第6實施形態之半導體記憶裝置進行說明。 第6實施形態為第2實施形態之變化例，電壓偵測電路32週期性地對電源電壓VDD進行取樣。以下，對第6實施形態詳細地進行說明。 再者，於第6實施形態中，主要對與上述第2實施形態不同之方面進行說明，對於相同之方面則省略。 [第6實施形態之構成例] 圖21係表示第6實施形態之半導體記憶裝置中之電壓偵測電路32及電源供給電路41之圖。 如圖21所示，電壓偵測電路32包含傳輸閘極TR1-TR4、PMOS電晶體T3、T4、反相器INV5-INV10、NAND電路NA3-NA5、延遲電路DLY1、及脈衝產生電路PGC1、PGC2。 傳輸閘極TR3包含PMOS電晶體及NMOS(N-channel metal oxide semiconductor，N通道金屬氧化物半導體)電晶體。PMOS電晶體之第1端子與NMOS電晶體之第1端子共通地電性連接，PMOS電晶體之第2端子與NMOS電晶體之第2端子共通地電性連接。對PMOS電晶體之控制端子供給信號ACTFLGb，對NMOS電晶體之控制端子供給信號ACTFLG。傳輸閘極TR4之第1端子(PMOS電晶體及NMOS電晶體之第1端子)電性地連接於延遲電路DLY之輸入端子。 傳輸閘極TR4包含PMOS電晶體及NMOS電晶體。PMOS電晶體之第1端子與NMOS電晶體之第1端子共通地電性地連接，PMOS電晶體之第2端子與NMOS電晶體之第2端子共通地電性地連接。對PMOS電晶體之控制端子供給信號ACTFLG，對NMOS電晶體之控制端子供給信號ACTFLGb。傳輸閘極TR4之第1端子電性地連接於延遲電路DLY之輸入端子。 延遲電路DLY1之輸出端子電性地連接於節點n5。節點n5電性地連接於反相器INV8之輸入端子。反相器INV8之輸出端子電性地連接於傳輸閘極TR3之第2端子(PMOS電晶體及NMOS電晶體之第2端子)。又，節點n5電性地連接於傳輸閘極TR4之第2端子。 NAND電路NA4之第1輸入端子電性地連接於節點n5。對NAND電路NA4之第2輸入端子供給作用旗標信號ACTFLG。NAND電路NA4之輸出端子電性地連接於反相器INV9之輸入端子。反相器INV9之輸出端子電性地連接於脈衝產生電路PGC1之輸入端子。脈衝產生電路PGC1之輸出端子輸出信號SMP0。 NAND電路NA5之第1輸入端子電性地連接於節點n5。對NAND電路NA5之第2輸入端子供給作用旗標信號ACTFLG。NAND電路NA5之輸出端子電性地連接於反相器INV10之輸入端子。反相器INV10之輸出端子電性地連接於脈衝產生電路PGC2之輸入端子。脈衝產生電路PGC2之輸出端子輸出信號SMP1。 傳輸閘極TR1包含PMOS電晶體及NMOS電晶體。PMOS電晶體之第1端子與NMOS電晶體之第1端子共通地電性地連接，PMOS電晶體之第2端子與NMOS電晶體之第2端子共通地電性地連接。對PMOS電晶體之控制端子供給信號SMP0b，對NMOS電晶體之控制端子供給信號SMP0。傳輸閘極TR1之第1端子電性地連接於節點n2。傳輸閘極TR1之第2端子電性地連接於反相器INV5。反相器INV5之輸出端子電性地連接於NAND電路NA3之第1輸入端子。 又，PMOS電晶體T3之第1端子電性地連接於電源電壓線，PMOS電晶體T3之第2端子電性地連接於反相器INV5。對PMOS電晶體T3之控制端子供給作用旗標信號ACTFLG。 傳輸閘極TR2包含PMOS電晶體及NMOS電晶體。PMOS電晶體之第1端子與NMOS電晶體之第1端子共通地電性地連接，PMOS電晶體之第2端子與NMOS電晶體之第2端子共通地電性地連接。對PMOS電晶體之控制端子供給信號SMP1b，對NMOS電晶體之控制端子供給信號SMP1。傳輸閘極TR2之第1端子電性地連接於節點n2。傳輸閘極TR2之第2端子電性地連接於反相器INV6。反相器INV6之輸出端子電性地連接於NAND電路NA3之第2輸入端子。 又，PMOS電晶體T4之第1端子電性地連接於電源電壓線，PMOS電晶體T4之第2端子電性地連接於反相器INV6。對PMOS電晶體T4之控制端子供給作用旗標信號ACTFLG。 NAND電路NA3之輸出端子電性地連接於反相器INV7之輸入端子。反相器INV7之輸出端子輸出偵測信號DET。 [第6實施形態之動作例] 圖22係表示第6實施形態之半導體記憶裝置中之電壓偵測電路32之各種信號之時序圖之圖。圖23及圖24係表示第6實施形態之半導體記憶裝置中之電壓偵測電路32之動作之圖。更具體而言，圖23表示時刻T21前後之動作，圖24表示時刻T23前後之動作。此處，表示由電壓偵測電路32偵測電源電壓VDD之降低之動作。 於本例中，根據作用指令，電壓偵測電路32以任意之時間間隔(週期性地)對電源電壓VDD進行2次取樣。而且，電壓偵測電路32並非僅藉由1次偵測電源電壓VDD之降低便使偵測信號DET為「H」位準，而係於2次偵測之情形時使偵測信號DET為「H」位準。以下，對電源電壓VDD之降低之偵測動作詳細地進行說明。 如圖22所示，於時刻T21以前，節點n5為「L」位準。此時，由於未接收作用指令，故而作用旗標ACTFLG成為「L」位準。藉此，傳輸閘極TR4接通，傳輸閘極TR3關閉。因此，節點n5維持「L」位準。 然後，如圖22及圖23所示，當接收作用指令時，作用旗標ACTFLG成為「H」位準。藉此，傳輸閘極TR3接通，傳輸閘極TR4關閉。反相器INV8使節點n5之「L」位準反轉後輸出。因此，傳輸閘極TR3輸出來自反相器INV8之「H」位準之信號。而且，延遲電路DLY1使來自傳輸閘極TR3之信號延遲，於時刻T21，使節點n5為「H」位準。 當節點n5成為「H」位準時，NAND電路NA4輸出「L」位準之信號。因此，對脈衝產生電路PGC1，經由反相器INV9而供給「H」位準之信號。脈衝產生電路PGC1以輸入信號成為「H」位準為觸發而使信號SMP0於特定時間(自時刻T21至時刻T22為止)為「H」位準。藉此，脈衝產生電路PGC1使信號SMP0產生脈衝。 當於自時刻T21至時刻T22信號SMP0成為「H」位準時，傳輸閘極TR1接通，傳輸閘極TR2關閉。此時，於電源電壓VDD降低至第2電壓V2之情形時，對節點n2施加電壓VTH。即，傳輸閘極TR1將電壓VTH傳送至反相器INV5。電壓VTH對反相器INV5而言表示「L」位準。因此，對NAND電路NA3之第1輸入端子供給「H」位準之信號。另一方面，於反相器INV6之輸入端子，維持電壓VDD(「H」位準)。因此，對NAND電路NA3之第2輸入端子供給「L」位準之信號。其結果，NAND電路NA3輸出「H」位準之信號，偵測信號DET成為「L」位準。即，於1次偵測到電源電壓VDD之降低時，偵測信號DET維持「L」位準。 另一方面，如圖22及圖24所示，當於時刻T21節點n5成為「H」位準時，反相器INV8使節點n5之「H」位準反轉後輸出。因此，傳輸閘極TR3輸出來自反相器INV8之「L」位準之信號。而且，延遲電路DLY1使來自傳輸閘極TR3之信號延遲，於時刻T23使節點n5為「L」位準。 當節點n5成為「L」位準時，NAND電路NA5輸出「H」位準之信號。因此，對脈衝產生電路PGC2，經由反相器INV9而供給「L」位準之信號。脈衝產生電路PGC2以輸入信號成為「L」位準為觸發而使信號SMP1於特定時間(自時刻T23至時刻T24為止)為「H」位準。藉此，脈衝產生電路PGC1使信號SMP1產生脈衝。 當於自時刻T23至時刻T24信號SMP1成為「H」位準時，傳輸閘極TR2接通，傳輸閘極TR1關閉。此時，於電源電壓VDD降低至第2電壓V2之情形時，對節點n2施加電壓VTH。即，傳輸閘極TR2將電壓VTH傳送至反相器INV6。電壓VTH對反相器INV6而言表示「L」位準。因此，對NAND電路NA3之第2輸入端子供給「H」位準之信號。另一方面，於NAND電路NA3之第1輸入端子，維持「H」位準。其結果，NAND電路NA3輸出「L」位準之信號，偵測信號DET成為「H」位準。即，於2次偵測到電源電壓VDD之降低時，偵測信號DET成為「H」位準。 [第6實施形態之效果] 根據上述第6實施形態，電壓偵測電路32以任意之時間間隔(於第1時序及第1時序後之第2時序)對電源電壓VDD進行2次取樣。電壓偵測電路32於2次取樣中並非僅藉由1次偵測電源電壓VDD之降低便使偵測信號DET為「H」位準。而且，電壓偵測電路32於2次偵測到電源電壓VDD之降低之情形時使偵測信號DET為「H」位準。藉此，於因雜訊等而產生短時間之電源中斷之情形時，能夠防止全域寫入控制器31誤動作。 再者，於本例中，對電源電壓VDD進行2次取樣，但並不限定於此，亦可以進行3次以上取樣。 ＜第7實施形態＞ 以下，使用圖25至圖27，對第7實施形態之半導體記憶裝置進行說明。 第7實施形態為第2實施形態之變化例，電壓偵測電路32使用與電源供給電路41相同之偵測節點動作。以下，對第7實施形態詳細地進行說明。 再者，於第7實施形態中，主要對與上述第2實施形態不同之方面進行說明，關於相同之方面則省略。 [第7實施形態之構成例] 圖25係表示第7實施形態之半導體記憶裝置中之電壓偵測電路32及電源供給電路41之圖。 如圖25所示，電壓偵測電路32包含NAND電路NA7、NA8、及反相器INV12-INV16。 對NAND電路NA8之第1輸入端子供給作用旗標信號ACTFLG。對反相器INV14之輸入端子供給讀取旗標信號RDFLG。反相器INV14之輸出端子電性地連接於NAND電路NA8之第2輸入端子。對反相器INV15之輸入端子供給寫入旗標信號WTFLG。反相器INV15之輸出端子電性地連接於NAND電路NA8之第3輸入端子。NAND電路NA8之輸出端子將信號A輸出至反相器INV16之輸入端子。反相器INV16之輸出端子輸出信號Ab。 反相器INV12之輸入端子電性地連接於電源供給電路41之輸出端子。反相器INV12之輸出端子電性地連接於NAND電路NA7之第1輸入端子。對NAND電路NA7之第2輸入端子供給信號Ab。NAND電路NA7之輸出端子電性地連接於反相器INV13之輸入端子。反相器INV13之輸出端子輸出偵測信號DET。 另一方面，電源供給電路41之輸出端子電性地連接於反相器INV11之輸入端子。反相器INV11之輸出端子電性地連接於NAND電路NA6之第1輸入端子。對NAND電路NA6之第2輸入端子供給信號A。NAND電路NA6之輸出端子輸出信號PW。 [第7實施形態之動作例] 圖26及圖27係表示第7實施形態之半導體記憶裝置中之電壓偵測電路32之動作之圖。更具體而言，圖26表示未接收寫入指令及讀取指令之情形時且接收作用指令之情形時之動作，圖27表示未接收作用指令之情形時之動作。此處，表示由電壓偵測電路32偵測電源電壓VDD之降低之動作。 於本例中，於未接收寫入指令及讀取指令之情形時且接收作用指令之情形時，當電源供給電路41偵測電源電壓VDD之降低時電壓偵測電路32使偵測信號DET為「H」位準。以下，對電源電壓VDD之降低之偵測動作詳細地進行說明。 如圖26所示，當接收作用指令時，作用旗標信號成為「H」位準。又，當未接收寫入指令及讀取指令時，寫入旗標信號WTFLG及讀取旗標信號RDFLG成為「L」位準。藉此，NAND電路NA8輸出「L」位準之信號A。又，反相器INV16輸出「H」位準之信號Ab。 此時，於電源電壓VDD降低至第3電壓V3(＜V2)之情形時，對節點n1施加電壓VTH。藉此，電源供給電路41輸出「L」位準之信號，反相器INV12輸出「H」位準之信號。由於信號Ab為「H」位準，故而NAND電路NA7輸出「L」位準之信號。因此，反相器INV13輸出「H」位準之偵測信號DET。 又，反相器INV11輸出「H」位準之信號。由於信號A為「L」位準，故而NAND電路NA6輸出「H」位準之信號PW。即，將記憶體組BK接通電源。 另一方面，如圖27所示，當未接收作用指令時，作用旗標信號成為「L」位準。又，當未接收寫入指令及讀取指令時，寫入旗標信號WTFLG及讀取旗標信號RDFLG成為「L」位準。藉此，NAND電路NA8輸出「H」位準之信號A。又，反相器INV16輸出「L」位準之信號Ab。 此時，於電源電壓VDD降低至第3電壓V3之情形時，對節點n1施加電壓VTH。藉此，電源供給電路41輸出「L」位準之信號，反相器INV12輸出「H」位準之信號。由於信號Ab為「L」位準，故而NAND電路NA7輸出「H」位準之信號。因此，反相器INV13輸出「L」位準之偵測信號DET。 又，反相器INV11輸出「H」位準之信號。由於信號A為「H」位準，故而NAND電路NA6輸出「L」位準之信號PW。即，將記憶體組BK電源關閉。 再者，於接收讀取指令時或接收寫入指令時，電壓偵測電路32亦與未接收作用指令相同地動作。 [第7實施形態之效果] 根據上述第7實施形態，電壓偵測電路32使用與電源供給電路41相同之偵測節點動作。更具體而言，於未接收寫入指令及讀取指令之情形時且接收作用指令之情形時，當電源供給電路41偵測電源電壓VDD之降低時電壓偵測電路32使偵測信號DET為「H」位準。藉此，無須於電壓偵測電路32與電源供給電路41另外設置偵測節點，能夠使電路構成容易。 ＜第8實施形態＞ 以下，使用圖28至圖31，對第8實施形態之半導體記憶裝置進行說明。 第8實施形態為第2實施形態之變化例，電壓偵測電路32根據偵測信號DET產生寫入脈衝。以下，對第8實施形態詳細地進行說明。 再者，於第8實施形態中，主要對與上述第2實施形態不同之方面進行說明，關於相同之方面則省略。 [第8實施形態之構成例] 圖28係表示第8實施形態之半導體記憶裝置中之電壓偵測電路32及電源供給電路41之圖。 如圖28所示，電壓偵測電路32包含EXOR電路EO1。 EXOR電路EO1之第1輸入端子電性地連接於電阻R3之第2端子與電阻R4之第1端子之連接端子(節點n2)。EXOR電路EO1之第2輸入端子電性地連接於電阻R4之第2端子與電阻R5之第1端子之連接端子(節點n6)。EXOR電路EO1之輸出端子輸出偵測信號DET。 [第8實施形態之動作例] 圖29係第8實施形態之半導體記憶裝置中之電壓偵測電路32之各種信號之時序圖。圖30及圖31係表示第8實施形態之半導體記憶裝置中之電壓偵測電路32之動作之圖。更具體而言，圖30表示時刻T31前後之動作，圖31表示時刻T32前後之動作。此處，表示由電壓偵測電路32偵測電源電壓VDD之降低之動作。 於本例中，電壓偵測電路32以2個階段偵測電源電壓VDD之降低。而且，利用第1個階段之電源電壓VDD之降低之偵測，使偵測信號DET為「H」位準。然後，利用第2個階段之電源電壓VDD之降低之偵測，使偵測信號DET為「L」位準。藉此，偵測信號DET產生脈衝，並將該脈衝用作寫入脈衝。以下，對電源電壓VDD之降低之偵測動作詳細地進行說明。 如圖29所示，於時刻T31以前，電源電壓VDD大於電壓V4。於該情形時，施加至節點n2、n6之電壓對EXOR電路EO1之第1輸入端子及第2輸入端子而言分別為「H」位準。因此，EXOR電路EO1之輸出端子輸出「L」位準之偵測信號DET。 其次，如圖29及圖30所示，於時刻T31，於電源電壓VDD降低至第4電壓V4(＞V2)之情形時，對節點n6施加電壓VTH。電壓VTH對EXOR電路EO1之第2輸入端子而言為「L」位準。另一方面，對節點n2施加電壓[VTH＋IR4]。此處，I表示流過電阻R4之電流，R4表示電阻R4之電阻值。電壓[VTH＋IR4]對EXOR電路EO1之第1輸入端子而言為「H」位準。因此，EXOR電路EO1之輸出端子輸出「H」位準之偵測信號DET。 然後，如圖29及圖31所示，於時刻T32，於電源電壓VDD降低至第2電壓V2之情形時，對節點n2施加電壓VTH。電壓VTH對EXOR電路EO1之第2輸入端子而言為「L」位準。另一方面，對節點n6施加電壓[VTH－IR4]。電壓[VTH－IR4]對EXOR電路EO1之第1輸入端子而言為「L」位準。因此，EXOR電路EO1之輸出端子輸出「L」位準之偵測信號DET。 如此，伴隨電源電壓VDD之降低，自時刻T31至時刻T32，偵測信號DET產生脈衝。電壓偵測電路32將偵測信號DET作為寫入脈衝發送至寫入驅動器23。寫入驅動器23根據該寫入脈衝進行向記憶胞MC之寫入。 [第9實施形態之效果] 根據上述第7實施形態，電壓偵測電路32根據偵測信號DET產生寫入脈衝。更具體而言，電壓偵測電路32以2個階段偵測電源電壓VDD之降低。而且，利用第1個階段之電源電壓VDD之降低之偵測，使偵測信號DET為「H」位準。然後，利用第2個階段之電源電壓VDD之降低之偵測，使偵測信號DET為「L」位準。藉此，偵測信號DET產生脈衝，寫入驅動器23將該脈衝用作寫入脈衝。因此，亦可不設置全域寫入控制器31，能夠使電路面積之擴大為最小限度。 ＜第9實施形態＞ 以下，使用圖32至圖36，對第9實施形態之半導體記憶裝置進行說明。 第9實施形態為第2實施形態之變化例，由電壓偵測電路32修整偵測位準。以下，對第9實施形態詳細地進行說明。 再者，於第9實施形態中，主要對與上述第2實施形態不同之方面進行說明，關於相同之方面則省略。 [第9實施形態之構成例] 圖32係表示第9實施形態之半導體記憶裝置中之電壓偵測電路32、測試模式電路51、及修整電路52之圖。 如圖32所示，測試模式電路51電性地連接於電源電壓線與電阻R4之第1端子之間。測試模式電路51包含串聯電路51A、51B。串聯電路51A、51B相互並聯地電性地連接。 串聯電路51A包含電晶體T5及電阻R11-R12。電晶體T5及電阻R11-R12串聯地電性地連接於電源電壓線與電阻R4之第1端子之間。即，電晶體T5之第1端子電性地連接於電源電壓線，電晶體T5之第2端子電性地連接於電阻R11之第1端子。電阻R11之第2端子電性地連接於電阻R12之第1端子。電阻R12之第2端子電性地連接於電阻R13之第1端子。電阻R13之第2端子電性地連接於電阻R4之第1端子及電壓偵測電路32。電晶體T5之控制端子電性地連接於控制線TM0。 串聯電路51B包含電晶體T6及電阻R14、R15。電晶體T6及R14、R15串聯地電性地連接於電源電壓線與電阻R4之第1端子之間。即，電晶體T6之第1端子電性地連接於電源電壓線，電晶體T6之第2端子電性地連接於電阻R14之第1端子。電阻R14之第2端子電性地連接於電阻R15之第1端子。電阻R15之第2端子電性地連接於電阻R4之第1端子及電壓偵測電路32。電晶體T6之控制端子電性地連接於控制線TM1。 修整電路52電性地連接於電源電壓線與電阻R4之第1端子之間。修整電路52包含串聯電路52A、52B。串聯電路52A、52B相互並聯地電性地連接。 串聯電路52A包含保險絲F1及電阻R21-R23。保險絲F1及電阻R21-R23串聯地電性地連接於電源電壓線與電阻R4之第1端子之間。即，保險絲F1之第1端子電性地連接於電源電壓線，保險絲F1之第2端子電性地連接於電阻R21之第1端子。電阻R21之第2端子電性地連接於電阻R22之第1端子。電阻R22之第2端子電性地連接於電阻R23之第1端子。電阻R23之第2端子電性地連接於電阻R4之第1端子及電壓偵測電路32。 串聯電路52B包含保險絲F2及電阻R24、R25。保險絲F2及R24、R25串聯地電性地連接於電源電壓線與電阻R4之第1端子之間。即，保險絲F2之第1端子電性地連接於電源電壓線，保險絲F2之第2端子電性地連接於電阻R24之第1端子。電阻R24之第2端子電性地連接於電阻R25之第1端子。電阻R25之第2端子電性地連接於電阻R4之第1端子及電壓偵測電路32。 [第9實施形態之動作例] 圖33及圖34係表示第9實施形態之半導體記憶裝置中之電壓偵測之測試模式之圖。圖35及圖36係表示第9實施形態之半導體記憶裝置中之電壓偵測之修整之圖。 於本例中，首先，於測試模式中，判定電壓偵測電路32之實際之偵測位準。而且，基於測試模式之判定結果，將電壓偵測電路32之偵測位準修整為所期望之偵測位準。以下，對測試模式及修整詳細地進行說明。 於測試模式中，測試模式電路51動作。首先，如圖33所示，電晶體T6接通，電晶體T5截止。於該情形時，節點n2之電壓成為由串聯電路51B(電阻R14、R15)產生之電壓V6，對電壓偵測電路32供給該電壓V6。此時，於電壓偵測電路32使偵測信號DET為「H」位準之情形時，判定為電壓偵測電路32之偵測位準為電壓V6以下。 另一方面，於電壓偵測電路32使偵測信號DET為「L」位準之情形時，繼續進行測試模式。其次，如圖34所示，電晶體T5接通，電晶體T6截止。於該情形時，節點n2之電壓成為由串聯電路51A(電阻R11-R13)產生之電壓V5(＜V6)，對電壓偵測電路32供給該電壓V5。此時，於電壓偵測電路32使偵測信號DET為「H」位準之情形時，判定電壓偵測電路32之偵測位準為電壓V5以下。 基於測試模式之判定結果，進行偵測位準之修整。已經被修整之偵測位準由修整電路52記憶。 例如，於由測試模式判定之偵測位準為電壓V6之情形時，只要該偵測位準為較佳之值，則如圖35所示保險絲F1被切斷。藉此，節點n2之電壓成為由串聯電路52B(電阻R24、R25)產生之電壓V6。而且，於實際之偵測動作中，電壓偵測電路32以偵測電壓V6之方式動作。 另一方面，於由測試模式判定之偵測位準為電壓V6之情形時，若該偵測位準較所期望之位準高，則如圖36所示保險絲F2被切斷。藉此，節點n2之電壓成為由串聯電路52A(電阻R21-R23)產生之電壓V5。而且，於實際之偵測動作中，電壓偵測電路32以偵測電壓V5之方式動作。 再者，關於由測試模式判定之偵測位準是否為較佳，例如，由所判定之偵測位準是否低於規格電源之下限來決定。即，藉由修整，以低於規格電源之下限之方式設定偵測位準。 又，於測試模式及修整中分別使用2個串聯電路，但並不限定於此。亦可使用3個以上之串聯電路，進行測試模式及修整各者。 [第9實施形態之效果] 即便由電壓偵測電路32進行之偵測使用相同之節點，上述偵測位準亦會因諸多條件而有偏差。因此，即便於電源電壓VDD之位準處於規格電源之範圍內之情形時，亦存在電壓偵測電路32偵測電源電壓VDD之降低，產生誤動作之情形。 相對於此，根據上述第9實施形態，於測試模式中，判定電壓偵測電路32之實際之偵測位準。而且，基於測試模式之判定結果，將電壓偵測電路32之偵測位準修整為所期望之偵測位準。藉此，能夠使電壓偵測電路32之偵測位準為較佳之位準，能夠防止電壓偵測電路32之誤動作。 已對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，能夠執行各種省略、置換、變更。該等實施形態或實施形態之變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。 [相關申請案] 本申請案享有以日本專利申請案2017-175899號(申請日：2017年9月13日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
10 記憶體 11_0 記憶胞陣列 11_1 記憶胞陣列 11_2 記憶胞陣列 11_3 記憶胞陣列 12_0 列解碼器 12_1 列解碼器 12_2 列解碼器 12_3 列解碼器 13_0 讀/寫電路 13_1 讀/寫電路 13_2 讀/寫電路 13_3 讀/寫電路 14_0 行解碼器 14_1 行解碼器 14_2 行解碼器 14_3 行解碼器 15 資料電路 16 指令/位址電路 17 控制器 18 輸入輸出電路 19 全域寫入電路 20 記憶體控制器(主機元件) 21 局部寫入控制器 21A 局部寫入賦能電路 21B 局部寫入計時器 22 寫入脈衝產生電路 23 寫入驅動器 24 頁緩衝器 31 全域寫入控制器 31A 全域寫入賦能電路 31B 全域寫入計時器 32 電壓偵測電路(第1電路) 32A 比較器 32B 溫度感測器電路(第3電路) 41 電源供給電路(第2電路) 51 測試模式電路(第4電路) 52 修整電路(第5電路) 52A 串聯電路 52B 串聯電路 ACTFLG 作用旗標信號 ACTFLGb 信號 BK0 記憶體組 BK1 記憶體組 BK2 記憶體組 BK3 記憶體組 BL0 位元線 BL1 位元線 BL2 位元線 BL3 位元線 CLK、CLKb 時脈 DET 偵測信號 DLY1 延遲電路 DQ 資料 DQS 資料選通信號 EO1 EXOR電路 F 保險絲 F1 保險絲 F2 保險絲 INV1 反相器 INV2 反相器 INV3 反相器 INV4 反相器 INV5 反相器 INV6 反相器 INV7 反相器 INV8 反相器 INV9 反相器 INV10 反相器 MC 記憶胞 n1 節點 n2 節點 n3 節點 n6 節點 NA NAND電路 NA1 NAND電路 NA2 NAND電路 NA3 NAND電路 NA4 NAND電路 NA5 NAND電路 PGC1、PGC2 脈衝產生電路 PW 信號 R 電阻 R1 電阻 R2 電阻 R3 電阻 R4 電阻 R5 電阻 R6 電阻 R21 電阻 R22 電阻 R23 電阻 R24 電阻 R25 電阻 RC 可變電阻元件 RDFLG 讀取旗標信號 SL0 源極線 SL1 源極線 SL2 源極線 SL3 源極線 SMP0 信號 SMP1 信號 SMP0b 信號 SMP1b 信號 ST 選擇電晶體 T 電晶體 T1 PMOS電晶體 T2 PMOS電晶體 T3 PMOS電晶體 T4 PMOS電晶體 T5 電晶體 T6 電晶體 TM0 控制線 TM1 控制線 TR1 傳輸閘極 TR2 傳輸閘極 TR3 傳輸閘極 TR4 傳輸閘極 V1 第1電壓 V2 第2電壓 V5 電壓 V6 電壓 VDD 電源電壓 VR 可變電阻元件 VSS 接地電壓 VTH1 電壓 VTH2 電壓 WL0 字元線 WL1 字元線 WL2 字元線 WL3 字元線 WTFLG 寫入旗標信號
圖1係表示第1實施形態之半導體記憶裝置之整體構成之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置之記憶胞陣列之圖。 圖3A係表示第1實施形態之半導體記憶裝置中之可變電阻元件之概略構成之剖視圖。 圖3B係用以說明第1實施形態之半導體記憶裝置中之可變電阻元件之寫入之圖，且係表示平行狀態(P狀態)中之可變電阻元件之剖視圖之圖。 圖3C係用以說明第1實施形態之半導體記憶裝置中之可變電阻元件之寫入之圖，且係表示反平行狀態(AP狀態)中之可變電阻元件之剖視圖之圖。 圖4係表示第1實施形態之全域寫入電路及讀/寫電路之圖。 圖5係表示第1實施形態之全域寫入電路及讀/寫電路之變化例之圖。 圖6係表示第1實施形態之半導體記憶裝置中之讀出之流程圖。 圖7係表示第1實施形態之半導體記憶裝置中之寫入電壓與寫入時間之關係之圖。 圖8係表示第1實施形態之半導體記憶裝置中之讀出之時序圖。 圖9係表示第1實施形態之半導體記憶裝置中之讀出之時序圖。 圖10係表示第2實施形態之半導體記憶裝置中之電壓偵測電路及電源供給電路之圖。 圖11係表示第2實施形態之半導體記憶裝置中之電壓偵測電路及電源供給電路之動作之圖。 圖12係表示第3實施形態之半導體記憶裝置中之電壓偵測電路及電源供給電路之圖。 圖13係表示第3實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖14係表示第3實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖15係表示第4實施形態之半導體記憶裝置中之電壓偵測電路及電源供給電路之圖。 圖16係表示第4實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖17係表示第4實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖18係表示第5實施形態之半導體記憶裝置中之電壓偵測電路及電源供給電路之圖。 圖19係表示第5實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖20係表示第5實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖21係表示第6實施形態之半導體記憶裝置中之電壓偵測電路及電源供給電路之圖。 圖22係表示第6實施形態之半導體記憶裝置中之電壓偵測電路之各種信號之時序圖之圖。 圖23係表示第6實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖24係表示第6實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖25係表示第7實施形態之半導體記憶裝置中之電壓偵測電路及電源供給電路之圖。 圖26係表示第7實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖27係表示第7實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖28係表示第8實施形態之半導體記憶裝置中之電壓偵測電路及電源供給電路之圖。 圖29係表示第8實施形態之半導體記憶裝置中之電壓偵測電路之各種信號之時序圖。 圖30係表示第8實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖31係表示第8實施形態之半導體記憶裝置中之電壓偵測電路之動作之圖。 圖32係表示第9實施形態之半導體記憶裝置中之電壓偵測電路、測試模式電路、及修整電路之圖。 圖33係表示第9實施形態之半導體記憶裝置中之電壓偵測之測試模式之圖。 圖34係表示第9實施形態之半導體記憶裝置中之電壓偵測之測試模式之圖。 圖35係表示第9實施形態之半導體記憶裝置中之電壓偵測之修整之圖。 圖36係表示第9實施形態之半導體記憶裝置中之電壓偵測之修整之圖。