TWI655633B - Semiconductor memory device - Google Patents

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TWI655633B
TWI655633B TW106125019A TW106125019A TWI655633B TW I655633 B TWI655633 B TW I655633B TW 106125019 A TW106125019 A TW 106125019A TW 106125019 A TW106125019 A TW 106125019A TW I655633 B TWI655633 B TW I655633B
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稲場恒夫
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Abstract

實施形態提供一種能夠抑制讀出干擾之產生之半導體記憶裝置。實施形態之半導體記憶裝置具備：第1記憶胞MC，其包含第1電阻變化型記憶元件R及第1電晶體ST；第1字元線SWL，其電性連接於上述第1電晶體之控制端子；及第1電路，其於讀出時，於第1期間對上述第1字元線施加第1電壓，且於上述第1期間後之第2期間對上述第1字元線施加較上述第1電壓更大之第2電壓。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
磁性隨機存取記憶體(MRAM，Magnetic Random Access Memory)係使用記憶資訊之記憶胞具有磁阻效應之記憶元件之記憶裝置。MRAM作為以高速動作、大容量及非揮發性為特徵之下一代記憶裝置而受到關注。
實施形態提供一種能夠抑制讀出干擾之產生之半導體記憶裝置。實施形態之半導體記憶裝置具備：第1記憶胞，其包含第1電阻變化型記憶元件及第1電晶體；第1字元線，其電性連接於上述第1電晶體之控制端子；及第1電路，其於讀出時，於第1期間對上述第1字元線施加第1電壓，且於上述第1期間後之第2期間對上述第1字元線施加較上述第1電壓更大之第2電壓。
以下，參照圖式對實施形態進行說明。於圖式中，對相同部分標註相同之參照符號。＜第1實施形態＞以下，使用圖1至圖10，對第1實施形態之半導體記憶裝置進行說明。以下，以使用磁阻效應元件(磁穿隧接面(MTJ，Magnetic Tunnel Junction)元件)作為電阻變化型記憶元件而記憶資料之MRAM為例進行說明，但並不限於此。本實施形態可應用於將電阻變化型記憶元件之電阻差轉換為電流差或電壓差而感測之記憶體全體。再者，於以下之說明中，只要未特別限定，則「連接」不僅包含直接連接，而且亦包含經由任意元件而連接。又，電晶體之第1端子表示源極或汲極中之一者，電晶體之第2端子表示源極或汲極中之另一者。又，電晶體之控制端子表示閘極。[第1實施形態之構成例]圖1係表示第1實施形態之半導體記憶裝置(MRAM)之方塊圖。如圖1所示，半導體記憶裝置包含記憶胞陣列10、局域行開關(LYSW)11、15、副局域行解碼器(SLYD)12、16、局域行開關驅動器13、17、主局域行解碼器(MLYD)18、讀取/寫入控制器14、19、副列解碼器(SRD)20、副字元線驅動器21、及主列解碼器(MRD)22。記憶胞陣列10包含複數個MAT(Memory Analyzer Tool，記憶陣列分析工具)。各MAT包含複數個觸排。各觸排包含記憶資料之複數個記憶胞MC。各記憶胞MC係設置於副字元線SWL、與局域位元線LBL及局域源極線LSL之交叉位置。因此，複數個記憶胞MC係呈矩陣狀地配置。主局域行解碼器18係對主行位址(高階行位址)進行解碼，選擇主局域行控制線MLY使其活化。局域行開關驅動器13係對副行位址(低階行位址)進行解碼，產生供給至源極線側之副局域行控制線SLY之電壓。副局域行解碼器12係根據主局域行解碼器18及局域行開關驅動器13之解碼，對所選擇之源極線側之副局域行控制線SLY供給(施加)電壓。即，藉由副局域行解碼器12、局域行開關驅動器13、及主局域行解碼器18，控制局域行開關11之接通/斷開。局域行開關11係根據自副局域行解碼器12供給之電壓，而選擇性地連接局域源極線LSL與全域源極線GSL。局域行開關驅動器17係對副行位址(低階行位址)進行解碼，產生供給至位元線側之副局域行控制線SLY之電壓。副局域行解碼器16係根據主局域行解碼器18及局域行開關驅動器17之解碼，對所選擇之位元線側之副局域行控制線SLY供給(施加)電壓。即，藉由副局域行解碼器16、局域行開關驅動器17、及主局域行解碼器18，控制局域行開關15之接通/斷開。局域行開關15係根據自副局域行解碼器16供給之電壓，而選擇性地連接局域源極線LSL與全域源極線GSL。再者，副局域行解碼器12、16及局域行開關驅動器13、17之各者亦可被局域行開關(LYSW)11、15共有。於該情形時，可同時選擇對應之源極線側之副局域行控制線SLY及位元線側之副局域行控制線SLY。讀取/寫入控制器14包含槽(sink)及寫入驅動器等，且電性連接於全域源極線GSL。槽例如為接地電壓，且於讀出時供讀出電流流入。寫入驅動器係於寫入時，對全域源極線GSL施加寫入電壓。藉此，寫入電流自寫入驅動器流出、或者寫入電流流入至寫入驅動器。讀取/寫入控制器19包含感測放大器SA及寫入驅動器等，且電性連接於全域位元線GBL。感測放大器SA於讀出時藉由檢測讀出電流或讀出電壓而讀出記憶胞MC之資料。寫入驅動器係於寫入時，對全域位元線GBL施加寫入電壓。藉此，寫入電流自寫入驅動器流出、或者寫入電流流入至寫入驅動器。主列解碼器22係對主列位址(高階列位址)進行解碼，並選擇主字元線MWL而進行活化。副字元線驅動器21係對副列位址(低階列位址)進行解碼，產生供給至副字元線SWL之電壓。副列解碼器20係根據主列解碼器22及副字元線驅動器21之解碼，對所選擇之副字元線SWL供給電壓。圖2係表示第1實施形態之半導體記憶裝置中之記憶胞陣列10、局域行開關11、15、及讀取/寫入控制器14、19之電路圖。如圖2所示，於記憶胞陣列10，設置有局域位元線LBL(LBL0-LBL3)、局域源極線LSL(LSL0-LSL3)、及副字元線SWL(SWL0-SWL3)。局域位元線LBL及局域源極線LSL係於第1方向上延伸。局域位元線LBL與局域源極線LSL係於與第1方向交叉之第2方向上交替地排列。副字元線SWL係於第2方向上延伸。記憶胞陣列10具有複數個記憶胞MC。各記憶胞MC設置於局域位元線LBL及局域源極線LSL、與副字元線SWL之交叉位置。因此，複數個記憶胞MC於第1方向及第2方向上呈矩陣狀地排列。再者，局域位元線LBL、局域源極線LSL、及副字元線SWL之條數係一例，並未特別限定。記憶胞MC例如包含電阻變化型記憶元件R及選擇電晶體ST。電阻變化型記憶元件R之一端電性連接於局域源極線LSL，另一端電性連接於選擇電晶體ST之第1端子。選擇電晶體ST之第2端子電性連接於局域位元線LBL，選擇電晶體ST之控制端子電性連接於副字元線SWL。電阻變化型記憶元件R係藉由施加電流(或電壓)而電阻值變化之元件。電阻變化型記憶元件R例如包含MTJ元件、相變元件、鐵電體元件等。記憶胞MC係藉由利用副字元線SWL將選擇電晶體ST接通而被選擇。再者，此處，針對MRAM、即電阻變化型記憶元件R為MTJ元件之情形進行說明。圖3A係表示第1實施形態之半導體記憶裝置中之電阻變化型記憶元件R之剖視圖。此處，作為電阻變化型記憶元件R，主要表示記憶層33A、隧道障壁層33B、及參考層33C。如圖3A所示，電阻變化型記憶元件R包含積層體，該積層體由作為鐵磁性層之記憶層33A、作為鐵磁性層之參考層33C、形成於其等之間之作為非磁性層之隧道障壁層33B構成。記憶層33A係磁化方向可變之鐵磁性層，且具有相對於膜面(上表面/下表面)垂直或大致垂直之垂直磁各向異性。此處，所謂磁化方向可變係表示相對於特定之寫入電流而磁化方向改變。又，所謂大致垂直係指剩餘磁化之方向相對於膜面處於45°＜θ≦90°之範圍內。記憶層33A包含例如鈷鐵硼(CoFeB)或硼化鐵(FeB)。隧道障壁層33B形成於記憶層33A上。隧道障壁層33B係非磁性層，且包含例如MgO。參考層33C形成於隧道障壁層33B上。參考層33C係磁化方向不變之鐵磁性層，且具有相對於膜面垂直或大致垂直之垂直磁各向異性。此處，所謂磁化方向不變係表示相對於特定之寫入電流而磁化方向不變。即，參考層33C相較於記憶層33A而磁化方向之反轉能量障壁更大。參考層33C包含例如鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)。圖3B係用以對第1實施形態之半導體記憶裝置中之電阻變化型記憶元件R之寫入進行說明的圖，且係表示平行狀態(P狀態)下之電阻變化型記憶元件之剖視圖之圖。圖3C係用以對第1實施形態之半導體記憶裝置中之電阻變化型記憶元件R之寫入進行說明的圖，且係表示反平行狀態(AP狀態)下之電阻變化型記憶元件之剖視圖之圖。電阻變化型記憶元件R例如為自旋注入型之電阻變化型記憶元件。因此，於將資料寫入至可變電阻元件R之情形、或自電阻變化型記憶元件R讀出資料之情形時，電阻變化型記憶元件R於垂直於膜面之方向上，朝雙向流通電流。更具體而言，向電阻變化型記憶元件R寫入資料係如以下般進行。如圖3B所示，於自記憶層33A向參考層33C流通電流之情形時、即供給自參考層33C朝向記憶層33A之電子之情形時，朝與參考層33C之磁化方向相同之方向自旋偏極後之電子被注入至記憶層33A。於該情形時，記憶層33A之磁化方向與和參考層33C之磁化方向相同之方向一致。藉此，參考層33C之磁化方向與記憶層33A之磁化方向變為平行排列。於該平行狀態時，電阻變化型記憶元件R之電阻值變為最小。將該情形規定為例如「0」資料。另一方面，如圖3C所示，於自參考層33C向記憶層33A流通電流之情形時、即供給自記憶層33A朝向參考層33C之電子之情形時，藉由經參考層33C反射而朝與參考層33C之磁化方向相反之方向自旋偏極後之電子被注入至記憶層33A。於該情形時，記憶層33A之磁化方向與和參考層33C之磁化方向相反之方向一致。藉此，參考層33C之磁化方向與記憶層33A磁化方向為反平行排列。於該反平行狀態時，電阻變化型記憶元件R之電阻值變為最大。將該情形規定為例如「1」資料。又，自電阻變化型記憶元件R讀出資料係如以下般進行。對電阻變化型記憶元件R供給讀出電流。該讀出電流被設定為記憶層33A之磁化方向不反轉之值(小於寫入電流之值)。藉由檢測此時之電阻變化型記憶元件R之電阻值之變化，可讀出上述「0」資料及「1」資料。再次如圖2所示，局域行開關11包含局域行選擇電晶體LYST(LYST0-LYST3)。局域行選擇電晶體LYST0-LYST3各自之第1端子電性連接於局域源極線LSL0-LSL3之各者。局域行選擇電晶體LYST0-LYST3各自之第2端子電性共通連接於全域源極線GSL。局域行選擇電晶體LYST0-LYST3各自之控制端子電性連接於副局域行控制線SLY0-SLY3之各者。讀取/寫入控制器14包含槽電晶體(sink transistor)T1。槽電晶體T1之第1端子電性連接於全域源極線GSL。槽電晶體T1之第2端子電性連接於接地電壓端子(槽)。對槽電晶體T1之控制端子供給信號RDSINK。局域行開關15包含局域行選擇電晶體LYBT(LYBT0-LYBT3)。局域行選擇電晶體LYBT0-LYBT3各自之第1端子電性連接於局域位元線LBL0-LBL3之各者。局域行選擇電晶體LYBT0-LYBT3各自之第2端子電性共通連接於全域位元線GBL。局域行選擇電晶體LYBT0-LYBT3各自之控制端子電性連接於副局域行控制線SLY0-SLY3之各者。再者，局域位元線LBL側之副局域行控制線SLY0-SLY3與局域源極線LSL側之副局域行控制線SLY0-SLY3係不同之控制線，對其等自不同之控制電路供給控制信號。該等控制信號係執行相同之動作。即，局域行選擇電晶體LYBT0、LYST0係同時接通/斷開，局域行選擇電晶體LYBT1、LYST1係同時接通/斷開，局域行選擇電晶體LYBT2、LYST2係同時接通/斷開，局域行選擇電晶體LYBT3、LYST3係同時接通/斷開。讀取/寫入控制器19包含感測放大器SA、箝位電晶體T2、讀取賦能電晶體T3、T4、參考電晶體T5、及參考電阻REF。感測放大器SA之第1輸入端子電性連接於讀取賦能電晶體T3之第1端子。讀取賦能電晶體T3之第2端子電性連接於箝位電晶體T2之第1端子。箝位電晶體T2之第2端子電性連接於全域位元線GBL。對讀取賦能電晶體T3之控制端子供給信號REN。對箝位電晶體T2之控制端子供給信號Vclamp。感測放大器SA之第2輸入端子電性連接於讀取賦能電晶體T4之第1端子。讀取賦能電晶體T4之第2端子電性連接於參考電晶體T5之第1端子。參考電晶體T5之第2端子電性連接於參考電阻REF之一端。參考電阻REF之另一端電性連接於接地電壓端子。對讀取賦能電晶體T4之控制端子供給信號REN。對參考電晶體T5之控制端子供給信號Vref。感測放大器SA係藉由感測流入至第1輸入端子之電流(或供給之電壓)及流入至第2輸入端子之電流(或供給之電壓)而讀出記憶胞MC之資料。圖4係表示第1實施形態之半導體記憶裝置中之副列解碼器20、副字元線驅動器21、及主列解碼器22之方塊圖。此處，表示有針對4條副字元線SWL0-SWL3設置1條主字元線MWL之例。如圖4所示，副字元線驅動器21包含第1至第4副字元線驅動器21_0-21_3。又，副列解碼器20包含第1至第4副列解碼器20_0-20_3。第1至第4副字元線驅動器21_0-21_3各自之輸出被輸入至第1至第4副列解碼器20_0-20_3之各者。又，主列解碼器22之輸出電性連接於主字元線MWL，且被輸入至第1至第4副列解碼器20_0-20_3。第1至第4副列解碼器20_0-20_3各自之輸出電性連接於副字元線SWL0-SWL3之各者。主列解碼器22係對高階列位址(例如2位元之列位址中之高階位元)進行解碼使主字元線MWL活化。藉此，連接於主字元線MWL之第1至第4副列解碼器20_0-20_3被活化。另一方面，第1至第4副字元線驅動器21_0-21_3之各者係對低階列位址(例如2位元之列位址中之低階位元)進行解碼，產生供給至副字元線SWL0-SWL3之各者之電壓。所產生之電壓分別被供給至第1至第4副列解碼器20_0-20_3。第1至第4副列解碼器20_0-20_3之各者係將自第1至第4副字元線驅動器21_0-21_3之各者供給之電壓供給至副字元線SWL0-SWL3之各者。圖5係表示第1實施形態之半導體記憶裝置中之副列解碼器20、副字元線驅動器21、及主列解碼器22之電路圖，且係更詳細地表示圖4之圖。再者，由於第1至第4副字元線驅動器21_0-21_3之構成相同，故而此處對第1副字元線驅動器21_0之構成進行說明，並省略第2至第4副字元線驅動器21_1-21_3之構成。又，由於第1至第4副列解碼器20_0-20_3之構成相同，故而此處對第1副列解碼器20_0之構成進行說明，省略第2至第4副列解碼器20_1-20_3之構成。如圖5所示，主列解碼器22包含解碼器22A及反相器IV4。解碼器22A係對輸入之高階列位址進行解碼。解碼器22A之輸出(解碼結果)被輸入至反相器IV4。反相器IV4之輸出被提供至主字元線MWL。第1副字元線驅動器21_0包含解碼器21A、反相器IV1-IV3、延遲電路21B、21C、或閘(OR gate)O1、反及閘(NAND(Not-And) gate)NA1、PMOS(P-channel metal oxide semiconductor，P型金氧半導體)電晶體PM1、PM2、及NMOS(N-channel metal oxide semiconductor，N型金氧半導體)電晶體NM1。解碼器21A係對輸入之低階列位址進行解碼。解碼器21A之輸出(解碼結果)被輸入至反相器IV1。反相器IV1輸出信號WDRVb。對或閘O1之第1輸入端子輸入信號WDRVb。又，對或閘O1之第2輸入端子，經由延遲電路21B及反相器IV3而輸入信號WDRVb。或閘O1輸出信號WDCTL0，信號WDCTL0被供給至PMOS電晶體PM1之控制端子。對PMOS電晶體PM1之第1端子供給電壓VppL。PMOS電晶體PM1之第2端子輸出信號WDRV。對反及閘NA1之第1輸入端子，經由反相器IV2而輸入信號WDRVb。又，對反及閘NA1之第1輸入端子，經由反相器IV2及延遲電路21C而輸入信號WDRVb。延遲電路21C之延遲時間係與延遲電路21B之延遲時間相同或較長。反及閘NA1輸出信號WDCTL1，信號WDCTL1被供給至PMOS電晶體PM2之控制端子。對PMOS電晶體PM2之第1端子供給電壓Vpp(≒電源電壓Vdd＞VppL)。PMOS電晶體PM2之第2端子輸出信號WDRV。對NMOS電晶體NM1之控制端子供給信號WDRVb。NMOS電晶體NM1之第1端子連接於接地電壓端子(電壓Vss)。NMOS電晶體NM1之第2端子輸出信號WDRV。第1副列解碼器20_0包含PMOS電晶體PM3及NMOS電晶體NM2、NM3。於PMOS電晶體PM3及NMOS電晶體NM2之控制端子，電性連接有主字元線MWL。對PMOS電晶體PM3之第1端子，供給信號WDRV(第1副字元線驅動器21_0之輸出)。PMOS電晶體PM3之第2端子電性連接於NMOS電晶體NM2、NM3之第1端子。NMOS電晶體NM2、NM3之第2端子電性連接於接地電壓端子。對NMOS電晶體NM3之控制端子供給信號WDRVb。又，PMOS電晶體PM3之第2端子及NMOS電晶體NM2、NM3之第1端子電性連接於副字元線SWL0。[第1實施形態之讀出動作例]以下，使用圖6及圖7，對第1實施形態之讀出動作進行說明。圖6係第1實施形態之半導體記憶裝置中之讀出時之記憶胞陣列10及讀取/寫入控制器19之各種電壓的時序圖。圖7係表示第1實施形態之半導體記憶裝置中之讀出時之記憶胞陣列10及讀取/寫入控制器19的圖。此處，對選擇連接於副字元線SWL0、局域源極線LSL0、及局域位元線LBL0之記憶胞MC之例進行說明。又，於圖6中，胞電流Icell之(P)表示記憶胞MC為P狀態(低電阻狀態)之情形，(AP)表示記憶胞MC為AP狀態(高電阻狀態)之情形。於本例中，於讀出時，考慮到因耦合雜訊而引起之信號Vclamp之升壓及伴隨於此之胞電流Icell之過衝，選擇副字元線SWL以2個階段升壓。以下，針對該動作進行詳細說明。如圖6所示，首先，於時刻T11以前，信號Vclamp被升壓至電壓Vm。電壓Vm係將箝位電晶體T2類比地接通之電壓，且為箝位電晶體T2能夠傳輸特定電壓(自電壓Vm減去箝位電晶體T2之閾值電壓Vth所得之電壓)之電壓。換言之，電壓Vm係箝位電晶體T2能夠將全域位元線GBL之電壓箝位於特定電壓之電壓。其次，於時刻T11，選擇副字元線SWL(此處為副字元線SWL0)被升壓至電壓VppL。電壓VppL係將選擇電晶體ST類比地接通之電壓。又，雖未圖示，但副局域行控制線SLY0、信號REN、及槽信號RDSINK變為「H(High，高)」位準(例如電源電壓Vdd)。藉此，槽電晶體T1、讀取賦能電晶體T3、及局域行選擇電晶體LYBT0、LYST0係數位地接通。所謂數位地接通係指電晶體能夠傳輸任意電壓之電壓，且係能夠將第1端子及第2端子中之一者之電壓傳輸至另一者之電壓。以下，將數位地接通簡稱為接通。其結果，如圖7所示，於自感測放大器SA至經由全域位元線GBL、局域位元線LBL0、副字元線SWL0、局域源極線LSL0、及全域源極線GSL之槽為止之路徑，胞電流Icell開始流通，全域位元線GBL開始被充電。然後，藉由全域位元線GBL之充電，而全域位元線GBL被升壓。因此，藉由全域位元線GBL與箝位電晶體T2之控制端子之耦合，而信號Vclamp暫時性地被升壓。藉由該信號Vclamp之升壓，而胞電流Icell較電流Icell1(Icell1(P)及Icell1(AP))更過衝。電流Icell1係藉由上述電壓條件而能以穩定狀態流通之電流。此處，所謂穩定狀態係表示全域位元線GBL之充電完成，因耦合雜訊而引起之信號Vclamp之升壓消失，而胞電流穩定之狀態。其後，若全域位元線GBL之充電完成，則信號Vclamp被降壓而變為電壓Vm。其結果，胞電流Icell變為穩定狀態，而變為電流Icell1。其次，於時刻T12，選擇副字元線SWL被升壓至電壓Vpp(≒電源電壓Vdd＞VppL)。藉此，選擇電晶體ST接通。此時，由於全域位元線GBL之充電已經完成，故而信號Vclamp不會因與全域位元線GBL耦合而升壓。因此，胞電流Icell不會過衝，而成為電流Icell2(Icell2(P)及Icell2(AP))。電流Icell2係藉由上述電壓條件而能以穩定狀態流通之電流。此處，Icell1＜Icell2＜Icelllimit。即，胞電流Icell不會超過電流Icelllimit。電流Icelllimit係讀出干擾產生之可能性變高之電流。另一方面，此時，雖未圖示，但於自感測放大器SA至經由參考電阻REF之接地電壓端子之路徑流通參考電流Iref。感測放大器SA藉由感測胞電流Icell及參考電流Iref，而讀出記憶胞MC之資料。其後，於時刻T13，選擇副字元線SWL被降壓至電壓Vss。藉此，胞電流Icell不再流通，讀出結束。以下，使用圖8及圖9，對上述選擇副字元線SWL之2個階段之升壓控制進行說明。圖8係第1實施形態之半導體記憶裝置中之讀出時之副列解碼器20、副字元線驅動器21、及主列解碼器22之各種電壓之時序圖。圖9係表示第1實施形態之半導體記憶裝置中之讀出時之副列解碼器20、副字元線驅動器21、及主列解碼器22的圖。此處，對選擇副字元線SWL0、且不選擇副字元線SWL1-SWL3之例進行說明。於本例中，首先，於第1期間內副字元線驅動器21(第1副字元線驅動器21_0)產生電壓VppL，副列解碼器20(第1副列解碼器20_0)將所產生之電壓VppL供給至副字元線SWL0。然後，於第1期間後之第2期間內第1副字元線驅動器21_0產生較電壓VppL更大之電壓Vpp，第1副列解碼器20_0將所產生之電壓Vpp供給至副字元線SWL0。以下，針對該動作進行詳細說明。如圖8所示，於初始狀態(時刻T21以前)下，主字元線MWL、及信號WDRVb、WDCTL0、WDCTL1為「H」位準(例如電源電壓Vdd)。又，副字元線SWL及信號WDRV為電壓Vss。如圖8及圖9所示，首先，於時刻T21，若藉由高階列位址選擇主字元線MWL，則主列解碼器22(反相器IV4)將主字元線MWL設為「L(Low，低)」位準(例如接地電壓Vss)。藉此，於第1至第4副列解碼器20_0-20_3中，NMOS電晶體NM1斷開，且PMOS電晶體PM3接通。又，若藉由低階列位址選擇副字元線SWL0，則於第1副字元線驅動器21_0中，反相器IV1輸出「L」位準之信號WDRVb。藉此，第1副字元線驅動器21_0中之NMOS電晶體NM1斷開。又，「L」位準之信號WDRVb被輸入至或閘O1之第1輸入端子。由於對或閘O1之第2輸入端子自初始狀態起便輸入有「L」位準，故而或閘O1輸出「L」位準之信號WDCTL0。藉此，第1副字元線驅動器21_0中之PMOS電晶體PM1接通。又，「L」位準之信號WDRVb反轉，而「H」位準之信號被輸入至反及閘NA1之第1輸入端子。由於對反及閘NA1之第2輸入端子自初始狀態起便輸入有「L」位準，故而反及閘NA1輸出「H」位準之信號WDCTL1。藉此，第1副字元線驅動器21_0中之PMOS電晶體PM2斷開。因此，第1副字元線驅動器21_0中之接通狀態之PMOS電晶體PM1傳輸電壓VppL，信號WDRV變為電壓VppL。由於第1副列解碼器20_0中之PMOS電晶體PM3接通，故而PMOS電晶體PM3傳輸信號WDRV。藉此，副字元線SWL0變為電壓VppL。其次，於時刻T22，「L」位準之信號WDRVb延遲且反轉，「H」位準之信號被輸入至或閘O1之第2輸入端子。由於對或閘O1之第1輸入端子輸入有「L」位準之信號WDRVb，故而或閘O1輸出「H」位準之信號WDCTL0。藉此，第1副字元線驅動器21_0中之PMOS電晶體PM1斷開。又，「L」位準之信號WDRVb反轉且延遲，「H」位準之信號被輸入至反及閘NA1之第2輸入端子。由於對反及閘NA1之第1輸入端子輸入有「H」位準之信號，故而反及閘NA1輸出「L」位準之信號WDCTL1。藉此，第1副字元線驅動器21_0中之PMOS電晶體PM2接通。因此，第1副字元線驅動器21_0中之接通狀態之PMOS電晶體PM2傳輸電壓Vpp，信號WDRV變為電壓Vpp。由於第1副列解碼器20_0中之PMOS電晶體PM3接通，故而PMOS電晶體PM3傳輸信號WDRV。藉此，副字元線SWL0自電壓VppL變為電壓Vpp。其後，於時刻T23，主字元線MWL變為「H」位準，且信號WDRVb變為「L」位準。藉此，各信號及各控制線變為初始狀態，而讀出結束。另一方面，於時刻T21～T23，於非選擇之副字元線SWL1-SWL3中，第2至第4副字元線驅動器21_1-21-3中之反相器IV1輸出「H」位準之信號WDRVb。藉此，信號WDCTL0、WDCTL1變為「H」位準，第2至第4副字元線驅動器21_1-21-3中之PMOS電晶體PM1、PM2斷開。另一方面，第2至第4副字元線驅動器21_1-21-3中之NMOS電晶體NM1接通。第2至第4副字元線驅動器21_1-21-3中之接通狀態之NMOS電晶體NM1傳輸電壓Vss，信號WDRV變為電壓Vss。由於第2至第4副列解碼器20_1-20_3中之PMOS電晶體PM3接通，故而PMOS電晶體PM3傳輸信號WDRV。藉此，副字元線SWL0變為電壓Vss。[第1實施形態之效果]圖10係比較例之半導體記憶裝置中之讀出時之記憶胞陣列10及讀取/寫入控制器19之各種電壓之時序圖。於圖10中，胞電流Icell之(P)表示記憶胞MC為P狀態(低電阻狀態)之情形，(AP)表示記憶胞MC為AP狀態(高電阻狀態)之情形。於比較例中，於讀出時，選擇副字元線SWL以1個階段被升壓。更具體而言，如圖10所示，於時刻T31，選擇副字元線SWL被升壓至電壓Vpp。藉此，胞電流Icell開始流通，而全域位元線GBL開始被充電。然後，藉由全域位元線GBL之充電，而全域位元線GBL被升壓。因此，藉由全域位元線GBL與箝位電晶體T2之控制端子之耦合，而信號Vclamp暫時性地被升壓。藉由該信號Vclamp之升壓，而胞電流Icell較電流Icell2更過衝。因此，胞電流Icell會超過電流Icelllimit。其結果，讀出干擾之產生概率變大。相對於此，根據第1實施形態，於讀出時，選擇副字元線SWL以2個階段被升壓。更具體而言，如圖6所示，於全域位元線GBL被充電之第1期間(因耦合雜訊而信號Vclamp升壓之期間、即胞電流Icell過衝之期間)內，副字元線SWL被升壓至電壓VppL。然後，於全域位元線GBL之充電完成之第2期間內，副字元線SWL被升壓至電壓Vpp。因此，於第1期間之穩定狀態下，可藉由副字元線SWL之電壓VppL而將胞電流Icell抑制為相對較小之電流Icell1。因此，於第1期間內，即便胞電流Icell較電流Icell1過衝，胞電流Icell最大不會超過電流Icelllimit。又，於第2期間內，由於全域位元線GBL之充電已經完成，故而胞電流Icell不會較電流Icell2過衝。其結果，能夠抑制讀出干擾之產生。又，根據第1實施形態，如上述般，藉由將選擇副字元線SWL以2個階段升壓，而解決胞電流Icell之過衝之問題(讀出干擾之問題)。換言之，因耦合雜訊而引起之信號Vclamp之升壓本身未被抑制。因此，於全域位元線GBL之充電時，信號Vclamp之電壓仍然因耦合雜訊而較大。因此，可不使全域位元線GBL之充電速度變慢而解決上述問題。＜第2實施形態＞以下，使用圖11至圖15，對第2實施形態之半導體記憶裝置進行說明。於第2實施形態中，於讀出時，使副局域行控制線SLY以2個階段升壓，而並非副字元線SWL。以下，針對第2實施形態進行詳細說明。再者，於第2實施形態中，主要對與上述第1實施形態不同之方面進行說明，並省略相同之方面。[第2實施形態之構成例]圖11係表示第2實施形態之半導體記憶裝置中之副局域行解碼器16、局域行開關驅動器17、及主局域行解碼器18之電路圖。此處，表示有副局域行解碼器16與副局域行解碼器12被共有，且局域行開關驅動器17與局域行開關驅動器13被共有之情形。即，可同時選擇對應之源極線側之副局域行控制線SLY及位元線側之副局域行控制線SLY。如圖11所示，副局域行解碼器16、局域行開關驅動器17、及主局域行解碼器18之各者具有與副列解碼器20、副字元線驅動器21、及主列解碼器22之各者相同之構成。更具體而言，局域行開關驅動器17包含第1至第4局域行開關驅動器17_0-17_3。又，副局域行解碼器16包含第1至第4副局域行解碼器16_0-16_3。第1至第4局域行開關驅動器17_0-17_3之各者之輸出被輸入至第1至第4副局域行解碼器16_0-16_3之各者。又，主局域行解碼器18之輸出電性連接於主局域行控制線MLY，且被輸入至第1至第4副局域行解碼器16_0-16_3。第1至第4副局域行解碼器16_0-16_3之各者之輸出電性連接於副局域行控制線SLY0-SLY3之各者。主局域行解碼器18係對高階行位址(例如2位元之行位址中之高階位元)進行解碼，使主局域行控制線MLY活化。藉此，連接於主局域行控制線MLY之第1至第4副局域行解碼器16_0-16_3被活化。另一方面，第1至第4局域行開關驅動器17_0-17_3之各者係對低階行位址(例如2位元之列位址中之低階位元)進行解碼，產生供給至副局域行控制線SLY0-SLY3之各者之電壓。所產生之電壓分別被供給至第1至第4副局域行解碼器16_0-16_3。第1至第4副局域行解碼器16_0-16_3之各者將自第1至第4局域行開關驅動器17_0-17_3之各者供給之電壓供給至副局域行控制線SLY0-SLY3之各者。以下，對副局域行解碼器16、局域行開關驅動器17、及主局域行解碼器18更詳細地進行說明。再者，由於第1至第4局域行開關驅動器17_0-17_3之構成相同，故而此處對第1局域行開關驅動器17_0之構成進行說明，並省略第2至第4局域行開關驅動器17_1-17_3之構成。又，由於第1至第4副局域行解碼器16_0-16_3之構成相同，故而此處對第1副局域行解碼器16_0之構成進行說明，並省略第2至第4副局域行解碼器16_1-16_3之構成。主局域行解碼器18包含解碼器18A及反相器IV14。解碼器18A對輸入之高階行位址進行解碼。解碼器18A之輸出(解碼結果)被輸入至反相器IV14。反相器IV14之輸出被提供至主局域行控制線MLY。第1局域行開關驅動器17_0包含解碼器17A、反相器IV11-IV13、延遲電路17B、17C、或閘O11、反及閘NA11、PMOS電晶體PM11、PM12、及NMOS電晶體NM11。解碼器17A係對輸入之低階行位址進行解碼。解碼器17A之輸出(解碼結果)被輸入至反相器IV11。反相器IV11輸出信號LYDRVb。對或閘O11之第1輸入端子輸入信號LYDRVb。又，對或閘O11之第2輸入端子，經由延遲電路17B及反相器IV13而輸入信號LYDRVb。或閘O11輸出信號LYCTL0，信號LYCTL0被供給至PMOS電晶體PM11之控制端子。對PMOS電晶體PM11之第1端子供給電壓VppL。PMOS電晶體PM11之第2端子輸出信號LYDRV。對反及閘NA11之第1輸入端子，經由反相器IV12而輸入信號LYDRVb。又，對反及閘NA11之第1輸入端子，經由反相器IV12及延遲電路17C而輸入信號LYDRVb。延遲電路17C之延遲時間係與延遲電路17B之延遲時間相同或較長。反及閘NA11輸出信號LYDCTL1，對PMOS電晶體PM12之控制端子供給信號LYDCTL1。對PMOS電晶體PM12之第1端子供給電壓Vpp(≒電源電壓Vdd＞VppL)。PMOS電晶體PM12之第2端子輸出信號LYDRV。對NMOS電晶體NM11之控制端子供給信號LYDRVb。NMOS電晶體NM11之第1端子連接於接地電壓端子(電壓Vss)。NMOS電晶體NM11之第2端子輸出信號LYDRV。第1副局域行解碼器16_0包含PMOS電晶體PM13及NMOS電晶體NM12、NM13。於PMOS電晶體PM13及NMOS電晶體NM12之控制端子，電性連接主局域行控制線MLY。對PMOS電晶體PM13之第1端子供給信號LYDRV(第1局域行開關驅動器17_0之輸出)。PMOS電晶體PM13之第2端子電性連接於NMOS電晶體NM12、NM13之第1端子。NMOS電晶體NM12、NM13之第2端子電性連接於接地電壓端子。對NMOS電晶體NM13之控制端子供給信號LYDRVb。又，PMOS電晶體PM13之第2端子及NMOS電晶體NM12、NM13之第1端子電性連接於副局域行控制線SLY0。[第2實施形態之讀出動作例]以下，使用圖12及圖13，對第2實施形態之讀出動作進行說明。圖12係第2實施形態之半導體記憶裝置中之讀出時之記憶胞陣列10及讀取/寫入控制器19之各種電壓之時序圖。圖13係表示第2實施形態之半導體記憶裝置中之讀出時之記憶胞陣列10及讀取/寫入控制器19之圖。於本例中，於讀出時，考慮到因耦合雜訊而引起之信號Vclamp之升壓及伴隨於此之胞電流Icell之過衝，而將選擇副局域行控制線SLY以2個階段升壓。以下，針對該動作進行詳細說明。如圖12所示，首先，於時刻T21以前，信號Vclamp被升壓至電壓Vm。藉此，箝位電晶體T2類比地接通。其次，於時刻T21，將選擇副局域行控制線SLY(此處為副局域行控制線SLY0)升壓至電壓VppL。藉此，局域行選擇電晶體LYBT0、LYST0類比地接通。又，雖未圖示，但副字元線SWL0、信號REN、及槽信號RDSINK變為「H」位準(例如電源電壓Vdd)。藉此，連接於槽電晶體T1、讀取賦能電晶體T3、及副字元線SWL0之選擇電晶體ST接通。其結果，如圖13所示，於自感測放大器SA至經由全域位元線GBL、局域位元線LBL0、副字元線SWL0、局域源極線LSL0、及全域源極線GSL之槽為止之路徑，胞電流Icell開始流通，而全域位元線GBL開始被充電。然後，藉由全域位元線GBL之充電，而全域位元線GBL被升壓。因此，藉由全域位元線GBL與箝位電晶體T2之控制端子之耦合，而信號Vclamp暫時性地被升壓。藉由該信號Vclamp之升壓，而胞電流Icell較電流Icell1更過衝。其後，若全域位元線GBL之充電完成，則信號Vclamp被降壓而變為電壓Vm。其結果，胞電流Icell變為穩定狀態，且變為電流Icell1。其次，於時刻T22，選擇副局域行控制線SLY被升壓至電壓Vpp。藉此，局域行選擇電晶體LYBT0、LYST0接通。此時，由於全域位元線GBL之充電已經完成，故而信號Vclamp不會因與全域位元線GBL之耦合而升壓。因此，胞電流Icell不會過衝，且變為電流Icell2。即，胞電流Icell不會超過電流Icelllimit。其後，於時刻T13，選擇副局域行控制線SLY被降壓至電壓Vss。藉此，胞電流Icell不再流通，而讀出結束。以下，使用圖14及圖15，對上述選擇副局域行控制線SLY之於2個階段內之升壓控制進行說明。圖14係第2實施形態之半導體記憶裝置中之讀出時之副局域行解碼器16、局域行開關驅動器17、及主局域行解碼器18之各種電壓之時序圖。圖15係表示第2實施形態之半導體記憶裝置中之讀出時之副局域行解碼器16、局域行開關驅動器17、及主局域行解碼器18之圖。此處，對選擇副局域行控制線SLY0，且不選擇副局域行控制線SLY1-SLY3之例進行說明。於本例中，首先，於第1期間內，局域行開關驅動器17(第1局域行開關驅動器17_0)產生電壓VppL，副局域行解碼器16(第1副局域行解碼器16_0)將所產生之電壓VppL供給至副局域行控制線SLY0。然後，於第1期間後之第2期間內，第1局域行開關驅動器17_0產生較電壓VppL更大之電壓Vpp，第1副局域行解碼器16_0將所產生之電壓Vpp供給至副局域行控制線SLY0。以下，針對該動作進行詳細說明。如圖14所示，於初始狀態(時刻T51以前)，主字元線MLY、及信號LYDRVb、LYDCTL0、LYDCTL1係「H」位準(例如電源電壓Vdd)。又，副局域行控制線SLY及信號LYDRV係電壓Vss。如圖14及圖15所示，首先，於時刻T51，若藉由高階行位址選擇主字元線MLY，則主局域行解碼器18(反相器IV14)將主字元線MLY設為「L」位準(例如接地電壓Vss)。藉此，於第1至第4副局域行解碼器16_0-16_3中，NMOS電晶體NM11斷開，PMOS電晶體PM13接通。又，若藉由低階行位址選擇副局域行控制線SLY0，則於第1局域行開關驅動器17_0中，反相器IV11輸出「L」位準之信號LYDRVb。藉此，第1局域行開關驅動器17_0中之NMOS電晶體NM11斷開。又，「L」位準之信號LYDRVb被輸入至或閘O11之第1輸入端子。由於對或閘O11之第2輸入端子自初始狀態起便輸入有「L」位準，故而或閘O11輸出「L」位準之信號LYDCTL0。藉此，第1局域行開關驅動器17_0中之PMOS電晶體PM11接通。又，「L」位準之信號LYDRVb反轉，「H」位準之信號被輸入至反及閘NA11之第1輸入端子。由於對反及閘NA11之第2輸入端子自初始狀態起便輸入有「L」位準，故而反及閘NA11輸出「H」位準之信號LYDCTL1。藉此，第1局域行開關驅動器17_0中之PMOS電晶體PM12斷開。因此，第1局域行開關驅動器17_0中之接通狀態之PMOS電晶體PM11傳輸電壓VppL，信號LYDRV變為電壓VppL。由於第1副局域行解碼器16_0中之PMOS電晶體PM13接通，故而PMOS電晶體PM13傳輸信號LYDRV。藉此，副局域行控制線SLY0變為電壓VppL。其次，於時刻T52，「L」位準之信號LYDRVb延遲且反轉，「H」位準之信號被輸入至或閘O11之第2輸入端子。由於對或閘O11之第1輸入端子輸入有「L」位準之信號LYDRVb，故而或閘O11輸出「H」位準之信號LYDCTL0。藉此，第1局域行開關驅動器17_0中之PMOS電晶體PM11斷開。又，「L」位準之信號LYDRVb反轉且延遲，「H」位準之信號被輸入至反及閘NA11之第2輸入端子。由於對反及閘NA11之第1輸入端子輸入有「H」位準之信號，故而反及閘NA11輸出「L」位準之信號LYDCTL1。藉此，第1局域行開關驅動器17_0中之PMOS電晶體PM12接通。因此，第1局域行開關驅動器17_0中之接通狀態之PMOS電晶體PM12傳輸電壓Vpp，信號LYDRV變為電壓Vpp。由於第1副局域行解碼器16_0中之PMOS電晶體PM13接通，故而PMOS電晶體PM13傳輸信號LYDRV。藉此，副局域行控制線SLY0自電壓VppL變為電壓Vpp。其後，於時刻T53，主字元線MLY變為「H」位準，且信號LYDRVb變為「L」位準。藉此，各信號及各控制線變為初始狀態，而讀出結束。另一方面，於時刻T51～T53，於非選擇之副局域行控制線SLY1-SLY3中，第2至第4局域行開關驅動器17_1-17-3中之反相器IV11輸出「H」位準之信號LYDRVb。藉此，信號LYDCTL0、LYDCTL1變為「H」位準，第2至第4局域行開關驅動器17_1-17-3中之PMOS電晶體PM11、PM12斷開。另一方面，第2至第4局域行開關驅動器17_1-17-3中之NMOS電晶體NM11接通。第2至第4局域行開關驅動器17_1-17-3中之接通狀態之NMOS電晶體NM11傳輸電壓Vss，信號LYDRV變為電壓Vss。由於第2至第4副局域行解碼器16_1-16_3中之PMOS電晶體PM13接通，故而PMOS電晶體PM13傳輸信號LYDRV。藉此，副局域行控制線SLY0變為電壓Vss。[第2實施形態之效果]根據第2實施形態，於讀出時，選擇副局域行控制線SLY以2個階段被升壓。藉此，能夠獲得與第1實施形態相同之效果。再者，於第2實施形態之讀出時，亦可執行第1實施形態之讀出。即，於讀出時，亦可將副局域行控制線SLY以2個階段升壓，並且將副字元線SWL以2個階段升壓。＜第3實施形態＞以下，使用圖16至圖18，對第3實施形態之半導體記憶裝置進行說明。於第3實施形態中，設置箝位電壓控制電路40，且於讀出時以信號Vclamp暫時性地升壓之方式進行控制。以下，針對第3實施形態進行詳細說明。再者，於第3實施形態中，主要對與上述第1實施形態不同之方面進行說明，並省略相同之方面。[第3實施形態之構成例]圖16係表示第3實施形態之半導體記憶裝置中之記憶胞陣列10、局域行開關11、15、及讀取/寫入控制器14、19之電路圖。如圖16所示，讀取/寫入控制器19包含箝位電壓控制電路40。箝位電壓控制電路40對箝位電晶體T2之控制端子供給信號Vclamp。箝位電壓控制電路40係於讀出時以將信號Vclamp暫時性地升壓之方式進行控制。[第3實施形態之讀出動作例]以下，使用圖17及圖18，對第3實施形態中之讀出動作進行說明。圖17係第3實施形態之半導體記憶裝置中之讀出時之記憶胞陣列10及讀取/寫入控制器19之各種電壓的時序圖。圖18係表示第3實施形態之半導體記憶裝置中之讀出時之記憶胞陣列10及讀取/寫入控制器19的圖。於本例中，於讀出時，選擇副字元線SWL以2個階段被升壓。此時，於副字元線SWL之第1階段之升壓時，箝位電壓控制電路40以將信號Vclamp暫時性地升壓之方式進行控制。以下，針對該動作進行詳細說明。如圖17所示，首先，於時刻T61以前，藉由箝位電壓控制電路40將信號Vclamp升壓至電壓Vm。藉此，箝位電晶體T2類比地接通。其次，於時刻T61，選擇副字元線SWL(此處為副字元線SWL0)被升壓至電壓VppL。藉此，選擇電晶體ST類比地接通。又，雖未圖示，但副局域行控制線SLY0、信號REN、及槽信號RDSINK變為「H」位準(例如電源電壓Vdd)。藉此，槽電晶體T1、讀取賦能電晶體T3、及局域行選擇電晶體LYBT0、LYST0接通。其結果，如圖18所示，於自感測放大器SA至經由全域位元線GBL、局域位元線LBL0、副字元線SWL0、局域源極線LSL0、及全域源極線GSL之槽為止之路徑，胞電流Icell開始流通，而全域位元線GBL開始被充電。此時，藉由箝位電壓控制電路40而將信號Vclamp升壓至電壓Vh(≒電源電壓Vdd)。基於該信號Vclamp之電壓Vh，胞電流Icell變為電流Icell3(Icell1＜Icell3＜Icell2)。其後，於時刻T62，全域位元線GBL之充電完成時，藉由箝位電壓控制電路40將信號Vclamp降壓至電壓Vm。其結果，胞電流Icell變為電流Icell1。其次，於時刻T63，選擇副字元線SWL被升壓至電壓Vpp。藉此，選擇電晶體ST接通。此時，由於全域位元線GBL之充電已經完成，故而信號Vclamp不會因與全域位元線GBL之耦合而升壓。因此，胞電流Icell不會過衝，且變為電流Icell2。即，胞電流Icell不會超過電流Icelllimit。其後，於時刻T64，選擇副字元線SWL被降壓至電壓Vss。藉此，胞電流Icell不再流通，而讀出結束。[第3實施形態之效果]根據第3實施形態，設置箝位電壓控制電路40，於讀出時以信號Vclamp暫時性地升壓之方式進行控制。即，信號Vclamp並非如第1實施形態般因耦合雜訊而被升壓，而是藉由主動地被控制而被升壓。更具體而言，於選擇副字元線SWL以2個階段被升壓之情形時之第1階段之升壓時(被施加電壓VppL時)，信號Vclamp被升壓至電壓Vh。即，於第1期間(全域位元線GBL之充電期間)內，信號Vclamp被升壓至電壓Vh，藉此能夠使全域位元線GBL之充電速度變快。另一方面，如上述般，於第1期間內，即便信號Vclamp被升壓，胞電流Icell亦不會超過電流Icelllimit。因此，能夠一面防止胞電流Icell超過電流Icelllimit，一面使全域位元線GBL之充電速度變快。再者，於第3實施形態中，對在第1實施形態所示之選擇副字元線SWL以2個階段被升壓之情形時之第1階段之升壓時，信號Vclamp被升壓至電壓Vh之例進行了說明，但並不限於此，亦可應用於第2實施形態。即，亦可為於第2實施形態所示之選擇副局域行控制線以2個階段被升壓之情形時之第1階段之升壓時，信號Vclamp被升壓至電壓Vh。對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，可於不脫離發明之主旨之範圍內，執行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。[相關申請案]本申請案係享有以日本專利申請案2017-56342號(申請日：2017年3月22日)作為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
10‧‧‧記憶胞陣列
11‧‧‧局域行開關(LYSW)
12‧‧‧副局域行解碼器(SLYD)
13‧‧‧局域行開關驅動器
14‧‧‧讀取/寫入控制器
15‧‧‧局域行開關(LYSW)
16‧‧‧副局域行解碼器(SLYD)
16_0-16_3‧‧‧第1至第4副局域行解碼器
17‧‧‧局域行開關驅動器
17_0-17_3‧‧‧第1至第4局域行開關驅動器
17A‧‧‧解碼器
17B‧‧‧延遲電路
17C‧‧‧延遲電路
18‧‧‧主局域行解碼器(MLYD)
18A‧‧‧解碼器
19‧‧‧讀取/寫入控制器
20‧‧‧副列解碼器(SRD)
20_0-20_3‧‧‧第1至第4副列解碼器
21‧‧‧副字元線驅動器
21_0-21_3‧‧‧第1至第4副字元線驅動器
21A‧‧‧解碼器
21B‧‧‧延遲電路
21C‧‧‧延遲電路
22‧‧‧主列解碼器(MRD)
22A‧‧‧解碼器
33A‧‧‧記憶層
33B‧‧‧隧道障壁層
33C‧‧‧參考層
40‧‧‧箝位電壓控制電路
GBL‧‧‧全域位元線
GSL‧‧‧全域源極線
Icell‧‧‧胞電流
Icell1‧‧‧電流
Icell2‧‧‧電流
Icell3‧‧‧電流
Icelllimit‧‧‧電流
Iref‧‧‧參考電流
IV1‧‧‧反相器
IV2‧‧‧反相器
IV3‧‧‧反相器
IV4‧‧‧反相器
IV11‧‧‧反相器
IV12‧‧‧反相器
IV13‧‧‧反相器
IV14‧‧‧反相器
LBL‧‧‧局域位元線
LBL0-LBL3‧‧‧局域位元線
LYDCTL0‧‧‧信號
LYDCTL1‧‧‧信號
LYDRV‧‧‧信號
LYDRVb‧‧‧信號
LSL‧‧‧局域源極線
LSL0-LSL3‧‧‧局域源極線
LYBT‧‧‧局域行選擇電晶體
LYBT0-LYBT3‧‧‧局域行選擇電晶體
LYST‧‧‧局域行選擇電晶體
LYST0-LYST3‧‧‧局域行選擇電晶體
LYSW‧‧‧局域行開關
MC‧‧‧記憶胞
MLY‧‧‧主字元線
MLYD‧‧‧主局域行解碼器
MRD‧‧‧主列解碼器
MWL‧‧‧主字元線
NA1‧‧‧反及閘
NA11‧‧‧反及閘
NM1‧‧‧NMOS電晶體
NM2‧‧‧NMOS電晶體
NM3‧‧‧NMOS電晶體
NM11‧‧‧NMOS電晶體
NM12‧‧‧NMOS電晶體
NM13‧‧‧NMOS電晶體
O1‧‧‧或閘
O11‧‧‧或閘
PM1‧‧‧PMOS電晶體
PM2‧‧‧PMOS電晶體
PM3‧‧‧PMOS電晶體
PM11‧‧‧PMOS電晶體
PM12‧‧‧PMOS電晶體
PM13‧‧‧PMOS電晶體
R‧‧‧電阻變化型記憶元件
RDSINK‧‧‧槽信號
REF‧‧‧參考電阻
REN‧‧‧信號
SA‧‧‧感測放大器
SLY‧‧‧副局域行控制線
SLY0-SLY3‧‧‧副局域行控制線
SLYD‧‧‧副局域行解碼器
SRD‧‧‧副列解碼器
ST‧‧‧選擇電晶體
SWL‧‧‧副字元線
SWL0-SWL3‧‧‧副字元線
T1‧‧‧槽電晶體
T2‧‧‧箝位電晶體
T3‧‧‧讀取賦能電晶體
T4‧‧‧讀取賦能電晶體
T5‧‧‧參考電晶體
T11‧‧‧時刻
T12‧‧‧時刻
T13‧‧‧時刻
T21‧‧‧時刻
T22‧‧‧時刻
T23‧‧‧時刻
T31‧‧‧時刻
T41‧‧‧時刻
T42‧‧‧時刻
T43‧‧‧時刻
T61‧‧‧時刻
T62‧‧‧時刻
T63‧‧‧時刻
T64‧‧‧時刻
Vclamp‧‧‧信號
Vh‧‧‧電壓
Vm‧‧‧電壓
Vpp‧‧‧電壓
VppL‧‧‧電壓
Vref‧‧‧信號
Vss‧‧‧電壓
WDCTL0‧‧‧信號
WDCTL1‧‧‧信號
WDRV‧‧‧信號
WDRVb‧‧‧信號
圖1係表示第1實施形態之半導體記憶裝置之方塊圖。圖2係表示第1實施形態之半導體記憶裝置中之記憶胞陣列、局域行開關、及讀取/寫入控制器之電路圖。圖3A係表示第1實施形態之半導體記憶裝置中之電阻變化型記憶元件之剖視圖。圖3B係用以對第1實施形態之半導體記憶裝置中之電阻變化型記憶元件之寫入進行說明的圖，且係表示平行狀態(P(Parallel)狀態)下之電阻變化型記憶元件之剖面之圖。圖3C係用以對第1實施形態之半導體記憶裝置中之電阻變化型記憶元件之寫入進行說明的圖，且係表示反平行狀態(AP(Anti-parallel)狀態)下之電阻變化型記憶元件之剖面之圖。圖4係表示第1實施形態之半導體記憶裝置中之副列解碼器、副字元線驅動器、及主列解碼器之方塊圖。圖5係表示第1實施形態之半導體記憶裝置中之副列解碼器、副字元線驅動器、及主列解碼器之電路圖。圖6係第1實施形態之半導體記憶裝置中之讀出時之記憶胞陣列及讀取/寫入控制器之各種電壓的時序圖。圖7係表示第1實施形態之半導體記憶裝置中之讀出時之記憶胞陣列及讀取/寫入控制器之圖。圖8係第1實施形態之半導體記憶裝置中之讀出時之副列解碼器、副字元線驅動器、及主列解碼器之各種電壓的時序圖。圖9係表示第1實施形態之半導體記憶裝置中之讀出時之副列解碼器、副字元線驅動器、及主列解碼器之圖。圖10係比較例之半導體記憶裝置中之讀出時之記憶胞陣列及讀取/寫入控制器之各種電壓的時序圖。圖11係表示第2實施形態之半導體記憶裝置中之副局域行解碼器、局域行開關驅動器、及主局域行解碼器之電路圖。圖12係第2實施形態之半導體記憶裝置中之讀出時之記憶胞陣列及讀取/寫入控制器之各種電壓的時序圖。圖13係表示第2實施形態之半導體記憶裝置中之讀出時之記憶胞陣列及讀取/寫入控制器的圖。圖14係第2實施形態之半導體記憶裝置中之讀出時之副局域行解碼器、局域行開關驅動器、及主局域行解碼器之各種電壓的時序圖。圖15係表示第2實施形態之半導體記憶裝置中之讀出時之副局域行解碼器、局域行開關驅動器、及主局域行解碼器的圖。圖16係表示第3實施形態之半導體記憶裝置中之記憶胞陣列、局域行開關、及讀取/寫入控制器之電路圖。圖17係第3實施形態之半導體記憶裝置中之讀出時之記憶胞陣列及讀取/寫入控制器之各種電壓的時序圖。圖18係表示第3實施形態之半導體記憶裝置中之讀出時之記憶胞陣列及讀取/寫入控制器的圖。

Claims (19)

  1. 一種半導體記憶裝置，其具備：第1記憶胞，其包含第1電阻變化型記憶元件及第1電晶體；第1字元線，其電性連接於上述第1電晶體之控制端子；及第1電路，其於讀出時，於第1期間對上述第1字元線施加第1電壓，且於上述第1期間後之第2期間對上述第1字元線施加較上述第1電壓更大之第2電壓。
  2. 如請求項1之半導體記憶裝置，其中上述第1電路包括：第2電晶體，其包含被供給上述第1電壓之第1端子、電性連接於上述第1字元線之第2端子、及被供給第1信號之控制端子；及第3電晶體，其包含被供給上述第2電壓之第1端子、電性連接於上述第1字元線之第2端子、及被供給第2信號之控制端子。
  3. 如請求項2之半導體記憶裝置，其中上述第1電路進而包含：第2電路，其於上述第1期間以上述第2電晶體接通之方式輸出上述第1信號；及第3電路，其於上述第2期間以上述第3電晶體接通之方式輸出上述第2信號。
  4. 如請求項2之半導體記憶裝置，其中上述第1電路進而包括：或閘，其包含輸入第3信號之第1輸入端子、及延遲且反轉而輸入上述第3信號之第2輸入端子，且輸出上述第1信號；及反及閘，其包含反轉而輸入上述第3信號之第1輸入端子、及反轉且延遲而輸入上述第3信號之第2輸入端子，且輸出上述第2信號。
  5. 如請求項1之半導體記憶裝置，其進而具備：感測放大器，其電性連接於上述第1記憶胞；及第4電晶體，其電性連接於上述第1記憶胞與上述感測放大器之間；且於上述第1期間之前對上述第4電晶體之控制端子施加第3電壓，於上述第1期間對上述第4電晶體之控制端子施加較上述第3電壓更大之第4電壓。
  6. 如請求項5之半導體記憶裝置，其中上述第4電壓係藉由上述第4電晶體之控制端子與上述第4電晶體之第1端子之耦合而產生。
  7. 如請求項5之半導體記憶裝置，其進而具備對上述第4電晶體之控制端子施加上述第4電壓之第4電路。
  8. 一種半導體記憶裝置，其具備：第1記憶胞，其包含第1電阻變化型記憶元件；感測放大器，其電性連接於上述第1記憶胞；第1電晶體，其電性連接於上述第1記憶胞與上述感測放大器之間；第1控制線，其電性連接於上述第1電晶體之控制端子；及第1電路，其於讀出時，於第1期間對上述第1電晶體之第1控制線施加第1電壓，且於上述第1期間後之第2期間對上述第1控制線施加較上述第1電壓更大之第2電壓。
  9. 如請求項8之半導體記憶裝置，其進而具備：槽，其電性連接於上述第1記憶胞；第2電晶體，其電性連接於上述第1記憶胞與上述槽之間；及第2控制線，其電性連接於上述第2電晶體之控制端子。
  10. 如請求項9之半導體記憶裝置，其中對上述第1控制線與上述第2控制線，供給執行相同動作之控制信號。
  11. 如請求項8之半導體記憶裝置，其中上述第1電路包括：第3電晶體，其包含被供給上述第1電壓之第1端子、電性連接於上述第1控制線之第2端子、及被供給第1信號之控制端子；及第4電晶體，其包含被供給上述第2電壓之第1端子、電性連接於上述第1控制線之第2端子、及被供給第2信號之控制端子。
  12. 如請求項11之半導體記憶裝置，其中上述第1電路進而包含：第2電路，其於上述第1期間以上述第3電晶體接通之方式輸出上述第1信號；及第3電路，其於上述第2期間以上述第4電晶體接通之方式輸出上述第2信號。
  13. 如請求項11之半導體記憶裝置，其中上述第1電路進而包括：或閘，其包含輸入第3信號之第1輸入端子、及延遲且反轉而輸入上述第3信號之第2輸入端子，且輸出上述第1信號；及反及閘，其包含反轉而輸入上述第3信號之第1輸入端子、及反轉且延遲而輸入上述第3信號之第2輸入端子，且輸出上述第2信號。
  14. 如請求項8之半導體記憶裝置，其進而具備電性連接於上述第1電晶體與上述感測放大器之間之第5電晶體，且於上述第1期間之前對上述第5電晶體之控制端子施加第3電壓，於上述第1期間對上述第5電晶體之控制端子施加較上述第3電壓更大之第4電壓。
  15. 如請求項14之半導體記憶裝置，其中上述第4電壓係藉由上述第5電晶體之控制端子與上述第5電晶體之第1端子之耦合而產生。
  16. 如請求項14之半導體記憶裝置，其進而具備對上述第5電晶體之控制端子施加上述第4電壓之第4電路。
  17. 一種半導體記憶裝置，其具備：第1記憶胞，其包含第1電阻變化型記憶元件及第1電晶體；第1字元線，其電性連接於上述第1電晶體之控制端子；及第1電路，其包含第2電晶體及第3電晶體，該第2電晶體包含被供給第1電壓之第1端子、電性連接於上述第1字元線之第2端子及被供給第1信號之控制端子，該第3電晶體包含被供給第2電壓之第1端子、電性連接於上述第1字元線之第2端子及被供給第2信號之控制端子。
  18. 如請求項17之半導體記憶裝置，其中上述第1電路進而包含：第2電路，其於第1期間以上述第2電晶體接通之方式輸出上述第1信號；及第3電路，其於上述第1期間後之第2期間以上述第3電晶體接通之方式輸出上述第2信號。
  19. 如請求項17之半導體記憶裝置，其中上述第1電路進而包括：或閘，其包含輸入第3信號之第1輸入端子、及延遲且反轉而輸入上述第3信號之第2輸入端子，且輸出上述第1信號；及反及閘，其包含反轉而輸入上述第3信號之第1輸入端子、及反轉且延遲而輸入上述第3信號之第2輸入端子，且輸出上述第2信號。
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