CN108630265A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供能够抑制读出干扰的产生的半导体存储装置。实施方式的半导体存储装置具备：包括第1阻变型存储元件R和第1晶体管ST的第1存储器单元MC；与所述第1晶体管的控制端子电连接的第1字线SWL；以及在读出时，在第1期间对所述第1字线施加第1电压，在所述第1期间后的第2期间对所述第1字线施加比所述第1电压大的第2电压的第1电路。

Description

半导体存储装置
技术领域
实施方式涉及半导体存储装置。
背景技术
磁性随机存取存储器(MRAM：Magnetic Random Access Memory)是对存储信息的存储器单元使用了具有磁阻效应的存储元件的存储器装置。MRAM作为以高速工作、大容量、非易失性为特征的下一代存储器装置而受到注目。
发明内容
实施方式提供能够抑制读出干扰的产生的半导体存储装置。
实施方式的半导体存储装置具备：第1存储器单元，其包括第1阻变型存储元件和第1晶体管；第1字线，其与所述第1晶体管的控制端子电连接；以及第1电路，其在读出时，在第1期间对所述第1字线施加第1电压，在所述第1期间后的第2期间对所述第1字线施加比所述第1电压大的第2电压。
附图说明
图1是表示第1实施方式涉及的半导体存储装置的框图。
图2是表示第1实施方式涉及的半导体存储装置中的存储器单元阵列、局部列开关以及读/写控制器的电路图。
图3A是表示第1实施方式涉及的半导体存储装置中的阻变型存储元件的剖视图。
图3B是用于说明第1实施方式涉及的半导体存储装置中的阻变型存储元件的写入的图，是表示平行状态(P状态)下的阻变型存储元件的截面的图。
图3C是用于说明第1实施方式涉及的半导体存储装置中的阻变型存储元件的写入的图，是表示反平行状态(AP状态)下的阻变型存储元件的截面的图。
图4是表示第1实施方式涉及的半导体存储装置中的副行译码器、副字线驱动器以及主行译码器的框图。
图5是表示第1实施方式涉及的半导体存储装置中的副行译码器、副字线驱动器以及主行译码器的电路图。
图6是第1实施方式涉及的半导体存储装置中的读出时的存储器单元阵列以及读/写控制器的各种电压的时间图(timing chart)。
图7是表示第1实施方式涉及的半导体存储装置中的读出时的存储器单元阵列以及读/写控制器的图。
图8是第1实施方式涉及的半导体存储装置中的读出时的副行译码器、副字线驱动器以及主行译码器的各种电压的时间图。
图9是表示第1实施方式涉及的半导体存储装置中的读出时的副行译码器、副字线驱动器以及主行译码器的图。
图10是比较例涉及的半导体存储装置中的读出时的存储器单元阵列以及读/写控制器的各种电压的时间图。
图11是表示第2实施方式涉及的半导体存储装置中的副局部列译码器、局部列开关驱动器以及主局部列译码器的电路图。
图12是第2实施方式涉及的半导体存储装置中的读出时的存储器单元阵列以及读/写控制器的各种电压的时间图。
图13是表示第2实施方式涉及的半导体存储装置中的读出时的存储器单元阵列以及读/写控制器的图。
图14是第2实施方式涉及的半导体存储装置中的读出时的副局部列译码器、局部列开关驱动器以及主局部列译码器的各种电压的时间图。
图15是表示第2实施方式涉及的半导体存储装置中的读出时的副局部列译码器、局部列开关驱动器以及主局部列译码器的图。
图16是表示第3实施方式涉及的半导体存储装置中的存储器单元阵列、局部列开关以及读/写控制器的电路图。
图17是第3实施方式涉及的半导体存储装置中的读出时的存储器单元阵列以及读/写控制器的各种电压的时间图。
图18是表示第3实施方式涉及的半导体存储装置中的读出时的存储器单元阵列以及读/写控制器的图。
标号的说明
MC…存储器单元
R…阻变型存储元件
ST…选择晶体管
SWL…副字线
PM1、PM2、PM11、PM12…PMOS晶体管
O1、O11…OR门
NA1、NA11…NAND门
SA…读出放大器
T2…箝位晶体管
LYBT、LYST…局部列选择晶体管
SLY…副局部列控制线
17…局部列开关驱动器
21…副字线驱动器
40…箝位电压控制电路
具体实施方式
以下参照附图来说明实施方式。在附图中，对相同部分标注相同的参照标号。
<第1实施方式>
以下，使用图1至图10对第1实施方式涉及的半导体存储装置进行说明。以下，以使用磁阻效应元件(Magnetic Tunnel Junction(MTJ)元件)作为阻变型存储元件来存储数据的MRAM为例进行说明，但不限于此。本实施方式能够适用于将阻变型存储元件的电阻差变换为电流差或电压差并进行感测(sense)的所有存储器。
此外，在以下的说明中，只要没有特别限定，“连接”不仅是直接连接，还包括经由任意元件进行连接。另外，晶体管的第1端子表示源极和漏极的一方，晶体管的第2端子表示源极和漏极的另一方。另外，晶体管的控制端子表示栅极。
[第1实施方式的构成例]
图1是表示第1实施方式涉及的半导体存储装置(MRAM)的框图。
如图1所示，半导体存储装置包括存储器单元阵列10；局部列开关(LYSW)11、15；副局部列译码器(SLYD)12、16；局部列开关驱动器13、17；主局部列译码器(MLYD)18；读/写控制器14、19；副行译码器(SRD)20；副字线驱动器21；以及主行译码器(MRD)22。
存储器单元阵列10包含多个MAT。各MAT包含多个簇(bank)。各簇包含存储数据的多个存储器单元MC。各存储器单元MC设置在副字线SWL、局部位线LBL和局部源线LSL的交叉位置。因此，多个存储器单元MC呈矩阵状配置。
主局部列译码器18对主列地址(高位列地址)进行译码，选择并激活主局部列控制线MLY。
局部列开关驱动器13对副列地址(低位列地址)进行译码，生成向源线侧的副局部列控制线SLY供给的电压。
副局部列译码器12根据主局部列译码器18以及局部列开关驱动器13的译码，对所选择出的源线侧的副局部列控制线SLY供给(施加)电压。即，通过副局部列译码器12、局部列开关驱动器13以及主局部列译码器18，控制局部列开关11的导通/截止(ON/OFF)。
局部列开关11根据从副局部列译码器12供给的电压，选择性地将局部源线LSL与全局源线GSL连接。
局部列开关驱动器17对副列地址(低位列地址)进行译码，生成向位线侧的副局部列控制线SLY供给的电压。
副局部列译码器16根据主局部列译码器18以及局部列开关驱动器17的译码，对所选择出的位线侧的副局部列控制线SLY供给(施加)电压。即，通过副局部列译码器16、局部列开关驱动器17以及主局部列译码器18，控制局部列开关15的导通/截止。
局部列开关15根据从副局部列译码器16供给的电压，选择性地将局部源线LSL与全局源线GSL连接。
此外，副局部列译码器12、16以及局部列开关驱动器13、17分别也可以由局部列开关(LYSW)11、15共用。该情况下，对应的源线侧的副局部列控制线SLY和位线侧的副局部列控制线SLY同时被选择。
读/写控制器14包括汇点(sink)以及写驱动器等，与全局源线GSL电连接。汇点例如是接地电压，在读出时流入读出电流。写驱动器在写入时对全局源线GSL施加写入电压。由此，从写驱动器流出写入电流、或者向写驱动器流入写入电流。
读/写控制器19包括读出放大器SA以及写驱动器等，与全局位线GBL电连接。读出放大器SA在读出时，通过检测读出电流或读出电压，读出存储器单元MC的数据。写驱动器在写入时，对全局位线GBL施加写入电压。由此，从写驱动器流出写入电流、或者向写驱动器流入写入电流。
主行译码器22对主行地址(高位行地址)进行译码，选择并激活主字线MWL。
副字线驱动器21对副行地址(低位行地址)进行译码，生成向副字线SWL供给的电压。
副行译码器20根据主行译码器22以及副字线驱动器21的译码，对所选择出的副字线SWL供给电压。
图2是表示第1实施方式涉及的半导体存储装置中的存储器单元阵列10、局部列开关11、15以及读/写控制器14、19的电路图。
如图2所示，在存储器单元阵列10中，设置有局部位线LBL(LBL0-LBL3)、局部源线LSL(LSL0-LSL3)以及副字线SWL(SWL0-SWL3)。局部位线LBL以及局部源线LSL沿第1方向延伸。局部位线LBL和局部源线LSL在与第1方向交叉的第2方向上交替地排列。副字线SWL沿第2方向延伸。存储器单元阵列10具有多个存储器单元MC。各存储器单元MC设置在局部位线LBL以及局部源线LSL与副字线SWL的交叉位置。因此，多个存储器单元MC在第1方向以及第2方向上呈矩阵状排列。
此外，局部位线LBL、局部源线LSL以及副字线SWL的数量是一例，并没有特别限定。
存储器单元MC例如包括阻变型存储元件R以及选择晶体管ST。阻变型存储元件R的一端与局部源线LSL电连接，另一端与选择晶体管ST的第1端子电连接。选择晶体管ST的第2端子与局部位线LBL电连接，选择晶体管ST的控制端子与副字线SWL电连接。
阻变型存储元件R是电阻值通过施加电流(或者电压)而发生变化的元件。阻变型存储元件R例如包括MTJ元件、相变元件、强电介质元件等。存储器单元MC通过由副字线SWL导通选择晶体管ST来选择。此外，在此，对MRAM即阻变型存储元件R是MTJ元件的情况进行说明。
图3A是表示第1实施方式涉及的半导体存储装置中的阻变型存储元件R的剖视图。在此，作为阻变型存储元件R，主要示出存储层33A、隧道势垒(tunnel barrier)层33B以及参照层33C。
如图3A所示，阻变型存储元件R包括由作为强磁性层的存储层33A、作为强磁性层的参照层33C和形成在它们之间的作为非磁性层的隧道势垒层33B构成的层叠体。
存储层33A是磁化方向可变的强磁性层，具有相对于膜面(上表面/下表面)垂直或大致垂直的垂直磁各向异性。在此，磁化方向可变表示相对于预定的写入电流而磁化方向变化。另外，大致垂直意味着残留磁化的方向相对于膜面处于45°<θ≦90°的范围内。存储层33A例如由钴铁硼(CoFeB)或硼化铁(FeB)构成。
隧道势垒层33B形成在存储层33A上。隧道势垒层33B是非磁性层，例如由MgO构成。
参照层33C形成在隧道势垒层33B上。参照层33C是磁化方向不变的强磁性层，具有相对于膜面垂直或大致垂直的垂直磁各向异性。在此，磁化方向不变表示相对于预定的写入电流而磁化方向不变化。即，参照层33C相比于存储层33A，磁化方向的反转能量势垒大。参照层33C例如由钴铂(CoPt)、钴镍(CoNi)或钴钯(CoPd)构成。
图3B是用于说明第1实施方式涉及的半导体存储装置中的阻变型存储元件R的写入的图，是表示平行状态(P状态)下的阻变型存储元件的剖视图的图。图3C是用于说明第1实施方式涉及的半导体存储装置中的阻变型存储元件R的写入的图，是表示反平行状态(AP状态)下的的阻变型存储元件的剖视图的图。
阻变型存储元件R例如是自旋注入型的阻变型存储元件。因此，在向可变电阻元件R写入数据或从阻变型存储元件R读出数据的情况下，阻变型存储元件R在与膜面垂直的方向上双向地流通电流。
更具体而言，对于向阻变型存储元件R写入数据，如以下这样来进行。
如图3B所示，在从存储层33A向参照层33C流通电流的情况下，即供给从参照层33C朝向存储层33A的电子的情况下，在与参照层33C的磁化方向相同的方向上自旋极化了的电子被注入存储层33A。该情况下，存储层33A的磁化方向被统一成与参照层33C的磁化方向相同的方向。由此，参照层33C的磁化方向和存储层33A的磁化方向成为平行排列。在该平行状态时，阻变型存储元件R的电阻值达到最小。将该情况规定为例如数据“0”。
另一方面，如图3C所示，在从参照层33C向存储层33A流通电流的情况下，即供给从存储层33A朝向参照层33C的电子的情况下，由于被参照层33C反射而导致在与参照层33C的磁化方向相反的方向上自旋极化了的电子被注入存储层33A。该情况下，存储层33A的磁化方向被统一成与参照层33C的磁化方向相反的方向。由此，参照层33C的磁化方向和存储层33A磁化方向成为反平行排列。在该反平行状态时，阻变型存储元件R的电阻值达到最大。将该情况规定为例如数据“1”。
另外，对于从阻变型存储元件R读出数据，如以下这样来进行。
向阻变型存储元件R供给读出电流。该读出电流被设定为存储层33A的磁化方向不会反转的值(比写入电流小的值)。通过检测此时的阻变型存储元件R的电阻值的变化，能够读出上述数据“0”以及数据“1”。
再次，如图2所示，局部列开关11包括局部列选择晶体管LYST(LYST0-LYST3)。局部列选择晶体管LYST0-LYST3各自的第1端子与局部源线LSL0-LSL3分别电连接。局部列选择晶体管LYST0-LYST3各自的第2端子共同地与全局源线GSL电连接。局部列选择晶体管LYST0-LYST3各自的控制端子与副局部列控制线SLY0-SLY3分别电连接。
读/写控制器14包括汇点晶体管T1。汇点晶体管T1的第1端子与全局源线GSL电连接。汇点晶体管T1的第2端子与接地电压端子(汇点)电连接。在汇点晶体管T1的控制端子，被供给信号RDSINK。
局部列开关15包括局部列选择晶体管LYBT(LYBT0-LYBT3)。局部列选择晶体管LYBT0-LYBT3各自的第1端子与局部位线LBL0-LBL3分别电连接。局部列选择晶体管LYBT0-LYBT3各自的第2端子共同地与全局位线GBL电连接。局部列选择晶体管LYBT0-LYBT3各自的控制端子与副局部列控制线SLY0-SLY3分别电连接。
此外，局部位线LBL侧的副局部列控制线SLY0-SLY3和局部源线LSL侧的副局部列控制线SLY0-SLY3是不同的控制线，从不同的控制电路向这些不同的控制线供给控制信号。这些控制信号执行同一工作。即，局部列选择晶体管LYBT0、LYST0同时导通/截止，局部列选择晶体管LYBT1、LYST1同时导通/截止，局部列选择晶体管LYBT2、LYST2同时导通/截止，局部列选择晶体管LYBT3、LYST3同时导通/截止。
读/写控制器19包括读出放大器SA、箝位晶体管(clamp transistor)T2、读使能晶体管T3、T4、参考晶体管T5以及参考电阻REF。
读出放大器SA的第1输入端子与读使能晶体管T3的第1端子电连接。读使能晶体管T3的第2端子与箝位晶体管T2的第1端子电连接。箝位晶体管T2的第2端子与全局位线GBL电连接。在读使能晶体管T3的控制端子，被供给信号REN。在箝位晶体管T2的控制端子，被供给信号Vclamp。
读出放大器SA的第2输入端子与读使能晶体管T4的第1端子电连接。读使能晶体管T4的第2端子与参考晶体管T5的第1端子电连接。参考晶体管T5的第2端子与参考电阻REF的一端电连接。参考电阻REF的另一端与接地电压端子电连接。在读使能晶体管T4的控制端子，被供给信号REN。在参考晶体管T5的控制端子，被供给信号Vref。
读出放大器SA通过感测(sense)向第1输入端子流通的电流(或供给的电压)和向第2输入端子流通的电流(或供给的电压)来读出存储器单元MC的数据。
图4是表示第1实施方式涉及的半导体存储装置中的副行译码器20、副字线驱动器21以及主行译码器22的框图。在此，示出了相对于4条副字线SWL0-SWL3设置1条主字线MWL的例子。
如图4所示，副字线驱动器21包括第1至第4副字线驱动器21_0-21_3。另外，副行译码器20包括第1至第4副行译码器20_0-20_3。
第1至第4副字线驱动器21_0-21_3各自的输出，分别被输入到第1至第4副行译码器20_0-20_3。另外，主行译码器22的输出，与主字线MWL电连接，被输入到第1至第4副行译码器20_0-20_3。第1至第4副行译码器20_0-20_3各自的输出，与副字线SWL0-SWL3分别电连接。
主行译码器22对高位行地址(例如2比特的行地址中的高位比特)进行译码，激活主字线MWL。由此，与主字线MWL连接的第1至第4副行译码器20_0-20_3被激活。另一方面，第1至第4副字线驱动器21_0-21_3分别对低位行地址(例如2比特的行地址中的低位比特)进行译码，生成向副字线SWL0-SWL3分别供给的电压。所生成的电压分别被供给到第1至第4副行译码器20_0-20_3。第1至第4副行译码器20_0-20_3各自将从第1至第4副字线驱动器21_0-21_3分别供给的电压分别供给到副字线SWL0-SWL3。
图5是表示第1实施方式涉及的半导体存储装置中的副行译码器20、副字线驱动器21以及主行译码器22的电路图，是更详细地表示图4的图。
此外，由于第1至第4副字线驱动器21_0-21_3的构成是同样的，因此在此对第1副字线驱动器21_0的构成进行说明，对第2至第4副字线驱动器21_1-21_3的构成省略说明。另外，由于第1至第4副行译码器20_0-20_3的构成是同样的，因此在此对第1副行译码器20_0的构成进行说明，对第2至第4副行译码器20_1-20_3的构成省略说明。
如图5所示，主行译码器22包括译码器22A以及反相器IV4。译码器22A对被输入的高位行地址进行译码。译码器22A的输出(译码结果)被输入到反相器IV4。反相器IV4的输出被提供到主字线MWL。
第1副字线驱动器21_0包括译码器21A、反相器IV1-IV3、延迟电路21B、21C、OR门O1、NAND门NA1、PMOS晶体管PM1、PM2以及NMOS晶体管NM1。
译码器21A对被输入的低位行地址进行译码。译码器21A的输出(译码结果)被输入到反相器IV1。反相器IV1输出信号WDRVb。
在OR门O1的第1输入端子，被输入信号WDRVb。另外，在OR门O1的第2输入端子，信号WDRVb经由延迟电路21B以及反相器IV3而输入。OR门O1输出信号WDCTL0，信号WDCTL0被供给到PMOS晶体管PM1的控制端子。在PMOS晶体管PM1的第1端子，被供给电压VppL。PMOS晶体管PM1的第2端子输出信号WDRV。
在NAND门NA1的第1输入端子，信号WDRVb经由反相器IV2而输入。另外，在NAND门NA1的第2输入端子，信号WDRVb经由反相器IV2以及延迟电路21C而输入。延迟电路21C的延迟时间与延迟电路21B的延迟时间相同，或者，延迟电路21C的延迟时间比延迟电路21B的延迟时间长。NAND门NA1输出信号WDCTL1，信号WDCTL1被供给到PMOS晶体管PM2的控制端子。在PMOS晶体管PM2的第1端子，被供给电压Vpp(≒电源电压Vdd>VppL)。PMOS晶体管PM2的第2端子输出信号WDRV。
在NMOS晶体管NM1的控制端子，被供给信号WDRVb。NMOS晶体管NM1的第1端子与接地电压端子(电压Vss)连接。NMOS晶体管NM1的第2端子输出信号WDRV。
第1副行译码器20_0包括PMOS晶体管PM3以及NMOS晶体管NM2、NM3。
PMOS晶体管PM3以及NMOS晶体管NM2的控制端子与主字线MWL电连接。在PMOS晶体管PM3的第1端子，被供给信号WDRV(第1副字线驱动器21_0的输出)。PMOS晶体管PM3的第2端子与NMOS晶体管NM2、NM3的第1端子电连接。NMOS晶体管NM2、NM3的第2端子与接地电压端子电连接。在NMOS晶体管NM3的控制端子，被供给信号WDRVb。另外，PMOS晶体管PM3的第2端子以及NMOS晶体管NM2、NM3的第1端子与副字线SWL0电连接。
[第1实施方式的读出工作例]
以下，使用图6以及图7对第1实施方式的读出工作进行说明。
图6是第1实施方式涉及的半导体存储装置中的读出时的存储器单元阵列10以及读/写控制器19的各种电压的时间图。图7是表示第1实施方式涉及的半导体存储装置中的读出时的存储器单元阵列10以及读/写控制器19的图。
在此，对与副字线SWL0、局部源线LSL0以及局部位线LBL0连接的存储器单元MC被选的例子进行说明。另外，在图6中，单元电流Icell的(P)表示存储器单元MC为P状态(低电阻状态)的情况，(AP)表示存储器单元MC为AP状态(高电阻状态)的情况。
在本例中，在读出时，考虑因耦合噪声导致的信号Vclamp的升压以及与其伴随的单元电流Icell的过冲(overshoot)，以2个阶段对选择副字线SWL进行升压。以下，对该工作进行详细说明。
如图6所示，首先，在时刻T11以前，信号Vclamp被升压到电压Vm。电压Vm是以模拟方式导通箝位晶体管T2的电压，是箝位晶体管T2可以转送预定电压(从电压Vm减去箝位晶体管T2的阈值电压Vth而得到的电压)的电压。换言之，电压Vm是箝位晶体管T2可以将全局位线GBL的电压箝位为预定电压的电压。
接着，在时刻T11，选择副字线SWL(在此为副字线SWL0)被升压到电压VppL。电压VppL是以模拟方式导通选择晶体管ST的电压。另外，虽然未图示，但副局部列控制线SLY0、信号REN以及汇点信号RDSINK成为“H”电平(例如电源电压Vdd)。由此，汇点晶体管T1、读使能晶体管T3以及局部列选择晶体管LYBT0、LYST0以数字方式导通。以数字方式导通是晶体管可以转送任意电压的电压，是可以将第1端子和第2端子的一方的电压转送到另一方的电压。以下，将以数字方式导通简称为导通。
其结果是，如图7所示，在从读出放大器SA经由全局位线GBL、局部位线LBL0、副字线SWL0、局部源线LSL0以及全局源线GSL到汇点的路径上，开始流通单元电流Icell，全局位线GBL开始被充电。并且，通过全局位线GBL的充电，全局位线GBL被升压。因此，通过全局位线GBL与箝位晶体管T2的控制端子的耦合，信号Vclamp被暂时升压。通过该信号Vclamp的升压，单元电流Icell相比于电流Icell1(Icell1(P)以及Icell1(AP))发生过冲。电流Icell1是根据上述电压条件在定常状态下可流通的电流。在此，定常状态是表示全局位线GBL的充电完成、因耦合噪声导致的信号Vclamp的升压消失、单元电流稳定的状态。然后，当全局位线GBL的充电完成时，信号Vclamp被降压而成为电压Vm。其结果是，单元电流Icell成为定常状态，成为电流Icell1。
接着，在时刻T12，选择副字线SWL被升压到电压Vpp(≒电源电压Vdd>VppL)。由此，选择晶体管ST导通。此时，由于全局位线GBL的充电已经完成，因此信号Vclamp不会因与全局位线GBL的耦合而发生升压。因此，单元电流Icell不会发生过冲而成为电流Icell2(Icell2(P)以及Icell2(AP)。电流Icell2是根据上述电压条件在定常状态下可流通的电流。在此，Icell1<Icell2<Icelllimit。即，单元电流Icell不会超过电流Icelllimit。电流Icelllimit是产生读出干扰的可能性变高的电流。
另一方面，此时，虽然未图示，但在从读出放大器SA经由参考电阻REF到接地电压端子的路径上流通参考电流Iref。读出放大器SA通过感测单元电流Icell和参考电流Iref，读出存储器单元MC的数据。
然后，在时刻T13，选择副字线SWL被降压到电压Vss。由此，不再流通单元电流Icell，读出结束。
以下，使用图8以及图9对上述的选择副字线SWL的以2个阶段的升压控制进行说明。
图8是第1实施方式涉及的半导体存储装置中的读出时的副行译码器20、副字线驱动器21以及主行译码器22的各种电压的时间图。图9是表示第1实施方式涉及的半导体存储装置中的读出时的副行译码器20、副字线驱动器21以及主行译码器22的图。在此，对副字线SWL0被选而副字线SWL1-SWL3为非选择的例子进行说明。
在本例中，首先，在第1期间，副字线驱动器21(第1副字线驱动器21_0)生成电压VppL，副行译码器20(第1副行译码器20_0)将生成的电压VppL供给到副字线SWL0。并且，在第1期间后的第2期间，第1副字线驱动器21_0生成比电压VppL大的电压Vpp，第1副行译码器20_0将生成的电压Vpp供给到副字线SWL0。以下，对该工作进行详细说明。
如图8所示，在初始状态下(时刻T21以前)，主字线MWL以及信号WDRVb、WDCTL0、WDCTL1为“H”电平(例如电源电压Vdd)。另外，副字线SWL以及信号WDRV为电压Vss。
如图8以及图9所示，首先，在时刻T21，当通过高位行地址选择了主字线MWL时，主行译码器22(反相器IV4)使主字线MWL成为“L”电平(例如接地电压Vss)。由此，在第1至第4副行译码器20_0-20_3中，NMOS晶体管NM1截止，PMOS晶体管PM3导通。
另外，当通过低位行地址选择了副字线SWL0时，在第1副字线驱动器21_0中，反相器IV1输出“L”电平的信号WDRVb。由此，第1副字线驱动器21_0中的NMOS晶体管NM1截止。
另外，“L”电平的信号WDRVb被输入到OR门O1的第1输入端子。由于在OR门O1的第2输入端子从初始状态起就被输入“L”电平，因此OR门O1输出“L”电平的信号WDCTL0。由此，第1副字线驱动器21_0中的PMOS晶体管PM1导通。
另外，“L”电平的信号WDRVb反转，“H”电平的信号被输入到NAND门NA1的第1输入端子。由于在NAND门NA1的第2输入端子从初始状态起就被输入“L”电平，因此NAND门NA1输出“H”电平的信号WDCTL1。由此，第1副字线驱动器21_0中的PMOS晶体管PM2截止。
因此，第1副字线驱动器21_0中的导通状态的PMOS晶体管PM1转送电压VppL，信号WDRV成为电压VppL。由于第1副行译码器20_0中的PMOS晶体管PM3导通，因此PMOS晶体管PM3转送信号WDRV。由此，副字线SWL0成为电压VppL。
接着，在时刻T22，“L”电平的信号WDRVb延迟且反转，“H”电平的信号被输入到OR门O1的第2输入端子。由于在OR门O1的第1输入端子被输入“L”电平的信号WDRVb，因此OR门O1输出“H”电平的信号WDCTL0。由此，第1副字线驱动器21_0中的PMOS晶体管PM1截止。
另外，“L”电平的信号WDRVb反转且延迟，“H”电平的信号被输入到NAND门NA1的第2输入端子。由于在NAND门NA1的第1输入端子被输入“H”电平的信号，因此NAND门NA1输出“L”电平的信号WDCTL1。由此，第1副字线驱动器21_0中的PMOS晶体管PM2导通。
因此，第1副字线驱动器21_0中的导通状态的PMOS晶体管PM2转送电压Vpp，信号WDRV成为电压Vpp。由于第1副行译码器20_0中的PMOS晶体管PM3导通，因此PMOS晶体管PM3转送信号WDRV。由此，副字线SWL0从电压VppL成为电压Vpp。
然后，在时刻T23，主字线MWL成为“H”电平，且信号WDRVb成为“L”电平。由此，各信号以及各控制线成为初始状态，读出结束。
另一方面，在时刻T21～T23，在非选择的副字线SWL1-SWL3中，第2至第4副字线驱动器21_1-21-3中的反相器IV1输出“H”电平的信号WDRVb。由此，信号WDCTL0、WDCTL1成为“H”电平，第2至第4副字线驱动器21_1-21-3中的PMOS晶体管PM1、PM2截止。另一方面，第2至第4副字线驱动器21_1-21-3中的NMOS晶体管NM1导通。第2至第4副字线驱动器21_1-21-3中的导通状态的NMOS晶体管NM1转送电压Vss，信号WDRV成为电压Vss。由于第2至第4副行译码器20_1-20_3中的PMOS晶体管PM3导通，因此PMOS晶体管PM3转送信号WDRV。由此，副字线SWL0成为电压Vss。
[第1实施方式的效果]
图10是比较例涉及的半导体存储装置中的读出时的存储器单元阵列10以及读/写控制器19的各种电压的时间图。在图10中，单元电流Icell的(P)表示存储器单元MC为P状态(低电阻状态)的情况，(AP)表示存储器单元MC为AP状态(高电阻状态)的情况。
在比较例中，在读出时，以1个阶段对选择副字线SWL进行升压。更具体而言，如图10所示，在时刻T31，选择副字线SWL被升压到电压Vpp。由此，开始流通单元电流Icell，全局位线GBL开始被充电。并且，通过全局位线GBL的充电，全局位线GBL被升压。因此，通过全局位线GBL与箝位晶体管T2的控制端子的耦合，信号Vclamp被暂时升压。通过该信号Vclamp的升压，单元电流Icell相比于电流Icell2发生过冲。因此，单元电流Icell超过了电流Icelllimit。其结果是，产生读出干扰的概率会变大。
与此相对，根据第1实施方式，在读出时，以2个阶段对选择副字线SWL进行升压。更具体而言，如图6所示，在全局位线GBL被充电的第1期间(因耦合噪声导致信号Vclamp升压的期间、即单元电流Icell发生过冲的期间)，副字线SWL被升压到电压VppL。并且，在全局位线GBL的充电已完成的第2期间，副字线SWL被升压到电压Vpp。
因此，在第1期间的定常状态下，能够通过副字线SWL的电压VppL将单元电流Icell抑制到比较小的电流Icell1。因此，在第1期间，即使单元电流Icell超过了电流Icell1，单元电流Icell也不会超过电流Icelllimit。另外，在第2期间，由于全局位线GBL的充电已经完成，因此单元电流Icell不会超过(overshoot)电流Icell2。其结果是，能够抑制读出干扰的产生。
另外，根据第1实施方式，如上所述，通过以2个阶段对选择副字线SWL进行升压，解决了单元电流Icell的过冲的问题(读出干扰的问题)。换言之，因耦合噪声导致的信号Vclamp的升压本身未被抑制。因此，在全局位线GBL的充电时，信号Vclamp的电压因耦合噪声而照旧大。因此，能够不会使全局位线GBL的充电速度减慢而解决上述问题。
<第2实施方式>
以下，使用图11至图15对第2实施方式涉及的半导体存储装置进行说明。在第2实施方式中，在读出时，以2个阶段对副局部列控制线SLY而非副字线SWL进行升压。以下，对第2实施方式进行详细说明。
此外，在第2实施方式中，主要对与上述第1实施方式不同之处进行说明，对相同之处省略说明。
[第2实施方式的构成例]
图11是表示第2实施方式涉及的半导体存储装置中的副局部列译码器16、局部列开关驱动器17以及主局部列译码器18的电路图。在此，示出了副局部列译码器16和副局部列译码器12共用、局部列开关驱动器17和局部列开关驱动器13共用的情况。即，对应的源线侧的副局部列控制线SLY和位线侧的副局部列控制线SLY同时被选择。
如图11所示，副局部列译码器16、局部列开关驱动器17以及主局部列译码器18分别具有与副行译码器20、副字线驱动器21以及主行译码器22同样的构成。
更具体而言，局部列开关驱动器17包括第1至第4局部列开关驱动器17_0-17_3。另外，副局部列译码器16包括第1至第4副局部列译码器16_0-16_3。
第1至第4局部列开关驱动器17_0-17_3各自的输出，分别被输入到第1至第4副局部列译码器16_0-16_3。另外，主局部列译码器18的输出，与主局部列控制线MLY电连接，被输入到第1至第4副局部列译码器16_0-16_3。第1至第4副局部列译码器16_0-16_3各自的输出，与副局部列控制线SLY0-SLY3分别电连接。
主局部列译码器18对高位列地址(例如2比特的列地址中的高位比特)进行译码，激活主局部列控制线MLY。由此，与主局部列控制线MLY连接的第1至第4副局部列译码器16_0-16_3被激活。另一方面，第1至第4局部列开关驱动器17_0-17_3分别对低位列地址(例如2比特的行地址中的低位比特)进行译码，生成分别向副局部列控制线SLY0-SLY3供给的电压。所生成的电压分别被供给到第1至第4副局部列译码器16_0-16_3。第1至第4副局部列译码器16_0-16_3各自将从第1至第4局部列开关驱动器17_0-17_3分别供给的电压分别供给到副局部列控制线SLY0-SLY3。
以下，更详细地说明副局部列译码器16、局部列开关驱动器17以及主局部列译码器18。
此外，由于第1至第4局部列开关驱动器17_0-17_3的构成是同样的，因此在此对第1局部列开关驱动器17_0的构成进行说明，对第2至第4局部列开关驱动器17_1-17_3的构成省略说明。另外，由于第1至第4副局部列译码器16_0-16_3的构成是同样的，因此在此对第1副局部列译码器16_0的构成进行说明，对第2至第4副局部列译码器16_1-16_3的构成省略说明。
主局部列译码器18包括译码器18A以及反相器IV14。译码器18A对被输入的高位列地址进行译码。译码器18A的输出(译码结果)被输入到反相器IV14。反相器IV14的输出被提供到主局部列控制线MLY。
第1局部列开关驱动器17_0包括译码器17A、反相器IV11-IV13、延迟电路17B、17C、OR门O11、NAND门NA11、PMOS晶体管PM11、PM12以及NMOS晶体管NM11。
译码器17A对被输入的低位列地址进行译码。译码器17A的输出(译码结果)被输入到反相器IV11。反相器IV11输出信号LYDRVb。
在OR门O11的第1输入端子，被输入信号LYDRVb。另外，在OR门O11的第2输入端子，信号LYDRVb经由延迟电路17B以及反相器IV13而输入。OR门O11输出信号LYCTL0，信号LYCTL0被供给到PMOS晶体管PM11的控制端子。在PMOS晶体管PM11的第1端子，被供给电压VppL。PMOS晶体管PM11的第2端子输出信号LYDRV。
在NAND门NA11的第1输入端子，信号LYDRVb经由反相器IV12而输入。另外，在NAND门NA11的第2输入端子，信号LYDRVb经由反相器IV12以及延迟电路17C而输入。延迟电路17C的延迟时间与延迟电路17B的延迟时间相同，或者，延迟电路17C的延迟时间比延迟电路17B的延迟时间长。NAND门NA11输出信号LYDCTL1，信号LYDCTL1被供给到PMOS晶体管PM12的控制端子。在PMOS晶体管PM12的第1端子，被供给电压Vpp(≒电源电压Vdd>VppL)。PMOS晶体管PM12的第2端子输出信号LYDRV。
在NMOS晶体管NM11的控制端子，被供给信号LYDRVb。NMOS晶体管NM11的第1端子与接地电压端子(电压Vss)连接。NMOS晶体管NM11的第2端子输出信号LYDRV。
第1副局部列译码器16_0包括PMOS晶体管PM13以及NMOS晶体管NM12、NM13。
PMOS晶体管PM13以及NMOS晶体管NM12的控制端子与主局部列控制线MLY电连接。在PMOS晶体管PM13的第1端子，被供给信号LYDRV(第1局部列开关驱动器17_0的输出)。PMOS晶体管PM13的第2端子与NMOS晶体管NM12、NM13的第1端子电连接。NMOS晶体管NM12、NM13的第2端子与接地电压端子电连接。在NMOS晶体管NM13的控制端子，被供给信号LYDRVb。另外，PMOS晶体管PM13的第2端子以及NMOS晶体管NM12、NM13的第1端子与副局部列控制线SLY0电连接。
[第2实施方式的读出工作例]
以下，使用图12以及图13对第2实施方式的读出工作进行说明。
图12是第2实施方式涉及的半导体存储装置中的读出时的存储器单元阵列10以及读/写控制器19的各种电压的时间图。图13是表示第2实施方式涉及的半导体存储装置中的读出时的存储器单元阵列10以及读/写控制器19的图。
在本例中，在读出时，考虑因耦合噪声导致的信号Vclamp的升压以及与其伴随的单元电流Icell的过冲，以2个阶段对选择副局部列控制线SLY进行升压。以下，对该工作进行详细说明。
如图12所示，首先，在时刻T41以前，信号Vclamp被升压到电压Vm。由此，箝位晶体管T2以模拟方式导通。
接着，在时刻T41，选择副局部列控制线SLY(在此为副局部列控制线SLY0)被升压到电压VppL。由此，局部列选择晶体管LYBT0、LYST0以模拟方式导通。另外，虽然未图示，但副字线SWL0、信号REN以及汇点信号RDSINK成为“H”电平(例如电源电压Vdd)。由此，与汇点晶体管T1、读使能晶体管T3以及副字线SWL0连接的选择晶体管ST导通。
其结果是，如图13所示，在从读出放大器SA经由全局位线GBL、局部位线LBL0、副字线SWL0、局部源线LSL0以及全局源线GSL到汇点的路径上，开始流通单元电流Icell，全局位线GBL开始被充电。并且，通过全局位线GBL的充电，全局位线GBL被升压。因此，通过全局位线GBL与箝位晶体管T2的控制端子的耦合，信号Vclamp被暂时升压。通过该信号Vclamp的升压，单元电流Icell相比于电流Icell1发生过冲。然后，当全局位线GBL的充电完成时，信号Vclamp被降压而成为电压Vm。其结果是，单元电流Icell成为定常状态，成为电流Icell1。
接着，在时刻T42，选择副局部列控制线SLY被升压到电压Vpp。由此，局部列选择晶体管LYBT0、LYST0导通。此时，由于全局位线GBL的充电已经完成，因此信号Vclamp不会因与全局位线GBL的耦合而升压。因此，单元电流Icell不会发生过冲地成为电流Icell2。即，单元电流Icell不会超过电流Icelllimit。
然后，在时刻T43，选择副局部列控制线SLY被降压到电压Vss。由此，不再流通单元电流Icell，读出结束。
以下，使用图14以及图15，对上述的选择副局部列控制线SLY的以2个阶段的升压控制进行说明。
图14是第2实施方式涉及的半导体存储装置中的读出时的副局部列译码器16、局部列开关驱动器17以及主局部列译码器18的各种电压的时间图。图15是表示第2实施方式涉及的半导体存储装置中的读出时的副局部列译码器16、局部列开关驱动器17以及主局部列译码器18的图。在此，对副局部列控制线SLY0被选而副局部列控制线SLY1-SLY3为非选择的例子进行说明。
在本例中，首先，在第1期间，局部列开关驱动器17(第1局部列开关驱动器17_0)生成电压VppL，副局部列译码器16(第1副局部列译码器16_0)将生成的电压VppL供给到副局部列控制线SLY0。并且，在第1期间后的第2期间，第1局部列开关驱动器17_0生成比电压VppL大的电压Vpp，第1副局部列译码器16_0将生成的电压Vpp供给到副局部列控制线SLY0。以下，对该工作进行详细说明。
如图14所示，在初始状态下(时刻T51以前)，主字线MLY以及信号LYDRVb、LYDCTL0、LYDCTL1为“H”电平(例如电源电压Vdd)。另外，副局部列控制线SLY以及信号LYDRV为电压Vss。
如图14以及图15所示，首先，在时刻T51，当通过高位列地址选择了主字线MLY时，主局部列译码器18(反相器IV14)使主字线MLY成为“L”电平(例如接地电压Vss)。由此，在第1至第4副局部列译码器16_0-16_3中，NMOS晶体管NM11截止，PMOS晶体管PM13导通。
另外，当通过低位列地址选择了副局部列控制线SLY0时，在第1局部列开关驱动器17_0中，反相器IV11输出“L”电平的信号LYDRVb。由此，第1局部列开关驱动器17_0中的NMOS晶体管NM11截止。
另外，“L”电平的信号LYDRVb被输入到OR门O11的第1输入端子。由于在OR门O11的第2输入端子从初始状态起就被输入“L”电平，因此OR门O11输出“L”电平的信号LYDCTL0。由此，第1局部列开关驱动器17_0中的PMOS晶体管PM11导通。
另外，“L”电平的信号LYDRVb反转，“H”电平的信号被输入到NAND门NA11的第1输入端子。由于在NAND门NA11的第2输入端子从初始状态起就被输入“L”电平，因此NAND门NA11输出“H”电平的信号LYDCTL1。由此，第1局部列开关驱动器17_0中的PMOS晶体管PM12截止。
因此，第1局部列开关驱动器17_0中的导通状态的PMOS晶体管PM11转送电压VppL，信号LYDRV成为电压VppL。由于第1副局部列译码器16_0中的PMOS晶体管PM13导通，因此PMOS晶体管PM13转送信号LYDRV。由此，副局部列控制线SLY0成为电压VppL。
接着，在时刻T52，“L”电平的信号LYDRVb延迟并反转，“H”电平的信号被输入到OR门O11的第2输入端子。由于在OR门O11的第1输入端子被输入“L”电平的信号LYDRVb，因此OR门O11输出“H”电平的信号LYDCTL0。由此，第1局部列开关驱动器17_0中的PMOS晶体管PM11截止。
另外，“L”电平的信号LYDRVb反转并延迟，“H”电平的信号被输入到NAND门NA11的第2输入端子。由于在NAND门NA11的第1输入端子被输入“H”电平的信号，因此NAND门NA11输出“L”电平的信号LYDCTL1。由此，第1局部列开关驱动器17_0中的PMOS晶体管PM12导通。
因此，第1局部列开关驱动器17_0中的导通状态的PMOS晶体管PM12转送电压Vpp，信号LYDRV成为电压Vpp。由于第1副局部列译码器16_0中的PMOS晶体管PM13导通，因此PMOS晶体管PM13转送信号LYDRV。由此，副局部列控制线SLY0从电压VppL成为电压Vpp。
然后，在时刻T53，主字线MLY成为“H”电平，并且信号LYDRVb成为“L”电平。由此，各信号以及各控制线成为初始状态，读出结束。
另一方面，在时刻T51～T53，在非选择的副局部列控制线SLY1-SLY3中，第2至第4局部列开关驱动器17_1-17-3中的反相器IV11输出“H”电平的信号LYDRVb。由此，信号LYDCTL0、LYDCTL1成为“H”电平，第2至第4局部列开关驱动器17_1-17-3中的PMOS晶体管PM11、PM12截止。另一方面，第2至第4局部列开关驱动器17_1-17-3中的NMOS晶体管NM11导通。第2至第4局部列开关驱动器17_1-17-3中的导通状态的NMOS晶体管NM11转送电压Vss，信号LYDRV成为电压Vss。由于第2至第4副局部列译码器16_1-16_3中的PMOS晶体管PM13导通，因此PMOS晶体管PM13转送信号LYDRV。由此，副局部列控制线SLY0成为电压Vss。
[第2实施方式的效果]
根据第2实施方式，在读出时，以2个阶段对选择副局部列控制线SLY进行升压。由此，能够获得与第1实施方式同样的效果。
此外，在第2实施方式的读出中，也可以执行第1实施方式的读出。即，在读出中，也可以以2个阶段对副局部列控制线SLY进行升压，并且以2个阶段对副字线SWL进行升压。
<第3实施方式>
以下，使用图16至图18对第3实施方式涉及的半导体存储装置进行说明。在第3实施方式中，设置箝位电压控制电路40，在读出时进行控制以使信号Vclamp暂时升压。以下，对第3实施方式进行详细说明。
此外，在第3实施方式中，主要对与上述第1实施方式不同之处进行说明，对相同之处省略说明。
[第3实施方式的构成例]
图16是表示第3实施方式涉及的半导体存储装置中的存储器单元阵列10、局部列开关11、15以及读/写控制器14、19的电路图。
如图16所示，读/写控制器19包括箝位电压控制电路40。箝位电压控制电路40向箝位晶体管T2的控制端子供给信号Vclamp。箝位电压控制电路40在读出时进行控制以使信号Vclamp暂时升压。
[第3实施方式的读出工作例]
以下，使用图17以及图18对第3实施方式中的读出工作进行说明。
图17是第3实施方式涉及的半导体存储装置中的读出时的存储器单元阵列10以及读/写控制器19的各种电压的时间图。图18是表示第3实施方式涉及的半导体存储装置中的读出时的存储器单元阵列10以及读/写控制器19的图。
在本例中，在读出时，以2个阶段对选择副字线SWL进行升压，此时，在副字线SWL的第1阶段的升压时，箝位电压控制电路40进行控制以使信号Vclamp暂时升压。以下，对该工作进行详细说明。
如图17所示，首先，在时刻T61以前，通过箝位电压控制电路40，信号Vclamp被升压到电压Vm。由此，箝位晶体管T2以模拟方式导通。
接着，在时刻T61，选择副字线SWL(在此为副字线SWL0)被升压到电压VppL。由此，选择晶体管ST以模拟方式导通。另外，虽然未图示，但副局部列控制线SLY0、信号REN以及汇点信号RDSINK成为“H”电平(例如电源电压Vdd)。由此，汇点晶体管T1、读使能晶体管T3以及局部列选择晶体管LYBT0、LYST0导通。
其结果是，如图18所示，在从读出放大器SA经由全局位线GBL、局部位线LBL0、副字线SWL0、局部源线LSL0以及全局源线GSL到汇点的路径上，开始流通单元电流Icell，全局位线GBL开始被充电。
此时，通过箝位电压控制电路40，信号Vclamp被升压到电压Vh(≒电源电压Vdd)。基于该信号Vclamp的电压Vh，单元电流Icell成为电流Icell3(Icell1<Icell3<Icell2)。
然后，在时刻T62，当全局位线GBL的充电完成时，通过箝位电压控制电路40，信号Vclamp被降压到电压Vm。其结果是，单元电流Icell成为电流Icell1。
接着，在时刻T63，选择副字线SWL被升压到电压Vpp。由此，选择晶体管ST导通。此时，由于全局位线GBL的充电已经完成，因此信号Vclamp不会因与全局位线GBL的耦合而升压。因此，单元电流Icell不会发生过冲而成为电流Icell2。即，单元电流Icell不会超过电流Icelllimit。
然后，在时刻T64，选择副字线SWL被降压到电压Vss。由此，不再流通单元电流Icell，读出结束。
[第3实施方式的效果]
根据第3实施方式，设置有箝位电压控制电路40，在读出时进行控制以使信号Vclamp暂时升压。即，信号Vclamp不是如第1实施方式那样因耦合噪声而升压，而是通过主动进行控制而升压。更具体而言，在以2个阶段对选择副字线SWL进行升压的情况下的第1阶段的升压时(电压VppL被施加时)，信号Vclamp被升压到电压Vh。即，通过在第1期间(全局位线GBL的充电期间)将信号Vclamp升压到电压Vh，能够使全局位线GBL的充电速度加快。
另一方面，如上所述，在第1期间，即使信号Vclamp被升压，单元电流Icell也不会超过电流Icelllimit。因此，能够防止单元电流Icell超过电流Icelllimit，同时使全局位线GBL的充电速度加快。
此外，在第3实施方式中，对第1实施方式中示出的以2个阶段对选择副字线SWL进行升压的情况下的第1阶段的升压时将信号Vclamp升压到电压Vh的例子进行了说明，但不限于此，也可以适用于第2实施方式。即，也可以在第2实施方式中示出的以2个阶段对选择副局部列控制线进行升压的情况下的第1阶段的升压时将信号Vclamp升压到电压Vh。
虽然对本发明的几个实施方式进行了说明，但是这些实施方式是作为例子提出的，并非旨在限定发明的范围。这些新实施方式能够以其他各种方式实施，在不偏离发明宗旨的范围内，可以进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和/或宗旨中，并且，包含在权利要求书所记载的发明和其等同的范围内。

Claims (19)

1.一种半导体存储装置，其中，具备：
第1存储器单元，其包括第1阻变型存储元件和第1晶体管；
第1字线，其与所述第1晶体管的控制端子电连接；以及
第1电路，其在读出时，在第1期间对所述第1字线施加第1电压，在所述第1期间后的第2期间对所述第1字线施加比所述第1电压大的第2电压。
2.根据权利要求1所述的半导体存储装置，其中，
所述第1电路包括：
第2晶体管，其包含被供给所述第1电压的第1端子、与所述第1字线电连接的第2端子、和被供给第1信号的控制端子；和
第3晶体管，其包含被供给所述第2电压的第1端子、与所述第1字线电连接的第2端子、和被供给第2信号的控制端子。
3.根据权利要求2所述的半导体存储装置，其中，
所述第1电路还包括：
第2电路，其在所述第1期间输出所述第1信号以使所述第2晶体管导通；和
第3电路，其在所述第2期间输出所述第2信号以使所述第3晶体管导通。
4.根据权利要求2所述的半导体存储装置，其中，
所述第1电路还包括：
输出所述第1信号的OR门，其包含供第3信号输入的第1输入端子和供所述第3信号延迟且反转后所得的信号输入的第2输入端子；和
输出所述第2信号的NAND门，其包含供所述第3信号反转后所得的信号输入的第1输入端子和供所述第3信号反转且延迟后所得的信号输入的第2输入端子。
5.根据权利要求1所述的半导体存储装置，其中，还具备：
读出放大器，其与所述第1存储器单元电连接；和
第4晶体管，其电连接在所述第1存储器单元与所述读出放大器之间，
在所述第1期间之前对所述第4晶体管的控制端子施加第3电压，在所述第1期间对所述第4晶体管的控制端子施加比所述第3电压大的第4电压。
6.根据权利要求5所述的半导体存储装置，其中，
所述第4电压通过所述第4晶体管的控制端子与所述第4晶体管的第1端子的耦合而产生。
7.根据权利要求5所述的半导体存储装置，其中，
还具备对所述第4晶体管的控制端子施加所述第4电压的第4电路。
8.一种半导体存储装置，其中，具备：
第1存储器单元，其包括第1阻变型存储元件；
读出放大器，其与所述第1存储器单元电连接；
第1晶体管，其电连接在所述第1存储器单元与所述读出放大器之间；
第1控制线，其与所述第1晶体管的控制端子电连接；以及
第1电路，其在读出时，在第1期间对所述第1晶体管的第1控制线施加第1电压，在所述第1期间后的第2期间对所述第1控制线施加比所述第1电压大的第2电压。
9.根据权利要求8所述的半导体存储装置，其中，还具备：
汇点，其与所述第1存储器单元电连接；
第2晶体管，其电连接在所述第1存储器单元与所述汇点之间；以及
第2控制线，其与所述第2晶体管的控制端子电连接。
10.根据权利要求9所述的半导体存储装置，其中，
在所述第1控制线和所述第2控制线，被供给执行同一工作的控制信号。
11.根据权利要求8所述的半导体存储装置，其中，
所述第1电路包括：
第3晶体管，其包含被供给所述第1电压的第1端子、与所述第1控制线电连接的第2端子、和被供给第1信号的控制端子；和
第4晶体管，其包含被供给所述第2电压的第1端子、与所述第1控制线电连接的第2端子、和被供给第2信号的控制端子。
12.根据权利要求11所述的半导体存储装置，其中，
所述第1电路还包括：
第2电路，其在所述第1期间输出所述第1信号以使所述第3晶体管导通；和
第3电路，其在所述第2期间输出所述第2信号以使所述第4晶体管导通。
13.根据权利要求11所述的半导体存储装置，其中，
所述第1电路还包括：
输出所述第1信号的OR门，其包含供第3信号输入的第1输入端子和供所述第3信号延迟且反转后所得的信号输入的第2输入端子；和
输出所述第2信号的NAND门，其包含供所述第3信号反转后所得的信号输入的第1输入端子和供所述第3信号反转且延迟后所得的信号输入的第2输入端子。
14.根据权利要求8所述的半导体存储装置，其中，
还具备电连接在所述第1晶体管与所述读出放大器之间的第5晶体管，
在所述第1期间之前对所述第5晶体管的控制端子施加第3电压，在所述第1期间对所述第5晶体管的控制端子施加比所述第3电压大的第4电压。
15.根据权利要求14所述的半导体存储装置，其中，
所述第4电压通过所述第5晶体管的控制端子与所述第5晶体管的第1端子的耦合而产生。
16.根据权利要求14所述的半导体存储装置，其中，
还具备对所述第5晶体管的控制端子施加所述第4电压的第4电路。
17.一种半导体存储装置，其中，具备：
第1存储器单元，其包括第1阻变型存储元件和第1晶体管；
第1字线，其与所述第1晶体管的控制端子电连接；以及
第1电路，其包括第2晶体管和第3晶体管，所述第2晶体管包含被供给第1电压的第1端子、与所述第1字线电连接的第2端子和被供给第1信号的控制端子，所述第3晶体管包含被供给第2电压的第1端子、与所述第1字线电连接的第2端子和被供给第2信号的控制端子。
18.根据权利要求17所述的半导体存储装置，其中，
所述第1电路还包括：
第2电路，其在第1期间输出所述第1信号以使所述第2晶体管导通；和
第3电路，其在所述第1期间后的第2期间输出所述第2信号以使所述第3晶体管导通。
19.根据权利要求17所述的半导体存储装置，其中，
所述第1电路还包括：
输出所述第1信号的OR门，其包含供第3信号输入的第1输入端子和供所述第3信号延迟且反转后所得的信号输入的第2输入端子；和
输出所述第2信号的NAND门，其包含供所述第3信号反转后所得的信号输入的第1输入端子和供所述第3信号反转且延迟后所得的信号输入的第2输入端子。
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