JP2006523358A - 異なるメモリセルに対する同時読み取りおよび書き込み - Google Patents
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Abstract
不揮発性メモリアレイは、ワードラインWL1,..,WL6とビットラインBL1,..,BL8のグリッドを含む。複数のメモリセル210の各メモリセルが、ワードラインのうちの1つとビットラインのうちの1つの交点領域に位置する。複数のビットを含むデータワードを読み取る/書き込むための読み取り/書き込み回路280は、データワードの連続するビットの各ペアを、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップするように動作する。
Description
本発明は、不揮発性メモリアレイ、特に、磁気ランダムアクセスメモリ(MRAM:magnetic random access memory)の読み取りおよび書き込み、および不揮発性メモリにアクセスするためにアドレスを変換する方法に関する。
メモリサイズが増大するにつれ、不揮発性メモリを使用する分野の範囲も急激に広がっている。例えば音声を、不揮発性固体メモリに、例えばMP3符号化を使用して保存することも、すでに可能となっている。予測できる将来に、映画を、手頃な費用で不揮発性メモリに保存することも可能となる、と予想されている。このような不揮発性メモリの使用は、比較的安価で信頼性の高いMP3プレイヤーなどのレンダリング装置も可能とし、PDAなどのハンドヘルドのコンピュータ型のデバイスや、次世代携帯電話などの、多くの新たな応用を開くものである。磁気または磁気抵抗ランダムアクセスメモリ(MRAM:Magnetic or Magnetoresistive Random Access Memory)は、現在、多くの企業によって、フラッシュメモリの後継とみなされている。MRAMは、ほとんどの最高速のスタティックRAM(SRAM)メモリに取って代わる可能性を有する。MRAMは、不揮発性メモリであり、それは、記憶した情報の維持に電力を必要としないことを意味する。これは、ほとんどの他の種類の固体メモリに対する利点と見られている。MRAMの概念は、磁気多層デバイス内の磁化方向を、情報ストレージとして使用し、結果として生じる抵抗差を、情報の読み出しに使用する。各磁気メモリセルは、“1”または“0”のいずれかを表す少なくとも2つの状態を記憶することができる。磁気メモリセルのアレイは、しばしば、磁気RAMまたはMRAMと呼ばれる。
異方性磁気(AMR:anisotropic magnetoresistive)効果や、巨大磁気抵抗効果(GMR:Giant Magneto-Resistance effect)などの、様々な種類の磁気抵抗(MR:Magnetoresistive)効果が存在する。MRAMには、トンネル磁気抵抗(TMR:Tunnel Magneto-Resistance)効果を用いることが好ましい。磁気トンネル接合(MTJ:Magnetic Tunnel Junction)において、メモリセルが、薄膜のスタックを用いて形成され、これらの薄膜のうち少なくとも2つは、強磁性またはフェリ磁性であり、絶縁トンネルバリアで分離されている。磁気抵抗は、2つの強磁性またはフェリ磁性層の間の伝導電子のスピン偏極トンネリングの結果として生じる。スタックの面の垂直方向に流れるトンネリング電流は、2つの強磁性またはフェリ磁性層の磁気モーメントの相対的な向きに依存している。トンネリング電流は、膜の磁化方向が平行である場合に、最大(またはよって抵抗が最小)となることが観察され、また、トンネリング電流は、膜の磁化方向が非平行である場合、最小(またはよって抵抗が最大)である。
MTJメモリ素子は、一般的に、固定またはピン留めされた強磁性層(PFL:pinned ferromagnetic layer)と、フリー強磁性層(FFL:free ferromagnetic layer)と、間にある誘電バリアとを備える積層構造を含む。PFL層は、常に同じ方向を指す磁気ベクトルを有する。FFL層の磁気ベクトルは、フリーであるが、主に素子の物理的な寸法により決定される層の容易軸内に制約されている。フリー層の磁気ベクトルは、ピン留めされた層の磁化方向と平行または非平行の、2つの方向のいずれかに向けられ、この方向は、前記容易軸に一致する。この容易軸に沿うFFL層の磁化のこれら2つの可能な方向は、メモリセルの2つの状態を定義する。PFL層の磁化方向は、FFLのそれよりも、変更が困難である。ビットおよびワードラインを通じた電流により印加される場の範囲において、PFLの磁化方向が固定またはピン留めされる。メモリセルを書くために印加される磁場は、FFLの磁化の方向を逆転させるには十分に大きいが、PFLの方向を逆転させるには十分でない。したがって、PFLの磁化は、MRAM内において、メモリセルの動作の間に方向を変えない。
メモリ素子へのアクセスのために、MTJスタックの下上2つの金属層に、ワードラインとビットラインが個別にパターン化される。各メモリ素子は、ワードラインとビットラインの交点領域に位置する。ワードラインは、メモリ素子の行に沿って延び、ビットラインは、メモリ素子の列に沿って延びる。読み取りの間、電流を、読み取られるセルに通過させる。セルは、ワードおよびビットラインを共有するので、各セルにおいてトランジスタを使用して、どのセルを通して読み取り電流が供給されるかを制御することが知られている。このようなMRAMは、1T1MTJ MRAM(one-transistor per one MTJ cell)と呼ばれる。米国特許第5,640,343号は、セルごとにダイオードを用いて読み取りを制御する代替のMRAMを述べている。このいわゆる0T1MTJ MRAMの利点は、小さなチップ領域を使用することである。図1は、既知の0T1MTJ MRAMを示している。磁気抵抗メモリセルのMRAMアレイは、水平面における並列ワードラインWL1、WL2、およびWL3として機能する導電トレースのセットと、他の水平面における並列ビットラインBL1、BL2、およびBL3として機能する導電トレースのセットとを含む。ビットラインは、異なる方向で、通常はワードラインに直角に向けられており、したがって、上から見た場合、ラインの2つのセットが交差する。典型的なメモリセル10のようなメモリセルが、ラインの間に垂直に空けられた交点領域において、ワードラインとビットラインの各交点に位置している。メモリセル10は、垂直スタックに配置され、ダイオード状デバイス7と、磁気トンネル接合(MTJ)8とを含んでもよい。アレイの動作の間、電流は、セル10を通して垂直方向に流れる。メモリセルを通る垂直電流パスは、メモリセルに、非常に小さな表面領域を占有させる。ワードラインへの接触、MTJ、ダイオード、およびビットラインへの接触は、全て、同一の領域を占有する。アレイは、シリコン基板などの基板に形成され、この基板には、他の回路(図示せず)が設けられる。ダイオード型デバイスおよびMTJの詳細な構成は、本発明には無関係である。
MTJ8は、FFLの磁化の方向が、PFLの磁化方向に対して平行から非平行に切り替えられたときに、抵抗を変化させる。後に説明されるように、これは、電流がビットおよびワードラインを通過した際に生成される磁場の結果として生じる。十分に大きな電流が、MRAMの書き込みラインとビットラインの両方を通過した場合、それにより書き込みおよびビットラインの交点において組み合わされた電流の自己場が、通電された書き込みおよびビットラインの交点に位置する一つの特定のMTJのFFLの磁化を回転させる。電流レベルは、組み合わされた自己場が、FFLの切り替わる場を超えるように設計される。この自己場は、PFLの磁化を回転させるのに必要な場よりもずっと小さく設計される。セルアレイの構造は、書き込み電流が、MTJ自体を通過しないように設計される。メモリセルは、PFLからトンネル接合バリアを通してFFLへ(またはその逆も同様)、ダイオードおよびMTJに垂直に検知電流を通すことにより、読み取られる。メモリセルの状態は、書き込み電流よりもずっと小さな検知電流が、MTJを通して垂直に通される際に、メモリセルの抵抗を測定することにより決定される。この検知すなわち読み取り電流の自己場は、無視することができ、メモリセルの磁気状態に影響を及ぼさない。トンネリング電流は、スピン偏極され、これは、強磁性層の1つから通過する電流、例えばPFLが、1つのスピンタイプ(強磁性層の磁化の向きに依存する、スピンアップまたはスピンダウン)の電子によって優勢に構成されていることを意味する。荷電担体のトンネリング可能性は、両方の層の磁気モーメントが平行である場合に最も高く、磁気モーメントが非平行である場合に最も低い。その結果、FFLの2つの可能な磁化方向が、メモリセルの2つの可能なビット状態(0または1)を、ユニークに定義する。
0T1MTJ MRAMに読み取りおよび書き込みをするためには、ビットラインおよびワードラインのみが必要である。メモリセルのメモリ状態を読み取る、または書き込むために、アレイ外部からの他の制御ラインは、必要でない。これは、非常に効率的なメモリアレイを提供する。選択されたセル、例えば図1のセル10が、電流Ibを、ビットラインBL3に通し、電流Iwを、セル10に接続されたワードラインWL3に通すことにより書き込まれる。ビットライン制御回路が、ビットラインに取り付けられ、Ibを制御する。ワードライン制御回路が、ワードラインに接続され、Iwを制御する。セルの領域内でIbまたはIwのいずれか単独により生成される磁場は、セルの磁気状態を変えるのに必要な磁場よりも少なく、よって半選択されたセル(IbまたはIwのみが通されるセル)は、書き込まれない。しかしながら、IbおよびIwからの磁場の組み合わせは、選択されたメモリセル10の状態を変えるのに十分である。電流IbまたはIwの少なくとも1つが、セル10の2つの異なる磁気状態を書き込むために逆転可能でなければならない。ビットラインは、また、検知回路に接続されており、検知回路は、ビットライン制御回路の一部であってもよい。書き込み動作の間のビットラインの電圧レベルは、双方向電流の供給に便利なように、電圧Vbに近くなっている。ワードラインの電圧レベルは、より正の電圧Vwに近い。電圧レベルは、アレイ内の全てのダイオードを逆バイアスにして、電流IbおよびIwがどのメモリセルにおいても垂直に流れないことを確実にするように選択される。読み取り動作において、ワードラインWL3電圧を、Vbまでプルダウンし、ビットラインBL3電圧をVwまで上げることにより、選択されたセル10を通して順バイアス電圧が確立される。読み取りの間、選択されてないビットラインBL1およびBL2は、スタンバイ電圧レベルVbに止まり、選択されていないワードラインWL1およびWL2は、スタンバイ電圧レベルVwに止まる。半選択されたセルは、ワードラインからビットラインへ、ゼロの電圧降下を有し、導通しない。選択されたメモリセルの抵抗は、選択されたメモリセルを通じビットラインからワードラインに流れる検知電流を決定する。検知回路において、この電流は、メモリセルの2つの可能な状態のための予想値の間の半分の値に設定された基準電流と比較され、その差が増幅されて、選択されたセル10に記憶されたデータが読み取られる。
特にモバイルデバイスにおいて、メモリデバイスの電力消費を減少させることが、非常に重要である。一般的に、不揮発性メモリ用には、書き込み動作は、もっとも電力を消費する。例えば、MRAM素子への書き込み動作は、数mAの2つの電流パルスを必要とし、これらは、書き込まれるワードの各ビットに対し、ビットラインおよびワードラインを通して同時に送られなければならない。
本発明の目的は、不揮発性メモリ装置の電力消費を減少させることである。
本発明の目的を達成するために、不揮発性メモリアレイは、第1の複数の導電ライン(以下、“ワードライン”)と、第2の複数の導電ライン(以下、“ビットライン”)と、各メモリセルが、ワードラインのうちの1つとビットラインのうちの1つの交点領域に位置する、複数のメモリセルと、複数のビットを含むデータワードを読み取る/書き込むための、読み取り/書き込み回路であって、データワードの連続するビットの各ペアを、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップするように動作する読み取り/書き込み回路と、を備えている。
メモリのビットは、それぞれが複数のビットを有するワードに配列される。ワードは、メモリ内でアクセス(書き込みまたは読み取り)できる最小の単位である。従来、メモリ内の読み取り/書き込み回路は、書き込み動作の間に、ワードの全ての連続するビットを書き込み、読み取り動作の間に、ワードの全ての連続するビットを読み取る。個別のビットへのランダムアクセスは、可能ではない。一般的に、ワードは、ランダムアクセスメモリ(RAM:Random Access Memory)内でランダムにアクセスできる。読み取りまたは書き込み動作の間は、ワードの全てのビットがアクセスされるため、従来、ワードの連続するビットが、物理的に連続するメモリセル、すなわち、同一のワードライン番号と連続して増加するビットライン番号とを有するセルに、マップされる。これは通常、ワードのデータビットが(高電流を用いて)書き込まれている場合に、用いられているワードラインとビットラインを、他のセルの読み取りなどの他の目的に使用することはできないことを意味する。例えば、0T1MTMデバイスにとって、正しいバイアスレベルを、通常はダイオードである選択デバイスに印加することが、重要であり、書き込み動作に用いられているビットラインとワードラインを、他のセルの読み取りに使用することを、実質的に不可能にしている。これは、従来のワードのメモリセルへのマッピングを使用すると、同一のワードの他のビットへの同時アクセスができないことを意味する。本発明者は、連続するビットが異なるビットラインとワードラインを使用し、ワードの連続するビットへの並列アクセスを可能にするように、連続するビットをマップすることができるという洞察を得た。この原則は、MRAMに適用することができるが、新たに出現している分子メモリなどの、他の種類の“クロスバー”メモリにも、適用することができる。
従属請求項2の手段によると、インターフェイシング回路は、ビットbiの現在の値を読み取り、biの現在の値と新しい値が異なる場合にのみ、ビットbiの書き込み動作を行い、かつ、このビットbiの条件付きの書き込み動作とビットbi+1の読み取り動作を、同時に行うことにより、複数のビットbi(i=1...N)のデータワードを書き込むように動作する。このようにして、平均でビットの半分が、既に所望の値を有しているため、これらは上書きされる必要がない。MRAMのような不揮発性メモリにおいては、書き込み電流は、読み取り電流よりもずっと高いため、このことは、電力の減少をもたらす。本発明により可能となる、並列なbiの書き込みとビットbi+1の読み取りは、この動作を、メモリの性能を下げることなく可能にする。
先行公開されていない特許出願WO03034437が、新しいMRAMデバイスを述べていることに留意されたい。このMRAMデバイスでは、‘トグル書き込み’モードにおいて、メモリ素子を所望の状態に書き込むことを可能にするために、MRAMデバイスの初期状態を、最初に読み取り、書き込まれる状態と比較しなければならない。MRAMデバイスは、次いで、記憶された状態と書き込まれる状態が異なる場合にのみ、書き込まれる。この方法の利点の1つは、異なるビットのみが切り替えられるため、電力消費が下げられることである、ということが述べられている。この特許出願は、連続する読み取りおよび書き込みを行うための方法を記述していない。本発明に係るメモリビットマップは、新しいMRAMデバイスにおいても、高い性能を得るために有効に使用することができる。
従属請求項3の手段によると、データワードは、ワードメモリアドレスにより示される複数の連続ビットbi(i=1...N)を含み、読み取り/書き込み回路は、ワードメモリアドレスを、ワードライン番号yiと、ビットライン番号xiと、を含む対応するbiの物理メモリアドレスに変換し、かつ、ビットライン番号を増加させる都度、ワードライン番号を変化させる(yi+1≠yi)ことにより、ワード内の連続するビットの各ビットアドレスを生成するように動作する。ビットライン番号を増加させることは、連続するビットに対して異なるビットライン番号を生成するための、容易な方法である。増分値は、好ましくは1であるが、異なる値にしてもよい。このような値は、固定値またはビット位置の特定値、としてもよい。このようにして、ワードをメモリセルにマッピングするさまざまなパターンを達成することができる。ワードラインとラインが、交互になっていれば、同じ原則を適用できることを、理解されたい。
好適なマッピングにおいて、ビットライン番号は、従来の方法で決定され、ワードライン番号の簡素な変換が生じる。従属請求項4の手段によると、読み取り/書き込み回路は、yi+1を、i=1..N−1に対し、y1が奇数である場合、yi+1=y1+((x1+i+1)MOD 2)、およびy1が偶数である場合、yi+1=y1−((x1+i+1)MOD 2)、として決定するように動作する。
従来、1つのワード内の連続するビットに対し、ビットライン番号は、1ずつ増加される(したがって、2つの連続するビットに対して自動的に異なっている)。ワードライン番号は、通常、1つのワード内の後続のビットに対して、同一である。好適な実施形態において、ワードラインは、1つのワード内の連続するビットに対して、2つの値の間でトグルし、ジグザグパターンをもたらす。他のマッピングも可能であることを、理解されたい。
従属請求項5の手段によると、読み取り/書き込み回路は、複数のワードのグループを、各連続アドレスにマップする際には、グループの各ワードWiおよびにWk対して、ワードWiの連続する最終ビットとワードWkの連続する第1ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされるように動作する。このようにして、複数の連続ワードをカバーするビットシーケンスに対する並列動作を続けることが可能となる。また、グループ内でランダムに選択されたワードに、待たされることなく連続してアクセスすることも可能である。
好ましくは、メモリアレイは、0T1MTJ MRAMであり、メモリアレイにおいて、各メモリセルは、磁気トンネル接合を含む。各メモリセルは、磁気トンネル接合と電気的に直列に接続された選択デバイスを含んでもよい。このような選択デバイスは、ダイオードまたは、非線形V−I特性を有するデバイスであってもよい。
本発明の目的を達成するために、不揮発性メモリ内のデータワードにアクセスするためのアドレスを、メモリ位置の連続する識別番号に変換する方法であって、データワードは、ワードメモリアドレスにより示される複数の連続ビットbi(i=1...N)を含み、方法は、i=1..N−1に対し、ワードメモリアドレスを、ワードライン番号y1と、ビットライン番号x1と、を含む対応するbiの物理メモリアドレスに変換するステップと、ビットライン番号を変化させ(xi+1≠xi)、ワードライン番号を変化させる(yi+1≠yi)ことにより、ワード内の連続するビットの各ビットアドレスを生成するステップと、を含む。
図1は、本発明を使用することが可能な、既知の0T1MTJ MRAMなどのMRAMを示している。磁気抵抗メモリセルのMRAMアレイは、第1の水平面における並列ワードラインWL1、WL2、およびWL3として機能する導電トレースのセットと、第2の水平面における並列ビットラインBL1、BL2、およびBL3として機能する導電トレースのセットとを含む。ビットラインは、異なる方向で、通常はワードラインに直角に向けられており、したがって、上から見た場合、ラインの2つのセットが交差する。典型的なメモリセル10のようなメモリセルが、ラインの間に垂直に空けられた交点領域において、ワードラインとビットラインの各交点に位置している。メモリセル10は、垂直スタックに配置され、選択デバイス7と、磁気トンネル接合(MTJ)8とを含んでもよい。好ましくは、選択デバイスは、例えばダイオードのようなトランジスタレスであり、または、非線形V−I特性を有するデバイスである。典型的には、MTJメモリ素子は、固定またはピン留めされた強磁性層(PFL:pinned ferromagnetic layer)と、フリー強磁性層(FFL:free ferromagnetic layer)と、間にある誘電バリアとを備える積層構造を含む。磁気トンネル接合は、米国特許第5,640,343号に記載のMTJのような、既知のMTJであってもよい。好適な実施形態において、MTJは、先行公開されていない特許出願WO03034437に記載のようなセルに対応する。好適な実施形態において、少なくともFFLが、合成の非強磁性層を含む。合成の非強磁性層材料は、反強磁性結合された少なくとも2つの強磁性層を含む。好ましくは、強磁性層は、反強磁性結合されたスペーサ層を、隣接する各強磁性層の間に挟むことにより、反強磁性結合される。合成の反強磁性層材料は、強磁性層/反強磁性層結合スペーサ層/強磁性層の3層構造としてもよい。図1に示された構造とは異なり、これらのMTJには、少なくとも強磁性層(誘導異方性および/または形状異方性を含む)の磁気容易軸が、ワードラインとディジットラインの間の45度の角度に設定されることが好ましい。同じ異方性の向きを、PFLにも設定してもよい。
WO03034437は、また、いわゆる‘トグル書き込み’方法を述べている。トグル書き込み方法を使用する場合、MRAMデバイスが書き込まれるたびに状態がスイッチされるため、同一極性の電流パルスがワードラインとディジットラインの両方に対して選択される限り、電流の方向にかかわらず、MRAMデバイスの初期状態を、書き込みの前に決定する必要がある。例えば、‘1’が最初に記憶される場合、1つの正の電流パルスシーケンスがワードおよびディジットラインを通して流れた後に、デバイスの状態が、‘0’にスイッチされる。正電流パルスシーケンスを、記憶された‘0’状態に対して繰り返すことで、これを‘1’に戻す。したがって、メモリ素子を所望の状態に書き込み可能にするために、MRAMデバイスの初期状態を、最初に読み取って、書き込まれる状態と比べる必要がある。読み取りと比較は、情報を記憶するためのバッファと、メモリ状態を比べるための比較器とを含む、追加的なロジック回路を必要とするかもしれない。MRAMデバイスは、次いで、記憶された状態と書き込まれる状態が異なる場合にのみ、書き込まれる。この方法の利点の1つは、異なるビットのみが切り替えられるため、電力消費が低下することである。トグル書き込み方法の使用の追加的な利点は、単極性の電圧のみが必要であり、その結果、より小さなNチャンネルトランジスタを使用して、MRAMデバイスを駆動できることである。このメモリスタックが、1T1MTJメモリタイプに使用される場合、次のセルを読み取る間に、1つのセルに書き込むことが、可能であろう。これは、ディジットライン(2つのラインのうち書き込みに使用されるライン)が、読み取り電流パスから分離されているためである。しかしながら、スタックが、0T1MTJメモリタイプに使用される場合、読み取りおよび書き込み動作の両方が、ビットラインとワードラインの同一のセットを共有する。これは、“トグル書き込み”モードが、常に、書き込みの前に読み取りを必要とすることを意味し、これにより、合計の書き込み時間を著しく増加させる。本発明に係るメモリビットマップは、これに対する解決策を提供する。
一般的なRAM技術においては、情報は完全なワードにグループ化されて扱われる。各ワードは、複数のビット、例えば4、8または16ビット等から成る。通常、ワード自信は、ランダムにアクセスすることができる。ワード内の個別のビットは、ランダムにアクセスすることはできない。1ビットだけのアクセスを要求するアプリケーションは、ワード全体を読み取らなければならない。ワードへの読み取りまたは書き込み動作に対し、アプリケーションは、ワードアドレスを指定する。読み取り/書き込み回路は、ワードアドレスを、ワードの第1ビットを含むメモリセルに対応する物理ワードライン番号およびビットライン番号に変換する。リード/ライト回路は、次いで、ワード全体が完了するまで、ビットライン番号を1増加させてメモリセルにアクセスすることにより、ワードの全ての連続するビットにアクセスする。ワードごとに、ビットは、物理的な行オーダーに配置される。これは、ワード内の連続するビットが、同一の行に位置することを意味する。全てのビットおよびワードは、メモリビットマップ内において、それぞれの固定アドレスを有する。
ビットメモリマップ
図2は、本発明に係るメモリアレイを示しており、このメモリアレイでは、メモリビットマップは、1ワード内の連続するビットが従来の直列オーダーに従わないように、再定義されている。本発明によると、1ワード内の隣接ビットは、同一のビットラインを共有せず、また、同一のワードラインを共有しない。本発明は、0T1MTJ MRAM向けに例示されるが、基本的には、本発明は、(例えば電力を節約するための)ビットの条件書き込み、または2つの連続ビットの並列読み取りおよび書き込みを使用する(または必要とする)、どのようなメモリアレイにも適用可能である。特に、本発明に係るマッピングは、どのような余分なラインも導入することなく、書き込みをしている間の読み取り動作(read-while-write operation)を可能にする。図2の例では、MRAMアレイは、8列×6行からなり、1ワードは、4ビットからなる。実際には、これらの数は異ならせることができる。2つの直交するラインのセットが、2つの異なるメタル平面に配置されている。一方のセットは、ビットライン(列方向)と呼ばれ、BL1〜BL8で示されている。他方のセットは、ワードライン(行方向)と呼ばれ、WL1〜WL6で示されている。メモリ素子(MTJ−ダイオードスタック)が、ラインの交点に位置している。これは、メモリ素子210で示されている。この例では、メモリ素子は、MTJ214と直列の選択デバイス212を含む。選択デバイスは、非線形のV−I特性を有するダイオードまたはデバイスとしてもよく、また、他の任意の適切な0T1MTJメモリセルを用いてもよい。
図2は、本発明に係るメモリアレイを示しており、このメモリアレイでは、メモリビットマップは、1ワード内の連続するビットが従来の直列オーダーに従わないように、再定義されている。本発明によると、1ワード内の隣接ビットは、同一のビットラインを共有せず、また、同一のワードラインを共有しない。本発明は、0T1MTJ MRAM向けに例示されるが、基本的には、本発明は、(例えば電力を節約するための)ビットの条件書き込み、または2つの連続ビットの並列読み取りおよび書き込みを使用する(または必要とする)、どのようなメモリアレイにも適用可能である。特に、本発明に係るマッピングは、どのような余分なラインも導入することなく、書き込みをしている間の読み取り動作(read-while-write operation)を可能にする。図2の例では、MRAMアレイは、8列×6行からなり、1ワードは、4ビットからなる。実際には、これらの数は異ならせることができる。2つの直交するラインのセットが、2つの異なるメタル平面に配置されている。一方のセットは、ビットライン(列方向)と呼ばれ、BL1〜BL8で示されている。他方のセットは、ワードライン(行方向)と呼ばれ、WL1〜WL6で示されている。メモリ素子(MTJ−ダイオードスタック)が、ラインの交点に位置している。これは、メモリ素子210で示されている。この例では、メモリ素子は、MTJ214と直列の選択デバイス212を含む。選択デバイスは、非線形のV−I特性を有するダイオードまたはデバイスとしてもよく、また、他の任意の適切な0T1MTJメモリセルを用いてもよい。
従来のビットマップでは、第1ワード(ワード1)は、セル(1−1)(2−1)、(3−1)、(4−1)を含んでおり、ここで、第1のインデックスは、列番号(ビットライン)を表し、第2のインデックスは、行番号を表している。ワード2は、ビット(5−1)、(6−1)、(7−1)、(8−1)等を含んでいる。このケースでは、同一ワードのビットは、同一の行に位置する。本発明に係るメモリアレイでは、この直列オーダーが崩されている。図2は、これを行うための適切なパターンを示している。この例では、ジグザグオーダーに記憶されたワードの連続ビットが、提案されており、ワード1は、(1−1)、(2−2)、(3−1)、(4−2)を含み、ワード2は、(5−1)、(6−2)、(7−1)、(8−2)を含み、右底の角のワード6まで、以下同様である。ワード1および2のための連続するビットアクセスが、図2において矢印で示されている。ワード1からワード6までの全てのワードは、灰色のセルを占有し、これは、合計セルの半分の量である。これら6つのワードは、ワードの第1グループを形成し、グループ1と呼ばれる。図3は、このことを、同様の方法で示しており、グループ2と呼ばれるワードの第2グループが、全ての白いセルを含むアレイの残りを満たしている。
数多くのマッピングが可能であることが、理解されるであろう。効果的な方法は、まず、例えばプログラムの制御下でプロセッサにより指定されるワードアドレスを、ワードの第1ビットの物理アドレスに変換することである。この物理アドレスは、ビットライン番号と、ワードライン番号とを含む。ここで示される例では、ワードは、偶数のビットを含み、偶数のワードが、1つのワードラインに当て嵌められる、と想定する。当業者は、異なるサイズのメモリ向けに、マッピングを適合させることができる。以下の定義を使用する。
・MAは、例えばマイクロプロセッサにより供給され、第1ワードに対してMA=1から開始するワードアドレスであり、
・Nwは、1行におけるワード数であり、
・Nrは、アレイの行またはワードライン数であり、
・Wsは、ワードサイズ(1ワードにおけるビット数)であり、
・Naは、アレイにおけるビットの合計数である。
・MAは、例えばマイクロプロセッサにより供給され、第1ワードに対してMA=1から開始するワードアドレスであり、
・Nwは、1行におけるワード数であり、
・Nrは、アレイの行またはワードライン数であり、
・Wsは、ワードサイズ(1ワードにおけるビット数)であり、
・Naは、アレイにおけるビットの合計数である。
図2および図3のジグザグパターンのための、第1ビットおよび連続ビットのワードメモリアドレスから物理アドレスへの変換は、以下のように記述することができる。
グループ1のワードには(すなわち、MA≦Na/(Ws/2))
x1=[(MA−1)MOD Nw]×Ws+1
y1=[(MA+Nw−1)DIV Nw]×2−1
xi+1=xi+1
yi+1=y1+((x1+i+1)MOD 2)
グループ2のワードには:(すなわち、MA>Na/Ws/2)
x1=[(MA−1)MOD Nw]×Ws+1
y1=[(MA+Nw−1)DIV Nw]+2−Nr
xi+1=xi+1
yi+1=y1−((x1+i+1)MOD 2
グループ1のワードには(すなわち、MA≦Na/(Ws/2))
x1=[(MA−1)MOD Nw]×Ws+1
y1=[(MA+Nw−1)DIV Nw]×2−1
xi+1=xi+1
yi+1=y1+((x1+i+1)MOD 2)
グループ2のワードには:(すなわち、MA>Na/Ws/2)
x1=[(MA−1)MOD Nw]×Ws+1
y1=[(MA+Nw−1)DIV Nw]+2−Nr
xi+1=xi+1
yi+1=y1−((x1+i+1)MOD 2
MODは、除算の余りを返す関数である。これは、xが偶数の場合、(x MOD 2)が0であり、xが奇数の場合、1であることを意味する。好適な実施形態において、連続するビットライン番号が、ビットライン番号を増加させることにより生成される。基本的に、増分の因数を選択することができる。好ましくは、増分は1である。このように、xiを用いて、Nビットを有するワードにおけるビットbi(i=1〜N)のビットライン番号を示すと、ビットライン番号は、単純にxi+1=xi+1に従う。
基本的に、連続するビットの各ペアに対し、ワードライン番号の変化は、ワードライン番号を増加させることによって達成することもできる。上述したように、このような増分は、好ましくは1である固定因数を有してもよい。アレイの境界が到達されると、境界内に止まるための修正処置(例えばモジュロ演算を、アレイ内のワードラインの数に対し行うことを含む)が必要であるということを、理解されるであろう。ジグザグパターンを得るために、連続して増加するワードライン番号は生成されず、しかし代わりに、トグリング演算が行われる。このようなトグリングは、例えば上で行われた方法など、多くの方法で表すことができる。式は、従来のメモリマップに比べて、行番号(y)のマッピングのみを、変化させる必要があり、一方、列番号(x)は、通常の方法で決定される、ということを示している。多くの異なるジグザグパターンが、容易に達成可能であることを、理解されるであろう。
ワードメモリマップ
好適な実施形態において、読み取り/書き込み回路は、複数のワードWiのグループを、各連続アドレスにマップする際には、ワードWiの連続する最終ビットとワードWi+1の連続する第1ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされるように動作する。より概略的には、グループ内の全てのワードWiおよびWkに対して、ワードWiの連続する最終ビットとワードWkの連続する第1ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされる。これは、グループ内のランダムに選択されたワードへの高速な連続アクセスを可能にする。図2のジグザグパターンを使用し、グループ1内の全てのワードが、(奇数−奇数)ビットで始まり、(偶数−偶数)ビットで終わる。このようにして、グループ1のワードの最終ビットから、グループ1の他のワードの第1ビットへの遷移は、ビットライン(偶数から奇数へ)とワードライン(これも偶数から奇数へ)の両方の変化を伴う。その結果、ビットiを書き込む間にビットi+1を読み取るような連続ビット動作は、グループ1内のワードのワード境界をも越えて継続することができる。図3から、グループ2内の全てのワードが、(奇数−偶数)ビットにより始まり、(偶数−奇数)ビットにより終わることが見られ、例えば、ワード7は、(1−2)、(2−1)、(3−2)、(4−1)を含み、ワード8は、(5−2)、(6−1)、(7−2)、(8−1)を含み、以下同様となる。ここでも再度、動作を、グループ2内のワードのワード境界を越えて継続することができる。これは、グループ2のワードの最終ビットからグループ2の他のワードの第1ビットへの遷移が、ビットライン(偶数から奇数へ)とワードライン(奇数から偶数へ)の両方の変化を伴うためである。多くの応用において、いくつかのワードが、連続的にアクセスされる。これらのワードが、同一のグループ内にある限り、並列読み取り/書き込み動作は、以下により詳細に説明されるように、サイクルを失うことなく常に可能である。当業者は、述べられたルールに従う連続ワードのグループを容易に決定できるであろう。ワード内のビットマップを決定するための選択されたアルゴリズムに応じて、グループを設計する1つの方法は、多数のビットを有する架空のワードを使用し、ロングワードをメモリにマップするアルゴリズムを使用することである。ロングワードは、次いで、ワードの実際のビット数が達成される毎に、個別のワードに分割される。
好適な実施形態において、読み取り/書き込み回路は、複数のワードWiのグループを、各連続アドレスにマップする際には、ワードWiの連続する最終ビットとワードWi+1の連続する第1ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされるように動作する。より概略的には、グループ内の全てのワードWiおよびWkに対して、ワードWiの連続する最終ビットとワードWkの連続する第1ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされる。これは、グループ内のランダムに選択されたワードへの高速な連続アクセスを可能にする。図2のジグザグパターンを使用し、グループ1内の全てのワードが、(奇数−奇数)ビットで始まり、(偶数−偶数)ビットで終わる。このようにして、グループ1のワードの最終ビットから、グループ1の他のワードの第1ビットへの遷移は、ビットライン(偶数から奇数へ)とワードライン(これも偶数から奇数へ)の両方の変化を伴う。その結果、ビットiを書き込む間にビットi+1を読み取るような連続ビット動作は、グループ1内のワードのワード境界をも越えて継続することができる。図3から、グループ2内の全てのワードが、(奇数−偶数)ビットにより始まり、(偶数−奇数)ビットにより終わることが見られ、例えば、ワード7は、(1−2)、(2−1)、(3−2)、(4−1)を含み、ワード8は、(5−2)、(6−1)、(7−2)、(8−1)を含み、以下同様となる。ここでも再度、動作を、グループ2内のワードのワード境界を越えて継続することができる。これは、グループ2のワードの最終ビットからグループ2の他のワードの第1ビットへの遷移が、ビットライン(偶数から奇数へ)とワードライン(奇数から偶数へ)の両方の変化を伴うためである。多くの応用において、いくつかのワードが、連続的にアクセスされる。これらのワードが、同一のグループ内にある限り、並列読み取り/書き込み動作は、以下により詳細に説明されるように、サイクルを失うことなく常に可能である。当業者は、述べられたルールに従う連続ワードのグループを容易に決定できるであろう。ワード内のビットマップを決定するための選択されたアルゴリズムに応じて、グループを設計する1つの方法は、多数のビットを有する架空のワードを使用し、ロングワードをメモリにマップするアルゴリズムを使用することである。ロングワードは、次いで、ワードの実際のビット数が達成される毎に、個別のワードに分割される。
同時読み取りおよび書き込み
請求項1に記載される不揮発性メモリアレイにおいて、読み取り/書き込み回路は、ビットbiの現在の値を読み取り、biの現在の値と新しい値が異なる場合にのみビットbiの書き込み動作のみを行うことにより、複数の連続ビットbi(i=1...N)のデータワードを書き込むように動作し、このビットbiの条件付きの書き込み動作とビットbi+1の読み取り動作を、同時に行う。例として、特定の時点において、メモリが、4つのビットを、グループ1(図2)に属するワード1に書き込むよう要求されたと仮定する。メモリは、セル(1−1)の読み取りを開始し、次いで、セルの情報を知った上で、内容を変える必要がある場合にのみ、セル(1−1)への書き込み動作を実行する。同時に、メモリは、次のセルであるセル(2−2)の読み取りを開始することができる。セル(2−2)は、セル(1−1)とはどのラインも共有しないため、セル(2−2)の読み取りは、セル(1−1)への書き込みによって妨げられない。次に、メモリが、そう望まれる場合に、セル(2−2)への書き込みに進むと、同時に、メモリは次のセル(3−1)の読み取りを開始する。ワード1への書き込みシーケンスは、次に書き込まれるワードの第1のセルの読み取りの間に、セル(4−2)への書き込みで終了する。次のワードが、ワード2であると仮定する。シーケンスは、次に、読み取り(6−2)の間の書き込み(5−1)、読み取り(7−1)の間の書き込み(6−2)、読み取り(8−2)の間の書き込み(7−1)、次に書き込まれるワードの第1のセルの読み取りの間の書き込み(8−2)、となる。実際に、次のワードは、述べられた例のように、隣接するワードである必要はない。基本的に、次のワードは、全メモリアレイからランダムに選択することができる。次に書き込まれるワードが、前のワードと同一のワードラインのペア上に位置するが、異なるグループにある場合にのみ、衝突が起こる。例えば、ワード3に書き込んだ後、ワード10が書き込まれる場合である(これらは異なるグループに属し、同一のワードライン3および4を共有する)。この場合、メモリコントローラは、前のワードの最後のビットを書き込んだ後に、次のワードの第1ビットを読み取るように決定する。この状況においてのみ、第1ビットを読み取るための余分な時間が、必要となる。しかしながら、この状況の可能性(頻度)は、非常に小さく、つまり1/(行数)である。現実では、行の数は、例えば、少なくとも数百あり、よって、衝突の状況の可能性(または頻度)は、1%未満である。
請求項1に記載される不揮発性メモリアレイにおいて、読み取り/書き込み回路は、ビットbiの現在の値を読み取り、biの現在の値と新しい値が異なる場合にのみビットbiの書き込み動作のみを行うことにより、複数の連続ビットbi(i=1...N)のデータワードを書き込むように動作し、このビットbiの条件付きの書き込み動作とビットbi+1の読み取り動作を、同時に行う。例として、特定の時点において、メモリが、4つのビットを、グループ1(図2)に属するワード1に書き込むよう要求されたと仮定する。メモリは、セル(1−1)の読み取りを開始し、次いで、セルの情報を知った上で、内容を変える必要がある場合にのみ、セル(1−1)への書き込み動作を実行する。同時に、メモリは、次のセルであるセル(2−2)の読み取りを開始することができる。セル(2−2)は、セル(1−1)とはどのラインも共有しないため、セル(2−2)の読み取りは、セル(1−1)への書き込みによって妨げられない。次に、メモリが、そう望まれる場合に、セル(2−2)への書き込みに進むと、同時に、メモリは次のセル(3−1)の読み取りを開始する。ワード1への書き込みシーケンスは、次に書き込まれるワードの第1のセルの読み取りの間に、セル(4−2)への書き込みで終了する。次のワードが、ワード2であると仮定する。シーケンスは、次に、読み取り(6−2)の間の書き込み(5−1)、読み取り(7−1)の間の書き込み(6−2)、読み取り(8−2)の間の書き込み(7−1)、次に書き込まれるワードの第1のセルの読み取りの間の書き込み(8−2)、となる。実際に、次のワードは、述べられた例のように、隣接するワードである必要はない。基本的に、次のワードは、全メモリアレイからランダムに選択することができる。次に書き込まれるワードが、前のワードと同一のワードラインのペア上に位置するが、異なるグループにある場合にのみ、衝突が起こる。例えば、ワード3に書き込んだ後、ワード10が書き込まれる場合である(これらは異なるグループに属し、同一のワードライン3および4を共有する)。この場合、メモリコントローラは、前のワードの最後のビットを書き込んだ後に、次のワードの第1ビットを読み取るように決定する。この状況においてのみ、第1ビットを読み取るための余分な時間が、必要となる。しかしながら、この状況の可能性(頻度)は、非常に小さく、つまり1/(行数)である。現実では、行の数は、例えば、少なくとも数百あり、よって、衝突の状況の可能性(または頻度)は、1%未満である。
0T1MTJ MRAM向けの回路設計
従来のMRAMの回路は、書き込み間の読み取り動作を可能にするよう、修正しなければならない。図2および図3は、ダイオードなどの選択されたデバイスを、MTJと直列に使用した0T1MTJ向けの、本発明に係る好適な回路を示している。行選択回路220は、同時に、2つの選択されたワードラインを、2つの個別の端子に接続することができ、一方は読み取りのための検知回路230に接続され、他方は書き込みのための行電流ソース240に接続される。電流シンク290も、ワードラインに接続され、電流を排出させる。列選択回路270は、選択されたビットラインが、電流シンク250と列電流ソース260に接続されることを確実にする。選択されてないビットラインおよびワードラインは、後述するように、正しいバイアスレベルに接続される。この配置によって、ビットへの書き込みを、次のビットの読み取りと同時に行うことができる。メモリの読み取り/書き込み回路280は、メモリの外部から要求される入力アドレスを、メモリ内のビットマップの実際のジグザグタイプに(上の式に従い)変換する役割を果たし、行選択回路220と列選択回路270を制御して、正しくアドレス指定させる。書き込みの間の読み取り動作の間にラインをバイアスし、迷走電流を遮断して、読み取りと書き込みが同時に生じた場合に、これらの間の相互妨害を回避するための、数多くの方法が可能である。
従来のMRAMの回路は、書き込み間の読み取り動作を可能にするよう、修正しなければならない。図2および図3は、ダイオードなどの選択されたデバイスを、MTJと直列に使用した0T1MTJ向けの、本発明に係る好適な回路を示している。行選択回路220は、同時に、2つの選択されたワードラインを、2つの個別の端子に接続することができ、一方は読み取りのための検知回路230に接続され、他方は書き込みのための行電流ソース240に接続される。電流シンク290も、ワードラインに接続され、電流を排出させる。列選択回路270は、選択されたビットラインが、電流シンク250と列電流ソース260に接続されることを確実にする。選択されてないビットラインおよびワードラインは、後述するように、正しいバイアスレベルに接続される。この配置によって、ビットへの書き込みを、次のビットの読み取りと同時に行うことができる。メモリの読み取り/書き込み回路280は、メモリの外部から要求される入力アドレスを、メモリ内のビットマップの実際のジグザグタイプに(上の式に従い)変換する役割を果たし、行選択回路220と列選択回路270を制御して、正しくアドレス指定させる。書き込みの間の読み取り動作の間にラインをバイアスし、迷走電流を遮断して、読み取りと書き込みが同時に生じた場合に、これらの間の相互妨害を回避するための、数多くの方法が可能である。
図4は、正しいバイアスレベルをセルに印加するための第1の実施形態を示している。この例では、4×4セルのアレイが与えられる。書き込み間の読み取り動作の間に、セル(2−2)が書き込みに対し選択され、一方で、セル(3−3)が読み取りに対し選択される、と仮定する。基本的に、同時の読み取りおよび書き込み動作の複雑さにより、従来のケースよりも多くのバイアスレベルが、迷走電流を遮断するために必要である。この実施例では、3つの主な個別の電圧レベル、V1<V2<V3が用いられる。メモリがスタンバイモードである際、全てのビットラインが、V3にあり、一方で、全てのワードラインがV2にあり、よって、全てのダイオードが、逆バイアスされ、セルには電流が流れていない。書き込み間の読み取り動作の間は、点AがV3に止まる間、ビットライン2(BL2)の点Bが、V3’<V3に下げられ、BL2を流れる書き込み電流Iwriteを引き出す(図4Bの上側の表に示す)。同様に、点CがまだV2にある間、ワードライン2(WL2)の点Dが、V2’<V2に下げられ、WL2を通じて第2の書き込み電流Iwriteを生成する。2つの書き込み電流パルスは、書き込みの方策に応じて、異なるタイミングを有することができる。ここで示されるケースでは、2つのパルスが、同一のタイミングを有する。電圧レベルは、V3>V3’>V2>V2’の関係が満たされるように選択される。この関係は、メモリアレイ(またはサブアレイ)が、多すぎるセルを含んでいない限り、可能である。これは、ラインの抵抗が(長いラインによって)大きすぎず、よって、ラインの端の間の電圧降下(すなわち、V3−V3’またはV2−V2’)が大きすぎないことを、確実にして、V3−V2’の差を、チップの供給電圧よりも、まだ小さく保つためである。例えば、150nmの厚さ、200nmの幅および約100μmの長さを有するCuライン(1寸法内に約>300セルと同等)では、このラインの端の間の電圧降下は、10mAが書き込みに必要である場合に約0.5Vであることを、計算が示している。3Vのチップの典型的な供給電圧では、上述の関係は、十分に可能である。上述の関係は、書き込みの間にアレイ全体の全てのダイオードが逆バイアスされることを、確実にするものである。
ここで読み取り動作を参照すると、同時にBL3が、V2”<V2に設定され(図4Bの中央の表を参照)、検知電流を、図4Aに示されるように、WL3(まだV2にある)からセル(3−3)を通じて、BL3に生成する。差V2−V2”は、比較的小さく、ほぼ数百mVである。また、同時に、全ての選択されていないワードライン、すなわちWL1およびWL4が、V1にバイアスされ、これは、V2”よりも小さい(図4Bの下側の表)。この例のように、V1は、V2’よりも高くなければならないと制約されるものではなく、小さくてもよい。図4の例では、セル(2−2)が、書き込みに選択され、一方で、セル(3−3)が、読み取りに選択される。書き込み電流が、太い黒色の経路を流れ、読み取り(検知)電流が、灰色の経路を流れる。
上のバイアス方法により、書き込み間の読み取り動作の間は、全てのダイオードが、逆バイアスされ、よって、ダイオード(3−3)および時にはダイオード(3−2)が検知される以外は、電流を伝えない。ダイオード(3−3)は、順バイアスされ、したがって、検知電流を検知回路から電流シンクへ通過させる。検知回路内で、電流を電圧に変換することにより、セル(3−3)の状態を検出することができる。時には、ダイオード(3−2)を、順バイアスすることもできる。これは、このダイオードが、ワードライン上の点Cにおいて端の近くに位置している場合に、生じる可能性があり、したがって、ダイオードのp電極における電圧が、V2”でバイアスであるn電極よりも大きいかもしれない。小さな電流が、書き込み電流から迷走し、セル(3−2)を流れて、検知電流に合流し、その結果、わずかに高い電流を、点Fにて生じさせる。しかしながら、この状況は、どのような問題も起こさない。それは、検知回路は、点Eを流れ、よって、選択されたセル(3−3)を流れる電流のみを検知するからである。(3−2)を通る電流は、WL2の書き込み電流からいくらかの量を抽出する。しかしながら、これは、書き込み電流に比べるとごく少量であり、書き込み動作の害にはならない。
問題を生じないことが照明されてはいるが、第1の実施形態においては、書き込み間の読み取り動作の間に、少量の書き込み電流が検知経路に漏れる可能性が、いくらか存在する。図5は、異なるバイアス方法を有する第2の実施形態を示している。この方法の利点は、これが、全ての迷走電流を完全に遮断することである。図5Bの表は、バイアスに用いられる電圧レベルの関係、V3>V3’>V2>V2’>V1>V1’を示している。差V3−V3’および、V1−V1’は、それぞれ、書き込みの間のビットラインおよびワードラインにおける電圧降下である。差V2−V2’は、検知経路を通じた検知電流の生成に用いられる。書き込み電流は、読み取り電流よりもずっと大きいため、V2−V2’は、V3−V3’またはV1−V1’よりも小さい。アレイは、述べられた関係が満たされるように設計されなければならず、全てのレベルの合計の差が、チップの供給電圧内でなければならない。スタンバイの間、全てのビットラインが、V3にバイアスされ、一方で、全てのワードラインが、V1にバイアスされる。全てのダイオードが、逆バイアスされているために遮断される。書き込み間の読み取り動作の間は、BL2の点Bが、V3’にプルダウンされ、書き込み電流を生成する。同様に、WL2の点Dが、V1’にプルダウンされ、書き込み電流を引き出す。同時に、BL3が、V2’に設定され、一方で、WL3がV2に引き上げられ、順バイアスをダイオード(3−3)に生成し、これにより、セル(3−3)に、検知電流を通過させる。この場合、読み取りされるセルのダイオード(3−3)を除く全てのダイオードが逆バイアスされ、遮断される。図5において、セル(2−2)が書き込みに選択され、セル(3−3)が読み取りに選択される。書き込み電流は、太い黒色の経路を流れ、読み取り(検知)電流は、灰色の経路を流れる。
本発明は、p−n接合ダイオードスタックの上に設けられたMTJスタックを含むMRAM構造に限定されないことを、理解されたい。本発明は、非線形の金属−絶縁−金属スタック、キャメル(Camel)ダイオード、平面ドープのバリアデバイス、またはバックワードダイオードなどの、MTJスタックと選択デバイスとしてのスタックとを含むどのような構造にも、同等に良好に適用することができる。当業者は、これらのケースに対し、異なるバイアス方法を設計することができる。
上述の実施形態は、本発明の限定ではなく例示であり、当業者は、添付の特許請求の範囲から逸脱することなく、多くの代わりの実施形態を設計できることに留意されたい。特許請求の範囲では、括弧内に配置された参照符号はいずれも、請求項の限定として解釈されるべきではない。“備える”および“含む”という語は、請求項に列記されるもの以外の要素またはステップの存在を除外しない。
本発明のこれらおよび他の態様は、以下に説明される実施形態を参照して明確にされ、説明されるであろう。
図1は、MTJセルを有するクロスバーメモリを示している。
図2は、ワードの第1グループに対する、本発明に係る好適なマッピングパターンを示している。
図3は、ワードの第2グループに対する、本発明に係る好適なマッピングパターンを示している
図4は、0T1MTJ MRAMに対する、バイアスレベルの第1の実施形態を示している。
図5は、0T1MTJ MRAMに対する、バイアスレベルの第2の実施形態を示している。
Claims (10)
- 第1の複数の導電ライン(以下、“ワードライン”)と、
第2の複数の導電ライン(以下、“ビットライン”)と、
各メモリセルが、前記ワードラインのうちの1つと前記ビットラインのうちの1つの交点領域に位置する、複数のメモリセルと、
複数のビットを含むデータワードを読み取る/書き込むための、読み取り/書き込み回路であって、前記データワードの連続するビットの各ペアを、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップするように動作する、読み取り/書き込み回路と、
を備えることを特徴とする不揮発性メモリアレイ。 - 前記読み取り/書き込み回路は、ビットbiの現在の値を読み取り、biの現在の値と新しい値が異なる場合にのみ、ビットbiの書き込み動作を行い、かつ、このビットbiの条件付きの書き込み動作とビットbi+1の読み取り動作を、同時に行うことにより、複数の連続ビットbi(i=1...N)のデータワードを書き込むように動作する、ことを特徴とする請求項1に記載の不揮発性メモリアレイ。
- データワードは、ワードメモリアドレスにより示される複数の連続ビットbi(i=1...N)を含み、
前記読み取り/書き込み回路は、前記ワードメモリアドレスを、ワードライン番号yiとビットライン番号xiとを含む対応するbiの物理メモリアドレスに変換し、かつ、前記ビットライン番号を増加させる都度、前記ワードライン番号を変化させる(yi+1≠yi)ことにより、前記ワード内の連続するビットの各ビットアドレスを生成するように動作する、ことを特徴とする請求項1に記載の不揮発性メモリアレイ。 - 前記読み取り/書き込み回路は、yi+1を、i=1..N−1に対し、
y1が奇数である場合、yi+1=y1+((x1+i+1)MOD 2)、および
y1が偶数である場合、yi+1=y1−((x1+i+1)MOD 2)、
として決定するように動作する、ことを特徴とする請求項3に記載の不揮発性メモリアレイ。 - 前記読み取り/書き込み回路は、複数のワードのグループを、それぞれ連続アドレスにマップする際には、前記グループの各ワードWiおよびにWk対して、ワードWiの連続する最終ビットとワードWkの連続する第1ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされるように動作する、ことを特徴とする請求項1に記載の不揮発性メモリアレイ。
- 各メモリセルは、磁気トンネル接合を含む、ことを特徴とする請求項1に記載の不揮発性メモリアレイ。
- 各メモリセルは、前記磁気トンネル接合に電気的に直列に接続された選択デバイスを含む、ことを特徴とする請求項6に記載の不揮発性メモリアレイ。
- 請求項1に記載の不揮発性メモリ内のデータワードにアクセスするためのアドレスを、メモリ位置の連続する識別番号に変換する方法であって、
データワードは、ワードメモリアドレスにより示される複数の連続ビットbi(i=1...N)を含み、
前記方法は、i=1..N−1に対し、
前記ワードメモリアドレスを、ワードライン番号y1と、ビットライン番号x1と、を含む対応するbiの物理メモリアドレスに変換するステップと、
前記ビットライン番号を変化させ(xi+1≠xi)、前記ワードライン番号を変化させる(yi+1≠yi)ことにより、前記ワード内の連続するビットの各ビットアドレスを生成するステップと、を含むことを特徴とする方法。 - 前記ビットライン番号を変化させる前記ステップは、ビットライン番号を増加させるステップを含む、ことを特徴とする請求項8に記載のアドレスを変換する方法。
- 前記ワードライン番号を変化させる前記ステップは、yi+1を、i=1..N−1に対し、
y1が奇数である場合、yi+1=y1+((x1+i+1)MOD 2)、および
y1が偶数である場合、yi+1=y1−((x1+i+1)MOD 2)、
として決定する、ことを特徴とする請求項9に記載のアドレスを変換する方法。
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