KR20220033146A

KR20220033146A - 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 리드 방법

Info

Publication number: KR20220033146A
Application number: KR1020200115164A
Authority: KR
Inventors: 김찬경
Original assignee: 삼성전자주식회사
Priority date: 2020-09-09
Filing date: 2020-09-09
Publication date: 2022-03-16
Also published as: US11798621B2; US20220076742A1; CN114242135A

Abstract

저항성 메모리 장치 및 저항성 메모리 장치의 데이터 리드 방법이 제공된다. 저항성 메모리 장치는, 저항성 메모리 셀(resistive memory cell), 저항성 메모리 셀의 일단에 연결되는 소스라인, 저항성 메모리 셀의 타단에 연결되는 비트라인, 및 소스라인과 비트라인에 연결된 센싱 회로를 포함하되, 센싱 회로는, 저항성 메모리 셀에 흐르는 리드 전류를 기초로 제1 전압 레벨로부터 제2 전압 레벨로 풀업되는 풀업 신호를 생성하고, 리드 전류를 기초로 제3 전압 레벨로부터 제4 전압 레벨로 풀다운되는 풀다운 신호를 생성하고, 풀업 신호와 풀다운 신호의 차이를 센싱하여 저항성 메모리 셀에 저장된 데이터를 결정한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 데이터 리드 방법{Resistive memory device and method for reading data in the resistive memory device}

본 발명은 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 리드 방법에 관한 것이다.

랜덤 액세스 메모리(Random Access Memory, RAM)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 전원이 제거될 때마다 메모리에 저장된 정보를 잃는 반면에, 비휘발성 메모리는 전원이 메모리로부터 제거되는 때에도 비휘발성 메모리 내의 데이터를 유지할 수 있다.

비휘발성 메모리는 메모리 셀의 저항 변화에 따라 데이터를 저장하는 저항성 메모리를 포함할 수 있다. 비휘발성 메모리의 일종인 STT-MRAM(Spin Torque Transfer-Magnetic Random Access Memory)은 자기 터널 접합(Magnetic Tunneling Juntion, MTJ)의 저항 상태를 센싱함으로써, 메모리 셀에 저장된 데이터를 리드한다. 이렇게 메모리 셀에 저장된 데이터를 리드하기 위해 다양한 리드 회로가 많이 제안되었지만, 센싱 동작의 특성에 따라 불가피하게 메모리 셀 어레이의 크기가 커지거나, 메모리 셀 리드 조건에 많은 제약이 있었다. 이에, 이를 개선하기 위한 연구가 필요하다.

본 발명이 해결하고자 하는 기술적 과제는 메모리 장치의 크기를 소형화시키면서도 센싱 신뢰성이 향상된 저항성 메모리 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 기술적 과제는 메모리 장치의 크기를 소형화시키면서도 센싱 신뢰성이 향상된 저항성 메모리 장치이 데이터 리드 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저항성 메모리 장치는, 저항성 메모리 셀(resistive memory cell), 저항성 메모리 셀의 일단에 연결되는 소스라인, 저항성 메모리 셀의 타단에 연결되는 비트라인, 및 소스라인과 비트라인에 연결된 센싱 회로를 포함하되, 센싱 회로는, 저항성 메모리 셀에 흐르는 리드 전류를 기초로 제1 전압 레벨로부터 제2 전압 레벨로 풀업되는 풀업 신호를 생성하고, 리드 전류를 기초로 제3 전압 레벨로부터 제4 전압 레벨로 풀다운되는 풀다운 신호를 생성하고, 풀업 신호와 풀다운 신호의 차이를 센싱하여 저항성 메모리 셀에 저장된 데이터를 결정한다.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저항성 메모리 장치는, MRAM 셀, MRAM 셀의 일단에 연결되는 소스라인, MRAM 셀의 타단에 연결되는 비트라인, 및 MRAM 셀에 저장된 데이터를 결정하는 센싱 회로를 포함하되, 센싱 회로는, 소스라인에 연결되고 MRAM 셀에 흐르는 리드 전류를 미러링하여 제1 전류를 생성하는 제1 전류 미러 회로와, 비트라인에 연결되고 리드 전류를 미러링하여 제2 전류를 생성하는 제2 전류 미러 회로를 포함하고, 센싱 회로는, 제1 전류와 제2 전류를 이용하여 MRAM 셀에 저장된 데이터를 결정한다.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저항성 메모리 장치는, 저항성 메모리 셀, 저항성 메모리 셀의 일 단에 연결되고 레귤레이팅 전압이 제공되는 레귤레이팅 트랜지스터, 제1 전압이 제공되는 제1 전압단과 레귤레이팅 트랜지스터 사이에 연결된 제1 트랜지스터, 게이트 전극이 제1 트랜지스터의 게이트 전극 및 제1 트랜지스터의 드레인에 연결된 제2 트랜지스터, 제2 트랜지스터와 제1 전압보다 작은 제2 전압이 제공되는 제2 전압단 사이에 연결된 제1 저항, 저항성 메모리 셀의 타단과 제2 전압단 사이에 연결된 제3 트랜지스터, 게이트 전극이 제3 트랜지스터의 게이트 전극과 제3 트랜지스터의 드레인에 연결된 제4 트랜지스터, 및 제4 트랜지스터와 제1 전압단 사이에 연결된 제2 저항을 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저항성 메모리 장치의 데이터 리드 방법은, 일단에 소스라인이 연결되고, 타단에 비트라인이 연결된 저항성 메모리 셀을 제공하고, 저항성 메모리 셀에 흐르는 리드 전류를 기초로 제1 전압 레벨로부터 제2 전압 레벨로 풀업되는 풀업 신호를 생성하고, 리드 전류를 기초로 제3 전압 레벨로부터 제4 전압 레벨로 풀다운되는 풀다운 신호를 생성하고, 풀업 신호와 풀다운 신호의 차이를 센싱하여 저항성 메모리 셀에 저장된 데이터를 리드하는 것을 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 2는 몇몇 실시예에 따른 메모리 셀을 설명하기 위한 예시적인 도면이다.
도 3 및 도 4는 도 2의 메모리 셀의 자화 방향에 따라 저장된 데이터를 설명하기 위한 도면들이다.
도 5는 몇몇 실시예에 따른 메모리 셀의 기준 저항 값을 설정하는 것을 설명하기 위한 도면이다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 7은 도 6의 상세 회로도이다.
도 8 및 도 9는 몇몇 실시예에 따른 데이터 리드 동작을 설명하기 위한 도면들이다.
도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 11은 도 10의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12은 몇몇 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 13은 도 12의 상세 회로도이다.
도 14 및 도 15는 도 12의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.

이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.

도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.

도 1을 참조하면, 비휘발성 메모리 장치(100)는 호스트(200)의 요청에 따라 데이터를 리드(read) 또는 라이트(write)할 수 있다.

구체적으로, 비휘발성 메모리 장치(100)는 호스트(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 커맨드(CMD)는 리드 커맨드, 라이트 커맨드 등을 포함할 수 있다. 호스트(200)가 비휘발성 메모리 장치(100)에 리드 커맨드를 전송한 경우, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110)에서 리드한 데이터(DATA)를 호스트(200)에 제공할 수 있다.

호스트(200)가 비휘발성 메모리 장치(100)에 라이트 커맨드 및 라이트할 데이터(DATA)를 전송한 경우, 비휘발성 메모리 장치(100)는 호스트(200)로부터 제공받은 데이터(DATA)를 메모리 셀 어레이(110)에 라이트할 수 있다.

비휘발성 메모리 장치(100)는, 메모리 셀 어레이(110), 어드레스 디코더 회로(120), 컬럼 선택 회로(130), 라이트 드라이버 회로(140), 센싱 회로(150), 데이터 입출력 회로(160) 및 제어 로직(180)을 포함할 수 있다. 물론 이와 같은 구성은 예시적인 것일 뿐이며, 구체적인 구현 목적에 따라 일부 구성 요소가 생략되거나, 새로운 구성 요소가 추가될 수도 있다.

메모리 셀 어레이(110)는 데이터를 저장하기 위한 복수의 비휘발성 메모리 셀(MC)을 포함할 수 있다. 메모리 셀(MC)은 저장된 데이터의 값에 대응하는 저항 값을 갖는 가변 저항 소자, 예컨대 자기 터널 접합(magnetic tunnel junction, MTJ)을 포함할 수 있다.

몇몇의 실시예에서, 비휘발성 메모리 장치(100)는 저항성 메모리 장치, RRAM(Resistive Random Access Memory)(또는 ReRAM) 장치로 지칭될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)의 메모리 셀 어레이(110)는 PRAM(Phase Change Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 구조를 포함할 수도 있고, STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory), Spin-RAM(Spin Torque Transfer Magnetization Switching RAM) 및 SMT-RAM(Spin Momentum Transfer) 등과 같은 MRAM(Magnetic Random Access Memory) 구조를 포함할 수도 있다.

이하에서는 비휘발성 메모리 장치(100)가 저항성 메모리, 그 중에서도 MRAM인 것을 예로 들어 설명할 것이나, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다.

메모리 셀 어레이(110)는 데이터가 기록되는 하나 이상의 메모리 셀(MC)을 포함할 수 있다. 구체적으로, 메모리 셀 어레이(110)는 복수의 워드 라인(WL)과 복수의 비트 라인(BL)이 대응하는 지점에 배치된 메모리 셀(MC)을 포함할 수 있다. 이러한 메모리 셀의 보다 구체적인 설명은 후술한다.

몇몇 실시예에서, 메모리 셀 어레이(110)는 자세히 도시하지는 않았으나, 일정 수의 메모리 셀(MC)을 포함하는 하나 이상의 서브 메모리 셀 어레이를 포함할 수 있다. 즉, 일정 수의 메모리 셀(MC)과 메모리 셀(MC)을 컨트롤하기 위한 워드 라인(WL), 소스 라인(SL) 및 비트 라인(BL)이 배치된 복수의 서브 메모리 셀 어레이가 모여, 도시된 메모리 셀 어레이(110)를 구성할 수 있다.

몇몇 실시예에서, 이러한 서브 메모리 셀 어레이는, 호스트(200)로부터 데이터(DATA)를 리드하거나 라이트하는 단위로 이용될 수 있다. 몇몇 실시예에서, 비휘발성 메모리 장치(100)는 4개의 서브 메모리 셀 어레이 단위(예를 들어, 메모리 뱅크(memory bank) 단위)로 데이터를 라이트하거나 리드할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이는 얼마든지 변형되어 실시될 수 있다.

어드레스 디코더 회로(120)는 어드레스(ADDR)를 입력받아 행 어드레스(raw address) 및 열 어드레스(column address)로 디코딩 할 수 있다. 어드레스 디코더 회로(120)는 행 어드레스에 따라 복수의 워드 라인(WL) 중 하나의 워드 라인(WL)을 선택할 수 있다. 또한, 몇몇 실시예에서, 어드레스 디코더 회로(120)는 열 어드레스를 컬럼 선택 회로(130)에 전달할 수 있다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.

컬럼 선택 회로(130)는 비트 라인들과 소스 라인들을 통해 메모리 셀 어레이(110)에 접속되고, 라이트 드라이버 회로(140) 및 센싱 회로(150)에 접속될 수 있다. 컬럼 선택 회로(130)는 제어 로직(180)의 제어에 응답하여 동작할 수 있다. 컬럼 선택 회로(130)는 어드레스 디코더 회로(120)로부터 디코딩된 열 어드레스를 수신하도록 구성될 수 있다.

또한, 컬럼 선택 회로(130)는 디코딩된 열 어드레스를 이용하여 비트 라인들과 소스 라인들을 선택할 수 있다. 예를 들어, 라이트 동작 시, 컬럼 선택 회로(130)는 선택된 비트 라인들(BL)과 소스 라인들(SL)을 데이터 라인들(DL)에 연결함으로써 라이트 드라이버 회로(140)에 연결시킬 수 있다. 리드 동작 시, 컬럼 선택 회로(130)는 선택된 비트 라인들과 소스 라인들을 센싱 회로(150)와 연결할 수 있다.

라이트 드라이버 회로(140)는 제어 로직(180)의 제어에 따라 동작할 수 있다. 라이트 드라이버 회로(140)는 컬럼 선택 회로(130)에 의해 선택된 비트 라인들(BL) 및 소스 라인들(SL)과 어드레스 디코더 회로(120)에 의해 선택된 워드 라인(WL)에 연결된 메모리 셀(MC)을 프로그램할 수 있다. 라이트 드라이버 회로(140)는 데이터 입출력 회로(160)로부터 입력되는 데이터에 따라 전류 또는 전압을 발생하여, 선택된 비트 라인들(BL) 및 소스 라인들(SL)에 출력할 수 있다.

몇몇 실시예에서, 라이트 드라이버 회로(140)는 서브 메모리 셀 어레이에 포함된 메모리 셀(MC)에 데이터를 라이트하기 위한 로컬 라이트 드라이버와, 로컬 라이트 드라이버에 라이트 제어 신호 및/또는 라이트 데이터를 제공하는 글로벌 라이트 드라이버를 포함할 수 있다.

센싱 회로(150)는 제어 로직(180)의 제어에 따라 동작할 수 있다. 센싱 회로(150)는 컬럼 선택 회로(130)에 의해 선택된 비트 라인들(BL) 및 소스 라인들(SL)과 어드레스 디코더 회로(120)에 의해 선택된 워드 라인(WL)에 연결된 메모리 셀(MC)을 감지하는 리드 회로를 포함할 수 있다.

리드 회로는 선택된 비트 라인들(BL) 및 소스 라인들(SL)을 통해 흐르는 전류 또는 선택된 비트 라인들(BL) 및 소스 라인들(SL)에 인가된 전압을 감지하여 메모리 셀(MC)을 리드할 수 있다. 센싱 회로(150)는 리드한 데이터를 데이터 입출력 회로(160)에 출력할 수 있다.

데이터 입출력 회로(160)는 제어 로직(180)의 제어에 따라 동작할 수 있다. 데이터 입출력 회로(160)는 외부로부터 입력되는 데이터를 라이트 드라이버 회로(140)로 전달하고, 센싱 회로(150)로부터 입력되는 데이터를 외부로 출력할 수 있다.

제어 로직(180)은 비휘발성 메모리 장치(100)의 동작을 전반적으로 제어할 수 있다. 예를 들어, 제어 로직(180)은 어드레스 디코더 회로(120), 컬럼 선택 회로(130), 라이트 드라이버 회로(140), 센싱 회로(150), 데이터 입출력 회로(160) 등을 제어할 수 있다. 한편, 제어 로직(180)은 외부로부터 입력되는 명령 혹은 제어 신호들에 응답하여 동작할 수 있다.

도 2는 몇몇 실시예에 따른 메모리 셀을 설명하기 위한 예시적인 도면이다. 도 3 및 도 4는 도 2의 메모리 셀의 자화 방향에 따라 저장된 데이터를 설명하기 위한 도면들이다.

도 2를 참조하면, 메모리 셀(MC)은 가변 저항 소자(MTJ) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트 전극은 워드 라인(WL)에 연결될 수 있다. 셀 트랜지스터(CT)의 일 전극은 가변 저항 소자(MTJ)를 통해 비트 라인(BL)에 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 다른 전극은 소스 라인(SL)에 연결될 수 있다.

몇몇 실시예에서, 워드 라인(WL)의 연장 방향과 소스 라인(SL)의 연장 방향은 서로 동일할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 한편, 다른 몇몇 실시예에서, 워드 라인(WL)의 연장 방향과 비트 라인(BL)의 연장 반향은 서로 수직일 수 있으나, 역시 실시예들이 이에 제한되는 것은 아니다.

가변 저항 소자(MTJ)는 자유층(free layer, L1), 고정층(fixed layer, L3) 및 이들 사이에 위치되는 장벽층(barrier layer, L2)을 포함할 수 있다. 고정층(L3)의 자화 방향은 고정되어 있으며, 자유층(L1)의 자화 방향은 조건에 따라 고정층(L3)의 자화 방향과 같거나 역방향이 될 수 있다. 고정층(L3)의 자화 방향을 고정시켜 주기 위하여, 가변 저항 소자(MTJ)는 반강자성층(anti-ferromagnetic layer)을 더 포함할 수도 있다.

몇몇 실시예에서, 자유층(L1)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(L1)의 자화 방향은 메모리 셀(MC)의 외부 또는 내부에서 제공되는 전기적 요인 또는 자기적 요인에 의해 변경될 수 있다. 자유 층(L1)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(L1)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.

한편, 장벽층(L2)은 스핀 확산 길이(spin diffusion distance) 보다 얇은 두께를 가질 수 있다. 장벽층(L2)은 비자성 물질을 포함할 수 있다. 일 예로 장벽층(L2)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.

한편, 고정층(L3)은 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(L3)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(L3)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.

몇몇 실시예에서, 반강자성층은 반 강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.

메모리 셀(MC)에 대한 리드 동작 시, 워드 라인(WL)에 하이 레벨(예를 들어, 로직 하이 레벨)의 전압이 제공될 수 있다. 이 때, 워드 라인(WL) 전압에 응답하여 셀 트랜지스터(CT)가 턴 온 될 수 있다. 또한, 가변 저항 소자(MTJ)의 저항 값을 측정하기 위하여 비트 라인(BL)으로부터 소스 라인(SL) 방향으로, 또는 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 리드 전류(IREAD)가 제공될 수 있다. 측정되는 저항 값에 따라 가변 저항 소자(MTJ)에 저장된 데이터가 판별될 수 있다.

한편, 가변 저항 소자(MTJ)의 저항 값은 자유층(L1)의 자화 방향에 따라 달라진다. 가변 저항 소자(MTJ)에 리드 전류(IREAD)를 제공하면, 가변 저항 소자(MTJ)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IREAD)의 세기는 라이트 전류의 세기보다 매우 작기 때문에, 일반적으로 리드 전류(IREAD)로 인해 자유층(L1)의 자화 방향이 변화되지 않는다.

도 3을 함께 참조하면, 몇몇 실시예에서, 가변 저항 소자(MTJ)의 자유층(L1)의 자화 방향과 고정층(L3)의 자화 방향이 평행(parallel, p)하게 배치될 수 있다. 이 경우, 가변 저항 소자(MTJ)는 낮은 저항 값(Rp)을 가진다. 이 경우 데이터는, 예를 들어, '0'으로 판별될 수 있다.

이와 달리, 도 4를 함께 참조하면, 몇몇 실시예에서, 가변 저항 소자(MTJ)의 자유층(L1)의 자화 방향은 고정층(L3)의 자화 방향과 반 평행(anti-parallel, ap)으로 배치된다. 이 경우, 가변 저항 소자(MTJ)는 높은 저항 값(Rap)을 가진다. 이 경우 데이터는, 예를 들어, '1'로 판별될 수 있다.

한편, 도 2에서는, 가변 저항 소자(MTJ)의 자유층(L1)과 고정층(L3)을 수평 자기 소자로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 자유층(L1)과 고정층(L3)은 수직 자기 소자 형태로 제공될 수도 있다.

도 5는 몇몇 실시예에 따른 메모리 셀의 기준 저항 값을 설정하는 것을 설명하기 위한 도면이다.

도 5를 참조하면, 제1 저항 값(Rp)과 제2 저항 값(Rap) 사이에서 데이터 "0"과 데이터 "1"을 판별하기 위한 기준 저항 값(reference)이 결정될 수 있다. 여기서 제1 저항 값(Rp)은 가변 저항 소자(MTJ)에서 자유층(L1)의 자화 방향과 고정층(L3)의 자화 방향이 평행(parallel, p)할 때 메모리 셀(MC)의 저항 값에 해당하고, 제2 저항 값(Rap)은 가변 저항 소자(MTJ)의 자유층(L1)의 자화 방향이 고정층(L3)의 자화 방향과 반 평행(anti-parallel, ap)일 때의 저항 값에 해당한다. 메모리 셀에 저장된 데이터를 판별할 사용되는 기준 전압 또는 기준 전류가 이러한 기준 저항 값을 잘 반영하도록 설계해야 메모리 셀에 저장된 데이터를 신뢰성 있게 리드할 수 있다.

도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치의 회로도이다.

도 6을 참조하면, 컬럼 선택 회로(130)는 복수의 컬럼 선택 소자들(SLS0, BLS0, SLS1, BLS1)을 포함하고, 센싱 회로(150)는 복수의 디프런셜(differential) 전압 생성기(DVG0, DVG1)와 복수의 센스 앰프(SA0, SA1)를 포함할 수 있다.

복수의 디프런셜 전압 생성기(DVG0, DVG1)와 복수의 센스 앰프(SA0, SA1)는 대응하는 컬럼에 배치된 메모리 셀(MC)에 저장된 데이터를 리드하는 리드 회로 역할을 수행할 수 있다.

디프런셜 전압 생성기(DVG0)는 소스 라인(SL0)과 비트 라인(BL0)에 연결된 메모리 셀(MC)에 흐르는 전류를 기초로 전압(VOUTD)과 전압(VOUTB)를 생성할 수 있다.

구체적으로, 디프런셜 전압 생성기(DVG0)는, 컬럼 선택 소자들(SLS0, BLS0)이 턴온된 후, 소스 라인(SL0)과 비트 라인(BL0)에 연결된 메모리 셀(MC) 중 선택된 워드 라인(예를 들어, WL0)에 연결된 메모리 셀(MC)의 가변 저항 소자(MTJ)에 흐르는 전류를 기초로 전압(VOUTD)과 전압(VOUTB)를 생성할 수 있다.

여기서, 전압(VOUTD)과 전압(VOUTB)은 디프런셜(differential) 전압일 수 있다. 구체적으로, 전압(VOUTD)이 가변 저항 소자(MTJ)에 흐르는 전류를 기초로 기준 전압(VSS)으로부터 ΔV만큼 상승할 때, 전압(VOUTB)은 가변 저항 소자(MTJ)에 흐르는 전류를 기초로 기준 전압(VDD)으로부터 ΔV만큼 하강할 수 있다.

디프런셜 전압 생성기(DVG0)로부터 생성된 전압(VOUTD)과 전압(VOUTB)은 센스 앰프(SA0)에 제공되고, 센스 앰프(SA0)는 전압(VOUTD)과 전압(VOUTB)을 비교하여 출력 전압(VOUT0)을 생성할 수 있다.

메모리 셀(MC)에 저장된 데이터가 제1 데이터(예를 들어, 0)일 경우, 센스 앰프(SA0)는 출력 전압(VOUT0)으로 제1 전압을 출력하므로, 센싱 회로(150)는 메모리 셀(MC)에 저장된 데이터를 제1 데이터(예를 들어, 0)로 판독할 수 있다. 또한, 메모리 셀(MC)에 저장된 데이터가 제2 데이터(예를 들어, 1)일 경우, 센스 앰프(SA0)는 출력 전압(VOUT0)으로 제2 전압을 출력하므로, 센싱 회로(150)는 메모리 셀(MC)에 저장된 데이터를 제2 데이터(예를 들어, 1)로 판독할 수 있다.

디프런셜 전압 생성기(DVG1)는 소스 라인(SL1)과 비트 라인(BL1)에 연결된 메모리 셀(MC)에 흐르는 전류를 기초로 전압(VOUTD)과 전압(VOUTB)를 생성할 수 있다.

구체적으로, 디프런셜 전압 생성기(DVG1)는, 컬럼 선택 소자들(SLS1, BLS1)이 턴온된 후, 소스 라인(SL1)과 비트 라인(BL1)에 연결된 메모리 셀(MC) 중 선택된 워드 라인(예를 들어, WL1)에 연결된 메모리 셀(MC)의 가변 저항 소자(MTJ)에 흐르는 전류를 기초로 전압(VOUTD)과 전압(VOUTB)를 생성할 수 있다.

디프런셜 전압 생성기(DVG1)로부터 생성된 전압(VOUTD)과 전압(VOUTB)은 센스 앰프(SA1)에 제공되고, 센스 앰프(SA1)는 전압(VOUTD)과 전압(VOUTB)을 비교하여 출력 전압(VOUT1)을 생성할 수 있다.

메모리 셀(MC)에 저장된 데이터가 제1 데이터(예를 들어, 0)일 경우, 센스 앰프(SA1)는 출력 전압(VOUT1)으로 제1 전압을 출력하므로, 센싱 회로(150)는 메모리 셀(MC)에 저장된 데이터를 제1 데이터(예를 들어, 0)로 판독할 수 있다. 또한, 메모리 셀(MC)에 저장된 데이터가 제2 데이터(예를 들어, 1)일 경우, 센스 앰프(SA1)는 출력 전압(VOUT1)으로 제2 전압을 출력하므로, 센싱 회로(150)는 메모리 셀(MC)에 저장된 데이터를 제2 데이터(예를 들어, 1)로 판독할 수 있다.

비독 도 6에서는 2개의 소스 라인(SL0, SL1)과 2개의 비트 라인(BL0, BL1)만을 도시하였으나, 소스 라인들과 비트 라인들의 개수는 도시된 것보다 많이 배치될 수 있다. 그리고, 컬럼 선택 소자들과, 디프런셜 전압 생성기들 및 센스 앰프들의 개수 역시 소스 라인들과 비트 라인들의 개수에 대응하여 도시된 것보다 많이 배치될 수 있다.

도 6을 참조하면, 메모리 셀 어레이(110)에 배치된 메모리 셀(MC)들 사이에는 메모리 셀(MC)에 저장된 데이터를 리드하는데 사용되는 레퍼런스 메모리 셀들이 배치되지 않는다. 즉, 본 실시예에서는, 메모리 셀 어레이(110)에 배치된 메모리 셀(MC)들이 제1 메모리 셀, 제1 레퍼런스 메모리 셀, 제2 메모리 셀, 제2 레퍼런스 메모리 셀, 제3 메모리 셀 등과 같이 레퍼런스 메모리 셀들과 번갈아 배치되거나, 메모리 셀(MC)들의 사이에 레퍼런스 메모리 셀이 배치되지 않는다. 그리고, 본 발명의 기술적 사상에 따른 메모리 장치에서는 메모리 셀(MC)에 저장된 데이터를 리드할 때, 메모리 셀(MC)들 사이에 배치된 레퍼런스 메모리 셀의 데이터를 이용하지 않는다.

따라서, 본 발명의 기술적 사상에 따른 메모리 장치는, 메모리 셀(MC)들의 사이에 레퍼런스 메모리 셀이 배치되는 메모리 장치에 비해 그 크기가 소형화될 수 있다. 본 발명의 기술적 사상에 따른 메모리 장치에서 메모리 셀(MC)에 저장된 데이터를 리드하는 구체적인 방법은 후술한다.

도 7은 도 6의 상세 회로도이다.

이하에서는, 소스라인(SL0)와 비트라인(BL0)에 연결된 디프런셜 전압 생성기(DVG0)를 예시하여 센싱 회로(150)에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 센싱 회로(150)에 포함된 다른 디프런셜 전압 생성기(예를 들어, DVG1)에도 적용될 수 있다.

도 7을 참조하면, 디프런셜 전압 생성기(DVG0)는, 제1 전류 미러 회로와, 제2 전류 미러 회로를 포함할 수 있다.

제1 전류 미러 회로는, 트랜지스터(P0)와 트랜지스터(P1)를 포함하고, 제2 전류 미러 회로는, 트랜지스터(N0)와 트랜지스터(N1)를 포함할 수 있다.

트랜지스터(P1)의 크기는 트랜지스터(P0)의 크기의 N(N은 자연수)배일 수 있고, 트랜지스터(N1)의 크기는 트랜지스터(N0)의 크기의 N배일 수 있다.

제1 전류 미러 회로는, 소스 라인(SL0)에 연결되어, 메모리 셀(MC)의 가변 저항 소자(MTJ)에 흐르는 리드 전류(IREAD)를 미러링(mirroring)하고, 이를 N배 증폭하여 증폭된 리드 전류(IA)를 생성할 수 있다. 그리고, 증폭된 리드 전류(IA)와 저항(ROUT)으로부터 증폭된 리드 전류(IA)에 비례하는 전압(VOUTD)이 생성될 수 있다.

구체적으로, 전압(VOUTD)의 전압 레벨은 리드 전류(IREAD)의 크기가 커짐에 따라 기준 전압(VSS)의 전압 레벨로부터 더 많이 상승할 수 있다. 몇몇 실시예에서, 기준 전압(VSS)은 예를 들어, 접지 전압(ground voltage)일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

제2 전류 미러 회로는, 비트 라인(BL0)에 연결되고, 메모리 셀(MC)의 가변 저항 소자(MTJ)에 흐르는 리드 전류(IREAD)를 미러링하고, N배 증폭하여 증폭된 리드 전류(IA)를 생성할 수 있다. 그리고, 증폭된 리드 전류(IA)와 저항(ROUT)으로부터 증폭된 리드 전류(IA)에 비례하는 전압(VOUTB)이 생성될 수 있다.

구체적으로, 전압(VOUTB)의 전압 레벨은 리드 전류(IREAD)의 크기가 커짐에 따라 기준 전압(VDD)의 전압 레벨로부터 더 많이 하락할 수 있다. 몇몇 실시예에서, 기준 전압(VDD)은 예를 들어, 접지 전압보다 큰 전압 값을 갖는 전원 전압일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

디프런셜 전압 생성기(DVG0)는, 트랜지스터(NREG)를 포함할 수 있다. 트랜지스터(NREG)는 게이트 전극에 제공되는 레귤레이팅 전압(VREG)에 따라 메모리 셀(MC)에 흐르는 리드 전류(IREAD)의 크기를 조절하는 레귤레이팅 트랜지스터로 동작할 수 있다.

구체적으로, 트랜지스터(NREG)는 레귤레이팅 전압(VREG)의 크기가 커질수록 리드 전류(IREAD)의 크기를 증가시키고, 레귤레이팅 전압(VREG)의 크기가 작아질수록 리드 전류(IREAD)의 크기를 감소시킬 수 있다.

이하, 도 8 및 도 9를 함께 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 동작을 설명한다.

도 8 및 도 9는 몇몇 실시예에 따른 데이터 리드 동작을 설명하기 위한 도면들이다.

먼저, 도 7을 참조하면, 메모리 셀(MC)에 대한 리드 동작 시, 소스 라인(SL0)의 전압(VSL)은 아래 수학식 1과 같이 계산될 수 있다.

<수학식 1>

VSL = VDD - VTHP - VDSN

(여기서, VTHP는 트랜지스터(P0)의 문턱 전압이고, VDSN은 트랜지스터(NREG)의 문턱 전압이다.)

그리고, 메모리 셀(MC)에 대한 리드 동작 시, 비트 라인(BL0)의 전압(VBL)은 아래 수학식 2와 같이 계산될 수 있다.

<수학식 2>

VBL = VTHN

(여기서, VTHN은 트랜지스터(N0)의 문턱 전압이다.)

이와 같이 소스 라인(SL0)의 전압(VSL)과 비트 라인(BL0)의 전압(VBL)의 전압 차이에 의해, 소스 라인(SL0)으로부터 비트 라인(BL0)으로 리드 전류(IREAD)가 흐를 수 있다. 구체적으로, 리드 전류(IREAD)는 소스 라인(SL0)으로부터 메모리 셀(MC)을 거쳐 비트 라인(BL0)으로 흐르며, 메모리 셀(MC)(구체적으로는, 메모리 셀(MC)의 가변 저항 소자(MTJ))에 흐르는 리드 전류(IREAD)의 크기는 아래 수학식 3과 같이 계산될 수 있다.

<수학식 3>

IREAD = (VSL - VBL) / (RMTJ + RCT)

(여기서, RMTJ는 가변 저항 소자(MTJ)의 저항 값이고, RCT는 트랜지스터(CT)의 저항 값이다.)

즉, 가변 저항 소자(MTJ)의 저항 값이 작은 경우(예를 들어, 가변 저항 소자(MTJ)가 낮은 저항 값(Rp)을 가져 데이터 0을 저장하고 있는 경우), 리드 전류(IREAD)는 크기가 크고, 가변 저항 소자(MTJ)의 저항 값이 큰 경우(예를 들어, 가변 저항 소자(MTJ)가 높은 저항 값(Rap)을 가져 데이터 1을 저장하고 있는 경우), 리드 전류(IREAD)는 크기가 작다.

누설 전류(leakage current) 등을 무시할 때, 트랜지스터(P0)와 트랜지스터(N0)에는 리드 전류(IREAD)와 동일한 크기의 전류가 흐르며, 트랜지스터(P0)와 트랜지스터(N0)에 흐르는 리드 전류(IREAD)는, 전류 미러 회로에 의해, 미러링되고 N배 증폭되어 증폭된 리드 전류(IA)로 변환될 수 있다.

이러한 증폭된 리드 전류(IA)는, 리드 전류(IREAD)와 동일하게, 가변 저항 소자(MTJ)의 저항 값이 작은 경우, 그 크기가 크고, 가변 저항 소자(MTJ)의 저항 값이 큰 경우, 그 크기가 작다.

따라서, 메모리 셀(MC)의 가변 저항 소자(MTJ)의 저항 값이 낮은 저항 값(Rp)을 가질 경우(즉 메모리 셀(MC)에 0이 저장된 경우), 전압(VOUTD)은, 도 8에 도시된 것과 같이, 전압 레벨(VSS)로부터 △V1만큼 풀업(pull up)된 전압 레벨로 상승하고(즉, 풀업 신호가 생성되고), 전압(VOUTB)은, 전압 레벨(VDD)로부터 △V1만큼 풀다운(pull down)된 전압 레벨로 하락한다(즉, 풀 다운 신호가 생성된다).

반대로, 메모리 셀(MC)의 가변 저항 소자(MTJ)의 저항 값이 높은 저항 값(Rap)을 가질 경우(즉 메모리 셀(MC)에 1이 저장된 경우), 전압(VOUTD)은, 도 9에 도시된 것과 같이, 전압 레벨(VSS)로부터 △V2만큼 풀업된 전압 레벨로 상승하고(즉, 풀업 신호가 생성되고), 전압(VOUTB)은, 전압 레벨(VDD)로부터 △V2만큼 풀다운된 전압 레벨로 하락한다(즉, 풀 다운 신호가 생성된다).

앞서 설명한 바와 같이, 메모리 셀(MC)의 가변 저항 소자(MTJ)의 저항 값이 낮은 저항 값(Rp)일 경우의 리드 전류(IREAD)의 크기가 메모리 셀(MC)의 가변 저항 소자(MTJ)의 저항 값이 높은 저항 값(Rap)일 경우의 리드 전류(IREAD)의 크기보다 크기 때문에, △V1은 △V2보다 크다.

이에 따라, 메모리 셀(MC)의 가변 저항 소자(MTJ)의 저항 값이 낮은 저항 값(Rp)일 경우, 전압(VOUTD)와 전압(VOUTB)의 차이는 양의 값을 가지나, 메모리 셀(MC)의 가변 저항 소자(MTJ)의 저항 값이 높은 저항 값(Rap)일 경우, 전압(VOUTD)와 전압(VOUTB)의 차이는 음의 값을 갖는다.

따라서, 센스 앰프(도 6의 SA0)에서 전압(VOUTD)와 전압(VOUTB)의 크기를 비교한 출력 전압(VOUT0)이 양의 값이면, 센싱 회로(150)는 메모리 셀(MC)에 0이 저장된 것으로 판독하고, 전압(VOUTD)와 전압(VOUTB)의 크기를 비교한 출력 전압(VOUT0)이 음의 값이면, 센싱 회로(150)는 메모리 셀(MC)에 1이 저장된 것으로 판독할 수 있다.

이처럼, 본 실시예에 따른 비휘발성 메모리 장치(1)에서는, 메모리 셀(MC)에 저장된 데이터를 판독할 때, 메모리 셀(MC)에 인접하여 배치된 레퍼런스 메모리 셀의 데이터를 이용하지 않는다. 이에 따라, 메모리 셀들(MC) 사이사이에 레퍼런스 메모리 셀들이 배치될 필요가 없어, 메모리 장치의 크기가 소형화될 수 있다.

또한, 본 실시예에 따른 비휘발성 메모리 장치(1)에서는, 메모리 셀(MC)에 흐르는 리드 전류(IREAD)로부터 디프런셜 전압인 전압(VOUTD)와 전압(VOUTB)을 생성하고, 전압(VOUTD)와 전압(VOUTB)의 크기 비교를 통해 메모리 셀(MC)에 저장된 데이터를 판독한다. 이에 따라, 데이터 판독(센싱)의 신뢰성이 향상될 수 있다.

도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 도 11은 도 10의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.

이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명한다.

도 10을 참조하면, 비휘발성 메모리 장치(2)는 온도 보상 회로(TCC)를 더 포함한다.

온도 보상 회로(TCC)는 온도 변화에 따른 리드 전류(IREAD)의 변동량이 미리 정한 임계값 이하가 되도록 할 수 있다. 구체적으로, 온도 보상 회로(TCC)는 온도 변화에 따른 리드 전류(IREAD)의 변동량이 미리 정한 임계값 이하가 되도록 하는 레귤레이팅 전압(VREGN)을 생성하여, 센싱 회로(150)에 제공할 수 있다.

온도 보상 회로(TCC)는, 트랜지스터(N2), 복수의 저항(R1) 및 예를 들어, OP AMP 등을 포함하는 비교기(COMP1)을 포함할 수 있다.

저항(R1)과 트랜지스터(N2)는 기준 전압(VINT)와 기준 전압(VSS) 사이에 연결될 수 있고, 저항(R1)과 저항(R1)도 기준 전압(VINT)와 기준 전압(VSS) 사이에 연결될 수 있다.

비교기(COMP1)의 입력 단자(+)는 저항(R1)과 트랜지스터(N2) 사이에 연결되고, 입력 단자(-)는 저항(R1)과 저항(R1) 사이에 연결될 수 있다.

여기서, 기준 전압(VINT)으로부터는 온도에 무관하게 일정한 크기의 전압(VINT)이 제공될 수 있다.

도 11을 참조하면, 메모리 셀(MC)의 가변 저항 소자(MTJ)에 흐르는 리드 전류(IREAD)는 온도에 따라 그 크기가 변동될 수 있다(도 11의 점선 참조). 구체적으로, 리드 전류(IREAD)는 온도가 증가함에 따라 그 크기가 작아질 수 있다(도 11의 점선 참조).

비휘발성 메모리 장치(2)의 구동 환경이 급격히 변화하여, 동작 온도가 급격히 변화하는 경우, 전압(VOUTD)과 전압(VOUTB)의 크기도 급격하게 변할 수 있기 때문에 이를 보상해줄 필요가 있다.

도 10을 참조하면, 비교기(COMP1)의 입력 단자(+)에는 트랜지스터(N2)로 인해, 온도 변화에 따라 그 값이 변동된 리드 전류(IREAD)에 의한 전압이 제공된다. 반면, 비교기(COMP1)의 입력 단자(-)에는 온도 변화와 무관한 전압(예를 들어, VINT / 2)이 제공된다.

입력 단자(+)에 제공되는 전압이 입력 단자(-)에 제공되는 전압보다 큰 경우, 이는 리드 전류(IREAD)가 기준 값이 비해 적게 흐르는 것이다. 따라서, 비교기(COMP1)는 레귤레이팅 전압(VREGN)을 증가시켜(예를 들어, 전원 전압 VCC를 출력하여), 메모리 셀(MC)에 흐르는 리드 전류(IREAD)의 크기를 증가시킨다.

반대로, 입력 단자(+)에 제공되는 전압이 입력 단자(-)에 제공되는 전압보다 작은 경우, 이는 리드 전류(IREAD)가 기준 값이 비해 많이 흐르는 것이다. 따라서, 비교기(COMP1)는 레귤레이팅 전압(VREGN)을 감소시켜(예를 들어, 접지 전압을 출력하여), 메모리 셀(MC)에 흐르는 리드 전류(IREAD)의 크기를 감소시킨다.

이와 같은 온도 보상 회로(TCC)의 동작에 따라, 메모리 셀(MC)에 흐르는 리드 전류(IREAD)는 도 11에 도시된 실선과 같이, 온도 변화에 따른 리드 전류(IREAD)의 변동량이 미리 정한 임계값 이하가 될 수 있다. 이에 따라 비휘발성 메모리 장치(2)의 데이터 센싱 신뢰성이 향상될 수 있다.

도 12은 몇몇 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 도 13은 도 12의 상세 회로도이다.

이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고, 차이점을 위주로 설명한다.

도 12를 참조하면, 비휘발성 메모리 장치(3)는 공통 모드 피드백 회로(CMFC)를 더 포함할 수 있다.

공통 모드 피드백 회로(CMFC)는 앞서 설명한 센싱 동작이 더 신뢰성 있게 수행될 수 있도록 하는 피드백 전압(VOUTFBP)을 생성하고, 생성된 피드백 전압(VOUTFBP)을 센싱 회로(150)에 제공할 수 있다.

몇몇 실시예에서, 공통 모드 피드백 회로(CMFC)는 비휘발성 메모리 장치(3) 내에서 메모리 셀 어레이(110)와 무관한 영역에 배치될 수 있다. 몇몇 실시예에서, 공통 모드 피드백 회로(CMFC)는 센싱 회로(150)의 일부로 채용될 수도 있으며, 센싱 회로(150)와 분리되어 배치될 수도 있다.

도 13을 참조하면, 공통 모드 피드백 회로(CMFC)는 예를 들어, OP AMP 등을 포함하는 비교기(COMP2)를 포함할 수 있다.

비교기(COMP2)는 트림 메모리 셀(MCT1)의 낮은 저항 값(Rp)으로 트림된 가변 저항 소자(MTJ)를 흐르는 리드 전류(IREAD)로부터 생성된 전압(VOUTB0)과, 트림 메모리 셀(MCT2)의 높은 저항 값(Rap)으로 트림된 가변 저항 소자(MTJ)를 흐르는 리드 전류(IREAD)로부터 생성된 전압(VOUTD1)을 제공받아 이를 비교할 수 있다.

구체적으로, 비교기(COMP2)의 입력 단자(+)에는 낮은 저항 값(Rp)으로 트림된 가변 저항 소자(MTJ)를 흐르는 리드 전류(IREAD)로부터 생성된 전압(VOUTB0)이 제공되고, 비교기(COMP2)의 입력 단자(-)에는 높은 저항 값(Rap)으로 트림된 가변 저항 소자(MTJ)를 흐르는 리드 전류(IREAD)로부터 생성된 전압(VOUTD1)이 제공될 수 있다.

만약, 전압(VOUTD1)이 전압(VOUTB0)보다 작을 경우, 비교기(COMP2)는 피드백 전압(VOUTFBP)으로 접지 전압(예를 들어, 0)을 출력하여, 디프런셜 전압 생성기(DVG0)에 포함된 트랜지스터(P2)를 턴온시킨다. 이에 따라, 전압(VOUTD)의 크기가 증가한다.

반대로, 전압(VOUTD1)이 전압(VOUTB0)보다 클 경우, 비교기(COMP2)는 피드백 전압(VOUTFBP)으로 전원 전압(예를 들어, 1)을 출력하여, 디프런셜 전압 생성기(DVG0)에 포함된 트랜지스터(P2)를 턴오프시킨다. 이에 따라, 전압(VOUTD)의 크기가 더 이상 증가하지 않는다.

이하, 도 14 및 도 15를 함께 참조하여, 본 실시예에 따른 비휘발성 메모리 장치(3)의 동작에 대해 보다 구체적으로 설명한다.

도 14 및 도 15는 도 12의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.

앞서 설명한 것과 같이, 본 실시예에 따른 비휘발성 메모리 장치(3)에서는, 센스 앰프(도 12의 SA0)에서 전압(VOUTD)와 전압(VOUTB)의 크기를 비교한 출력 전압(VOUT0)이 양의 값이면, 센싱 회로(150)는 메모리 셀(MC)에 0이 저장된 것으로 판독하고, 전압(VOUTD)와 전압(VOUTB)의 크기를 비교한 출력 전압(VOUT0)이 음의 값이면, 센싱 회로(150)는 메모리 셀(MC)에 1이 저장된 것으로 판독한다.

그런데, 비휘발성 메모리 장치(3)를 제조하는 과정에서의 공정 변이(process variation)나, 동작 조건의 심각한 변화 등에 의해, 도 8의 △V1의 값이 작아져서, 전압(VOUTD)의 상승된 전압 레벨이 전압(VOUTB)의 하락된 전압 레벨보다 작아지거나, 도 9의 △V2의 값이 커져서, 전압(VOUTD)의 상승된 전압 레벨이 전압(VOUTB)의 하락된 전압 레벨보다 커지면, 데이터 판독의 신뢰성이 저하될 수 있다.

이에 따라, 공통 모드 피드백 회로(CMFC)는 위한 피드백 전압(VOUTFBP)을 생성하여 센싱 회로(150)에 제공함으로써, 이러한 오작동을 사전에 방지할 수 있다.

구체적으로, 공통 모드 피드백 회로(CMFC)는, 도 14에 도시된 것과 같이, 트림 메모리 셀(MCT2)의 높은 저항 값(Rap)으로 트림된 가변 저항 소자(MTJ)를 흐르는 리드 전류(IREAD)로부터 생성된 전압(VOUTD1)의 전압 레벨이 트림 메모리 셀(MCT1)의 낮은 저항 값(Rp)으로 트림된 가변 저항 소자(MTJ)를 흐르는 리드 전류(IREAD)로부터 생성된 전압(VOUTB0)의 전압 레벨보다 낮은 경우, 피드백 전압(VOUTFBP)의 전압을 낮출 수 있다(예를 들어, 0을 출력할 수 있다). 이에 따라, 트랜지스터(P2)가 턴온되어 전압(VOUTD1)이 증가한다.

공통 모드 피드백 회로(CMFC)는 도 15에 도시된 것과 같이, 전압(VOUTD1)이 전압(VOUTB0)이 같아질 때까지 이러한 과정을 반복할 수 있다. 전압(VOUTD1)이 전압(VOUTB0)과 같아지면, 비교기(COMP2)로부터 출력되는 피드백 전압(VOUTFBP)이 더 이상 변하지 않으므로, 전압(VOUTD1)이 증가를 멈춘다.

이와 같이, 데이터 0이 저장된 가변 저항 소자(MTJ)에 흐르는 리드 전류(IREAD)를 기초로 생성된 풀다운 신호의 전압 레벨과, 데이터 1이 저장된 가변 저항 소자(MTJ)에 흐르는 리드 전류(MTJ)를 기초로 생성된 풀업 신호의 전압 레벨이 동일하게 할 경우, 데이터 리드 동작의 신뢰성이 향상될 수 있다. 따라서, 센싱 회로(150)는 항상 센스 앰프(도 12의 SA0)에서 전압(VOUTD)와 전압(VOUTB)의 크기를 비교한 출력 전압(VOUT0)이 양의 값이면, 센싱 회로(150)는 메모리 셀(MC)에 0이 저장된 것으로 판독하고, 전압(VOUTD)와 전압(VOUTB)의 크기를 비교한 출력 전압(VOUT0)이 음의 값이면, 센싱 회로(150)는 메모리 셀(MC)에 1이 저장된 것으로 판독할 수 있다.

이상에서는, 전압(VOUTB0)의 전압 레벨에 맞추어 전압(VOUTD1)의 전압 레벨을 상승시키는 실시예에 대해서만 설명하였으나, 본 실시예가 이에 제한되는 것은 아니다. 몇몇 실시예에서, 공통 모드 피드백 회로(CMFC)는, 트림 메모리 셀(MCT2)의 높은 저항 값(Rap)으로 트림된 가변 저항 소자(MTJ)를 흐르는 리드 전류(IREAD)로부터 생성된 전압(VOUTD1)의 전압 레벨이 트림 메모리 셀(MCT1)의 낮은 저항 값(Rp)으로 트림된 가변 저항 소자(MTJ)를 흐르는 리드 전류(IREAD)로부터 생성된 전압(VOUTB0)의 전압 레벨보다 낮은 경우, 다른 피드백 전압을 생성하여, 전압(VOUTB0)의 전압 레벨을 낮추도록 변형되어 실시될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더 회로
130: 컬럼 선택 회로
140: 라이트 드라이버 회로
150: 센싱 회로
160: 입출력 회로
180: 제어 로직

Claims

저항성 메모리 셀(resistive memory cell);
상기 저항성 메모리 셀의 일단에 연결되는 소스라인;
상기 저항성 메모리 셀의 타단에 연결되는 비트라인; 및
상기 소스라인과 비트라인에 연결된 센싱 회로를 포함하되,
상기 센싱 회로는,
상기 저항성 메모리 셀에 흐르는 리드 전류를 기초로 제1 전압 레벨로부터 제2 전압 레벨로 풀업되는 풀업 신호를 생성하고,
상기 리드 전류를 기초로 제3 전압 레벨로부터 제4 전압 레벨로 풀다운되는 풀다운 신호를 생성하고,
상기 풀업 신호와 풀다운 신호의 차이를 센싱하여 상기 저항성 메모리 셀에 저장된 데이터를 결정하는 저항성 메모리 장치.
제1항에 있어서,
상기 저항성 메모리 셀은 MRAM(Magnetic Random Access Memory) 셀을 포함하는 저항성 메모리 장치.
제2항에 있어서,
상기 리드 전류는 상기 소스라인으로부터 상기 MRAM 셀을 거쳐 상기 비트라인으로 흐르는 저항성 메모리 장치.
제1항에 있어서,
상기 센싱 회로는,
상기 풀업 신호가 상기 풀다운 신호보다 큰 것에 응답하여 상기 메모리 셀에 저장된 데이터를 제1 데이터로 결정하고,
상기 풀다운 신호가 상기 풀업 신호보다 큰 것에 응답하여 상기 메모리 셀에 저장된 데이터를 상기 제1 데이터와 다른 제2 데이터로 결정하는 저항성 메모리 장치.
제4항에 있어서,
상기 제1 데이터가 저장된 상기 저항성 메모리 셀의 저항 값은 상기 제2 데이터가 저장된 상기 저항성 메모리 셀의 저항 값보다 작은 저항성 메모리 장치.
제1항에 있어서,
상기 센싱 회로는,
상기 리드 전류를 증폭시킨 증폭된 리드 전류를 생성하는 커런트 미러 회로를 포함하고,
상기 풀업 신호와 상기 풀다운 신호는, 상기 증폭된 리드 전류를 기초로 생성되는 저항성 메모리 장치.
제1항에 있어서,
온도 변화에 따른 상기 리드 전류의 변동량이 미리 정한 임계값 이하가 되도록 상기 센싱 회로에 레귤레이팅 전압을 제공하는 온도 보상 회로를 더 포함하는 저항성 메모리 장치.
제1항에 있어서,
제1 데이터가 저장된 상기 저항성 메모리 셀에 흐르는 리드 전류를 기초로 생성된 상기 풀다운 신호의 상기 제4 전압 레벨과, 상기 제1 데이터와 다른 제2 데이터가 저장된 상기 저항성 메모리 셀에 흐르는 리드 전류를 기초로 생성된 상기 풀업 신호의 상기 제2 전압 레벨이 서로 동일하도록 상기 센싱 회로에 피드백 전압을 제공하는 공통 모드 피드백 회로를 더 포함하는 저항성 메모리 장치.
제8항에 있어서,
상기 피드백 전압이 상기 센싱 회로에 제공되면, 상기 풀업 신호는 상기 제1 전압 레벨로부터 상기 제2 전압 레벨보다 높은 제4 전압 레벨로 풀업되는 저항성 메모리 장치.
제1항에 있어서,
상기 저항성 메모리 셀은 워드 라인을 공유하는 제1 및 제2 저항성 메모리 셀을 포함하고,
상기 소스라인은, 상기 제1 저항성 메모리 셀의 일단에 연결되는 제1 소스라인과, 상기 제2 저항성 메모리 셀의 일단에 연결되는 제2 소스라인을 포함하고,
상기 비트 라인은, 상기 제1 저항성 메모리 셀의 타단에 연결되는 제1 비트라인과, 상기 제2 저항성 메모리 셀의 타단에 연결되는 제2 비트라인을 포함하고,
상기 센싱 회로는, 상기 제1 소스라인과 상기 제1 비트라인에 연결된 제1 센싱 회로와 상기 제2 소스라인과 상기 제2 비트라인에 연결된 제2 센싱 회로를 포함하고,
상기 제1 센싱 회로는,
상기 제1 저항성 메모리 셀에 흐르는 제1 리드 전류를 기초로 제1 전압 레벨로부터 제2 전압 레벨로 풀업되는 제1 풀업 신호를 생성하고,
상기 제1 리드 전류를 기초로 제3 전압 레벨로부터 제4 전압 레벨로 풀다운되는 제1 풀다운 신호를 생성하고,
상기 제1 풀업 신호와 제1 풀다운 신호의 차이를 센싱하여 상기 제1 저항성 메모리 셀에 저장된 데이터를 결정하고,
상기 제2 센싱 회로는,
상기 제2 저항성 메모리 셀에 흐르는 제2 리드 전류를 기초로 상기 제1 전압 레벨로부터 제5 전압 레벨로 풀업되는 제2 풀업 신호를 생성하고,
상기 제2 리드 전류를 기초로 상기 제3 전압 레벨로부터 제6 전압 레벨로 풀다운되는 제2 풀다운 신호를 생성하고,
상기 제2 풀업 신호와 제2 풀다운 신호의 차이를 센싱하여 상기 제2 저항성 메모리 셀에 저장된 데이터를 결정하는 저항성 메모리 장치.
제10항에 있어서,
상기 제1 저항성 메모리 셀은 제1 MRAM 셀을 포함하고,
상기 제2 저항성 메모리 셀은 제2 MRAM 셀을 포함하는 저항성 메모리 장치.
MRAM 셀;
상기 MRAM 셀의 일단에 연결되는 소스라인;
상기 MRAM 셀의 타단에 연결되는 비트라인; 및
상기 MRAM 셀에 저장된 데이터를 결정하는 센싱 회로를 포함하되,
상기 센싱 회로는,
상기 소스라인에 연결되고 상기 MRAM 셀에 흐르는 리드 전류를 미러링하여 제1 전류를 생성하는 제1 전류 미러 회로와,
상기 비트라인에 연결되고 상기 리드 전류를 미러링하여 제2 전류를 생성하는 제2 전류 미러 회로를 포함하고,
상기 센싱 회로는,
상기 제1 전류와 상기 제2 전류를 이용하여 상기 MRAM 셀에 저장된 데이터를 결정하는 저항성 메모리 장치.
제12항에 있어서,
상기 제1 전류는 상기 리드 전류를 N(N은 자연수)배 증폭한 전류이고,
상기 제2 전류는 상기 리드 전류를 상기 N배 증폭한 전류인 저항성 메모리 장치.
제13항에 있어서,
상기 센싱 회로는,
상기 제1 전류를 이용하여 풀업 신호를 생성하고,
상기 제2 전류를 이용하여 풀다운 신호를 생성하고,
상기 풀업 신호와 상기 풀다운 신호의 차이를 센싱하여 상기 저항성 메모리 셀에 저장된 데이터를 결정하는 저항성 메모리 장치.
제12항에 있어서,
상기 제1 전류 미러 회로 및 상기 MRAM 셀과 연결되는 레귤레이팅 트랜지스터; 및
제1 입력단에 제공되는 상기 리드 전류에 따라 변화하는 제1 전압과, 제2 입력단에 제공되는 상기 리드 전류에 무관한 제2 전압을 비교하여 레귤레이팅 전압을 생성하고, 생성된 레귤레이팅 전압을 상기 레귤레이팅 트랜지스터에 제공하는 비교기를 더 포함하는 저항성 메모리 장치.
제15항에 있어서,
제1 전압단과 상기 제1 입력단 사이에 연결되는 제1 저항;
상기 제2 전류 미러 회로와 연결되고, 상기 제1 저항과 제2 전압단 사이에 연결되는 제1 트랜지스터;
상기 제1 전압단과 상기 제2 입력단 사이에 연결되는 제2 저항; 및
상기 제2 저항과 상기 제2 전압단 사이에 연결되는 제3 저항을 더 포함하는 저항성 메모리 장치.
저항성 메모리 셀;
상기 저항성 메모리 셀의 일 단에 연결되고 레귤레이팅 전압이 제공되는 레귤레이팅 트랜지스터;
제1 전압이 제공되는 제1 전압단과 상기 레귤레이팅 트랜지스터 사이에 연결된 제1 트랜지스터;
게이트 전극이 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 드레인에 연결된 제2 트랜지스터;
상기 제2 트랜지스터와 상기 제1 전압보다 작은 제2 전압이 제공되는 제2 전압단 사이에 연결된 제1 저항;
상기 저항성 메모리 셀의 타단과 상기 제2 전압단 사이에 연결된 제3 트랜지스터;
게이트 전극이 상기 제3 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 드레인에 연결된 제4 트랜지스터; 및
상기 제4 트랜지스터와 상기 제1 전압단 사이에 연결된 제2 저항을 포함하는 저항성 메모리 장치.
제17항에 있어서,
상기 제1 저항과 상기 제2 저항의 저항 값은 서로 동일한 저항성 메모리 장치.
제17항에 있어서,
제1 입력단과 제2 입력단을 포함하는 비교기;
제3 전압단과 상기 제1 입력단 사이에 연결되는 제3 저항;
게이트 전극이 상기 제3 및 제4 트랜지스터의 게이트 전극과 연결되고, 상기 제1 저항과 상기 제2 전압단 사이에 연결되는 제5 트랜지스터;
상기 제3 전압단과 상기 제2 입력단 사이에 연결되는 제4 저항; 및
상기 제4 저항과 상기 제2 전압단 사이에 연결되는 제5 저항을 더 포함하고,
상기 비교기는,
상기 제1 입력단에 제공되는 리드 전류에 따라 변화하는 제1 전압과, 상기 제2 입력단에 제공되는 상기 리드 전류에 무관한 제2 전압을 비교하여 상기 레귤레이팅 전압을 생성하는 저항성 메모리 장치.
제17항에 있어서,
상기 제1 전압단과 상기 제1 저항 사이에서 상기 제2 트랜지스터와 병렬 연결되고, 게이트 전극에 피드백 전압이 제공되는 제5 트랜지스터를 더 포함하고,
상기 피드백 전압은,
제1 데이터가 저장된 제1 저항성 메모리 셀에 흐르는 제1 리드 전류를 기초로 생성된 풀다운 신호와, 상기 제1 데이터와 다른 제2 데이터가 저장된 제2 저항성 메모리 셀에 흐르는 제2 리드 전류를 기초로 생성된 풀업 신호를 비교하여 생성되는 저항성 메모리 장치.