CN114242135A - 电阻存储器装置以及读取电阻存储器装置中数据的方法 - Google Patents

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Abstract

本公开涉及了电阻存储器装置以及读取电阻存储器装置中数据的方法。电阻存储器装置包括电阻存储器单元、被连接到电阻存储器单元的一端的源线、被连接到电阻存储器单元的另一端的位线、以及被连接到源线和位线的感测电路。感测电路被配置为基于流过电阻存储器单元的读取电流生成从第一电压电平上拉到第二电压电平的上拉信号，基于读取电流生成从第三电压电平下拉到第四电压电平的下拉信号，以及基于所生成的上拉信号和所生成的下拉信号之间的差来确定存储在电阻存储器单元中的数据。

Description

电阻存储器装置以及读取电阻存储器装置中数据的方法
技术领域
本公开涉及电阻存储器装置以及读取电阻存储器装置中数据的方法。
背景技术
随机存取存储器(RAM)可包括易失性存储器和非易失性存储器。易失性存储器在每次断电时丢失存储在其中的信息，而非易失性存储器即使在存储器断电时也可保留存储在其中的数据。
非易失性存储器可包括根据存储器单元(memory cell)的电阻变化存储数据的电阻存储器。自旋转矩转移磁随机存取存储器(spin torque transfer-magnetic randomaccess memory，STT-MRAM)是一种非易失性存储器，可以通过感测磁隧道结(magnetictunneling junction，MTJ)的电阻状态来读取存储在存储器单元中的数据。为了读取存储在存储器单元中的数据，已经提出了各种读取电路。然而，存储器单元的读取条件可能有许多限制，或者存储器单元阵列的尺寸可能根据感测操作的特性不可避免地增加。因此，为了解决这个问题进行了研究。
公开内容
提供了一种电阻存储器装置，其在使存储装置小型化的同时具有改进的感测可靠性。
提供了一种用于读取电阻存储器装置中的数据的方法，该方法在使存储装置小型化的同时具有改进的感测可靠性。
附加方面将在下面的描述中部分阐述，并且部分地将从描述中显而易见，或者可以通过所呈现的实施例的实践来学习。
根据实施例，提供了一种电阻存储器装置，包括电阻存储器单元、被连接到电阻存储器单元的一端的源线、被连接到电阻存储器单元的另一端的位线以及被连接到源线和位线的感测电路。感测电路被配置为基于流过电阻存储器单元的读取电流生成从第一电压电平上拉到第二电压电平的上拉信号，基于读取电流生成从第三电压电平下拉到第四电压电平的下拉信号，以及基于所生成的上拉信号和所生成的下拉信号之间的差来确定存储在电阻存储器单元中的数据。
根据实施例，提供了一种电阻存储器装置，包括磁随机存取存储器(MRAM)单元、被连接到MRAM单元的一端的源线、被连接到MRAM单元的另一端的位线，以及感测电路，感测电路包括第一电流镜像电路和第二电流镜像电路，第一电流镜像电路被连接到源线并且被配置为镜像流过MRAM单元的读取电流以生成第一电流，第二电流镜像电路被连接到位线并且被配置为镜像读取电流以生成第二电流。感测电路被配置为使用所生成的第一电流和所生成的第二电流来确定存储在MRAM单元中的数据。
根据实施例，提供了一种电阻存储器装置，包括：电阻存储器单元；调节晶体管，被连接到电阻存储器单元的一端并被提供有调节电压；第一晶体管，被连接在提供有第一电压的第一电压端子和调节晶体管之间；第二晶体管，包括被连接到第一晶体管的栅极电极和被连接到第一晶体管的漏极的栅极电极；第一电阻器，被连接在第二晶体管和提供有小于第一电压的第二电压的第二电压端子之间；第三晶体管，被连接在电阻存储器单元的另一端和第二电压端子之间；第四晶体管，包括被连接到第三晶体管的栅极电极和被连接到第三晶体管的漏极的栅极电极；和第二电阻器，被连接在第四晶体管和第一电压端子之间。
根据实施例，提供了一种在电阻存储器装置中读取数据的方法，该方法包括：提供电阻存储器单元，该电阻存储器单元的一端被连接到源线并且另一端被连接到位线，基于流过电阻存储器单元的读取电流生成从第一电压电平上拉到第二电压电平的上拉信号，基于读取电流生成从第三电压电平下拉到第四电压电平的下拉信号，以及基于所生成的上拉信号和所生成的下拉信号之间的差来读取存储在所述电阻存储器单元中的数据。
附图说明
通过结合附图进行的以下描述，本公开实施例的上述和其他方面、特征和优点将更加明显，其中：
图1是用于描述根据实施例的非易失性存储器装置的图；
图2是用于描述根据实施例的存储器单元的图；
图3和4是用于描述根据图2的存储器单元的磁化方向存储的数据的图；
图5是描述根据实施例来设置存储器单元的参考电阻值的过程的图；
图6是根据实施例的非易失性存储器装置的电路图；
图7是图6的详细电路图；
图8和9是用于描述根据实施例的数据读取操作的图；
图10是根据实施例的非易失性存储器装置的电路图；
图11是用于描述图10的非易失性存储器装置的操作的图；
图12是根据实施例的非易失性存储器装置的电路图；
图13是图12的详细电路图；和
图14和15是用于描述图12的非易失性存储器装置的操作的图。
具体实施方式
在下文中，将参考附图描述本公开的实施例。
图1是用于描述根据实施例的非易失性存储器装置的图。
参照图1，非易失性存储器装置100可响应于来自主机200的请求来读取或写入数据。
非易失性存储器装置100可从主机200接收命令CMD和地址ADDR。命令CMD可包括读取命令、写入命令等。当主机200向非易失性存储器装置100发送读取命令时，非易失性存储器装置100可以向主机200提供从存储器单元阵列110读取的数据。
当主机200向非易失性存储装置100发送写入命令和要写入的数据DATA时，非易失性存储装置100可以将从主机200提供的数据DATA写入存储器单元阵列110。
非易失性存储器装置100可以包括存储器单元阵列110、地址解码器(addressdecoder，ADDR DEC)电路120、列选择电路130、写入驱动器(write driver，WD)电路140、感测电路(sensing circuit，SC)150、数据输入/输出(I/O)电路160和控制逻辑180。这样的配置是一个示例，根据实现目的，可以省略一些组件或者添加新组件。
存储器单元阵列110可以包括多个用于存储数据的非易失性存储器单元MC。存储器单元MC可以包括可变电阻元件，例如，磁隧道结(MTJ)，其电阻值对应于存储的数据值。
在实施例中，非易失性存储器装置100可被称为电阻存储器装置或电阻随机存取存储器(RRAM或ReRAM)装置。例如，非易失性存储器装置100的存储器单元阵列110可以包括诸如相变随机存取存储器(phase change random access memory，PRAM)或铁电随机存取存储器(ferroelectric random access memory，FRAM)的结构，或者可以包括磁随机存取存储器(MRAM)结构，诸如自旋转矩转移磁随机存取存储器(STT-MRAM)，自旋转矩转移磁化开关RAM(spin torque transfer magnetization switching RAM，自旋RAM)，或自旋动量转移RAM(spin momentum transfer RAM，SMT-RAM)。
在下文中，非易失性存储器装置100将被描述为例如电阻存储器，特别是MRAM，但是根据本公开的技术精神的实施例不限于此。
存储器单元阵列110可以包括一个或多个存储器单元MC，其中数据被写入。存储器单元阵列110可以包括被布置在多个字线WL和多个位线BL相互交叉的点处的存储器单元MC。稍后将描述这样的存储器单元的更详细描述。
在实施例中，存储器单元阵列110可包括一个或多个子存储器单元阵列，该子存储器单元阵列具有预定数量的存储器单元MC。也就是说，多个子存储器单元阵列(预定数量的存储器单元MC以及用于控制存储器单元MC的字线WL、源线SL和位线BL被布置在其中)被聚集以形成图示的存储器单元阵列110。
在实施例中，子存储器单元阵列可用作从主机200读取或写入数据DATA的单元。在实施例中，非易失性存储装置100可以以四个子存储器单元阵列为单位(例如，以存储库为单位)写入或读取数据。然而，实施例不限于此，并且可以根据需要进行各种修改和实现。
地址解码器电路120可以接收地址ADDR并将其解码成行地址和列地址。地址解码器电路120可以根据行地址从多个字线WL中选择一个。此外，在实施例中，地址解码器电路120可以将列地址传送到列选择电路130。例如，地址解码器电路120可以包括诸如行解码器、列解码器和地址缓冲器的组件。
列选择电路130可以通过位线和源线被连接到存储器单元阵列110，并且可以被连接到写入驱动器电路140和感测电路150。列选择电路130可以在控制逻辑180的控制下操作。列选择电路130可以被配置为从地址解码器电路120接收解码的列地址。
此外，列选择电路130可以使用解码的列地址选择位线和源线。例如，在写入操作期间，列选择电路130可以通过将所选择的位线BL和源线SL连接到数据线DL来将它们连接到写入驱动器电路140。在读取操作期间，列选择电路130可以将所选择的位线和源线连接到感测电路150。
写入驱动器电路140可在控制逻辑180的控制下操作。写入驱动器电路140可编程存储器单元MC，该存储器单元MC被连接到由列选择电路130选择的位线BL和源线SL，并被连接到由地址解码器120选择的字线WL。写入驱动器电路140可以根据从数据输入/输出电路160输入的数据生成电流或电压，并且可以将电流或电压输出到所选择的位线BL和源线SL。
在实施例中，写入驱动器电路140可包括用于将数据写入子存储器单元阵列中的存储器单元MC的局部写入驱动器、和用于向局部写入驱动器提供写入控制信号和/或写入数据的全局写入驱动器。
感测电路150可在控制逻辑180的控制下操作。感测电路150可包括用于感测存储器单元MC的读取电路，该感测存储器单元MC被连接到由列选择电路130所选择的位线BL和源线SL以及被连接到由地址解码器电路120所选择的字线WL。
读取电路可以通过感测流过所选择的位线BL和源线SL的电流或施加到所选择的位线BL和源线SL的电压来读取存储器单元MC。感测电路150可以将读取的数据输出到数据输入/输出电路160。
数据输入/输出电路160可在控制逻辑180的控制下操作。数据输入/输出电路160可将从外部输入的数据传输到写入驱动器电路140，并可将从感测电路150输入的数据输出到外部。
控制逻辑180可控制非易失性存储器装置100的整体操作。例如，控制逻辑180可控制地址解码器电路120、列选择电路130、写入驱动器电路140、感测电路150、数据输入/输出电路160等。控制逻辑180可响应于从外部输入的命令或控制信号来操作。
图2是用于描述根据实施例的存储器单元的图。图3和图4是描述根据图2的存储器单元的磁化方向存储的数据的图。
参照图2，存储器单元MC可以包括可变电阻元件MTJ和单元晶体管CT。单元晶体管CT的栅极电极可以被连接到字线WL。单元晶体管CT的一个电极可以通过可变电阻元件MTJ被连接到位线BL。另外，单元晶体管CT的另一电极可以被连接到源线SL。
在实施例中，字线WL的延伸方向和源线SL的延伸方向可以相同，但实施例不限于此。在其它实施例中，字线WL的延伸方向和位线BL的延伸方向可以相互垂直，但实施例不限于此。
可变电阻元件MTJ可包括自由层L1、固定层L3和位于其间的阻挡层L2。固定层L3的磁化方向可以是固定的，并且根据条件，自由层L1的磁化方向可以与固定层L3的磁化方向相同或相反。为了固定固定层L3的磁化方向，可变电阻元件MTJ还可以包括反铁磁层。
在实施例中，自由层L1可包括具有可变磁化方向的材料。自由层L1的磁化方向可以通过从存储器单元MC的外部或内部提供的电或磁因子来改变。自由层L1可包括铁磁性材料(包括钴(Co)、铁(Fe)或镍(Ni)的任何一种或任何组合)。例如，自由层L1可包括从FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12组成的组中选择的至少一种。
阻挡层L2的厚度可以小于自旋扩散距离。阻挡层L2可包括非磁性材料。例如，阻挡层L2可以包括从镁(Mg)、钛(Ti)、铝(Al)、镁锌(MgZn)和镁硼(MgB)的氧化物以及钛(Ti)和钒(V)的氮化物组成的组中选择的至少一种。
固定层L3可以具有由反铁磁层固定的磁化方向。另外，固定层L3可包括铁磁性材料。例如，固定层L3可包括从CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12组成的组中选择的至少一种。
在实施例中，反铁磁层可包括反铁磁材料。例如，反铁磁层可以包括从PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和Cr组成的组中选择的至少一个。
在存储器单元MC上的读取操作期间，可以向字线WL提供高电平(例如，逻辑高电平)的电压。此时，单元晶体管CT可以响应于字线WL的电压而导通。另外，为了测量可变电阻元件MTJ的电阻值，读取电流IREAD可以在从位线BL朝向源线SL的方向上或者在从源线SL朝向位线BL的方向上提供。存储在可变电阻元件MTJ中的数据可以根据测量的电阻值来确定。
可变电阻元件MTJ的电阻值根据自由层L1的磁化方向而变化。当读取电流IREAD被提供给可变电阻元件MTJ时，数据电压根据可变电阻元件MTJ的电阻值被输出。由于读取电流IREAD的强度远小于写入电流的强度，所以自由层L1的磁化方向不会由于读取电流IREAD而改变。
同时参考图3，在实施例中，可变电阻元件MTJ中自由层L1的磁化方向和固定层L3的磁化方向可以彼此平行(p)。在这种情况下，可变电阻元件MTJ具有低电阻值Rp。在这种情况下，例如，可以将数据确定为“0”。
相比之下，同时参考图4，在实施例中，可变电阻元件MTJ中自由层L1的磁化方向与固定层L3的磁化方向反平行(ap)。在这种情况下，可变电阻元件MTJ具有高电阻值Rap。在这种情况下，例如，可以将数据确定为“1”。
在图2中，可变电阻元件MTJ的自由层L1和固定层L3被示为水平磁性元件，但实施例不限于此。在其它实施例中，自由层L1和固定层L3可以以垂直磁性元件的形式提供。
图5是描述根据实施例设置存储器单元的参考电阻值的过程的图。
参照图5，可以在第一电阻值Rp和第二电阻值Rap之间确定用于确定数据“0”和数据“1”的参考电阻值。这里，当可变电阻元件MTJ的自由层L1的磁化方向与其固定层L3的磁化方向平行(p)时，第一电阻值Rp对应于存储器单元MC的电阻值。当可变电阻元件MTJ的自由层L1的磁化方向与其固定层L3的磁化方向反平行(ap)时，第二电阻值Rap对应于存储器单元MC的电阻值。当用于确定存储在存储器单元中的数据的参考电压或参考电流被设计为适当地反映参考电阻值时，存储在存储器单元中的数据可以被可靠地读取。
图6是根据实施例的非易失性存储器装置的电路图。
参照图6，列选择电路130可以包括多个列选择元件SLS0、BLS0、SLS1和BLS1，并且感测电路150可以包括多个差分电压发生器DVG0和DVG1以及多个感测放大器SA0和SA1。
多个差分电压发生器DVG0和DVG1以及多个感测放大器SA0和SA1可以用作读取存储被布置在相应列中的存储器单元MC中的数据的读取电路。
差分电压发生器DVG0可以基于流过被连接到源线SL0和位线BL0的存储器单元MC的电流来生成电压VOUTD和电压VOUTB。
在列选择元件SLS0和BLS0被导通之后，差分电压发生器DVG0可以基于流过被连接到源线SL0和位线BL0的存储器单元MC中的被连接到所选字线(例如，WL0)的存储器单元MC的可变电阻元件MTJ的电流，来生成电压VOUTD和电压VOUTB。
这里，电压VOUTD和电压VOUTB可以是差分电压。当基于流过可变电阻元件MTJ的电流，电压VOUTD从参考电压VSS增加ΔV时，基于流过可变电阻元件MTJ的电流，电压VOUTB从参考电压VDD减少ΔV。
从差分电压发生器DVG0生成的电压VOUTD和VOUTB可提供给感测放大器SA0，并且感测放大器SA0可将电压VOUTD与电压VOUTB进行比较并生成输出电压VOUT0。
当存储在存储器单元MC中的数据是第一数据(例如，“0”)时，感测放大器SA0输出第一电压作为输出电压VOUT0，使得感测电路150可以读取存储在存储器单元MC中的数据作为第一数据(例如，“0”)。此外，当存储在存储器单元MC中的数据是第二数据(例如，“1”)时，感测放大器SA0输出第二电压作为输出电压VOUT0，使得感测电路150可以读取存储在存储器单元MC中的数据作为第二数据(例如“1”)。
差分电压发生器DVG1可以基于流过被连接到源线SL1和位线BL1的存储器单元MC的电流来生成电压VOUTD和电压VOUTB。
在列选择元件SLS1和BLS1导通之后，差分电压发生器DVG1可以基于流过被连接到源线SL1和位线BL1的存储器单元MC中的被连接到所选字线(例如，WL1)的存储器单元MC的可变电阻元件MTJ的电流，来生成电压VOUTD和电压VOUTB。
从差分电压发生器DVG1生成的电压VOUTD和VOUTB可被提供给感测放大器SA1，并且感测放大器SA1可将电压VOUTD与电压VOUTB进行比较并生成输出电压VOUT1。
当存储在存储器单元MC中的数据是第一数据(例如，“0”)时，感测放大器SA1输出第一电压作为输出电压VOUT1，使得感测电路150可以读取存储在存储器单元MC中的数据作为第一数据(例如，“0”)。此外，当存储在存储器单元MC中的数据是第二数据(例如，“1”)时，感测放大器SA1输出第二电压作为输出电压VOUT1，使得感测电路150可以读取存储在存储器单元MC中的数据作为第二数据(例如“1”)。
尽管在图6中仅示出了两条源线SL0和SL1以及两条位线BL0和BL1，但是源线和位线的数目可以以比所示的数目更大的数目被提供。另外，列选择元件、差分电压发生器和感测放大器也可以以比所示的数目更大的、与源线和位线的数目相对应的数目被提供。
参照图6，在布置在存储器单元阵列110中的存储器单元MC之间没有提供用于读取存储在存储器单元MC中的数据的参考存储器单元。在实施例中，存储器单元阵列110中的存储器单元MC可以，例如按照第一存储器单元、第一参考存储器单元、第二存储器单元、第二参考存储器单元、第三存储器单元等的顺序，与参考存储器单元交替布置。或者，在存储器单元MC之间不提供参考存储器单元。此外，在根据本公开的技术精神的存储装置中，当读取存储在存储器单元MC中的数据时，不使用在存储器单元MC之间提供的参考存储器单元的数据。
因此，与在存储器单元MC之间提供参考存储器单元的存储器装置相比，根据本公开的技术精神的存储器装置可以具有更小的尺寸。稍后将描述根据本公开的技术精神读取存储装置中存储在存储器单元MC中的数据的方法。
图7是图6的详细电路图。
在下文中，将通过例示被连接到源线SL0和位线BL0的差分电压发生器DVG0来更详细地描述感测电路150。然而，以下描述也可应用于包括在感测电路150中的另一差分电压发生器(例如，DVG1)。
参考图7，差分电压发生器DVG0可以包括第一电流镜像电路和第二电流镜像电路。
第一电流镜像电路可以包括晶体管P0和晶体管P1，并且第二电流镜像电路可以包括晶体管N0和晶体管N1。
晶体管P1的尺寸可以是晶体管P0尺寸的N倍(N是自然数)，晶体管N1的尺寸可以是晶体管N0尺寸的N倍。
第一电流镜像电路可以被连接到源线SL0，可以镜像流过存储器单元MC的可变电阻元件MTJ的读取电流IREAD，并且可以将其放大N倍以生成放大的读取电流IA。此外，可以从放大的读取电流IA和电阻器ROUT生成与放大的读取电流IA成比例的电压VOUTD。
随着读取电流IREAD的幅度的增加，电压VOUTD的电压电平可以从参考电压VSS的电压电平进一步增加。在实施例中，参考电压VSS可以是例如接地电压，但实施例不限于此。
第二电流镜像电路可以被连接到位线BL0，可以镜像流过存储器单元MC的可变电阻元件MTJ的读取电流IREAD，并且可以将其放大N倍以生成放大的读取电流IA。此外，可以从放大的读取电流IA和电阻器ROUT生成与放大的读取电流IA成比例的电压VOUTB。
随着读取电流IREAD的幅度增加，电压VOUTB的电压电平可能会比参考电压VDD的电压电平进一步降低。在实施例中，参考电压VDD例如可以是具有大于接地电压的电压值的电源电压，但实施例不限于此。
差分电压发生器DVG0可包括晶体管NREG。晶体管NREG可以作为调节晶体管来操作，该调节晶体管根据提供给栅极电极的调节电压VREG来调节流过存储器单元MC的读取电流IREAD的幅度。
晶体管NREG可以随着调节电压VREG的增加而增加读取电流IREAD，并且可以随着调节电压VREG的降低而降低读取电流IREAD。
在下文中，将进一步参考图8和图9描述根据实施例的非易失性存储器装置的数据读取操作。
图8和9是用于描述根据实施例的数据读取操作的图。
首先，参考图7，在存储器单元MC上的读取操作中，源线SL0的电压VSL可如以下等式1所示计算：
VSL＝VDD–VTHP–VDSN……………等式1
其中VTHP是晶体管P0的阈值电压，VDSN是晶体管NREG的阈值电压。
此外，在存储器单元MC上的读取操作中，位线BL0的电压VBL可按如以下等式2所示计算：
VBL＝VTHN……………等式2
其中VTHN是晶体管N0的阈值电压。
如上所述，由于源线SL0的电压VSL和位线BL0的电压VBL之间的电压差，读取电流IREAD可以从源线SL0流向位线BL0。读取电流IREAD可以通过存储器单元MC从源线SL0流到位线BL0，并且流过存储器单元MC(存储器单元MC的可变电阻元件MTJ)的读取电流IREAD的幅度可以如以下等式3中所示计算：
IREAD＝(VSL–VBL)/(RMTJ+RCT)……………等式3
其中RMTJ是可变电阻元件MTJ的电阻值，并且RCT是晶体管CT的电阻值。
即，当可变电阻元件MTJ的电阻值小(例如，当可变电阻元件MTJ具有低电阻值Rp并且存储数据“0”)时，读取电流IREAD的幅度大，并且当可变电阻元件MTJ的电阻值大(例如，当可变电阻元件MTJ具有高电阻值Rap并且存储数据“1”)时，读取电流IREAD的幅度小。
当忽略漏电流等时，与读取电流IREAD相同幅度的电流流过晶体管P0和晶体管N0。流过晶体管P0和晶体管N0的读取电流IREAD可以被电流镜像电路镜像和放大N倍，以转换为放大的读取电流IA。
与读取电流IREAD类似，当可变电阻元件MTJ的电阻值小时，放大的读取电流IA的幅度大，并且当可变电阻元件MTJ的电阻值大时，放大的读取电流IA的幅度小。
因此，如图8所示，当存储器单元MC的可变电阻元件MTJ具有低电阻值Rp时(即，当“0”被存储在存储器单元MC中时)，电压VOUTD从电压电平VSS上升到上拉了ΔV1的电压电平(即，上拉信号被生成)，并且电压VOUTB从电压电平VDD下降到下拉了ΔV1的电压电平(即，下拉信号被生成)。
相反，如图9所示，当存储器单元MC的可变电阻元件MTJ具有高电阻值Rap时(即，当“1”被存储在存储器单元MC中时)，电压VOUTD从电压电平VSS上升到上拉了ΔV2的电压电平(即，上拉信号被生成)，并且电压VOUTB从电压电平VDD下降到下拉了ΔV2的电压电平(即，下拉信号被生成)。
如上所述，因为当存储器单元MC的可变电阻元件MTJ具有低电阻值Rp时的读取电流IREAD的幅度大于当存储器单元MC的可变电阻元件MTJ具有高电阻值Rap时的读取电流IREAD的幅度，所以ΔV1大于ΔV2。
因此，当存储器单元MC的可变电阻元件MTJ具有低电阻值Rp时，电压VOUTD和电压VOUTB之间的差为正值，但是当存储器单元MC的可变电阻元件MTJ具有高电阻值Rap时，电压VOUTD和电压VOUTB之间的差为负值。
因此，如果通过比较感测放大器SA0(参见图6)中的电压VOUTD和电压VOUTB的大小而获得的输出电压VOUT0是正值，则感测电路150可以读取存储在存储器单元MC中的“0”，并且如果通过比较电压VOUTD和电压VOUTB的幅度而获得的输出电压VOUT0是负值，则感测电路150可以读取存储在存储器单元MC中的“1”。
如上所述，在根据实施例的非易失性存储装置100中，当读取存储在存储器单元MC中的数据时，不使用提供在存储器单元MC附近的参考存储器单元的数据。因此，不需要在存储器单元MC之间布置参考存储器单元，从而可以减小存储装置的尺寸。
此外，在根据实施例的非易失性存储器装置100中，从流过存储器单元MC的读取电流IREAD生成作为差分电压的电压VOUTD和电压VOUTB，并且通过比较电压VOUTD和电压VOUTB的大小来读取存储在存储器单元MC中的数据。因此，可以提高数据读取(感测)的可靠性。
图10是根据实施例的非易失性存储器装置的电路图。图11是用于描述图10的非易失性存储器装置的操作的图。
以下描述主要针对与上述实施例的区别。
参照图10，非易失性存储器装置2还包括温度补偿电路TCC。
温度补偿电路TCC可使根据温度变化的读取电流IREAD的波动量等于或小于预定阈值。温度补偿电路TCC可以生成调节电压VREGN，使得根据温度变化的读取电流IREAD的波动量等于或小于预定阈值，并且将调节电压VREGN提供给感测电路150。
温度补偿电路TCC可包括晶体管N2、多个电阻器R1和具有例如运算放大器(OPAMP)等的比较器COMP1。
一个电阻器R1和晶体管N2可以被连接在参考电压VINT和参考电压VSS之间，并且其他两个电阻器R1可以被连接在参考电压VINT和参考电压VSS之间。
比较器COMP1的正输入端子可被连接在一个电阻器R1和晶体管N2之间，比较器COMP1的负输入端子可被连接在其他两个电阻器R1之间。
这里，无论温度如何，都可以从参考电压VINT提供具有恒定幅度的电压。
参照图11，流过存储器单元MC的可变电阻元件MTJ的读取电流IREAD的幅度可根据温度而变化(参见图11中的虚线)。读取电流IREAD可以随着温度的升高而降低(参见图11中的虚线)。
当工作温度由于非易失性存储器装置2的驱动环境的突然变化而迅速变化时，电压VOUTD和电压VOUTB也可能在幅度上迅速变化，因此可能需要补偿该现象。
参照图10，由于晶体管N2，由其值随温度变化而改变的读取电流IREAD产生的电压被提供给比较器COMP1的正输入端子。另一方面，独立于温度变化的电压(例如，VINT/2)被提供给比较器COMP1的负输入端子。
当提供给正输入端子的电压大于提供给负输入端子的电压时，流过的读取电流IREAD小于参考值。因此，比较器COMP1增大调节电压VREGN(例如，输出电源电压VCC)，从而增大流过存储器单元MC的读取电流IREAD的幅度。
相反，当提供给正输入端子的电压小于提供给负输入端子的电压时，流过的读取电流IREAD多于参考值。因此，比较器COMP1降低调节电压VREGN(例如，输出接地电压)，从而降低流过存储器单元MC的读取电流IREAD的幅度。
根据温度补偿电路TCC的操作，如图11中的实线所示，在流过存储器单元MC的读取电流IREAD中，根据温度变化的读取电流IREAD的波动量可以等于或小于预定阈值。因此，可以提高非易失性存储器装置2的数据感测可靠性。
图12是根据实施例的非易失性存储器装置的电路图。图13是图12的详细电路图。
在下文中，可以省略与上述实施例重叠的描述，并且可以主要描述区别。
参照图12，非易失性存储器装置3还可以包括共模反馈电路CMFC。
共模反馈电路CMFC可以生成反馈电压VOUTFBP，该反馈电压VOUTFBP使得能够更可靠地执行上述感测操作，并且可以将生成的反馈电压VOUTFBP提供给感测电路150。
在实施例中，共模反馈电路CMFC可被布置在非易失性存储器装置3中与存储器单元阵列110无关的区域中，共模反馈电路CMFC可以用作感测电路150的一部分，并且可以与感测电路150分开被布置。
参考图13，共模反馈电路CMFC可以包括比较器COMP2，比较器COMP2包括例如OPAMP等。
比较器COMP2可以接收从流过被微调为微调存储器单元MCT1的低电阻值Rp的可变电阻元件MTJ的读取电流IREAD生成的电压VOUTB0，以及从流过被微调为微调存储器单元MCT2的高电阻值Rap的可变电阻元件MTJ的读取电流IREAD生成的电压VOUTD1，然后比较电压VOUTB0和电压VOUTD1。
具体地说，从流过被微调为低电阻值Rp的可变电阻元件MTJ的读取电流IREAD生成的电压VOUTB0可以被提供给比较器COMP2的负输入端子，并且，从流过被微调为高电阻值Rap的可变电阻元件MTJ的读取电流IREAD生成的电压VOUTD1可以被提供给比较器COMP2的正输入端子。
如果电压VOUTD1小于电压VOUTB0，则比较器COMP2输出接地电压(例如，“0”)作为反馈电压VOUTFBP，以导通被包括在差分电压发生器DVG0中的晶体管P2。因此，电压VOUTD的幅度增大。
相反，如果电压VOUTD1大于电压VOUTB0，则比较器COMP2输出电源电压(例如，“1”)作为反馈电压VOUTFBP，以关断被包括在差分电压发生器DVG0中的晶体管P2。因此，电压VOUTD的幅度不再增加。
在下文中，将进一步参考图14和图15更详细地描述根据实施例的非易失性存储器装置3的操作。
图14和图15是用于描述图12的非易失性存储器装置的操作的图。
如上所述，在根据实施例的非易失性存储器装置3中，如果通过比较感测放大器SA0(参见图12)中的电压VOUTD和电压VOUTB的幅度而获得的输出电压VOUT0是正值，感测电路150读取存储在存储器单元MC中的“0”。如果通过比较电压VOUTD和电压VOUTB的幅度而获得的输出电压VOUT0是负值，则感测电路150读取存储在存储器单元MC中的“1”。
然而，由于非易失性存储器装置3的制造工艺中的工艺变化或操作条件的严重变化，如果图8中的ΔV1值减小以允许电压VOUTD的增大的电压电平变得小于电压VOUTB的减小的电压电平，或者如果图9中的ΔV2值增大以允许电压VOUTD的增大的电压电平变得大于电压VOUTB的减小的电压电平，数据读取的可靠性可能降低。
因此，共模反馈电路CMFC可生成反馈电压VOUTFBP并将其提供给感测电路150，从而预先防止这样的故障。
如图14所示，当从流过被微调为微调存储器单元MCT2的高电阻值Rap的可变电阻元件MTJ的读取电流IREAD生成的电压VOUTD1的电压电平低于从流过被微调为微调存储器单元MCT1的低电阻值Rp的可变电阻元件MTJ的读取电流IREAD生成的电压VOUTB0的电压电平时，共模反馈电路CMFC可以降低反馈电压VOUTFBP的电压(例如，输出“0”)。因此，晶体管P2导通以增加电压VOUTD1。
如图15所示，共模反馈电路CMFC可以重复该过程，直到电压VOUTD1变得等于电压VOUTB0。当电压VOUTD1变得等于电压VOUTB0时，因为从比较器COMP2输出的反馈电压VOUTFBP不再改变，所以电压VOUTD1停止增加。
这样，当基于流过存储有数据“0”的可变电阻元件MTJ的读取电流IREAD生成的下拉信号的电压电平与基于流过存储有数据“1”的可变电阻元件MTJ的读取电流IREAD生成的上拉信号的电压电平相同时，可以提高数据读取操作的可靠性。因此，如果通过比较感测放大器SA0(参见图12)中的电压VOUTD和电压VOUTB的幅度而获得的输出电压VOUT0是正值，则感测电路150可以读取存储器单元MC中存储的“0”，并且如果通过比较电压VOUTD和电压VOUTB的幅度而获得的输出电压VOUT0是负值，则感测电路150可以读取存储在存储器单元MC中的“1”。
在上面，仅描述了根据电压VOUTB0的电压电平增加电压VOUTD1的电压电平的实施例，但实施例不限于此。在实施例中，当从流过被微调为微调存储器单元MCT2的高电阻值Rap的可变电阻元件MTJ的读取电流IREAD生成的电压VOUTD1的电压电平，低于从流过被微调为微调存储器单元MCT1的低电阻值Rp的可变电阻元件MTJ的读取电流IREAD生成的电压VOUTB0的电压电平时，共模反馈电路CMFC可以被修改并实现为通过生成另一反馈电压来降低电压VOUTB0的电压电平。
在结束详细描述时，本领域技术人员将理解，在不实质上脱离本公开的原则的情况下，可以对实施例进行一些变化和修改。因此，本公开的实施例仅在一般和描述性意义上使用，而不是出于限制的目的。

Claims (20)

1.一种电阻存储器装置，包括：
电阻存储器单元；
源线，被连接到电阻存储器单元的一端；
位线，被连接到电阻存储器单元的另一端；和
感测电路，被连接到源线和位线，并且被配置为：
基于流过电阻存储器单元的读取电流，生成从第一电压电平上拉到第二电压电平的上拉信号；
基于读取电流，生成从第三电压电平下拉到第四电压电平的下拉信号；以及
基于所生成的上拉信号和所生成的下拉信号之间的差来确定存储在电阻存储器单元中的数据。
2.根据权利要求1所述的电阻存储器装置，其中，电阻存储器单元包括磁随机存取存储器(MRAM)单元。
3.根据权利要求2所述的电阻存储器装置，其中，读取电流通过MRAM单元从源线流向位线。
4.根据权利要求1所述的电阻存储器装置，其中，感测电路还被配置为：
基于所生成的上拉信号大于所生成的下拉信号，确定存储在电阻存储器单元中的数据为第一数据；以及
基于所生成的下拉信号大于所生成的上拉信号，确定存储在电阻存储器单元中的数据为不同于第一数据的第二数据。
5.根据权利要求4所述的电阻存储器装置，其中，存储第一数据的电阻存储器单元的电阻值小于存储第二数据的电阻存储器单元的电阻值。
6.根据权利要求1所述的电阻存储器装置，其中，感测电路包括电流镜像电路，电流镜像电路被配置为放大读取电流，并且
其中，上拉信号和下拉信号是基于放大的读取电流生成的。
7.根据权利要求1所述的电阻存储器装置，还包括温度补偿电路，温度补偿电路被配置为向感测电路提供调节电压，使得根据温度变化的读取电流的波动量小于或等于预定阈值。
8.根据权利要求1所述的电阻存储器装置，还包括共模反馈电路，共模反馈电路被配置为向感测电路提供反馈电压，使得基于流过存储有第一数据的电阻存储器单元的读取电流而生成的下拉信号的第四电压电平与基于流过存储有不同于第一数据的第二数据的电阻存储器单元的读取电流而生成的上拉信号的第二电压电平相同。
9.根据权利要求8所述的电阻存储器装置，其中，基于提供给感测电路的反馈电压，上拉信号从第一电压电平被上拉到高于第二电压电平的第四电压电平。
10.根据权利要求1所述的电阻存储器装置，其中，电阻存储器单元包括共享字线的第一电阻存储器单元和第二电阻存储器单元，
其中，源线包括被连接到第一电阻存储器单元的一端的第一源线，和被连接到第二电阻存储器单元的一端的第二源线，
其中，位线包括被连接到第一电阻存储器单元的另一端的第一位线，和被连接到第二电阻存储器单元的另一端的第二位线，
其中，感测电路包括被连接到第一源线和第一位线的第一感测电路，和被连接到第二源线和第二位线的第二感测电路，
其中，第一感测电路被配置为：
基于流过第一电阻存储器单元的第一读取电流，生成从第一电压电平上拉到第二电压电平的第一上拉信号；
基于第一读取电流，生成从第三电压电平下拉到第四电压电平的第一下拉信号；以及
基于所生成的第一上拉信号和所生成的第一下拉信号之间的差来确定存储在第一电阻存储器单元中的数据，以及
其中，第二感测电路被配置为：
基于流过第二电阻存储器单元的第二读取电流，生成从第一电压电平上拉到第五电压电平的第二上拉信号；
基于第二读取电流，生成从第三电压电平下拉到第六电压电平的第二下拉信号；以及
基于所生成的第二上拉信号和所生成的第二下拉信号之间的差来确定存储在第二电阻存储器单元中的数据。
11.根据权利要求10所述的电阻存储器装置，其中，第一电阻存储器单元包括第一磁随机存取存储器(MRAM)单元，以及
其中，第二电阻存储器单元包括第二MRAM单元。
12.一种电阻存储器装置，包括：
磁随机存取存储器(MRAM)单元；
源线，被连接到MRAM单元的一端；
位线，被连接到MRAM单元的另一端；和
感测电路，包括：
第一电流镜像电路，被连接到源线，并且被配置为镜像流过MRAM单元的读取电流以生成第一电流；和
第二电流镜像电路，被连接到位线，并且被配置为镜像读取电流以生成第二电流，
其中，感测电路被配置为使用所生成的第一电流和所生成的第二电流来确定存储在MRAM单元中的数据。
13.根据权利要求12所述的电阻存储器装置，其中，通过将读取电流放大N倍来生成第一电流，N为自然数，且
其中，通过将读取电流放大N倍来生成第二电流。
14.根据权利要求12所述的电阻存储器装置，其中，感测电路还被配置为：
使用第一电流来生成上拉信号；
使用第二电流来生成下拉信号；以及
基于所生成的上拉信号和所生成的下拉信号之间的差来确定存储在MRAM单元中的数据。
15.根据权利要求12所述的电阻存储器装置，还包括：
调节晶体管，被连接到第一电流镜像电路和MRAM单元；和
比较器，被配置为：
通过将提供给比较器的第一输入端子的第一电压与提供给比较器的第二输入端子的第二电压进行比较来生成调节电压，第一电压根据读取电流而变化，并且第二电压独立于读取电流；以及
向调节晶体管提供所生成的调节电压。
16.根据权利要求15所述的电阻存储器装置，还包括：
第一电阻器，被连接在第一电压端子和第一输入端子之间；
第一晶体管，被连接到第二电流镜像电路并且被连接在第一电阻器和第二电压端子之间；
第二电阻器，被连接在第一电压端子和第二输入端子之间；和
第三电阻器，被连接在第二电阻器和第二电压端子之间。
17.一种电阻存储器装置，包括：
电阻存储器单元；
调节晶体管，被连接到电阻存储器单元的一端并被提供有调节电压；
第一晶体管，被连接在提供有第一电压的第一电压端子和调节晶体管之间；
第二晶体管，包括被连接到第一晶体管的栅极电极和被连接到第一晶体管的漏极的栅极电极；
第一电阻器，被连接在第二晶体管和提供有小于第一电压的第二电压的第二电压端子之间；
第三晶体管，被连接在电阻存储器单元的另一端和第二电压端子之间；
第四晶体管，包括被连接到第三晶体管的栅极电极和被连接到第三晶体管的漏极的栅极电极；和
第二电阻器，被连接在第四晶体管和第一电压端子之间。
18.根据权利要求17所述的电阻存储器装置，其中，第一电阻器的电阻值等于第二电阻器的电阻值。
19.根据权利要求17所述的电阻存储器装置，还包括：
比较器，包括第一输入端子和第二输入端子；
第三电阻器，被连接在第三电压端子和第一输入端子之间；
第五晶体管，包括被连接到第三晶体管的栅极电极的栅极电极和被连接到第四晶体管的栅极电极的栅极电极，第五晶体管被连接在第一电阻器和第二电压端子之间；
第四电阻器，被连接在第三电压端子和第二输入端子之间；和
第五电阻器，被连接在第四电阻器和第二电压端子之间，
其中，比较器被配置为通过将提供给第一输入端子的第一电压与提供给第二输入端子的第二电压进行比较来生成调节电压，第一电压根据读取电流而变化，并且第二电压独立于读取电流。
20.根据权利要求17所述的电阻存储器装置，还包括：
第五晶体管，其与第二晶体管并联并被连接在第一电压端子和第一电阻器之间，第五晶体管包括向其提供反馈电压的栅极电极；和
比较器，比较器被配置为通过将基于流过存储有第一数据的第一电阻存储器单元的第一读取电流而生成的下拉信号与基于流过存储有不同于第一数据的第二数据的第二电阻存储器单元的第二读取电流而生成的上拉信号，来生成反馈电压。
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