KR20100138825A - 불휘발성 메모리의 기록 방법 및 불휘발성 메모리 - Google Patents

불휘발성 메모리의 기록 방법 및 불휘발성 메모리 Download PDF

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Abstract

본 발명은, 정보의 기록을 위한 전원과 접속된 저항 변화를 가지는 정보 기억 소자에 대해서 전기적으로 정보의 기록을 행하는 기록 회로를 포함하는 불휘발성 메모리의 기록 방법에 관한 것으로, 이 방법은 상기 기록 회로가, 상기 정보 기억 소자에 대해서 해당 기록 회로의 출력 임피던스가 상기 정보 기억 소자의 저저항 상태의 저항값보다도 큰 상태에서 상기 저저항 상태의 정보를 기록하는 단계와, 상기 기록 회로가, 상기 정보 기억 소자에 대해서 해당 기록 회로의 출력 임피던스가 상기 정보 기억 소자의 고저항 상태의 저항값보다도 작은 상태에서 상기 고저항 상태의 정보를 기록하는 단계를 포함한다.

Description

불휘발성 메모리의 기록 방법 및 불휘발성 메모리{RECORDING METHOD OF NONVOLATILE MEMORY AND NONVOLATILE MEMORY}
본 발명은, 예를 들면 저항 변화를 가지는 자성체 등을 정보 기억 소자{memory device}로서 이용한 불휘발성 메모리 및 기록 방법에 관한 것이다.
컴퓨터 등의 정보 기기에서는, 랜덤 액세스 메모리(RAM：Random Access Memory)로서 동작이 고속이고 고밀도인 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다. 그러나, DRAM은 전원을 끄면 기록한 정보가 사라져 버리는 휘발성 메모리이기 때문에, 정보가 사라지지 않는 불휘발성 메모리가 요망되고 있다.
그래서, 불휘발성 메모리의 후보로서, 자성체의 자화를 이용해서 정보를 기록하는 자기저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory: MRAM)가 주목받고 있다.
MRAM은, 정보를 기억하는 미소한 정보 기억 소자가 규칙적으로 배치되고, 그의 각각에 액세스할 수 있도록 배선되어 있으며, 이 배선은 예를 들면 워드선 및 비트선을 설치한 구조를 가지고 있다. 각각의 정보 기억 소자는, 정보를 강자성체의 자화 방향으로서 기억시키는 기억층을 가지고서 구성된다.
그리고, 정보 기억 소자에는, 이른바 자기 터널 접합(Magnetic Tunnel JunctionL: MTJ)을 이용한 구조를 채용하는 자기 기억 소자가 이용되고 있다. 자기 터널 접합은, 상술한 기억층과 터널 절연막(비자성 스페이서 막)과, 자화 방향이 고정된 자화 고정층으로 구성된다. 자화 고정층의 자화 방향은, 예를 들면 반강자성{反强磁性; antiferromagnetic} 층을 설치하는 것에 의해 고정할 수가 있다.
이와 같은 구조에서는, 기억층의 자화 방향과, 자화 고정층의 자화 방향과이 이루는 각도에 따라서, 터널 절연막을 흐르는 터널 전류에 대한 저항값이 변화하는 터널 자기저항 효과를 일으킨다. 이 터널 자기저항 효과를 이용해서, 정보의 판독출력{讀出; readout}을 행할 수가 있다. 이 저항값의 크기{magnitude}는, 기억층의 자화 방향과 자화 고정층의 자화 방향이 반평행일 때 최대값을 취하고, 평행일 때 최소값을 취한다.
정보 기억 소자에 정보를 기억시키는(이하, "정보의 기입{書入; writting}" 또는 "기입"이라고 약칭하는 경우가 있다) 방법은, 이하와 같이 행해진다. 즉, 정보 기억 소자의 상하에 직교해서 배치된 워드선 및 비트선의 양쪽에 전류를 흐르게하는 것에 의해 발생하는 합성 전류 자계에 의해, 정보 기억 소자의 기억층의 자화 방향을 저저항 상태와 고저항 상태 사이에서 전환{切替}한다. 그리고, 적어도 이 2개의 저항값의 차를 이용해서 정보의 기입을 행한다. 일반적으로는, 정보의 기입시에 자화 방향(자화 상태)의 차를, "0"정보와 "1"정보에 각각 대응시켜서 정보 기억 소자에 기억시킨다. 이와 같이 강자성체로 이루어지는 기억층의 자화 방향을 반전시키는 것에 의해, "0"정보와 "1"정보를 기입하기 때문에, 고속이고 또한 거의 무한(〉1015회)의 리라이트{書換; rewriting}가 가능하다.
한편, 기입된 정보의 판독출력(이하, "정보의 판독출력" 또는 "판독출력"이라고 약칭하는 경우가 있다)은 이하와 같이 행해진다. 즉, 트랜지스터 등의 소자를 이용해서 메모리 셀의 선택을 행하고, 정보 기억 소자의 터널 자기저항 효과를 이용해서, 기억층의 자화 방향의 차를 전압 신호의 차로서 검출한다. 이것에 의해, 기입된 정보를 검지할 수가 있다.
그러나, MRAM에서는, 정보 기억 소자마다 기입용의 어드레스 배선과 판독출력용의 어드레스 배선을 필요로 하기 때문에, 구조적으로 메모리 셀의 미세화가 곤란했다. 또, 일단 기입된 정보를 리라이트하기 위해서, 비교적 큰 전류 자계를 발생시킬 필요가 있어, 어드레스 배선에 어느 정도 큰(예를 들면 수㎃∼수십㎃) 전류를 흐르게 하지 않으면 안된다. 그러므로, 소비 전력이 커져 버린다. 또, 정보 기억 소자의 미세화에 따라서, 어드레스 배선도 가늘어져, 충분한 전류를 흐르게하는 것이 어려워지거나, 보자력이 커지기 때문에 필요한 전류 자계가 증대해서, 소비 전력이 증가해 버리거나 하는 일이 있다.
그래서, 전류 자계에 의하지 않고, 보다 적은 전류로 자화 반전을 가능하게 해서 정보를 기억시키는 것으로서 스핀 트랜스퍼("스핀 주입 토크"라고도 불린다)에 의한 자화 반전을 이용하는 구성으로 한 메모리가 주목받고 있다. 스핀 트랜스퍼에 의한 자화 반전이란, 자성체 속을 통과해서 스핀편극한 전자를, 다른 자성체에 주입하는 것에 의해, 다른 자성체에서 자화 반전을 일으키게하는 것이다(예를 들면, 일본공개특허공보{特開}2003-17782호 및, F. J. Albert　et　al. , Applied　Physics.　Letters. Vol. 77, 2002년, p.3809 참조).
이 현상은, 자화 방향이 고정된 자성층(자화 고정층)을 통과한 스핀편극 전자가, 자화 방향이 고정되지 않은 다른 자성층(자화 자유층)에 진입할 때에, 이 자성층의 자화에 토크를 부여한다. 그리고, 어떤{임의의} 임계값{threshold level} 이상의 전류를 다른 자성체에 흐르게 하면, 자성층(자화 자유층)의 자화 방향을 반전시킬 수가 있다.
예를 들면, 자화 고정층과 자화 자유층을 가지는 거대 자기저항 효과 소자(GMR 소자: Giant Magneto Resistive Head)나 자기 터널 접합 소자(MTJ 소자)에 대해서, 그의 막면에 수직인 방향으로 전류를 흐르게 한다. 이것에 의해, 이들 소자의 적어도 일부의 자성층의 자화 방향을 반전시킬 수가 있다.
그리고, 자화 고정층과 자화 자유층(기억층)을 가지는 정보 기억 소자를 구성하고, 정보 기억 소자에 흐르게 하는 전류의 극성을 바꾸는 것에 의해, 기억층의 자화 방향을 반전시켜 저저항 상태와 고저항 상태를 전환한다. 이 2개의 저항값의 차를 이용해서, "0"정보와 "1"정보와의 리라이트를 행한다.
한편, 기입된 정보의 판독출력은, 자화 고정층과 자화 자유층(기억층) 사이에 터널 절연층을 설치한 구성으로하는 것에 의해, MRAM과 마찬가지로 터널 자기 저항 효과를 이용할 수가 있다.
스핀 트랜스퍼에 의한 자화 반전은, 정보 기억 소자가 미세화되어도, 전류를 늘리지 않고 자화 반전을 실현할 수 있다는 이점을 가지고 있다.
자화 반전을 위해서 정보 기억 소자에 흐르게 하는 전류의 절대값은, 예를 들면 0.1㎛ 정도 스케일의 정보 기억 소자에서 1㎃ 이하이며, 게다가 정보 기억 소자의 체적에 비례해서 감소하기 때문에, 스케일링상 유리하다. 또, MRAM에서 필요했던 기억용 워드선이 불필요해지기 때문에, 메모리 셀의 구성이 단순하게 된다고 하는 이점도 있다.
이하, 스핀 트랜스퍼를 이용한 정보 기억 소자를 스핀 MRAM(Spin transfer Random Access Memory)라고 부른다. 또, 스핀 트랜스퍼를 일으키는 스핀 편극 전자류{電子流}를 스핀 주입 전류(Spin injection current)라고 부른다. 스핀 MRAM은, 고속이고 리라이트 회수가 거의 무한대라고 하는 MRAM의 이점을 유지한 채로, 저소비 전력화, 대용량화를 가능하게 한 불휘발성 메모리로서 큰 기대가 모아지고 있다.
또, 얇은 산화물을 전극 사이에 끼우고, 산화물에 전계를 인가하는 것에 의해서, 산화물 상태를 변화시켜서 기록을 행하고, 전극 사이의 전기 저항을 변화시키는 RRAM(Resistance RAM)라고 불리는 것도 개발되어 있다(예를 들면, 일본공개특허공보2004-363604호 참조).
이와 같은 정보를 자기적, 전기적 혹은 구조적인 변화로서 장기간 보존가능한 정보 기억 소자가 집적된 불휘발성 메모리는, 주로 2개의 기구를 구비하고 있다. 그것은 정보 기억 소자에 전기적 정보의 기록을 행하는 기구와, 또 저장된 정보를 전기적으로 저저항 상태와 고저항 상태의 적어도 2개의 저항값의 차로서 판독출력하는 기구이다. 전압을 인가함으로써 저{低}평행 자화 상태와 반{反}평행 자화 상태의 2개의 포텐셜 차가 줄어들고, 어떤 순간에 자화의 변화(반전)가 일어난다.
한편, 스핀 MRAM이나 RRAM 등의 저항 변화를 수반하는 불휘발성 메모리에서는 정보의 기입을 행하기 위해서, 정보 기억 소자의 적층 방향으로 기입 전류를 흐르게 한다. 그 때, 정보 기억 소자를 구성하는 1㎛ 정도의 얇은 산화물층(터널 장벽층)에 전압을 인가하며, 과대한 전압을 인가하면 정보 기억 소자가 절연 파괴해 버린다. 혹은, 즉시는 파괴되지 않더라도 기록 동작을 반복하면, 기록하기 어렵게 되거나, 저항값이 변화(감소)해서 정보의 판독출력 에러가 증가하거나 해서 기능하지 않게 된다. 또, 충분한 전압을 인가하지 않으면 기록이 되지 않거나, 기록이 불충분하게 되거나 한다고 하는 문제가 일어나게 된다.
그래서, 본 발명은, 자기적, 전기적 혹은 구조 변화에 의한 저항 변화를 정보로서 기록을 행하는 불휘발성 메모리에 있어서, 기록에 의한 정보 기억 소자의 파괴나 수명의 단축을 억제하여 장수명{長壽命}이며 신뢰성이 높은 기록을 실현하는 것을 목적으로 한다.
일반적으로, 저항 변화를 수반하는 정보 기억 소자에 기록을 행할 때, 정전압적인 기록이 행해지고 있다.
예를 들면 정전압으로 기록을 행한 경우, 고저항 상태(저항 RH)로부터 저저항 상태(저항 RL)로 변화시켜 전압 V로 기록을 행하는 과정에서, 초기 상태에서는 정보 기억 소자에 V/RH의 전류가 흐른다. 기록은 전압 인가중에 행해지고, 기록된 상태에서는 정보 기억 소자에 흐르는 전류는 V/RL로 되며, RH〉RL이기 때문에, 기록되면 흐르는 전류가 늘어난다. 기록 시간은 통상 일정하므로, 기록된 후에는 정보 기억 소자에 대한 부하가 커져, 정보기억 소자의 파괴가 일어나기 쉬워진다. 한편, 정전류로 기록을 행한 경우에는, 정보 기억 소자에 인가되는 전압 V는 기록되기 전이 I·RH, 기록 후는 I·RL로 되므로, 기록 후의 전압이 내려가서 정보 기억 소자에 대한 부하는 작아진다.
그러나, 저저항 상태로부터 고저항 상태로 변화시켜 기록하는 경우는, 상기의 경우와 부하 변화가 역{逆}으로 되므로, 정전압으로 기록하는 쪽이 정보 기억 소자에 대한 부하는 작아진다. 이상과 같이, 본원의 발명자는 기록 정보의 차에 의해 정전압과 정전류의 기록을 선택적으로 사용하면 정보 기억 소자의 파괴를 억제할 수 있다는 것을 발견했다.
즉, 저항 변화를 수반하는 정보 기억 소자로 구성되는 불휘발성 메모리에 대해, 정보 기억 소자의 저저항 상태의 정보를 기록하는 경우에는 정전류에 의한 기록을 행하고, 정보 기억 소자의 고저항 상태의 정보를 기록하는 경우에는 정전압에 의한 기록을 행하도록 한다. 그렇지만, 이것은 기록 방법으로서는 바람직하지만, 복잡한 기록 회로가 필요하게 된다. 그래서, 정보 기억 소자에 전기적 정보의 기록을 행하는 기구와, 또 저장된 정보를 전기적으로 저저항 상태와 고저항 상태의 적어도 2개의 저항값의 차로서 판독출력하는 기구를 구비하는 불휘발성 메모리에 대해서 기록을 행할 때, 그 정보 기억 소자에 대해서 저저항 상태의 정보를 기록하는 경우는 기록 회로의 출력 임피던스가 그 저저항 상태의 저항값보다도 크고, 고저항 상태의 정보를 기록하는 경우는 기록 회로의 출력 임피던스가 그 고저항 상태의 저항값보다도 작게 되도록 한다. 이 기록 조건을 충족시키면, 상기 정전류 기록 및 정전압 기록에 의한 기록 방법과 동등한 효과가 얻어지며, 보다 간단한 회로 구성으로 실현할 수 있다.
상기 정보 기억 소자의 저저항 상태의 정보를 기록하는 경우는 기록의 제어를 전류 제어에 의해서 행하고, 정보 기억 소자의 고저항 상태의 정보를 기록하는 경우는 기록의 제어를 전압 제어에 의해서 행하도록 한다. 이 때, 저저항 상태의 정보를 기록하는 경우는 정전류적으로 기록을 행하고,
고저항 상태의 정보를 기록하는 경우는 정전압적으로 기록을 행하는 것이 바람직하다.
또, 기록되는 정보를 기록 전압의 정부{正負}의 극성에 의존해서 결정하는 경우, 한쪽의 극성을 전류 제어, 또다른 한쪽의 극성을 전압 제어로 해서 기록을 행하도록하는 것이 바람직하다.
제어를 실현하는 구체적인 기록 회로는 이하와 같은 구성을 구비한다.
(1) 불휘발성 메모리를 구성하는 정보 기억 소자군중의 임의로 선택가능한 특정 소자에 통전하기 위한 2개의 배선(예를 들면 비트선, 워드선)에 그 특정 소자가 직접 혹은 MOS 트랜지스터(스위칭 소자)를 거쳐서 접속되도록 한다.
(2) MOS 트랜지스터는, 특정 소자의 전극 혹은 그 특정 소자에 접속된 비트선 또는 워드선의 적어도 한쪽의 전위를 변화시키기 위해서 2개 이상이 접속되도록 한다.
(3) 상기 MOS 트랜지스터의 적어도 2개가 특정 소자의 전극 혹은 워드선, 비트선과 직접 접속하고, 그 중의 한쪽이 고전위 전원선에 접속되고, 또다른 한쪽이 저항 소자 혹은 MOS 트랜지스터를 거쳐서 저전위 전원선에 접속되도록 한다.
또한, MOS 트랜지스터는 n형이라도 p형이라도 좋으며, p형 MOS 트랜지스터를 이용하는 경우에는, n형 MOS 트랜지스터의 경우와는 역으로 저전위 전원과 고전위 전원을 교체{入替}하면 좋다.
본 발명의 실시형태에 따르면, 정보의 충분한 기록을 행하면서, 저항 변화를 수반하는 불휘발성 메모리의 정보 기억 소자에 대한 파괴의 영향을 저감하여, 장수명화 및 신뢰성의 향상을 실현할 수 있다.
도 1은 스핀 MRAM의 내부 구성예를 도시하는 기능 블록도,
도 2는 스핀 트랜스퍼를 이용하는 불휘발성 메모리의 메모리 셀의 주요부의 모식적 단면도,
도 3은 기록 전압을 설정하기 위한 주변 회로를 포함하는 기록 회로예 (1)을 도시하는 도면,
도 4는 기록 전압을 설정하기 위한 주변 회로를 포함하는 기록 회로예 (2)를 도시하는 도면,
도 5는 기록 전압을 설정하기 위한 주변 회로를 포함하는 기록 회로예 (3)을 도시하는 도면,
도 6은 본 발명의 제1 실시형태에 따른 기록 회로의 개략 구성예를 도시하는 도면,
도 7은 도 6의 기록 회로의 주변 회로를 포함하는 도면,
도 8은 본 발명의 제2 실시형태에 따른 기록 회로의 개략 구성예를 도시하는 도면,
도 9는 본 발명의 제3 실시형태에 따른 기록 회로의 개략 구성예를 도시하는 도면,
도 10은 본 발명의 제4 실시형태에 따른 기록 회로의 개략 구성예를 도시하는 도면,
도 11은 실시예에서 이용한 스핀 MRAM용 소자의 전압-저항 곡선을 도시하는 그래프,
도 12는 측정에 이용한 스핀 MRAM용 소자의 누적 파괴율을 도시하는 그래프,
도 13은 측정에 이용한 스핀 MRAM용 소자의 기록 회로의 임피던스에 대한 기록가능 회수의 변화를 도시하는 그래프,
도 14는 측정에 이용한 RRAM용 소자의 전압-저항 곡선의 특정을 도시하는 그래프,
도 15는 측정에 이용한 RRAM용 소자의 기록 회로의 임피던스에 대한 기록가능 회수의 변화를 도시하는 그래프.
이하, 본 발명을 실시하기 위한 형태의 예에 대해서, 첨부 도면을 참조하면서 설명한다.
설명은 하기 항목의 순서로 행한다.
0. 스핀 MRAM을 이용한 불휘발성 메모리의 개요
1.제1 실시형태(기록 회로: 비트선을 2개 사용해서 구동 전압을 공급하는 예)
2. 제2 실시형태(기록 회로: 비트선을 1개만 사용해서 구동 전압을 공급하는 예)
3. 제3 실시형태(기록 회로: 워드선에 정전압용 회로 및 정전류용 회로를 배치하는 예)
4. 제4 실시형태(기록 회로: 비트선에 정전압용 회로 및 정전류용 회로를 배치하는 예)
5. 기타(측정 데이터)
<0. 스핀 MRAM을 이용한 불휘발성 메모리의 개요>
[기록 제어의 예]
이하, 본 발명이 적용되는 불휘발성 메모리의 개요에 대해서, 도 1, 도 2를 참조해서 설명한다. 여기에서는, 본 발명의 불휘발성 메모리를 스핀 MRAM에 적용한 예로 하고 있다. 또한, 도 1, 도 2에서는, 스핀 MRAM의 개요를 설명하기 위해서 전체 구성의 개략을 도시했을 뿐이므로, 자세한 것{詳細}은 후술하는 제1∼제4 실시형태의 설명을 참조하기 바란다.
도 1은, 스핀 MRAM(1)의 내부 구성예를 도시하는 기능 블록도이다. 선택 회로(3)의 내부 구성을 제외하면, 다른 부분은 일반적으로 알려져 있는 구성이다.
정보를 보존유지{保持; hold}하는 정보 기억 소자(2)는 어레이모양으로 배치되고, 셀 어레이(5)를 구성한다. 각 정보 기억 소자(2)는 선택 회로(3)를 통해서, 셀 어레이(5)위의 상하로{vertically} 연장{延在}하는 비트선(BL)(13)에 접속되어 있다. 또, 선택 회로(3)는 셀 어레이(5) 위의 좌우로{horizontally} 연장하는 워드선(WL)(12)에 접속되어 있다(도 1에서는 형편상 상하 방향으로 표현되어 있다). 이 선택 회로(3)는, MOS 트랜지스터 등의 스위칭 소자나 저항 소자 등을 이용해서 구성되고, 자세한 것은 제1∼제4 실시형태로서 후술한다. 또한, 본 명세서에서는 기록 동작에 주목{着目}해서 선택 회로를 기록 회로라고도 한다는 점을 주목하라.
선택 회로(3)와 각 디코더와의 기본적인 관계를 설명한다. 선택 회로(3)내의 각 스위칭 소자의 게이트 단자는 셀 어레이(5)의 왼쪽에 배치된 컬럼 디코더(6)에 접속되고, 우단{右端}은 개방되어 있다. 또, 각 워드선 및 비트선의 상하단{上下端}은 셀 어레이(5)의 상하에 배치된 로우 디코더(7) 및 극성 설정 회로(9)에 각각 접속되어 있다. 또한, 이들 배선의 형태는 실시형태마다 일부 다른 부분이 있으므로, 자세한 것은 각 실시형태의 설명을 참조하기 바란다.
도 1의 예에서는 1로우×1컬럼의 구성이지만, 예를 들면 512로우×512컬럼 구성의 경우, 어드레스는 18비트로 되지만, 상위 9비트를 로우 어드레스에, 하위 9비트를 컬럼 어드레스에 할당한다. 로우 어드레스는 로우 디코더(7)에 입력되고, 컬럼 어드레스는 컬럼 디코더(6)에 입력된다.
선택 회로(3)(기록 회로)에 공급되는 기록 전압(기입 전압)은, 컬럼 디코더(6), 로우 디코더(7) 또는 극성 설정 회로(9)를 통해서 기록 전압 설정 회로(11)에 의해 제어된다.
극성 설정 회로(9)는, 스핀 MRAM(1)의 정보 기억 소자(2)에 흐르게 하는 스핀 주입 전류의 극성을 바꾸는 것이다. 스핀 주입 전류의 극성을 바꾸면, 정보 기억 소자(2)를 흐르는 스핀 주입 전류를, MOS 트랜지스터(3A)로부터 워드선(12)으로 향하는 방향으로, 혹은 워드선(12)으로부터 MOS 트랜지스터(3A)로 향하는 방향으로, 바꿀 수가 있다. 이것에 의해, 워드선의 전위가 고전위 또는 저전위로 전환된다.
또, 스핀 MRAM(1)은, 비트선에 접속되고, 정보 기억 소자(2)로부터 판독출력 전류를 흐르게 하기 위해서 필요한 센스 전압이 입력되는 센스 앰프(10)를 구비한다. 센스 앰프(10)에는, 소정의 크기의 레퍼런스 전압이 입력되고, 센스 전압과 레퍼런스 전압을 비교함으로써, 센스 앰프(10)는, 정보 기억 소자(2)에 기입된 정보를 판독출력한다.
다음에, 스핀 트랜스퍼를 사용하는 스핀 MRAM(1)의 메모리 셀에 대해서, 일반적인 내부 구성예를 설명한다.
도 2는, 정보 기억 소자(2)(이하, 설명의 편의상 "메모리 셀"이라고 칭하는 경우가 있다)의 주요부를 모식화한 단면도를 도시한다.
메모리 셀에 기억된 정보를 판독출력하기 위해서, 메모리 셀을 전기적으로 선택하기 위해서는, 다이오드나 MOS 트랜지스터 등을 이용할 수가 있다. 도 2에 도시하는 메모리 셀은 MOS 트랜지스터를 이용하고 있다. 또한, 도 2는, 정보 기억 소자(2)의 구성을 설명하는 것이 주된 목적이며, 메모리 셀의 구동 트랜지스터로서 MOS 트랜지스터가 1개 설치된 예(도 9, 도 10에 대응)를 도시하고 있다는 점을 주목하라. 후술하는 실시형태에서, 2개의 MOS 트랜지스터가 직렬로 접속되어 있는 구성도 있다.
우선, 메모리 셀의 구성예를 설명한다.
강자성층(22) 및 강자성층(24)은, 비자성층(23)을 거쳐서 배치되어 있는 것에 의해, 반강자성 결합하고 있다. 또, 하층측의 강자성층(22)은, 반강자성층(21)과 접해서 배치되어 있고, 이들 층 사이에 작용하는 교환 상호작용에 의해서, 강한 1방향의 자기 이방성을 가진다. 그리고, 이들 층(21, 22, 23, 24)에 의해 자화 고정층(15)이 구성된다. 즉, 자화 고정층(15)은, 2층의 강자성층(22, 24)을 가지고 있다.
자화 고정층(15)보다도 위쪽에 배치되는 강자성층(26)은, 그의 자화 M1 방향이 비교적 용이하게 회전하도록 구성되어 있고, 이 강자성층(26)에 의해서 기억층(자화 자유층)(16)이 구성된다.
자화 고정층(15)의 강자성층(24)과 강자성층(26) 사이, 즉 자화 고정층(15)과 기억층(16) 사이에는, 터널 절연층(25)(터널 장벽층)이 형성되어 있다. 이 터널 절연층(25)은, 상하의 강자성층(26 및 24)의 자기적 결합을 절단함과 동시에, 터널 전류를 흐르게 하는 역할을 담당한다. 이것에 의해, 각 자성층의 자화 방향이 고정된 자화 고정층(15)과, 터널 절연층(25)과, 자화 방향을 변화시키는 것이 가능한 기억층(16)에 의해, TMR(터널 자기저항 효과) 소자가 구성되어 있다.
그리고, 상술한 각 층(21∼26)과 하지막{下地膜; foundation film}(20) 및 오버코트층(27)에 의해, TMR 소자로서의 기능을 구비하는 정보 기억 소자(2)가 구성되어 있다.
또한, 1예로서 정보 기억 소자(2)를 구성하는 각 층의 재료는, 이하와 같다.
반강자성층(21)의 재료로서는, 예를 들면 PtMn을 이용할 수가 있다.
자화 고정층(15)의 강자성층(22, 24)의 재료로서는, CoFe 등의 강자성 재료를 이용할 수가 있다.
비자성층(23)의 재료로서는, 예를 들면 Ru, Ta, Cr, Cu를 이용할 수가 있다.
터널 절연층(25)의 재료로서는, 예를 들면 MgO를 이용할 수가 있다.
기억층(16)인 강자성층(26)의 재료로서는, CoFeB 등의 강자성 재료를 이용할 수가 있다.
실리콘 기판(30)중에는, 선택 회로(3)의 1구성요소인 MOS 트랜지스터(3A)가 형성되고, 이 MOS 트랜지스터(3A)의 한쪽의 확산층(33) 위에 접속 플러그(17)가 형성되어 있다. 이 접속 플러그(17) 위에는, 정보 기억 소자(2)의 하지막(20)이 접속되어 있다. MOS 트랜지스터(3A)의 또다른 한쪽의 확산층(32)은, 도시하지 않은 접속 플러그를 거쳐서 예를 들면 비트선(BL)에 접속되어 있다. MOS 트랜지스터(3A)의 게이트(31)는, 컬럼 디코더(6)에 접속되어 있다. 정보 기억 소자(2)의 오버코트층(27)은, 그 위의 워드선(12)에 접속되어 있다.
정상 상태에서, 비자성층(23)을 거친 강한 반강자성 결합에 의해, 강자성층(22)의 자화 M11과, 강자성층(24)의 자화 M12는, 거의 완전한 반평행 상태에 있다.
통상, 강자성층(22)과 강자성층(24)은, 포화 자화막의 두께 곱{厚積; thickness product}이 동일한 구성으로 되기 때문에, 자극 자계의 누설 성분은 무시할 수 있을 정도로 작다.
그리고, 터널 절연층(25)을 사이에 두는, 기억층(16)의 강자성층(26)의 자화 M1 방향과, 자화 고정층(15)의 강자성층(24)의 자화 M12 방향이, 평행 상태에 있는지 반평행 상태에 있는지에 따라서, 이들 층(24, 25, 26)을 포함하는 TMR 소자의 저항값이 변화한다. 2개의 자화 M1, M12가 평행 상태에서는 저항값이 낮아지고, 반평행 상태에서는 저항값이 높아진다. TMR 소자의 저항값이 변화하면, 정보 기억 소자(2) 전체의 저항값도 변화한다. 이것을 이용해서, 정보를 기억시키거나, 기억된 정보를 판독출력할 수가 있다. 예를 들면, 저항값이 낮은 상태를 "0"정보에 할당하고, 저항값이 높은 상태를"1"정보에 할당하는 것에 의해, 2값(1비트)의 정보를 기억시킬 수가 있다.
또한, 자화 고정층(15)중 기억층(16)측의 강자성층(24)은, 기억한 정보를 판독출력할 때에, 기억층(16)의 자화 M1 방향의 기준으로 되어고 참조되는 강자성층이기 때문에, "참조층"이라고도 칭해진다.
메모리 셀의 정보를 리라이트하거나, 메모리 셀에 기입된 정보를 판독출력하기 위해서는, 스핀 주입 전류 Iz를 흐르게 할 필요가 있다. 이 스핀 주입 전류 Iz는, 확산층(33), 정보 기억 소자(2) 및 워드선(12)을 통과한다.
한편, 스핀 주입 전류 Iz의 극성을 바꾸면, 정보 기억 소자(2)를 흐르는 스핀 주입 전류 Iz를, MOS 트랜지스터(3A)로부터 워드선(12)으로 향하는 방향으로, 혹은 워드선(12)으로부터 MOS 트랜지스터(3A)로 향하는 방향으로, 바꿀 수가 있다.
이것에 의해, 정보 기억 소자(2)의 기억층(16)의 자화 M1 방향을 변화시켜, 메모리 셀의 정보를 리라이트할 수가 있다.
다음에, TMR 소자(2)에의 정보의 기입 동작의 예에 대해서 설명한다.
컬럼 디코더(6)는, 컬럼 어드레스에 따라서 선택된 스위칭 소자의 게이트 전극의 전압을 전원 전압으로 설정하고, 선택 회로(3)를 온 상태로 한다.
로우 디코더(7)는, 로우 어드레스에 따라서 선택된 워드선(12)을 선택 회로(3)와 전기적으로 접속한다.
로우 디코더(7)는, 데이터 입력이 "1"일 때, 기록 전압을 출력하고, "0"일 때 접지 전압을 출력한다. 반대로, 극성 설정 회로(9)는, 로우 디코더(7)의 데이터 입력이 "0"일 때, 기록 전압을 출력하고, "1"일 때 접지 전압을 출력한다. 이와 같이 하면 데이터 입력에 따라서 전류의 방향이 바뀌는 것에 의해서, 선택된 정보 기억 소자(2)에 "0" 혹은 "1"의 정보의 기입 동작을 행할 수 있다.
다음에, TMR 소자(2)로부터의 정보의 판독출력 동작의 예에 대해서 설명한다.
워드선(12)의 선택은 정보의 기입시와 마찬가지이다. 로우 디코더(7)는, 로우 어드레스에 따라서 선택된 워드선(12)을 선택 회로(3)와 전기적으로 접속한다. 또, 로우 어드레스에 따라서 비트선(13)을 센스 앰프(12)와 전기적으로 접속한다. 이와 같이 해서, 센스 앰프(10)로부터 선택된 정보 기억 소자(2)에 일정한 판독출력 전류를 흐르게 한다.
정보 기억 소자(2)의 상태가 "1", 즉 고저항 상태인 경우에, 판독출력 전류를 흐르게 하기 위해서 필요한 센스 전압을 V1로 한다. 마찬가지로, 정보 기억 소자(2)의 상태가 "0", 즉 저저항 상태인 경우에, 판독출력 전류를 흐르게 하기 위해서 필요한 센스 전압을 V0으로 한다. 저항값의 대소 관계로부터, V1〉V0으로 된다. 그래서, V1보다도 작고, V0보다도 큰 레퍼런스 전압을 센스 앰프(10)에 입력한다.
센스 앰프(10)는, 센스 전압과 레퍼런스 전압을 비교한다. 여기서, "센스전압〉레퍼런스 전압"으로 되는 경우는, 정보 기억 소자(2)는, "1상태", "센스 전압〈레퍼런스 전압"으로 되는 경우는, 정보 기억 소자(2)는, "0상태"라고 판단할 수 있다. 즉, 정보의 판독출력 동작을 행할 수 있다.
[기록 전압 설정 회로의 예]
여기서, 기록 전압을 설정하는 방법으로서, 대표적인 3종류의 설정 방법에 대해서 설명한다.
이하, 도 3∼도 5에 각각의 설정 방법을 실현하기 위한 회로예를 도시한다.
도 3은, 정보 기억 소자에 직접 연결되어 있는 구동용의 MOS 트랜지스터(파선부{破線部})의 게이트 전압을 제어하는 방법을 실현하기 위한 회로예이다.
이 예에서는, 정보 기억 소자(41)(정보 기억 소자(2)에 대응)가 어드레스선의 1개(여기서는 워드선이라고 부른다)인 워드선(43)에, 메모리 셀의 배치에 대응해서 복수개 접속되어 있다. 도면중 4개의 정보 기억 소자(41)가 기재되어 있지만, 대표해서 1개의 정보 기억 소자(41)와 주변 회로에 대해서 설명한다.
도 3에서, 정보 기억 소자(41)의 일단{一端}에는 워드선(43)이 접속되어 있다. 워드선(43)은, 직렬 접속된 n형 MOS 트랜지스터(47, 48)의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(47)의 게이트 전극에는 기록 회로에의 신호 입력의 타이밍을 재는 버퍼로서 기능하는 버퍼 회로(49), n형 MOS 트랜지스터(48)의 게이트 전극에는 NOT 회로(논리 부정 회로)(50)가 접속되어 있다. 버퍼 회로(49) 및 NOT 회로(50)에 로우 디코더(7)로부터의 신호가 입력된다.
정보 기억 소자(41)의 타단{他端}과 한쪽의 어드레스선의 1개(여기에서는 비트선이라고 부른다)인 비트선(44)과의 사이에, 선택용의 n형 MOS 트랜지스터(42)가 접속되어 있다. 동일 비트선에 설치된 n형 MOS 트랜지스터(42)의 게이트 전극은, 동일한 n형 MOS 트랜지스터(45)의 소스 전극에 접속되어 있다. 이 n형 MOS 트랜지스터(45)의 드레인 전극에는 기록 전압 설정 회로(11)로부터의 신호가 입력됨과 동시에, 게이트 전극에는 버퍼 회로(46)를 거쳐서 컬럼 디코더(6)로부터의 신호가 입력된다.
비트선(44)은, 직렬 접속된 n형 MOS 트랜지스터(51, 52)의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(51)의 게이트 전극에는 버퍼 회로(53), n형 MOS 트랜지스터(52)의 게이트 전극에는 NOT 회로(54)가 접속되고, 버퍼 회로(53) 및 NOT 회로(54)에 극성 설정 회로(9)로부터의 신호가 입력된다.
도 4는, 워드선의 전압을 파선으로 도시한 구동용의 MOS 트랜지스터에 의해 설정하는 방법을 실현하기 위한 회로예이다.
도면중 4개의 정보 기억 소자(61)가 기재되어 있지만, 대표해서 1개의 정보 기억 소자(61)와 주변 회로에 대해서 설명한다.
도 4에서, 정보 기억 소자(61)의 일단에는 워드선(63)이 접속되어 있다. 워드선(63)은, 직렬 접속된 n형 MOS 트랜지스터(66, 67)의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(66, 67)의 게이트 전극은 각각, n형 MOS 트랜지스터(68, 69)의 소스 전극에 접속된다. 워드선(63)마다 설치된 n형 MOS 트랜지스터(68) 및 n형 MOS 트랜지스터(69)의 드레인 전극은 접속되어 있고, 기록 전압 설정 회로(11)로부터의 신호가 입력된다. 또, n형 MOS 트랜지스터(68)의 게이트 전극에는 버퍼 회로(70), n형 MOS 트랜지스터(69)의 게이트 전극에는 NOT 회로(71)가 접속되고, 버퍼 회로(70) 및 NOT 회로(71)에 로우 디코더(7)로부터의 신호가 입력된다.
정보 기억 소자(61)의 타단과 한쪽의 어드레스선의 1개(여기에서는 비트선이라고 부른다)인 비트선(64)과의 사이에, 선택용의 n형 MOS 트랜지스터(62)가 접속되어 있다. 동일한 비트선(64)에 설치된 n형 MOS 트랜지스터(62)의 게이트 전극은, 동일한 버퍼 회로(65)를 거쳐서 컬럼 디코더(6)로부터의 신호가 입력된다.
비트선(64)은, 직렬 접속된 n형 MOS 트랜지스터(72, 73)의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(72)의 게이트 전극에는 버퍼 회로(74), n형 MOS 트랜지스터(73)의 게이트 전극에는 NOT 회로(75)가 접속되고, 버퍼 회로(74) 및 NOT 회로(75)에 극성 설정 회로(9)로부터의 신호가 입력된다.
도 5는, 비트선의 전압을 파선으로 도시한 구동용의 MOS 트랜지스터에 의해 설정하는 방법을 실현하기 위한 회로예이다.
도면중 4개의 정보 기억 소자(81)가 기재되어 있지만, 대표해서 1개의 정보 기억 소자(81)와 주변 회로에 대해서 설명한다.
도 5에서, 정보 기억 소자(81)의 일단에는 워드선(83)이 접속되어 있다. 워드선(83)은, 직렬 접속된 n형 MOS 트랜지스터(86, 87)의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(86)의 게이트 전극에는 버퍼 회로(88), n형 MOS 트랜지스터(87)의 게이트 전극에는 NOT 회로(89)가 접속되고, 버퍼 회로(88) 및 NOT 회로(89)에 로우 디코더(7)로부터의 신호가 입력된다.
정보 기억 소자(81)의 타단과 한쪽의 어드레스선의 1개(여기에서는 비트선이라고 부른다)인 비트선(84)과의 사이에, 선택용의 n형 MOS 트랜지스터(82)가 접속되어 있다. 동일한 비트선(84)에 설치된 n형 MOS 트랜지스터(82)의 게이트 전극은, 동일한 버퍼 회로(85)를 거쳐서 컬럼 디코더(6)로부터의 신호가 입력된다.
비트선(84)은, 직렬 접속된 n형 MOS 트랜지스터(90, 91)의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(90, 91)의 게이트 전극은 각각, n형 MOS트랜지스터(92, 93)의 소스 전극에 접속된다. 비트선(84)마다 설치된 n형 MOS 트랜지스터(92) 및 n형 MOS 트랜지스터(93)의 드레인 전극은 접속되어 있고, 기록 전압 설정 회로(11)로부터의 신호가 입력된다. 또, n형 MOS 트랜지스터(92)의 게이트 전극에는 버퍼 회로(94), n형 MOS 트랜지스터(93)의 게이트 전극에는 NOT 회로(95)가 접속되고, 버퍼 회로(94) 및 NOT 회로(95)에 극성 설정 회로(9)로부터의 신호가 입력된다.
상술한 도 3∼도 5의 예는, 극성 설정 회로(9)에 의해 전환되는 양{兩}극성 모두 전압으로 기록하는 회로이다. 여기서, 도 3의 회로 구성의 기록 방법을 설명한다.
도 3에서, 정보 기억 소자(2)를 구동시키기 위한 n형 MOS 트랜지스터(42)의 소스 전극(혹은 드레인 전극)에 인가되는 전압을 극성 설정 회로(9)에 의해서, 저전압 레벨 혹은 고전압 레벨로 설정한다. 그리고, 기록하려고 하고 있는 정보 기억 소자(41)에 접속된 워드선(43)의 전극의 전압을 로우 디코더(7)의 데이터에 따라서 결정하며, 정보 기억 소자(41)에 접속된 n형 MOS 트랜지스터(42)의 게이트 전극에 컬럼 디코더(6)로부터의 정보에 따라서, 기록하려고 하는 정보 기억 소자(41)에 접속된 n형 MOS 트랜지스터(42)의 게이트 전극에 기록 전압 설정 회로(11)로부터 공급되는 전압을 공급한다. 이와 같이 함으로써, 목적으로 하는 정보 기억 소자(41)에만 전류를 흐르게 할 수가 있다.
도 4, 도 5의 회로에도 마찬가지 동작을 행하지만, 정보 기억 소자(61, 81)에 인가되는 전압을 어디서 설정하는지가 다르다. 도 4, 도 5의 회로에서는 각각, 워드선(63)측, 비트선(84)측에서 전압이 설정된다.
이들 도 3∼도 5에 도시한 회로에서는, 극성 변환용의 구동 트랜지스터를 이용하고 있기 때문에, 극성 전환용의 구동 트랜지스터에 의한 전압 강하가 발생한다. 그러므로, 정보 기억 소자에 인가되는 전압이 제한된다. 그래서, 이하의 제1 실시형태에서, 보다 큰 전압을 정보 기억 소자에 인가할 수 있는 회로를 제안한다.
<1.제1 실시형태>
[기록 회로의 구성]
도 6을 참조해서, 제1 실시형태에 따른 불휘발성 메모리의 기록 회로(도 1의 선택 회로(3))의 구성예를 도시한다. 본 실시형태는, 정보 기억 소자에 접속된 구동 트랜지스터를 직접 혹은 저항 소자를 통해서 고전압 전위와 저전압 전위에 접속하도록 구성한 것이며, 도 3∼도 5의 회로와 완전히 다른 구성의 회로이다.
또한, 도 6의 예에서는, 정보 기억 소자(101)(정보 기억 소자(2)에 대응)가 어드레스선의 1개(여기에서는 워드선이라고 부른다)인 워드선(105)에, 메모리 셀의 배치에 대응해서 복수개 접속되어 있다는 점을 주목하라. 도면중 2개의 정보 기억 소자(101)가 기재되어 있지만, 대표해서 1개의 정보 기억 소자(101)와 그 주변 회로에 대해서 설명한다.
정보 기억 소자(101)의 일단에는 워드선(105)이 접속되어 있고, 워드선(105)는 극성 설정 회로(9)에 의해서 저전위, 고전위로 전환된다. 정보 기억 소자(101)의 타단은 n형 MOS 트랜지스터(102)의 소스 전극과 n형 MOS 트랜지스터(103)의 드레인 전극과의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(102)는 접속된 정보 기억 소자(101)의 일단의 전위를 고전위로 하기 위한 것이며, n형 MOS 트랜지스터(103)는 정보 기억 소자(101)의 일단의 전위를 저전위로 하기 위한 것이다. 각각의 n형 MOS 트랜지스터(102)의 드레인 전극은 전원의 고전위측과, 또 각각의 n형 MOS 트랜지스터(103)의 소스 전극은 저항 소자(104)를 거쳐서 전원의 저전위측과 접속하고 있다. n형 MOS 트랜지스터(102)와 n형 MOS 트랜지스터(103)는 각각의 게이트 전극에 접속된 어드레스선의 1개(여기에서는 비트선이라고 부른다)인 비트선(106, 107)에 인가되는 전압에 의해서 제어된다. n형 MOS 트랜지스터(102, 103)는 불휘발성 메모리를 구성하는 각 정보 기억 소자(101)에 대응해서 설치된다.
도 7은, 도 6의 기록 회로의 주변 회로까지 도시한 것이다. 도 7에서, 도 6에 대응하는 부분에는 동일한 부호를 붙이고 상세한 설명은 생략한다.
도 7에서, 정보 기억 소자(101)의 일단과 접속하는 워드선(105)은, 직렬 접속된 n형 MOS 트랜지스터(114, 115)의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(114)의 게이트 전극에는 버퍼 회로(116), n형 MOS 트랜지스터(115)의 게이트 전극에는 NOT 회로(117)가 접속되고, 버퍼 회로(116) 및 NOT 회로(117)에 로우 디코더(7)로부터의 신호가 입력된다.
또, 비트선(106, 107)은 각각, n형 MOS 트랜지스터(108, 109)의 소스 전극에 접속된다. n형 MOS 트랜지스터(108) 및 n형 MOS 트랜지스터(109)의 드레인 전극은 접속되어 있으며, 기록 전압 전류 설정 회로(기록 전압 설정 회로(11)에 대응)로부터의 신호가 입력된다. 또, n형 MOS 트랜지스터(108)의 게이트 전극에는 논리곱{論理積} 회로(110), n형 MOS 트랜지스터(109)의 게이트 전극에는 논리곱 회로(111)가 접속되고, 버퍼 회로(116) 및 NOT 회로(117)에 로우 디코더(7)로부터의 신호가 입력된다.
논리곱 회로(110)의 한쪽의 입력단에는 컬럼 디코더(6)로부터의 신호가 입력되고, 다른쪽의 입력단에는 버퍼 회로(112)를 거쳐서 극성 설정 회로(9)로부터의 신호가 입력된다. 또, 논리곱 회로(111)의 한쪽의 입력단에는 상기 컬럼 디코더(6)로부터의 신호가 입력되고, 다른쪽의 입력단에는 NOT 회로(113)를 거쳐서 극성 설정 회로(9)로부터의 신호가 입력된다.
이와 같은 회로 구성에서, 비트선(106)을 고전위로 하고 또한 비트선(107)을 저전위로 하고, 워드선(105)을 저전위로 하면, 정보 기억 소자(101)에 아래로부터 위(워드선(105)으로 향하는 방향)를 향해서 전류가 흐른다. 이 때, n형 MOS 트랜지스터(102)는 소스 팔로워{follower} 동작으로 되므로, 정보 기억 소자(101)에 인가되는 전압은 정전압에 가깝고, 비트선(106)의 전압에 의해서 정보 기억 소자(101)에 인가되는 전압을 제어할 수가 있다.
이것과는 반대로, 정보 기억 소자(101)에 위로부터 아래(n형 MOS 트랜지스터(102, 103)의 접속 중점으로 향하는 방향)로 전류를 흐르게 하고 싶은 경우는, 비트선(106)을 저전위로 하고 또한 비트선(107)을 고전위로 하고, 워드선(105)을 고전위로 하면 좋다. 이 때, n형 MOS 트랜지스터(103)와 전원의 저전위측과의 사이에 적당한 저항 소자(104)를 접속해 둠으로써, 정보 기억 소자(101)에 흐르는 전류를 비트선(107)의 전압으로 제어할 수 있는 정전압에 가까운 동작으로 된다. 또한, 저항 소자(104) 대신에, n형 MOS 트랜지스터(103)의 소스 전극과 드레인 전극을 접속하고, 게이트 전극을 적당한 전위로 해서 이용할 수도 있다는 점을 주목하라.
이상 설명한 본 실시형태의 불휘발성 메모리 및 그 기록 방법에 의하면, 저저항 상태의 정보를 기록하는 경우는 정전류적으로 기록을 행하고, 고저항 상태의 정보를 기록하는 경우는 정전압적으로 기록을 행하고 있다. 즉, 도 3에 도시하는 바와 같이, 고저항 상태의 정보를 기록하는 경우는, n형 MOS 트랜지스터(102)가 정전압적인 동작을 하고, 저저항 상태의 정보를 기록하는 경우는, n형 MOS 트랜지스터(103)가 정전류적인 동작을 한다.
또, 본 실시형태에서는, 기록되는 정보를 기록 전압의 정부의 극성에 의존해서 결정하는 경우, 한쪽의 극성을 전류 제어, 또다른 한쪽의 극성을 전압 제어로 해서 기록을 행하고 있다.
상기 구성에 의하면, 정보 기억 소자에 접속되는 구동 트랜지스터가 n형 MOS 트랜지스터(102, 103)의 2개로 된다. 그 때문에, 도 3∼도 5의 회로와 비교해서 구동 트랜지스터의 수가 많이 필요하게 된다. 그러나, 극성 전환용의 구동 트랜지스터를 이용하지 않고, 정보 기억 소자에 접속된 구동 트랜지스터를, 직접 혹은 저항 소자를 통해서 고전압 전위와 저전압 전위에 접속할 수 있는 구성으로 하고 있다. 그러므로, 극성 전환용의 구동 트랜지스터에 의한 전압 강하가 없기 때문에, 정보 기억 소자에 대해서 보다 큰 전압까지 인가할 수가 있다.
또한, n형 MOS 트랜지스터 대신에 p형 MOS 트랜지스터를 이용하는 경우에는, n형 MOS 트랜지스터의 경우와는 역{逆}으로 저전위 전원과 고전위 전원을 교체하면 좋다는 점을 주목하라.
<2. 제2 실시형태>
다음에, 도 8을 참조해서, 제2 실시형태에 따른 불휘발성 메모리의 기록 회로(도 1의 선택 회로(3))의 구성예를 도시한다.
본 실시형태는, 제1 실시형태와는 달리, 비트선의 개수를 1개로 줄인 예이다. 즉, 도 3의 정보 기억 소자에 접속된 구동 트랜지스터에 다른 구동 트랜지스터를 추가해서 전류 구동을 실현한 예이다. 또한, 도 8의 예에서는 정보 기억 소자(41)(정보 기억 소자(2)에 대응)는 어드레스선의 1개인 워드선(43)에, 메모리 셀의 배치에 대응해서 복수개 접속되어 있다. 도면중 2개의 정보 기억 소자(41)가 기재되어 있지만, 대표해서 1개의 정보 기억 소자(41)에 대해서 설명한다.
정보 기억 소자(41)의 일단에는 워드선(43)이 접속되어 있고, 워드선(43)은 극성 설정 회로(9)에 의해서 저전위, 고전위에 전환된다. 정보 기억 소자(41)의 타단과 한쪽의 어드레스선의 1개인 비트선(44)과의 사이에, 선택용의 n형 MOS 트랜지스터(42)와 전류 제어용의 n형 MOS 트랜지스터(42T)와의 직렬 회로가 접속되어 있다. 각각의 n형 MOS 트랜지스터(42T)의 게이트 전극과 소스 전극이 접속되고, 해당 소스 전극은 비트선(44)과 접속되어 있다. n형 MOS 트랜지스터(42)는 게이트 전극(56)에 접속된 어드레스선의 1개에 기록 전압 설정 회로(11)로부터 인가되는 전압에 의해서 제어된다.
n형 MOS 트랜지스터(42)의 게이트 전극을 고전위로 하면, 워드선(43)이 고전위이고 또한 비트선(44)이 저전위인 경우에는 정보 기억 소자(41)에 위로부터 아래(n형 MOS 트랜지스터(42)로 향하는 방향)로 전류가 흐른다. 이것과는 반대로, 워드선(43)이 저전위이고 또한 비트선(44)이 고전위인 경우에는 아래로부터 위(워드선(43)으로 향하는 방향)로 전류가 흐른다.
n형 MOS 트랜지스터(42T)는, 비트선(44)이 고전위인 경우, 해당 n형 MOS 트랜지스터(42T)에 흐르는 전류는 제한되지 않기 때문에, 정전압에 가까운 동작이다. 한편, 비트선(44)이 저전위인 경우, n형 MOS 트랜지스터(42T)에서 전류가 제한되므로, 정전류에 가까운 동작으로 된다. 다시 말해, 정보 기억 소자(41)에 아래로부터 위로 전류를 흐르게 할 때는 정전압적인 동작으로 되고, 위로부터 아래로 전류를 흐르게 할 때는 정전류적인 동작으로 된다. 또한, 전류 제한용의 n형 MOS 트랜지스터(42T)의 게이트 전극의 접속처{connection destination}를 비트선(44)으로부터 선택용의 n형 MOS 트랜지스터(42)의 소스 전극으로 바꾸면, 정전류와 정전압의 동작이 거꾸로 된다.
본 실시형태에서는, 고저항 상태의 정보를 기록하는 경우는, n형 MOS 트랜지스터(42T)가 정전압적인 동작을 하고, 저저항 상태의 정보를 기록하는 경우는, n형 MOS 트랜지스터(42T)가 정전류적인 동작을 한다. 비트선이 1개로 끝나므로, 회로의 구성을 간소화할 수 있다. 이 경우, 기록시는 2단 접속의 n형 MOS 트랜지스터(42, 42T)가 동작하는 구성이기 때문에, 정보 기억 소자(41)에 공급하는 전류는 감소한다.
또, 2개의 n형 MOS 트랜지스터(42, 42T)의 전원과 정보 기억 소자(41)에 인가되는 전압의 전원이 공통이므로, 정보 기억 소자(41)에 인가되는 전압이 전원 전압 이하로 된다. 그 때문에, 정보 기억 소자(41)에 인가되는 전압이 낮게 억제된다.
또한, n형 MOS 트랜지스터 대신에 p형 MOS 트랜지스터를 이용하는 경우에는, n형 MOS 트랜지스터의 경우와는 역으로 저전위 전원과 고전위 전원을 교체하면 좋다는 점을 주목하라.
<3. 제3 실시형태>
다음에, 도 9를 참조해서, 제3 실시형태에 따른 불휘발성 메모리의 기록 회로(도 1의 선택 회로(3))의 구성예를 도시한다.
본 실시형태는, 제1 및 제2 실시형태와는 달리, 정보 기억 소자마다가 아니라, 워드선측에 정전류용, 정전압용의 제어 회로를 배치한 예이다. 즉, 도 4의 정보 기억 소자와 접속한 워드선에 구동 트랜지스터를 추가해서 전류 구동을 실현한 예이다.
도 9의 예에서는, 워드선(63)에 정전압용의 n형 MOS 트랜지스터(66)와 정전류용의 n형 MOS 트랜지스터(67)를 접속하고 있다. 또한, 정보 기억 소자(61)(정보 기억 소자(2)에 대응)는 어드레스선의 1개인 워드선(63)에, 메모리 셀의 배치에 대응해서 복수개 접속되어 있다. 도면중 2개의 정보 기억 소자(61)가 기재되어 있지만, 대표해서 1개의 정보 기억 소자(61)에 대해서 설명한다.
정보 기억 소자(61)의 일단에는 워드선(63)이 접속되어 있고, 워드선(63)은 극성 설정 회로(9)에 의해서 저전위, 고전위로 전환된다. 정보 기억 소자(61)의 타단과 한쪽의 어드레스선의 1개인 비트선(64)과의 사이에, 선택용의 n형 MOS 트랜지스터(62)가 접속되어 있다. n형 MOS 트랜지스터(62)는 게이트 전극에 접속된 어드레스선의 1개에 기록 전압 설정 회로(11)로부터 인가되는 전압에 의해서 제어된다. 또, 워드선(63)은, n형 MOS 트랜지스터(66)의 소스 전극과 n형 MOS 트랜지스터(67)의 드레인 전극과의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(66)의 드레인 전극은 전원의 고전위측과 접속되고, 또 n형 MOS 트랜지스터(67)의 소스 전극은 저항 소자(67R)를 거쳐서 전원의 저전위측과 접속되어 있다.
n형 MOS 트랜지스터(66)의 게이트 전극에 고전위 전압을 인가하고, n형 MOS 트랜지스터(67)의 게이트 전극에 저전위 전압을 인가하면, n형 MOS 트랜지스터(66, 67)의 접속 중점 및 정보 기억 소자(61)에 접속된 워드선(63)은 고전위로 된다. 이 상태에서, 선택용의 n형 MOS 트랜지스터(62)의 게이트 전극을 고전위로 하고, 비트선(64)을 저전위로 하면, 정보 기억 소자(61)에는 위로부터 아래(n형 MOS 트랜지스터(62)로 향하는 방향)로 전류가 흐른다. 이 때, n형 MOS 트랜지스터(66)는 소스 팔로워 동작으로 되므로, 정보 기억 소자(61)에 인가되는 전압은 정전압에 가깝게 된다. n형 MOS 트랜지스터(66, 67)의 게이트 전극에 인가하는 전압에 의해서 정보 기억 소자(61)에 인가되는 전압을 제어할 수 있다.
이것과는 반대로, n형 MOS 트랜지스터(66)의 게이트 전극을 저전위로 하고, n형 MOS 트랜지스터(67)의 게이트 전극을 고전위로 하며, 비트선(64)을 고전위로 하면, 정보 기억 소자(61)에 아래로부터 위(워드선(63)으로 향하는 방향)로 전류가 흐른다. 이 때, n형 MOS 트랜지스터(67)와 전원의 저전위측과의 사이에 적당한 저항 소자(67R)를 접속해 둠으로써, 정보 기억 소자(61)에 흐르는 전류를 n형 MOS 트랜지스터(67)의 게이트 전극의 전위로 제어할 수 있는 정전류에 가까운 동작으로 된다.
본 실시형태에서는, 고저항 상태의 정보를 기록하는 경우는, n형 MOS 트랜지스터(66)가 정전압적인 동작을 하고, 저저항 상태의 정보를 기록하는 경우는, n형 MOS 트랜지스터(67)가 정전류적인 동작을 한다. 그리고, 정전류용, 정전압용의 제어 회로를, 정보 기억 소자마다가 아니라 1개의 워드선에 1개 접속하는 구성으로 했으므로, 제1 및 제2 실시형태와 비교해서 MOS 트랜지스터의 개수를 적게 할 수 있어, 회로 규모가 작게 억제된다.
또한, n형 MOS 트랜지스터 대신에 p형 MOS 트랜지스터를 이용하는 경우에는, n형 MOS 트랜지스터의 경우와는 역으로 저전위 전원과 고전위 전원을 교체하면 좋다는 점을 주목하라.
<4. 제4 실시형태>
또, 도 10을 참조해서, 제4 실시형태에 따른 불휘발성 메모리의 기록 회로(도 1의 선택 회로(3))의 구성예를 도시한다.
본 실시형태는, 정보 기억 소자마다가 아니라, 비트선측에 정전류용, 정전압용의 제어 회로를 배치한 예이다. 즉, 도 5의 정보 기억 소자와 접속한 비트선에 구동 트랜지스터를 추가해서 전류 구동을 실현한 예이다. 도 10의 예에서는, 비트선(84)에 정전압용의 n형 MOS 트랜지스터(86)와 정전류용의 n형 MOS 트랜지스터(87)를 접속하고 있다. 또한, 정보 기억 소자(81)(정보 기억 소자(2)에 대응)는 어드레스선의 1개인 워드선(83)에, 메모리 셀의 배치에 대응해서 복수개 접속되어 있다. 도면중 2개의 정보 기억 소자(81)가 기재되어 있지만, 대표해서 1개의 정보 기억 소자(81)에 대해서 설명한다.
정보 기억 소자(81)의 일단에는 워드선(83)이 접속되어 있고, 워드선(83)은 극성 설정 회로(9)로부터 n형 MOS 트랜지스터(86, 87)에 공급되는 구동 전압에 의해서 저전위, 고전위로 전환된다. 정보 기억 소자(81)의 타단과 한쪽의 어드레스선의 1개인 비트선(84)과의 사이에, 선택용의 n형 MOS 트랜지스터(82)가 접속되어 있다. n형 MOS 트랜지스터(82)는 게이트 전극에 접속된 어드레스선의 1개에 기록 전압 설정 회로(11)로부터 인가되는 전압에 의해서 제어된다. 또, 비트선(84)은, n형 MOS 트랜지스터(86)의 소스 전극과 n형 MOS 트랜지스터(87)의 드레인 전극과의 접속 중점에 접속되어 있다. n형 MOS 트랜지스터(86)의 드레인 전극은 전원의 고전위측과 접속되고, 또 n형 MOS 트랜지스터(87)의 소스 전극은 저항 소자(87R)를 거쳐서 전원의 저전위측과 접속되어 있다.
정전류용, 정전압용의 제어 회로를 워드선이 아니라 비트선에 접속하면, 워드선에 배치한 제3 실시형태와 비교해서, 정전류와 정전압의 동작 극성이 역전한다. 즉, n형 MOS 트랜지스터(87)는, 정보 기억 소자(81)의 위로부터 아래(n형 MOS 트랜지스터(82)로 향하는 방향)로 전류가 흐를 때 정전류적인 동작으로 된다.
이것과는 반대로, 정보 기억 소자(81)의 아래로부터 위(워드선(83)으로 향하는 방향)로 전류가 흐를 때, n형 MOS 트랜지스터(86)는 정전압적인 동작으로 된다. 이 때, n형 MOS 트랜지스터(86)는 소스 팔로워 동작으로 되므로, 정보 기억 소자(81)에 인가되는 전압은 정전압에 가깝게 된다. n형 MOS 트랜지스터(86, 87)의 게이트 전극에 인가하는 전압에 의해서 정보 기억 소자(81)에 인가되는 전압을 제어할 수 있다.
본 실시형태에서는, 고저항 상태의 정보를 기록하는 경우는, n형 MOS 트랜지스터(86)가 정전압적인 동작을 하고, 저저항 상태의 정보를 기록하는 경우는, n형 MOS 트랜지스터(87)가 정전류적인 동작을 한다. 그리고, 정전류용, 정전압용의 제어 회로를, 정보 기억 소자마다가 아니라 1개의 비트선에 1개 접속하는 구성으로 했으므로, 제1 및 제2 실시형태와 비교해서 MOS 트랜지스터의 개수를 적게 할 수 있어, 회로 규모가 작게 억제된다.
또한, 상기의 설명은 n형 MOS 트랜지스터에 대해서 적용되지만, n형 MOS 트랜지스터 대신에 p형 MOS 트랜지스터를 이용하는 경우에는, n형 MOS 트랜지스터의 경우와는 역으로 저전위 전원과 고전위 전원을 교체하면, 동일한 동작이 가능하다는 점을 주목하라.
이상 기술한 제1∼제4 실시형태에서는 극력{極力} 소수의 MOS 트랜지스터로 구성한 기록 회로(제어 회로)를 나타냈지만, 보다 많은 MOS 트랜지스터를 조합해도 좋으며, 차동 앰프나 귀환 회로를 이용해서 고정밀도의 전압 제어 회로, 전류 제어 회로를 구성해도 좋다. 또, 정보 기억 소자에 인가되는 전압이나 흐르는 전류를 기준으로 정보 기억 소자와 전원 사이에 있는 어느것인가의 MOS 트랜지스터의 게이트 전압을 제어해도 좋다.
또, 스핀 MRAM을 예로 설명했지만, 다른 저항 변화를 가지는 정보 기억 소자로 구성되는 불휘발성 메모리에 적용할 수 있다. 예를 들면, RRAM인 경우, 정보 기억 소자가 산화물과 금속 전극으로 이루어지고, 정보가 산화물의 이온 상태 혹은 결정{結晶} 상태에 대응하고, 그 정보의 기록을 상기 방법으로 행한다.
<기타>
[측정 데이터의 예]
여기서, 본 발명에 따른 정보 기억 소자의 구성에 있어서, 구체적인 기록 방법에 대해서 기록 및 파괴{破壞; destruction} 특성이 어떻게 되는지 검토를 행했다. 처음에 스핀 MRAM의 소자에 대해서, 검증을 행한 결과를 나타낸다. 이용한 소자는, 하지층(도 2의 하지막(20))에 5㎚의 Ta, 반강자성층(반강자성층(21))에 20㎚의 PtMn, 핀층(강자성층(22))에 2㎚의 CoFe, 페리{antiferromagnetic} 결합층(비자성층(23))에 0.8㎚의 Ru, 참조층(강자성층(24)
)에 2㎚의 CoFeB, 터널 배리어층(터널 절연층(25))에 0.8㎚의 MgO, 기억층(강자성층(26))에 1.8㎚의 CoFeB, 보호층(오버코트층(27))에 5㎚의 Ta를 이용한 TMR 소자를 이용했다. 소자 사이즈는 짧은 축 75㎚, 긴 축 200㎚이다. 도 11에 이 TMR 소자의 대표적인 전압-저항 곡선을 도시한다.
도 11로부터 반전 전압은 정부 모두 0.6V 정도이고, 반전 전압에서의 저항값은 저저항인 경우에서 약 0.95㏀, 고저항인 경우에서 약 1.4㏀이다.
이 TMR 소자와 동일한 구성의 TMR 소자를 복수개, 정전압 기록과 정전류 기록에서 반전과 파괴의 측정을 행하고, 가로축에 파괴 전압/반전 전압 및 파괴 전류/반전 전류를, 세로축에 누적 파괴율을 나타낸 그래프를 도 12에 도시한다. 도 12에서 H(하이)→L(로우)은 고저항 상태로부터 저저항 상태로의 기록, L→H는 저저항 상태로부터 고저항 상태로의 기록이다. 누적 파괴율의 값이 클수록, 즉 1에 가까울 수록 완전 파괴{全壞; complete destruction}에 가까운 것을 나타내고 있다.
도 12의 예에서는, 정전류의 H→L 기록시가 파괴와 기록 사이의 마진은 가장 넓지만, 다른 기록 동작에서는 그다지 큰 차이는 없다.
다음에, 정전압 앰프와 가변 저항 소자와 정보 기억 소자를 직렬로 접속하고, 가변 저항의 값을 바꿈으로써 정보 기억 소자를 구동하는 기록 회로(도시 생략)의 출력 임피던스를 변화시키고, 출력 임피던스(R)에 대한 기록가능 회수를 측정했다. 도 13에 출력 임피던스에 대한 기록가능 회수의 대수{對數; logarithm}를 도시한다. 정보 기억 소자에 인가되는 전압, 전류는 출력 임피던스에 의해서 변화하므로, 전압은 정전압 앰프의 구동 입력 전압을 기준으로 해서, 정전류시에는 전용 회로를 사용했다. 구동 회로에 100㎱의 펄스를 입력하고, 그 때의 각 조건에서의 반전 입력 전압의 1.5배의 전압으로 소거를 행하고, 2배의 전압으로 기록을 행하는 과정을 최대 1010회 반복해서, 정보 기억 소자가 파괴될 때까지의 회수를 기록가능 회수로 했다.
도 13의 예에서는, L→H의 기록가능 회수는 출력 임피던스가 커지면 완만하게 감소하고, 대조적으로 H→L의 기록가능 회수는 출력 임피던스가 커지면 크게 증가한다. 다시 말해, L→H에서는 출력 임피던스가 작은 쪽, H→L에서는 출력 임피던스가 큰 쪽에서 각각 기록가능 회수가 커서 바람직하다. 동일한 출력 임피던스로 L→H, H→L 어느 쪽에도 기록을 행하는 경우에는, 출력 임피던스는 고저항 상태의 저항값보다도 낮고 저저항 상태의 저항값보다도 높은 약 1∼2㏀이 비교적 양호하다. 보다 바람직하게는, L→H의 기록은 저임피던스 즉 정전압적 동작, H→L의 기록은 고임피던스 즉 정전류적 동작으로 기록 조건을 바꾸는 것이 좋다.
다음에, 보다 저항 변화율이 큰 산화물을 금속층 사이에 끼운 RRAM의 정보 기억 소자를 이용해서 취득한 데이터 예를 도시한다. 산화물로서는 두께 30㎚의 NiO, 그 산화물의 하부 전극이 두께 10㎚의 Pt, 상부 전극이 두께 10㎚의 Ta를 이용해서, 직경 50㎚로 형성해서 RRAM의 정보 기억 소자로 했다. 도 14에 사용된 RRAM의 정보 기억 소자의 전압-저항 곡선을 도시한다.
상기의 스핀 MRAM을 이용한 정보 기억 소자에 비해서, 저저항 상태와 고저항 상태의 저항 변화는 20∼200배로 크다. 기록의 측정은 상기의 스핀 MRAM과 마찬가지 회로 구성으로 행했지만, 소거는 기록과는 다른 회로를 준비했다. 측정에서는 저저항 상태를 기록하는 경우는, 고저항으로 되도록 소거를 행한 후에 기록을 행하고, 고저항 상태로 기록하는 경우는 저저항으로 되도록 소거를 행한 후에 기록했다. 기록은 구동 회로에 반전 전압의 1.5배의 전압을 인가하고, 최대 1010회 반복해서, 정보 기억 소자가 파괴될 때까지의 회수를 기록가능 회수로 했다.
도 15에 출력 임피던스에 대한 기록가능 회수의 대수를 도시한다. 기록은 상기 스핀 MRAM의 측정에서 사용한 것과 동일한 구성의 기록 회로를 사용하고 있다. 도면중 H→L는 고저항 상태로부터 저저항 상태로의 기록시의 데이터, L→H는 저저항 상태로부터 고저항 상태로의 기록시의 데이터를 나타낸 것이다. L→H의 기록가능 회수는 출력 임피던스가 커지면 감소하고, H→L의 기록가능 회수는 출력 임피던스가 작아지면 크게 증가한다. 동일한 출력 임피던스로 L→H, H→L 어느 쪽에도 기록하는 경우에는, 고저항 상태의 저항값 보다도 낮고 저저항 상태의 저항값보다도 높은 약 3㏀이 비교적 양호하다. 보다 바람직하게는, L→H의 기록은 저임피던스 즉 정전압적 동작, H→L의 기록은 고임피던스 즉 정전류적 동작으로 기록 조건을 바꾸는 것이 더 좋다.
이상 측정 데이터를 나타낸 바와 같이, 스핀 MRAM용의 정보 기억 소자, RRAM용의 정보 기억 소자 모두 저저항 상태를 기록하는 경우에는, 기록되는 저저항 상태의 저항값보다도 높은 임피던스, 보다 바람직하게는 정전류로 기록한다. 한편, 고저항 상태를 기록하는 경우는, 기록되는 고저항 상태의 저항값보다도 낮은 임피던스, 보다 바람직하게는 정전압으로 기록을 행함으로써, 기록가능 회수가 크게 증가하고, 불휘발성 메모리의 신뢰성이 향상한다.
제1∼ 제4 실시형태로 대표되는 본 발명의 기록 방법 및 그 기록 방법을 실현하는 구성을 구비한 불휘발성 메모리는, 상기 기록 동작을 실현하는 구성이다. 즉, 저저항 상태를 기록하는 경우에는, 기록되는 저저항 상태의 저항값보다도 높은 임피던스로 기록(정전류적 기록)이 행해진다. 한편, 고저항 상태를 기록하는 경우는, 기록되는 고저항 상태의 저항값보다도 낮은 임피던스로 기록(정전압적 기록)이 행해진다. 이와 같은 구성에 의해 정보 기억 소자에의 부하가 경감되어 정보 기억 소자의 파괴가 억제된다. 그러므로, 기록가능 회수가 크게 증가해서, 불휘발성 메모리의 신뢰성이 향상한다.
또한, 이상에서 설명한 실시형태는, 본 발명을 실시하기 위한 매우 적합한 형태의 구체적인 예이기 때문에, 기술적으로 바람직한 갖가지 한정이 추가되어 있다. 단, 본 발명은, 이상의 실시형태의 설명에 있어서 특히 본 발명을 한정하는 취지의 기재가 없는 한, 이들 실시형태에 한정되는 것은 아니다. 예를 들면, 이상의 설명에서 든 사용 재료와 그 사용량, 처리 시간, 처리 순서 및 각 파라미터의 수치적 조건 등은 적합예에 불과하며, 또 설명에 이용한 각 도면에서의 치수, 형상 및 배치 관계 등도 실시형태의 1예를 나타내는 개략적인 것이다. 따라서, 본 발명은, 상술한 실시형태의 예에 한정되는 것은 아니며, 본 발명의 요지를 벗어나지 않는 범위에서, 갖가지 변형, 변경이 가능하다.
본 발명은, 그 전체 내용이 본원 명세서에 참고용으로 병합되어 있는, 2009년 6월 25일자로 일본 특허청에 출원된 일본특허출원 제2009-151514호에 관련된 주제를 포함한다.
1…스핀 MRAM, 2…정보 기억 소자, 3…선택 회로, 3A…MOS 트랜지스터, 5…셀 어레이, 6…컬럼 디코더, 7…로우 디코더, 10…센스 앰프, 9…극성 설정 회로, 11…기록 전압 설정부, 12…워드선, 13…비트선, 15…자화 고정층, 16…기억층, 17…접속 플러그, 20…하지막, 21…반강자성층, 22…강자성층, 23…비자성층, 24…강자성층, 25…터널 절연층, 26…강자성층, 27…오버코트층, 30…실리콘 기판, 31…게이트, 32…확산층, 33…확산층, 41…정보 기억 소자, 42, 42T…n형 MOS 트랜지스터, 43…워드선, 44…비트선, 61…정보 기억 소자, 62, 66, 67…n형 MOS 트랜지스터, 63…워드선, 64…비트선, 67R…저항 소자, 81…정보 기억 소자, 82, 86, 87…n형 MOS 트랜지스터, 83…워드선, 84…비트선, 87R…저항 소자, 101…정보 기억 소자, 102, 103…n형 MOS 트랜지스터, 104…저항 소자, 105…워드선, 106, 107…비트선.

Claims (7)

  1. 정보의 기록을 위한 전원과 접속된 저항 변화를 가지는 정보 기억 소자에 대해서 전기적으로 정보의 기록을 행하는 기록 회로를 포함하는 불휘발성 메모리의 기록 방법으로서,
    상기 기록 회로가, 상기 정보 기억 소자에 대해서 해당 기록 회로의 출력 임피던스가 상기 정보 기억 소자의 저저항 상태의 저항값보다도 큰 상태에서 상기 저저항 상태의 정보를 기록하는 단계와,
    상기 기록 회로가, 상기 정보 기억 소자에 대해서 해당 기록 회로의 출력 임피던스가 상기 정보 기억 소자의 고저항 상태의 저항값보다도 작은 상태에서 상기 고저항 상태의 정보를 기록하는 단계를 포함하는, 불휘발성 메모리의 기록 방법.
  2. 제1항에 있어서,
    상기 저저항 상태의 정보를 기록하는 경우는 기록의 제어를 전류 제어에 의해서 행하고, 상기 고저항 상태의 정보를 기록하는 경우는 기록의 제어를 전압 제어에 의해서 행하는 불휘발성 메모리의 기록 방법.
  3. 제2항에 있어서,
    상기 저저항 상태의 정보를 기록하는 경우는 정전류 기록을 행하고, 상기 고저항 상태의 정보를 기록하는 경우는 정전압 기록을 행하는 불휘발성 메모리의 기록 방법.
  4. 제1항 내지 제3항중 어느 한항에 있어서,
    기록되는 정보를 기록 전압의 정부{正負}의 극성에 의존해서 결정하는 경우, 한쪽의 극성을 전류 제어로 하고, 다른쪽의 극성을 전압 제어로 해서 기록을 행하는 불휘발성 메모리의 기록 방법.
  5. 제1항 내지 제4항중 어느 한항에 있어서,
    상기 정보 기억 소자가 자성체를 구성요소로서 포함하고, 상기 정보가 상기 자성체의 자기적인 상태에 대응해서 기록되는 불휘발성 메모리의 기록 방법.
  6. 제1항 내지 제4항중 어느 한항에 있어서,
    상기 정보 기억 소자가 산화물과 금속 전극으로 이루어지고, 상기 정보가 해당 산화물의 이온 상태 혹은 결정{結晶} 상태에 대응해서 기록되는 불휘발성 메모리의 기록 방법.
  7. 정보의 기록을 위한 전원과 접속된 저항 변화를 가지는 복수의 정보 기억 소자와;
    상기 정보 기억 소자에 대해서 출력 임피던스가 상기 정보 기억 소자의 저저항 상태의 저항값보다도 큰 상태에서, 상기 저저항 상태의 정보를 소정의 전압으로 기록하는 제1 회로와;
    상기 정보 기억 소자에 대해서 출력 임피던스가 상기 정보 기억 소자의 고저항 상태의 저항값보다도 작은 상태에서, 상기 고저항 상태의 정보를 상기 소정의 전압과는 반대 극성의 전압으로 기록하는 제2 회로
    를 포함하는 불휘발성 메모리.
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