KR20130132177A - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명에 따른 반도체 메모리 장치는 복수의 워드 라인들과 복수의 비트 라인들 사이에 연결된 복수의 메모리 셀들을 포함하며, 활성화된 워드 라인에 응답하여 독출 값을 제공하는 메모리 셀 부, 복수의 워드 라인들과 기준 비트 라인 사이에 연결된 복수의 기준 메모리 셀들을 포함하며, 활성화된 워드 라인에 응답하여 단일 기준 값을 제공하는 기준 값 생성 셀 부, 및 단일 기준 값과 독출 값에 기초하여 감지 출력 신호를 제공하는 감지 증폭기를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 데이터 값을 결정하기 위한 기준 메모리 셀을 포함하는 반도체 메모리 장치에 관한 것이다.
메모리 업체들은 비휘발성 메모리 장치 중 하나인 플래시 메모리의 한계를 극복하기 위하여 차세대 메모리를 꾸준히 개발해 오고 있다. 차세대 메모리는 대표적으로 FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic RAM), PCRAM(Phase Change RAM), NFGM(Nano Floating Gate Memory), ReRAM(Resistive RAM), STTRAM(Spin Transfer Torque Magnetic RAM) 등을 포함할 수 있다.
STTRAM은 전자의 회전 성질을 이용한 자기접합터널을 이용하여 전류의 흐름과 차단을 구현한 것으로, 박막을 형성하기 위하여 높은 정밀도가 요구되지만 구조가 단순하고 30nm 이하의 초고집적 및 저전력 구현이 가능하다는 장점이 있다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀에 기입된 데이터 값을 판단하기 위하여 사용되는 기준 메모리 셀이 공정 편차에 의하여 원하는 기준 값을 제공하지 못하는 것을 방지하기 위하여 기준 메모리 셀들의 편차를 보완할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 데이터를 기입하는 메모리 셀과 상이한 크기를 가지는 기준 메모리 셀을 포함하여, 단일 기준 메모리 셀과 데이터가 기입된 메모리 셀의 출력을 비교하여 메모리 셀에 기입된 데이터 값을 판단하는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 단일의 기준 메모리 셀을 구비하여 리던던시(redundancy)를 개선하고, 제조 과정에서 기준 메모리 셀의 크기 편차로 인하여 발생하는 기준 값의 변이를 제어하기 위하여 기준 메모리 셀에 제공되는 기입 전류를 제어할 수 있다.
본 발명의 일부 실시예들에 따른 반도체 메모리 장치는 복수의 워드 라인들과 복수의 비트 라인들 사이에 연결된 복수의 메모리 셀들을 포함하며, 활성화된 워드 라인에 응답하여 독출 값을 제공하는 메모리 셀 부, 상기 복수의 워드 라인들과 기준 비트 라인 사이에 연결된 복수의 기준 값 생성 셀들을 포함하며, 상기 활성화된 워드 라인에 응답하여 단일 기준 값을 제공하는 기준 값 생성 셀 부, 및 상기 단일 기준 값과 상기 독출 값에 기초하여 감지 출력 신호를 제공하는 감지 회로를 포함한다.
본 발명의 일부 실시예들에 따른 반도체 메모리 장치는 적어도 하나의 제1 워드 라인과 복수의 기준 생성 비트 라인 사이들에 연결된 기준 메모리 셀들을 포함하며, 활성화된 제1 워드 라인에 응답하여 단일 기준 값을 제공하는 기준 값 생성 셀 부, 복수의 제2 워드 라인들과 복수의 비트 라인들 사이에 연결된 복수의 메모리 셀들을 포함하며, 활성화된 제2 워드 라인에 응답하여 독출 값을 제공하는 메모리 셀 부, 및 상기 단일 기준 값과 상기 독출 값에 기초하여 감지 출력 신호를 제공하는 감지 회로를 포함한다.
본 발명의 일부 실시예들에 따른 반도체 메모리 장치는 적어도 하나의 제1 워드 라인과 비트 라인들 사이에 연결된 기준 값 생성 셀들 및 상기 제1 워드 라인과 평행한 복수의 제2 워드 라인들과 상기 비트 라인들 사이에 연결된 메모리 셀들을 포함하는 메모리 셀 블록들, 및 상기 메모리 셀 블록 각각의 워드 라인 및 비트 라인을 제어하는 워드 라인 제어부 및 비트 라인 제어부를 포함한다. 독출 동작에 있어서, 상기 워드 라인 제어부는 상기 메모리 셀 블록 중 하나의 메모리 셀 블록에 대하여 상기 제1 워드 라인을 활성화시켜 상기 기준 값 생성 셀들의 평균 저항 값에 기초하여 단일 기준 값을 출력하도록 하고, 어드레스 신호에 기초하여 상기 메모리 셀 블록 중 다른 하나의 메모리 셀 블록에 대하여 상기 제2 워드 라인들 중 하나의 워드 라인을 활성화시켜 상기 어드레스 신호에 의하여 선택된 메모리 셀로부터 독출 값을 출력하도록 한다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀에 기입된 한 비트의 데이터를 판단하기 위하여 두 개의 기준 셀이 제공되었던 종래에 비하여, 단일 기준 메모리 셀을 통하여 하나의 기준으로 데이터를 판단할 수 있도록 하여 반도체 메모리 장치를 소형화할 수 있다.
본 발명의 일 실시예들에 따른 반도체 메모리 장치는 제조 과정에서 각 기준 값 생성 셀들이 공정 편차에 따라 원하는 기준 값을 제공하지 못하더라도 기준 값 생성 셀들을 병렬로 연결하여 이들의 평균을 내어 단일 기준 값을 제공함으로써 공정 편차에 따른 영향을 최소화할 수 있다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 STTRAM의 메모리 셀 구조를 설명하기 위한 도면들이다.
도 2a는 종래의 반도체 메모리 장치에서 메모리 셀에 기입된 데이터를 판단하는 방법을 설명하기 위한 개념도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 메모리 셀에 기입된 데이터를 판단하는 방법을 설명하기 위한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2a는 종래의 반도체 메모리 장치에서 메모리 셀에 기입된 데이터를 판단하는 방법을 설명하기 위한 개념도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 메모리 셀에 기입된 데이터를 판단하는 방법을 설명하기 위한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 STTRAM의 메모리 셀 구조를 설명하기 위한 도면들이다.
도 1a 및 도 1b는 STTRAM에 포함되는 MTJ의 단면을 개념적으로 도시한 도면이다.
도 1a 및 도 1b를 참조하면, MTJ(100)는 고정층(110), 터널 장벽층(120) 및 자유층(130)을 포함하며, 고정층(110)의 자화 방향은 일정하게 유지되는 반면, 자유층(130)의 자화 방향이 변화함에 따라 MTJ(100)의 저항 값이 상이해진다.
도 1a에서는 자유층(130)의 자화 방향(131)이 고정층(110)의 자화 방향과 실질적으로 평행하기 때문에 MTJ(100)가 저 저항 상태에 상응하며, 도 1b에서는 자유층(130)의 자화 방향(133)이 고정층(110)의 자화 방향과 실질적으로 역 평행 방향이기 때문에, MTJ(100)가 고 저항 상태에 상응한다. 실시예에 따라 저 저항 상태와 고 저항 상태를 논리 상태 ＇하이＇ 와 ＇로우＇ 또는 데이터 ＇0＇과 ＇1＇에 대응시킬 수 있다.
도 1c는 STTRAM 메모리 셀의 기입 및 독출 동작을 설명하기 위한 개념도이다.
STTRAM은 전자들이 박막(thin film)(스핀 필터)을 통과할 때 스핀-편극화되는 전자들을 사용한다. 스핀-편극화된 전자들은 자유층(130) 상에 토크를 가하고, 이는 자유층의 극성을 변화시켜 데이터를 기입할 수 있다. 독출 동작은 종래의 MRAM과 유사한 방식으로, 전류가 MTJ(100)의 저항 값 또는 논리 상태를 검출하는 방식으로 이루어진다.
도 1c를 참조하면, STTRAM 메모리 셀(10)은 MTJ(100), 트랜지스터(TR), 비트 라인(BL) 및 워드 라인(WL)을 포함할 수 있다.
기입 및 독출 동작에 있어서, 트랜지스터(TR)는 MTJ(100)로 전류를 제공하기 위하여 턴-온된다. STTRAM에서 MTJ(100)의 논리 상태는 종래 MRAM에서의 자기 기록(magnetic write)과는 다르게 전기적으로 기록된다.
도 1d는 STTRAM 메모리 셀과 주변 회로들을 함께 도시한 것이다. MTJ(100), 트랜지스터(TR), 비트 라인(BL) 및 워드 라인(WL) 이외에, 감지 증폭기(SA), 기입/독출 회로(R/W) 및 기준 값(Ref)이 도시되어 있다. MRAM과는 대조적으로, STTRAM에서의 기록 동작은 전기적으로 이루어진다. 기입/독출 회로(R/W)는 비트 라인(BL)과 소스 라인(SL) 사이에 기록 전압을 생성한다. 비트 라인(BL)과 소스 라인(SL) 사이의 전압의 극성에 따라 MTJ(100)의 자유층의 극성은 변경될 수 있고, 그에 따라서 논리 상태가 기록될 수 있다. 마찬가지로, 독출 동작 동안에는, 독출 전류가 생성되는데, 독출 전류는 MTJ(100)를 통해서 비트 라인(BL)과 소스 라인(SL) 사이에 흐른다. 그 전류가 트랜지스터(TR)를 통해 흐르도록 허용될 때, MTJ(100)의 저항 값(논리 상태)과 비트 라인(BL)과 소스 라인(SL) 사이의 전압 차이에 기초하여 결정될 수 있는데, 그 전압 차이는 기준 값(Ref)과 비교되고, 감지 증폭기(SA)에 의해서 증폭되어 감지 출력 신호(SO)로 제공된다.
설명한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 메모리 셀에 기입된 데이터는 MTJ(100)의 저항 값 또는 논리 상태와 비트 라인(BL)과 소스 라인(SL) 사이의 전압에 따른 독출 값과 기준 값을 비교하여 결정된다.
도 2a는 종래의 반도체 메모리 장치에서 메모리 셀에 기입된 데이터를 판단하는 방법을 설명하기 위한 개념도이다.
도 2a를 참조하면, 메모리 셀(10)에 기입된 데이터를 판단하기 위하여, 감지 회로(450)는 메모리 셀(10)로부터 감지 전류(Isen)를 수신하고, 기준 셀들(150)로부터 ＇0＇ 기준 전류(Irefz) 및 ＇1＇ 기준 전류(Irefo)를 수신한다.
기준 셀들(150)에는 각각 ＇0＇ 기준 셀(150z) 과 ＇1＇ 기준 셀(150o)이 포함된다. 예를 들어, ＇0＇ 기준 셀(150z)과 ＇1＇ 기준 셀(150o)은 각각 메모리 셀(10)과 실질적으로 동일한 MTJ를 포함할 수 있으나, ＇0＇ 기준 셀(150z)과 ＇1＇ 기준 셀(150o)은 MTJ 내부의 자유층이 상이한 극성을 가질 수 있어, 이를 기준으로 하여 감지 전류(Isen)가 어느 영역에 해당되는 지를 판단하여 감지 출력 신호(SO)로 제공될 수 있다.
실시예에 따라, 감지 회로(450)는 감지 전류(Isen)와 ＇0＇ 기준 전류(Irefz)의 차이를 증폭하고, 감지 전류(Isen)와 ＇1＇ 기준 전류(Irefo)의 차이를 증폭하여 각각의 증폭된 신호들을 다시 증폭시켜 감지 출력 신호(SO)로 제공하는 2 단계의 증폭 동작을 수행할 수 있다. 다른 실시예에 따라, 감지 회로(450)는 ＇0＇ 기준 전류(Irefz)와 ＇1＇ 기준 전류(Irefo)의 평균을 내어, 평균 전류 값과 감지 전류(Isen)를 비교하여 이들의 차이를 증폭하여 감지 출력 신호(SO)를 제공할 수도 있다.
데이터 판단부(550)는 감지 출력 신호(SO)의 값에 기초하여 최종적으로 메모리 셀(10)에 기입된 데이터가 ＂0＂ 또는 ＂1＂인지 판단할 수 있다.
이상과 같이 메모리 셀(10)에 기입된 하나의 데이터 비트 값을 결정하기 위해서는 ＇0＇과 ＇1＇ 기준 값들이 모두 필요하고, 이에 따라서 각 메모리 셀(10)의 데이터를 결정하기 위하여 기준 값들을 생성하는 기준 셀들(150)을 위한 공간이 많이 요구될 수 있다.
도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 메모리 셀에 기입된 데이터를 판단하는 방법을 설명하기 위한 개념도이다.
도 2b를 참조하면, 감지 회로(400)는 메모리 셀(10)로부터 감지 전류(Isen)를 수신하고, 기준 셀(100r)로부터 기준 전류(Iref)를 수신하여 이들의 차이를 증폭하여 감지 출력 신호(SO)로 제공할 수 있다.
기준 셀(100r)은 메모리 셀(10)과는 상이한 크기를 가지는 MTJ를 포함할 수 있다. MTJ가 상이한 크기를 가짐에 따라서 동일하게 MTJ의 자유층의 극성이 변화하기 위하여 기준 셀(100r)의 양단에 필요한 전압 값이 상이해질 것이며, 자유층의 극성이 다른 경우, 기준 셀(100r)에 흐르는 전류 값 또한, 메모리 셀(10)과는 다른 값을 가질 것이다.
예를 들어, 기준 셀(100r)의 MTJ가 메모리 셀(10)의 MTJ 보다 큰 경우, 기준 셀(100r)에 대하여 기 설정된 전압을 가하였을 때, 기준 셀(100r)로부터 흐르는 기준 전류(Iref)의 값은 메모리 셀(10)의 상태에 따른 값을 결정하기 위한 중간 값을 가질 수 있다. 실시예에 따라, 기준 셀(100r)의 MTJ 크기가 메모리 셀(10)의 MTJ 크기의 1.4배 정도가 될 수 있다.
데이터 판단부(500)는 감지 출력 신호(SO)에 기초하여 메모리 셀(10)에 기입된 데이터가 ＂0＂ 또는 ＂1＂ 인지 판단할 수 있다.
따라서 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀(10)에 기입된 1 비트의 데이터를 판단하기 위하여 실제 데이터가 기입되는 메모리 셀(10)과 상이한 크기의 MTJ를 가지는 단일 기준 셀을 이용함으로써, 기준 셀을 위한 공간을 최소화할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 3을 참조하면, 반도체 메모리 장치(1a)는 메모리 셀 부(300a, 300b), 기준 값 생성 셀 부(400) 및 감지 증폭기(400)를 포함할 수 있다.
또한, 실시예에 따라 워드 라인 제어부(600) 및 데이터 판단부(500)를 더 포함할 수 있다.
메모리 셀 부(300a, 300b)는 워드 라인(WL1, WL2)과 비트 라인(BLn-1, BLn, BLn+1, BLn+2) 사이에 각각 직렬로 연결된 트랜지스터(TR1n-1, TR2n-1, TR1n, TR2n, TR1n+1, TR2n+1, TR1n+2, TR2n+2)와 MTJ(100un-1, 100dn-1, 100un, 100dn, 100un+1, 100dn+1, 100un+2, 100dn+2)를 포함할 수 있다.
본 명세서에서 메모리 셀은 MTJ 및 트랜지스터(TR1n-1, TR2n-1, TR1n, TR2n, TR1n+1, TR2n+1, TR1n+2, TR2n+2)를 포함할 수 있다.
메모리 셀 부(300a, 300b)는 워드 라인(WL1, WL2)에 인가되는 워드 라인 전압에 따라 활성화될 수 있으며, 즉, 각 트랜지스터들이 턴-온되어 MTJ에는 소스 라인(SL)과 비트 라인(BL) 사이의 전압이 인가될 수 있다. 상술한 바와 같이, MTJ는 비트 라인(BL)과 소스 라인(SL) 사이의 전압에 따라 자화 방향이 상이해 짐으로써 데이터를 저장할 수 있다.
또한, 비트 라인(BL)과 소스 라인(SL)은 각각 데이터 기입/독출부(310, 320)에 연결되어 데이터를 기입하기 위한 전압 또는 전류를 비트 라인(BL) 또는 소스 라인(SL)에 제공하거나, 데이터를 독출하는 경우, 비트 라인(BL) 또는 소스 라인(SL)으로부터의 전압 또는 전류를 감지 노드(NS)로 제공할 수 있다.
기준 값 생성 셀 부(200)는 기준 비트 라인(BLref) 과 기준 소스 라인(SLref) 사이에 직렬로 연결된 기준 MTJ(100r1, 100r2) 및 기준 트랜지스터(TR1ref, TR2ref)를 포함할 수 있다. 기준 트랜지스터(TR1ref, TR2ref)는 워드 라인(WL1, WL2)에 인가된 워드 라인 전압에 응답하여 턴-온 또는 턴-오프될 수 있다. 기준 값 생성 셀은 기준 비트 라인(BLref)과 기준 소스 라인(SLref) 사이에 직렬로 연결되어 있으며 워드 라인(WL1, WL2)에 의하여 활성화되는 기준 MTJ(100r1, 100r2) 및 기준 트랜지스터(TR1ref, TR2ref)에 상응할 수 있다.
기준 값 셍성 셀 부(200)는 기준 비트 라인(BLref) 및 기준 소스 라인(SLref)과 연결된 기준 값 기입/독출부(210)를 포함할 수 있다. 기준 값 기입/독출부(210)는 기준 값 생성 셀은 기준 값을 제공하기 위하여 기 설정된 저항 값을 가지도록 설정될 수 있다. 즉, 기준 값 생성 셀의 기준 MTJ(100r1, 100r2)에 포함된 자유층의 자화 정도는 기 설정되어 있을 수 있다. 기준 값 생성 셀이 특정한 단일 기준 값을 가지도록 설정하는 것은 외부의 제어 신호에 의하여 기준 값 기입/독출부(210)를 통하여 기준 비트 라인(BLref) 또는 기준 소스 라인(SLref)에 특정한 전압 또는 전류 값을 제공할 수 있다. 또한, 메모리 셀 부(300a, 300b)에 기입된 데이터를 독출하여 데이터 값을 판단하기 위하여 단일 기준 값을 필요로 하는 경우, 기준 값 기입/독출부(210)는 기준 비트 라인(BLref) 또는 기준 소스 라인(SLref)을 통하여 전압 또는 전류를 감지하여 기준 노드(NR)로 제공할 수 있다. 기준 노드(NR)로 제공되는 값은 단일 기준 값으로, 활성화된 워드 라인에 기초하여 기준 값 생성 셀의 전류 또는 전압 값에 기초하여 생성된다.
실시예에 따라, 메모리 셀 부(300a, 300b)와 기준 값 생성 셀 부(200)는 하나의 메모리 셀 블록, 예를 들어 MAT에 포함될 수 있다.
감지 회로(400)는 감지 노드(NS)와 기준 노드(NR) 사이의 전압 차이를 증폭하여 감지 출력 신호(SO)로 제공한다. 데이터 판단부(500)는 감지 출력 신호(SO)에 기초하여 메모리 셀에 기입된 데이터가 ＂0＂ 또는 ＂1＂ 인지 판단한다.
상술한 바와 같이 데이터를 기입하는 메모리 셀의 MTJ와 기준 값 생성 셀의 MTJ는 크기가 상이하다. 상이한 크기를 가짐으로 인하여 동일한 전압이 가해지더라도 각 MTJ에 의한 저항 값이 상이해지고, 이에 따라서 기준 값 생성 셀에서 출력되는 단일 기준 값, 즉 기준 노드(NR)의 값은 메모리 셀의 데이터 ＂0＂ 또는 ＂1＂을 판단하는 중간 값이 될 수 있다. 예를 들어, 데이터 ＂0＂이 메모리 셀에 기입된 경우에는 MTJ가 저 저항 상태이고, 데이터 ＂1＂이 메모리 셀에 기입된 경우에는 MTJ가 고 저항 상태라고 한다면, 기준 값 생성 셀은 저 저항과 고 저항 사이의 저항 값을 가지도록 미리 설정될 수 있다.
종래의 반도체 메모리 장치의 경우, 단일 기준 값이 아니라, 데이터 ＂0＂ 또는 데이터 ＂1＂의 값을 나타내는 기준 셀들을 병렬로 연결하여 이들 값과 감지 노드(NS)의 값을 비교하였지만, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 단일 기준 값을 생성하는 기준 값 생성 셀을 포함하여, 기준 값을 제공하기 위한 면적을 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4를 참조하면, 반도체 메모리 장치(1b)는 기준 값 생성 셀 부(200a), 메모리 셀 부(300c), 제1 워드 라인 제어부(610), 제2 워드 라인 제어부(620), 비트 라인 제어부(700)를 포함할 수 있다.
도 3과 비교하였을 경우, 도 4에서는 기준 값 생성 셀 부(200a)와 메모리 셀 부(300c)가 상이한 워드 라인 제어부들(610, 620)에 의하여 제어된다. 도 3의 반도체 메모리 장치(1a)의 경우, 기준 값 생성 셀 부(200)와 메모리 셀 부(300a, 300b)가 하나의 메모리 셀 블록에 포함되어 활성화된 하나의 워드 라인에 응답하여 단일 기준 값과 독출 값을 제공한다. 이와는 달리, 도 4의 반도체 메모리 장치(1b)의 경우, 기준 값 생성 셀 부(200a)는 제1 워드 라인 제어부(610)에 의하여 활성화된 워드 라인에 응답하여 기준 노드(NR)를 통하여 단일 기준 값을 제공하고, 메모리 셀 부(300c)는 제2 워드 라인 제어부(620)에 의하여 활성화된 워드 라인에 응답하여 감지 노드(NS)를 통하여 독출 값을 제공한다.
다만, 기준 값 생성 셀 부(200a)와 메모리 셀 부(300c)는 실질적으로 동일한 구성을 가질 수 있다. 실질적으로 동일한 구성을 가지는 메모리 블록들이지만, 기준 값 생성 셀 부(200a)와 메모리 셀 부(300c)는 하나의 워드 라인에 연결된 기준 값 생성 셀들(10rs, 10rs´)을 포함할 수 있다. 기준 값 생성 셀들(10rs, 10rs´)에 포함된 기준 MTJ들은 독출 동작 이전에 기 설정된 저항 값을 가지도록 설정될 수 있다.
기준 값 생성 셀 부(200a)와 메모리 셀 부(300c)의 구조는 실질적으로 동일할 수 있으나, 동작 상의 특징으로 용어를 정한 것이다. 예를 들어, 독출 동작에 있어서, 어드레스 신호에 기초하여 메모리 셀 부(300c)에 포함된 메모리 셀의 데이터를 독출하고자 하는 경우를 가정하여 설명하도록 한다. 메모리 셀 부(300c)에서 제3 워드 라인(WL3)과 제7 비트 라인(BL6) 사이에 연결된 선택 메모리 셀(10s)에 기입된 데이터를 독출하고자 하는 경우, 어드레스 신호에 기초하여 제1 워드 라인 제어 신호(WCON1)와 제2 워드 라인 제어 신호(WCON2)가 생성되어 제1 워드 라인 제어부(610) 및 제2 워드 라인 제어부(620)에 각각 제공될 수 있다.
제1 워드 라인 제어 신호(WCON1)에 응답하여 제2 워드 라인(WL2)이 활성화되고, 기준 값 기입/독출부(220)를 통하여 기준 노드(NR)에 단일 기준 값이 제공될 수 있다. 기준 노드(NR)에 제공되는 단일 기준 값은 기준 값 생성 셀들(10rs)의 평균 저항 값에 기초하여 생성될 수 있다. 실시예에 따라 기준 값 생성 셀 부 (200a)에 포함된 기준 값 생성 셀들(10rs) 전체의 평균 저항 값에 기초할 수 있으나, 기준 값 생성 셀들(10rs)에 포함된 일부 기준 값 생성 셀들의 평균 저항 값에 기초할 수도 있다.
일부 기준 값 생성 셀들은 비트 라인 제어부(700)에 포함된 기준 값 제어부(710)에서 기준 값 제어 신호(RCON)를 통하여 비트 라인(BL) 및 소스 라인(SL)의 전압 차이를 제어하거나 전류의 흐름을 제어함으로써 선택될 수 있다. 예를 들어, 기준 값 제어 신호(RCON)에 기초하여 기준 값 기입/독출부(220)에 의하여 제2 내지 제5 비트 라인들(BL1, BL2, BL3, BL4)과 제2 내지 제5 소스 라인들(SL1, SL2, SL3, SL4)에 대하여 실질적으로 동일한 전압이 인가되는 경우, 기준 값 생성 셀들(10rs)에 포함된 다섯 개의 기준 값 생성 셀들 중에서 제1 비트 라인(BL0)과 제1 소스 라인(SL0) 사이에 연결된 하나의 기준 값 생성 셀을 통해서만 단일 기준 값이 제공될 수 있다.
기준 값 제어 신호(RCON)를 통하여 실질적으로 단일 기준 값을 생성하기 위한 기초가 되는 기준 값 생성 셀을 선택하는 것은, 공정 편차에 기인한 것이다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 하나의 비트를 판단하기 위하여 데이터 판단치의 중간 값을 가지는 기준 값 생성 셀을 포함하는 것을 특징으로 하지만, 기준 값 생성 셀이 공정 편차에 따라서 기준 MTJ의 크기가 원하는 크기를 가지지 못하여 단일 기준 값이 메모리 셀에 기입된 데이터를 판단할 수 없게 되는 경우가 발생할 수 있다. 이러한 경우를 방지하기 위하여 데이터 판단치의 중간 값을 가지는 기준 값 생성 셀을 복수 개 포함하는 기준 값 생성 셀들(10rs)을 통하여 기준 값 생성 셀들의 평균 저항 값에 기초하여 단일 기준 값을 생성한다.
이러한 과정에서 특정한 기준 값 생성 셀의 크기가 원하는 범위를 벗어나는 것으로 판단한 경우에는 해당 기준 값 생성 셀을 제외한 다른 기준 값 생성 셀들만의 평균 저항 값에 기초하여 단일 기준 값을 생성하기 위하여 기준 값 제어 신호(RCON)를 생성하는 것이다. 또한 동작 속도를 조절하기 위하여 기준 값 제어 신호(RCON)를 생성하여 활성화되는 기준 값 생성 셀들을 제어할 수도 있다.
기준 값 생성 셀 부(200a)를 통하여 단일 기준 값이 제공되었으면, 제2 워드 라인 제어 신호(WCON2)에 기초하여 제2 워드 라인 제어부(620)는 제3 워드 라인(WL3)을 활성화시킨다. 또한, 기입/독출부(320)를 통하여 제7 비트 라인(BL6)과 제7 소스 라인(BL6)을 통하여 독출 값을 제공받아 감지 노드(NS)에 제공한다.
감지 회로(410)는 기준 노드(NR)와 감지 노드(NS)로부터 각각 단일 기준 값 및 독출 값을 수신하여, 이들의 차이를 증폭하여 감지 출력 신호(SO)로 제공한다. 데이터 판단부(510)는 감지 출력 신호(SO)에 기초하여 선택 메모리 셀(10s)에 기입된 데이터 값을 결정할 수 있다.
설명한 바와 같이, 어드레스 신호에 기초하여 특정한 메모리 셀 블록 내의 메모리 셀에 기입된 데이터를 독출하는 경우, 이와 인접한 메모리 셀 블록이 기준 값 생성 셀 부(200a)로 동작할 수 있다. 즉, 동작 방법에 따라, 기준 값 생성 셀 부(200a) 내의 메모리 셀에 기입된 데이터를 독출하는 경우, 메모리 셀 부(300c) 내에 포함된 기준 값 생성 셀들(10rs´)의 기준 값 생성 셀들의 평균 저항 값에 기초하여 단일 기준 값이 제공될 수도 있다.
비트 라인 제어부(700)는 기준 값 생성 셀 부(200a)의 기준 값 기입/독출부(220) 및 메모리 셀 부(300c)의 기입/독출부(320)에 대하여 비트 라인 제어 신호(BCON) 및 기준 값 제어 신호(RCON)를 제공할 수 있다. 도 4에서는 기준 값 제어부(710)가 비트 라인 제어부(700) 내에 포함된 것으로 도시되었으나, 별도로 구현될 수도 있다.
기준 값 제어부(710)는 상술한 바와 같이, 기준 값 생성 셀 부(200a) 내의 기준 값 생성 셀들(10rs)의 활성화를 제어하여 단일 기준 값의 기초가 되는 기준 값 생성 셀을 선택하여 제어할 수도 있고, 독출 동작 이전에 기준 값 생성 셀들이 특정한 기준 값을 가지도록 기준 MTJ의 자화 상태를 제어할 수도 있다.
설명한 바와 같이 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 칩 활성화 구간 동안에 메모리 셀 어레이에 대하여 LSB 프로그램을 수행하고, 칩 아이들 신호에 응답하여 LSB 프로그램 된 데이터들을 MSB 프로그램을 통하여 다른 메모리 셀들로 이동시킨다. 따라서 칩 활성화 구간 동안의 프로그램 속도를 향상시킬 수 있다.
나아가, 본 발명의 일 실시예들에 따른 반도체 메모리 장치는 한 비트의 데이터를 판단하기 위한 단일 기준 값을 제공하는 기준 값 생성 셀을 포함하여 데이터 판단을 위한 면적을 줄일 수 있다. 또한, 기준 값 생성 셀의 공정 편차에 따른 기준 값의 영향을 줄이기 위하여 실질 적으로 동일한 단일 기준 값을 생성할 수 있는 기준 값 생성 셀들을 병렬로 연결하여 이들의 평균 값을 단일 기준 값으로 사용할 수 있다. 따라서 단일 기준 값을 제공함으로써 소형화 및 동작 안정성을 모두 기할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10a, 10b : 반도체 메모리 장치
100, 100r : MTJ(Magnetic tunnel junction)
10 : 메모리 셀
100, 100r : MTJ(Magnetic tunnel junction)
10 : 메모리 셀
Claims (14)
- 복수의 워드 라인들과 복수의 비트 라인들 사이에 연결된 복수의 메모리 셀들을 포함하며, 활성화된 워드 라인에 응답하여 독출 값을 제공하는 메모리 셀 부;
상기 복수의 워드 라인들과 기준 비트 라인 사이에 연결된 복수의 기준 값 생성 셀들을 포함하며, 상기 활성화된 워드 라인에 응답하여 단일 기준 값을 제공하는 기준 값 생성 셀 부; 및
상기 단일 기준 값과 상기 독출 값에 기초하여 감지 출력 신호를 제공하는 감지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 1에 있어서,
상기 메모리 셀들과 상기 기준 값 생성 셀들은 각각 하나의 트랜지스터와 하나의 MTJ(Magnetic tunnel junction)를 포함하며,
상기 기준 값 생성 셀들에 포함된 MTJ는 상기 메모리 셀들에 포함된 MTJ보다 큰 것을 특징으로 하는 반도체 메모리 장치. - 청구항 1에 있어서,
상기 감지 출력 신호를 수신하여 상기 독출 값이 상기 단일 기준 값 보다 큰 경우, 상기 독출 값을 제1 데이터로, 상기 독출 값이 상기 단일 기준 값 보다 작은 경우, 상기 독출 값을 제2 데이터로 판단하는 데이터 판단부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 1에 있어서,
상기 기준 값 생성 셀 부는,
상기 기준 비트 라인을 통하여 상기 기준 값 생성 셀들이 기 설정된(Pre-determined) 저항 값을 가지도록 제어하는 기입/독출부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 적어도 하나의 제1 워드 라인과 복수의 기준 생성 비트 라인 사이들에 연결된 기준 메모리 셀들을 포함하며, 활성화된 제1 워드 라인에 응답하여 단일 기준 값을 제공하는 기준 값 생성 셀 부;
복수의 제2 워드 라인들과 복수의 비트 라인들 사이에 연결된 복수의 메모리 셀들을 포함하며, 활성화된 제2 워드 라인에 응답하여 독출 값을 제공하는 메모리 셀 부; 및
상기 단일 기준 값과 상기 독출 값에 기초하여 감지 출력 신호를 제공하는 감지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 5에 있어서,
상기 복수의 기준 생성 비트 라인들 또는 소스 라인들에 제공되는 기준 생성 신호를 제어하는 기준 제어 신호를 생성하여 상기 단일 기준 값을 결정하는 기준 값 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 5에 있어서,
상기 메모리 셀 각각은,
상기 비트 라인과 소스 라인 사이에 직렬로 연결된 하나의 트랜지스터 및 하나의 MTJ를 포함하며, 상기 트랜지스터는 상기 제2 워드 라인에 응답하여 스위칭 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 7에 있어서,
상기 기준 메모리 셀 각각은,
상기 기준 생성 비트 라인과 소스 라인 사이에 직렬로 연결된 하나의 트랜지스터 및 하나의 MTJ를 포함하며, 상기 트랜지스터는 상기 제1 워드 라인에 응답하여 스위칭 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 8에 있어서,
상기 기준 값 생성 셀들에 포함된 MTJ는 상기 메모리 셀들에 포함된 MTJ보다 큰 것을 특징으로 하는 반도체 메모리 장치. - 청구항 5에 있어서,
상기 단일 기준 값은 상기 활성화된 제1 워드 라인 및 상기 기준 생성 비트 라인들 또는 소스 라인들에 연결된 상기 기준 값 생성 셀들의 평균 저항 값에 기초하여 생성되는 것을 특징으로 하는 반도체 메모리 장치. - 적어도 하나의 제1 워드 라인과 비트 라인들 사이에 연결된 기준 값 생성 셀들 및 상기 제1 워드 라인과 평행한 복수의 제2 워드 라인들과 상기 비트 라인들 사이에 연결된 메모리 셀들을 포함하는 메모리 셀 블록들; 및
상기 메모리 셀 블록 각각의 워드 라인 및 비트 라인을 제어하는 워드 라인 제어부 및 비트 라인 제어부를 포함하며,
독출 동작에 있어서, 상기 워드 라인 제어부는 상기 메모리 셀 블록 중 하나의 메모리 셀 블록에 대하여 상기 제1 워드 라인을 활성화시켜 상기 기준 값 생성 셀들의 평균 저항 값에 기초하여 단일 기준 값을 출력하도록 하고, 어드레스 신호에 기초하여 상기 메모리 셀 블록 중 다른 하나의 메모리 셀 블록에 대하여 상기 제2 워드 라인들 중 하나의 워드 라인을 활성화시켜 상기 어드레스 신호에 의하여 선택된 메모리 셀로부터 독출 값을 출력하도록 하는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 11에 있어서,
상기 기준 메모리 셀과 상기 메모리 셀은 상기 비트 라인 및 소스 라인 사이에 직렬로 연결된 MTJ 및 트랜지스터를 포함하며, 상기 기준 값 생성 셀에 포함된 MTJ는 상기 메모리 셀들에 포함된 MTJ 보다 큰 것을 특징으로 하는 반도체 메모리 장치. - 청구항 12에 있어서,
상기 제1 워드 라인이 활성화된 하나의 메모리 셀 블록을 제어하는 비트 라인 제어부는, 상기 하나의 메모리 셀 블록에 연결된 비트 라인들 또는 소스 라인들에 제공되는 독출 전류를 제어하여 상기 단일 기준 값을 결정하는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 11에 있어서,
상기 독출 값 및 상기 단일 기준 값을 비교하여 상기 선택된 메모리 셀에 기입된 데이터의 논리 상태를 판단하는 데이터 판단부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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