CN103426460A - 半导体存储器件 - Google Patents

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CN103426460A CN2013100227078A CN201310022707A CN103426460A CN 103426460 A CN103426460 A CN 103426460A CN 2013100227078 A CN2013100227078 A CN 2013100227078A CN 201310022707 A CN201310022707 A CN 201310022707A CN 103426460 A CN103426460 A CN 103426460A
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Abstract

本发明公开一种半导体存储器件。所述半导体存储器件包括：存储单元单位，其包括多个存储单元，所述多个存储单元连接在多个字线和多个位线之间并且构造成响应于受激发的字线而提供读出值；基准值生成单位，其包括多个基准值生成单元，所述多个基准值生成单元连接在所述多个字线和基准位线之间并且构造成响应于受激发的字线而提供单个基准值；以及读出电路，其构造成基于所述单个基准值和所述读出值提供读出输出信号。

Description

半导体存储器件
技术领域
本发明涉及半导体存储器件，更具体地说涉及包括基准值生成单元的半导体存储器件。
背景技术
闪速存储器是一种非易失性存储器，为了克服闪速存储器的限制存储器制造商已经开发出下一代存储器。这种下一代存储器包括铁电随机存取存储器（ferroelectric random access memory，FeRAM）、磁阻式随机存取存储器（magnetic RAM，MRAM）、相变随机存取存储器（phase change RAM，PCRAM）、纳米浮动栅极存储器（nanofloating gate memory，NFGM）、电阻式随机存取存储器（resistiveRAM，ReRAM）以及自旋转移力矩磁阻式随机存取存储器（spintransfer torque magnetic RAM，STTRAM）。
STTRAM是一种利用电子的自旋特性采用磁性隧道结来控制电流的存储器。尽管需要高精度地形成薄膜，但是STTRAM结构简单，具有低于30nm的超高集成度以及低能耗。
发明内容
本发明的各个实施例旨在提供一种半导体存储器，其可以补偿用于确定写入存储单元中的数据的比特值的基准值的变化。基准值的变化可能是因为例如制造工序的变化而引起的。
本发明的各个实施例还旨在提供一种半导体存储器，其包括尺寸与数据写入的存储单元的尺寸不同的基准值生成单元，并且该半导体存储器构造成将基准值生成单元的输出信号与存储单元的输出信号进行比较以确定写入存储单元中的数据的比特值。
此外，本发明的各个实施例旨在通过如下方式提高空间效率：包括单个基准值生成单元并且控制供应给基准值生成单元的写电流，以控制因为基准值生成单元的尺寸偏差所导致的基准值的变化，而基准值生成单元的尺寸偏差可能是因为制作工艺的变化所引起的。
根据本发明的一个实施例，一种半导体存储器件包括：存储单元单位，其包括多个存储单元，所述多个存储单元连接在多个字线和多个位线之间并且构造成响应于受激发的字线而提供读出值；基准值生成单位，其包括多个基准值生成单元，所述多个基准值生成单元连接在所述多个字线和基准位线之间并且构造成响应于受激发的字线而提供单个基准值；以及读出电路，其构造成基于所述单个基准值和所述读出值提供读出输出信号。
每个存储单元和基准值生成单元都包括一个晶体管和一个磁性隧道结，所述基准值生成单元中包含的磁性隧道结大于所述存储单元中包含的磁性隧道结。
所述半导体存储器件还包括数据确定单元，所述数据确定单元构造成接收所述读出输出信号，如果所述读出值大于或等于所述单个基准值则所述数据确定单元确定所述读出值作为第一数据，如果所述读出值小于所述单个基准值则所述数据确定单元确定所述读出值作为第二数据。
所述基准值生成单元单位包括读写单元，所述读写单元构造成利用所述基准位线控制所述基准值生成单元，使得所述基准值生成单元具有预定电阻值。
根据本发明的另一个实施例，一种半导体存储器件包括：基准值生成单元单位，其包括多个基准值生成单元，所述多个基准值生成单元连接在至少一个第一字线和多个基准生成位线之间并且构造成响应于受激发的第一字线而提供单个基准值；存储单元单位，其包括多个存储单元，所述多个存储单元连接在多个第二字线和多个位线之间并且构造成响应于受激发的第二字线而提供读出值；以及读出电路，其构造成基于所述单个基准值和所述读出值提供读出输出信号。
所述半导体存储器件还包括基准值控制单元，所述基准值控制单元构造成生成基准控制信号，用于控制供应给与所述多个基准值生成单元相连的所述多个基准生成位线或源极线的基准生成信号，以便于确定所述单个基准值。
每个存储单元都包括在相应位线与相应源极线之间串联地连接的一个磁性隧道结和一个晶体管，所述晶体管响应于相应的第二字线的激发而执行开关操作。
每个基准值生成单元都包括在相应基准生成位线与相应源极线之间串联地连接的一个磁性隧道结和一个晶体管，所述晶体管响应于所述第一字线的激发而执行开关操作。
所述基准值生成单元中包含的磁性隧道结大于所述存储单元中包含的磁性隧道结。
所述单个基准值基于与受激发的第一字线相连的基准值生成单元的平均电阻值而生成。
所述平均电阻值通过所述基准值生成单元中包含的一部分或全部基准值生成单元而获得。
根据本发明的另一个实施例，一种半导体存储器件包括：存储单元块，每个存储单元块包括连接在至少一个第一字线和多个位线之间的基准值生成单元、以及连接在所述位线和与所述第一字线并行地设置的多个第二字线之间的存储单元；字线控制单元，其构造成控制所述存储单元块的每个字线；以及位线控制单元，其构造成控制所述存储单元块的每个位线。在读操作中，所述字线控制单元构造成激发所述存储单元块之中的第一存储单元块的第一字线，以便基于所述第一存储单元块中的基准值生成单元的平均电阻值输出单个基准值，并且所述字线控制单元基于地址信号激发所述存储单元块之中的第二存储单元块的第二字线之一，以便于从所述第二存储单元块中通过所述地址信号而选定的存储单元中输出读出值。
每个基准值生成单元和存储单元都包括在相应位线与相应源极线之间串联地连接的一个晶体管和一个磁性隧道结，所述基准值生成单元中包含的磁性隧道结大于所述存储单元中包含的磁性隧道结。
所述位线控制单元构造成控制供应给与所述第一存储单元块相连的位线或源极线的读出电流，以便于确定所述单个基准值。
所述的半导体存储器件还包括数据确定单元，所述数据确定单元构造成将所述读出值与所述单个基准值进行比较以便于确定在选定的所述存储单元中写入的数据的逻辑值，即比特值。
所述平均电阻值通过所述第一存储单元块中包含的一部分或全部基准值生成单元而获得。
所述第一存储单元块的第一字线和第二字线独立于所述第二存储单元块的第一字线和第二字线受控制。
附图说明
图1a至图1d示出根据本发明实施例的STTRAM的存储单元结构。
图2a示出在现有半导体存储器件的存储单元中写入的数据的逻辑值的确定方法。
图2b示出在根据本发明实施例的半导体存储器件的存储单元中写入的数据的逻辑值的确定方法。
图3示出根据本发明实施例的半导体存储器件。
图4示出根据本发明另一个实施例的半导体存储器件。
具体实施方式
下面参考附图详细地描述本发明的示例性实施例。在所有附图中尽量采用相同的附图标记来指代相同或相似的部件，并且不再重复说明这些相同或相似的部件。
然而，本文仅仅出于示例的目的参考作为示例性实施例的示意性或功能性示图的附图来描述实施例。因此，可以预见到例如因为制造技术和/或公差而可能导致示图中的形状有所变化。因此，本发明的示例性实施例不应该被认为限于图中所示区域的具体形状，而是还可以包括由例如制造等因素造成的形状偏差。
图1a至图1d示出根据本发明实施例的STTRAM的存储单元（cell，又称为晶胞）结构。
图1a和图1b是STTRAM中包含的磁性隧道结（MTJ）100的截面图。
参考图1a和图1b，MTJ100包括固定层110、隧道结层120和自由层130。固定层110的磁化方向保持不变，而自由层130的磁化方向变化，从而MTJ100的电阻值变化。
参考图1a，如果自由层130的磁化方向131与固定层110的磁化方向相同，则MTJ100处于低电阻状态。参考图1b，如果自由层130的磁化方向133与固定层110的磁化方向相反，则MTJ100处于高电阻状态。低电阻状态和高电阻状态分别对应于逻辑值“高”和“低”，或者分别对应于数据“0”和“1”。
图1c示出STTRAM存储单元的读写操作。
STTRAM使用电子，当电子穿过用作自旋过滤器的薄膜时会自旋极化。自旋极化的电子对自由层施加扭矩，这改变自由层的极性以写入数据。执行读操作以检测在存储单元中写入的数据的电阻值或逻辑值。STTRAM的读操作与现有MRAM的读操作类似。
参考图1c，STTRAM存储单元结构10包括MTJ100、晶体管TR、位线BL和字线WL。
在读写操作中，使晶体管TR导通以便于为MTJ100供应电流。MTJ100的逻辑值被电性地确定，这与现有MRAM中的磁性写操作不同。
图1d示出STTRAM存储单元结构和外围电路。
STTRAM包括读出放大器SA，读写电路R/W，基准值生成器Ref，以及如图1c所示包括MTJ100、晶体管TR、位线BL和字线WL的STTRAM存储单元结构。STTRAM的写操作被电性地执行。读写电路R/W设置在位线BL与源极线SL之间并且生成写电压。MTJ100的自由层的极性可以依赖于位线BL与源极线SL之间的电压极性而改变，从而可以确定MTJ100的逻辑值。类似地，在读操作期间生成读电流，并且读电流经过MTJ100在位线BL与源极线SL之间流动。当允许读电流流过晶体管TR时，可以基于位线BL与源极线SL之间的电压差确定MTJ100的电阻值，即逻辑值。该电压差被与基准值Ref进行比较，并且被读出放大器SA放大。结果，读出放大器SA将读出输出信号SO输出。
如上所述，可以通过将对应于MTJ100的电阻值或逻辑值的读出值与基准值Ref进行比较来确定在根据本发明实施例的STTRAM的存储单元中写入的数据，该读出值依赖于位线BL与源极线SL之间的电压差。
图2a示出用于说明在现有半导体存储器件的存储单元中写入的数据的逻辑值的确定方法的视图。
参考图2a，为了确定在存储单元10中写入的数据的逻辑值，读出电路450从存储单元10接收读出电流Isen，从基准单元单位（unit）150接收“0”基准电流Irefz和“1”基准电流Irefo。
基准单元单位150包括“0”基准单元150z和“1”基准单元150o。例如，尽管“0”基准单元150z和“1”基准单元150o可以各自包括与存储单元10的MTJ基本上相同的MTJ，但是“0”基准单元150z的MTJ中的自由层和“1”基准单元150o的MTJ中的自由层可以具有彼此不同的极性，从而“0”基准电流Irefz和“1”基准电流Irefo具有彼此不同的值。这些基准值Irefz和Irefo限定多个区域。通过确定读出电流Isen对应于哪个区域，可以确定在存储单元10中写入的数据的逻辑值。
例如，读出电路450可以执行两步放大操作。也就是说，读出电路450可以首先放大读出电流Isen与“0”基准电流Irefz之间的差值、以及读出电流Isen与“1”基准电流Irefo之间的差值，然后将各个放大后的信号再次放大，以便于输出该再次放大的信号作为读出输出信号SO。根据另一个实例，读出电路450可以将“0”基准电流Irefz和“1”基准电流Irefo进行平均以将该平均电流值与读出电流Isen进行比较，并且将该平均电流值与读出电流Isen之间的差值进行放大以将读出输出信号SO输出。
数据确定单元550基于读出输出信号SO来确定在存储单元10中写入的数据是“0”还是“1”。
如上所述，为了确定在存储单元10中写入的数据的逻辑值，即比特值，需要基准值“0”和“1”，因此基准单元单位150优选地具有相当大的空间来生成这两个基准值。
图2b示出在根据本发明实施例的半导体存储器件的存储单元中写入的数据的逻辑值的确定方法。
参考图2b，读出电路400从存储单元10接收读出电流Isen并从基准单元100r接收基准电流Iref，将读出电流Isen与基准电流Iref之间的差值放大，并且输出放大后的信号作为读出输出信号SO。
基准单元100r可以包括尺寸与存储单元10的尺寸不同的MTJ。相应地，改变基准单元100r的MTJ的自由层的极性所需的电压值可以与改变存储单元10的MTJ的自由层的极性所需的电压值不同。如果基准单元100r的自由层的极性与存储单元10的自由层的极性不同，则流入基准单元100r的电流值也可以与流入存储单元100的电流值不同。
例如，如果基准单元100r的MTJ大于存储单元10的MTJ，当预定电压施加于基准单元100r时，从基准单元100r输出的基准电流Iref可以具有用于确定在存储单元10中写入的数据的逻辑值的中间值。换句话说，如果基准单元100r的MTJ大于存储单元10的MTJ，则数据“0”对应于比基准电流Iref大的来自存储单元10的读出电流Isen，数据“1”对应于比基准电流Iref小的读出电流Isen。根据本发明的一个实施例，基准单元100r的MTJ的尺寸可以是存储单元10的MTJ的尺寸的1.4倍。
数据确定单元500基于读出输出信号SO来确定在存储单元10中写入的数据是逻辑值“0”还是“1”。于是，在根据本发明实施例的半导体存储器件中，可以利用单个基准单元使得基准单元单位所需的空间最小，该基准单元包括尺寸与存储单元10的MTJ的尺寸不同的MTJ。
图3示出根据本发明实施例的半导体存储器件1a。
参考图3，半导体存储器件1a包括存储单元单位300a和300b、基准值生成单元单位200、以及读出电路400。
半导体存储器件1a还可以包括字线控制单元600和数据确定单元500。
存储单元单位300a包括连接在字线WL1和WL2与位线BLn-1和BLn之间的晶体管TR1n-1、TR2n-1、TR1n和TR2n，以及MTJ100un-1、100dn-1、100un和100dn。存储单元单位300b包括连接在字线WL1和WL2与位线BLn+1和BLn+2之间的晶体管TR1n+1、TR2n+1、TR1n+2和TR2n+2，以及MTJ100un+1、100dn+1、100un+2和100dn+2。
各存储单元可以包括MTJ100un-1、100dn-1、100un、100dn、100un+1、100dn+1、100un+2和100dn+2之中的对应一个以及晶体管TR1n-1、TR2n-1、TR1n、TR2n、TR1n+1、TR2n+1、TR1n+2和TR2n+2之中的对应一个。
存储单元单位300a和300b依赖于施加给字线WL1和WL2的字线电压而受激发。例如，如果与字线WL相连的晶体管导通，则源极线SL与位线BL之间的电压被施加给MTJ。如上所述，因为MTJ的磁化方向依赖于位线BL与源极线SL之间的电压而变化，因此MTJ可以存储数据。
位线BL和源极线SL连接于数据读写单位310或320，以便于为位线BL或源极线SL供应用于写入数据的电压或电流、或者为读出节点NS供应与经由位线BL或源极线SL读出的数据对应的电压或电流。
基准值生成单元单位200包括与基准位线BLref和基准源极线SLref连接的基准值读写单元210。
基准值读写单元210可以设定为使得基准值生成单元具有预定的电阻值以提供基准值。基准值生成单元的基准MTJ100r1和100r2中包含的自由层的磁化度可以预先设定。于是，基准值生成单元设定为具有单个基准值，以便响应于外部控制信号经由基准值读写单元210为基准位线BLref或基准源极线SLref供应特定的电压或电流值。如果使用单个基准值确定在存储单元单位300a和300b中写入的数据的逻辑值，则基准值读写单元210读出基准位线BLref或基准源极线SLref上的电压或电流，并且将读出的电压或电流供应给基准节点NR。供应给基准节点NR的电压或电流值是单个基准值，该单个基准值是基于当对应字线受激发时基准值生成单元的电流或电压值而生成的。
存储单元单位300a和300b以及基准值生成单元单位200可以包含在单个存储单元块中。
读出电路400将读出节点NS与基准节点NR之间的电压或电流差值放大并且输出放大后的信号作为读出输出信号SO。数据确定单位500基于读出输出信号SO来确定在存储单元中写入的数据具有逻辑值“0”还是“1”。
如上所述，存储单元的MTJ具有与基准值生成单元的MTJ的尺寸不同的尺寸。因此，即使为存储单元和基准值生成单元施加相同的电压，各个MTJ的电阻值也因为尺寸上的差异而不同。结果，从基准值生成单元输出的单个基准值，即基准节点NR的电压或电流值可以是用于确定在存储单元中写入的数据是“0”还是“1”的中间值。例如，假定当写入数据“0”时存储单元的MTJ处于低电阻状态，当写入数据“1”时存储单元的MTJ处于高电阻状态，则基准值生成单元可以预先设定为具有介于存储单元的MTJ的低电阻状态与高电阻状态之间的电阻值。
在一些示例性的实施例中，当读出输出信号与单个基准值相同时，数据确定单元500可以确定读出值为“1”或“0”。
在现有半导体存储器件中，用于提供对应于数据“0”或“1”的两个基准值的两个基准单元并行地连接，以便于将其基准值与读出节点的值进行比较。另一方面，根据本发明实施例的半导体存储器件包括用于生成单个基准值的基准值生成单元，从而使得提供基准值所需的空间最小。
图4示出根据本发明另一个实施例的半导体存储器件1b。
参考图4，半导体存储器件1b包括基准值生成单元单位200a、存储单元单位300c、第一字线控制单元610、第二字线控制单元620、以及位线控制单元700。
在图4中，基准值生成单元单位200a和存储单元单位300c分别被不同的字线控制单元610和620控制。然而，在一个实施例中，如图3所示，基准值生成单元单位200a以及存储单元单位300a和300b可以包含在一个存储单元块中，并且响应于一个受激发的字线而提供单个基准值和读出值。另一方面，在图4的半导体存储器件1b中，基准值生成单元单位200a响应于受第一字线控制单元610激发的字线而通过基准节点NR提供单个基准值。存储单元单位300c响应于受第二字线控制单元620激发的字线而通过读出节点NS提供读出值。
根据另一个实施例，基准值生成单元单位200a可以不具有与存储单元单位300c的构造基本上相同的构造。然而，根据图4所示的实施例，尽管存储块具有相同的构造，但是基准值生成单元单位200a和存储单元单位300c可以分别包括基准值生成单元10rs和10rs′。可以在执行读操作之前将基准值生成单元10rs或10rs′中包括的基准MTJ设定为具有预定电阻值。
即使基准值生成单元单位200a可以具有与存储单元单位300c的构造基本上相同的构造，在如何起作用方面也可以参考这些元件。例如，如果假定在读操作中基于选定的地址信号读出存储单元单位300c中包含的存储单元的数据，则当写入存储单元单位300c的选定存储单元10s（其连接在第三字线WL3与第七位线BL6之间）中的数据被读出时，基于选定的地址信号生成第一字线控制信号WCON1和第二字线控制信号WCON2，然后将第一字线控制信号WCON1和第二字线控制信号WCON2分别供应给第一字线控制单元610和第二字线控制单元620。
响应于第一字线控制信号WCON1而激发第二字线WL2，通过基准值读写单元220将单个基准值供应给基准节点NR。供应给基准节点NR的单个基准值可以基于基准值生成单元10rs的平均电阻值而生成。根据一个实施例，该单个基准值可以基于基准值生成单元单位200a中包含的全部基准值生成单元10rs的平均电阻值而生成。根据另一个实施例，该单个基准值可以基于一部分基准值生成单元10rs的平均电阻值而生成。
该部分基准值生成单元10rs可以通过利用从包含在位线控制单元700中的基准值控制单元710输出的基准值控制信号RCON控制位线BL与源极线SL之间的电流或者电压差来进行选择。例如，基准值读写单元220可以响应于基准值控制信号RCON对第二位线至第五位线BL1、BL2、BL3和BL4以及第二源极线至第五源极线SL1、SL2、SL3和SL4施加相同的电压。在该情况下，在基准值生成单元10rs所包含的五个基准值生成单元之中，仅仅通过连接于并设置在第一位线BL0与第一源极线SL0之间的一个基准值生成单元供应该单个基准值。
响应于基准值控制信号RCON来执行选择基准值生成单元以生成单个基准值，从而防止了因制造工序变化而导致不当操作。根据本发明实施例的半导体存储器件包括如下基准值生成单元：其具有用于确定数据的比特值的中间值。然而，由于基准值生成单元的基准MTJ可能不具有期望的尺寸，由于制造工序变化，基于来自单个基准值生成单元的基准值可能不能正确地确定写入存储单元中的数据。为了解决这一问题，该单个基准值基于包括多个基准值生成单元的基准值生成单元10rs的平均电阻值而生成，其中每个基准值生成单元具有用于确定数据的比特值的中间值。
如果某些基准值生成单元的尺寸不在期望的范围内，则生成基准值控制信号RCON以便基于除这些基准值生成单元以外的其它基准值生成单元的平均电阻值来生成单个基准值。为了调节操作速度，可以通过基准值控制信号RCON来调节受激发的基准值生成单元的数量。虽然随着受激发的基准值生成单元的数量增大可以提高单个基准值的精度，但是生成单个基准值的速度可能会降低。
当基准值生成单元单位200a提供单个基准值时，第二字线控制单元620可以响应于第二字线控制信号WCON2而激发第三字线WL3。读写单元320从与选定的存储单元10s连接的第七位线BL6和第七源极线SL6接收读出值，从而将该读出值供应给读出节点NS。
读出电路410分别从基准节点NR和读出节点NS接收单个基准值和读出值，并将单个基准值与读出值之间的差值放大以将读出输出信号SO输出。数据确定单元510响应于读出输出信号SO来确定在选定的存储单元10s中写入的数据的逻辑值。
如上所述，当响应于地址信号读出在某些存储单元块的存储单元中写入的数据时，其相邻的存储单元块可以用作基准值生成单元单位200a。例如，如图4所示并如上所述，如果在存储单元单位300c的存储单元中写入数据，则基于单元单位200a中包含的基准值生成单元10rs的平均电阻值来生成单个基准值，单元单位200a被用作基准值生成单元单位。另一方面，如果在基准值生成单元单位200a的存储单元中写入数据，则基于存储单元单位300c中包含的基准值生成单元10rs′的平均电阻值来生成单个基准值。
位线控制单元700分别为存储单元单位300c的读写单元320和基准值生成单元单位200a的基准值读写单元220供应位线控制信号BCON和基准值控制信号RCON。尽管在图4中基准值控制单元710包含在位线控制单元700中，但是基准值控制单元710可以与位线控制单元700分离地实施。
基准值控制单元710控制基准值生成单元单位200a中的基准值生成单元10rs的激发以选择至少一个基准值生成单元来生成单个基准值，或者控制基准值生成单元10rs中的基准MTJ的磁化相位，使得在执行读操作之前基准值生成单元10rs具有预定基准值。
结果，本发明的实施例具有如下效果。
首先，现有技术需要两个基准单元生成两个基准值来确定写入存储单元中的数据的比特值，与现有技术相比，根据本发明实施例的半导体存储器件利用单个基准值生成单元提供单个基准值，以确定数据的比特值，从而减小了实施基准值生成单元所需的空间。
其次，当各个基准值生成单元因为制造工序变化而不能提供期望的基准值时，根据本发明实施例的半导体存储器件可以提供通过将并行连接的多个基准值生成单元的基准值进行平均所获得的单个基准值，从而可以使制造工序变化的影响最小。利用通过将多个基准值生成单元的基准值进行平均所获得的单个基准值，根据本发明实施例的半导体存储器件可以稳定地操作。
尽管已经描述了根据本发明的多个示例性实施例，但是应该理解，本领域技术人员可以想到的众多其它变型例和实施例也落入本公开原理的精髓和范围内。特别地，在零部件和/或布置方面可行的众多变动和变型落入本公开、附图和所附权利要求书的范围内。除了在零部件和/或布置方面的变动和变型之外，替代使用也为本领域技术人员所知。
本申请要求2012年5月25日提交的韩国专利申请No.10-2012-0056361的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (17)

1.一种半导体存储器件，包括：
存储单元单位，其包括多个存储单元，所述多个存储单元连接于并设置在多个字线和多个位线之间并且构造成响应于受激发的字线而提供读出值；
基准值生成单位，其包括多个基准值生成单元，所述多个基准值生成单元连接于并设置在所述多个字线和基准位线之间并且构造成响应于受激发的字线而提供单个基准值；以及
读出电路，其构造成基于所述单个基准值和所述读出值提供读出输出信号。
2.根据权利要求1所述的半导体存储器件，其中，
每个存储单元和基准值生成单元都包括一个晶体管和一个磁性隧道结，所述基准值生成单元中包含的磁性隧道结大于所述存储单元中包含的磁性隧道结。
3.根据权利要求1所述的半导体存储器件，还包括：
数据确定单元，其构造成接收所述读出输出信号，如果所述读出值大于或等于所述单个基准值则所述数据确定单元确定所述读出值作为第一数据，如果所述读出值小于所述单个基准值则所述数据确定单元确定所述读出值作为第二数据。
4.根据权利要求1所述的半导体存储器件，其中，
所述基准值生成单元单位包括读写单元，所述读写单元构造成利用所述基准位线控制所述基准值生成单元，使得所述基准值生成单元具有预定电阻值。
5.一种半导体存储器件，包括：
基准值生成单元单位，其包括多个基准值生成单元，所述多个基准值生成单元连接于并设置在至少一个第一字线和多个基准生成位线之间并且构造成响应于受激发的第一字线而提供单个基准值；
存储单元单位，其包括多个存储单元，所述多个存储单元连接于并设置在多个第二字线和多个位线之间并且构造成响应于受激发的第二字线而提供读出值；以及
读出电路，其构造成基于所述单个基准值和所述读出值提供读出输出信号。
6.根据权利要求5所述的半导体存储器件，还包括：
基准值控制单元，其构造成生成基准控制信号，用于控制供应给与所述多个基准值生成单元相连的所述多个基准生成位线或源极线的基准生成信号，以便于确定所述单个基准值。
7.根据权利要求5所述的半导体存储器件，其中，
每个存储单元都包括在相应位线与相应源极线之间串联地连接的一个磁性隧道结和一个晶体管，所述晶体管响应于相应的第二字线的激发而执行开关操作。
8.根据权利要求7所述的半导体存储器件，其中，
每个基准值生成单元都包括在相应基准生成位线与相应源极线之间串联地连接的一个磁性隧道结和一个晶体管，所述晶体管响应于所述第一字线的激发而执行开关操作。
9.根据权利要求8所述的半导体存储器件，其中，
所述基准值生成单元中包含的磁性隧道结大于所述存储单元中包含的磁性隧道结。
10.根据权利要求5所述的半导体存储器件，其中，
所述单个基准值基于与受激发的第一字线相连的基准值生成单元的平均电阻值而生成。
11.根据权利要求10所述的半导体存储器件，其中，
所述平均电阻值通过所述基准值生成单元中包含的一部分或全部基准值生成单元而获得。
12.一种半导体存储器件，包括：
存储单元块，每个存储单元块包括连接于并设置在至少一个第一字线和多个位线之间的基准值生成单元、以及连接在所述位线和与所述第一字线并行地设置的多个第二字线之间的存储单元；
字线控制单元，其构造成控制所述存储单元块的每个字线；以及
位线控制单元，其构造成控制所述存储单元块的每个位线，
其中，在读操作中，所述字线控制单元构造成激发所述存储单元块之中的第一存储单元块的第一字线，以便基于所述第一存储单元块中的基准值生成单元的平均电阻值输出单个基准值，并且所述字线控制单元基于地址信号激发所述存储单元块之中的第二存储单元块的第二字线之一，以便于从所述第二存储单元块中通过所述地址信号而选定的存储单元中输出读出值。
13.根据权利要求12所述的半导体存储器件，其中，
每个基准值生成单元和存储单元都包括在相应位线与相应源极线之间串联地连接的一个晶体管和一个磁性隧道结，所述基准值生成单元中包含的磁性隧道结大于所述存储单元中包含的磁性隧道结。
14.根据权利要求13所述的半导体存储器件，其中，
所述位线控制单元构造成控制供应给与所述第一存储单元块相连的位线或源极线的读出电流，以便于确定所述单个基准值。
15.根据权利要求12所述的半导体存储器件，还包括：
数据确定单元，其构造成将所述读出值与所述单个基准值进行比较以便于确定在选定的所述存储单元中写入的数据的逻辑值。
16.根据权利要求12所述的半导体存储器件，其中，
所述平均电阻值通过所述第一存储单元块中包含的一部分或全部基准值生成单元而获得。
17.根据权利要求12所述的半导体存储器件，其中，
所述第一存储单元块的第一字线和第二字线独立于所述第二存储单元块的第一字线和第二字线受控制。
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