CN105702284B - 具有独立感测电路的半导体存储器件以及相关感测方法 - Google Patents

具有独立感测电路的半导体存储器件以及相关感测方法 Download PDF

Info

Publication number
CN105702284B
CN105702284B CN201510919424.2A CN201510919424A CN105702284B CN 105702284 B CN105702284 B CN 105702284B CN 201510919424 A CN201510919424 A CN 201510919424A CN 105702284 B CN105702284 B CN 105702284B
Authority
CN
China
Prior art keywords
sensing
voltage
line
bit line
sense
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510919424.2A
Other languages
English (en)
Other versions
CN105702284A (zh
Inventor
李宰圭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105702284A publication Critical patent/CN105702284A/zh
Application granted granted Critical
Publication of CN105702284B publication Critical patent/CN105702284B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0045—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

公开了具有独立感测电路的半导体存储器件以及相关感测方法。用于半导体存储器件的感测电路包括具有第一端和第二端的位线、感测线、电流供应单元和感测放大器。多个存储单元连接在第一端与第二端之间。感测线连接到位线的第二端，电流供应单元经由位线的第一端供应感测电流的。当感测电流从位线的第一端流到所选择的存储单元时，感测放大器通过将感测线的感测电压与参考电压相比较来感测存储在所选择的存储单元中的数据。

Description

具有独立感测电路的半导体存储器件以及相关感测方法
相关申请的交叉引用
本申请要求于2014年12月12日在韩国知识产权局提交的韩国专利申请No.10-2014-0179296的优先权，其整个内容通过引用合并于此。
技术领域
这里描述的发明构思的实施例涉及半导体存储器件，更加具体来说，涉及具有独立感测电路的电阻性存储器件以及感测数据的相关方法。
背景技术
半导体存储器件被分类为易失性存储器件和非易失性存储器件。
诸如SRAM、DRAM、SDRAM等等的易失性存储器件在断电时丢失存储于其中的数据，而非易失性存储器件即使在断电时也保留存储于其中的数据。示范性非易失性存储器件包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪速存储器件、相变RAM(PRAM)、磁RAM(MRAM)、电阻性RAM(ReRAM)、铁电RAM(FRAM)等等。
包括MRAM、PRAM和ReREM存储器件的各种非易失性存储器件可以基于每个存储单元的电阻状态存储数据。为此，这样的非易失性存储器件可以称作“电阻存储(resistancememory)”器件。当高电阻对低电阻之比降低时，感测电路的感测裕量(sensing margin)会变得较重要。
发明内容
本发明构思的实施例提供一种能够恒定地保持感测放大器的感测裕量而不论所选择的存储单元是属于近单元区域还是远单元区域的半导体存储器件和数据感测方法。
本发明构思的实施例提供一种能够增加连接到位线的存储单元的数目的半导体存储器件和数据感测方法。
本发明构思的实施例的一方面教导提供一种半导体存储器件的感测电路，其包括具有第一端和第二端的位线、感测线、电流供应单元和感测放大器。多个存储单元连接在位线的第一端与第二端之间。感测线连接到位线的第二端，电流供应单元为位线的第一端供应感测电流。感测放大器可以当感测电流从位线的第一端流到存储单元中所选择的存储单元时，通过将感测线的感测电压与参考电压相比较来感测存储在所选择的存储单元中的数据。
当多个存储单元中的第一存储单元连接到位线的第一端时，多个存储单元中的最后一个存储单元可以连接到位线的第二端。
当多个存储单元中的第一存储单元连接到位线的第二端时，多个存储单元中的最后一个存储单元可以连接到位线的第一端。
所述感测电流可以从位线的第一端流到连接到所选择的存储单元的电压测量节点，并且可以不在电压测量节点与位线的第二端之间流动。
感测电流可以不流经感测线。
电流供应单元可以包括PMOS晶体管，其被配置为响应于偏置电压供应并且调整感测电流。
所述感测放大器可以是具有交叉耦合的差动放大器类型或者电流镜差动放大器类型的电压感测放大器。
位线的第一端可以经由第一列选择晶体管连接到电流供应单元。
感测线可以包括连接到第一列选择晶体管的第一局部输入/输出线、连接到第二列选择晶体管的第二局部输入/输出线和连接到第二局部输入/输出线的金属跳线。
每个存储单元可以是电阻性的非易失性存储器单元。
本发明构思的实施例的另一方面教导一种半导体存储器件，其包括位线，感测线和感测电路。位线可以具有第一端和第二端，多个存储单元可以连接在位线的第一端与第二端之间。感测线可以连接到位线BL的第二端。感测电路可以经由位线的第一端供应感测电流并且可以使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据。
感测电路可以包括：被配置为响应于偏置电压生成感测电流的第一MOS晶体管；第二MOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到基本上等于预定箝位电压；比较器，被配置为将箝位电压与感测线电压进行比较以及基于比较的结果生成箝位控制电压；和感测放大器，其被配置为将第一MOS晶体管和第二MOS晶体管公共连接到其的感测电压节点的感测电压与参考电压进行比较以及输出比较的结果作为感测数据。
本发明构思的实施例的另一方面教导一种半导体存储器件，其包括源极线、反馈线和源极线驱动电路。源极线可以公共连接到提供于源极线的第一端与第二端之间的多个存储单元的源极。反馈线可以连接到源极线的第二端。源极线驱动电路可以基于反馈线的反馈电压与预定源极线参考电压调整流到源极线的驱动电流。
源极线驱动电路可以包括：源极线电流供应单元，其被配置为响应于驱动控制信号经由源极线的第一端提供驱动电流给源极线；和源极线驱动控制单元，其被配置为将反馈电压与预定源极线参考电压进行比较以生成驱动控制信号。
所述半导体存储器件还可以包括：平行于源极线的位线，所述位线具有第一端和第二端；连接在第一端与第二端之间的多个存储单元；连接到位线的第二端的感测线；和感测电路，被配置为经由位线的第一端供应感测电流到位线以及使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据。
所述感测电路可以包括：PMOS晶体管，被配置为响应于偏置电压生成感测电流；NMOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到基本上等于预定箝位电压；比较器，被配置为将箝位电压与感测线电压进行比较以及基于比较的结果生成箝位控制电压；和感测放大器，其被配置为将PMOS晶体管和NMOS晶体管公共连接到其的感测电压节点的感测电压与参考电压进行比较以及输出比较的结果作为所选择的存储单元的感测数据。
提供一种数据感测方法，其包括：向连接到多个存储单元的位线的第一端供应受控制的感测电流；基于所选择的一个存储单元的电阻状态从连接到位线的第二端的感测线接收感测电压；以及将感测电压与预定参考电压进行比较以感测存储在所选择的存储单元中的数据。
可以在没有电流流到感测线的状况下接收感测电压。
存储单元可以包括磁隧道结(MTJ)元件和单元晶体管。
根据本发明构思的示范性实施例，感测放大器的感测裕量被保持恒定而不论所选择的存储单元是属于近单元区域还是远单元区域，由此增加可以连接到位线的存储单元的数目。
附图说明
图1是示意性地示出根据发明构思的示范性实施例的半导体存储器件的一部分的框图；
图2是示意性地示出图1的半导体存储器件的示范性实施例的图；
图3是示意性地示出图1的半导体存储器件的另一示范性实施例的图；
图4是示意性地示出图1的半导体存储器件的扩展实施例的图；
图5是示意性地示出图1的半导体存储器件的另一扩展实施例的图；
图6是示意性地示出根据发明构思的示范性实施例的数据感测方法的基本原理的图；
图7是相应于图6的等效电路图；
图8是用于描述根据图2的数据感测方法的电路图；
图9是用于描述根据图3的数据感测方法的电路图；
图10是示意性地示出图4的半导体存储器件的扩展实施例的图；
图11是示意性地示出参考图9描述的数据感测方法的改进版本的图；
图12是示意性地示出根据发明构思的示范性实施例的半导体存储器件的框图；
图13是示意性地示出图12的半导体存储器件的存储单元阵列的块的图；
图14是示意性地示出图13的存储单元的结构的图；
图15和图16是示出根据存储在图14的存储单元中的数据的可变电阻元件的磁化方向的图；
图17是用于描述对图14的STT-MRAM单元的写操作的图；
图18是示意性地示出应用于PRAM的图1的半导体存储器件的框图；
图19是示意性地示出应用于ReRAM的图1的半导体存储器件的框图；
图20是示意性地示出在低电阻状态下的图19的存储单元的结构的图；
图21是示意性地示出在高电阻状态下的图19的存储单元的结构的图；
图22是示意性地示出根据发明构思的示范性实施例的存储系统的框图；
图23是示意性地示出根据图22的示范性实施例的控制器的框图；
图24是示意性地示出根据发明构思的示范性实施例的多通道非易失性存储器系统的框图；和
图25是示意性地示出包括图24的非易失性存储器系统的电子设备的框图。
具体实施方式
下面将参照附图详细描述发明构思的实施例。然而，发明构思可以以各种不同的形式具体实现，并且不应当被释为仅仅限制于这里示出的实施例。而是，提供这些实施例为示例以使得本公开将是彻底的和完全的，并且将向本领域技术人员充分传达本发明构思。因此，对于本发明构思的一些实施例来说可以不描述一些已知的处理、元件和技术。除非另作说明，否则同样的参考标记贯穿附图和所写的描述表示同样的元件，因而将不重复对其的描述。在附图中，层和区域的大小和相对大小为了清楚而可能夸大。
将理解的是，虽然术语“第一”、“第二”、“第三”等等可以在这里用来描述各种元素、组件、区域、层和/或部分，但是，这些元素、组件、区域、层和/或部分不应当局限于这些术语。这些术语仅仅用于将一个元素、组件、区域、层或部分与其它元素、组件、区域、层或部分区分开。因而，下面讨论的第一元素、组件、区域、层或部分可以称作第二元素、组件、区域、层或部分而不脱离本发明构思的教导。
这里使用的术语仅是出于描述特定示范性实施例的目的而不是意在本发明构思的限制。如这里使用的，单数形式的“一”、“一个”和“该”意在也包括复数形式，除非上下文清楚地指示不是这样。还将理解，术语“包括”和/或“包含”在本说明书中使用时，指定存在所述特征、整体、步骤、操作、元素和/或组件，而不排除存在或增加一个或多个其它特征、整体、步骤、操作、元素、组件和/或其群组。如这里所使用的，术语“和/或”包括一个或多个相关联的所列项中任意一个或全部组合。而且，术语“示范性”是用来指代例子或者图示。
将理解的是，当一个元素或层被称作“在其上”、“连接到”、“耦接到”或“邻近于”另一个元素或层时，它可以是直接在其上、连接到、耦接到或邻近于其它元素或层，或者可以存在一个或多个中间元素或层。相反，当一个元素被称作“直接在其上"、“直接连接到"、“直接耦接到”或“紧邻于”另一个元素或层时，没有中间元素或层存在。
除非另外定义，否则本里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属的领域的技术人员通常所理解的相同的意义。还将理解的是，诸如在通常使用的词典中定义的那些术语应该解释为具有与相关技术和/或本说明书的上下文中的意义一致的意义，并且将不以理想化或过度形式化的方式解释，除非清楚地在这里如此定义。
电阻性存储器(例如，MRAM)的诸如读操作、写操作等等之类的基本操作以及执行这些基本操作的内部电路的细节描述这里将不做描述，因为这些功能和基本电路对于本领域技术人员来说是众所周知的。
图1是示意性地示出根据发明构思的示范性实施例的半导体存储器件的一部分的框图。
参照图1，半导体存储器件包含存储单元阵列100和感测电路200。
存储单元阵列100包括连接到位线BL的多个存储单元11和21。在图1中，示出一个位线BL和两个存储单元以简化附图，但是本发明构思的范围和精神不限制于此。因此将理解的是，通常存储单元阵列100将包含多个位线，每个位线可以具有与之连接的n个存储单元(n是自然数2或更大)。
在图1中，存储单元11和21连接在位线BL的第一端FE和第二端SE之间。这里，位线BL的第一端FE比第二端SE更接近感测电路200。但是，本发明构思的范围和精神可以不限制于此。位线的"端"可以意指位线本身的一部分或者包括在位线的部分点处电连接的部分。
因为靠近位线BL的第一端FE的第一存储单元11比靠近第二端SE的第n存储单元21更加接近感测电路200，所以它被视为"近单元区域”部分。因为第n存储单元21远离感测电路200，所以它被视为“远单元区域”部分。
提供感测线SEL，其可以保证感测电路200以恒定感测裕量操作，而不论所选择的存储单元是位于近单元区域还是远单元区域。感测线SEL连接到位线BL的第二端SE。
感测电路200连接到感测线SEL和位线BL，并且还接收预定参考电压Vref。感测电路200经由位线BL的第一端FE提供感测电流给位线BL。
感测电路200使用经由感测线SEL提供给感测电路200的感测线电压来感测存储在连接到位线BL的多个存储单元中所选择的一个存储单元中存储的数据。
如下面将详细解释的那样，在远单元区域中第n存储单元21的感测裕量和近单元区域中第一存储单元11的感测裕量可以彼此相等，因为感测电流的供应线和感测电压的接收线是分离的。
因为近单元区域与远单元区域之间的感测裕量损失可以被降低或者消除，所以连接到位线BL的存储单元的数目会通过将位线BL做得较长而增加。
图2是示意性地示出图1的存储单元阵列和感测电路的示范性实施例的图。
参照图2，半导体存储器件的感测电路201包含位线BL、感测线SEL、电流供应单元204和感测放大器210。
多个存储单元MC1...MCn连接在位线BL的第一端FE与第二端SE之间。
感测线SEL连接到位线BL的第二端SE。
电流供应单元204经由位线BL的第一端FE提供感测电流给位线BL。
当感测电流从位线BL的第一端FE流到所选择的一个存储单元时，感测放大器210将通过感测线SEL提供的感测电压SEV与参考电压Vref进行比较以感测存储在所选择的存储单元中的数据。
在第一存储单元11在读操作中被选择的情况下，感测电流从位线BL的第一端FE流到所选择的存储单元11的源极线SL1。高电阻可以防止感测电流流到位线BL的第二端SE。因为没有电流流过其余的位线BL，所以由于位线BL的电阻而使得电压降不发生，由此使得可能保持感测裕量而不论沿位线BL选择哪个存储单元。感测电压SEV基于所选择的存储单元是具有高电阻状态还是低电阻状态而出现在感测线SEL上，而不论所选择的存储单元是属于近单元区域还是远单元区域。
因为提供感测电压给感测放大器210(即，感测线SEL)的导电线与提供感测电流给所选择的存储单元的导电线分离，所以近单元区域与远单元区域之间的感测裕量损失可以降低或者消除，由此使得可能增加连接到位线BL的存储单元的数目。
对于电阻性存储器来说，数据的理想确定(数据“0”或者“1”)可以包括使用位于靠近存储单元阵列的感测电路测量存储单元的电阻值和选择晶体管的电阻值。但是，如果存储单元的电阻值和选择晶体管的电阻值是与外围寄生电阻值一起测量的，具体来说，外围寄生电阻值是线电阻值、触点电阻值和位线选择晶体管的电阻值，则可能难以精确地确定存储单元的电阻以便确定存储在存储单元中的数据值。具体来说，因为存储单元阵列的集成程度增加，所以寄生电阻可能由于存储单元阵列的线宽减小而增大。因为寄生电阻的量增加，所以会导致在感测存储在存储单元中的的数据中的误差。也就是说，以下感测误差可能发生：数据“1”可能被确定为是“0”，数据“0”可能被确定为是“1”。可能由于线电阻的增大而发生的误差之一可以基于近/远单元。也就是说，感测电阻差可能由于位于较接近感测电路处的存储单元和位于较远离感测电路处的存储单元的线电阻差而发生。感测电阻差可以降低感测电路的感测裕量。
因为根据本发明构思的示范性实施例的感测方法使得可以精确地测量存储单元的电阻，并且不论线电阻增加还是减小，所以近/远单元状况在感测操作期间不会引起问题。
图3是示意性地示出图1的存储单元阵列和感测电路的另一实施例的图。
参照图3，感测电路202连接到位线BL和感测线SEL。多个存储单元MC1、MC2、...MCn连接到位线BL。
感测电路202经由位线BL的第一端FE提供感测电流给位线BL。
感测电路202使用感测感测线SEL上的线电压SLV感测存储在存储单元MC1、MC2、...MCn中所选择的一个存储单元中的数据。
感测电路202包含第一MOS晶体管204和第二MOS晶体管208。第一MOS晶体管204响应于偏置电压PB生成感测电流。第二MOS晶体管208响应于箝位控制电压CCV调整感测电流以使得连接到所选择的存储单元的位线节点BLNOi的电压等于预定箝位电压VCMP。同时，第一MOS晶体管204和第二MOS晶体管208形成感测电流供应单元。
感测电路202还包括比较器206和感测放大器210。比较器206将箝位电压VCMP与感测线电压SLV进行比较，并且基于该比较的结果生成箝位控制电压CCV。在一些实施例中比较器206可以实现为运算放大器。感测放大器210将与第一MOS晶体管204和第二MOS晶体管208公共连接的感测电压节点SVN上的感测电压与参考电压Vref进行比较，并且输出该比较的结果为感测数据OUT。
第一MOS晶体管204和第二MOS晶体管208分别实现为PMOS晶体管和NMOS晶体管。
在图3中，存储单元MC1、MC2、...MCn可以分别是MRAM单元、PRAM单元或者ReRAM单元。每个存储单元可以包含可变电阻元件VR和存取晶体管TR。
将在以下假定下描述本发明构思的实施例：大约1μA的电流流动以经由写电路将存储单元编程为具有高电阻状态，大约5μA的电流流动以经由写电路将存储单元编程为具有低电阻状态。
举例来说，第二字线WL2被使能在读操作期间选择第二存储单元MC2。
具有电流偏置功能的第一MOS晶体管204响应于偏置电压PB提供在1μA与5μA之间的中间电流(例如，3μA)给感测电压节点SVN。此时，假定感测电压节点SVN的初始电压是大约3V。
具有箝位功能的第二MOS晶体管208响应于箝位控制电压CCV调整感测电流以使得连接到所选择的存储单元MC2的位线节点BLNOi的电压等于预定箝位电压VCMP。当选择存储单元MC1时位线BL的第一端FE的电压变得等于箝位电压VCMP，当选择存储单元MCn时位线BL的第二端SE的电压变得等于箝位电压VCMP。
比较器206将箝位电压VCMP与感测线SEL上的感测线电压SLV进行比较，并且基于该比较的结果生成箝位控制电压CCV。例如，如果箝位电压VCMP被设置为2V，则位线节点BLNOi的电压被设置为2V。因此，第一端FE可以具有比位线节点BLNOi的电压高的电压(例如，2.5V)。
这里，由第二MOS晶体管208箝位的感测电流从位线BL的第一端FE流到第二存储单元MC2的源极线SL2，但是由于位线BL的高电阻，该电流不从位线节点BLNOi流到第二端SE。
因此，因为箝位感测电流不在位线节点BLNOi与感测线SEL之间流动，所以将位线节点BLNOi连接到比较器206的导电线的电阻值将不会影响感测线电压SLV。也就是说，因为在位线节点BLNOi与感测线SEL之间电压不下降，所以感测线电压SLV可以出现在位线节点BLNOi上稍有变化或者没有变化。
因为比较器206与第二MOS晶体管208操作，所以连接到所选择的存储单元MC2的位线节点BLNOi的电压被调整为等于箝位电压VCMP。
因此，输入到感测放大器210的感测电压节点SVN上的电压可以仅基于所选择的存储单元MC2的电阻状态，而不论所选择的存储单元MC2是属于近单元区域还是远单元区域。也就是说，因为3μA电流在低电阻状态下流动，所以从3V(初始电压)下降2V的大约1V的电压可以出现在感测电压节点SVN上。在这种情况下，感测放大器210将1V电压与参考电压Vref(例如，2.5V)进行比较并且输出该比较的结果为具有逻辑低电平的感测数据OUT。同时，因为1μA电流在高电阻状态下流动，所以从3V(初始电压)增加2V的大约5V的电压可以出现在感测电压节点SVN上。在这种情况下，感测放大器210将5V电压与参考电压Vref进行比较并且输出该比较的结果为具有逻辑高电平的感测数据OUT。
上述特定电压例子是示例性的，并且本发明构思的范围和精神不限制于此。还将理解，上面的描述略过了在读操作之前执行的预充电操作。
如果感测放大器在连接到所选择的存储单元的位线节点的电压被设置为等于箝位电压VCMP而不论所选择的存储单元处于近单元区域还是远单元区域的情况下执行电压感测，则近单元与远单元之间的感测裕量损失不发生。不同于当所选择的存储单元在离感测放大器距离增加处时感测裕量损失变得相对较大的传统感测方案，近单元与远单元之间的感测裕量是恒定的，由此使得可能增加连接到位线的存储单元的数目，由此增加存储容量。
图4是示意性地示出图1的半导体存储器件的扩展实施例的图。图4示出存储单元阵列的两个位线以及它们的关联感测电路。
图4示出2*2的存储单元阵列结构，其包括两个位线BL1和BL2，各自具有连接到其的两个存储单元。连接到位线BL1和BL2的每个存储单元包括磁隧道结(Magnetic TunnelJunction，MTJ)元件和单元晶体管CTR。
每个单元晶体管CTR的栅极连接到字线，其源极连接到源极线。
感测电路200-1连接到第一感测线SEL1以及第一位线BL1。当第一感测线SEL1和第一位线形成在器件结构的不同层时，第一感测线SEL可以经由触点CT1连接到第一位线BL1的第二端SE1。第一感测线SEL1可以是在存储单元阵列的存储单元上方交叉的金属跳线(jumping metal line)。
在图4中示出的2*2存储单元阵列结构可以扩展为N*M存储单元阵列结构(N和M是3或更大的自然数)。
本发明构思的实施例在图4中示例为包括第一感测线SEL1和第二感测线SEL2。因为对于处于远单元区域中的存储单元的感测裕量的损失可以降低或者消除，所以连接到每个位线的存储单元的数目与传统存储器件相比较可以增加。
图5是示意性地示出图1的半导体存储器件的另一扩展实施例的图。具体来说，图5示出2*2存储单元阵列结构。在图5的实施例中，每个存储单元是包括可变电阻器VR和二极管DI的电阻性存储单元。
每个可变电阻器VR的一端连接到字线(即，要么连接到WL1要么连接到WL2)。二极管DI的阳极连接到可变电阻器VR的另一端，其阴极连接到位线(即，要么BL1要么BL2)。
感测电路200-1连接到第一感测线SEL1以及第一位线BL1。当第一感测线SEL1和第一位线BL1布置在器件结构的不同层时，第一感测线SEL可以经由触点CT1连接到第一位线BL1的第二端SE1。第一感测线SEL1可以是在存储单元阵列的存储单元上方交叉的金属跳线。
在图5中示出的2*2存储单元阵列结构可以扩展为N*M存储单元阵列结构(N和M是3或更大的自然数)。
图6是用于描述根据发明构思的示范性实施例的数据感测方法的基本原理的图。图7是相应于图6的等效电路图。
在图6中，示出根据交叉桥接开尔文电阻(Cross-Bridge Kelvin Resistor，CBKR)测量方法的结构，该方法是一种用于测量触点(例如，图6中的触点64)的电阻值的方法。在CBKR测量方法中，提供第一对端子C-C以将电流施加到触点64，并且提供第二对端子P-P以用于测量电压。第一对端子和第二对端子形成独立的环。使用该方法，可以使用四个端子精确地测量触点64的电阻值Rsubject，而不受可能存在于测量路径中的寄生电阻的影响。
可以使用两个端子实现基本电阻测量方法。电流被提供给两个端子的其中一个，并且来自电压源的电压经由两个端子被施加于触点的两端之间。也就是说，可以使用欧姆定律(V＝IR)测量触点的电阻值。当使用该方法时，因为在电流施加于其的端子测量电压，所以电流流经的路径中的全部电阻由电阻测量来反映。因此，因为测量的电阻值包括电压计的线缆的电阻值，所以它是不精确的。
对于CBKR测量方法来说，使用四个端子独立地形成用于施加电流的环和用于测量电压的环，所以没有电流流经测量电压的环。从而，电压降不发生。
用于施加电流的环包含电压源、电流计61、端子C-C和触点64，并且可以沿图7中所示的外路径(outer path)形成。用于测量电压的环包含触点64、端子P-P和电压计62，并且可以沿图7中所示的内路径(inner path)形成。
这里，如果电阻存在于电流流经的路径，则电压降发生。但是，如果没有电流流过路径，则根据欧姆定律(即，＝0A)电压降不发生。如果使用这样的原则设置没有电流流过的状况，则即使具有非零电阻的线缆在测量路径中，也可以精确地测量电压。如果电压测量环具有无穷大输入电阻值，则没有电流沿着用于测量电压的路径流动。参照图7，因为没有电流沿着用于测量电压的路径流动，所以沿着测量路径没有电压降发生。因此，触点64的电阻值可以不包括端子P-P之间的线缆电阻Rwire。也就是说，可以精确地测量触点64的电阻Rsubject，因为在内路径的寄生电阻将不会影响测量。
在本发明构思的实施例中，可以使用上述CBKR测量方法在半导体存储器件(例如，电阻存储器等等)中实现感测电路和感测方法。为此，感测裕量可以不论所选择的存储单元处于近单元区域还是远单元区域都是相同的，由此使得可以增加连接到位线的存储单元的数目。
图8是用于描述根据图2的数据感测方法的电路图。
参照图8，示出了具有电阻的位线BL，该电阻可以被视为多个寄生位线电阻RBL。在图8中，假定连接到位线BL的存储单元是MRAM存储单元，其分别包括磁隧道结(MTJ)元件和单元晶体管CTR。
当被选择的存储单元远离位线BL的第一端FE时，位线电阻RBL的数目增加；因此，在第一端FE与所选择的存储单元之间的位线的部分的电阻值变得较大。例如，当处于近单元区域中的第二存储单元MC2在读操作期间被选择时，位线BL的电阻值可以是“1x RBL”。相比之下，当处于远单元区域中的第n存储单元MCn在读操作期间被选择时，位线BL的电阻值可以是“nx RBL”。
根据本发明构思的感测方法，感测裕量被恒定保持，而不论所选择的存储单元是处于近单元区域还是远单元区域。
例如，在图8中，如果在读操作期间存储单元MCn-2被选择，则字线WLn-2被激活，并且感测电流经由PMOS晶体管204被提供给位线。感测电流经由位线节点BLNOn-2从位线BL的第一端FE流到第n-2存储单元MCn-2的源极线SLn-2。具体来说，提供给位线节点BLNOn-2的电流经由MTJ元件和存储单元MCn-2的单元晶体管CTR流到源极线SLn-2。
因为电流沿位线BL上的路径CP1流动，所以在施加电流的方向上电压降发生。但是，因为其输入电阻可以是无穷大(或者至少非常大)的电压测量电路，也就是说，感测放大器210和其余的位线BL在位线BL上的路径CP2上，所以没有电流流动。也就是说，没有电流在位线的位线节点BLNOn-2与第二端SE之间流动，所以即使电阻会非常高，也没有电压降发生。因为没有电流流动，所以在位线节点BLNOn-2与感测线SEL之间的导电路径的电阻不影响感测电压SEV。
如上所述，感测电压SEV可以是在位线节点BLNOn-2处出现的电压。感测放大器210通过将感测电压SEV与参考电压Vref进行比较来感测存储在所选择的存储单元中的数据，而不论所选择的存储单元的位置为何。因此，感测操作可以仅仅感测所选择的存储单元的电阻状态，不论选择了第一存储单元MC1还是第n存储单元MCn。感测数据OUT作为感测操作的结果被输出。
因此，通过为每个位线BL提供感测线SEL以及将感测电流施加于其的点与感测电压被测量的点分离开，相对于处于远单元区域中的存储单元可以降低或者防止感测裕量的减少。因此，可以增加连接到位线的存储单元的数目。
图9是用于描述根据图3的数据感测方法的电路图。
参照图9，示出用于通过将CBKR测量方法的基本原理应用于包括箝位晶体管208的感测电路来解决近单元与远单元之间的感测裕量损失的结构。
在图9中，感测电路包含箝位晶体管208、比较器206、偏置电压晶体管204和感测放大器210。感测放大器210是诸如像交叉耦合的差动放大器或者电流镜差动放大器之类的电压感测放大器。
假定1024个存储单元连接到位线BL并且位线上的第1022存储单元MCn-2被选择，该第1022存储单元离位线BL的第一端FE非常远(即，第1022存储单元MCn-2处于远单元区域中并且位置离位线BL的第二端SE非常近)。
字线WLn-2被使能，偏置电压晶体管204提供预定感测电流给感测电压节点SVN。感测电流可以设置为处于当存储单元被编程为高电阻状态时流动的电流值与当存储单元被编程为低电阻状态时流动的电流值之间的中间电流值。例如，当存储单元在处于高电阻状态时1μA的电流流动的时候以及当在存储单元处于低电阻状态时5μA的电流流动的时候，大约3μA的电流可以被提供为感测电流。在这种情况下，大约3V的电压可以在感测电压节点SVN作为初始电压出现。
感测电流受箝位晶体管208限制，并且然后被提供给位线的第一端FE。因为箝位晶体管208响应于箝位控制电压CCV调整感测电流，所以连接到第1022存储单元MCn-2的位线节点BLNOn-2的电压变得等于预定箝位电压VCMP。箝位电压VCMP的电平可以设置为低于感测电压节点SVN的电压电平。例如，箝位电压VCMP的范围可以从0.3V到2V。
受箝位晶体管208箝位的感测电流沿电流路径CP1从位线BL的第一端FE流到所选择的存储单元MCn-2的源极线SLn-2，但是由于存在于位线BL的该部分上的无穷大输入电阻而造成它不从位线节点BLNOn-2流到第二端SE。也就是说，没有电流沿路径CP2流动。
比较器206将箝位电压VCMP与感测线SEL上出现的感测线电压SLV进行比较，并且根据比较的结果生成箝位控制电压CCV。因此，如果箝位电压VCMP被设置为2V，则位线节点BLNOn-2的电压被限制为2V作为控制目的电压。在这种情况下，第一端FE可以具有比位线节点BLNOn-2的电压高的电压(例如，2.5V)。当第一存储单元MC1被选择时从比较器206生成的箝位控制电压CCV低于当第1022存储单元MCn-2被选择时生成的箝位控制电压CCV。在这种情况下，因为箝位晶体管208被弱导通，所以第一端FE的电压可以被限制为2V。
比较器206和箝位晶体管208构成用于将连接到所选择的存储单元的位线节点的电压设置为箝位电压VCMP，而不论是处于近单元区域的存储单元还是处于远单元区域的存储单元被选择，的装置。因此，当处于近单元区域中的存储单元被选择时生成的箝位控制电压CCV可以高于当处于远单元区域中的存储单元被选择时生成的箝位控制电压CCV。
如上所述，箝位感测电流由于无穷大输入电阻而不在位线节点BLNOn-2与感测线SEL之间流动，所以在位线节点BLNOn-2与感测线SEL之间不发生电压降。因此，感测线电压SLV可以等于位线节点BLNOn-2的电压。基于相同的原则，当第一存储单元MC1被选择时，在第一端FE处出现的位线节点的电压变得等于预定箝位电压VCMP；因此，感测电流不在第一端FE与感测线SEL之间流动。
因此，感测放大器210的感测电压节点SVN的电压可以仅基于所选择的存储单元的电阻状态，而不论所选择的存储单元是处于近单元区域还是远单元区域中。当所选择的存储单元处于低电阻状态时，相对大的感测电流朝源极线流动；因此，低于3V(初始电压)的电压出现在感测电压节点SVN处。当所选择的存储单元处于高电阻状态时，相对小的感测电流朝源极线流动；因此，低于3V(初始电压)的电压出现在感测电压节点SVN处。感测放大器210在感测时间将感测电压节点SVN的电压与参考电压Vref进行比较，并且作为比较的结果输出感测数据OUT。
测量的电压经由连接到所选择的位线BL的第二端SE的感测线SEL被反馈，并且被箝位的感测电流不在所选择的存储单元的位线节点与感测线SEL之间流动。因此，位线节点(例如，BLNOn-2)与感测线SEL之间的电阻值可以不影响电压测量。
近单元与远单元之间的感测裕量损失可以通过实现根据参考图9描述的感测原理的感测电路降低或者消除。因为近单元与远单元之间的感测裕量可以保持恒定，所以连接到位线的存储单元的数目可以增加。根据图9中所示的感测电路，恒定确保数据感测裕量，而不论近单元与远单元之间的位线负载差如何，由此在考虑感测速度的情况下增加存储容量。
图10是示意性地示出图4的半导体存储器件的扩展实施例的图。
参照图10，如果感测电路200-1和200-2位于附图的右侧，则包括列栅极CG2、CG4和CG6、第二局部I/O线单元SI/O以及感测线SEL1到SELn的第二列栅极单元被添加到图的左侧。包括列栅极CG1、CG3和CG5以及第一局部I/O线单元FI/O的第一列栅极单元是默认组件。
例如，当连接到第一位线的存储单元被选择时使能第一列选择线信号CSL1。
当第一列栅极CG1通过第一列选择线信号CSL1导通时，感测电流从位线提供给所选择的存储单元。当第二列栅极CG2通过第一列选择线信号CSL1导通时，感测电压经由第一选择线SEL1传递。
因为第二列栅极CG2不是电流驱动晶体管，所以第二列栅极CG2的大小可以小于第一列栅极CG1的大小。因此，第二列栅极单元可以在小于第一列栅极单元的区域中实现。
经由连接到第一位线BL1的第二列栅极CG2测量的电压被经由与第二局部I/O线单元SI/O相应的局部I/O线传递到感测电路200-1中的比较器206(参照图3)，并且感测线SEL1可以是金属跳线。电压测量可以在与施加感测电流的位置相对的位置上执行，以便防止位线路径的电阻对电压测量的影响。
图11是示意性地示出图9的半导体存储器件的修改实施例的图。
在图11中，与图9的实施例相比较，添加了源极线驱动电路300。
参照图11，源极线SL公共连接到连接在源极线SL的第一端FE1与第二端SE1之间的存储单元MC1到MCn的源极。这里，源极线SL的第一端FE1比第二端SE1离源极线驱动电路300更近。
因为寄生电阻沿源极线SL存在，所以存储单元阵列中的源极线可以以与参考图9描述的位线电压测量原理相同的原理驱动。对于此，反馈线FBL连接到源极线SL的第二端SE1。反馈线FBL与感测线SEL相应。
源极线驱动电路300基于反馈线FBL的反馈电压与预定源极线参考电压VSL调整流到源极线SL的驱动电流。
源极线驱动电路300包含源极线电流供应单元304和源极线驱动控制单元310。源极线电流供应单元304响应于驱动控制信号经由源极线SL的第一端FE1提供驱动电流给源极线SL。源极线驱动控制单元310将反馈电压与源极线参考电压VSL进行比较以生成驱动控制信号。
在图11中，源极线电流供应单元304可以实现为NMOS晶体管，源极线驱动控制单元310可以是比较器。在一些实施例中比较器可以实现为运算放大器。
当存储单元MCn-2被选择时，在源极线节点SLNOn-2与比较器310之间的源极线和反馈线的部分的电阻值不影响比较器310的操作。也就是说，因为电流沿着路径CP3流动，反馈线FBL的电压可以等于源极线节点SLNOn-2的电压，因为沿所述路径没有电压降发生。
对于MRAM来说，源极线电阻以及位线电阻在稳定单元分布方面可以是非常重要的。由于源极线电阻的增大而造成的问题通过将图11中所示的源极线驱动电路300应用于源极线来解决。具体来说，可以有效地处理由于集成程度的增大而造成的源极线电阻的增大，由此使得去除导致由于源极线电阻的增大造成的单元大小的减小的因素成为可能。因为使用图11中所示的电路可以解决位线电阻和源极线电阻的增大，所以分别连接到位线的存储单元的数目可以增加。
图12是示意性地示出根据发明构思的另一示范性实施例的半导体存储器件的框图。
参照图12，半导体存储器件包含存储单元阵列100、感测电路单元250、源极线驱动电路300、写电路350、缓冲电路410、行解码器420、列解码器430、输入/输出(I/O)电路440和控制电路500。
存储单元阵列100经由多个字线WL1、WL2、...WLn连接到行解码器420。存储单元阵列100经由多个位线BL1到BLn连接到感测电路单元250的感测电路200-1到200-n。存储单元阵列100包括多个存储块，每个包括用于存储数据的多个存储单元。
在示范性实施例中，存储单元阵列100可以是电阻性存储器，并且使用可变电阻存储器实现。例如，存储单元阵列100的存储单元可以是STT-MRAM(自旋转移力矩磁随机存取存储器，Spin Transfer Torque-Magnetic Random Access Memory)单元。
如果存储单元用STT-MRAM单元形成，每个存储单元可以包括具有磁性材料的磁隧道结(MTJ)元件。
在写操作期间，写电路350经由所选择的位线BL提供与写请求数据相应的写电流到存储单元阵列100。
感测电路200-1到200-n中的每一个可以例如参考图2或者3如上所述实现。在对连接到位线BL1的存储单元的读操作期间，感测电路200-1将感测电流注入到位线BL1上并且经由没有电流流过其的感测线SEL1接收感测电压。因此，感测电路200-1用相同感测裕量执行感测操作，而不论沿位线BL1的所选择的存储单元的位置如何。
输入/输出电路440从外部设备接收将写到存储单元阵列100的数据或者输出从存储单元阵列100的存储单元读出的数据到外部设备。
列解码器430对列地址进行解码以输出用于选择多个位线之一的列选择线信号。
行解码器420对行地址进行解码以输出用于选择多个字线之一的字线激活信号。
控制电路500接收写命令W_CMD或者读命令R_CMD并且生成用于控制半导体存储器件的每个电路块的控制信号CON1到CONn。控制电路500响应于写命令或者读命令控制半导体存储器件的读操作或者写操作。
缓冲电路410可以包含地址缓冲器和命令缓冲器。地址缓冲器多路复用输入地址以分别提供行地址和列地址给行解码器420和列解码器430。
源极线驱动电路300连接到存储单元的源极线。在这种情况下，源极线驱动电路300可以具有与图11所示相同的结构。
在图12的实施例中，如参考图10所述，包括列栅极CG2、感测电路单元250和感测线SEL1到SELn的第二列栅极单元被添加到基本电路结构。而且，当源极线驱动电路300被添加时反馈线FBL被添加。
图13是示意性地示出图12的存储单元阵列100的存储单元块的图。
参照图13，存储单元块包含多个存储单元MC。为了简化描述，本发明构思的实施例在图13示范为连接到四个位线BL1到BL4的存储单元块。在这种情况下，四个感测线SEL1到SEL4被提供为相应于四个位线BL1到BL4。四个位线BL1到BL4和四个感测线SEL1到SEL4可以连接到诸如图2中所示的感测电路或者图3中所示的感测电路的相应感测电路。感测电流经由四个位线BL1到BL4被施加，并且电压经由四个感测线SEL1到SEL4测量。
参照图13，存储单元块包含多个存储单元MC。每个存储单元MC包括可变电阻元件VR和单元晶体管CT。
每个可变电阻元件VR的电阻值将基于输入电流(或者电压)的方向和幅度变化。而且，可变电阻元件VR的电阻值在电流(或者电压)截止之后被保持。也就是说，可变电阻元件VR具有非易失性存储器特征。
可变电阻元件VR可以使用各种元件实现。例如，可以使用STT-MRAM元件实现可变电阻元件VR。在其它示范性实施例中，可变电阻元件VR可以使用使用相变材料的相变RAM(PRAM)、使用诸如复合金属氧化物这样的可变电阻材料的电阻性RAM(ReRAM)或者使用铁磁材料的磁RAM(MRAM)来实现。
单元晶体管CT的栅极连接到字线WL。单元晶体管CT通过经由字线WL提供的信号导通或者截止。单元晶体管CT的漏极连接到可变电阻元件VR，并且其源极连接到源极线SL。
例如，在一些实施例中，存储单元MC的单元晶体管的源极可以全部连接到相同的源极线。在其它示范性实施例中，存储单元MC的单元晶体管的源极可以分别连接到不同的源极线。
图14是示意性地示出根据本发明构思的示范性实施例的、图13的存储单元之一的结构的图。在图14的实施例中，存储单元MC实现为STT-MRAM单元。
如图14中所示，存储单元MC包括可变电阻元件VR和单元晶体管CT。单元晶体管CT的栅极连接到字线(例如，第一字线WL1)，其一个电极通过可变电阻元件VR连接到位线(例如，第一位线BL1)，并且其其它电极连接到源极线(例如，第一源极线SL1)。
MTJ可变电阻元件VR包括钉扎层(pinned layer)130、自由层(free layer)110以及介于钉扎层130和自由层110之间的隧道层120。钉扎层130的磁化方向被固定。自由层110的磁化方向根据状态与钉扎层130的磁化方向相同或者相反。还可以提供抗铁磁性层(未示出)以钉扎钉扎层130的磁化方向。
在STT-MRAM单元的读操作期间，高电平电压可以施加于字线WL1以导通单元晶体管CT，读电流可以沿从位线BL1到源极线SL的方向提供。此时，经由连接到位线BL1的第二端的感测线测量电压。通过该感测方法，存储于可变电阻元件VR中的数据可以被更精确地确定，而不论所选择的存储单元是近单元还是远单元。
在STT-MRAM单元的写操作期间，高电平电压可以施加于字线WL1以导通单元晶体管CT，写电流可以提供于位线BL1和源极线SL之间。因此，可变电阻元件VR的电阻值随自由层110的磁化方向而变化。
图15和图16是示出根据存储在图14的存储单元中的数据的、可变电阻元件的磁化方向的图。
参照图15，自由层11的磁化方向和钉扎层13的磁化方向互相平行。因此，可变电阻元件具有小的电阻值。在这种情况下，例如，数据被读取为“0”。
参照图16，自由层11和钉扎层13的磁化方向可以反向平行(或者互相相反)。因此，可变电阻元件具有大的电阻值。在这种情况下，例如，数据被读取为“1”。
在图15和图16中，本发明构思的实施例被示范为其中存储单元的自由层11和钉扎层13是水平磁性元件。但是，本发明构思的范围和精神可以不限制于此。例如，自由层11和钉扎层13可以使用垂直磁性元件实现。
图17是用其中数据被写到图14的STT-MRAM单元的写操作的图。
参照图17，可以根据经由可变电阻元件VR流动的写电流WC1/WC2的方向决定自由层11的磁化方向。例如，如果施加第一写电流WC1，则具有与钉扎层13相同自旋方向的自由电子可以对自由层11施加力矩。此时，自由层11和钉扎层13可以被平行磁化。
同时，当第二写电流WC2被施加时，具有与钉扎层13的自旋方向相反的自旋方向的电子可以对自由层11施加力矩。此时，自由层11以与钉扎层13的方向相反的方向被磁化。也就是说，在可变电阻元件VR中，自由层11的磁化方向被自旋转移力矩(STT)改变。
自由层11可以包括具有可变磁化方向的材料。自由层11的磁化方向可以通过存储单元的内部或者外部电/磁因子改变。
自由层11可以包含包括Co、Fe或者Ni中的至少一个的铁磁材料。例如，自由层11可以包含从FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12组中选择的至少一种材料。
作为阻挡层的隧道层12的厚度可以小于自旋扩散距离。隧道层12可以包含非磁性材料。例如，隧道层12可以包含从镁氧化物、钛氧化物、铝氧化物、镁锌氧化物、镁硼氧化物、钛氮化物和钒氮化物中选择的至少一种。
钉扎层13可以具有由钉扎层(未示出)固定的磁化方向。钉扎层13还可以包含铁磁材料。例如，钉扎层13可以包含从CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12组中选择的至少一种。同时，钉扎层可以包含抗铁磁性材料。例如，钉扎层可以包含从PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和Cr组中选择的至少一种材料。
同时，为了实现具有垂直磁化方向的可变电阻元件VR，自由层11和钉扎层13可以由具有大磁各向异性能量的材料形成。具有大磁各向异性能量的材料包括非晶稀土元素合金、诸如(Co/Pt)n或者(Fe/Pt)n这样的多层薄膜和L10晶体结构的超点阵材料。
例如，自由层11可以由有序合金形成并且可以包括铁(Fe)、镍(Ni)、钯(Pd)和铂(Pt)中的至少一种。自由层11可以包括从例如铁铂合金、铁钯合金、钴钯合金、钴铂合金、铁镍铂合金、钴铁铂合金和钴镍铂合金组中选择的至少一种材料。合金以定量化学表达并且是Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或者Co30Ni20Pt50。
钉扎层13可以由有序合金形成并且可以包括铁(Fe)、钴(Co)、镍(Ni)、钯(Pd)和铂(Pt)中的至少一种。例如，钉扎层13可以包括从例如铁铂合金、铁钯合金、钴钯合金、钴铂合金、铁镍铂合金、钴铁铂合金和钴镍铂合金组中选择的至少一种材料。合金以定量化学表达并且是Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或者Co30Ni20Pt50。
STT-MRAM单元的层的结构可以被不同地改变或者修改，而且自由层、隧道层和钉扎层的材料可以被不同地改变或者组合。
图18是示意性地示出具有实现为PRAM存储单元的存储单元的图1的半导体存储器件的框图。
参照图18，PRAM存储单元阵列包含连接到位线BL的多个存储单元MC1和MCn。为了描述的目的，在图18中示出一个位线BL。但是，本发明构思的范围和精神不限制于此。也就是说，存储单元阵列可以包括多个位线，每个位线可以连接到n个存储单元(n是自然数2或更大)。
存储单元MC1和MCn连接在位线BL的第一端FE和第二端SE之间。存储单元MC由GST(Ge-Sb-Te)元件和存取晶体管AT形成。存取晶体管AT的栅极连接到字线，并且其源极连接到公共源极线CSL。在其它实施例中，存取晶体管AT可以替换为PN结二极管。
可以在具有相对高电阻的非晶状态和具有相对低电阻的结晶状态之间对GST元件编程。可以通过对GST元件加热对GST元件编程。可以根据加热的幅度和持续时间确定GST元件是保持在非晶状态还是结晶状态。高电阻值和低电阻值分别指示编程值“1”和编程值“0”。通过测量GST元件的电阻值感测编程值。
存储单元的GST元件可以包括相变层，其在顶部电极和底部电极之间由GST材料形成。脉冲电流当施加于存储单元MC时经由底部电极流动。当脉冲电流施加于存储单元MC非常短的时间时，仅仅邻近于底部电极的层被加热。此时，相变层的一部分可以根据加热轮廊之间的差被设置为非晶状态(或者“设置”状态)或者结晶状态(或者“重置”状态)。
提供感测线SEL以确保恒定的感测裕量而不论所选择的存储单元是处于近单元区域还是远单元区域。感测线SEL连接到位线BL的第二端SE。
感测电路200连接到感测线SEL和位线BL并且接收预定参考电压Vref。感测电路200经由位线BL的第一端FE提供感测电流给位线BL。
感测电路200使用感测线SEL的感测线电压感测存储在所选择的存储单元中的数据。
因为供应感测电流的位线BL与接收感测电压的感测线SEL分隔开，所以处于远单元区域中的第n存储单元MCn的感测裕量可以基本上与处于近单元区域的第一存储单元MC1的感测裕量相同。恒定保持感测裕量而不论所选择的存储单元是处于近单元区域还是远单元区域，由此增加PRAM的存储容量。
图19是示意性地示出具有实现为ReRAM存储单元的存储单元的图1的半导体存储器件的框图。
参照图19，ReRAM存储单元阵列包含连接到位线BL的多个存储单元MC1和MCn。为了描述的目的，在图19中示出一个位线BL。但是，本发明构思的范围和精神不限制于此。也就是说，存储单元阵列可以包括多个位线，并且每个位线可以具有连接于此的n个存储单元(n是自然数2或更大)。
存储单元MC1和MCn连接在位线BL的第一端FE和第二端SE之间。存储单元MC由可变电阻元件VR和存取晶体管AT形成。存取晶体管AT的栅极连接到字线，并且其漏极连接到位线BL。可变电阻元件VR的一端连接到存取晶体管AT的源极，其其它端连接到板线PL。
就像图18的半导体存储器件，图19的半导体存储器件包括感测线SEL和感测电路200。
提供感测线SEL以去除近单元与远单元之间的感测裕量损失以及确保感测电路200的恒定感测裕量，并且感测线SEL连接在位线BL的第二端SE与感测电路200之间。
感测电路200连接到感测线SEL和位线BL，并且接收预定参考电压Vref。感测电路200经由位线BL的第一端FE提供感测电流给位线BL。
感测电路200实现为图2或者图3所示的感测电路。因此，感测电路200在没有感测到裕量损失的情况下感测存储在所选择的存储单元中的一个存储单元中的数据。
根据其中在用于供应感测电流的线BL和用于接收感测电压的线SEL被分隔开的状况下执行感测的方法，感测裕量被保持恒定而不论所选择的存储单元是处于近单元区域还是远单元区域中，由此增加ReRAM的存储容量。
图20是示意性地示出当存储单元处于低电阻状态中时图19的存储单元之一的结构的图。图21是示意性地示出当存储单元处于高电阻状态中时图19的存储单元之一的结构的图。
参照图20，存储单元包含底部电极101、由板线PL形成的顶部电极、以及具有在底部电极101与顶部电极之间的绝缘层102和导电层103的膜结构(堆栈结构)。
绝缘层可以包括诸如SiN、SiO2、Gd2O3等等之类的材料。导电层可以由包含Cu、Ag和Zr中的一个或多个的金属层、合金层(例如，CuTe合金层)、金属化合物层等等形成。而且，如果导电层103的材料具有倾向于电离的特征，则除了Cu、Ag和Zr之外的金属元素可以用作导电层103的材料。而且，与Cu、Ag和Zr中的至少一种组合的元素可以是S、Se和Te中的至少一个。导电层103被形成为“离子供应层”。
在图20中，本发明构思的实施例被示范为其中绝缘层102以SiO2形成并且导电层103以基于Cu-Te的合金复合物形成。
其中绝缘层102被设置为负极性并且导电层103被设置为正极性的电压被施加在底部电极101与顶部电极(板线PL)之间。例如，0V电压被施加于位线BL，+3V的电压被施加于例如板线PL。
包含在导电层103中的Cu、Ag和Zr被电离以使得离子朝阴极侧牵引。金属元素的导电离子被注入到绝缘层102中。在这种情况下，绝缘层102的隔离性被降低，并且绝缘层102具有导电性。因此，写电流Iw沿图20中表示的方向流动。该操作称为“写操作”或者“设置操作”。
参照图21，其中绝缘层102被设置为正极性并且导电层103被设置为负极性的电压被施加在底部电极101与顶部电极(板线PL)之间。例如，+1.7V的电压被施加于位线BL，0V的电压被施加于例如板线PL。
根据偏置条件，绝缘层102中的导电离子被放电到导电层103，所以存储单元在写之前被重置为高电阻状态。该操作称为“擦除操作”或者“重置操作”。擦除电流Ie在重置状态下沿图21中表示的方向流动。
图22是示意性地示出根据发明构思的示范性实施例的存储系统的框图。
参照图22，存储系统3000包含用作存储器控制器的控制器3100和由控制器3100控制的存储器件3200。
存储器件3200可以是诸如电阻性存储器等等之类的非易失性存储器。存储器件3200由控制器3100控制并且响应于控制器3100的请求执行操作(例如，读操作、写操作等等)。
存储器件3200可以包括参考图2或者图3描述的感测电路。感测电路可以使用彼此分隔开的感测电流供应线BL和感测电压接收线SEL感测存储在存储单元中的数据因此，因为不论选择的非易失性存储器单元是处于近单元区域还是远单元区域感测裕量都保持恒定，所以在考虑感测速度的情况下非易失性存储器件的容量可以提高。这可以意指存储系统的存储容量增加。
控制器3100可以与主机内部或者外部连接。当接收到主机的请求时，控制器3100为存储器件3200提供命令CMD、地址ADDR和数据以控制存储器件3200的读和写操作。
例如，当执行写操作时，控制器3100可以为存储器件3200提供写命令和请求写的数据。在这种情况下，控制器3100可以与写命令和请求写的数据一起提供与请求写的数据相应的地址给存储器件3200。
当执行读操作时，控制器3100可以提供读命令和与请求读的区域相应的地址给存储器件3200。
在示范性实施例中，控制器3100可以与DRAM控制器相同地或者类似地实现并且可以经由DRAM接口与存储器件3200交换信号和数据。
图23是示意性地示出图22的示范性实施例的框图。
参照图23，控制器3100包含处理器3141、缓冲存储器3160、ECC引擎3120、系统总线3150、主机接口(I/F)3170和存储器接口3180。
处理器3141控制控制器3100的整体操作并且运行固件或者软件。
系统总线3150提供处理器3141、缓冲存储器3160、ECC引擎3120、主机接口3170和存储器接口3180之间的通道。
主机接口3170可以根据特定通信协议与主机通信。例如，主机接口3170可以通过各种接口协议中的至少一种与主机通信，诸如但不限于，通用串行总线(USB)协议、外围组件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术连接(ATA)协议、串行-ATA协议、平行-ATA协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(Enhanced Small DiskInterface，ESDI)协议、集成驱动电路(IDE)协议以及火线(Firewire)协议。
处理器3141从主机接收主机数据和命令并且控制控制器3100的整体操作。
缓冲存储器3160可以用SRAM、DRAM或者MRAM实现。缓冲存储器3160可以用作控制器3100的工作存储器、高速缓冲存储器或者缓冲存储器中的至少一个。
ECC引擎3120使用纠错编码算法对从主机接收到的数据或者从存储设备3200接收到的数据执行纠错编码。ECC编码和ECC解码操作被共同地称为“ECC操作”。ECC引擎3120使用纠错编码算法将1位或者2位误码恢复为原始数据。
存储器接口3180与存储设备3200连接。例如，在存储器件3200是电阻性存储器的情况下，存储器接口3180可以包括DRAM接口或者闪速存储器接口等等。
图24是示意地示出根据本发明构思的示范性实施例的、包括多个非易失性存储器芯片的多通道非易失性存储器系统的框图。
在图22中，本发明构思的实施例被示范为包括一个非易失性存储器芯片的存储器件。但是，本发明构思的范围和精神不限制于此。如图24中所示，本发明构思的实施例适用于包括多个非易失性存储器芯片的存储器件。
参照图24，非易失性存储器系统5000包含控制器5100和存储器件5200。存储器件5200包括多个非易失性存储器芯片。非易失性存储器芯片被划分成多个组。
每个组中的非易失性存储器芯片经由公共通道与控制器5100通信。在图24中，本发明构思的实施例示范为非易失性存储器芯片经由第一通道CH1到第n通道CHn与控制器5100通信。每个非易失性存储器芯片可以包括参考图1到图3描述的感测电路。控制器5100可以与参考图23描述的控制器相同或者类似。
因为由于近单元与远单元之间的位线负载造成的感测裕量损耗降低或者消除，所以非易失性存储器系统5000的数据存储容量增加。
图25是示意地示出包括图24的非易失性存储器系统的电子设备的框图。
参照图25，电子设备6000包含存储系统6100、电源6400、中央处理单元6600、RAM6700和用户接口6800。
存储系统6100经由系统总线6500电连接到电源6400、中央处理单元6600、RAM6700和用户接口6800。经由用户接口6800提供或者由中央处理单元6600处理的数据存储在存储系统6100中。存储系统6100包含控制器6300和非易失性存储器件6200。非易失性存储器件6200的每个芯片可以包括具有三维结构的垂直存储单元。而且，每个存储单元可以是PRAM单元、MRAM单元和ReRAM单元中的一个。不同类型的存储单元可以形成在芯片中。每个芯片可以包括参考图1到图3描述了感测电路，所以可以提高电子设备6000的性能和存储容量。
电子设备6000可以提供为计算机、超移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机(PC)、网络平板、无线电话、移动电话、智能电话、智能电视、三维电视、电子书、便携多媒体播放器(PMP)、便携游戏机、导航设备、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、在无线环境下发送与接收信息的设备、构成家庭网络的各种电子设备中的一种、构成计算机网络的各种电子设备中的一种、构成信息通信网络的各种电子设备中的一种、射频标识(RFID)设备或者构成计算系统的各种组件中的一种。
虽然已经参考示范性实施例描述了本发明构思，但是对于本领域技术人员来说，可以对它们进行各种改变和修改而不脱离本发明构思的精神和范围。因此，应当理解，上述实施例不是限制，而仅仅是说明性的。
例如，主要使用包括电阻性存储器的存储系统的数据感测操作描述本发明构思的实施例。在一些情况下，可以通过修改、添加或者删除方法结构改变具体实施例而不脱离本发明构思的精神和范围，由此使得可以不同地实现感测方法或感测电路的组件。

Claims (19)

1.一种用于半导体存储器件的感测电路，包括：
具有第一端和第二端的位线，多个存储单元连接在位线的第一端与第二端之间；
感测线，连接到位线的第二端；
电流供应单元，被配置为向位线的第一端供应感测电流；和
感测放大器，被配置为当感测电流从位线的第一端流到所选择的一个存储单元时，通过将感测线的感测电压与参考电压相比较来感测存储在所选择的一个存储单元中的数据，
其中，在所选择的一个存储单元的感测操作期间，所述感测电流从位线的第一端流到连接到所选择的存储单元的电压测量节点，并且不在电压测量节点与位线的第二端之间流动。
2.如权利要求1所述的感测电路，其中，所述感测电流不流过感测线。
3.如权利要求1所述的感测电路，其中，所述电流供应单元包括：
晶体管，被配置为响应于偏置电压供应和调整感测电流。
4.如权利要求3所述的感测电路，其中，所述感测放大器是交叉耦合的差动放大器或者电流镜差动放大器电压感测放大器。
5.如权利要求1所述的感测电路，其中，在所选择的一个存储单元的感测操作期间，位线的第一端经由第一列选择晶体管连接到电流供应单元。
6.如权利要求5所述的感测电路，其中，所述感测线包括：
第一局部输入/输出线，连接到第一列选择晶体管；
第二局部输入/输出线，连接到第二列选择晶体管；和
金属跳线，连接到第二局部输入/输出线。
7.如权利要求1所述的感测电路，其中，存储单元中的每一个是电阻性非易失性存储单元。
8.一种半导体存储器件，包括：
具有第一端和第二端的位线，多个存储单元连接在位线的第一端与第二端之间；
感测线，连接到位线的第二端；和
感测电路，被配置为经由位线的第一端为位线供应感测电流并且使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据，
其中，在所选择的一个存储单元的感测操作期间，所述感测电流从位线的第一端流到连接到所选择的存储单元的电压测量节点，并且不在电压测量节点与位线的第二端之间流动。
9.如权利要求8所述的半导体存储器件，其中所述感测电路包括：
第一MOS晶体管，被配置为响应于偏置电压生成感测电流；
第二MOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到等于预定箝位电压；
比较器，被配置为比较箝位电压与感测线电压以及基于比较的结果生成箝位控制电压；和
感测放大器，被配置为将第一MOS晶体管和第二MOS晶体管公共连接到的感测电压节点的感测电压与参考电压进行比较，并且输出比较的结果作为感测数据。
10.如权利要求9所述的半导体存储器件，其中存储单元中的每一个是MRAM单元、PRAM单元或者ReRAM单元。
11.一种半导体存储器件，包括：
具有第一端和第二端的位线；
多个存储单元，连接在位线的第一端与第二端之间；
感测线，连接到位线的第二端，其表现足够高的输入电阻以使得在所选择的一个存储单元的感测操作期间，注入位线的第一端上的感测电流的全部流过所选择的一个存储单元而不流过感测线。
12.如权利要求11所述的半导体存储器件，还包括感测电路，被配置为供应感测电流到位线并且使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据。
13.如权利要求12所述的半导体存储器件，其中所述感测电路包括：
电流供应单元，被配置为注入感测电流到位线的第一端；和
感测放大器，被配置为当感测电流从位线的第一端流过所选择的一个存储单元时，通过将感测线的感测电压与参考电压相比较来感测存储在所选择的一个存储单元中的数据。
14.如权利要求12所述的半导体存储器件，其中所述感测电路包括：
第一MOS晶体管，被配置为响应于偏置电压生成感测电流；
第二MOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到等于预定箝位电压；
比较器，被配置为比较箝位电压与感测线电压以及基于比较的结果生成箝位控制电压；和
感测放大器，被配置为将第一MOS晶体管和第二MOS晶体管公共连接到的感测电压节点的感测电压与参考电压进行比较，并且输出比较的结果作为感测数据。
15.如权利要求11所述的半导体存储器件，其中存储单元中的每一个包括相应的单元晶体管，所述半导体存储器件还包括：
源极线，具有第一端和第二端，所述源极线公共连接到单元晶体管的源极；
反馈线，连接到源极线的第二端；和
源极线驱动电路，被配置为基于反馈线的反馈电压和预定源极线参考电压之间的差来调整流向源极线的驱动电流。
16.如权利要求15所述的半导体存储器件，其中所述源极线驱动电路包括：
源极线电流供应单元，其被配置为响应于驱动控制信号经由源极线的第一端供应驱动电流给源极线；和
源极线驱动控制单元，其被配置为将反馈电压与预定源极线参考电压进行比较以生成驱动控制信号。
17.一种感测存储在半导体存储器件中的数据的方法，所述方法包括：
供应感测电流到连接到多个存储单元的位线的第一端；
在所选择的一个存储单元的感测操作期间，基于所选择的一个存储单元的电阻状态从连接到位线的第二端的感测线接收感测电压；和
将感测电压与预定参考电压进行比较以感测存储在所选择的存储单元中的数据。
18.如权利要求17所述的方法，其中在没有电流在感测线上流动的情况下执行接收感测电压。
19.如权利要求17所述的方法，其中，存储单元中的每一个包括磁隧道结(MTJ)元件和单元晶体管。
CN201510919424.2A 2014-12-12 2015-12-11 具有独立感测电路的半导体存储器件以及相关感测方法 Active CN105702284B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0179296 2014-12-12
KR1020140179296A KR102265464B1 (ko) 2014-12-12 2014-12-12 분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법

Publications (2)

Publication Number Publication Date
CN105702284A CN105702284A (zh) 2016-06-22
CN105702284B true CN105702284B (zh) 2020-12-22

Family

ID=56111795

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510919424.2A Active CN105702284B (zh) 2014-12-12 2015-12-11 具有独立感测电路的半导体存储器件以及相关感测方法

Country Status (3)

Country Link
US (1) US9865342B2 (zh)
KR (1) KR102265464B1 (zh)
CN (1) CN105702284B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343133B1 (en) 2014-10-27 2016-05-17 Micron Technology, Inc. Apparatuses and methods for setting a signal in variable resistance memory
DE102016110049A1 (de) * 2016-05-31 2017-11-30 Infineon Technologies Ag Ermitteln eines Zustands einer Speicherzelle
KR20180056977A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 크로스 포인트 어레이 타입 상변화 메모리 장치 및 그 구동방법
US10923187B2 (en) * 2016-12-26 2021-02-16 Sony Semiconductor Solutions Corporation Storage device and control method for controlling operations of the storage device
JP2018147534A (ja) * 2017-03-03 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 センスアンプ、半導体記憶装置、情報処理装置及び読み出し方法
JP2018147533A (ja) * 2017-03-03 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、情報処理装置及びリファレンス電位設定方法
JP2018156701A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 不揮発性半導体記憶装置
CN108735247B (zh) * 2017-04-14 2023-07-04 三星电子株式会社 对充电节点进行充电的驱动器电路
US10121522B1 (en) * 2017-06-22 2018-11-06 Sandisk Technologies Llc Sense circuit with two sense nodes for cascade sensing
US10714180B2 (en) * 2018-02-01 2020-07-14 Microsemi Soc Corp. Hybrid configuration memory cell
US10515679B2 (en) * 2018-02-06 2019-12-24 Globalfoundries Inc. Magneto-resistive memory structures with improved sensing, and associated sensing methods
US10706927B1 (en) * 2018-05-08 2020-07-07 SK Hynix Inc. Electronic device and operating method thereof
JP2020009514A (ja) * 2018-07-11 2020-01-16 キオクシア株式会社 メモリデバイス
KR102550416B1 (ko) * 2018-09-17 2023-07-05 삼성전자주식회사 메모리 장치
US10803913B1 (en) 2019-06-11 2020-10-13 Applied Materials, Inc. Narrow range sense amplifier with immunity to noise and variation
US11398287B2 (en) * 2020-03-24 2022-07-26 Sandisk Technologies Llc Input/output circuit internal loopback
DE112021007228T5 (de) 2021-03-08 2024-01-11 Microchip Technology Incorporated Selektiv kreuzgekoppelte wechselrichter und zugehörige vorrichtungen, systeme und verfahren
US11605426B2 (en) 2021-04-23 2023-03-14 Applied Materials, Inc. Retention drift correction in non-volatile memory arrays
US11854590B2 (en) 2021-04-23 2023-12-26 Applied Materials, Inc. Reference generation for narrow-range sense amplifiers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337824B1 (en) * 1999-06-08 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device with reduced current consumption in sensing operation
CN1438649A (zh) * 2002-02-15 2003-08-27 松下电器产业株式会社 非易失性半导体储存器件及其数据读出方法
CN1538540A (zh) * 2003-03-27 2004-10-20 三星电子株式会社 具有恢复功能的相变存储器和方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6567297B2 (en) 2001-02-01 2003-05-20 Micron Technology, Inc. Method and apparatus for sensing resistance values of memory cells
KR100634165B1 (ko) * 2003-06-17 2006-10-16 삼성전자주식회사 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치
KR100541816B1 (ko) * 2003-09-19 2006-01-10 삼성전자주식회사 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
KR100824798B1 (ko) * 2005-11-08 2008-04-24 삼성전자주식회사 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
KR100745601B1 (ko) * 2005-11-30 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
TWI312154B (en) 2006-07-20 2009-07-11 Ind Tech Res Inst Multiple state sense amplifier for memory architecture
KR100872883B1 (ko) * 2007-03-22 2008-12-10 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US7782661B2 (en) * 2007-04-24 2010-08-24 Magic Technologies, Inc. Boosted gate voltage programming for spin-torque MRAM array
US8027206B2 (en) * 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory
KR100998943B1 (ko) 2009-05-15 2010-12-09 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 센싱마진 측정방법
KR101043723B1 (ko) * 2009-05-15 2011-06-24 주식회사 하이닉스반도체 비휘발성 메모리 장치
US8509002B2 (en) 2009-05-29 2013-08-13 Samsung Electronics Co., Ltd. Semiconductor memory device and method of driving the same
US8154903B2 (en) 2009-06-17 2012-04-10 Qualcomm Incorporated Split path sensing circuit
US8335101B2 (en) 2010-01-21 2012-12-18 Qualcomm Incorporated Resistance-based memory with reduced voltage input/output device
KR20120063395A (ko) 2010-12-07 2012-06-15 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20120087721A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 상변화 메모리 장치
US8593876B2 (en) 2011-04-13 2013-11-26 Micron Technology, Inc. Sensing scheme in a memory device
US8693272B2 (en) 2011-06-30 2014-04-08 Qualcomm Incorporated Sensing circuit
KR101855295B1 (ko) 2011-09-08 2018-05-09 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
KR101986335B1 (ko) * 2012-10-08 2019-06-05 삼성전자주식회사 보상 저항성 소자를 포함하는 저항성 메모리 장치
KR102060488B1 (ko) 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
US9437257B2 (en) 2012-12-31 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensing circuit, memory device and data detecting method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337824B1 (en) * 1999-06-08 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device with reduced current consumption in sensing operation
CN1438649A (zh) * 2002-02-15 2003-08-27 松下电器产业株式会社 非易失性半导体储存器件及其数据读出方法
CN1538540A (zh) * 2003-03-27 2004-10-20 三星电子株式会社 具有恢复功能的相变存储器和方法

Also Published As

Publication number Publication date
US20160172026A1 (en) 2016-06-16
KR102265464B1 (ko) 2021-06-16
US9865342B2 (en) 2018-01-09
CN105702284A (zh) 2016-06-22
KR20160071755A (ko) 2016-06-22

Similar Documents

Publication Publication Date Title
CN105702284B (zh) 具有独立感测电路的半导体存储器件以及相关感测方法
US9275746B2 (en) Source line floating circuits, memory devices including the same and methods of reading data in a memory device
US9711203B2 (en) Memory device including boosted voltage generator
US9207949B2 (en) Storage device comprising variable resistance memory and related method of operation
CN108022613B (zh) 非易失性存储器器件及其操作方法
US20160147599A1 (en) Memory Systems that Perform Rewrites of Resistive Memory Elements and Rewrite Methods for Memory Systems Including Resistive Memory Elements
CN110473578A (zh) 包括参考单元的电阻式存储器装置
US10224086B2 (en) Memory device with temperature-dependent reading of a reference cell
US20140016397A1 (en) Nonvolatile memory device and write method thereof
KR102240162B1 (ko) 자기장-지원 메모리 동작
US20160078915A1 (en) Resistance change memory
US9311981B2 (en) Semiconductor memory device having variable resistance memory and operating method
US9437270B2 (en) Nonvolatile memory apparatus for controlling a voltage level of enabling a local switch
US20140340959A1 (en) Nonvolatile memory device and data processing method thereof
US10573363B2 (en) Method and apparatus for performing self-referenced read in a magnetoresistive random access memory
TWI647697B (zh) 非依電性記憶體裝置及具有此記憶體裝置之儲存裝置
US20240062795A1 (en) Memory device configured to generate read current based on size of memory cell and value of read current actually applied to memory cell

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant