KR102240162B1 - 자기장-지원 메모리 동작 - Google Patents

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Abstract

일 실시예에서, 예를 들어 스핀 전달 토크(STT) 랜덤 액세스 메모리(RAM)와 같은 자기저항 랜덤 액세스 메모리(MRAM)는 비트셀들의 서브어레이 및 서브어레이에 인접하여 위치되는 전자석을 갖는다. 자기장은 서브어레이의 비트셀들의 상태들을 제1 상태로부터 제2 상태로 변경하는 것을 지원하기 위해 제1 서브어레이의 비트셀들의 강자성 디바이스를 통해 지향되며 비트셀의 강자성 디바이스는 평행 및 역평행 분극 중 하나로부터 평행 및 역평행 분극 중 다른 것으로 변경된다. 따라서, 서브어레이의 콘텐츠는 전자석으로부터의 지원에 의해 평행 또는 역평행 상태 중 하나로 용이하게 사전 설정되거나 소거될 수 있다. 정상 기록 동작 동안, 다른 상태에 대한 비트들이 기록된다. 다른 양태들이 본원에 설명된다.

Description

자기장-지원 메모리 동작{MAGNETIC FIELD-ASSISTED MEMORY OPERATION}
본 발명의 특정 실시예들은 일반적으로 비휘발성 메모리에 관한 것이다.
스핀 전달 토크 랜덤 액세스 메모리(Spin Transfer Torque Random Access Memory; STTRAM)는 비휘발성이고 전형적으로 메모리 회로들, 예컨대 캐시, 메모리, 이차 스토리지, 및 다른 메모리 애플리케이션들을 위해 사용되는 자기저항 랜덤 액세스 메모리(magnetoresistive Random Access Memory; MRAM)의 일 타입이다. STTRAM 메모리는 종종 감소된 전력 레벨들에서 동작될 수 있고 다른 메모리 타입들과 비교하여 덜 비쌀 수 있다.
STTRAM 메모리에 직면되는 하나의 문제는 STTRAM 메모리에 대한 기록 동작들이 판독 동작들과 비교하여, 비교적 길 수 있는 것에 의해, STTRAM 메모리의 성능에 악영향을 준다는 것이다. STTRAM 메모리에 대한 기록 시간을 감소시키는 하나의 접근법은 메모리의 지속, 즉 각각의 비트셀이 그것의 로직 상태를 신뢰성 있게 유지하는 시간의 길이를 감소시켜야 했다.
다른 기술들은 STTRAM 메모리의 효율을 개선하는 것에 관한 것이다. 하나의 그러한 기술은 셀이 스위칭될 때를 검출하고 그러한 셀이 강자성 디바이스를 통해 흐르는 과전류를 감소시키도록 기록 동작을 종료한다.
다른 타입의 비휘발성 메모리는 비트셀들이 NAND 게이트들을 포함하는 플래시 메모리이다. 플래시 메모리들은 종종 2개의 동작 모드들, 즉 전체 서브어레이가 소거되는 소거 모드, 및 비트들이 이때 필요에 따라 설정될 수 있는 설정 모드를 갖는다.
본 개시내용의 실시예들은 동일한 참조 번호들이 유사한 요소들을 언급하는 첨부 도면들의 도해들에서, 제한이 아닌 예로서 예시된다.
도 1a는 본 개시내용의 일 실시예에 따른 시스템의 선택된 양태들을 예시하는 하이 레벨 블록도를 도시한다.
도 1b는 본 개시내용의 일 실시예에 따른 STTRAM 메모리의 기본 아키텍처를 도시한다.
도 1c 내지 도 1f는 도 1b의 STTRAM 메모리의 비트셀의 강자성 층들에 대한 다양한 분극들을 도시한다.
도 2a 내지 도 2b는 비트 라인(bit-line; BL), 워드 라인(word-line; WL) 및 소스 라인(source line; SL)을 나타내는 전형적인 1 트랜지스터 1 저항기(one-transistor-one-resistor; 1T1R) 디바이스의 개략도를 도시한다.
도 3은 도 2a 내지 도 2b의 1 트랜지스터 1 저항기(1T1R) 디바이스에 대한 판독 및 기록 전압들을 도시하는 차트이다.
도 4a는 본 개시내용의 일 실시예에 따른 자기장을 도 1b의 STTRAM 메모리의 비트셀들의 서브어레이의 강자성 층들을 통해 지향시키는 개략적 표현이다. 이러한 도면에서, 화살표들은 아래에 설명되는 바와 같이 "자유 층들"의 분극을 표현한다.
도 4b는 본 개시내용의 일 실시예에 따른 자기장을 비트셀들의 서브어레이를 통해 지향시키기 위해 도 1b의 STTRAM 메모리의 비트셀들의 서브어레이 위에 배치되는 코일의 개략적 표현이다.
도 5a는 본 개시내용의 일 실시예에 따른 자기장을 도 1b의 STTRAM 메모리의 비트셀들의 서브어레이의 강자성 층들을 통해 지향시키는 대안 실시예의 개략적 표현이다. 또한, 이러한 도면에서, 화살표들은 아래에 설명되는 바와 같이 "자유 층들"의 분극을 표현한다.
도 5b는 도 5a의 자기장 및 자유 강자성 층들의 서브어레이의 단면도의 개략적 표현이다.
도 5c는 본 개시내용의 일 실시예에 따른 자기장을 비트셀들의 서브어레이를 통해 지향시키기 위해 도 1b의 STTRAM 메모리의 비트셀들의 서브어레이 위에 배치되는 코일의 대안 실시예의 개략적 표현이다.
도 5d는 도 5c의 코일의 대안 실시예의 개략적 표현이다.
도 6a는 도 1b의 STTRAM 메모리의 비트셀들에 데이터 기록을 준비하는 기록 데이터의 변환의 개략적 표현이다.
도 6b는 도 1b의 STTRAM 메모리의 비트셀들에 데이터 기록을 준비하는 변환된 기록 데이터의 제시의 개략적 표현이다.
도 6c는 도 1b의 STTRAM 메모리의 비트셀들에 기록되는 변환된 기록 데이터의 개략적 표현이다.
도 7은 본 개시내용의 일 실시예에 따른 기록 데이터를 도 1b의 STTRAM 메모리의 비트셀들에 기록하는 동작들의 일 예를 도시한다.
도 8a 및 도 8b는 본 개시내용의 일 실시예에 따른 도 1b의 STTRAM 메모리의 제어 회로의 논리 대 물리 어드레스 매핑 로직을 도시하며, 메모리 라인에 대한 논리 어드레스를 하나의 메모리 라인 물리 어드레스로부터 다른 메모리 라인 물리 어드레스로 재매핑한다.
이하의 설명에서, 동일한 구성요소들은 그들이 상이한 실시예들에 도시되는지에 상관없이, 동일한 참조 번호들로 주어졌다. 본 개시내용의 일 실시예(들)를 분명하고 간결한 방식으로 예시하기 위해, 도면들은 반드시 축척에 따라 도시되는 것은 아닐 수 있고 특정 특징들은 약간 개략적인 형태로 도시될 수 있다. 일 실시예에 대해 설명되고 및/또는 예시되는 특징들은 하나 이상의 다른 실시예들에서 동일한 방식으로 또는 유사한 방식으로 사용되고 및/또는 다른 실시예들의 특징들과 조합하여 또는 특징들 대신에 사용될 수 있다.
본 개시내용의 다양한 실시예들에 따르면, 자기장-지원 MRAM 메모리 예컨대 STT 메모리가 설명된다. STT는 자기 터널 접합(magnetic tunnel junction; MTJ) 디바이스 내의 자성 층의 배향이 스핀 분극 전류를 사용하여 수정될 수 있는 효과이다. STT 기반 MTJ들에서, 디바이스 저항은 터널 접합의 양 측면들 상의 자기 분극의 방향들 사이의 상대 각도 차이에 따라, 낮거나 높을 수 있다.
일 실시예에서, 자기장은 제1 상태로부터 제2 상태로 각각의 MTJ의 상태 변경을 용이하게 하기 위해 비트셀들의 서브어레이의 각각의 비트셀의 MTJ 디바이스에 대한 강자성 층을 통해 지향된다. 일 실시예에서, 제1 상태는 각각의 MTJ의 강자성 층들이 평행 자기 배향을 갖고 저저항을 나타내는 것이다. 역으로, 제2 상태는 각각의 MTJ의 강자성 층들이 역평행 자기 배향을 갖고 고저항을 나타내는 것이다. MTJ를 통해 지향되는 자기장에 의해 제공되는 자기 저항은 제1(평행 배향, 저저항) 상태로부터 제2(역평행, 고저항) 상태로의 상태의 변경을 용이하게 할 수 있는 것으로 생각된다. 아래에 더 상세히 설명되는 바와 같이, 그러한 자기 저항은 일부 실시예들에서 STT 메모리의 기록 시간들을 감소시킬 수 있는 것으로 생각된다.
예를 들어, 서브어레이의 콘텐츠는 전자석으로부터의 지원에 의해 평행 또는 역평행 상태 중 하나로 용이하게 사전 설정되거나 소거될 수 있다. 정상 기록 동작 동안, 다른 상태에 대한 비트들이 기록된다.
본원에 설명되는 바와 같은 자기장-지원 기술들은 거대 자기저항(giant magnetoresistance; GMR) MRAM, 토글 MRAM 및 다른 MRAM 디바이스들과 같은 STT MRAM 디바이스들과 다른 MRAM 디바이스들에 적용될 수 있다는 점이 이해된다. 본원에 설명되는 실시예들에 따른 그러한 MRAM 기반 메모리 소자들은 메모리 회로들 또는 로직 어레이들에 사용될 수 있거나, 마이크로프로세서들 독립형 및/또는 디지털 신호 프로세서들(digital signal processors; DSPs)에 내장될 수 있다. 부가적으로, 시스템들 및 프로세스들은 예시적 예들에서 마이크로프로세서 기반 시스템들을 참조하여 주로 본원에 설명되지만, 본원에서 본 개시내용을 고려하여, 본 개시내용의 특정 양태들, 아키텍처들, 및 원리들은 다른 타입들의 디바이스 메모리 및 로직 디바이스들에 동일하게 적용가능하다는 점이 이해되는 것이 주목된다.
도면들을 참조하면, 도 1a는 본 개시내용의 일 실시예에 따라 구현되는 시스템의 선택된 양태들을 예시하는 하이 레벨 블록도이다. 시스템(10)은 메모리 디바이스를 포함할 수 있는 다수의 전자 및/또는 컴퓨팅 디바이스들 중 어느 것을 표현할 수 있다. 그러한 전자 및/또는 컴퓨팅 디바이스들은 컴퓨팅 디바이스들 예컨대 메인프레임, 서버, 개인용 컴퓨터, 워크스테이션, 전화 디바이스, 네트워크 기기, 가상화 디바이스, 저장 컨트롤러, 휴대용 또는 이동 디바이스들(예를 들어, 랩톱들, 넷북들, 태블릿 컴퓨터들, 개인 휴대 정보 단말기(personal digital assistant; PDAs), 휴대용 미디어 플레이어들, 휴대용 게임 디바이스들, 디지털 카메라들, 이동 전화들, 스마트폰들, 피처 폰들 등) 또는 구성요소(예를 들어, 시스템 온 칩, 프로세서, 브리지, 메모리 컨트롤러, 메모리 등)를 포함할 수 있다. 대안 실시예들에서, 시스템(10)은 더 많은 요소들, 더 적은 요소들, 및/또는 상이한 요소들을 포함할 수 있다. 더욱이, 시스템(10)은 개별 요소들을 포함하는 것으로 도시될 수 있지만, 그러한 요소들은 하나의 플랫폼, 예컨대 시스템 온 칩(systems on a chip; SoCs)에 집적될 수 있다는 점이 이해될 것이다. 예시적 예에서, 시스템(10)은 마이크로프로세서(20), 메모리 컨트롤러(30), 메모리(40) 및 예를 들어, 비디오 컨트롤러, 입력 디바이스, 출력 디바이스, 스토리지, 네트워크 어댑터 등을 포함할 수 있는 주변 구성요소들(50)을 포함한다. 마이크로프로세서(20)는 명령어들 및 데이터를 저장하기 위해 메모리 계층의 일부일 수 있는 캐시(25)를 포함하고, 시스템 메모리(40)은 또한 메모리 계층의 일부일 수 있다. 마이크로프로세서(20)와 메모리(40) 사이의 통신은 메모리 컨트롤러(또는 칩셋)(30)에 의해 용이하게 될 수 있으며, 그것은 또한 주변 구성요소들(50)과 통신하는 것을 용이하게 할 수 있다.
주변 구성요소들(50)의 스토리지는 예를 들어 비휘발성 스토리지, 예컨대 고체 상태 드라이브들, 자기 디스크 드라이브들, 광 디스크 드라이브들, 테이프 드라이브, 플래시 메모리 등일 수 있다. 스토리지는 내부 저장 디바이스 또는 부착 또는 네트워크 액세스가능 스토리지를 포함할 수 있다. 마이크로프로세서(20)는 메모리(40)에 데이터를 기록하고 메모리(40)로부터 데이터를 판독하도록 구성된다. 스토리지 내의 프로그램들은 메모리로 로딩되고 프로세서에 의해 실행된다. 네트워크 컨트롤러 또는 어댑터는 네트워크, 예컨대 이더넷, 파이버 채널 중재 루프 등과의 통신을 가능하게 한다. 게다가, 아키텍처는 특정 실시예들에서, 디스플레이 모니터 상에 정보를 렌더링하도록 구성되는 비디오 컨트롤러를 포함할 수 있으며, 비디오 컨트롤러는 비디오 카드 상에 구체화되거나 또는 머더보드 또는 다른 기판 상에 실장되는 집적 회로 구성요소들에 집적될 수 있다. 입력 디바이스는 사용자 입력을 프로세서에 제공하기 위해 사용되고, 키보드, 마우스, 펜 스타일러스, 마이크로폰, 터치 민감 디스플레이 스크린, 입력 핀들, 소켓들, 또는 본 기술분야에 공지된 임의의 다른 활성화 또는 입력 메커니즘을 포함할 수 있다. 출력 디바이스는 프로세서, 또는 다른 구성요소, 예컨대 디스플레이 모니터, 프린터, 스토리지, 출력 핀들, 소켓들 등으로부터 렌더링할 수 있다. 네트워크 어댑터는 네트워크 카드, 예컨대 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 카드, PCI 익스프레스, 또는 일부 다른 I/O 카드 상에 구체화되거나, 머더보드 또는 다른 기판 상에 실장되는 집적 회로 구성요소들 상에 구체화될 수 있다.
디바이스(10)의 구성요소들 중 하나 이상은 특정 적용에 따라, 생략될 수 있다. 예를 들어, 네트워크 라우터는 예를 들어 비디오 컨트롤러가 없을 수 있다.
메모리 디바이스들(25, 40), 및 다른 디바이스들(10, 30, 50) 중 임의의 하나 이상은 본 설명에 따른 자기 지원 MRAM 메모리(magnetic assisted MRAM memory)를 포함할 수 있다. 도 1b는 본 설명의 일 실시예에 따른 STT 메모리(66)의 비트셀들(64)의 행들 및 열들의 어레이(60)의 일 예를 도시한다. STT 메모리(66)는 또한 행 디코더, 타이머 디바이스 및 I/O 디바이스들(또는 I/O 출력들)을 포함할 수 있다. 동일한 메모리 워드의 비트들은 효율적인 I/O 설계를 위해 서로 분리될 수 있다. 멀티플렉서(multiplexer; MUX)는 판독 동작 동안 각각의 열을 요구된 회로에 연결하기 위해 사용될 수 있다. 다른 MUX는 기록 동작 동안 각각의 열을 기록 드라이버에 연결하기 위해 사용될 수 있다. 제어 회로(68)는 아래에 설명되는 바와 같이 비트셀들(64)에 판독 동작들, 기록 동작들 및 자기장-지원 기록 동작들을 수행한다. 제어 회로(68)는 적절한 하드웨어, 소프트웨어 또는 펌웨어, 또는 그것의 다양한 조합들을 사용하여 설명된 동작들을 수행하도록 구성된다.
비트셀들(64)의 어레이(60)의 각각의 비트셀(64)은 강자성 디바이스(70)(도 1c) 예컨대 스핀 밸브, 또는 자기 터널 접합(MTJ) 디바이스를 포함한다. 비트셀의 각각의 강자성 디바이스(70)는 스핀 밸브의 경우에 금속 층이거나 MTJ의 경우에 얇은 유전체 또는 절연 층인 중간 층(76)에 의해 분리되는 강자성 재료의 2개의 층들(72, 74a)을 포함한다. 이러한 예에서, 강자성 재료의 층(72)은 전기 접촉 층(78)에 의해 접촉되고 지배하는 자화 방향이 고정되는 고정된 분극을 갖는다. 그러므로, 층(72)은 고정 층으로 언급된다. 고정 층(72)의 지배적인 자화 방향은 도 1c의 단면도에서 우측으로부터 좌측으로 지시되는 화살표(80)에 의해 표현되는 자화 방향을 갖는다.
강자성 재료의 다른 층(74a)은 전기 접촉 층(81)에 의해 접촉되고 자유 층의 지배적인 자화 방향이 선택적으로 변경될 수 있는 변경가능 분극을 갖는 "자유 층"으로 언급된다. 자유 층(74a)의 지배적인 자화 방향은 또한 도 1c의 단면도에서 우측으로부터 좌측으로 지시되는 화살표(82a)에 의해 표현된다.
도 1c의 예에서, 동일한 방향에 있는 자유 및 고정 층들(74a, 72) 둘 다의 지배적인 자화 방향들은 동일한 것으로 도시된다. 2개의 강자성 층들(72, 74a)의 지배적인 자화 방향들이 동일하면, 2개의 층들의 분극들은 "평행"인 것으로 언급된다. 평행 분극에서, 비트셀은 비트셀에 저장되는 논리 1 또는 논리 0 중 하나를 표현하도록 선택될 수 있는 저저항 상태를 나타낸다. 2개의 강자성 층들의 지배적인 자화 방향들이 도 1d의 화살표들(80(우측에서 좌측으로) 및 82b(좌측에서 우측으로))에 의해 도시되는 바와 같이 반대이면, 2개의 층들(72, 74b)의 분극들은 "역평행"인 것으로 언급된다. 역평행 분극에서, 비트셀은 비트셀에 저장되는 논리 1 또는 논리 0 중 다른 것을 표현하도록 선택될 수 있는 고저항 상태를 나타낸다.
분극 및 따라서 STTRAM(66)의 비트셀(64)에 저장되는 논리 비트 값은 스핀 분극 전류를 특정 방향으로 비트셀(64)의 강자성 디바이스(70)를 통해 통과시킴함으로써 특정 상태에 설정될 수 있다. 스핀 분극 전류는 전하 캐리어들(예컨대 전자들)의 스핀 배향들이 대부분 하나의 타입, 즉 스핀 업 또는 스핀 다운인 것이다. 따라서, 제어 회로(68)(도 1b)는 스핀 분극 전류를 일방향으로 비트셀(64)의 강자성 디바이스(70)를 통해 통과시킴으로써 STTRAM(66)의 비트셀(64)에 논리 1을 저장하도록 구성된다. 그 결과, 비트셀(64)의 강자성 디바이스(70)의 강자성 층들은 어느 분극 상태가 논리 1을 표현하도록 선택되었는지에 따라, 평행 또는 역평행 중 하나인 분극을 갖는다.
역으로, 논리 0은 제어 회로(68)가 스핀 분극 전류를 반대 방향으로 비트셀의 강자성 디바이스(70)를 통해 통과시킴으로써 STTRAM(66)의 비트셀(64)에 저장될 수 있다. 그 결과, 비트셀(64)의 강자성 디바이스(70)의 강자성 층들은 어느 분극이 논리 0을 표현하도록 선택되었는지에 따라, 평행 또는 역평행 중 다른 것인 분극을 갖는다.
도 1e 및 도 1f는 강자성 디바이스의 대안 실시예를 도시한다. 여기서, 비트셀들(64)의 어레이(60)의 각각의 비트셀(64)은 강자성 디바이스(170)(도 1e) 예컨대 스핀 밸브, 또는 자기 터널 접합(MTJ) 디바이스를 포함한다. 비트셀의 각각의 강자성 디바이스(170)는 스핀 밸브의 경우에 금속 층이거나 MTJ의 경우에 얇은 유전체 또는 절연 층인 중간 층(176)에 의해 분리되는 강자성 재료의 2개의 층들(172, 174a)을 포함한다. 이러한 예에서, 강자성 재료의 층(172)은 전기 접촉 층(178)에 의해 접촉되고 지배하는 자화 방향이 고정되는 고정된 분극을 갖는다. 이러한 고정 층은 통상 자유 층보다 훨씬 더 두껍다. 그러므로, 층(172)은 고정 층으로 언급된다. 고정 층(172)의 지배적인 자화 방향은 도 1e의 단면도에서 하단으로부터 상단으로 지시되는 화살표(180)에 의해 표현된다.
강자성 재료의 다른 층(174a)은 전기 접촉 층(181)에 의해 접촉되고 자유 층의 지배적인 자화 방향이 선택적으로 변경될 수 있는 변경가능 분극을 갖는 "자유 층"으로 언급된다. 자유 층(174a)의 지배적인 자화 방향은 또한 도 1e의 단면도에서 하단으로부터 상단으로 지시되는 화살표(182a)에 의해 표현된다.
도 1e의 예에서, 동일한 방향에 있는 자유 및 고정 층들(174a, 172) 둘 다의 지배적인 자화 방향들은 동일한 것으로 도시된다. 2개의 강자성 층들(172, 174)의 지배적인 자화 방향들이 동일하면, 2개의 층들의 분극들은 "평행"인 것으로 언급된다. 평행 분극에서, 비트셀은 비트셀에 저장되는 논리 1 또는 논리 0 중 하나를 표현하도록 선택될 수 있는 저저항 상태를 나타낸다. 2개의 강자성 층들의 지배적인 자화 방향들이 도 1f의 화살표들(180(하단에서 상단으로) 및 182b(상단에서 하단으로))에 의해 도시되는 바와 같이 반대이면, 2개의 층들(172, 174b)의 분극들은 "역평행"인 것으로 언급된다. 역평행 분극에서, 비트셀은 비트셀에 저장되는 논리 1 또는 논리 0 중 다른 것을 표현하도록 선택될 수 있는 고저항 상태를 나타낸다.
분극 및 따라서 STTRAM(66)의 비트셀(64)에 저장되는 논리 비트 값은 스핀 분극 전류를 특정 방향으로 비트셀(64)의 강자성 디바이스(170)를 통해 통과시키도록 구성되는 제어 회로(68)에 의해 특정 상태에 설정될 수 있다. 따라서, 논리 1은 스핀 분극 전류를 일방향으로 비트셀(64)의 강자성 디바이스(170)를 통해 통과시킴으로써 STTRAM(66)의 비트셀(64)에 저장될 수 있다. 그 결과, 비트셀(64)의 강자성 디바이스(170)의 강자성 층들은 논리 1을 표현하기 위해 어느 분극이 선택되었는지에 따라, 평행 및 역평행 중 하나인 분극을 갖는다.
역으로, 논리 0은 제어 회로(68)가 스핀 분극 전류를 반대 방향으로 비트셀의 강자성 디바이스(170)를 통해 통과시킴으로써 STTRAM(66)의 비트셀(64)에 저장될 수 있다. 그 결과, 비트셀(64)의 강자성 디바이스(170)의 강자성 층들은 논리 0을 표현하기 위해 어느 분극이 선택되었는지에 따라, 평행 및 역평행 중 다른 것인 분극을 갖는다.
STTRAM은 스핀 분극 전류 유도 자화 스위칭에 기초하여 특수 기록 메커니즘을 사용한다. 도 2a 내지 도 2b는 스위칭 트랜지스터(204) 및 가변 저항성 트랜지스터 소자(Rmem)(소자(202))를 포함하는, 전형적인 STTRAM 비트셀(64)의 기본 소자들의 개략도들을 도시한다. 조합된 구조체는 1 트랜지스터 1 저항기(1T1R) 셀로 자주 언급된다. 비트셀에 대한 비트 라인(BL)(소자(210)), 워드 라인(WL)(소자(206)), 및 소스 라인 또는 선택 라인(select line; SL)(소자(208))은 각각 대응하는 전압들(VBL, VWL, 및 VSL)과 함께, 도 2b에 더 현저하게 도시된다. 트랜지스터(204)는 선택기 스위치의 역할을 하는 반면에, 저항성 소자(202)는 2개의 소프트 강자성 층들(72, 74a)(또는 74b)을 포함하는 디바이스(70)(도 1c, 도 1d)와 같은 자기 터널 접합(MTJ) 디바이스일 수 있으며, 층(72)은 고정 '참조' 자화 방향(80)을 갖고, 다른 것은 접합 층(76)에 의해 분리되는 가변 자화 방향(82a, 82b)을 갖는다. 도 2b는 하나의 판독 방향(RD로 라벨링되는 화살표)만이 있지만, 기록 동작이 양방향(WR로 라벨링되는 쌍두 화살표)일 수 있는 것을 도시한다. 따라서, 이러한 IT1R 구조체는 단극성 '판독' 및 양극성 '기록'을 갖는 1T-1STT MTJ 메모리 셀로 설명될 수 있다.
비트셀(64)은 비트 라인(BL)을 VRD로 사전 충전함으로써 및 도 3의 차트에 나타낸 바와 같이, 기록 라인(WL)이 스위칭 트랜지스터(204)을 턴 온하는 전압(VCC)으로 스트로빙될 때 그것이 셀을 통해 감쇠하는 것을 허용함으로써 판독된다. 참조 코일을 사용하여 동시에 배출되는 참조 전압(VBL)은 감지 증폭기 참조의 역할을 한다. 참조 및 액세스된 BL들 둘 다는 PMOS 전류 소스를 사용하여 클램핑되어, 일정한 차이는 매우 긴 액세스 시간들 동안에도 감지 증폭기 입력에서 유지된다.
이러한 예에서, 논리 0은 자기 터널 접합(MTJ) 디바이스(70, 170)인 가변 저항성 트랜지스터 소자(Rmem)(소자(202))의 고저항 상태(역평행 분극)(도 1d, 도 1f)에 의해 표현된다. 역으로, 논리 1은 이러한 예에서 자기 터널 접합(MTJ) 디바이스(70, 170)인 가변 저항성 트랜지스터 소자(Rmem)(소자(202))의 저저항 상태(평행 분극)(도 1c, 도 1e)에 의해 표현되다. 따라서, 사전 충전 전압(VRD)이 비교적 높은 값으로 감쇠되면, 논리 0(고저항 상태)은 MTJ 디바이스(70, 170)에 저장되는 것으로 표시된다. 역으로, 사전 충전 전압(VRD)이 비교적 낮은 값으로 감쇠되면, 논리 1(저저항 상태)은 MTJ 디바이스(70, 170)에 저장되는 것으로 표시된다. (다른 실시예들에서, 논리 0은 가변 저항성 트랜지스터 소자(Rmem)(소자(202))의 저저항 상태(평행 분극(도 1c, 1e)에 의해 표현될 수 있다는 점이 이해된다. 역으로, 논리 1은 가변 저항성 트랜지스터 소자(Rmem)(소자(202))의 고저항 상태(역평행 분극)(도 1d, 도 1f)에 의해 표현될 수 있다).
비트셀(64)로 기록하기 위해, 제어 회로(68)(도 1b)에 의해 제어되는 양방향 기록 방식이 사용된다. 가변 저항성 트랜지스터 소자(Rmem)(소자(202))의 상태가 역평행 상태(도 1d, 도 1f)로부터 평행 상태(도 1c, 도 1d)로 변경되는 논리 1을 기록하기 위해, 비트 라인(BL)은 Vcc로 충전되고 선택 라인(SL)에 접지에 연결되어 전류는 비트 라인(BL)으로부터 선택 라인(SL)으로 흐른다. 역으로, 가변 저항성 트랜지스터 소자(Rmem)(소자(202))의 상태가 평행 상태(도 1c, 도 1e)로부터 역평행 상태(도 1d, 도 1f)로 변경되는 논리 0을 기록하기 위해, 반대 방향을 갖는 전류가 이용된다. 따라서, Vcc에서의 선택 라인(SL) 및 접지에서의 비트 라인(BL)은 전류가 선택 라인(SL)으로부터 비트 라인(BL)으로, 즉 반대 방향으로 흐르게 한다.
비트셀(64)의 자기 분극을 한 상태로부터 다른 상태로 변경하는 것이 비대칭인 점이 본원에서 이해된다. 더 구체적으로, 비트셀(64)의 상태를 평행 상태(도 1c, 도 1e)로부터 역평행 상태(도 1d, 도 1f)로 변경하는 기록 시간은 일부 사례들에서, 반대에 대한 기록 시간 즉, 비트셀(64)의 상태를 역평행 상태(도 1d, 도 1f)로부터 평행 상태(도 1c, 도 1e)로 변경하는 기록 시간보다 실질적으로 더 길 수 있다는 점이 이해된다. 예를 들어, 일부 사례들에서, 평행 대 역평행 상태 변경에 대한 기록 시간은 역평행 대 평행 상태 변경에 대한 기록 시간보다 10배(an order of magnitude) 더 클 수 있다.
본 설명의 일 양태에 따르면, 평행 대 역평행 상태 변경에 대한 기록 시간은 적절한 기록 전류가 비트셀을 통해 지향되어 그것의 상태를 평행 상태로부터 역평행 상태로 변경함에 따라 자기장을 비트셀(64)을 통해 지향시킴으로써 실질적으로 감소될 수 있다는 점이 이해된다. 도 4a는 어레이(60)의 비트셀들(64)의 서브어레이(310)(도 1b)의 MTJ 디바이스들(70)(도 1c, 도 1d)에 대한 자유 강자성 층들(74a, 74b)의 서브어레이(300)의 개략적 표현이다. 자기장 라인들(320)에 의해 표현되는 바와 같은 자기장은 어레이(60)의 비트셀들(64)의 서브어레이(310)(도 1b)의 MTJ 디바이스들(70)(도 1c, 도 1d)에 대한 자유 층들(74a, 74b)을 통해 지향된다. 예시된 실시예에서, 자기장(320)은 화살표들(82b)에 의해 표현되는 바와 같이 역평행 분극 강자성 층들(74b)(도 1d)의 자화 방향과 실질적으로 평행 정렬된다. 실질적인 평행 정렬에 의해, 서브어레이(310)의 비트셀들을 통과하는 자기장(320)의 필드 라인들과, 역평행 분극의 자유 강자성 층들(74b)의 자화 방향(82b) 사이의 각도 차이(A)는 일 실시예에서 0 내지 90 도, 예컨대 거의 45 도의 범위 내에 있는 것으로 의미된다.
역으로, 예시된 실시예에서, 자기장(320)은 화살표들(82a)에 의해 표현되는 바와 같이 평행 분극 강자성 층들(74a)(도 1c)의 자화 방향과 실질적으로 역평행 정렬된다. 실질적인 역평행 정렬에 의해, 서브어레이(310)의 비트셀들을 통과하는 자기장(320)의 필드 라인들과, 평행 분극의 자유 강자성 층들(74a)의 자화 방향(82a) 사이의 각도 차이(B)는 일 실시예에서, 90 내지 180 도, 예컨대 거의 135 도의 범위 내에 있는 것으로 의미된다. 그러한 배열은 평행 분극(도 1c)으로부터 역평행 분극(도 1d)으로의 상태 변경을 용이하게 하는 것으로 생각되며 자기장(320)이 지향되는 각각의 비트셀(64)의 MTJ 디바이스(70)의 평행 분극 상태로부터 역평행 분극 상태로 분극 상태를 변경할 때 기록 전류가 감소되거나, 기록 시간이 감소되거나, 둘 다일 수 있다.
도 4b는 메모리 어레이(60)의 비트셀들(64)(도 1b)의 서브어레이(310) 위에 배치되는 멀티 턴 전자석 코일(400)의 일 예를 도시한다. 비트셀들(64)(도 1b)의 서브어레이(310)는 평면(410)을 정의하고, 이러한 실시예에서, 코일(400)의 각각의 턴(420)은 자기장의 필드 라인들(320)이 비트셀 평면(410)과 실질적인 정렬로 서브어레이(310)의 비트셀들을 통해 지향되도록 비트셀 평면(410)에 직교하여 위치된다. 실질적인 정렬에 의해, 비트셀 평면(410)과 비트셀 서브어레이(310)를 통과하는 자기장(320)의 필드 라인들 사이의 각도 차이는 일 실시예에서 45 내지 -45 도, 예컨대 거의 0 도의 범위 내에 있는 것으로 의미된다.
멀티 턴 코일(400)은 다양한 기술들을 사용하여 제조될 수 있다. 하나의 그러한 기술은 금속화 층들, 비아들 및 측방 콘딧들을 사용하여 멀티 턴 코일을 형성한다. 다른 기술들은 다른 전도성 재료들 예컨대 도핑된 반도체 재료들을 사용하여 멀티 턴 코일을 형성할 수 있다. 예시된 실시예에서, 각각의 턴(420)은 이격된 전도성 비아들과 링크되는 이격된 전도성 층들으로 형성된다. 인접 턴들은 이격된 측방 콘딧들과 링크된다. 멀티 턴 코일을 제조하는 또 다른 기술은 3차원 집적 회로 스태킹을 위해 자주 사용되는 금속화 및 관통 실리콘 비아들(through silicon vias; TSVs)을 포함할 수 있다. 적절한 코일은 특정 적용에 따라, 더 적거나 더 큰 수의 턴들을 가질 수 있으며, 다른 형상들 및 다른 위치들을 가질 수 있다는 점이 이해된다.
자기장(320)을 발생시키기 위해, 구동 전류는 화살표(430)에 의해 표시되는 바와 같이 반시계 방향으로 전자석 코일(400)의 턴들(420)을 통해 통과된다. 반대 방향으로 지행되는 자기장은 구동 전류를 코일(400)의 턴들(420)을 통해 시계 방향으로 통과시킴으로써 발생될 수 있다. 구동 전류는 적절한 인에이블 신호들(En, En(bar))을 스위칭 트랜지스터들(440)에 제공하도록 구성되는 제어 회로(68)(도 1b)에 의해 선택적으로 스위칭 온 및 오프될 수 있다. 예시된 실시예에서, 코일(400)에 대한 구동 전류는 자기 저항을 상태 변경에 제공하기 위해 서브어레이(310)의 비트셀들을 평행 분극 상태로부터 역평행 분극 상태로 스위칭하는 기록 전류와 적어도 부분적으로 일치하도록 스위칭 온될 수 있다.
도 5a 및 도 5b의 단면도는 어레이(60)의 비트셀들(64)의 서브어레이(310)(도 1b)의 MTJ 디바이스들(170)(도 1e, 도 1f)에 대한 자유 강자성 층들(174a, 174b)의 서브어레이(300a)의 대안 실시예의 개략적 표현이다. 자기장 라인들(320a)에 의해 표현되는 바와 같은 자기장은 어레이(60)의 비트셀들(64)의 서브어레이(310)(도 1b)의 MTJ 디바이스들(170)(도 1e, 도 1f)에 대한 자유 층들(174a, 174b)을 통해 지향된다. 예시된 실시예에서, 자기장(320a)은 일반적으로 비트셀 평면(410)(도 1b)에 직교하고 화살표들(182b)에 의해 표현되는 바와 같이 역평행 분극 강자성 층들(174b)(도 1f)의 자화 방향과 실질적으로 평행 정렬된다. 실질적인 평행 정렬에 의해, 서브어레이(300a)의 비트셀들을 통과하는 자기장(320a)의 필드 라인들과, 역평행 분극의 자유 강자성 층들(174b)의 자화 방향(182b) 사이의 각도 차이는 일 실시예에서, 45 내지 -45 도의 범위 내에 있는 것으로 의미된다. 도 5a, 도 5b에 도시된 실시예에서, 서브어레이(310)의 비트셀들을 통과하는 자기장(320a)의 필드 라인들과, 역평행 분극의 자유 강자성 층들(174b)의 자화 방향(182b) 사이의 각도 차이는 실질적으로 제로이다.
역으로, 예시된 실시예에서, 자기장(320a)은 화살표들(182a)에 의해 표현되는 바와 같이 평행 분극 강자성 층들(174a)(도 1e)의 자화 방향과 실질적으로 역평행 정렬된다. 실질적인 역평행 정렬에 의해, 자기장(320)의 필드 라인들과 평행 분극의 자유 강자성 층들(174a)의 자화 방향(182a) 사이의 각도 차이는 일 실시예에서, 135 내지 225 도의 범위 내에 있는 것으로 의미된다. 도 5a, 도 5b에 도시된 실시예에서, 서브어레이(310)의 비트셀들을 통과하는 자기장(320a)의 필드 라인들과, 평행 분극의 자유 강자성 층들(174b)의 자화 방향(182a) 사이의 각도 차이는 실질적으로 180 도이다. 그러한 배열은 평행 분극(도 1e)으로부터 역평행 분극(도 1f)으로의 상태 변경을 용이하게 하는 것으로 생각되며 자기장(320a)이 지향되는 각각의 비트셀(64)의 MTJ 디바이스(170)의 평행 분극 상태로부터 역평행 분극 상태로 분극 상태를 변경할 때 기록 전류가 감소하거나, 기록 시간이 감소하거나, 둘 다일 수 있다.
도 5c는 메모리 어레이(60)의 비트셀들(64)(도 1b)의 서브어레이(310) 위에 배치되는 멀티 턴 전자석 코일(500)의 일 예를 도시한다. 비트셀들(64)(도 1b)의 서브어레이(310)는 평면(410)을 정의하고, 이러한 실시예에서, 코일(500)의 각각의 턴(520)은 자기장의 필드 라인들(320a)이 서브어레이(310)의 비트셀들의 비트셀 평면(410)을 통해 실질적으로 직교하여 지향되도록 비트셀 평면(410)과 평행하게 위치된다. 실질적인 직교에 의해, 비트셀 평면(410)과 비트셀 서브어레이(310)를 통과하는 자기장(320a)의 필드 라인들 사이의 각도 차이는 일 실시예에서, 45보다 더 큰 것으로 의미된다. 다른 실시예에서, 비트셀 평면(410)과 비트셀 서브어레이(310)를 통과하는 자기장(320a)의 필드 라인들 사이의 각도 차이는 거의 90도이다.
멀티 턴 코일(500)은 다양한 기술들을 사용하여 제조될 수 있다. 하나의 그러한 기술은 금속화 층들, 비아들 및 측방 콘딧들을 사용하여 멀티 턴 코일을 형성한다. 다른 기술들은 다른 전도성 재료들 예컨대 도핑된 반도체 재료들을 사용하여 멀티 턴 코일을 형성할 수 있다. 예시된 실시예에서, 각각의 턴(520)은 이격된 전도성 비아들 및 이격된 측방 콘딧들과 링크되는 이격된 전도성 층들로 형성된다. 인접 턴들은 이격된 비아들과 링크된다. 멀티 턴 코일을 제조하는 또 다른 기술은 3차원 집적 회로 스태킹을 위해 자주 사용되는 금속화 및 관통 실리콘 비아들(TSVs)을 포함할 수 있다. 적절한 코일은 특정 적용에 따라, 더 적거나 더 큰 수의 턴들을 가질 수 있으며, 다른 형상들 및 다른 위치들을 가질 수 있다는 점이 이해된다.
자기장(320a)을 발생시키기 위해, 구동 전류는 화살표(530)에 의해 표시되는 바와 같이 시계 방향으로 코일(500)의 턴들(520)을 통해 통과된다. 반대 방향으로 지향되는 자기장(320b)(도 5d)은 구동 전류(540)를 코일(500)의 턴들(520)을 통해 반시계 방향으로 통과시킴으로써 발생될 수 있다. 구동 전류는 적절한 인에이블 신호들(En, En(bar))을 스위칭 트랜지스터들(540)에 제공하도록 구성되는 제어 회로(68)(도 1b)에 의해 선택적으로 스위칭 온 및 오프될 수 있다. 예시된 실시예에서, 코일(500)에 대한 구동 전류는 자기 저항을 상태 변경에 제공하기 위해 서브어레이(310)의 비트셀들을 평행 분극 상태로부터 역평행 분극 상태로 스위칭하는 기록 전류와 적어도 부분적으로 일치하도록 스위칭 온될 수 있다.
상기 설명된 예들에서, 전체 서브어레이(310)의 비트셀들(64)(도 1b)은 연관된 자기장(320, 320a, 320b)에 의해 제공되는 자기 저항을 사용하여 평행 분극 상태(도 1c, 도 1e)로부터 역평행 분극 상태(도 1d, 도 1f)로 함께 스위칭될 수 있다. 단순화를 위해, 도 1b의 서브어레이(310)는 비트셀들의 3 × 3 서브어레이를 포함하는 것으로 도시된다. 지원 자기장이 한 번에 각각의 분극 상태들을 평행 분극으로부터 역평행 분극으로 스위칭하기 위해 사용될 수 있는 비트셀들의 수는 특정 적용에 따라, 변할 수 있다는 점이 이해된다. 그러한 최신 메모리들이 종종 데이터의 많은 기가바이트들(또는 그 이상)을 저장하는 용량을 가질 시에, 서브어레이(310)는 하나의 비트셀을 포함할 수 있거나, 각각의 분극 상태들이 본원에 설명되는 바와 같이 자기 저항을 사용하여 한 번에 평행 분극으로부터 역평행 분극으로 스위치되는 수십, 수백, 수천, 수만 이상의 비트셀들을 포함할 수 있다.
예시된 실시예에서, 역평행 분극, 고저항 상태는 비트셀에 저장되는 논리 0을 표현하도록 선택된다. 따라서, 논리 0들은 서브어레이(310)의 각각의 비트셀로 기록될 수 있어, 서브어레이(310)에 저장되는 임의의 데이터를 효과적으로 "소거"한다. 전체로서 서브어레이(310)에 적용되는 소거 동작 전에 역평행 분극, 고저항 상태에 이미 있었던 임의의 비트셀들은 소거 동작 후에 역평행 분극, 고저항 상태에 남아 있다. 제어 회로(68)는 상기 설명된 바와 같이 자기 저항 및 적절한 평행 대 역평행 상태 변경 기록 전류들을 서브어레이(310)의 각각의 비트셀을 통해 제공함으로써 비트셀들의 전체 서브어레이를 소거하도록 구성된다. 서브어레이(310)의 모든 비트셀들(64)이 소거되어, 그들이 논리 0을 각각 저장하면, 기록 데이터는 서브어레이의 일부(예를 들어, 워드, 라인 또는 폐이지와 같음)로 기록될 수 있다. 논리 0들이 서브어레이를 소거함으로써 서브어레이로 이미 기록되었기 때문에, 서브어레이로 데이터의 기록은 논리 1들인 기록 데이터의 비트 값들을 단지 기록하는 것에 제한될 수 있다.
예시된 실시예에서, 평행 분극, 저저항 상태는 비트셀에 저장되는 논리 1을 표현하도록 선택된다. 그러므로, 초기에 논리 0을 표현하는 역평행 분극, 고저항 상태에 있는 비트셀 내로 논리 1을 기록하기 위하여, 적절한 역평행 대 평행 상태 변경 기록 전류가 비트셀의 분극 상태를 역평행으로부터 평행으로 스위칭하기 위해 특정 비트셀을 통해 구동된다. 이전에 언급된 바와 같이, STT 비트셀의 분극 상태를 역평행으로부터 평행으로 스위칭하는 것은 전형적으로 STT 비트셀의 분극 상태를 평행으로부터 역평행 분극으로 스위칭하는 것과 비교하여 실질적으로 더 적은 기록 시간 및 전력을 필요로 한다. 따라서, 일 실시예에서, 지원 자기장은 비트셀의 분극 상태를 역평행으로부터 평행으로 스위칭하기 위해 논리 1들을 기록할 때 생략될 수 있다. 다른 실시예들에서, 적절한 지원 자기장들은 두 상태 변경들에 대해, 즉, 평행 분극으로부터 역평행 분극으로, 및 역평행 분극으로부터 평행 분극으로 비트셀들을 통해 지향될 수 있다는 점이 이해된다. 다른 실시예들에서, 역평행 분극, 고저항 상태는 비트셀에 저장되는 논리 1을 표현하도록 선택될 수 있고, 평행 분극, 저저항 상태는 비트셀에 저장되는 논리 0을 표현하도록 선택될 수 있다는 점이 더 이해된다.
도 6a는 길이가 8 비트이고 이러한 예에서 논리 1들 및 0들의 시퀀스, 즉 "10011010"을 포함하는 기록 데이터의 라인의 일 예를 도시한다. 제어 회로(68)(도 1b)는 논리 1들만을 비트셀들(64a, 64b ... 64h)(도 6b)의 소거된 라인에 기록하도록 구성된다. 따라서, 제어 회로(68)는 또한 분극 상태들 및 그에 따라서 비트셀들(64a, 64b ... 64h)(도 6b)의 소거된 라인의 대응하는 비트셀들의 비트 값들이 유지되도록, 즉, 변경되지 않은 채 남아 있도록, 기록 데이터의 라인의 논리 0들을 문자 "H"에 의해 표현되는 바와 같은 "홀드(hold)" 값들로서 처리하도록 구성된다. 따라서, 기록 데이터 시퀀스 "10011010"은 도 6a에 나타낸 바와 같이 시퀀스 "1HH11H1H"를 기록하도록 제어 회로(68)에 의해 효과적으로 변환되며, 그 중 논리 1들만이 도 6b에 나타낸 바와 같이 비트셀들(64a, 64b ... 64h)의 소거된 라인에 기록된다.
제어 회로(68)는 기록 시퀀스 "1HH11H1H"의 각각의 논리 1 값을 도 6c의 비트셀들(64a, 64d, 64e 및 64g)에 의해 나타낸 바와 같은 대응하는 비트셀로 기록하도록 구성된다. 이러한 예에서, 논리 1은 대응하는 비트셀의 상태를 고저항, 역평행 분극 상태로부터 저저항, 평행 분극 상태로 변경함으로써 기록된다. 역으로, 기록 시퀀스 "1HH11H1H"의 문자 H에 의해 표현되는 홀드 값들 각각은 제어 회로(68)가 상태를 보유하거나 유지하게 하고 따라서 논리 0의 이전에 저장된 비트 값을 자기장-지원 소거 기능에 의해 이전에 소거된 대응하는 비트셀들(64b, 64c, 64f 및 64h) 각각에 보유하거나 유지하게 한다. 이러한 예에서, 논리 0은 이러한 예에서 고저항, 역평행 상태에 의해 표현된다.
도 7은 본 설명의 일 실시예에 따른 STTRAM과 같은 자기장-지원 MRAM의 동작들의 일 예를 도시한다. 이러한 예에서, 제어 회로(68)는 설명된 동작들을 수행하도록 구성된다.
제1 동작에서, 예를 들어 서브어레이(310)와 같은 메모리 내의 비트셀들의 제1 물리 어드레스에 대응하는 논리 어드레스에 기록되는 기록 데이터가 수신된다(블록(710)). 기록 데이터는 예를 들어 기록 데이터의 논리 0들이 도 6a와 관련하여 설명되는 바와 같이 "홀드" 값들로 처리되도록 변환된다(블록(714)). 이러한 방식으로, 기록 데이터는 모든 0들이 홀드 상태로 대체되도록 변경된다. 이러한 예에서, 논리 0들은 STTRAM의 비트셀의 고저항, 역평행 분극 상태에 의해 표현된다. 다른 실시예들에서, 논리 1들은 STTRAM의 비트셀의 고저항, 역평행 분극 상태에 의해 표현될 수 있다는 점이 이해된다. 그러한 실시예들에서, 기록 데이터는 논리 1들이 기록 데이터의 논리 0들 대신에 "홀드" 값들로 처리되도록 변환된다(블록(714)).
이러한 예에서, STTRAM의 물리 라인은 논리 라인에 할당된다. 기록 데이터의 논리 어드레스 목적지와 연관되는 물리 어드레스가 식별되고(블록(720)) 그러한 물리 어드레스의 비트셀들이 "클린"인지, 즉, 모든 논리 0들로 소거되는지가 결정된다(블록(724)). 그렇다면, 기록 데이터의 논리 1들은 도 6c에 도시된 것과 유사한 방식으로, 0 비트 값을 유지하는 나머지 비트들을 수정하는 것 없이 그러한 물리 어드레스의 대응하는 비트셀들에 기록될 수 있다(블록(730)). 따라서, 홀드 값들로 처리되는 기록 데이터의 논리 0들은 그러한 물리 어드레스의 대응하는 비트셀들이 도 6c에 도시된 것과 유사한 방식으로 논리 0 상태에 남아 있게 한다.
역으로, 그러한 물리 어드레스의 비트셀들이 "클린"이 아닌 것, 즉 하나 이상의 논리 1 값들을 포함하는 것으로 결정되면(블록(724)), 제1 물리 어드레스는 무효화된다(블록(732)).
클린 물리 어드레스(즉, 모든 비트셀이 모든 논리 0들로 소거되었던 물리 어드레스)가 서브어레이에 이용가능한지가 결정된다(블록(740)). 그렇다면, 제2, 클린 물리 어드레스가 기록 데이터의 논리 어드레스 목적지에 할당된다(블록(744)). 도 8a 및 도 8b는 비트셀들(64)의 어레이(60)에 대한 자기장-지원 메모리 제어 회로(68)의 논리 대 물리 어드레스 매핑 로직(810)의 일 예를 도시하며, 메모리 라인에 대한 논리 어드레스를 서브어레이(310)의 메모리 라인(814a)(도 8a)에 대한 제1 물리 어드레스로부터, 서브어레이(310)의 상이한 메모리 라인(814b)(도 8b)에 대한 제2 물리 어드레스로 재매핑한다.
게다가, 기록 데이터의 논리 1들은 도 6c에 도시된 것과 유사한 방식으로 제2 물리 어드레스의 대응하는 비트셀들에 기록될 수 있다(블록(730)). 따라서, 홀드 값들로 처리되는 기록 데이터의 논리 0들은 제2 물리 어드레스의 대응하는 비트셀들이 도 6c에 도시된 것과 유사한 방식으로 논리 0 상태에 남아 있게 한다.
역으로, 클린 물리 어드레스(즉, 모든 비트셀이 모든 논리 0들로 소거되었던 물리 어드레스)가 서브어레이에 이용가능하지 않은 것으로 결정되면(블록(740)), 이용가능하고 엠프티(즉, 클린)인 비트셀들의 제2 서브어레이가 선택된다(블록(750)) 원래, 제1 서브어레이 내의 모든 유효 데이터는 제2, 선택된 서브어레이에 전송된다. 데이터는 블록(730)과 관련하여 설명되는 것과 유사한 방식으로 유효 전송 데이터의 논리 1들을 제2 어레이의 목적지 물리 어드레스들에 기록함으로써 전송된다. 유효 전송 데이터가 제2 서브어레이에 전송된 후에, 제1 서브어레이는 본원에 설명되는 바와 같이 자기장 지원(magnetic field assistance)으로 소거될 수 있다.
게다가, 제2 서브어레이의 제3, 클린 물리 어드레스는 수신된 기록 데이터(블록(710))의 논리 어드레스 목적지에 할당되고(블록(744)) 수신된 기록 데이터의 논리 1들은 도 6c에 도시된 것과 유사한 방식으로 제2 서브어레이의 제3 물리 어드레스의 대응하는 비트셀들에 기록될 수 있다(블록(730)). 따라서, 홀드 값들로 처리되는 수신된 기록 데이터의 논리 0들은 제2 서브어레이의 제3 물리 어드레스의 대응하는 비트셀들이 도 6c에 도시된 것과 유사한 방식으로 논리 0 상태에 남아 있게 한다.
예들
이하의 예들은 추가 실시예들과 관련된다.
예 1은 MRAM 비트셀들의 제1 서브어레이를 갖는 자기저항(MRAM) 비트셀들의 어레이 - 각각의 비트셀은 제1 상태에서 평행 및 역평행 분극 중 하나의 분극이고 제2 상태에서 평행 및 역평행 분극 중 다른 분극인 분극을 갖는 강자성 디바이스를 포함함 -; 제1 서브어레이의 비트셀들의 강자성 디바이스들이 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록 제1 상태에서의 제1 서브어레이의 비트셀들의 상태를 제2 상태로 변경하도록 구성되는 제어 회로; 및 MRAM의 비트셀들의 어레이의 제1 서브어레이의 비트셀들의 상태들을 제1 상태로부터 제2 상태로 변경하는 것을 지원하기 위해 자기장을 제1 서브어레이의 비트셀들의 강자성 디바이스를 통해 지향시키도록 제1 서브어레이에 인접하여 위치되는 전자석을 포함하는 장치이다.
예 2에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 MRAM 비트셀들은 스핀 전달 토크(STT) 랜덤 액세스 메모리(RAM) 비트셀들이고, 상기 제어 회로는 제1 서브어레이의 비트셀들의 강자성 디바이스들이 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록 제1 상태에서의 제1 서브어레이의 비트셀들의 상태를 제2 상태로 변경하기 위해 스핀 분극 전류를 제1 서브어레이의 비트셀들의 강자성 디바이스를 통해 지향시키도록 구성되고; 상기 제어 회로는 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제1 서브어레이의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써 데이터를 제1 서브어레이의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 제1 서브어레이의 제1 선택된 비트셀들의 강자성 디바이스를 통해 지향시키도록 더 구성되고, 상기 제어 회로는 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제1 서브어레이의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성된다.
예 3에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 제어 회로는 제1 서브어레이의 비트셀들의 데이터를 소거하도록 더 구성되고, 상기 소거는 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 상태로부터 제2 상태로 제1 서브어레이의 비트셀들의 상태들의 자기장-지원 변경을 포함한다.
예 4에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 전자석은 제1 서브어레이에 인접하여 배치되는 코일을 포함한다.
예 5에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 비트셀들의 제1 서브어레이는 평면에 배열되고, 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 비트셀들의 제1 서브어레이의 평면 내에 있는 자화 방향을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴들을 포함하고, 각각의 턴은 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하여 배향되고, 상기 전자석은 자기장을 평면과 실질적으로 평행한 방향으로 지향시키고 제1 서브어레이의 비트셀들의 강자성 디바이스들의 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키도록 위치된다.
예 6에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 비트셀들의 제1 서브어레이는 평면에 배열되고, 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하는 자화 방향을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴들을 포함하고, 각각의 턴은 비트셀들의 제1 서브어레이의 평면과 실질적으로 평행하게 배향되고, 상기 전자석은 자기장을 평면과 실질적으로 직교하는 방향으로 지향시키고, 제1 서브어레이의 비트셀들의 강자성 디바이스들의 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키도록 위치된다.
예 7에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 제어 회로는 비트셀들의 제1 서브어레이 내에서 제1 물리 메모리 어드레스와 연관되는 논리 어드레스에 대한 기록 데이터를 수신하고; 제1 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는지를 결정하고; 제1 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는 것으로 결정되면, 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써 데이터를 제1 물리 메모리 어드레스의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 제1 서브어레이의 제1 선택된 비트셀들의 강자성 디바이스를 통해 지향시키고, 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제1 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성된다.
예 8에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 제어 회로는 제1 물리 메모리 어드레스의 비트셀들의 적어도 일부가 제1 상태로 변경되는 것으로 결정되면, 제2 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는지를 결정하고; 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는 것으로 결정되면, 제1 물리 메모리 어드레스의 비트셀들을 무효화하고, 제2 물리 메모리 어드레스를 기록 데이터의 논리 메모리 어드레스에 할당하고, 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제2 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써 기록 데이터를 제2 물리 메모리 어드레스의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 제2 물리 메모리 어드레스의 제1 선택된 비트셀들의 강자성 디바이스를 통해 지향시키고, 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제2 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성된다.
예 9에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 제어 회로는 이용가능한 물리 메모리 어드레스의 모든 비트셀이 제2 상태로 변경되는 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스가 없는 것으로 결정되면, 비트셀들의 제2 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내는 비트셀들의 이용가능한 제2 서브어레이를 선택하고; 제2 서브어레이의 제3 물리 메모리 어드레스를 기록 데이터의 논리 메모리 어드레스에 할당하고, 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제3 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써, 그리고 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제3 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 제3 물리 메모리 어드레스의 비트셀들 내로 기록하도록 더 구성된다.
예 10에서, 예 1 내지 예 10(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 제어 회로는 제1 서브어레이에 저장되는 모든 유효 데이터를 비트셀들의 제2 서브어레이에 전송하고 제1 서브어레이의 비트셀들의 데이터를 소거하도록 더 구성되고, 상기 소거는 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 상태로부터 제2 상태로 제1 서브어레이의 비트셀들의 상태들을 자기장-지원 변경하는 것을 포함한다.
예 11은 디스플레이와 함께 사용을 위한 컴퓨팅 시스템으로서, 컴퓨팅 시스템은 메모리; 메모리에 데이터를 기록하고 메모리로부터 데이터를 판독하도록 구성되는 프로세서; 및 메모리에서 데이터에 의해 표현되는 정보를 디스플레이하도록 구성되는 비디오 컨트롤러를 포함하며; 메모리는 자기저항 랜덤 액세스 메모리(MRAM)를 포함하고, MRAM 비트셀들의 제1 서브어레이를 갖는 MRAM 비트셀들의 어레이 - 각각의 비트셀은 제1 상태에서 평행 및 역평행 분극 중 하나의 분극이고 제2 상태에서 평행 및 역평행 분극 중 다른 분극인 분극을 갖는 강자성 디바이스를 포함함 -; 제1 서브어레이의 비트셀들의 강자성 디바이스들이 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록 제1 상태에서의 제1 서브어레이의 비트셀들의 상태를 제2 상태로 변경하기 위해 스핀 분극 전류를 제1 서브어레이의 비트셀들의 강자성 디바이스를 통해 지향시키도록 구성되는 제어 회로; 및 STT MRAM의 비트셀들의 어레이의 제1 서브어레이의 비트셀들의 상태들을 제1 상태로부터 제2 상태로 변경하는 것을 지원하기 위해 자기장을 제1 서브어레이의 비트셀들의 강자성 디바이스를 통해 지향시키도록 제1 서브어레이에 인접하여 위치되는 전자석을 포함한다.
예 12에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 MRAM 비트셀들은 스핀 전달 토크(STT) 랜덤 액세스 메모리(RAM) 비트셀들이고, 상기 제어 회로는 제1 서브어레이의 비트셀들의 강자성 디바이스들이 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록 제1 상태에서의 제1 서브어레이의 비트셀들의 상태를 제2 상태로 변경하기 위해 스핀 분극 전류를 제1 서브어레이의 비트셀들의 강자성 디바이스를 통해 지향시키도록 구성되고; 상기 제어 회로는 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제1 서브어레이의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써 데이터를 제1 서브어레이의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 제1 서브어레이의 제1 선택된 비트셀들의 강자성 디바이스를 통해 지향시키도록 더 구성되고, 상기 제어 회로는 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제1 서브어레이의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성된다.
예 13에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 제어 회로는 제1 서브어레이의 비트셀들의 데이터를 소거하도록 더 구성되고, 상기 소거는 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 상태로부터 제2 상태로 제1 서브어레이의 비트셀들의 상태들의 자기장-지원 변경을 포함한다.
예 14에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 전자석은 제1 서브어레이에 인접하여 배치되는 코일을 포함한다.
예 15에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 비트셀들의 제1 서브어레이는 평면에 배열되고, 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 비트셀들의 제1 서브어레이의 평면 내에 있는 자화 방향을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴들을 포함하고, 각각의 턴은 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하여 배향되고, 상기 전자석은 자기장을 평면과 실질적으로 평행한 방향으로 지향시키고 제1 서브어레이의 비트셀들의 강자성 디바이스들의 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키도록 위치된다.
예 16에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 비트셀들의 제1 서브어레이는 평면에 배열되고, 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하는 자화 방향을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴들을 포함하고, 각각의 턴은 비트셀들의 제1 서브어레이의 평면과 실질적으로 평행하게 배향되고, 상기 전자석은 자기장을 평면과 실질적으로 직교하는 방향으로 지향시키고, 제1 서브어레이의 비트셀들의 강자성 디바이스들의 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키도록 위치된다.
예 17에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 제어 회로는 비트셀들의 제1 서브어레이 내에서 제1 물리 메모리 어드레스와 연관되는 논리 어드레스에 대한 기록 데이터를 수신하고; 제1 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는지를 결정하고; 제1 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는 것으로 결정되면, 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써 데이터를 제1 물리 메모리 어드레스의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 제1 서브어레이의 제1 선택된 비트셀들의 강자성 디바이스를 통해 지향시키고, 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제1 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성된다.
예 18에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 제어 회로는 제1 물리 메모리 어드레스의 비트셀들의 적어도 일부가 제1 상태로 변경되는 것으로 결정되면, 제2 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는지를 결정하고; 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는 것으로 결정되면, 제1 물리 메모리 어드레스의 비트셀들을 무효화하고, 제2 물리 메모리 어드레스를 기록 데이터의 논리 메모리 어드레스에 할당하고, 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제2 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써 기록 데이터를 제2 물리 메모리 어드레스의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 제2 물리 메모리 어드레스의 제1 선택된 비트셀들의 강자성 디바이스를 통해 지향시키고, 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제2 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성된다.
예 19에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 제어 회로는 이용가능한 물리 메모리 어드레스의 모든 비트셀이 제2 상태로 변경되는 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스가 없는 것으로 결정되면, 비트셀들의 제2 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내는 비트셀들의 이용가능한 제2 서브어레이를 선택하고; 제2 서브어레이의 제3 물리 메모리 어드레스를 기록 데이터의 논리 메모리 어드레스에 할당하고, 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제3 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써, 그리고 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제3 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 제3 물리 메모리 어드레스의 비트셀들 내로 기록하도록 더 구성된다.
예 20에서, 예 11 내지 예 20(본 예를 배제함)의 발명 대상은 이하를 임의로 포함할 수 있으며, 상기 제어 회로는 제1 서브어레이에 저장되는 모든 유효 데이터를 비트셀들의 제2 서브어레이에 전송하고 제1 서브어레이의 비트셀들의 데이터를 소거하도록 더 구성되고, 상기 소거는 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 상태로부터 제2 상태로 제1 서브어레이의 비트셀들의 상태들을 자기장-지원 변경하는 것을 포함한다.
예 21은 자기저항 랜덤 액세스 메모리(MRAM)를 동작시키는 방법에 관한 것이며, 방법은 제1 서브어레이의 변경된 상태 비트셀들이 제2 상태를 나타내도록 MRAM의 비트셀들의 어레이의 제1 서브어레이의 비트셀들의 상태들을 제1 상태로부터 제2 상태로 자기장-지원 변경하는 단계를 포함하며, 제1 상태는 논리 1 및 논리 0 중 하나를 표현하고 제2 상태는 논리 1 및 논리 0 중 다른 하나를 표현하고, 각각의 비트셀은 제1 상태에서 평행 및 역평행 분극 중 하나의 분극이고 제2 상태에서 평행 및 역평행 분극 중 다른 분극인 분극을 갖는 강자성 디바이스를 포함하고, 자기장-지원 변경하는 단계는 MRAM의 비트셀들의 어레이의 제1 서브어레이의 비트셀들의 상태들을 제1 상태로부터 제2 상태로 변경하는 것을 지원하기 위해 자기장을 제1 서브어레이의 비트셀들의 강자성 디바이스를 통해 지향시키는 단계를 포함한다.
예 22에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은, MRAM은 스핀 전달 토크(STT) MRAM이고 자기장-지원 변경하는 단계는 제1 서브어레이의 비트셀들의 강자성 디바이스들이 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록 제1 상태에서의 제1 서브어레이의 비트셀들의 상태를 제2 상태로 변경하기 위해 스핀 분극 전류를 제1 서브어레이의 비트셀들의 강자성 디바이스를 통해 지향시키는 단계를 더 포함하며, 이 방법은,
제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제1 서브어레이의 제1 선택된 비트셀들을 제2 상태로부터 상기 제1 상태로 다시 변경함으로써, 그리고 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제1 서브어레이의 제2 선택된 비트셀들의 상태를 유지함으로써 데이터를 제1 서브어레이의 비트셀들 내로 기록하는 단계를 더 포함하는 것을 임의로 포함할 수 있다.
예 23에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은 제1 서브어레이의 비트셀들의 데이터를 소거하는 단계를 임의로 포함할 수 있으며, 상기 소거는 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 상태로부터 제2 상태로 제1 서브어레이의 비트셀들의 상태들의 자기장-지원 변경을 포함한다.
예 24에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은, 상기 자기장을 지향시키는 단계는 제1 서브어레이에 인접하여 배치되는 코일을 사용하여 자기장을 발생시키는 단계를 포함하는 것을 임의로 포함할 수 있다.
예 25에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은, 비트셀들의 제1 서브어레이는 평면에 배열되고, 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 비트셀들의 제1 서브어레이의 평면 내에 있는 자화 방향을 갖는 강자성 층을 갖고, 코일은 복수의 턴들을 포함하고, 각각의 턴은 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하여 배향되고, 상기 자기장을 지향시키는 단계는 자기장을 평면과 실질적으로 평행한 방향으로 지향시키고 제1 서브어레이의 비트셀들의 강자성 디바이스들의 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키는 단계를 포함하는 것을 임의로 포함할 수 있다.
예 26에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은, 비트셀들의 제1 서브어레이는 평면에 배열되고, 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하는 자화 방향을 갖는 강자성 층을 갖고, 코일은 복수의 턴들을 포함하고, 각각의 턴은 비트셀들의 제1 서브어레이의 평면과 실질적으로 평행하게 배향되고, 상기 자기장을 지향시키는 단계는 자기장을 평면에 실질적으로 직교하는 방향으로 지향시키고, 제1 서브어레이의 비트셀들의 강자성 디바이스들의 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키는 단계를 포함하는 것을 임의로 포함할 수 있다.
예 27에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은 비트셀들의 제1 서브어레이 내에서 제1 물리 메모리 어드레스와 연관되는 논리 어드레스에 대한 기록 데이터를 수신하는 단계; 제1 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는지를 결정하는 단계; 및 제1 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는 것으로 결정되면, 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써 - 상기 변경은 스핀 분극 전류를 제1 서브어레이의 제1 선택된 비트셀들의 강자성 디바이스를 통해 지향시키는 단계를 포함함 -, 그리고 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제1 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 제1 물리 메모리 어드레스의 비트셀들 내로 기록하는 단계를 임의로 포함할 수 있다.
예 28에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은 제1 물리 메모리 어드레스의 비트셀들의 적어도 일부가 제1 상태로 변경되는 것으로 결정되면, 제2 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는지를 결정하는 단계; 및 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 제2 상태로 모두 변경되는 것으로 결정되면, 제1 물리 메모리 어드레스의 비트셀들을 무효화하는 단계, 제2 물리 메모리 어드레스를 기록 데이터의 논리 메모리 어드레스에 할당하는 단계, 및 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제2 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써 - 상기 변경은 스핀 분극 전류를 제2 물리 메모리 어드레스의 제1 선택된 비트셀들의 강자성 디바이스를 통해 지향시키는 단계를 포함함 -, 그리고 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제2 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 제2 물리 메모리 어드레스의 비트셀들 내로 기록하는 단계를 임의로 포함할 수 있다.
예 29에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은 이용가능한 물리 메모리 어드레스의 모든 비트셀이 제2 상태로 변경되는 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스가 없는 것으로 결정되면, 비트셀들의 이용가능한 제2 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내는 비트셀들의 이용가능한 제2 서브어레이를 선택하는 단계; 및 제2 서브어레이의 제3 물리 메모리 어드레스를 기록 데이터의 논리 메모리 어드레스에 할당하고, 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 제3 물리 메모리 어드레스의 제1 선택된 비트셀들을 제2 상태로부터 제1 상태로 다시 변경함으로써, 그리고 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 제2 상태에서 제3 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 제3 물리 메모리 어드레스의 비트셀들 내로 기록하는 단계를 임의로 포함할 수 있다.
예 30에서, 예 21 내지 예 30(본 예를 배제함)의 발명 대상은 제1 서브어레이에 저장되는 모든 유효 데이터를 비트셀들의 제2 서브어레이에 전송하고 제1 서브어레이의 비트셀들의 데이터를 소거하는 단계를 임의로 포함할 수 있으며, 상기 소거하는 단계는 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 제1 상태로부터 제2 상태로 제1 서브어레이의 비트셀들의 상태들을 자기장-지원 변경하는 단계를 포함한다.
예 31은 임의의 이전 예에 설명되는 바와 같이 방법을 수행하는 수단을 포함하는 장치에 관한 것이다.
설명된 동작들은 소프트웨어, 펌웨어, 하드웨어, 또는 그것의 임의의 조합을 생성하기 위해 표준 프로그래밍 및/또는 엔지니어링 기술들을 사용하여 방법, 장치 또는 컴퓨터 프로그램 제품으로 구현될 수 있다. 설명된 동작들은 "컴퓨터 판독가능 저장 매체"에서 유지되는 컴퓨터 프로그램 코드로 구현될 수 있으며, 프로세서는 컴퓨터 판독가능 저장 매체로부터 코드를 판독하고 실행할 수 있다. 컴퓨터 판독가능 저장 매체는 전자 재료, 저장 재료들, 무기 재료들, 유기 재료들, 생물학적 재료들, 케이싱, 하우징, 코팅, 및 하드웨어 중 적어도 하나를 포함한다. 컴퓨터 판독가능 저장 매체는 자기 저장 매체(예를 들어, 하드 디스크 드라이브들, 플로피 디스크들, 테이프 등), 광 스토리지(CD-ROM들, DVD들, 광 디스크들 등), 휘발성 및 비휘발성 메모리 디바이스들(예를 들어, EEPROM들, ROM들, PROM들, RAM들, DRAM들, SRAM들, 플래시 메모리, 펌웨어, 프로그램가능 로직 등), 고체 상태 디바이스들(Solid State Devices; SSD) 등을 포함할 수 있지만, 이들에 제한되지 않는다. 설명된 동작들을 구현하는 코드는 하드웨어 디바이스(예를 들어, 집적 회로 칩, 프로그램가능 게이트 어레이(Programmable Gate Array; PGA), 주문형 집적 회로(Application Specific Integrated Circuit; ASIC) 등)에서 구현되는 하드웨어 로직으로 더 구현될 수 있다. 게다가, 설명된 동작들을 구현하는 코드는 "송신 신호들"로 구현될 수 있으며, 송신 신호들은 공간을 통해 전파되거나 송신 매체, 예컨대 광 섬유, 구리선 등을 통해 전파될 수 있다. 코드 또는 로직이 인코딩되는 송신 신호들은 무선 신호, 위성 송신, 전파들, 적외선 신호들, 블루투스 등을 더 포함할 수 있다. 컴퓨터 판독가능 저장 매체 상에 구체화되는 프로그램 코드는 송신국 또는 컴퓨터로부터 수신국 또는 컴퓨터로 송신 신호들로서 송신될 수 있다. 컴퓨터 판독가능 저장 매체는 오로지 송신 신호들로 구성되지 않는다. 본 기술분야의 통상의 기술자들은 많은 수정들이 본 설명의 범위로부터 벗어나는 것 없이 이러한 구성에 이루어질 수 있는 것, 및 제조 물품이 본 기술분야에 공지된 적절한 정보 포함 매체를 포함할 수 있는 것을 인식할 것이다. 물론, 본 기술분야의 통상의 기술자들은 많은 수정들이 본 설명의 범위로부터 벗어나는 것 없이 이러한 구성에 이루어질 수 있는 것, 및 제조 물품이 본 기술분야에 공지된 임의의 유형 정보 포함 매체를 포함할 수 있는 것을 인식할 것이다.
특정 응용들에서, 본 설명에 따른 디바이스는 컴퓨터 시스템에 결합되는 모니터 또는 다른 디스플레이 상에 정보를 디스플레이하게 하는 비디오 컨트롤러, 디바이스 드라이버 및 네트워크 컨트롤러를 포함하는 컴퓨터 시스템에서 구체화될 수 있으며, 예컨대 컴퓨터 시스템은 데스크톱, 워크스테이션, 서버, 메인프레임, 랩톱, 핸드헬드 컴퓨터 등을 포함한다. 대안적으로, 디바이스 실시예들은 예를 들어 비디오 컨트롤러, 예컨대 스위치, 라우터 등을 포함하지 않거나, 예를 들어 네트워크 컨트롤러를 포함하지 않는 컴퓨팅 디바이스에서 구체화될 수 있다.
도면들의 예시된 로직은 특정 순서로 발생하는 이벤트들을 나타낼 수 있다. 대안 실시예들에서, 특정 동작들은 상이한 순서로 수행되거나, 수정되거나 제거될 수 있다. 더욱이, 동작들은 상기 설명된 로직에 추가될 수 있고 설명된 실시예들을 여전히 따른다. 게다가, 본원에 설명되는 동작들은 순차적으로 발생할 수 있거나 특정 동작들은 병렬로 처리될 수 있다. 게다가, 동작들은 단일 처리 유닛 또는 분산 처리 유닛들에 의해 수행될 수 있다.
다양한 실시예들의 상술한 설명은 예시 및 설명의 목적들을 위해 제시되었다. 그것은 총망라하거나 개시된 정확한 형태에 제한되도록 의도되지 않는다. 많은 수정들 및 변형들은 상기 교시를 고려하여 가능하다.

Claims (25)

  1. 자기저항(MRAM) 비트셀들의 제1 서브어레이를 갖는 MRAM 비트셀들의 어레이 - 각각의 비트셀은 제1 상태에서 평행 및 역평행(anti-parallel) 분극(polarization) 중 하나의 분극이고 제2 상태에서 평행 및 역평행 분극 중 다른 분극인 분극을 갖는 강자성 디바이스를 포함함 -;
    상기 제1 서브어레이의 비트셀들의 강자성 디바이스들이 상기 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록, 상기 제1 상태에서의 상기 제1 서브어레이의 비트셀들의 상태를 상기 제2 상태로 변경하도록 구성되는 제어 회로; 및
    상기 MRAM의 비트셀들의 어레이의 상기 제1 서브어레이의 비트셀들의 상태들을 상기 제1 상태로부터 상기 제2 상태로 변경하는 것을 지원하기 위해 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 자기장을 지향(direct)시키도록 상기 제1 서브어레이에 인접하여 위치되는 전자석(electro-magnet)을 포함하고,
    상기 MRAM 비트셀들은 스핀 전달 토크(spin transfer torque; STT) 랜덤 액세스 메모리(random access memory; RAM) 비트셀들이고, 상기 제어 회로는 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들이 상기 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록, 상기 제1 상태에서의 상기 제1 서브어레이의 비트셀들의 상태를 상기 제2 상태로 변경하기 위해 스핀 분극 전류(spin-polarized current)를 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 지향시키도록 구성되고; 상기 제어 회로는 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제1 서브어레이의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써 데이터를 상기 제1 서브어레이의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 상기 제1 서브어레이의 제1 선택된 비트셀들의 상기 강자성 디바이스를 통해 지향시키도록 더 구성되고, 상기 제어 회로는 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제1 서브어레이의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성되고,
    상기 제어 회로는,
    상기 비트셀들의 제1 서브어레이 내에서 제1 물리 메모리 어드레스와 연관되는 논리 어드레스에 대한 기록 데이터를 수신하고;
    상기 제1 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내도록 상기 제1 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는지를 결정하고;
    상기 제1 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는 것으로 결정되면, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제1 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써 데이터를 상기 제1 물리 메모리 어드레스의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 상기 제1 서브어레이의 제1 선택된 비트셀들의 상기 강자성 디바이스를 통해 지향시키고, 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제1 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성되는 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제어 회로는 상기 제1 서브어레이의 비트셀들의 데이터를 소거하도록 더 구성되고, 상기 소거는 상기 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 상기 자기장을 지향시키고 상기 제1 상태로부터 상기 제2 상태로 상기 제1 서브어레이의 비트셀들의 상태들을 변경하는 것을 포함하는 장치.
  4. 제1항에 있어서, 상기 전자석은 상기 제1 서브어레이에 인접하여 배치되는 코일을 포함하는 장치.
  5. 제4항에 있어서, 상기 비트셀들의 제1 서브어레이는 평면에 배열되고, 상기 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 상기 비트셀들의 제1 서브어레이의 평면 내에 있는 자화 방향(magnetization direction)을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴(turn)을 포함하고, 각각의 턴은 상기 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하여 배향되고, 상기 전자석은 상기 자기장을 상기 평면과 실질적으로 평행한 방향으로 지향시키고 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들의 상기 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키도록 위치되는 장치.
  6. 제4항에 있어서, 상기 비트셀들의 제1 서브어레이는 평면에 배열되고, 상기 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 상기 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하는 자화 방향을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴을 포함하고, 각각의 턴은 상기 비트셀들의 제1 서브어레이의 평면과 실질적으로 평행하게 배향되고, 상기 전자석은 상기 자기장을 상기 평면과 실질적으로 직교하는 방향으로 지향시키고, 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들의 상기 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키도록 위치되는 장치.
  7. 삭제
  8. 제1항에 있어서, 상기 제어 회로는,
    상기 제1 물리 메모리 어드레스의 비트셀들의 적어도 일부가 상기 제1 상태로 변경되는 것으로 결정되면, 제2 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내도록 상기 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는지를 결정하고;
    상기 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는 것으로 결정되면, 상기 제1 물리 메모리 어드레스의 비트셀들을 무효화하고, 상기 제2 물리 메모리 어드레스를 상기 기록 데이터의 논리 메모리 어드레스에 할당하고, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제2 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써 기록 데이터를 상기 제2 물리 메모리 어드레스의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 상기 제2 물리 메모리 어드레스의 제1 선택된 비트셀들의 상기 강자성 디바이스를 통해 지향시키고, 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제2 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성되는 장치.
  9. 제8항에 있어서, 상기 제어 회로는,
    이용가능한 물리 메모리 어드레스의 모든 비트셀이 상기 제2 상태로 변경되는 상기 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스가 없는 것으로 결정되면, 비트셀들의 제2 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내는 비트셀들의 이용가능한 제2 서브어레이를 선택하고;
    상기 제2 서브어레이의 제3 물리 메모리 어드레스를 상기 기록 데이터의 논리 메모리 어드레스에 할당하고, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제3 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써, 그리고 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제3 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 상기 제3 물리 메모리 어드레스의 비트셀들 내로 기록하도록 더 구성되는 장치.
  10. 제9항에 있어서, 상기 제어 회로는,
    상기 제1 서브어레이에 저장되는 모든 유효 데이터를 상기 비트셀들의 제2 서브어레이에 전송하고 상기 제1 서브어레이의 비트셀들의 데이터를 소거하도록 더 구성되고, 상기 소거는 상기 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 상기 자기장을 지향시키고 상기 제1 상태로부터 상기 제2 상태로 상기 제1 서브어레이의 비트셀들의 상태들을 변경하는 것을 포함하는 장치.
  11. 디스플레이와 함께 사용하기 위한 컴퓨팅 시스템으로서,
    메모리;
    상기 메모리에 데이터를 기록하고 상기 메모리로부터 데이터를 판독하도록 구성되는 프로세서; 및
    상기 메모리에서 데이터에 의해 표현되는 정보를 디스플레이하도록 구성되는 비디오 컨트롤러
    를 포함하며;
    상기 메모리는 자기저항 랜덤 액세스 메모리(MRAM)를 포함하고,
    MRAM 비트셀들의 제1 서브어레이를 갖는 MRAM 비트셀들의 어레이 - 각각의 비트셀은 제1 상태에서 평행 및 역평행 분극 중 하나의 분극이고 제2 상태에서 평행 및 역평행 분극 중 다른 분극인 분극을 갖는 강자성 디바이스를 포함함 -;
    상기 제1 서브어레이의 비트셀들의 강자성 디바이스들이 상기 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록 상기 제1 상태에서의 상기 제1 서브어레이의 비트셀들의 상태를 상기 제2 상태로 변경하기 위해 스핀 분극 전류를 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 지향시키도록 구성되는 제어 회로; 및
    STT MRAM의 비트셀들의 어레이의 상기 제1 서브어레이의 비트셀들의 상태들을 상기 제1 상태로부터 상기 제2 상태로 변경하는 것을 지원하기 위해 자기장을 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 지향시키도록 상기 제1 서브어레이에 인접하여 위치되는 전자석을 포함하고,
    상기 MRAM 비트셀들은 스핀 전달 토크(STT) 랜덤 액세스 메모리(RAM) 비트셀들이고, 상기 제어 회로는 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들이 상기 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록 상기 제1 상태에서의 상기 제1 서브어레이의 비트셀들의 상태를 상기 제2 상태로 변경하기 위해 스핀 분극 전류를 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 지향시키도록 구성되고; 상기 제어 회로는 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제1 서브어레이의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써 데이터를 상기 제1 서브어레이의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 상기 제1 서브어레이의 제1 선택된 비트셀들의 상기 강자성 디바이스를 통해 지향시키도록 더 구성되고, 상기 제어 회로는 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제1 서브어레이의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성되고,
    상기 제어 회로는,
    상기 비트셀들의 제1 서브어레이 내에서 제1 물리 메모리 어드레스와 연관되는 논리 어드레스에 대한 기록 데이터를 수신하고;
    상기 제1 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내도록 상기 제1 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는지를 결정하고;
    상기 제1 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는 것으로 결정되면, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제1 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써 데이터를 상기 제1 물리 메모리 어드레스의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 상기 제1 서브어레이의 제1 선택된 비트셀들의 상기 강자성 디바이스를 통해 지향시키고, 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제1 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성되는, 컴퓨팅 시스템.
  12. 삭제
  13. 제11항에 있어서, 상기 제어 회로는 상기 제1 서브어레이의 비트셀들의 데이터를 소거하도록 더 구성되고, 상기 소거는 상기 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 제2 상태를 나타내도록 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 상기 자기장을 지향시키고 상기 제1 상태로부터 상기 제2 상태로 상기 제1 서브어레이의 비트셀들의 상태들을 변경하는 것을 포함하는, 컴퓨팅 시스템.
  14. 제11항에 있어서, 상기 전자석은 상기 제1 서브어레이에 인접하여 배치되는 코일을 포함하는, 컴퓨팅 시스템.
  15. 제14항에 있어서, 상기 비트셀들의 제1 서브어레이는 평면에 배열되고, 상기 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 상기 비트셀들의 제1 서브어레이의 평면 내에 있는 자화 방향을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴을 포함하고, 각각의 턴은 상기 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하여 배향되고, 상기 전자석은 상기 자기장을 상기 평면과 실질적으로 평행한 방향으로 지향시키고 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들의 상기 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키도록 위치되는, 컴퓨팅 시스템.
  16. 제14항에 있어서, 상기 비트셀들의 제1 서브어레이는 평면에 배열되고, 상기 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 상기 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하는 자화 방향을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴을 포함하고, 각각의 턴은 상기 비트셀들의 제1 서브어레이의 평면과 실질적으로 평행하게 배향되고, 상기 전자석은 상기 자기장을 상기 평면과 실질적으로 직교하는 방향으로 지향시키고, 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들의 상기 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키도록 위치되는, 컴퓨팅 시스템.
  17. 삭제
  18. 제11항에 있어서, 상기 제어 회로는,
    상기 제1 물리 메모리 어드레스의 비트셀들의 적어도 일부가 상기 제1 상태로 변경되는 것으로 결정되면, 제2 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내도록 상기 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는지를 결정하고;
    상기 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는 것으로 결정되면, 상기 제1 물리 메모리 어드레스의 비트셀들을 무효화하고, 상기 제2 물리 메모리 어드레스를 상기 기록 데이터의 논리 메모리 어드레스에 할당하고, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제2 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써 기록 데이터를 상기 제2 물리 메모리 어드레스의 제1 선택된 비트셀들 내로 기록하기 위해 스핀 분극 전류를 상기 제2 물리 메모리 어드레스의 제1 선택된 비트셀들의 상기 강자성 디바이스를 통해 지향시키고, 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제2 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지하도록 더 구성되는, 컴퓨팅 시스템.
  19. 제18항에 있어서, 상기 제어 회로는,
    이용가능한 물리 메모리 어드레스의 모든 비트셀이 상기 제2 상태로 변경되는 상기 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스가 없는 것으로 결정되면, 비트셀들의 제2 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내는 비트셀들의 이용가능한 제2 서브어레이를 선택하고;
    상기 제2 서브어레이의 제3 물리 메모리 어드레스를 상기 기록 데이터의 논리 메모리 어드레스에 할당하고, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제3 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써, 그리고 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제3 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 상기 제3 물리 메모리 어드레스의 비트셀들 내로 기록하도록 더 구성되는, 컴퓨팅 시스템.
  20. 제19항에 있어서, 상기 제어 회로는,
    상기 제1 서브어레이에 저장되는 모든 유효 데이터를 상기 비트셀들의 제2 서브어레이에 전송하고 상기 제1 서브어레이의 비트셀들의 데이터를 소거하도록 더 구성되고, 상기 소거는 상기 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내도록 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 상기 자기장을 지향시키고 상기 제1 상태로부터 상기 제2 상태로 상기 제1 서브어레이의 비트셀들의 상태들을 변경하는 것을 포함하는, 컴퓨팅 시스템.
  21. 자기저항 랜덤 액세스 메모리(MRAM)를 동작시키는 방법으로서,
    상기 MRAM의 비트셀들의 어레이의 제1 서브어레이의 비트셀들의 상태들을, 상기 제1 서브어레이의 변경된 상태 비트셀들이 제2 상태를 나타내도록, 제1 상태로부터 제2 상태로 자기장-지원 변경하는 단계
    를 포함하며,
    상기 제1 상태는 논리 1 및 논리 0 중 하나를 표현하고 상기 제2 상태는 논리 1 및 논리 0 중 다른 하나를 표현하고, 각각의 비트셀은 상기 제1 상태에서 평행 및 역평행 분극 중 하나의 분극이고 상기 제2 상태에서 평행 및 역평행 분극 중 다른 분극인 분극을 갖는 강자성 디바이스를 포함하고, 상기 자기장-지원 변경하는 단계는 상기 MRAM의 비트셀들의 어레이의 상기 제1 서브어레이의 비트셀들의 상태들을 상기 제1 상태로부터 상기 제2 상태로 변경하는 것을 지원하기 위해 자기장을 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 지향시키는 단계를 포함하고,
    상기 MRAM은 스핀 전달 토크(STT) MRAM이고 상기 자기장-지원 변경하는 단계는 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들이 상기 제2 상태에서 비트셀에 의해 나타나는 분극을 갖도록 상기 제1 상태에서의 상기 제1 서브어레이의 비트셀들의 상태를 상기 제2 상태로 변경하기 위해 스핀 분극 전류를 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스를 통해 지향시키는 단계를 더 포함하며, 상기 MRAM을 동작시키는 방법은,
    상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제1 서브어레이의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써, 그리고 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제1 서브어레이의 제2 선택된 비트셀들의 상태를 유지함으로써 데이터를 상기 제1 서브어레이의 비트셀들 내로 기록하는 단계;
    상기 비트셀들의 제1 서브어레이 내에서 제1 물리 메모리 어드레스와 연관되는 논리 어드레스에 대한 기록 데이터를 수신하는 단계;
    상기 제1 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내도록 상기 제1 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는지를 결정하는 단계; 및
    상기 제1 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는 것으로 결정되면, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제1 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써 - 상기 변경은 스핀 분극 전류를 상기 제1 물리 메모리 어드레스의 제1 선택된 비트셀들의 상기 강자성 디바이스를 통해 지향시키는 것을 포함함 -, 그리고 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제1 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 상기 제1 물리 메모리 어드레스의 비트셀들 내로 기록하는 단계;
    상기 제1 물리 메모리 어드레스의 비트셀들의 적어도 일부가 상기 제1 상태로 변경되는 것으로 결정되면, 제2 물리 메모리 어드레스의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내도록 상기 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는지를 결정하는 단계; 및
    상기 이용가능한 제2 물리 메모리 어드레스의 비트셀들이 상기 제2 상태로 모두 변경되는 것으로 결정되면, 상기 제1 물리 메모리 어드레스의 비트셀들을 무효화하고, 상기 제2 물리 메모리 어드레스를 상기 기록 데이터의 논리 메모리 어드레스에 할당하고, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제2 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써 - 상기 변경은 스핀 분극 전류를 상기 제2 물리 메모리 어드레스의 제1 선택된 비트셀들의 상기 강자성 디바이스를 통해 지향시키는 것을 포함함 -, 그리고 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제2 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 상기 제2 물리 메모리 어드레스의 비트셀들 내로 기록하는 단계;
    이용가능한 물리 메모리 어드레스의 모든 비트셀이 상기 제2 상태로 변경되는 상기 비트셀들의 제1 서브어레이의 이용가능한 제2 물리 메모리 어드레스가 없는 것으로 결정되면, 비트셀들의 이용가능한 제2 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내는 비트셀들의 이용가능한 제2 서브어레이를 선택하는 단계; 및
    상기 제2 서브어레이의 제3 물리 메모리 어드레스를 상기 기록 데이터의 논리 메모리 어드레스에 할당하고, 상기 제1 상태로 다시 변경되는 각각의 제1 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 하나를 표현하도록 상기 제3 물리 메모리 어드레스의 제1 선택된 비트셀들을 상기 제2 상태로부터 상기 제1 상태로 다시 변경함으로써, 그리고 상기 제2 상태에서 유지되는 각각의 제2 선택된 비트셀이 상기 기록 데이터의 논리 1 및 논리 0 중 다른 하나를 표현하도록 상기 제2 상태에서 상기 제3 물리 메모리 어드레스의 제2 선택된 비트셀들의 상태를 유지함으로써 기록 데이터를 상기 제3 물리 메모리 어드레스의 비트셀들 내로 기록하는 단계를 더 포함하는, MRAM을 동작시키는 방법.
  22. 삭제
  23. 제21항에 있어서, 상기 자기장을 지향시키는 단계(said magnetic field directing)는 상기 제1 서브어레이에 인접하여 배치되는 코일을 사용하여 상기 자기장을 발생시키는 단계를 포함하며,
    상기 비트셀들의 제1 서브어레이는 평면에 배열되고, 상기 제1 서브어레이의 각각의 비트셀의 각각의 강자성 디바이스는 상기 비트셀들의 제1 서브어레이의 평면 내에 있는 자화 방향을 갖는 강자성 층을 갖고, 상기 코일은 복수의 턴을 포함하고, 각각의 턴은,
    상기 비트셀들의 제1 서브어레이의 평면에 실질적으로 직교하는 것 - 상기 자기장을 지향시키는 단계는 상기 자기장을 상기 평면과 실질적으로 평행한 방향으로 지향시키고 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들의 상기 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키는 단계를 포함함 -; 및
    상기 비트셀들의 제1 서브어레이의 평면과 실질적으로 평행한 것 - 상기 자기장을 지향시키는 단계는 상기 자기장을 상기 평면에 실질적으로 직교하는 방향으로 지향시키고, 상기 제1 서브어레이의 비트셀들의 상기 강자성 디바이스들의 상기 강자성 층의 자화 방향과 실질적으로 평행한 방향으로 지향시키는 단계를 포함함 -
    중 하나로 배향되는, MRAM을 동작시키는 방법.
  24. 삭제
  25. 제21항에 있어서, 상기 제1 서브어레이에 저장되는 모든 유효 데이터를 상기 비트셀들의 제2 서브어레이에 전송하고 상기 제1 서브어레이의 비트셀들의 데이터를 소거하는 단계를 더 포함하며, 상기 소거하는 단계는 상기 제1 서브어레이의 모든 비트셀이 논리 1 및 논리 0 중 다른 하나를 표현하는 상기 제2 상태를 나타내도록 상기 제1 상태로부터 상기 제2 상태로 상기 제1 서브어레이의 비트셀들의 상태들을 자기장-지원 변경하는 단계를 포함하는, MRAM을 동작시키는 방법.
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