JP2017535907A - 磁界支援式メモリの動作 - Google Patents

Abstract

一実施形態では、スピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）等の、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は例えば、ビットセルの部分配列及び部分配列に隣接して位置付けられた電磁石を有する。第１の部分配列のビットセルの強磁性デバイスを通過するように磁界が方向づけられて、ビットセルの強磁性デバイスが平行分極及び逆平行分極の一方から平行分極及び逆平行分極の他方への変換という、部分配列のビットセルの状態の第１の状態から第２の状態への変換を支援する。したがって、部分配列の内容は、電磁石からの支援により平行状態または逆平行状態の一方に容易に再設定または消去され得る。他方の状態に対するビットは正規の書込み動作中に書き込まれる。その他の態様も本明細書中で説明される。

Description

本発明のある特定の実施形態は一般に不揮発性メモリに関する。

スピントランスファートルクランダムアクセスメモリ（ＳＴＴＲＡＭ）は、キャッシュ、メモリ、二次ストレージ、及びその他のメモリ用途等メモリ回路に主として使用される、不揮発性の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の一類型である。ＳＴＴＲＡＭメモリは多くの場合、低電力レベルで動作し、他の種類のメモリと比較してより低コストであり得る。

ＳＴＴＲＡＭメモリの使用に際して遭遇する問題の一つに、ＳＴＴＲＡＭメモリへの書込み動作が、読出し動作と比べて比較的長時間を要し得ることがあり、これがＳＴＴＲＡＭメモリの性能に悪影響を及ぼし得る。ＳＴＴＲＡＭメモリの書込み時間を低減する一手法は、メモリの永続性、即ち、各ビットセルがその論理状態を確実に維持し得る時間長、の低減である。

他の技法は、ＳＴＴＲＡＭメモリの効率改善を対象とする。そのような一技法では、セルの切替え時を検出してそのセルへの書込み動作を終了させることにより、強磁性デバイスを流れる余電流を低減している。

別の種類の不揮発性メモリとしては、フラッシュメモリが存在する。フラッシュメモリはそのビットセルがＮＡＮＤゲートを含む。フラッシュメモリの多くは、部分配列全体が消去される消去モード、及びビットをその後必要に応じて設定し得る設定モード、の２つの動作モードを有する。

本開示の実施形態を限定することなく例示の手段によって示されるが、添付の図面中、類似の参照番号は類似の構成要素を指すものとする。

本開示の実施形態に従った、システムの主要態様を示す高レベルブロック図を示す。 本開示の実施形態に従った、ＳＴＴＲＡＭメモリの基本構成を示す。 図１ＢのＳＴＴＲＡＭメモリのビットセルの強磁性層の種々の分極を示す。 図１ＢのＳＴＴＲＡＭメモリのビットセルの強磁性層の種々の分極を示す。 図１ＢのＳＴＴＲＡＭメモリのビットセルの強磁性層の種々の分極を示す。 図１ＢのＳＴＴＲＡＭメモリのビットセルの強磁性層の種々の分極を示す。 ビット線（ＢＬ）、ワード線（ＷＬ）、及びソース線（ＳＬ）を示す典型的な１トランジスタ１レジスタ（１Ｔ１Ｒ）デバイスの概略を示す。 ビット線（ＢＬ）、ワード線（ＷＬ）、及びソース線（ＳＬ）を示す典型的な１トランジスタ１レジスタ（１Ｔ１Ｒ）デバイスの概略を示す。 図２Ａ及び図２Ｂの１トランジスタ１レジスタ（１Ｔ１Ｒ）デバイスに対する読出し及び書込み電圧を示す図表である。 本開示の実施形態に従った、図１ＢのＳＴＴＲＡＭメモリの部分配列のビットセルの強磁性層を通過するような磁界方向づけの概略表現である。この図中、矢印は以下に説明するように「自由層」の分極を表す。 本開示の実施形態に従った、部分配列のビットセルを通過するように磁界を方向づけるための図１ＢのＳＴＴＲＡＭメモリの部分配列のビットセルの上を覆って配置されたコイルの概略表現である。 本開示の実施形態に従った、図１ＢのＳＴＴＲＡＭメモリの部分配列のビットセルの強磁性層を通過するように磁界を方向づける代替的実施形態の概略表現である。この場合も、この図中、矢印は以下に説明するように「自由層」の分極を表す。 図５Ａの磁界及び自由強磁性層の部分配列の横断面図の概略表現である。 本開示の実施形態に従った、部分配列のビットセルを通過するように磁界を方向づけるための図１ＢのＳＴＴＲＡＭメモリの部分配列のビットセルの上を覆って配置されたコイルの代替的実施形態の概略表現である。 図５Ｃのコイルの代替的実施形態の概略表現である。 図１ＢのＳＴＴＲＡＭメモリのビットセルへのデータ書込みに備えた書込みデータ転換の概略表現である。 図１ＢのＳＴＴＲＡＭメモリのビットセルへのデータ書込みに備えた転換済み書込みデータの提示の概略表現である。 図１ＢのＳＴＴＲＡＭメモリのビットセルに書き込まれた転換済み書込みデータの概略表現である。 本開示の実施形態に従った、図１ＢのＳＴＴＲＡＭメモリのビットセルに書込みデータを書き込む動作の一実施例を示す。 本開示の実施形態に従った、図１ＢのＳＴＴＲＡＭメモリの制御回路の論理／物理アドレスマッピング論理回路を示し、メモリ行に対する論理アドレスを一のメモリ行物理アドレスから別のメモリ行物理アドレスに再マッピングする。 本開示の実施形態に従った、図１ＢのＳＴＴＲＡＭメモリの制御回路の論理／物理アドレスマッピング論理回路を示し、メモリ行に対する論理アドレスを一のメモリ行物理アドレスから別のメモリ行物理アドレスに再マッピングする。

以下の説明では、同様の構成要素には、それらが異なる実施形態中に示されるかどうかに拘わらず、同一の参照番号を付することとする。本開示の実施形態を明瞭簡潔に示すために、図面は必ずしも正確な縮尺であるとは限らず、ある特定の特徴は幾分概略的な形態で示され得る。一実施形態に関する説明及び／または図示される特徴は、１つ以上の他の実施形態と同様若しくは類似の方法で及び／又は他の実施形態の特徴との組合せまたはそれらに代えて使用され得る。

この開示の種々の実施形態に従って、ＳＴＴメモリ等の磁界支援式ＭＲＡＭメモリについて説明する。ＳＴＴは、スピン偏極電流を用いて磁気トンネル接合（ＭＴＪ）デバイス中の磁気層の向きを修正し得る効果である。ＳＴＴ型ＭＴＪでは、トンネル接合の両側での磁気分極方向間の相対角度差に応じて、デバイス抵抗が低いか、または高いかのいずれかとなる。

一実施形態では、第１の状態から第２の状態への各ＭＴＪの状態変換を容易にするために、ビットセル部分配列中の各ビットセルのＭＴＪデバイスの強磁性層を通過するように磁界が方向づけられる。一実施形態では、第１の状態は、各ＭＴＪの強磁性層が平行の磁気方向を有することにより低抵抗を呈する状態である。逆に、第２の状態は、各ＭＴＪの強磁性層が逆平行の磁気方向を有することにより高抵抗を呈する状態である。ＭＴＪを通過するように方向づけられた磁界により提供される磁気支援は、第１の（平行方向、低抵抗）状態から第２の（逆平行、高抵抗）状態への状態変換を容易にし得ると考えられる。より詳細に以下に説明するように、そのような磁気支援により、一部の実施形態ではＳＴＴメモリの書込み時間は減少され得ると考えられる。

例えば、電磁石からの支援によって、部分配列の内容を平行状態または逆平行状態の一方に容易に事前設定または消去し得る。他方の状態に対するビットは通常の書込み動作中に書き込まれる。

本明細書中に説明する磁界支援技法は、巨大磁気抵抗（ＧＭＲ）ＭＲＡＭ、トグルＭＲＡＭ、及び他のＭＲＡＭデバイス等の、ＳＴＴ ＭＲＡＭデバイス以外のＭＲＡＭデバイスにも適用され得ることが理解される。本明細書中に説明する実施形態に従ったそのようなＭＲＡＭ型メモリ素子は、スタンドアローンメモリ回路または論理回路配列のいずれかに使用され得るか、もしくはマイクロプロセッサ及び／またはデジタル信号プロセッサ（ＤＳＰ）に埋め込まれ得る。加えて、システム及び処理は主に図示の実施例中のマイクロプロセッサに基づいたシステムに関連して本明細書に説明するが、本明細書での開示の観点から、本開示のある特定の態様、構成、及び原理は、他の種類のデバイスメモリ及び論理デバイスに対しても同様に適用され得ることが理解されよう。

図面を参照して、図１Ａは、本開示の実施形態に従った、実装されたシステムの主要態様を示す高レベルブロック図である。システム１０は、多数の電子デバイス及び／またはコンピューティングデバイスのうちのいずれかであり得、メモリデバイスを含み得る。そのような電子デバイス及び／またはコンピューティングデバイスには、メインフレーム、サーバ、パーソナルコンピュータ、ワークステーション、電話通信デバイス、ネットワーク機器、仮想化デバイス、ストレージコントローラ、携帯またはモバイルデバイス（例えば、ラップトップ、ノート型、タブレットコンピュータ、携帯情報端末（ＰＤＡ）、携帯型メディアプレーヤ、携帯型ゲームデバイス、デジタルカメラ、携帯電話、スマートフォン、フィーチャーフォン等）等のコンピューティングデバイス、またはこれらの構成要素（例えば、１チップ上のシステム、プロセッサ、ブリッジ、メモリコントローラ、メモリ等）が含まれ得る。代替的実施形態では、システム１０は、より多数の構成要素、より少数の構成要素、及び／または異なる構成要素を含み得る。更に、システム１０は別個の構成要素を備えるようにも示し得るが、そのような構成要素は一プラットフォーム、例えば、１チップ上のシステム（ＳｏＣ）等、に集積化され得ることが理解される。図示の実施例では、システム１０は、マイクロプロセッサ２０、メモリコントローラ３０、メモリ４０、及び周辺構成要素５０を備え、この周辺構成要素５０には、例えば、ビデオコントローラ、入力デバイス、出力デバイス、ストレージ、ネットワークアダプタ等が含まれ得る。マイクロプロセッサ２０はキャッシュ２５を含み、このキャッシュ２５は命令及びデータを記憶するメモリ階層の一部であり得、システムメモリ４０はこのメモリ階層の一部であり得る。マイクロプロセッサ２０とメモリ４０との間の通信はメモリコントローラ（またはチップセット）３０により容易にされ得、それにより周辺構成要素５０との通信もまた容易にされ得る。

周辺構成要素５０のストレージデバイスは、例えば、ソリッドステートドライブ磁気ディスクドライブ、光ディスクドライブ、テープドライブ、フラッシュメモリ等の、不揮発性ストレージデバイスである。ストレージは、内部ストレージデバイスもしくは取付け型またはネットワークアクセス可能なストレージを備える。マイクロプロセッサ２０は、メモリ４０中にデータを書き込み、そこからデータを読み出すように構成される。ストレージ中のプログラムはメモリ中にロードされ、プロセッサにより実行される。ネットワークコントローラまたはネットワークアダプタは、イーサネット（登録商標）、Ｆｉｂｅｒ Ｃｈａｎｎｅｌ Ａｒｂｉｔｒａｔｅｄ Ｌｏｏｐ等の、ネットワークとの通信を可能にする。更に、構成は、ある特定の実施形態では、ディスプレイモニタで情報を描画するように構成されたビデオコントローラを含み得、ビデオコントローラは、ビデオカード上に具体化されるか、またはマザーボードまたは他の基板に装着された集積回路構成要素に一体化され得る。入力デバイスは、ユーザ入力をプロセッサに提供するために使用され、キーボード、マウス、ペンスタイラス、マイクロホン、タッチ感応型ディスプレイスクリーン、入力ピン、ソケット、もしくは当該技術分野で公知の任意の他の起動または入力手段を含み得る。出力デバイスは、プロセッサ、または、ディスプレイモニタ、プリンタ、ストレージ、出力ピン、ソケット等の、他の構成要素から送信された情報を描画できる。ネットワークアダプタは、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）カード、ＰＣＩエクスプレス、または一部の他の入出力カード等の、ネットワークカード上に、もしくはマザーボードまたは他の基板に装着された集積回路構成要素上に具体化され得る。

特定の用途に応じて、デバイス１０の構成要素のうちの１つ以上を省略し得る。例えば、ネットワークルータはビデオコントローラを欠き得る。

メモリデバイス２５、４０、及び他のデバイス１０、３０、５０の１つ以上は、本明細書に従って磁気支援式ＭＲＡＭメモリを含み得る。図１Ｂは、本明細書の一実施形態に従った、ＳＴＴメモリ６６のビットセル６４の行及び列の配列６０の実施例を示す。ＳＴＴメモリ６６は、行デコーダ、タイマデバイス、及び入出力デバイス（Ｉ／Ｏ出力部）も含み得る。同一メモリワードのビットは、効率的な入出力設計に対して互いに分離され得る。ＲＥＡＤ動作中に各列を所要の回路部に接続するために、マルチプレクサ（ＭＵＸ）を使用し得る。ＷＲＩＴＥ動作中に各列を書込みドライバに接続するために、別のＭＵＸを使用し得る。制御回路６８は、以下に説明するように、ビットセル６４に対して読出し動作、書込み動作、及び磁界支援式書込み動作を行う。制御回路６８は、適当なハードウェア、ソフトウェアもしくはファームウェア、またはそれらの種々の組合せを用いて、以下の説明に関する動作を行うように構成される。

ビットセル６４の配列６０中の各ビットセル６４は、スピンバルブ、または磁気トンネル接合（ＭＴＪ）デバイス等の、強磁性デバイス７０（図１Ｃ）を含む。ビットセルの各強磁性デバイス７０は、中間層７６により分離された強磁性材料の２つの層７２、７４ａを備え、この中間層７６は、スピンバルブの場合には金属層であり、ＭＴＪの場合には薄い誘電体または絶縁層である。この実施例では、強磁性材料の層７２は電気接触層７８により接触されて固定分極を有し、その支配的な磁化方向は固定的である。したがって、層７２を固定層と呼ぶこととする。固定層７２の支配的磁化方向は、図１Ｃの横断面図中、右から左を指す矢印８０で表される。

強磁性材料の他方の層７４ａは電気接触層８１に接触され、「自由層」と呼ぶこととする。この「自由層」は変換可能な分極を有し、自由層の支配的磁化方向は選択的に変換可能である。自由層７４ａの支配的磁化方向は、図１Ｃの横断面図中右から左をやはり指す矢印８２ａで表される。

図１Ｃの実施例では、自由層７４ａ及び固定層７２の両方の支配的磁化方向は、同一として、即ち同一方向に示されている。これらの２つの強磁性層７２、７４ａの支配的磁化方向が同一である場合、２つの層の分極を「平行」と呼ぶこととする。平行分極では、ビットセルは、ビットセルに記憶された論理１または論理０の一方を表すように選択され得る低抵抗状態を呈する。２つの強磁性層の支配的磁化方向が図１Ｄ中矢印８０（右から左）及び矢印８２ｂ（左から右）により示されるように反対である場合、２つの層７２、７４ｂの分極を「逆平行」と呼ぶこととする。逆平行分極では、ビットセルは、ビットセルに記憶された論理１または論理０の他方を表すように選択され得る高抵抗状態を呈する。

ＳＴＴＲＡＭ６６のビットセル６４に記憶された分極、即ち論理ビット値は、ビットセル６４の強磁性デバイス７０を通過するように特定の方向にスピン分極電流を流すことにより、特定の状態へ設定され得る。スピン分極電流は、電荷キャリア（電子等の）のスピン方向はスピンアップまたはスピンダウンのうちの支配的な１種である。このように、制御回路６８（図１Ｂ）は、ビットセル６４の強磁性デバイス７０を通過するように一の方向にスピン分極電流を流すことにより、ＳＴＴＲＡＭ６６のビットセル６４に論理１を記憶するように構成される。その結果、ビットセル６４の強磁性デバイス７０の強磁性層は、論理１を表すように選択された分極状態に応じて、平行または逆平行の一方の分極を有する。

逆に、論理０は、ビットセルの強磁性デバイス７０を通過するように反対方向にスピン分極電流を流す制御回路６８により、ＳＴＴＲＡＭ６６のビットセル６４に記憶され得る。その結果、ビットセル６４の強磁性デバイス７０の強磁性層は、論理０を表すように選択された分極に応じて、平行または逆平行の他方の分極を有する。

図１Ｅ及び図１Ｆは、強磁性デバイスの代替的実施形態を示す。ここで、ビットセル６４の配列６０中の各ビットセル６４は、スピンバルブ、または磁気トンネル接合（ＭＴＪ）デバイス等の、強磁性デバイス１７０（図１Ｅ）を含む。ビットセルの各強磁性デバイス１７０は、中間層１７６により分離された強磁性材料の２つの層１７２、１７４ａを備え、この中間層１７６は、スピンバルブの場合には金属層であり、ＭＴＪの場合には薄い誘電体または絶縁層である。この実施例では、強磁性材料の層１７２は電気接触層１７８に接触されて固定分極を有し、支配的な磁化方向は固定的である。この固定層は通常、自由層よりもかなり薄い。したがって、層１７２を固定層と呼ぶこととする。固定層１７２の支配的磁化方向は、図１Ｅの横断面図中、下から上を指す矢印１８０で表される。

強磁性材料の他方の層１７４ａは電気接触層１８１に接触され、「自由層」と呼ぶこととする。この「自由層」は変換可能な分極を有し、自由層の支配的磁化方向は選択的に変換可能である。自由層１７４ａの支配的磁化方向は、図１Ｅの横断面図中下から上を指す矢印１８２ａで表される。

図１Ｅの実施例では、自由層１７４ａ及び固定層１７２の両方の支配的磁化方向は同一として、即ち同一の方向に示されている。２つの強磁性層１７２、１７４の支配的磁化方向が同一である場合、これらの２つの層の分極を「平行」と呼ぶこととする。平行分極では、ビットセルは、ビットセルに記憶された論理１または論理０の一方を表すように選択され得る低抵抗状態を呈する。２つの強磁性層の支配的磁化方向が図１Ｆ中矢印１８０（下から上）及び矢印１８２ｂ（上から下）により示されるように反対である場合、２つの層１７２、１７４ｂの分極を「逆平行」と呼ぶこととする。逆平行分極では、ビットセルは、ビットセルに記憶された論理１または論理０の他方を表すように選択され得る高抵抗状態を呈する。

ＳＴＴＲＡＭ６６のビットセル６４に記憶された分極、即ち論理ビット値は制御回路６８により特定の状態へ設定され得る。この制御回路６８は、ビットセル６４の強磁性デバイス１７０を通過するように特定の方向にスピン分極電流を流すように構成される。このように、論理１は、ビットセル６４の強磁性デバイス１７０を通過するように一方向にスピン分極電流を流すことによりＳＴＴＲＡＭ６６のビットセル６４に記憶され得る。その結果、ビットセル６４の強磁性デバイス１７０の強磁性層は、論理１を表すように選択されたその分極に応じて、平行及び逆平行の一方の分極を有する。

逆に、論理０は、ビットセルの強磁性デバイス１７０を通過するように反対方向にスピン分極電流を通過させる制御回路６８により、ＳＴＴＲＡＭ６６のビットセル６４に記憶され得る。その結果、ビットセル６４の強磁性デバイス１７０の強磁性層は、論理０を表すように選択されたその分極に応じて、平行または逆平行の他方の分極を有する。

ＳＴＴＲＡＭは、スピン分極電流誘導磁化の切替えに基づく特別の書込み機構を使用する。図２Ａ及び図２Ｂは、典型的なＳＴＴＲＡＭビットセル６４の基本的素子の概要を示し、スイッチングトランジスタ２０４及び可変抵抗トランジスタ素子Ｒ_ｍｅｍ（素子２０２）を備える。この組合せ構造は多くの場合、１Ｔ１Ｒ（１個のトランジスタ１個のレジスタ）セルと呼ばれる。ビットセルに対するビット線（ＢＬ、素子２１０）、ワード線（ＷＬ、素子２０６）、及びソース線またはセレクト線（ＳＬ、素子２０８）を、対応する電圧Ｖ_ＢＬ、Ｖ_ＷＬ、及びＶ_ＳＬと共により具体的に図２Ｂに示す。トランジスタ２０４は選択スイッチとして作用する。抵抗素子２０２は、デバイス７０（図１Ｃ、１Ｄ）等の、磁気トンネル接合（ＭＴＪ）デバイスであり得、２つの軟強磁性層７２、７４ａ（または７４ｂ）を備える。層７２は固定「基準」磁化方向８０を有し、他方の層は可変磁化方向８２ａ、８２ｂを有し、これらの両層は接合層７６により分離される。図２Ｂは一方のみの読出方向（ＲＤ標記による矢印）の存在を示すが、書込み動作は双方向（ＷＲ標記の両頭矢印）であり得る。したがって、この１Ｔ１Ｒ構造は、単極「読出し」及び双極「書込み」の１Ｔ−１ＳＴＴ ＭＴＪメモリセルとして説明され得る。

ビットセル６４は、図３中の図表に示すように、書込み線ＷＬが電圧Ｖ_ＣＣによってストローブされると、ビット線ＢＬをＶ_ＲＤにプリチャージして当該線がセルを通過するように減衰するのを可能にすることにより読み出され、これによりスイッチングトランジスタ２０４をオンにする。基準電圧Ｖ_ＢＬは、基準セルを用いて同時に電圧除去されるものであり、センス増幅器用基準電圧として作用する。この基準電圧及びアクセスされたＢＬの両方はＰＭＯＳ電流ソースを用いてクランプされるため、一定差分が極めて長いアクセス時間に対してもセンス増幅器入力部に維持される。

この実施例では、論理０は、磁気トンネル接合（ＭＴＪ）デバイス７０、１７０である可変抵抗トランジスタ素子Ｒ_ｍｅｍ（素子２０２）の高抵抗状態（逆平行分極（図１Ｄ、１Ｆ）で表される。逆に、論理１はこの実施例では、磁気トンネル接合（ＭＴＪ）デバイス７０、１７０である可変抵抗トランジスタ素子Ｒ_ｍｅｍ（素子２０２）の低抵抗状態（平行分極（図１Ｃ、１Ｅ）で表される。したがって、プリチャージ電圧Ｖ_ＲＤが比較的高い値に減衰すると、論理０（高抵抗状態）がＭＴＪデバイス７０、１７０に記憶されたとして示される。逆に、プリチャージ電圧Ｖ_ＲＤが比較的低い値に減衰すると、論理１（低抵抗状態）がＭＴＪデバイス７０、１７０に記憶されたとして示される。(他の実施形態では、論理０は、可変抵抗トランジスタ素子Ｒ_ｍｅｍ（素子２０２）の低抵抗状態（平行分極（図１Ｃ、１Ｅ）で表され得ることが理解される。）逆に、論理１は、高抵抗状態（可変抵抗トランジスタ素子Ｒ_ｍｅｍ（素子２０２）の逆平行分極（図１Ｄ、１Ｆ））で表され得る。

ビットセル６４に書き込むには、制御回路６８（図１Ｂ）により制御される双方向書込み方式が使用される。可変抵抗トランジスタ素子Ｒ_ｍｅｍ（素子２０２）の状態が逆平行状態（図１Ｄ、１Ｆ）から平行状態（図１Ｃ、１Ｄ）に変換する論理１を書き込むには、ビット線ＢＬからセレクト線ＳＬに電流が流れるように、ビット線ＢＬをＶ_ＣＣにチャージしてセレクト線ＳＬを接地に接続する。逆に、可変抵抗トランジスタ素子Ｒ_ｍｅｍ（素子２０２）の状態が平行状態（図１Ｃ、１Ｅ）から逆平行状態（図１Ｄ、１Ｆ）に変換する論理０を書き込むには、反対方向の電流が利用される。したがって、Ｖ_ＣＣのセレクト線ＳＬ及び接地のビット線ＢＬにより、電流がセレクト線ＳＬからビット線ＢＬに反対方向に流される。

ビットセル６４の磁気分極の一状態から他の状態への変換は非対称であることが本明細書で理解される。より具体的に言えば、ビットセル６４の状態を平行状態（図１Ｃ、１Ｅ）から逆平行状態（図１Ｄ、１Ｆ）に変換させる書込み時間は、場合によっては、その逆、即ち、ビットセル６４の状態を逆平行状態（図１Ｄ、１Ｆ）から平行状態（図１Ｃ、１Ｅ）に変換させる書込み時間より実質的に長い場合があり得る。例えば、場合によっては、平行から逆平行への状態変換に対する書込み時間は、逆平行から平行への状態変換に対する書込み時間よりも大きい桁であり得る。

本明細書の一態様に従えば、平行から逆平行への状態変換に対する書込み時間は、適切な書込み電流がビットセルを通過するように方向づけられてその状態を平行状態から逆平行状態に変換させるため、ビットセル６４を通過するように磁界を方向づけることにより実質的に低減され得ることが理解される。図４Ａは、配列６０の部分配列３１０（図１Ｂ）ビットセル６４のＭＴＪデバイス７０（図１Ｃ、１Ｄ）の自由強磁性層７４ａ、７４ｂの部分配列３００の概略表現である。磁力線３２０で表される磁界は、配列６０の部分配列３１０（図１Ｂ）ビットセル６４のＭＴＪデバイス７０（図１Ｃ、１Ｄ）の自由層７４ａ、７４ｂを通過するように方向づけられる。図示の実施形態では、磁界３２０は、矢印８２ｂで表されるように、逆平行分極強磁性層７４ｂ（図１Ｄ）の磁化方向と実質的に平行整合にある。実質的な平行整合により、部分配列３１０のビットセルを通過する磁界３２０の磁力線と、逆平行分極の自由強磁性層７４ｂの磁化方向８２ｂとの間の角度差Ａは、一実施形態では、約４５度等の、０〜９０度の範囲内であることになる。

逆に、図示の実施形態では、磁界３２０は、矢印８２ａで表されるように、平行分極強磁性層７４ａ（図１Ｃ）の磁化方向と実質的に逆平行整合にある。実質的な逆平行整合により、部分配列３１０のビットセルを通過する磁界３２０の磁力線と、平行分極の自由強磁性層７４ａの磁化方向８２ａとの間の角度差Ｂは、一実施形態では、約１３５度等の、９０〜１８０度の範囲内にあることになる。そのような配列は平行分極（図１Ｃ）から逆平行分極（図１Ｄ）への状態変換を容易にすると考えられる。磁界３２０が通過するように方向づけられる各ビットセル６４のＭＴＪデバイス７０の平行分極状態からの逆平行分極状態への分極状態の変換時に、そのような書込み電流が低減されるか、書込み時間が低減されるか、または両方が低減され得る。

図４Ｂは、メモリ配列６０の部分配列３１０のビットセル６４（図１Ｂ）上を覆って配置された多重巻電磁石コイル４００の実施例を示す。部分配列３１０のビットセル６４（図１Ｂ）は平面４１０を画成し、この実施形態では、コイル４００の各巻線部分４２０はビットセル平面４１０に直行方向に位置付けられるため、磁界の磁力線３２０は、ビットセル平面４１０との実質的な整合にある部分配列３１０のビットセルを通過するように方向づけられる。実質的な整合により、ビットセル平面４１０と、ビットセル部分配列３１０を通過する磁界３２０の磁力線との間の角度差は、一実施形態では、約０度等の、４５〜−４５度の範囲内である。

多重巻コイル４００は、種々の技法を用いて製作され得る。そのような一技法は、金属被覆層、ビア、及び横向き電線を用いて多重巻コイルを形成する。他の技法は、ドープされた半導体材料等の、他の導電材料を用いて多重巻コイルを形成し得る。図示の実施形態では、各巻線部分４２０は、離間配置導電性ビアと接続された離間配置導電層で形成される。隣接した巻線部分は離間配置横向き電線と接続される。多重巻コイル製作のための更に別の技法は、三次元集積回路の積層に頻繁に使用される金属被覆及びシリコン貫通ビア（ＴＳＶ）を含み得る。好適なコイルは、特定の用途に応じて、より少数または多数の巻数、他の形状、及び他の位置を有し得ることが理解される。

磁界３２０を生成するには、矢印４３０により示すように、電磁石コイル４００の巻線部分４２０に反時計方向に駆動電流が通される。コイル４００の巻線部分４２０に時計方向に駆動電流を通過させることにより、反対方向に方向づけられた磁界が生成され得る。駆動電流は制御回路６８（図１Ｂ）により選択的にオン及びオフに切り替えられ、この制御回路６８（図１Ｂ）は、スイッチングトランジスタ４４０に適切なイネーブル信号（Ｅｎ、Ｅｎ（バー））を提供するように構成され得る。図示の実施形態では、コイル４００への駆動電流は書込み電流と少なくとも部分的に一致するようにオン切替えをされ得る。この書込み電流は、部分配列３１０のビットセルを平行分極状態から逆平行分極状態に切替えて状態の変換に対する磁気支援を提供する。

図５Ａ及び図５Ｂの横断面図は、配列６０の部分配列３１０（図１Ｂ）のビットセル６４のＭＴＪデバイス１７０（図１Ｅ、１Ｆ）の自由強磁性層１７４ａ、１７４ｂの部分配列３００aの代替的実施形態の概略表現である。磁力線３２０aで表される磁界は、配列６０の部分配列３１０（図１Ｂ）のビットセル６４のＭＴＪデバイス１７０（図１Ｅ、１Ｆ）の自由層１７４ａ、１７４ｂを通過するように方向づけられる。図示の実施形態では、磁界３２０aは、矢印１８２ｂで表されるように、ビットセル平面４１０（図１Ｂ）に概ね直交し、かつ逆平行分極強磁性層１７４ｂ（図１Ｆ）の磁化方向と実質的に平行整合にある。実質的な平行整合により、部分配列３００aのビットセルを通過する磁界３２０aの磁力線と、逆平行分極の自由強磁性層１７４ｂの磁化方向１８２ｂとの間の角度差は、一実施形態では、４５〜−４５度の範囲内にあることになる。図５Ａ及び図５Ｂに示す実施形態示では、部分配列３１０のビットセルを通過する磁界３２０aの磁力線と、逆平行分極の自由強磁性層１７４ｂの磁化方向１８２ｂとの間の角度差は、実質的に零である。

逆に、図示の実施形態では、磁界３２０aは、矢印１８２ａで表されるように、平行分極強磁性層１７４ａ（図１Ｅ）の磁化方向と実質的に逆平行整合にある。実質的な逆平行整合により、磁界３２０の磁力線と、平行分極の自由強磁性層１７４ａの磁化方向１８２ａとの間の角度差は、一実施形態では、１３５〜２２５度の範囲内であることになる。図５Ａ及び図５Ｂに示す実施形態では、部分配列３１０のビットセルを通過する磁界３２０aの磁力線と、平行分極の自由強磁性層１７４ｂの磁化方向１８２ａとの間の角度差は、実質的に１８０度である。そのような配列は、平行分極（図１Ｅ）から逆平行分極（図１Ｆ）への状態変換を容易にすると考えられる。磁界３２０ａが通過するように方向づけられる各ビットセル６４のＭＴＪデバイス１７０の平行分極状態からの逆平行分極状態への分極状態の変換時に、そのような書込み電流が低減されるか、書込み時間が低減されるか、または両方が低減され得る。

図５Ｃは、メモリ配列６０の部分配列３１０のビットセル６４（図１Ｂ）上を覆って配置された多重巻電磁コイル５００の実施例を示す。部分配列３１０のビットセル６４（図１Ｂ）は平面４１０を画成し、この実施形態では、コイル５００の各巻線部分５２０はビットセル平面４１０と平行に位置付けられるため、磁界の磁力線３２０aは部分配列３１０のビットセルのビットセル平面４１０を実質的に直交方向に通って方向づけられる。実質的な直交により、ビットセル平面４１０と、ビットセル部分配列３１０を通過する磁界３２０aの磁力線との間の角度差は、一実施形態では、４５度より大きいことになる。別の実施形態では、ビットセル平面４１０と、ビットセル部分配列３１０を通過する磁界３２０aの磁力線との間の角度差は、約９０度である。

多重巻コイル５００は種々の技法を用いて製作され得る。そのような一技法では、金属被覆層、ビア、及び横向き電線を用いて、多重巻コイルを形成する。他の技法では、ドープされた半導体材料等の、他の導電材料を用いて多重巻コイルが形成され得る。図示の実施形態では、各巻線部分５２０は離間配置導電性ビア及び離間配置横向き電線と接続された離間配置導電層で形成される。隣接した巻線部分は離間配置ビアと接続される。多重巻コイル製作のための更に別の技法は、三次元集積回路の積層に頻繁に使用される金属被覆及びシリコン貫通ビア（ＴＳＶ）を含み得る。好適なコイルは、特定の用途に応じて、より少数または多数の巻数、他の形状、及び他の位置を有し得ることが理解される。

磁界３２０aを生成するには、矢印５３０により示すように、駆動電流をコイル５００の巻線部分５２０に時計方向に通過させる。反対方向に方向づけられた磁界３２０b（図５Ｄ）は、コイル５００の巻線部分５２０に反時計方向に駆動電流５４０を通過させることにより生成され得る。駆動電流は制御回路６８（図１Ｂ）により選択的にオン及びオフに切り替えられ得、この制御回路６８（図１Ｂ）は適合イネーブル信号（Ｅｎ、Ｅｎ（バー））をスイッチングトランジスタ５４０に提供するように構成される。図示の実施形態では、コイル５００への駆動電流は書込み電流と少なくとも部分的に一致するようにオンに切り替えられ得る。この書込み電流は、部分配列３１０のビットセルを平行分極状態から逆平行分極状態に切り替えて状態変換に対する磁気支援を提供する。

上述の実施例では、部分配列３１０全体のビットセル６４（図１Ｂ）は、関連の磁界３２０、３２０ａ、３２０ｂにより提供された磁気支援を用いて、平行分極状態（図１Ｃ、１Ｅ）から逆平行分極状態（図１Ｄ、１Ｆ）に、共に切り替えられ得る。単純化のために、図１Ｂの部分配列３１０は、３×３の部分配列のビットセルを含むように示される。それぞれの分極状態を平行分極から逆平行分極に一度に切り替えるために使用され得る支援可能な磁界に対するビットセル数は、特定の用途に応じて変わり得ることが理解される。最新のメモリが何ギガバイト（以上）ものデータを記憶する容量を多くの場合に有するという点で、部分配列３１０は、本明細書で上述したように磁気支援を用いて平行分極から逆平行分極にそれぞれの分極状態を一度に切り替える、１ビットセル、もしくは何十、何百、何千、何万またはより多数のビットセルを含み得る。

図示の実施形態では、ビットセルに記憶された論理０を表すために、逆平行分極、高抵抗状態が選択される。したがって、論理０を部分配列３１０の各ビットセルに書込んで、部分配列３１０に記憶された任意のデータを効果的に「消去」し得る。部分配列３１０への消去動作の適用前に既に逆平行分極、高抵抗状態であった任意のビットセルは全体として、消去動作後にも逆平行分極、高抵抗状態にとどまる。制御回路６８は、上述のように、部分配列３１０の各ビットセルを通過するように磁気支援及び平行状態から逆平行への状態変換用の適切な書込み電流を提供することにより、部分配列全体のビットセルを消去するように構成される。部分配列３１０の全ビットセル６４が一旦消去されると、それらビットセルの各々が論理０を記憶するように、書込みデータが部分配列の部分（例えば、ワード、行、またはページ等）に書き込まれ得る。論理０は部分配列消去により部分配列中に既に書き込まれているので、部分配列へのデータ書込みは、論理１の書込みデータのビット値を書き込むだけに制限され得る。

図示の実施形態では、平行分極、低抵抗状態が選択されてビットセルに記憶された論理１を表し得る。したがって、初期的に論理０を表す逆平行分極、高抵抗状態であるビットセルに対して論理１を書き込むには、逆平行から平行への状態変換の適切な書込み電流を特定のビットセルを通過するように駆動して、分極状態を逆平行から平行に切り替える。前述したように、逆平行から平行へのＳＴＴビットセルの分極状態切替えは典型的に、平行から逆平行分極へのＳＴＴビットセルの分極状態切替えと比較して実質的により少ない書込み時間及び電力しか要さない。したがって、一実施形態では、論理１を書き込んでビットセルの分極状態を逆平行から平行に切り替えるときには、支援可能な磁界を省略し得る。他の実施形態では、平行分極から逆平行分極、及びその逆、の両方の状態変換に対して、支援可能な適切な磁界がビットセルを通過するように方向づけられ得ることが理解される。他の実施形態では、逆平行分極、高抵抗状態が選択されてビットセルに記憶された論理１を表し得、平行分極、低抵抗状態が選択されてビットセルに記憶された論理０を表し得ることが更に理解される。

図６Ａは一連の書込みデータの実施例を示し、この一連の書込みデータは８ビット長で論理１及び論理０の数列を含み、本実施例では「１００１１０１０」である。制御回路６８（図１Ｂ）は、ビットセル６４ａ、６４ｂ ...６４ｈ（図６Ｂ）の消去された行に対して論理１のみを書き込むように構成される。したがって、制御回路６８は、また、文字「Ｈ」で表されるように、一連の書込みデータのうちの論理０を「ホールド（ｈｏｌｄ）」値として処理するように構成されるので、消去された行のビットセル６４ａ、６４ｂ...６４ｈ（図６Ｂ）のうちの対応するビットセルの分極状態、即ちビット値、は維持され、即ち不変である。このように、書込みデータ数列「１００１１０１０」は、図６Ａに示すように、制御回路６８により書込み数列「１ＨＨ１１Ｈ１Ｈ」に効果的に転換され、このうちの論理１のみが、図６Ｂに示すように、消去された行のビットセル６４ａ、６４ｂ...６４ｈに書き込まれる。

制御回路６８は、図６Ｃのビットセル６４ａ、６４ｄ、６４ｅ及び６４ｇに示すように、書込み数列「１ＨＨ１１Ｈ１Ｈ」の各論理１値を対応するビットセルに書き込むように構成される。この実施例では、対応するビットセルの状態を高抵抗、逆平行分極状態から低抵抗、平行分極状態に変換することにより、論理１が書き込まれる。逆に、書込み数列「１ＨＨ１１Ｈ１Ｈ」の文字「Ｈ」で表されるホールド値の各々により、制御回路６８は、前述の磁界支援式消去機能により先に消去された、対応するビットセル６４ｂ、６４ｃ、６４ｆ及び６４ｈの各々に、状態をホールドまたは維持、即ち先に記憶された論理０のビット値をホールドまたは維持する。この実施例では、論理０はこの実施例中の高抵抗、逆平行状態により表される。

図７は、本明細書の一実施形態に従った、ＳＴＴＲＡＭ等の磁界支援式ＭＲＡＭの動作の実施例を示す。この実施例では、制御回路６８は以下に記載の動作を遂行するように構成される。

第１の動作では、例えば、部分配列３１０のメモリ中のビットセルの第１の物理アドレスに対応する論理アドレスに書き込むべき書き込みデータを、受信する（ブロック７１０）。書込みデータは、例えば、図６Ａに関連して説明したような「ホールド」値として書込みデータの論理０を処理するように転換される（ブロック７１４）。このような仕方で、書込みデータは変換されて全ての零がホールド状態で置換される。この実施例では、論理０は、ＳＴＴＲＡＭビットセルの高抵抗、逆平行分極状態で表される。他の実施形態では、論理１はＳＴＴＲＡＭビットセルの高抵抗、逆平行分極状態で表され得ることが理解される。それらの実施形態では、書込みデータは、書込みデータの論理０ではなく論理１が「ホールド」値として扱われるように、転換され得る（ブロック７１４）。

この実施例では、ＳＴＴＲＡＭの物理行が論理行に割り当てられる。書込みデータの論理アドレス宛先に関連した物理アドレスが識別され（ブロック７２０）、その物理アドレスのビットセルが「クリーン」であるか、即ち、全て論理０に消去されたかに関して判断される（ブロック７２４）。そうである場合、図６Ｃに示したと同様の仕方で、０ビット値をホールドする残存ビットを修正することなく、その物理アドレスに対応するビットセルに、論理１の書込みデータが書き込まれ得る（ブロック７３０）。したがって、ホールド値として処理された書込みデータの論理０により、その物理アドレスに対応するビットセルは、図６Ｃに示した同様の仕方で論理０状態にとどまる。

逆に、その物理アドレスのビットセルが「クリーン」ではない、即ち、１つ以上の論理１値を含むと判断された（ブロック７２４）場合、第１の物理アドレスは無効にされる（ブロック７３２）。

クリーンな物理アドレス（即ち、その全ビットセルが全て論理０に消去された物理アドレス）が部分配列中で利用可能であるか（ブロック７４０）に関して判断される。そうである場合、第２のクリーンな物理アドレスが書込みデータの論理アドレス宛先に割り当てられる（ブロック７４４）。図８Ａ及び図８Ｂは、ビットセル６４の配列６０用の磁界支援式メモリ制御回路６８の論理／物理アドレスマッピング論理回路８１０の実施例を示し、部分配列３１０のメモリ行８１４ａ（図８Ａ）に対する第１の物理アドレスから、部分配列３１０（図８Ｂ）の異なるメモリ行８１４ｂに対する第２の物理アドレスに、メモリ行の論理アドレスを再マッピングする。

加えて、論理１の書込みデータは、図６Ｃに示したと同様の仕方で第２の物理アドレスに対応するビットセルに書き込まれ得る（ブロック７３０）。したがって、ホールド値として処理された書込みデータの論理０により、第２の物理アドレスに対応するビットセルは、図６Ｃに示したと同様の仕方で論理０状態にとどまる。

逆に、クリーンな物理アドレス（即ち、その全ビットセルが全て論理０に消去された物理アドレス）が部分配列中で利用可能でないことが判断された（ブロック７４０）場合、利用可能で空（即ち、クリーン）の第２の部分配列のビットセルが選択され（ブロック７５０）、元の第１の部分配列中の全有効データが第２の選択部分配列に転送される。データは、ブロック７３０に関連して説明したと同様の仕方で第２の配列の宛先物理アドレスに論理１の有効転送データを書き込むことにより転送される。有効転送データが第２の部分配列に転送された後、第１の部分配列は本明細書中に説明する磁界支援により消去され得る。

加えて、受信書込みデータ（ブロック７１０）の論理アドレス宛先に第２の部分配列の第３のクリーンな物理アドレスが割り当てられ（ブロック７４４）、図６Ｃに示したと同様の仕方で第２の部分配列の第３の物理アドレスの対応するビットセルに論理１の受信書込みデータが書き込まれ得る（ブロック７３０）。したがって、ホールド値として処理された論理０の受信書込みデータにより、第２の部分配列の第３の物理アドレスに対応するビットセルは、図６Ｃに示したと同様の仕方で論理０状態にとどまる。

実施例 以下の実施例は更なる実施形態に関する。

実施例１は、第１の部分配列の磁気抵抗（ＭＲＡＭ）ビットセルを有するＭＲＡＭビットセルの配列であって、各ビットセルは、第１の状態では平行分極及び逆平行分極の一方であり、第２の状態では平行分極及び逆平行分極の他方である分極を有する強磁性デバイスを含む、ＭＲＡＭビットセルの配列、第１の部分配列のビットセルの強磁性デバイスが第２の状態のビットセルの呈する分極を有するように、第１の状態の第１の部分配列のビットセルの状態を第２の状態に変換するように構成された、制御回路部、及び第１の部分配列に隣接して位置付けられ、第１の部分配列のビットセルの強磁性デバイスを通過するように磁界を方向づけて、ＭＲＡＭのビットセル配列の第１の部分配列のビットセルの状態の第１の状態から第２の状態への変換を支援する、電磁石を備える装置である。

実施例２では、実施例１から実施例１０（本実施例を除く）の主題は、ＭＲＡＭビットセルはスピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルであり、制御回路部は、第１の部分配列のビットセルの強磁性デバイスが第２の状態のビットセルの呈する分極を有するように、第１の部分配列のビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて、第１の状態の第１の部分配列ビットセルの状態を第２の状態に変換するように構成され、制御回路部は、第１の状態に戻す変換をされた各第１の選択ビットセルがデータの論理１及び論理０の一方を表すように、第１の部分配列の第１の選択ビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて、第１の部分配列の第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることにより第１の部分配列のこれらの第１の選択ビットセル中にデータを書き込むように更に構成され、制御回路部は、第２の状態に維持された各第２の選択ビットセルがデータの論理１及び論理０の他方を表すように、第２の状態の第１の部分配列の第２の選択ビットセル状態を維持するように更に構成される、ことを任意選択的に含み得る。

実施例３では、実施例１から実施例１０（本実施例を除く）の主題は、制御回路部は、第１の部分配列のビットセルのデータを消去するように更に構成され、消去は、第１の部分配列の全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように、第１の部分配列のビットセルの状態を第１の状態から第２の状態への磁界支援式変換を含む、ことを任意選択的に含み得る。

実施例４では、実施例１から実施例１０（本実施例を除く）の主題は、電磁石は第１の部分配列に隣接して配置されたコイルを含む、ことを任意選択的に含み得る。

実施例５では、実施例１から実施例１０（本実施例を除く）の主題は、第１の部分配列のビットセルは平面に配列され、第１の部分配列の各ビットセルの各強磁性デバイスは第１の部分配列のビットセルの平面内に磁化方向を有する強磁性層を有し、コイルは複数の巻線部分を含み、その各々は第１の部分配列のビットセルに実質的に直交するように向けられ、電磁石は磁界を平面と、第１の部分配列のビットセルの強磁性デバイスの強磁性層の磁化方向とに実質的に平行な方向に方向づけるように位置付けられる、ことを任意選択的に含み得る。

実施例６では、実施例１から実施例１０（本実施例を除く）の主題は、第１の部分配列のビットセルは平面に配列され、第１の部分配列の各ビットセルの各強磁性デバイスは、第１の部分配列のビットセルの平面に実質的に直交する磁化方向を有する強磁性層を有し、コイルは複数の巻線部分を含み、その各々は第１の部分配列のビットセルの平面に実質的に平行に向けられ、電磁石は、平面に実質的に直交する、第１の部分配列のビットセルの強磁性デバイスの強磁性層の磁化方向に実質的に平行な、方向に磁界を方向づけるように位置付けられる、ことを任意選択的に含み得る。

実施例７では、実施例１から実施例１０（本実施例を除く）の主題は、制御回路部は、第１の部分配列のビットセル内で第１の物理メモリアドレスに関連した論理アドレスに対する書込みデータを受信し、第１の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように、第１の物理メモリアドレスのビットセルを第２の状態に全て変換するかを判断し、かつ第１の物理メモリアドレスのビットセルを第２の状態に全て変換させることが判断された場合、第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように第１の物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることにより第１の部分配列の第１の選択ビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて、第１の物理メモリアドレスの第１の選択ビットセルにデータを書き込み、かつ第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表すように第１の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持するように更に構成される、ことを任意選択的に含み得る。

実施例８では、実施例１から実施例１０（本実施例を除く）の主題は、制御回路部は、第１の物理メモリアドレスのビットセルの少なくとも一部を第１の状態に変換することが判断された場合、第２の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスのビットセルを第２の状態に全て変換するかを判断し、かつ利用可能な第２の物理メモリアドレスのビットセルを第２の状態に全て変換することが判断された場合、第１の物理メモリアドレスのビットセルを無効にし、第２の物理メモリアドレスを書込みデータの論理メモリアドレスに割り当て、かつ第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように第２の物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることにより第２の物理メモリアドレスの第１の選択ビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて第２の物理メモリアドレスの第１の選択ビットセルに書込みデータを書き込み、かつ第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表すように第２の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持する、ように更に構成される、ことを任意選択的に含み得る。

実施例９では、実施例１から実施例１０（本実施例を除く）の主題は、制御回路部は、利用可能な物理メモリアドレスの全ビットセルが第２の状態に変換された、第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスが存在しないことが判断された場合、第２の部分配列のビットセルの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈する、利用可能な第２の部分配列のビットセルを選択し、かつ第２の部分配列の第３の物理メモリアドレスを書込みデータの論理メモリアドレスに割り当て、かつ第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように第３の物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることにより、及び第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表す第２の状態を表すように第３の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持することにより、第３の物理メモリアドレスのビットセルに書込みデータを書き込む、ように更に構成される、ことを任意選択的に含み得る。

実施例１０では、実施例１から実施例１０（本実施例を除く）の主題は、制御回路部は、第１の部分配列に記憶された全有効データを第２の部分配列のビットセルに転送して第１の部分配列のビットセルからデータを消去し、消去は、第１の部分配列の全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように第１の部分配列のビットセルの状態の第１の状態から第２の状態への磁界支援式変換を含む、ように更に構成される、ことを任意選択的に含み得る。

実施例１１は、ディスプレイと共に使用されるコンピューティングシステムであって、メモリ、メモリに対してデータの書込み及び読出しをするように構成される、プロセッサ、及びメモリ中のデータにより表される情報を表示するように構成された、ビデオコントローラ、を備え、メモリは磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を含み、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、第１の部分配列のＭＲＡＭビットセルを有するＭＲＡＭビットセルの配列であって、各ビットセルは、第１の状態では平行分極及び逆平行分極の一方であり第２の状態では平行分極及び逆平行分極の他方である、分極を有する強磁性デバイスを含む、ＭＲＡＭビットセルの配列、第１の部分配列のビットセルの強磁性デバイスが第２の状態のビットセルに呈される分極を有するように第１の部分配列のビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて、第１の状態の第１の部分配列のビットセルの状態を第２の状態に変換するように構成される、制御回路部、及び第１の部分配列のビットセルの強磁性デバイスを通過するように磁界を方向づけるために第１の部分配列に隣接して位置付けられて、ＳＴＴＭＲＡＭのビットセル配列の第１の部分配列のビットセルの状態の第１の状態から第２の状態への変換を支援する、電磁石を備えるシステム、を対象とする。

実施例１２では、実施例１１から実施例２０（本実施例を除く）の主題は、ＭＲＡＭビットセルはスピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルであり、制御回路部は、第１の部分配列のビットセルの強磁性デバイスが第２の状態のビットセルの呈する分極を有するように第１の部分配列のビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて第１の状態の第１の部分配列のビットセルの状態を第２の状態へ変換するように構成され、制御回路部は、第１の状態に戻す変換をされた各第１の選択ビットセルがデータの論理１及び論理０の一方を表すように、第１の選択第１の部分配列のビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて、第１の部分配列の第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることにより第１の部分配列のこれらの第１の選択ビットセル中にデータを書き込むように更に構成され、制御回路部は、第２の状態に維持され各第２の選択ビットセルがデータの論理１及び論理０の他方を表すように、第１の部分配列の第２の選択ビットセルの状態を第２の状態に維持するように更に構成される、ことを任意選択的に含み得る。

実施例１３では、実施例１１から実施例２０（本実施例を除く）の主題は、制御回路部は、第１の部分配列のビットセルからデータを消去し、消去は、第１の部分配列の全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように第１の部分配列のビットセルの状態の第１の状態から第２の状態への磁界支援式変換を含むように更に構成される、ことを任意選択的に含み得る。

実施例１４では、実施例１１から実施例２０（本実施例を除く）の主題は、電磁石は、第１の部分配列に隣接して配置されたコイルを含む、を任意選択的に含む。

実施例１５では、実施例１１から実施例２０（本実施例を除く）の主題は、第１の部分配列のビットセルは平面に配列され、第１の部分配列の各ビットセルの各強磁性デバイスは第１の部分配列のビットセルの平面内に磁化方向を有する強磁性層を有し、コイルは複数の巻線部分を含み、その各々は第１の部分配列のビットセルの平面に実質的に直交するように向けられ、電磁石は磁界を平面と、第１の部分配列のビットセルの強磁性デバイスの強磁性層の磁化方向とに実質的に平行な方向に方向づけるように位置付けられる、ことを任意選択的に含み得る。

実施例１６では、実施例１１から実施例２０（本実施例を除く）の主題は、第１の部分配列のビットセルは平面に配列され、第１の部分配列の各ビットセルの各強磁性デバイスは、第１の部分配列のビットセルの平面に実質的に直交する磁化方向を有する強磁性層を有し、コイルは複数の巻線部分を含み、その各々は第１の部分配列のビットセルの平面に実質的に平行に向けられ、電磁石は、平面に実質的に直交する、第１の部分配列のビットセルの強磁性デバイスの強磁性層の磁化方向に実質的に平行な、方向に磁界を方向づけるように位置付けられる、を任意選択的に含む。

実施例１７では、実施例１１から実施例２０（本実施例を除く）の主題は、制御回路部は、第１の部分配列のビットセル内で第１の物理メモリアドレスに関連した論理アドレスに対する書込みデータを受信し、第１の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように、第１の物理メモリアドレスのビットセルを第２の状態に全て変換するかを判断し、かつ第１の物理メモリアドレスのビットセルを第２の状態に全て変換させることが判断された場合、第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように第１の物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることにより第１の部分配列の第１の選択ビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて、第１の物理メモリアドレスの第１の選択ビットセルにデータを書き込み、かつ第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表すように第１の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持する、ように更に構成される、ことを任意選択的に含み得る。

実施例１８では、実施例１１から実施例２０（本実施例を除く）の主題は、制御回路部は、第１の物理メモリアドレスのビットセルの少なくとも一部を第１の状態に変換することが判断された場合、第２の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスのビットセルを第２の状態に全て変換するかを判断し、かつ利用可能な第２の物理メモリアドレスのビットセルを第２の状態に全て変換することが判断された場合、第１の物理メモリアドレスのビットセルを無効にし、第２の物理メモリアドレスを書込みデータの論理メモリアドレスに割り当て、かつ第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように第２の物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることにより第２の物理メモリアドレスの第１の選択ビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて第２の物理メモリアドレスの第１の選択ビットセルに書込みデータを書き込み、かつ第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表すように第２の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持する、ように更に構成される、ことを任意選択的に含み得る。

実施例１９では、実施例１１から実施例２０（本実施例を除く）の主題は、制御回路部は、利用可能な物理メモリアドレスの全ビットセルが第２の状態に変換された、第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスが存在しないことが判断された場合、第２の部分配列のビットセルの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈する、利用可能な第２の部分配列のビットセルを選択し、かつ第２の部分配列の第３の物理メモリアドレスを書込みデータの論理メモリアドレスに割り当て、かつ第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように第３の物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることにより、及び第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表す第２の状態を表すように第３の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持することにより、第３の物理メモリアドレスのビットセルに書込みデータを書き込む、ように更に構成される、ことを任意選択的に含み得る。

実施例２０では、実施例１１から実施例２０（本実施例を除く）の主題は、制御回路部は、第１の部分配列に記憶された全有効データを第２の部分配列のビットセルに転送して第１の部分配列のビットセルからデータを消去し、消去は、第１の部分配列の全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように第１の部分配列のビットセルの状態の第１の状態から第２の状態への磁界支援式変換を含む、ように構成される、ことを任意選択的に含み得る。

実施例２１は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を操作する方法であって、ＭＲＡＭのビットセル配列のうちの第１の部分配列のビットセルの状態の第１の状態から第２の状態への磁界支援式変換であって、第１の部分配列の変換状態のビットセルは、第１の状態が論理１及び論理０の一方を表し第２の状態が論理１及び論理０の他方を表す、第２の状態を呈し、各ビットセルは第１の状態では平行分極及び逆平行分極の一方であり第２の状態では平行分極及び逆平行分極の他方である分極を有する強磁性デバイスを含み、磁界支援式変換は第１の部分配列のビットセルの強磁性デバイスを通過するように磁界を方向づけてＭＲＡＭのビットセル配列のうちの第１の部分配列のビットセルの状態の第１の状態から第２の状態への変換の支援を含む、磁界支援式変換を含む、方法を対象とする。

実施例２２では、実施例２１から実施例３０（本実施例を除く）の主題は、ＭＲＡＭはスピントランスファートルク（ＳＴＴ）ＭＲＡＭであり、磁界支援式変換は、第１の部分配列のビットセルの強磁性デバイスは第２の状態のビットセルが呈する分極を有するように、第１の部分配列のビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけて第１の状態の第１の部分配列のビットセルの状態を第２の状態へ変換することを更に含み、方法は、第１の状態に戻す変換をされた各第１の選択ビットセルがデータの論理１及び論理０の一方を表すように、第１の部分配列の第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることと、第２の状態に維持された各第２の選択ビットセルがデータの論理１及び論理０の他方を表すように第１の部分配列の第２の選択ビットセルの状態を２の状態に維持することとにより、第１の部分配列のビットセルにデータを書き込むことを更に含む、ことを任意選択的に含み得る。

実施例２３では、実施例２１から実施例３０（本実施例を除く）の主題は、第１の部分配列のビットセルのデータを消去し、消去には、第１の部分配列の全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように、第１の部分配列のビットセルの状態の第１の状態から第２の状態への磁界支援式変換を含む、ことを任意選択的に含み得る。

実施例２４では、実施例２１から実施例３０（本実施例を除く）の主題は、磁界の方向づけは、第１の部分配列に隣接して配置されたコイルを用いて磁界を生成することを含む、ことを任意選択的に含み得る。

実施例２５では、実施例２１から実施例３０（本実施例を除く）の主題は、第１の部分配列のビットセルは平面に配列され、第１の部分配列の各ビットセルの各強磁性デバイスは、第１の部分配列のビットセルの平面内に磁化方向を有する強磁性層を有し、コイルは複数の巻線部分を含み、その各々は、第１の部分配列のビットセルの平面に実質的に直交して向けられ、磁界の方向づけは、平面と、第１の部分配列のビットセルの強磁性デバイスの強磁性層の磁化方向とに実質的に平行な方向での磁界の方向づけを含む、ことを任意選択的に含み得る。

実施例２６では、実施例２１から実施例３０（本実施例を除く）の主題は、第１の部分配列のビットセルは平面に配列され、第１の部分配列の各ビットセルの各強磁性デバイスは、第１の部分配列のビットセルの平面に実質的に直交する磁化方向を有する強磁性層を有し、コイルは複数の巻線部分を含み、その各々は第１の部分配列のビットセルの平面に実質的に平行に向けられ、磁界の方向づけは平面に実質的に直交するが、第１の部分配列のビットセルの強磁性デバイスの強磁性層の磁化方向には実質的に平行な方向での磁界の方向づけを含む、ことを任意選択的に含み得る。

実施例２７では、実施例２１から実施例３０（本実施例を除く）の主題は、第１の部分配列のビットセル内で第１の物理メモリアドレスに関連した論理アドレスに対する書込みデータを受信すること、第１の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように第１の物理メモリアドレスのビットセルを第２の状態に全て変換させるかを判断すること、ならびに第１の物理メモリアドレスのビットセルを第２の状態に全て変換させることが判断された場合、第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換であって、第1の物理メモリアドレスの第1の選択ビットセルの強磁性デバイスを通過するスピン偏極電流の方向づけを含む、変換をすることと、第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表すように第１の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持することとにより、第１の物理メモリアドレスのビットセル中にデータを書き込む、ことを任意選択的に含み得る。

実施例２８では、実施例２１から実施例３０（本実施例を除く）の主題は、第１の物理メモリアドレスのビットセルの少なくとも一部を第１の状態に変換することが判断された場合、第２の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈するように第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスのビットセルを第２の状態に全て変換するかを判断すること、及び利用可能な第２の物理メモリアドレスのビットセルを第２の状態に全て変換することが判断された場合、第１の物理メモリアドレスのビットセルを無効にし、第２の物理メモリアドレスを書込みデータの論理メモリアドレスに割り当て、かつ第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように、第２の物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換であって、第２の物理メモリアドレスの第１の選択ビットセルの強磁性デバイスを通過するようにスピン偏極電流を方向づけることを含む、変換をすることにより、かつ第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表すように、第２の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持することにより、第２の物理メモリアドレスのビットセルに書込みデータを書き込むこと、ことを任意選択的に含み得る。

実施例２９では、実施例２１から実施例３０（本実施例を除く）の主題は、利用可能な物理メモリアドレスの全ビットセルが第２の状態に変換した、第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスが存在しないことが判断された場合、利用可能な第２の部分配列のビットセルの全ビットセルが論理１及び論理０の他方を表す第２の状態を呈する、利用可能な第２の部分配列のビットセルを選択すること、ならびに第２の部分配列の第３の物理メモリアドレスを書込みデータの論理メモリアドレスに割り当て、かつ第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように第３の物理メモリアドレスの第１の選択ビットセルを第２の状態から第１の状態に戻す変換をすることと、第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表す第２の状態を表すように第３の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持することとにより、第３の物理メモリアドレスのビットセルに書込みデータを書き込むこと、ことを任意選択的に含み得る。

実施例３０では、実施例２１から実施例３０（本実施例を除く）の主題は、第１の部分配列に記憶された全有効データを第２の部分配列のサブセルに転送して第１の部分配列のビットセルからデータを消去し、消去は、第１の部分配列のビットセルの状態の第１の状態から第２の状態への磁界支援式変換を含み、第１の部分配列の全ビットセルが論理１及び論理０の他方を表す第２の状態を呈することを更に含む、ことを任意選択的に含み得る。

実施例３１は、以上のいずれかの実施例中に説明した方法を遂行する手段を備える装置を対象とする。

上述の動作は、ソフトウェア、ファームウェア、ハードウェア、またはそれらの任意の組合せを生産する標準プログラミング及び／または工学技法を用いて、方法、装置、またはコンピュータプログラム製品として実装され得る。上述の動作は、プロセッサによるコンピュータストレージ可読媒体からのコード読出し及び実行が可能な、「コンピュータ可読ストレージ媒体」に維持されたコンピュータプログラムコードとして実装し得る。コンピュータ可読ストレージ媒体は、電子回路部、ストレージ材料、無機材料、有機材料、生物材料、ケース類、筐体、被覆物、及びハードウェアのうちの少なくとも１つを含む。コンピュータ可読ストレージ媒体は、限定はされないが、磁気ストレージ媒体（例えば、ハードディスクドライブ、フロッピー（登録商標）ディスク、テープ等）、光ストレージデバイス（ＣＤ−ＲＯＭ、ＤＶＤ、光ディスク等）、揮発性及び不揮発性メモリデバイス（例えば、ＥＥＰＲＯＭ、ＲＯＭ、ＰＲＯＭ、ＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ファームウェア、プログラマブル論理回路等）、ソリッドステートデバイス（ＳＳＤ）等を含み得る。上述の動作を実装するコードは、ハードウェアデバイス（例えば、集積回路チップ、プログラマブルゲートアレイ（ＰＧＡ）、特定用途向集積回路（ＡＳＩＣ）等）に実装されたハードウェア論理回路に更に実装され得る。更に、上述の動作を実装するコードは、「送信信号」中にも実装され得、このような送信信号は空間を介して、または光ファイバ、銅電線等の、送信媒体を通って伝搬し得る。コードまたはロジックを中に符号化した送信信号は、無線信号、衛星送信、電波、赤外線信号、ブルートゥース（登録商標）等を更に含み得る。コンピュータ可読ストレージ媒体に埋め込まれたプログラムコードは、送信局またはコンピュータから受信局またはコンピュータに送信信号として送信され得る。コンピュータ可読ストレージ媒体は送信信号のみで構成されるものではない。当業者であれば、本明細書の適用範囲から逸脱することなくこの構成に多くの修正を加えることが可能であり、製造物品には当該技術分野で公知の適当な情報保持媒体を備え得ることを認識し得るであろう。当然、当業者であれば、本明細書の適用範囲から逸脱することなくこの構成に多くの修正を加えることが可能であり、製造物品には当該技術分野で公知の任意の有形の情報保持媒体を備え得ることを認識し得るであろう。

ある特定の用途では、本明細書に従ったデバイスは、モニタまたはコンピュータシステムに結合された他のディスプレイに表示する情報を描画するビデオコントローラ、デバイスドライバ、及びネットワークコントローラを含むコンピュータシステム、例えば、デスクトップ、ワークステーション、サーバ、メインフレーム、ラップトップ、手持ち型コンピュータ等を備えたコンピュータシステム中に具体化され得る。あるいは、デバイスとしての実施形態は、例えば、スイッチ、ルータ等の、ビデオコントローラを含まない、または、例えば、ネットワークコントローラを含まない、コンピューティングデバイス中に具体化され得る。

図示の論理回路図には、ある特定の順序で起こるある特定の事象を示し得る。代替的実施形態では、ある特定の動作は異なる順序で実行され、修正され、または除去され得る。加えて、上述の論理回路には動作を加え得るが、それらもやはり上述の実施形態に従い得る。更に、本明細書中に説明した動作は順次起こり得るか、またはある特定の動作は並列に処理され得る。更に、動作は単一の処理装置によりまたは分散型処理装置により実行され得る。

種々の実施形態に関する以上の説明は、図解及び説明の目的で提示したものである。それらは包括的に意図されたものではなく、または開示した厳密な形態に限定するように意図されたものでもない。上記の教示に鑑みて多数の修正形態及び変形形態が可能である。

Claims (25)

1. 第１の部分配列の磁気抵抗（ＭＲＡＭ）ビットセルを有するＭＲＡＭビットセルの配列であって、各ビットセルは、第１の状態では平行分極及び逆平行分極の一方であり、第２の状態では平行分極及び逆平行分極の他方である分極を有する強磁性デバイスを含む、ＭＲＡＭビットセルの配列と、
   前記第１の部分配列のビットセルの前記強磁性デバイスが前記第２の状態のビットセルの呈する前記分極を有するように、前記第１の状態の前記第１の部分配列のビットセルの状態を前記第２の状態に変換する、制御回路部と、
   前記第１の部分配列に隣接して位置付けられ、前記第１の部分配列の前記ビットセルの前記強磁性デバイスを通過するように磁界を方向づけて、前記ＭＲＡＭのビットセル配列の前記第１の部分配列のビットセルの状態の前記第１の状態から前記第２の状態への変換を支援する、電磁石と、
   を備える、装置。
2. 前記ＭＲＡＭビットセルはスピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルであり、前記制御回路部は、前記第１の部分配列のビットセルの前記強磁性デバイスが前記第２の状態のビットセルの呈する前記分極を有するように、前記第１の部分配列のビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて、前記第１の状態の前記第１の部分配列のビットセルの状態を前記第２の状態に変換し、
   前記制御回路部は更に、前記第１の状態に戻す変換をされた各第１の選択ビットセルがデータの論理１及び論理０の一方を表すように、前記第１の部分配列の第１の選択ビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて、前記第１の部分配列の前記第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより前記第１の部分配列のこれらの第１の選択ビットセル中に前記データを書き込み、前記制御回路部は更に、前記第２の状態に維持された各第２の選択ビットセルが前記データの論理１及び論理０の他方を表すように、前記第２の状態の前記第１の部分配列の第２の選択ビットセルの状態を維持する、請求項１に記載の装置。
3. 前記制御回路部は更に、前記第１の部分配列のビットセルのデータを消去し、前記消去は、前記第１の部分配列の全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように、前記第１の部分配列のビットセルの状態の前記第１の状態から前記第２の状態への磁界支援式の前記変換を含む、請求項１に記載の装置。
4. 前記電磁石は前記第１の部分配列に隣接して配置されたコイルを含む、請求項１から３のいずれか一項に記載の装置。
5. 前記第１の部分配列のビットセルは平面に配列され、前記第１の部分配列の各ビットセルの各強磁性デバイスは前記第１の部分配列のビットセルの前記平面内に磁化方向を有する強磁性層を有し、前記コイルは複数の巻線部分を含み、その各々は前記第１の部分配列のビットセルの前記平面に実質的に直交するように向けられ、前記電磁石は前記磁界を前記平面と、前記第１の部分配列の前記ビットセルの前記強磁性デバイスの前記強磁性層の磁化方向とに実質的に平行な方向に方向づけるように位置付けられる、請求項４に記載の装置。
6. 前記第１の部分配列のビットセルは平面に配列され、前記第１の部分配列の各ビットセルの各強磁性デバイスは、前記第１の部分配列のビットセルの前記平面に実質的に直交する磁化方向を有する強磁性層を有し、前記コイルは複数の巻線部分を含み、その各々は前記第１の部分配列のビットセルの前記平面に実質的に平行に向けられ、前記電磁石は、前記平面に実質的に直交する、前記第１の部分配列の前記ビットセルの前記強磁性デバイスの前記強磁性層の前記磁化方向に実質的に平行な、方向に前記磁界を方向づけるように位置付けられる、請求項４に記載の装置。
7. 前記制御回路部は更に、
   前記第１の部分配列のビットセル内で第１の物理メモリアドレスに関連した論理メモリアドレスに対する書込みデータを受信し、
   前記第１の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように、前記第１の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換するかを判断し、かつ
   前記第１の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換させることが判断された場合、前記第１の状態に戻す変換をされた各第１の選択ビットセルが書込みデータの論理１及び論理０の一方を表すように前記第１の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより前記第１の部分配列の第１の選択ビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて、前記第１の物理メモリアドレスの前記第１の選択ビットセルにデータを書き込み、かつ前記第２の状態に維持された各第２の選択ビットセルが前記書込みデータの論理１及び論理０の他方を表すように前記第１の物理メモリアドレスの前記第２の選択ビットセルの状態を前記第２の状態に維持する、請求項２に記載の装置。
8. 前記制御回路部は更に、
   前記第１の物理メモリアドレスの前記ビットセルの少なくとも一部を前記第１の状態に変換することが判断された場合、前記第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように前記第２の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換するかを判断し、かつ
   前記利用可能な第２の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換することが判断された場合、前記第１の物理メモリアドレスの前記ビットセルを無効にし、前記第２の物理メモリアドレスを前記書込みデータの前記論理メモリアドレスに割り当て、かつ前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記書込みデータの論理１及び論理０の一方を表すように前記第２の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより前記第２の物理メモリアドレスの第１の選択ビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて前記第２の物理メモリアドレスの第１の選択ビットセルに書込みデータを書き込み、かつ前記第２の状態に維持された各第２の選択ビットセルが前記書込みデータの論理１及び論理０の他方を表すように前記第２の物理メモリアドレスの第２の選択ビットセルの状態を前記第２の状態に維持する、請求項７に記載の装置。
9. 前記制御回路部は更に、
   利用可能な物理メモリアドレスの全ビットセルが前記第２の状態に変換された、前記第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスが存在しないことが判断された場合、利用可能な第２の部分配列のビットセルの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈する、前記第２の部分配列のビットセルを選択し、かつ
   前記第２の部分配列の第３の物理メモリアドレスを前記書込みデータの前記論理メモリアドレスに割り当て、かつ前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記書込みデータの論理１及び論理０の一方を表すように前記第３の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより、及び前記第２の状態に維持された各第２の選択ビットセルが前記書込みデータの論理１及び論理０の他方を表すように前記第３の物理メモリアドレスの前記第２の選択ビットセルの状態を前記第２の状態に維持することにより、前記第３の物理メモリアドレスのビットセルに前記書込みデータを書き込む、請求項８に記載の装置。
10. 前記制御回路部は更に、前記第１の部分配列に記憶された全有効データを前記第２の部分配列のビットセルに転送して前記第１の部分配列のビットセルからデータを消去し、前記消去は、前記第１の部分配列の全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように前記第１の部分配列のビットセルの状態の前記第１の状態から前記第２の状態への磁界支援式の前記変換を含む、請求項９に記載の装置。
11. ディスプレイと共に使用されるコンピューティングシステムであって、
    メモリ、
    前記メモリに対してデータの書込み及び読出しをする、プロセッサ、及び
    前記メモリ中のデータにより表される情報を表示する、ビデオコントローラ、
    を備え、
    前記メモリは磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を含み、前記磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、
    第１の部分配列のＭＲＡＭビットセルを有するＭＲＡＭビットセルの配列であって、各ビットセルは、第１の状態では平行分極及び逆平行分極の一方であり第２の状態では平行分極及び逆平行分極の他方である、分極を有する強磁性デバイスを含む、ＭＲＡＭビットセルの配列、
    前記第１の部分配列のビットセルの強磁性デバイスが前記第２の状態のビットセルに呈される前記分極を有するように前記第１の部分配列のビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて、前記第１の状態の前記第１の部分配列のビットセルの状態を前記第２の状態に変換する、制御回路部、及び
    前記第１の部分配列のビットセルの前記強磁性デバイスを通過するように磁界を方向づけるために前記第１の部分配列に隣接して位置付けられて、前記ＭＲＡＭのビットセルの配列の前記第１の部分配列のビットセルの状態の前記第１の状態から前記第２の状態への変換を支援する、電磁石
    を備える、システム。
12. 前記ＭＲＡＭビットセルはスピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルであり、前記制御回路部は、前記第１の部分配列のビットセルの強磁性デバイスが前記第２の状態のビットセルの呈する前記分極を有するように前記第１の部分配列のビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて前記第１の状態の前記第１の部分配列のビットセルの状態を前記第２の状態へ変換し、前記制御回路部は更に、前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記データの論理１及び論理０の一方を表すように、前記第１の部分配列の第１の選択ビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて、前記第１の部分配列の前記第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより前記第１の部分配列のこれらの第１の選択ビットセル中にデータを書き込み、前記制御回路部は更に、前記第２の状態に維持された各第２の選択ビットセルが前記データの論理１及び論理０の他方を表すように、前記第１の部分配列の第２の選択ビットセルの状態を前記第２の状態に維持する、請求項１１に記載のシステム。
13. 前記制御回路部は更に、前記第１の部分配列のビットセルからデータを消去し、前記消去は、前記第１の部分配列の全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように前記第１の部分配列のビットセルの状態の前記第１の状態から前記第２の状態への磁界支援式の前記変換を含む、請求項１１に記載のシステム。
14. 前記電磁石は、前記第１の部分配列に隣接して配置されたコイルを含む、請求項１１から１３のいずれか一項に記載のシステム。
15. 前記第１の部分配列のビットセルは平面に配列され、前記第１の部分配列の各ビットセルの各強磁性デバイスは前記第１の部分配列のビットセルの前記平面内に磁化方向を有する強磁性層を有し、前記コイルは複数の巻線部分を含み、その各々は前記第１の部分配列のビットセルの前記平面に実質的に直交するように向けられ、前記電磁石は前記磁界を前記平面と、前記第１の部分配列の前記ビットセルの前記強磁性デバイスの前記強磁性層の前記磁化方向とに実質的に平行な方向に方向づけるように位置付けられる、請求項１４に記載のシステム。
16. 前記第１の部分配列のビットセルは平面に配列され、前記第１の部分配列の各ビットセルの各強磁性デバイスは、前記第１の部分配列のビットセルの前記平面に実質的に直交する磁化方向を有する強磁性層を有し、前記コイルは複数の巻線部分を含み、その各々は前記第１の部分配列のビットセルの前記平面に実質的に平行に向けられ、前記電磁石は、前記平面に実質的に直交する、前記第１の部分配列の前記ビットセルの前記強磁性デバイスの前記強磁性層の前記磁化方向に実質的に平行な、方向に前記磁界を方向づけるように位置付けられる、請求項１４に記載のシステム。
17. 前記制御回路部は更に、
    前記第１の部分配列のビットセル内で第１の物理メモリアドレスに関連した論理メモリアドレスに対する書込みデータを受信し、
    前記第１の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように、前記第１の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換するかを判断し、かつ
    前記第１の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換させることが判断された場合、前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記書込みデータの論理１及び論理０の一方を表すように前記第１の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより前記第１の部分配列の第１の選択ビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて、前記第１の物理メモリアドレスの第１の選択ビットセルにデータを書き込み、かつ前記第２の状態に維持された各第２の選択ビットセルが前記書込みデータの論理１及び論理０の他方を表すように前記第１の物理メモリアドレスの前記第２の選択ビットセルの状態を前記第２の状態に維持する、請求項１２に記載のシステム。
18. 前記制御回路部は更に、
    前記第１の物理メモリアドレスの前記ビットセルの少なくとも一部を前記第１の状態に変換することが判断された場合、第２の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように前記第１の部分配列のビットセルの利用可能な前記第２の物理メモリアドレスのビットセルを前記第２の状態に全て変換するかを判断し、かつ
    利用可能な前記第２の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換することが判断された場合、前記第１の物理メモリアドレスの前記ビットセルを無効にし、前記第２の物理メモリアドレスを前記書込みデータの前記論理メモリアドレスに割り当て、かつ前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記書込みデータの論理１及び論理０の一方を表すように前記第２の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより前記第２の物理メモリアドレスの第１の選択ビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて前記第２の物理メモリアドレスの第１の選択ビットセルに前記書込みデータを書き込み、かつ前記第２の状態に維持された各第２の選択ビットセルが前記書込みデータの論理１及び論理０の他方を表すように前記第２の物理メモリアドレスの第２の選択ビットセルの状態を前記第２の状態に維持する、請求項１７に記載のシステム。
19. 前記制御回路部は更に、
    利用可能な物理メモリアドレスの全ビットセルが前記第２の状態に変換された、前記第１の部分配列のビットセルの利用可能な第２の物理メモリアドレスが存在しないことが判断された場合、第２の部分配列のビットセルの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈する、利用可能な前記第２の部分配列のビットセルを選択し、かつ
    前記第２の部分配列の第３の物理メモリアドレスを前記書込みデータの前記論理メモリアドレスに割り当て、かつ前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記書込みデータの論理１及び論理０の一方を表すように前記第３の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより、及び前記第２の状態に維持された各第２の選択ビットセルが書込みデータの論理１及び論理０の他方を表す前記第２の状態を維持するように前記第３の物理メモリアドレスの第２の選択ビットセルの状態を前記第２の状態に維持することにより、前記第３の物理メモリアドレスのビットセルに前記書込みデータを書き込む、請求項１８に記載のシステム。
20. 前記制御回路部は更に、前記第１の部分配列に記憶された全有効データを前記第２の部分配列のビットセルに転送して前記第１の部分配列のビットセルからデータを消去し、前記消去は、前記第１の部分配列の全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように前記第１の部分配列のビットセルの状態の前記第１の状態から前記第２の状態への磁界支援式の前記変換を含む、請求項１９に記載のシステム。
21. 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を操作する方法であって、
    前記ＭＲＡＭのビットセル配列のうちの第１の部分配列のビットセルの状態の第１の状態から第２の状態への磁界支援式変換であって、前記第１の部分配列の変換状態の前記ビットセルは、前記第１の状態が論理１及び論理０の一方を表し前記第２の状態が論理１及び論理０の他方を表す、前記第２の状態を呈し、各ビットセルは前記第１の状態では平行分極及び逆平行分極の一方であり前記第２の状態では平行分極及び逆平行分極の他方である分極を有する強磁性デバイスを含み、前記磁界支援式変換は前記第１の部分配列のビットセルの前記強磁性デバイスを通過するように磁界を方向づけることでの前記ＭＲＡＭのビットセル配列のうちの前記第１の部分配列のビットセルの状態の前記第１の状態から前記第２の状態への前記磁界支援式変換の支援を含む、磁界支援式変換を含む方法。
22. 前記ＭＲＡＭはスピントランスファートルク（ＳＴＴ）ＭＲＡＭであり、前記磁界支援式変換は、前記第１の部分配列のビットセルの強磁性デバイスは前記第２の状態のビットセルが呈する分極を有するように、前記第１の部分配列のビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて前記第１の状態の前記第１の部分配列のビットセルの状態を前記第２の状態へ変換することを更に含み、前記方法は、
    前記第１の状態に戻す変換をされた各第１の選択ビットセルがデータの論理１及び論理０の一方を表すように、前記第１の部分配列の第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることと、第２の状態に維持された各第２の選択ビットセルが前記データの論理１及び論理０の他方を表すように前記第１の部分配列の第２の選択ビットセルの状態を前記第２の状態に維持することとにより、前記第１の部分配列のビットセルに前記データを書き込むことを更に含む、請求項２１に記載の方法。
23. 前記磁界の方向づけは前記第１の部分配列に隣接して配置されたコイルを用いて前記磁界を生成することを含み、
    前記第１の部分配列のビットセルは平面に配列され、前記第１の部分配列の各ビットセルの各強磁性デバイスは、前記第１の部分配列のビットセルの前記平面内に磁化方向を有する強磁性層を有し、前記コイルは複数の巻線部分を含み、その各々は、
    前記第１の部分配列のビットセルの前記平面に実質的に直交する向きに定めたものであって、前記磁界の方向づけは、前記平面、及び前記第１の部分配列のビットセルの前記強磁性デバイスの前記強磁性層の前記磁化方向、に実質的に平行な方向での前記磁界の方向づけを含む、向きに定めたもの、ならびに
    前記第１の部分配列のビットセルの前記平面に実質的に平行する向きに定めたものであって、前記磁界の方向づけは、前記平面に実質的に直交し、かつ前記第１の部分配列のビットセルの前記強磁性デバイスの前記強磁性層の前記磁化方向に実質的に平行な方向への前記磁界の方向づけを含む、向きに定めたもの、
    の一方である、請求項２１または２２に記載の方法。
24. 前記第１の部分配列のビットセル内で第１の物理メモリアドレスに関連した論理メモリアドレスに対する書込みデータを受信すること、
    前記第１の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように、前記第１の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換するかを判断すること、ならびに
    前記第１の物理メモリアドレスの前記ビットセルを前記第２の状態に全て変換させることが判断された場合、前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記書込みデータの論理１及び論理０の一方を表すように前記第１の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることにより、かつ前記第２の状態に維持された各第２の選択ビットセルが前記書込みデータの論理１及び論理０の他方を表すように前記第１の物理メモリアドレスの第２の選択ビットセルの状態を前記第２の状態に維持することにより、前記第１の部分配列の前記第１の選択ビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけて、前記第１の物理メモリアドレスのビットセルに前記書込みデータを書き込むこと、
    前記第１の物理メモリアドレスの前記ビットセルの少なくとも一部を前記第１の状態に変換することが判断された場合、第２の物理メモリアドレスの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように前記第１の部分配列のビットセルの利用可能な前記第２の物理メモリアドレスのビットセルを前記第２の状態に全て変換するかを判断すること、ならびに
    利用可能な前記第２の物理メモリアドレスの前記ビットセルを第２の状態に全て変換することが判断された場合、前記第１の物理メモリアドレスの前記ビットセルを無効にし、前記第２の物理メモリアドレスを前記書込みデータの前記論理メモリアドレスに割り当て、かつ前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記書込みデータの論理１及び論理０の一方を表すように、前記第２の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換であって、前記第２の物理メモリアドレスの第１の選択ビットセルの前記強磁性デバイスを通過するようにスピン偏極電流を方向づけることを含む、変換により、かつ前記第２の状態に維持された各第２の選択ビットセルが前記書込みデータの論理１及び論理０の他方を表すように、前記第２の物理メモリアドレスの第２の選択ビットセルの状態を第２の状態に維持することにより、前記第２の物理メモリアドレスの前記第１の選択ビットセルに前記書込みデータを書き込むこと、
    利用可能な物理メモリアドレスの全ビットセルが前記第２の状態に変換した、前記第１の部分配列のビットセルの利用可能な前記第２の物理メモリアドレスが存在しないことが判断された場合、利用可能な第２の部分配列のビットセルの全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈する、利用可能な前記第２の部分配列のビットセルを選択すること、ならびに
    前記第２の部分配列の第３の物理メモリアドレスを前記書込みデータの前記論理メモリアドレスに割り当て、かつ前記第１の状態に戻す変換をされた各第１の選択ビットセルが前記書込みデータの論理１及び論理０の一方を表すように前記第３の物理メモリアドレスの第１の選択ビットセルを前記第２の状態から前記第１の状態に戻す変換をすることと、前記第２の状態に維持された各第２の選択ビットセルが前記書込みデータの論理１及び論理０の他方を表すように前記第３の物理メモリアドレスの第２の選択ビットセルの状態を前記第２の状態に維持することと、により、前記第３の物理メモリアドレスのビットセルに前記書込みデータを書き込むこと、
    を更に含む、請求項２２に記載の方法。
25. 前記第１の部分配列に記憶された全有効データを前記第２の部分配列のビットセルに転送して前記第１の部分配列のビットセルからデータを消去し、前記消去は、前記第１の部分配列の全ビットセルが論理１及び論理０の他方を表す前記第２の状態を呈するように、前記第１の部分配列のビットセルの状態の前記第１の状態から前記第２の状態への前記磁界支援式変換を更に含む、請求項２４に記載の方法。

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