JP2007123637A - スピン注入磁気ランダムアクセスメモリ - Google Patents

スピン注入磁気ランダムアクセスメモリ Download PDF

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Abstract

【課題】スピン注入磁化反転を低電流で行う。
【解決手段】本発明の例に関わるスピン注入磁気ランダムアクセスメモリは、スピン注入電流Ｉｓにより発生させたスピン偏極電子を用いて磁気抵抗効果素子ＭＴＪに対する書き込みを実行し、書き込み時に、磁気抵抗効果素子ＭＴＪに対して、磁気抵抗効果素子ＭＴＪの磁化困難軸方向の磁場を印加する手段ＡＬ，Ｄ１，Ｓ１を備える。
【選択図】図３

Description

本発明は、スピン偏極電子(Spin-polarized electrons)を用いて磁化反転(magnetization reversal)を行うスピン注入磁気ランダムアクセスメモリ(spin-injection magnetic random access memory)に関する。
近年、トンネル磁気抵抗(TMR: tunneling magneto resistance)効果を利用した磁気抵抗効果素子(magneto resistive element)を磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)に応用する試みが盛んである。
最近では、磁気抵抗変化率を表すMR比(magneto resistive ratio)が230%以上の磁気抵抗効果素子も得られ、また、MR比の電圧依存性が抑えられるようになったため、磁気ランダムアクセスメモリの実用化への可能性が高まった。
磁気抵抗効果素子を磁気ランダムアクセスメモリのメモリ素子として用いた場合、トンネルバリア層を挟む２つの強磁性層のうちの一方を磁化方向が固着される磁気固着層(pinned layer)とし、他方を磁化方向が変化する磁気記録層(free layer)とする。
このような強磁性１重トンネル接合又は強磁性２重トンネル接合を用いたメモリ素子は、データを不揮発に記憶できると共に、書き込み／読み出し時間が10 ns以下と速く、書き換え回数も1015回以上という特徴を有する。
しかし、メモリセルが１個のトランジスタと１個の磁気抵抗効果素子とからなるアーキテクチャを採用する場合には、セルサイズをダイナミックランダムアクセスメモリ(DRAM: dynamic random access memory)のそれ以下に小さくできないという問題が生じる。
これを解決するために、ビット線とワード線との間に磁気抵抗効果素子とダイオードとを直列接続するダイオード型アーキテクチャや、ビット線とワード線との間に磁気抵抗効果素子のみを配置する単純マトリックス型アーキテクチャなどが提案されている。
しかし、いずれの場合も、磁気記録層に対する書き込み（磁化反転）は、電流パルスにより発生する磁場（電流磁場）のみを使用するため、書き込み時の消費電力が大きくなる、配線の許容電流密度の限界によりメモリ容量を大容量化できない、電流パルスを発生させるドライバ／シンカーの面積が大きくなるなどの新たな問題が生じる。
このようなことから、電流パルスの経路となる書き込み線の周囲に高透磁率磁性材料(yoke material)からなる薄膜を付加する構造が提案されている。
この構造によれば、高透磁率磁性材料により、磁界が効率よく磁気抵抗効果素子に印加されるため、書き込みに必要とされる電流値を低くできる。それでも、書き込み電流の値は、1mA以下に抑えることはできない。
これら課題を一気に解決する技術として、スピン注入磁化反転法による書き込み方法が提案されている（例えば、特許文献１を参照）。
このスピン注入磁化反転法は、スピン偏極電子（スピン注入電流）をメモリ素子の磁気記録層に注入することによって磁気記録層の磁化を反転する。書き込みに必要とされるスピン注入電流の電流値は、磁気記録層の微細化に伴って減少するため、磁気ランダムアクセスメモリの書き込み方法として大いに期待されている。
しかし、この方法では、書き込み（磁化反転）を行うためには、スピン注入電流の電流密度として、約8×106 A/cm2の値を必要とするため、磁気抵抗効果素子の微細化に伴ってトンネルバリア層が薄膜化されてくると、その破壊が問題になる（例えば、非特許文献１，２を参照）。
従って、このような破壊を起こさずに安定な書き込み動作を実現するには、スピン注入電流の低減が必要である。
また、スピン注入磁化反転法においてスピン注入電流の低減が実現されれば、磁気ランダムアクセスメモリの低消費電力化に貢献できるため、スピン注入電流の低減は必要不可欠である。
米国特許第6,256,223号明細書 Yiming Huai et. al., Appl. Phys. Lett. 84 (2004)3118. 49th MMM conference ES-08, HA-05, HA-12
本発明の例では、スピン注入電流の低減を実現するための新たなアーキテクチャと書き込み方法を提案する。
本発明の例に関わるスピン注入磁気ランダムアクセスメモリは、スピン注入電流により発生させたスピン偏極電子を用いて磁気抵抗効果素子に対する書き込みを実行し、前記書き込み時に、前記磁気抵抗効果素子に対して、前記磁気抵抗効果素子の磁化困難軸方向の磁場を印加する手段を備える。
本発明の例に関わる書き込み方法では、スピン注入電流を磁気抵抗効果素子に流し、前記磁気抵抗効果素子に対する書き込みを実行している間、前記磁気抵抗効果素子に対して、前記磁気抵抗効果素子の磁化困難軸方向の磁場を印加する。
本発明の例によれば、新たなアーキテクチャと書き込み方法によりスピン注入電流の低減を実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、スピン注入磁化反転法による書き込み時に、磁気抵抗効果素子にスピン注入電流を流すと共に、磁気記録層の磁化反転をアシストするアシスト磁場を発生させ、これにより、小さなスピン注入電流で磁気記録層の磁化反転を行えるようにする。
アシスト磁場は、磁気抵抗効果素子の磁化困難軸方向に印加する。磁気抵抗効果素子の磁化困難軸方向にアシスト磁場を印加するのは次の理由による。
図１及び図２は、磁気抵抗効果素子ＭＴＪに磁化容易軸方向の磁場Ｈｘと磁化困難軸方法の磁場Ｈｙを与えたときの磁気記録層の磁化反転に要するエネルギーを示している。
これによれば、磁化困難軸方向の磁場Ｈｙが０のときにそのエネルギーが最も高く、磁化困難軸方向の磁場Ｈｙの値を大きくしていくに従いそのエネルギーが次第に小さくなっていくのが分かる。
従って、スピン注入磁化反転法においても、磁気記録層の磁化方向を反転させることに変わりはないので、書き込み時に、スピン注入電流を流すと共に、磁化困難軸方向の磁場Ｈｙを発生させることで、従来よりも小さなスピン注入電流で磁化反転が行えるようになる。
このように、本発明の例では、スピン注入磁化反転法による書き込み時に、磁気記録層の磁化困難軸方向のアシスト磁場を発生させることにより、スピン注入電流の低減を図ることができる。
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) 第１実施の形態
第１実施の形態は、スピン注入電流の経路とアシスト電流の経路とが完全に分離される場合の例である。
A. 回路図
図３は、第１実施の形態に関わる磁気ランダムアクセスメモリの主要部を示す回路図である。
磁気抵抗効果素子ＭＴＪは、メモリセルアレイ１０の一部を構成する。
磁気抵抗効果素子ＭＴＪの一端には、上部ビット線ＢＬｕが接続され、その他端には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＴｒを経由して下部ビット線ＢＬｄが接続される。上部ビット線ＢＬｕ及び下部ビット線ＢＬｄは、同じ方向、本例では、共に、磁気抵抗効果素子ＭＴＪの磁化困難軸方向（カラム方向）に延びる。
上部ビット線ＢＬｕの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１とから構成される。
上部ビット線ＢＬｕの他端には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＣＳＷを経由してセンスアンプＳ／Ａが接続される。
下部ビット線ＢＬｄの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２とから構成される。
ＮチャネルＭＯＳトランジスタＴｒのゲートには、ワード線ＷＬが接続される。ワード線ＷＬは、磁気抵抗効果素子ＭＴＪの磁化容易軸方向（ロウ方向）に延び、その一端には、ワード線ドライバＷＤが接続される。
また、磁気抵抗効果素子ＭＴＪの近傍には、磁化容易軸方向に延びる書き込みアシスト線ＡＬが配置される。
書き込みアシスト線ＡＬの一端には、ＰチャネルＭＯＳトランジスタＰ３から構成されるドライバＤ１が接続され、その他端には、ＮチャネルＭＯＳトランジスタＮ３から構成されるシンカーＳ１が接続される。
B. 動作
図３の磁気ランダムアクセスメモリの動作について説明する。
書き込み動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ(high)”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。
磁気抵抗効果素子ＭＴＪに“１”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｌ(low)”にし、制御信号Ｃ，Ｄのレベルを“Ｈ”にする。この時、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ２がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かう方向にスピン注入電流Ｉｓが流れる。
これと並行して、制御信号Ｅのレベルを“Ｌ”にし、制御信号Ｆのレベルを“Ｈ”にして、書き込みアシスト線ＡＬにドライバＤ１からシンカーＳ１に向かうアシスト電流Ｉａを流す。このアシスト電流Ｉａにより、磁気抵抗効果素子ＭＴＪの磁化困難軸方向のアシスト磁場が発生する。
磁気抵抗効果素子ＭＴＪに“０”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｈ”にし、制御信号Ｃ，Ｄのレベルを“Ｌ”にする。この時、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ１がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かう方向にスピン注入電流Ｉｓが流れる。
これと並行して、制御信号Ｅのレベルを“Ｌ”にし、制御信号Ｆのレベルを“Ｈ”にして、書き込みアシスト線ＡＬにドライバＤ１からシンカーＳ１に向かうアシスト電流Ｉａを流す。このアシスト電流Ｉａにより、磁気抵抗効果素子ＭＴＪの磁化困難軸方向のアシスト磁場が発生する。
ここで、本例では、アシスト磁場の向きは、書き込みデータの値に応じて変える必要がないため、アシスト電流Ｉａの向きも一定であればよく、その結果として、ドライバＤ１及びシンカーＳ１に要する面積を小さくできる。
尚、スピン注入電流Ｉｓを流して書き込みを行う前に、制御信号Ａ，Ｂ，Ｃ，Ｄを“Ｌ”にして、予め、上部ビット線ＢＬｕと下部ビット線ＢＬｄのプリチャージを行ってもよい。
同様に、アシスト電流Ｉａを流す前に、制御信号Ｅ，Ｆを“Ｌ”にして、予め、書き込みアシスト線ＡＬのプリチャージを行ってもよい。
また、スピン注入電流Ｉｓを遮断して書き込みを終了した後には、制御信号Ａ，Ｂ，Ｃ，Ｄを“Ｈ”にして、上部ビット線ＢＬｕと下部ビット線ＢＬｄを接地電位Ｖｓｓに固定しておくのがよい。
同様に、アシスト電流Ｉａを遮断した後には、制御信号Ｅ，Ｆを“Ｈ”にして、書き込みアシスト線ＡＬを接地電位Ｖｓｓに固定しておくのがよい。
スピン注入電流Ｉｓの供給／遮断タイミングとアシスト電流Ｉａの供給／遮断タイミングとの関係については、磁化反転プロセスの項目において説明する。
読み出し動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。また、選択信号ＣＳＬｊを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＣＳＷをオンにする。
制御信号Ａ，Ｃ，Ｄのレベルを“Ｈ”にし、制御信号Ｂのレベルを“Ｌ”にして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪを経由して接地点Ｖｓｓまでの電流経路を作る。
そして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪに読み出し電流Ｉreadを供給すると、例えば、磁気抵抗効果素子ＭＴＪに記憶されたデータ（抵抗値）に応じてセンスアンプＳ／Ａの入力電位Ｖｉｎが変化するため、これを参照電位Ｖｒｅｆと比較することによりデータ値をセンスする。
尚、読み出し電流Ｉreadの値は、読み出し時におけるディスターブを回避するために、スピン注入電流Ｉｓの値よりも小さくする。
C. デバイス構造
メモリセルのデバイス構造の例について説明する。
図４は、デバイス構造の第１例を示している。
この構造は、メモリセルが１つのトランジスタと１つの磁気抵抗効果素子とからなる１Ｔｒ−１ＭＴＪ構造である。
半導体基板１１の表面領域には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＴｒが配置される。ＮチャネルＭＯＳトランジスタＴｒは、ソース・ドレイン拡散層１２と、これらの間のチャネルの上部に配置されるゲート電極（ワード線）ＷＬとから構成される。
ソース・ドレイン拡散層１２のうちの１つは、中間層１３を経由して、下部ビット線ＢＬｄに接続される。また、ソース・ドレイン拡散層１２のうちの他の１つは、中間層１４を経由して、下部電極１５に接続される。
下部電極１５上には、磁気抵抗効果素子ＭＴＪが配置される。
磁気抵抗効果素子ＭＴＪの形状や構造などについては、特に限定されることはないが、磁気抵抗効果素子ＭＴＪの磁気固着層としては、一方向異方性を有し、磁気記録層としては、一軸異方性を有することが好ましい。
磁気抵抗効果素子ＭＴＪの全体の厚さについては、０．１ｎｍから１００ｎｍの範囲内の値にすることが好ましい。
磁気抵抗効果素子ＭＴＪを構成する強磁性層（磁気固着層、磁気記録層など）については、超常磁性体にならないことが必要であり、そのためには、その厚さを０．４ｎｍ以上の値にすることが好ましい。
磁気抵抗効果素子ＭＴＪの下部には、書き込みアシスト線ＡＬが配置される。書き込みアシスト線ＡＬには、アシスト電流Ｉａが、例えば、紙面の裏側から表側に向かう方向に流れる。これにより、紙面左向きのアシスト磁場Ｈａが磁気抵抗効果素子ＭＴＪに印加される。
磁気抵抗効果素子ＭＴＪ上には、コンタクト層１６を経由して、上部ビット線ＢＬｕが配置される。磁気抵抗効果素子ＭＴＪには、下部ビット線ＢＬｄから上部ビット線ＢＬｕに向かう方向、又は、上部ビット線ＢＬｕから下部ビット線ＢＬｄに向かう方向にスピン注入電流Ｉｓが流れる。
このような構造において、磁気抵抗効果素子ＭＴＪとコンタクト層１６との間、又は、磁気抵抗素子ＭＴＪと下部電極１５との間に、アモルファス金属、微結晶金属などからなる中間層を配置すると、スイッチング磁界（反転磁場）の値をさらに小さくできる。
図５は、デバイス構造の第２例を示している。
第２例の特徴は、第１例と比べると、書き込みアシスト線ＡＬがいわゆるヨーク構造(yoke structure)を有している点にある。その他の点については、第１例と同じである。
書き込みアシスト線ＡＬは、例えば、金属、合金などの導電材料からなる本体１７ａと、本体１７ａの下面及び側面に付加される高透磁率磁性材料(yoke material)１７ｂとから構成される。高透磁率磁性材料１７ｂは、本体１７ａの上面よりも上方へ突出する角出しタイプであってもよい。
第１例及び第２例では、メモリセルが１つのトランジスタと１つの磁気抵抗効果素子とからなる１Ｔｒ−１ＭＴＪ構造を説明したが、本発明の例は、その他の構造、例えば、磁気抵抗効果素子ＭＴＪをスタックする３次元構造などにも適用できる。
D. まとめ
第１実施の形態によれば、スピン注入磁化反転法による書き込み時に、磁化困難軸方向のアシスト磁場を用いて磁化反転をアシストすることにより、スピン注入電流の低減を実現できる。
(2) 第２実施の形態
第２実施の形態は、スピン注入電流の経路とアシスト電流の経路とが部分的に一致する場合の例である。
A. 回路図
図６は、第２実施の形態に関わる磁気ランダムアクセスメモリの主要部の第１例を示す回路図である。
磁気抵抗効果素子ＭＴＪは、メモリセルアレイ１０の一部を構成する。
磁気抵抗効果素子ＭＴＪの一端には、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが接続され、その他端には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＴｒを経由して下部ビット線ＢＬｄが接続される。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬ及び下部ビット線ＢＬｄは、同じ方向、本例では、共に、磁気抵抗効果素子ＭＴＪの磁化容易軸方向（カラム方向）に延びる。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１，ＤＳ３が接続される。
ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１とから構成され、ドライバ／シンカーＤＳ３は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ４とから構成される。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの他端には、ＣＭＯＳタイプドライバ／シンカーＤＳ４が接続される。ドライバ／シンカーＤＳ４は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ５とＮチャネルＭＯＳトランジスタＮ５とから構成される。
また、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの他端には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＣＳＷを経由してセンスアンプＳ／Ａが接続される。
下部ビット線ＢＬｄの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２とから構成される。
ＮチャネルＭＯＳトランジスタＴｒのゲートには、ワード線ＷＬが接続される。ワード線ＷＬは、磁気抵抗効果素子ＭＴＪの磁化困難軸方向（ロウ方向）に延び、その一端には、ワード線ドライバＷＤが接続される。
図７は、第２実施の形態に関わる磁気ランダムアクセスメモリの主要部の第２例を示す回路図である。
磁気抵抗効果素子ＭＴＪは、メモリセルアレイ１０の一部を構成する。
磁気抵抗効果素子ＭＴＪの一端には、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが接続され、その他端には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＴｒを経由して下部ビット線ＢＬｄが接続される。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬ及び下部ビット線ＢＬｄは、同じ方向、本例では、共に、磁気抵抗効果素子ＭＴＪの磁化容易軸方向（カラム方向）に延びる。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの一端には、ドライバＤ２が接続される。ドライバＤ２は、電源端子Ｖｄｄと上部ビット線ＢＬｕ／書き込みアシスト線ＡＬとの間に並列接続されるＰチャネルＭＯＳトランジスタＰ６，Ｐ７から構成される。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの他端には、シンカーＳ２が接続される。シンカーＳ２は、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬと電源端子Ｖｓｓとの間に並列接続されるＮチャネルＭＯＳトランジスタＮ６，Ｎ７から構成される。
また、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの他端には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＣＳＷを経由してセンスアンプＳ／Ａが接続される。
下部ビット線ＢＬｄの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２とから構成される。
ＮチャネルＭＯＳトランジスタＴｒのゲートには、ワード線ＷＬが接続される。ワード線ＷＬは、磁気抵抗効果素子ＭＴＪの磁化困難軸方向（ロウ方向）に延び、その一端には、ワード線ドライバＷＤが接続される。
第２実施の形態では、上部ビット線ＢＬｕが書き込みアシスト線ＡＬとしても機能するため、第１実施の形態と比べると、書き込みアシスト線ＡＬの分だけ導電線の数を減らすことができる。
B. 動作
図６の磁気ランダムアクセスメモリの動作について説明する。
書き込み動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。
磁気抵抗効果素子ＭＴＪに“１”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｌ”にし、制御信号Ｃ，Ｄのレベルを“Ｈ”にする。この時、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ２がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かう方向にスピン注入電流Ｉｓが流れる。
これと並行して、制御信号Ｇ，Ｈのレベルを“Ｌ”にし、制御信号Ｉ，Ｊのレベルを“Ｈ”にして、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬにドライバ／シンカーＤＳ３からドライバ／シンカーＤＳ４に向かうアシスト電流Ｉａを流す。このアシスト電流Ｉａにより、磁気抵抗効果素子ＭＴＪの磁化困難軸方向のアシスト磁場が発生する。
磁気抵抗効果素子ＭＴＪに“０”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｈ”にし、制御信号Ｃ，Ｄのレベルを“Ｌ”にする。この時、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ１がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かう方向にスピン注入電流Ｉｓが流れる。
これと並行して、制御信号Ｇ，Ｈのレベルを“Ｈ”にし、制御信号Ｉ，Ｊのレベルを“Ｌ”にして、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬにドライバ／シンカーＤＳ４からドライバ／シンカーＤＳ３に向かうアシスト電流Ｉａを流す。このアシスト電流Ｉａにより、磁気抵抗効果素子ＭＴＪの磁化困難軸方向のアシスト磁場が発生する。
ここで、本例では、アシスト磁場の向きは、書き込みデータの値に応じて変えるため、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの両端に、アシスト電流Ｉａを発生させるためのドライバ／シンカーＤＳ３，ＤＳ４が配置される。
アシスト電流Ｉａの値は、スピン注入電流Ｉｓの値と同じであっても、又は、異なっていてもよい。
尚、スピン注入電流Ｉｓを流して書き込みを行う前に、制御信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを“Ｌ”にして、予め、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬと下部ビット線ＢＬｄのプリチャージを行ってもよい。
また、スピン注入電流Ｉｓを遮断して書き込みを終了した後には、制御信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを“Ｈ”にして、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬと下部ビット線ＢＬｄとを接地電位Ｖｓｓに固定しておくのがよい。
スピン注入電流Ｉｓの供給／遮断タイミングとアシスト電流Ｉａの供給／遮断タイミングとの関係については、磁化反転プロセスの項目において説明する。
読み出し動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。また、選択信号ＣＳＬｊを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＣＳＷをオンにする。
制御信号Ａ，Ｃ，Ｄ，Ｇ，Ｉのレベルを“Ｈ”にし、制御信号Ｂ，Ｈ，Ｊのレベルを“Ｌ”にして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪを経由して接地点Ｖｓｓまでの電流経路を作る。
そして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪに読み出し電流Ｉreadを供給すると、例えば、磁気抵抗効果素子ＭＴＪに記憶されたデータ（抵抗値）に応じてセンスアンプＳ／Ａの入力電位Ｖｉｎが変化するため、これを参照電位Ｖｒｅｆと比較することによりデータ値をセンスする。
図７の磁気ランダムアクセスメモリの動作について説明する。
書き込み動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。
磁気抵抗効果素子ＭＴＪに“１”を書き込むときは、制御信号Ｋ，Ｍのレベルを“Ｌ”にし、制御信号Ｃ，Ｄのレベルを“Ｈ”にする。この時、ＰチャネルＭＯＳトランジスタＰ６とＮチャネルＭＯＳトランジスタＮ２がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバＤ２からドライバ／シンカーＤＳ２に向かう方向にスピン注入電流Ｉｓが流れる。
これと並行して、制御信号Ｌのレベルを“Ｌ”にし、制御信号Ｎのレベルを“Ｈ”にして、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬにドライバＤ２からシンカーＳ２に向かうアシスト電流Ｉａを流す。このアシスト電流Ｉａにより、磁気抵抗効果素子ＭＴＪの磁化困難軸方向のアシスト磁場が発生する。
磁気抵抗効果素子ＭＴＪに“０”を書き込むときは、制御信号Ｋ，Ｍのレベルを“Ｈ”にし、制御信号Ｃ，Ｄのレベルを“Ｌ”にする。この時、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ６がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ２からシンカーＳ２に向かう方向にスピン注入電流Ｉｓが流れる。
これと並行して、制御信号Ｌのレベルを“Ｌ”にし、制御信号Ｎのレベルを“Ｈ”にして、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬにドライバＤ２からシンカーＳ２に向かうアシスト電流Ｉａを流す。このアシスト電流Ｉａにより、磁気抵抗効果素子ＭＴＪの磁化困難軸方向のアシスト磁場が発生する。
ここで、本例では、アシスト磁場の向きは、書き込みデータの値に応じて変える必要がないため、アシスト電流Ｉａの向きも一定であればよく、その結果として、ドライバＤ２及びシンカーＳ２に要する面積を小さくできる。
アシスト電流Ｉａの値は、スピン注入電流Ｉｓの値と同じであっても、又は、異なっていてもよい。
尚、スピン注入電流Ｉｓを流して書き込みを行う前に、制御信号Ｃ，Ｄ，Ｋ，Ｌ，Ｍ，Ｎを“Ｌ”にして、予め、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬと下部ビット線ＢＬｄのプリチャージを行ってもよい。
また、スピン注入電流Ｉｓを遮断して書き込みを終了した後には、制御信号Ｃ，Ｄ，Ｋ，Ｌ，Ｍ，Ｎを“Ｈ”にして、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬと下部ビット線ＢＬｄとを接地電位Ｖｓｓに固定しておくのがよい。
スピン注入電流Ｉｓの供給／遮断タイミングとアシスト電流Ｉａの供給／遮断タイミングとの関係については、磁化反転プロセスの項目において説明する。
読み出し動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。また、選択信号ＣＳＬｊを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＣＳＷをオンにする。
制御信号Ｃ，Ｄ，Ｋ，Ｌのレベルを“Ｈ”にし、制御信号Ｍ，Ｎのレベルを“Ｌ”にして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪを経由して接地点Ｖｓｓまでの電流経路を作る。
そして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪに読み出し電流Ｉreadを供給すると、例えば、磁気抵抗効果素子ＭＴＪに記憶されたデータ（抵抗値）に応じてセンスアンプＳ／Ａの入力電位Ｖｉｎが変化するため、これを参照電位Ｖｒｅｆと比較することによりデータ値をセンスする。
尚、読み出し電流Ｉreadの値は、読み出し時におけるディスターブを回避するために、スピン注入電流Ｉｓの値よりも小さくする。
C. デバイス構造
メモリセルのデバイス構造の例について説明する。
図８は、デバイス構造の第１例を示している。
この構造は、メモリセルが１つのトランジスタと１つの磁気抵抗効果素子とからなる１Ｔｒ−１ＭＴＪ構造である。
半導体基板１１の表面領域には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＴｒが配置される。ＮチャネルＭＯＳトランジスタＴｒは、ソース・ドレイン拡散層１２と、これらの間のチャネルの上部に配置されるゲート電極（ワード線）ＷＬとから構成される。
ソース・ドレイン拡散層１２のうちの１つは、中間層１３を経由して、下部ビット線ＢＬｄに接続される。また、ソース・ドレイン拡散層１２のうちの他の１つは、中間層１４を経由して、下部電極１５に接続される。
下部電極１５上には、磁気抵抗効果素子ＭＴＪが配置される。
磁気抵抗効果素子ＭＴＪの形状や構造などについては、特に限定されることはないが、磁気抵抗効果素子ＭＴＪの磁気固着層としては、一方向異方性を有し、磁気記録層としては、一軸異方性を有することが好ましい。
磁気抵抗効果素子ＭＴＪの全体の厚さについては、０．１ｎｍから１００ｎｍの範囲内の値にすることが好ましい。
磁気抵抗効果素子ＭＴＪを構成する強磁性層（磁気固着層、磁気記録層など）については、超常磁性体にならないことが必要であり、そのためには、その厚さを０．４ｎｍ以上の値にすることが好ましい。
磁気抵抗効果素子ＭＴＪ上には、コンタクト層１６を経由して、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが配置される。磁気抵抗効果素子ＭＴＪには、下部ビット線ＢＬｄから上部ビット線ＢＬｕ／書き込みアシスト線ＡＬに向かう方向、又は、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬから下部ビット線ＢＬｄに向かう方向にスピン注入電流Ｉｓが流れる。
また、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬには、アシスト電流Ｉａが、例えば、紙面左向き又は紙面右向きに流れる。これにより、磁気抵抗効果素子ＭＴＪには、紙面を垂直に横切る方向にアシスト磁場Ｈａが印加される。
このような構造において、磁気抵抗効果素子ＭＴＪとコンタクト層１６との間、又は、磁気抵抗素子ＭＴＪと下部電極１５との間に、アモルファス金属、微結晶金属などからなる中間層を配置すると、スイッチング磁界（反転磁場）の値をさらに小さくできる。
図９は、デバイス構造の第２例を示している。
第２例の特徴は、第１例と比べると、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬがいわゆるヨーク構造(yoke structure)を有している点にある。その他の点については、第１例と同じである。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、例えば、金属、合金などの導電材料からなる本体１８ａと、本体１８ａの上面及び側面に付加される高透磁率磁性材料(yoke material)１８ｂとから構成される。高透磁率磁性材料１８ｂは、本体１８ａの下面よりも下方へ突出する角出しタイプであってもよい。
第１例及び第２例では、メモリセルが１つのトランジスタと１つの磁気抵抗効果素子とからなる１Ｔｒ−１ＭＴＪ構造を説明したが、本発明の例は、その他の構造、例えば、磁気抵抗効果素子ＭＴＪをスタックする３次元構造などにも適用できる。
D. まとめ
第２実施の形態によれば、第１実施の形態と同様に、スピン注入電流の低減という効果を実現できることに加えて、上部ビット線ＢＬｕは、書き込みアシスト線ＡＬとしても機能するため、メモリセルアレイ内の導電線の数を減らすことができ、コストの削減を達成できる。
(3) 第３実施の形態
第３実施の形態は、スピン注入電流の経路とアシスト電流の経路とが完全に一致する場合の例である。
第３実施の形態では、スピン注入電流そのものがアシスト電流となる場合と、スピン注入電流とアシスト電流とを動作上区別する場合との２通りが考えられるが、以下では、前者のスピン注入電流によりアシスト磁場を発生させる場合について説明する。
A. 回路図
図１０は、第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示す回路図である。
磁気抵抗効果素子ＭＴＪは、メモリセルアレイ１０の一部を構成する。
磁気抵抗効果素子ＭＴＪの一端には、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが接続され、その他端には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＴｒを経由して下部ビット線ＢＬｄが接続される。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬ及び下部ビット線ＢＬｄは、同じ方向、本例では、共に、磁気抵抗効果素子ＭＴＪの磁化容易軸方向（カラム方向）に延びる。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。
ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１とから構成される。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの他端には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＣＳＷを経由してセンスアンプＳ／Ａが接続される。
下部ビット線ＢＬｄの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄと電源端子Ｖｓｓとの間に直列接続されるＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２とから構成される。
ＮチャネルＭＯＳトランジスタＴｒのゲートには、ワード線ＷＬが接続される。ワード線ＷＬは、磁気抵抗効果素子ＭＴＪの磁化困難軸方向（ロウ方向）に延び、その一端には、ワード線ドライバＷＤが接続される。
第３実施の形態では、第２実施の形態と同様に、上部ビット線ＢＬｕが書き込みアシスト線ＡＬとしても機能するため、書き込みアシスト線ＡＬの分だけメモリセルアレイ内の導電線の数を減らすことができる。
また、スピン注入電流Ｉｓにより発生する磁場をアシスト磁場として使用すれば、アシスト電流Ｉａを発生させるためのドライバ／シンカーが必要ないため、メモリセルアレイの周辺回路の面積を小さくできる。
尚、スピン注入電流とアシスト電流とを動作上区別する場合には、ドライバ／シンカーＤＳ１と同じ構成を持つドライバ／シンカーを上部ビット線ＢＬｕ／書き込みアシスト線ＡＬに接続し、ドライバ／シンカーＤＳ２と同じ構成を持つドライバ／シンカーを下部ビット線ＢＬｄに接続し、これらドライバ／シンカーによりアシスト電流の供給／遮断を制御すればよい。
B. 動作
図１０の磁気ランダムアクセスメモリの動作について説明する。
書き込み動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。
磁気抵抗効果素子ＭＴＪに“１”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｌ”にし、制御信号Ｃ，Ｄのレベルを“Ｈ”にする。この時、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ２がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かう方向にスピン注入電流Ｉｓ／アシスト電流Ｉａが流れる。
このスピン注入電流Ｉｓ／アシスト電流Ｉａにより、スピン偏極電子が磁気抵抗効果素子ＭＴＪに注入されると同時に、磁気抵抗効果素子ＭＴＪの磁化困難軸方向のアシスト磁場が発生する。
磁気抵抗効果素子ＭＴＪに“０”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｈ”にし、制御信号Ｃ，Ｄのレベルを“Ｌ”にする。この時、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ１がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かう方向にスピン注入電流Ｉｓ／アシスト電流Ｉａが流れる。
このスピン注入電流Ｉｓ／アシスト電流Ｉａにより、スピン偏極電子が磁気抵抗効果素子ＭＴＪに注入されると同時に、磁気抵抗効果素子ＭＴＪの磁化困難軸方向のアシスト磁場が発生する。
尚、スピン注入電流Ｉｓ／アシスト電流Ｉａを流して書き込みを行う前に、制御信号Ａ，Ｂ，Ｃ，Ｄを“Ｌ”にして、予め、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬと下部ビット線ＢＬｄのプリチャージを行ってもよい。
また、スピン注入電流Ｉｓ／アシスト電流Ｉａを遮断して書き込みを終了した後には、制御信号Ａ，Ｂ，Ｃ，Ｄを“Ｈ”にして、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬと下部ビット線ＢＬｄとを接地電位Ｖｓｓに固定しておくのがよい。
読み出し動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。また、選択信号ＣＳＬｊを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＣＳＷをオンにする。
制御信号Ａ，Ｃ，Ｄのレベルを“Ｈ”にし、制御信号Ｂのレベルを“Ｌ”にして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪを経由して接地点Ｖｓｓまでの電流経路を作る。
そして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪに読み出し電流Ｉreadを供給すると、例えば、磁気抵抗効果素子ＭＴＪに記憶されたデータ（抵抗値）に応じてセンスアンプＳ／Ａの入力電位Ｖｉｎが変化するため、これを参照電位Ｖｒｅｆと比較することによりデータ値をセンスする。
尚、読み出し電流Ｉreadの値は、読み出し時におけるディスターブを回避するために、スピン注入電流Ｉｓ／アシスト電流Ｉａの値よりも小さくする。
C. デバイス構造
メモリセルのデバイス構造の例について説明する。
図１１は、デバイス構造の第１例を示している。
この構造は、メモリセルが１つのトランジスタと１つの磁気抵抗効果素子とからなる１Ｔｒ−１ＭＴＪ構造である。
半導体基板１１の表面領域には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＴｒが配置される。ＮチャネルＭＯＳトランジスタＴｒは、ソース・ドレイン拡散層１２と、これらの間のチャネルの上部に配置されるゲート電極（ワード線）ＷＬとから構成される。
ソース・ドレイン拡散層１２のうちの１つは、中間層１３を経由して、下部ビット線ＢＬｄに接続される。また、ソース・ドレイン拡散層１２のうちの他の１つは、中間層１４を経由して、下部電極１５に接続される。
下部電極１５上には、磁気抵抗効果素子ＭＴＪが配置される。
磁気抵抗効果素子ＭＴＪの形状や構造などについては、特に限定されることはないが、磁気抵抗効果素子ＭＴＪの磁気固着層としては、一方向異方性を有し、磁気記録層としては、一軸異方性を有することが好ましい。
磁気抵抗効果素子ＭＴＪの全体の厚さについては、０．１ｎｍから１００ｎｍの範囲内の値にすることが好ましい。
磁気抵抗効果素子ＭＴＪを構成する強磁性層（磁気固着層、磁気記録層など）については、超常磁性体にならないことが必要であり、そのためには、その厚さを０．４ｎｍ以上の値にすることが好ましい。
磁気抵抗効果素子ＭＴＪ上には、コンタクト層１６を経由して、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが配置される。
磁気抵抗効果素子ＭＴＪには、下部ビット線ＢＬｄから上部ビット線ＢＬｕ／書き込みアシスト線ＡＬに向かう方向、又は、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬから下部ビット線ＢＬｄに向かう方向にスピン注入電流Ｉｓ／アシスト電流Ｉａが流れる。
これにより、磁気抵抗効果素子ＭＴＪには、紙面を垂直に横切る方向にアシスト磁場Ｈａが印加される。
このような構造において、磁気抵抗効果素子ＭＴＪとコンタクト層１６との間、又は、磁気抵抗素子ＭＴＪと下部電極１５との間に、アモルファス金属、微結晶金属などからなる中間層を配置すると、スイッチング磁界（反転磁場）の値をさらに小さくできる。
図１２は、デバイス構造の第２例を示している。
第２例の特徴は、第１例と比べると、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬがいわゆるヨーク構造(yoke structure)を有している点にある。その他の点については、第１例と同じである。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、例えば、金属、合金などの導電材料からなる本体１８ａと、本体１８ａの上面及び側面に付加される高透磁率磁性材料(yoke material)１８ｂとから構成される。高透磁率磁性材料１８ｂは、本体１８ａの下面よりも下方へ突出する角出しタイプであってもよい。
図１３は、デバイス構造の第３例を示している。
第３例の特徴は、第１例と比べると、下部電極１５（ＡＬ）がいわゆるヨーク構造(yoke structure)を有し、書き込みアシスト線として機能している点にある。その他の点については、第１例と同じである。
下部電極１５（ＡＬ）は、例えば、金属、合金などの導電材料からなる本体１９ａと、本体１９ａの下面及び側面に付加される高透磁率磁性材料(yoke material)１９ｂとから構成される。高透磁率磁性材料１９ｂは、本体１９ａの上面よりも上方へ突出する角出しタイプであってもよい。
第３例によれば、第１例及び第２例に比べ、書き込みディスターブを抑制できるという効果を実現できる。
即ち、高透磁率磁性材料１９ｂは、磁気抵抗効果素子ＭＴＪの直下に個別に設けられる下部電極１５（ＡＬ）に付加されるため、下部電極１５（ＡＬ）から磁気抵抗効果素子ＭＴＪに対して印加される磁場は、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬから磁気抵抗効果素子ＭＴＪに対して印加される磁場よりも大きくなり、例えば、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬに高透磁率磁性材料１９ｂを付加する第２例に比べ、アシスト磁場Ｈａは、選択された磁気抵抗効果素子ＭＴＪのみに有効に印加される。
図１４は、デバイス構造の第４例を示している。
第４例は、第２例と第３例とを組み合わせたもので、その特徴は、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬ及び下部電極１５（ＡＬ）がいわゆるヨーク構造(yoke structure)を有している点にある。その他の点については、第１例と同じである。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、例えば、金属、合金などの導電材料からなる本体１８ａと、本体１８ａの上面及び側面に付加される高透磁率磁性材料(yoke material)１８ｂとから構成される。高透磁率磁性材料１８ｂは、本体１８ａの下面よりも下方へ突出する角出しタイプであってもよい。
下部電極１５（ＡＬ）は、例えば、金属、合金などの導電材料からなる本体１９ａと、本体１９ａの下面及び側面に付加される高透磁率磁性材料(yoke material)１９ｂとから構成される。高透磁率磁性材料１９ｂは、本体１９ａの上面よりも上方へ突出する角出しタイプであってもよい。
第１例乃至第４例では、メモリセルが１つのトランジスタと１つの磁気抵抗効果素子とからなる１Ｔｒ−１ＭＴＪ構造を説明したが、本発明の例は、その他の構造、例えば、磁気抵抗効果素子ＭＴＪをスタックする３次元構造などにも適用できる。
D. まとめ
第３実施の形態によれば、スピン注入電流の低減及びメモリセルアレイ内の導電線の数を削減という効果を実現できることに加えて、スピン注入電流によりアシスト磁場を発生させれば、メモリセルアレイの周辺回路としてのドライバ／シンカーの面積を縮小できる。
(4) 第４実施の形態
第４実施の形態は、アシスト磁場の発生に永久磁石を用いる場合の例である。
A. 第１例
図１５は、第４実施の形態に関わる磁気ランダムアクセスメモリの主要部の第１例を示す回路図である。
第１例は、第１実施の形態の書き込みアシスト線を永久磁石にした点に特徴を有し、その他の点については、第１実施の形態と同じである。
書き込みアシスト線ＡＬは、磁気抵抗効果素子ＭＴＪの近傍に配置され、磁化容易軸方向に延びる。書き込みアシスト線ＡＬは、永久磁石であるため、これにアシスト電流を流す必要はない。このため、書き込みアシスト線ＡＬには、ドライバ／シンカーが接続されない。
書き込み時には、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。
磁気抵抗効果素子ＭＴＪに“１”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｌ”にし、制御信号Ｃ，Ｄのレベルを“Ｈ”にする。この時、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ２がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かう方向にスピン注入電流Ｉｓが流れる。
磁気抵抗効果素子ＭＴＪに“０”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｈ”にし、制御信号Ｃ，Ｄのレベルを“Ｌ”にする。この時、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ１がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かう方向にスピン注入電流Ｉｓが流れる。
これら書き込み時を含め、磁気抵抗効果素子ＭＴＪには、常に、永久磁石としての書き込みアシスト線ＡＬにより、磁化困難軸方向のアシスト磁場が印加されている。
読み出し動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。また、選択信号ＣＳＬｊを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＣＳＷをオンにする。
制御信号Ａ，Ｃ，Ｄのレベルを“Ｈ”にし、制御信号Ｂのレベルを“Ｌ”にして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪを経由して接地点Ｖｓｓまでの電流経路を作る。
そして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪに読み出し電流Ｉreadを供給すると、例えば、磁気抵抗効果素子ＭＴＪに記憶されたデータ（抵抗値）に応じてセンスアンプＳ／Ａの入力電位Ｖｉｎが変化するため、これを参照電位Ｖｒｅｆと比較することによりデータ値をセンスする。
尚、読み出し電流Ｉreadの値は、読み出し時におけるディスターブを回避するために、スピン注入電流Ｉｓの値よりも小さくする。
図１６は、図１５の磁気ランダムアクセスメモリに適用されるメモリセルのデバイス構造の例を示している。
書き込みアシスト線ＡＬは、ヨーク構造を有し、磁気抵抗効果素子ＭＴＪの下部に配置される。
書き込みアシスト線ＡＬは、永久磁石からなる本体１７ａと、本体１７ａの下面及び側面に付加される高透磁率磁性材料１７ｂとから構成される。高透磁率磁性材料１７ｂは、本体１７ａの上面よりも上方へ突出する角出しタイプであってもよい。
このような構造において、磁気抵抗効果素子ＭＴＪとコンタクト層１６との間、又は、磁気抵抗素子ＭＴＪと下部電極１５との間に、アモルファス金属、微結晶金属などからなる中間層を配置すると、スイッチング磁界（反転磁場）の値をさらに小さくできる。
B. 第２例
図１７は、第４実施の形態に関わる磁気ランダムアクセスメモリの主要部の第２例を示す回路図である。
第２例は、第２及び第３実施の形態の書き込みアシスト線を永久磁石にした点に特徴を有し、その他の点については、第２及び第３実施の形態と同じである。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、磁気抵抗効果素子ＭＴＪの近傍に配置され、磁化容易軸方向に延びる。上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、永久磁石であるため、これにアシスト電流を流す必要はない。このため、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬには、アシスト電流を発生させるためのドライバ／シンカーが接続されない。
書き込み時には、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。
磁気抵抗効果素子ＭＴＪに“１”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｌ”にし、制御信号Ｃ，Ｄのレベルを“Ｈ”にする。この時、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ２がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かう方向にスピン注入電流Ｉｓが流れる。
磁気抵抗効果素子ＭＴＪに“０”を書き込むときは、制御信号Ａ，Ｂのレベルを“Ｈ”にし、制御信号Ｃ，Ｄのレベルを“Ｌ”にする。この時、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ１がオンになるため、磁気抵抗効果素子ＭＴＪには、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かう方向にスピン注入電流Ｉｓが流れる。
これら書き込み時を含め、磁気抵抗効果素子ＭＴＪには、常に、永久磁石としての上部ビット線ＢＬｕ／書き込みアシスト線ＡＬにより、磁化困難軸方向のアシスト磁場が印加されている。
読み出し動作は、ワード線ドライバＷＤによりワード線ＷＬのレベルを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＴｒをオンにする。また、選択信号ＣＳＬｊを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＣＳＷをオンにする。
制御信号Ａ，Ｃ，Ｄのレベルを“Ｈ”にし、制御信号Ｂのレベルを“Ｌ”にして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪを経由して接地点Ｖｓｓまでの電流経路を作る。
そして、センスアンプＳ／Ａから磁気抵抗効果素子ＭＴＪに読み出し電流Ｉreadを供給すると、例えば、磁気抵抗効果素子ＭＴＪに記憶されたデータ（抵抗値）に応じてセンスアンプＳ／Ａの入力電位Ｖｉｎが変化するため、これを参照電位Ｖｒｅｆと比較することによりデータ値をセンスする。
尚、読み出し電流Ｉreadの値は、読み出し時におけるディスターブを回避するために、スピン注入電流Ｉｓの値よりも小さくする。
図１８は、図１７の磁気ランダムアクセスメモリに適用されるメモリセルのデバイス構造の例を示している。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、ヨーク構造を有し、磁気抵抗効果素子ＭＴＪの上部に配置される。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、永久磁石からなる本体１８ａと、本体１８ａの上面及び側面に付加される高透磁率磁性材料１８ｂとから構成される。高透磁率磁性材料１８ｂは、本体１８ａの下面よりも下方へ突出する角出しタイプであってもよい。
このような構造において、磁気抵抗効果素子ＭＴＪとコンタクト層１６との間、又は、磁気抵抗素子ＭＴＪと下部電極１５との間に、アモルファス金属、微結晶金属などからなる中間層を配置すると、スイッチング磁界（反転磁場）の値をさらに小さくできる。
図１９は、図１３のデバイス構造の下部電極を永久磁石にした例である。
下部電極１５（ＡＬ永久磁石）は、ヨーク構造を有し、磁気抵抗効果素子ＭＴＪの下部に配置される。
下部電極１５（ＡＬ永久磁石）は、永久磁石からなる本体１９ａと、本体１９ａの下面及び側面に付加される高透磁率磁性材料１９ｂとから構成される。高透磁率磁性材料１９ｂは、本体１９ａの上面よりも上方へ突出する角出しタイプであってもよい。
このような構造において、磁気抵抗効果素子ＭＴＪとコンタクト層１６との間、又は、磁気抵抗素子ＭＴＪと下部電極１５（ＡＬ永久磁石）との間に、アモルファス金属、微結晶金属などからなる中間層を配置すると、スイッチング磁界（反転磁場）の値をさらに小さくできる。
C. まとめ
第４実施の形態によれば、スピン注入磁化反転法による書き込み時に、磁化困難軸方向のアシスト磁場を用いて磁化反転をアシストすることにより、スピン注入電流の低減を実現できる。
また、アシスト磁場は、永久磁石により発生するため、アシスト電流を発生させるドライバ／シンカーは不要である。さらに、上部ビット線／書き込みアシスト線又は下部電極を永久磁石にすれば、メモリセルアレイ内の導電線の数を減らすことができる。
(5) 第５実施の形態
第５実施の形態は、磁気抵抗効果素子がエッジジャンクションタイプである点に特徴を有する。
図２０は、第５実施の形態に関わる磁気ランダムアクセスメモリのデバイス構造の例を示している。
磁気抵抗効果素子ＭＴＪは、エッジジャンクションタイプトンネル磁気抵抗効果素子であり、磁気固着層の側面（太線部分）にトンネルバリア層が形成される。このため、磁気固着層とトンネルバリア層の接合面積を磁気固着層の厚さで規定することができ、素子間の特性のばらつきを低減できる。
書き込み時には、スピン注入磁化反転のためのスピン注入電流Ｉｓを磁気抵抗効果素子ＭＴＪに流す。
例えば、スピン注入電流Ｉｓを上部ビット線ＢＬｕから下部ビット線ＢＬｄに向かって流すと、磁気記録層の磁化方向は、磁気固着層のそれと同じになり（平行状態）、また、スピン注入電流Ｉｓを下部ビット線ＢＬｄから上部ビット線ＢＬｕに向かって流すと、磁気記録層の磁化方向は、磁気固着層のそれと逆になる（反平行状態）。
ワード線ＷＬには、書き込み時に、書き込みデータの値に応じた向きを有するアシスト電流Ｉａを流す。アシスト電流Ｉａは、磁気抵抗効果素子ＭＴＪの磁気記録層の磁化困難軸方向のアシスト磁場Ｈａを発生させる。
第５実施の形態においては、第１乃至第４実施の形態と組み合わせることにより、これら実施の形態と同様の効果を実現できる。
３． 磁化反転プロセス
本発明の例に関わるアーキテクチャを用いたデータ書き込み方法（磁化反転プロセス）について説明する。
図２１は、本発明の例に関わる磁化反転プロセスのフローを示している。図２２は、図２１のプロセスを実現するためのスピン注入電流とアシスト電流（アシスト磁場）の信号波形を示している。
まず、アシスト磁場Ｈａを発生させると共に、書き込みデータの値に応じた向きのスピン注入電流Ｉｓを磁気抵抗効果素子に与える（ステップＳＴ１〜ＳＴ２）。ここで、アシスト磁場Ｈａを発生させるタイミングについては、図２２（ａ）に示すように、スピン注入電流Ｉｓを流す前（時刻ｔ１）でもよいし、同図（ｂ）に示すように、これと同時（時刻ｔ２）でもよいし、同図（ｃ）に示すように、これより後（時刻ｔ３）でもよい。
スピン注入電流Ｉｓによりスピン偏極電子が発生し、このスピン偏極電子により磁気記録層にスピントルクが作用し、磁気記録層の磁化反転が開始される。アシスト磁場Ｈａは、この磁化反転をアシストする。
本発明の例では、アシスト磁場Ｈａは、スピン注入電流Ｉｓの値を小さくすることが主目的であるため、アシスト磁場Ｈａは、磁気抵抗効果素子の磁化困難軸方向に発生させる。
尚、例えば、特願２００５−２１８７７号に開示されるように、磁化反転時の熱擾乱を抑えることを目的に、磁化容易軸方向のアシスト磁場を発生させる発明があるが、本発明の例は、これと組み合わせて使用することもできる。
次に、アシスト磁場Ｈａを消滅させた後、スピン注入電流Ｉｓを遮断する（ステップＳＴ３〜ＳＴ４）。アシスト磁場Ｈａは、磁気抵抗効果素子の磁化困難軸方向に作用させるため、アシスト電流Ｉａを遮断するタイミング（時刻ｔ４）をスピン注入電流Ｉｓを遮断するタイミング（時刻ｔ５）よりも先にすることで、書き込み（磁化反転）の高速化を図ることができる。
４． 磁気抵抗効果素子
本発明の例では、磁気抵抗効果素子の材料、構造及び形状については、特に制限されない。これらについては、トンネルバリアの破壊、磁気抵抗効果素子の温度上昇による熱擾乱などを考慮して決定される。
例えば、磁気抵抗効果素子は、ＳＡＦ(synthetic anti-ferromagnetic)構造を有していてもよい。その他、材料及び構造については、特願２００５−２１８７７号に開示されるものを使用できる。
尚、磁気抵抗効果素子の直下又は直上に配置されるアモルファス金属又は微結晶金属は、以下から選択できる。
・ Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, Wのグループから選択される少なくとも１元素とPt, Pd, Ru, Rh, Ir, Os, Re, Au, Alのグループから選択される少なくとも１元素とを含む合金。
・ Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, Wのグループから選択される少なくとも１元素とFe, Ni, Cr, Cuのグループから選択される少なくとも１元素とを含む合金。
・ Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu のグループから選択される少なくとも１元素とPt, Pd, Ru, Rh, Ir, Os, Re, Au, Al のグループから選択される少なくとも１元素とを含む合金。
・ Indium-Titan-Oxide, Indium-Zinc-Oxide，Al-Oxide, Al-Nitrideのグループから選択される１つ。
５． 実施例
本発明の例を具体的に実施する場合の実施例について説明する。尚、以下の説明において、材料の後の括弧内の数値は、その材料の厚さを示す。
(1) 第１実施例
図２３は、第１実施例に関わるデバイス構造を示している。
下部電極１５は、Ta(50 nm) / Ru(10 nm) の積層から構成される。下部電極１５上には、磁気抵抗効果素子ＭＴＪが形成される。
磁気抵抗効果素子ＭＴＪの反強磁性層は、PtMn（20 nm）から構成される。磁気固着層は、Co90Fe10（5 nm）から構成される。トンネルバリア層は、AlOx（1.0 nm）から構成される。磁気記録層は、Co90Fe10(2.0 nm)から構成される。そして、コンタクト層は、Ta(150 nm)から構成される。
これら材料は、例えば、スパッタ法により順次形成される。
トンネルバリア層については、正確には、スパッタ法により厚さ0.5 nmのAlを形成した後、そのままの位置(in-situ)で純酸素を用いて自然酸化するプロセスを２回繰り返すことでAlOx（1.0 nm）とする。
また、デバイス完成後に断面TEM(Transmission Electron Microscope)でAlOxの厚さを調べたところ、AlOxの厚さは、1.0 nmから1.2 nmに増加していた。これは、AlOx（1.0 nm）を形成した後の自然酸化が原因であると考えられる。
磁気抵抗効果素子ＭＴＪのトンネル接合については、接合面積を規定する部分はEB(electron beam)描画装置を用い、その他の部分はKrFステッパー装置を用いて、パターンの転写を行う。この後、Arイオンミリングを用いて接合分離を行うことでトンネル接合を形成する。
磁気抵抗効果素子ＭＴＪ上には、コンタクト層１６を介して上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが形成される。
コンタクト層１６は、Ta/Ruの積層から構成され、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、Ti(15 nm) / Al (300 nm) / Ti (15 nm)の積層から構成される。
コンタクト層１６の上面は、例えば、コンタクト層１６を覆うSiO2 を形成した後、エッチバックを行うことによりSiO2から露出させる。
上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、スパッタ法により、Ti(15 nm) / Al (300 nm) / Ti (15 nm)からなる積層を形成した後、RIE(reactive ion etching)法によりこの積層をエッチングすることで形成される。
磁気抵抗効果素子ＭＴＪの磁気記録層に対しては、例えば、磁気記録層の長軸方向に磁場を印加しながら約280℃で約10時間のアニールを行うことにより一軸異方性を付与する。
このような試料について、磁化反転に必要とされるスピン注入電流の値を検証する。
まず、磁化容易軸方向の磁場Hxの値と磁化困難軸方向の磁場Hyの値とを決定し、これをアシスト磁場として磁気抵抗効果素子ＭＴＪに印加する。次に、磁気抵抗効果素子ＭＴＪにパルス電圧を印加し、スピン注入電流を流す。そして、このときの磁気抵抗効果素子ＭＴＪの抵抗値を直流４端子法により測定する。
以上のステップを繰り返し行い、スピン注入電流とアシスト磁場との関係をまとめたところ、磁化困難軸方向の磁場Hyを印加しない場合(Hy=0)には、磁化反転に必要とされるスピン注入電流の値は3.5 mAであるのに対し、磁化困難軸方向の磁場Hyを印加する場合(Hy=20 Oe)には、磁化反転に必要とされるスピン注入電流の値は1.5 mAであることが分かった。
このように、スピン注入磁化反転法において、磁化困難軸方向の磁場Hyを磁化反転のアシストとして使用することにより、従来よりも小さなスピン注入電流により磁化反転を行うことが可能になる。
(2) 第２実施例
図２４は、第２実施例に関わるデバイス構造を示している。
下部電極１５は、アモルファスTiAl (10 nm) / Ta(50 nm) / Ru(10 nm) の積層から構成される。下部電極１５上には、磁気抵抗効果素子ＭＴＪが形成される。
磁気抵抗効果素子ＭＴＪの反強磁性層は、PtMn（20 nm）から構成される。磁気固着層は、Co90Fe10（5 nm）から構成される。トンネルバリア層は、AlOx（1.0 nm）から構成される。磁気記録層は、Co90Fe10(2.0 nm)から構成される。そして、コンタクト層は、Ta(150 nm) / アモルファスTiAl(10 nm)の積層から構成される。
これら材料は、例えば、スパッタ法により順次形成される。
トンネルバリア層については、正確には、スパッタ法により厚さ0.5 nmのAlを形成した後、そのままの位置(in-situ)で純酸素を用いて自然酸化するプロセスを２回繰り返すことでAlOx（1.0 nm）とする。
また、デバイス完成後に断面TEM(Transmission Electron Microscope)でAlOxの厚さを調べたところ、AlOxの厚さは、1.0 nmから1.2 nmに増加していた。これは、AlOx（1.0 nm）を形成した後の自然酸化が原因であると考えられる。
磁気抵抗効果素子ＭＴＪのトンネル接合については、接合面積を規定する部分はEB(electron beam)描画装置を用い、その他の部分はKrFステッパー装置を用いて、パターンの転写を行う。この後、Arイオンミリングを用いて接合分離を行うことでトンネル接合を形成する。
磁気抵抗効果素子ＭＴＪ上には、コンタクト層１６を介して上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが形成される。
コンタクト層１６は、Ta/Ruの積層から構成され、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、Ti(15 nm) / Al (300 nm) / Ti (15 nm)の積層から構成され、かつ、その上面及び側面が高透磁率磁性材料(NiFe)により覆われたヨーク構造を有している。
磁気抵抗効果素子ＭＴＪの磁気記録層に対しては、例えば、磁気記録層の長軸方向に磁場を印加しながら約280℃で約10時間のアニールを行うことにより一軸異方性を付与する。
このような試料について、磁化反転に必要とされるスピン注入電流の値を検証する。
まず、磁化容易軸方向の磁場Hxの値と磁化困難軸方向の磁場Hyの値とを決定し、これをアシスト磁場として磁気抵抗効果素子ＭＴＪに印加する。次に、磁気抵抗効果素子ＭＴＪにパルス電圧を印加し、スピン注入電流を流す。そして、このときの磁気抵抗効果素子ＭＴＪの抵抗値を直流４端子法により測定する。
以上のステップを繰り返し行い、スピン注入電流の経路とその値との関係をまとめたところ、下部電極１５の端子ａと上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの端子ｄとの間にパルス電圧を印加すると、磁化反転に必要とされるスピン注入電流の値は3.7 mAであるのに対し、下部電極１５の端子ａと上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの端子ｃとの間にパルス電圧を印加すると、磁化反転に必要とされるスピン注入電流の値は3.1 mAであることが分かった。
これは、スピン注入電流（アシスト電流）の経路に関しては、磁気抵抗効果素子ＭＴＪの近傍では、常に一方向のみに向かわせるよりも、磁気抵抗効果素子ＭＴＪの位置で折り返すほうがスピン注入電流の低減に対しては好ましいことを意味する。
その理由は、下部電極１５が磁気抵抗効果素子ＭＴＪの下にあり、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが磁気抵抗効果素子ＭＴＪの上にあることに起因する。つまり、スピン注入電流の経路が常に一方向のみに向かっている場合には、下部電極１５に流れる電流による磁場と上部ビット線ＢＬｕ／書き込みアシスト線ＡＬに流れる電流による磁場とが互いに打ち消しあうのに対し、スピン注入電流の経路を磁気抵抗効果素子ＭＴＪの位置で折り返す場合には、下部電極１５に流れる電流による磁場と上部ビット線ＢＬｕ／書き込みアシスト線ＡＬに流れる電流による磁場とが互いに強めあうからである。
このように、スピン注入電流（アシスト電流）の経路に関しては、磁気抵抗効果素子ＭＴＪの近傍では、常に一方向のみに向かわせるよりも、磁気抵抗効果素子ＭＴＪの位置で折り返すほうがスピン注入電流を低減できる。
尚、図７に示すように、スピン注入電流Ｉｓを流す方向によって当該電流Ｉｓが流れる経路が変わる場合（磁気抵抗効果素子ＭＴＪの位置で折り返される電流経路となる場合と折り返されない電流経路となる場合）は、折り返される電流経路の方が折り返されない電流経路よりも磁化反転に必要とされるスピン注入電流の値が小さくなる。
一方、一般に、磁気抵抗効果素子ＭＴＪの磁気記録層の磁化が磁気固着層の磁化に対して反平行から平行に変わる場合に必要とされるスピン注入電流の値は、平行から反平行に変わる場合に必要とされるスピン注入電流の値よりも小さくなる。従って、スピン注入電流Ｉｓは、流す方向によらず同じ大きさであることを考慮すると、折り返される電流経路の場合に平行から反平行に変わり、折り返されない電流経路の場合に反平行から平行に変わるように、磁気抵抗効果素子ＭＴＪを構成することが好ましい。
これにより、磁化反転に必要とされるスピン注入電流の値を小さくすることが可能である。例えば、図２３〜２７に示すように、下側に磁気固着層が、上側に磁気記録層が配置される磁気抵抗効果素子ＭＴＪの構造を図７の例に適用すればよい。
(3) 第３実施例
図２５は、第３実施例に関わるデバイス構造を示している。
下部電極１５は、Cuから構成され、かつ、その下面及び側面が高透磁率磁性材料(NiFe)により覆われたヨーク構造を有している。下部電極１５上には、磁気抵抗効果素子ＭＴＪが形成される。
磁気抵抗効果素子ＭＴＪの反強磁性層は、PtMn（20 nm）から構成される。磁気固着層は、Co90Fe10（5 nm）から構成される。トンネルバリア層は、AlOx（1.0 nm）から構成される。磁気記録層は、Co90Fe10(2.0 nm)から構成される。そして、コンタクト層は、Ta(150 nm) / アモルファスTiAl(10 nm)の積層から構成される。
これら材料は、例えば、スパッタ法により順次形成される。
トンネルバリア層については、正確には、スパッタ法により厚さ0.5 nmのAlを形成した後、そのままの位置(in-situ)で純酸素を用いて自然酸化するプロセスを２回繰り返すことでAlOx（1.0 nm）とする。
また、デバイス完成後に断面TEM(Transmission Electron Microscope)でAlOxの厚さを調べたところ、AlOxの厚さは、1.0 nmから1.2 nmに増加していた。これは、AlOx（1.0 nm）を形成した後の自然酸化が原因であると考えられる。
磁気抵抗効果素子ＭＴＪのトンネル接合については、接合面積を規定する部分はEB(electron beam)描画装置を用い、その他の部分はKrFステッパー装置を用いて、パターンの転写を行う。この後、Arイオンミリングを用いて接合分離を行うことでトンネル接合を形成する。
磁気抵抗効果素子ＭＴＪ上には、コンタクト層１６を介して上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが形成される。
コンタクト層１６は、Ta/Ruの積層から構成され、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、Ti(15 nm) / Al (300 nm) / Ti (15 nm)の積層から構成され、かつ、その上面及び側面が高透磁率磁性材料(NiFe)により覆われたヨーク構造を有している。
磁気抵抗効果素子ＭＴＪの磁気記録層に対しては、例えば、磁気記録層の長軸方向に磁場を印加しながら約280℃で約10時間のアニールを行うことにより一軸異方性を付与する。
このような試料について、磁化反転に必要とされるスピン注入電流の値を検証する。
まず、磁化容易軸方向の磁場Hxの値と磁化困難軸方向の磁場Hyの値とを決定し、これをアシスト磁場として磁気抵抗効果素子ＭＴＪに印加する。次に、磁気抵抗効果素子ＭＴＪにパルス電圧を印加し、スピン注入電流を流す。そして、このときの磁気抵抗効果素子ＭＴＪの抵抗値を直流４端子法により測定する。
以上のステップを繰り返し行い、スピン注入電流の経路とその値との関係をまとめたところ、下部電極１５の端子ａと上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの端子ｃとの間にパルス電圧を印加すると、磁化反転に必要とされるスピン注入電流の値は2.9 mAであることが分かった。これは、第２実施例のスピン注入電流（アシスト電流）の経路が同じ場合と比べると、スピン注入電流の値が、3.1 mAから2.9 mAに減少したことを示している。
その理由は、第３実施例では、第２実施例に対して、さらに、下部電極１５もヨーク構造にしたことに起因している。つまり、下部電極１５と上部ビット線ＢＬｕ／書き込みアシスト線ＡＬとを共にヨーク構造とすることで、アシスト磁場を効率よく磁気抵抗効果素子ＭＴＪに印加できるからである。
このように、スピン注入電流の低減に関しては、下部電極１５と上部ビット線ＢＬｕ／書き込みアシスト線ＡＬとを共にヨーク構造とするのが好ましい。
(4) 第４実施例
図２６は、第４実施例に関わるデバイス構造を示している。
下部電極１５は、アモルファスTiAl (10 nm) / Ta(50 nm) / Ru(10 nm) の積層から構成される。下部電極１５上には、磁気抵抗効果素子ＭＴＪが形成される。
磁気抵抗効果素子ＭＴＪの反強磁性層は、PtMn（20 nm）から構成される。磁気固着層は、Co90Fe10（5 nm）から構成される。トンネルバリア層は、AlOx（1.0 nm）から構成される。磁気記録層は、Co90Fe10(2.0 nm) / Ru(0.5 nm) / Co90Fe10(2.0 nm) のＳＡＦ(synthetic anti-ferromagnetic)構造から構成される。そして、コンタクト層は、Ta(150 nm) / アモルファスTiAl(10 nm)の積層から構成される。
これら材料は、例えば、スパッタ法により順次形成される。
トンネルバリア層については、正確には、スパッタ法により厚さ0.5 nmのAlを形成した後、そのままの位置(in-situ)で純酸素を用いて自然酸化するプロセスを２回繰り返すことでAlOx（1.0 nm）とする。
ここで、ＳＡＦ構造の磁気記録層の２つの強磁性層(Co90Fe10)は、互いに厚さが等しく、磁化のバランスがとれた構造となっているが、例えば、厚さや材料などを変えることにより、互いに磁化を異ならせるようにしてもよい。
また、デバイス完成後に断面TEM(Transmission Electron Microscope)でAlOxの厚さを調べたところ、AlOxの厚さは、1.0 nmから1.2 nmに増加していた。これは、AlOx（1.0 nm）を形成した後の自然酸化が原因であると考えられる。
磁気抵抗効果素子ＭＴＪのトンネル接合については、接合面積を規定する部分はEB(electron beam)描画装置を用い、その他の部分はKrFステッパー装置を用いて、パターンの転写を行う。この後、Arイオンミリングを用いて接合分離を行うことでトンネル接合を形成する。
磁気抵抗効果素子ＭＴＪ上には、コンタクト層１６を介して上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが形成される。
コンタクト層１６は、Ta/Ruの積層から構成され、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、Ti(15 nm) / Al (300 nm) / Ti (15 nm)の積層から構成され、かつ、その上面及び側面が高透磁率磁性材料(NiFe)により覆われたヨーク構造を有している。
磁気抵抗効果素子ＭＴＪの磁気記録層に対しては、例えば、磁気記録層の長軸方向に磁場を印加しながら約280℃で約10時間のアニールを行うことにより一軸異方性を付与する。
このような試料について、磁化反転に必要とされるスピン注入電流の値を検証する。
まず、磁化容易軸方向の磁場Hxの値と磁化困難軸方向の磁場Hyの値とを決定し、これをアシスト磁場として磁気抵抗効果素子ＭＴＪに印加する。次に、磁気抵抗効果素子ＭＴＪにパルス電圧を印加し、スピン注入電流を流す。そして、このときの磁気抵抗効果素子ＭＴＪの抵抗値を直流４端子法により測定する。
以上のステップを繰り返し行い、スピン注入電流の経路とその値との関係をまとめたところ、下部電極１５の端子ａと上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの端子ｄとの間にパルス電圧を印加すると、磁化反転に必要とされるスピン注入電流の値は3.9 mAであるのに対し、下部電極１５の端子ａと上部ビット線ＢＬｕ／書き込みアシスト線ＡＬの端子ｃとの間にパルス電圧を印加すると、磁化反転に必要とされるスピン注入電流の値は3.4 mAであることが分かった。
これは、磁気抵抗効果素子ＭＴＪの磁気記録層にＳＡＦ構造を採用した場合であっても、スピン注入電流（アシスト電流）の経路を磁気抵抗効果素子ＭＴＪの位置で折り返す形にすれば、そうでない場合に比べてスピン注入電流の値を低減できることを意味する。
このように、スピン注入電流（アシスト電流）の経路に関しては、ＳＡＦ構造を採用した場合であっても、最小磁気抵抗効果素子ＭＴＪの近傍において、常に一方向のみに向かわせるよりも、磁気抵抗効果素子ＭＴＪの位置で折り返すほうがスピン注入電流を低減できる。
ところで、第４実施例では、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬがヨーク構造を有しているが、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬから発生する磁場が非選択セルに及ぼす影響を考慮すると、下部電極１５から磁気抵抗効果素子に対して印加される磁場を上部ビット線ＢＬｕ／書き込みアシスト線ＡＬから磁気抵抗効果素子に対して印加される磁場よりも大きくすることが好ましい。
これは、例えば、図１３に示す構造のように、下部電極１５のみをヨーク構造とすることで、選択された磁気抵抗効果素子のみに有効にアシスト磁場を印加できるためである。これにより、磁場アシストによるスピン注入電流の低減と共に、書き込みディスターブの問題も回避できる。
(5) 第５実施例
図２７乃至図２９は、第５実施例に関わるデバイス構造を示している。
下部電極１５は、Cuから構成され、かつ、その下面及び側面が高透磁率磁性材料(NiFe)により覆われたヨーク構造を有している。下部電極１５上には、磁気抵抗効果素子ＭＴＪが形成される。
磁気抵抗効果素子ＭＴＪの反強磁性層は、PtMn（20 nm）から構成される。磁気固着層は、Co90Fe10（5 nm）から構成される。トンネルバリア層は、AlOx（1.0 nm）から構成される。磁気記録層は、Co90Fe10(2.0 nm)から構成される。そして、コンタクト層は、Ta(150 nm) / アモルファスTiAl(10 nm)の積層から構成される。
これら材料は、例えば、スパッタ法により順次形成される。
トンネルバリア層については、正確には、スパッタ法により厚さ0.5 nmのAlを形成した後、そのままの位置(in-situ)で純酸素を用いて自然酸化するプロセスを２回繰り返すことでAlOx（1.0 nm）とする。
また、デバイス完成後に断面TEM(Transmission Electron Microscope)でAlOxの厚さを調べたところ、AlOxの厚さは、1.0 nmから1.2 nmに増加していた。これは、AlOx（1.0 nm）を形成した後の自然酸化が原因であると考えられる。
磁気抵抗効果素子ＭＴＪのトンネル接合については、接合面積を規定する部分はEB(electron beam)描画装置を用い、その他の部分はKrFステッパー装置を用いて、パターンの転写を行う。この後、Arイオンミリングを用いて接合分離を行うことでトンネル接合を形成する。
磁気抵抗効果素子ＭＴＪの平面形状は、図２８に示すような十字形、又は、図２９に示すようなビーンズ形（又はＣ形）にする。
磁気抵抗効果素子ＭＴＪ上には、コンタクト層１６を介して上部ビット線ＢＬｕ／書き込みアシスト線ＡＬが形成される。
コンタクト層１６は、Ta/Ruの積層から構成され、上部ビット線ＢＬｕ／書き込みアシスト線ＡＬは、Ti(15 nm) / Al (300 nm) / Ti (15 nm)の積層から構成され、かつ、その上面及び側面が高透磁率磁性材料(NiFe)により覆われたヨーク構造を有している。
磁気抵抗効果素子ＭＴＪの磁気記録層に対しては、例えば、磁気記録層の長軸方向に磁場を印加しながら約280℃で約10時間のアニールを行うことにより一軸異方性を付与する。
このような試料について、磁化反転に必要とされるスピン注入電流の値を検証したところ、第３実施例と同じ結果を得ることができた。つまり、下部電極１５と上部ビット線ＢＬｕ／書き込みアシスト線ＡＬとをヨーク構造とし、また、スピン注入電流（アシスト電流）を磁気抵抗効果素子ＭＴＪの位置で折り返すことにより、スピン注入電流の低減を図ることができる。
また、第５実施例によれば、磁気抵抗効果素子ＭＴＪの平面形状を十字形又はビーンズ形とすることにより、外部磁場に対する安定性及び熱擾乱耐性が向上する。
尚、磁気抵抗効果素子ＭＴＪの平面形状については、これ以外にも、平行四辺形、台形、十字形の変形であるＳ十字形、２つ以上のＣ形を組み合わせた形状などで同様の効果を確認できる。
また、磁気抵抗効果素子ＭＴＪの平面形状については、第５実施例以外の実施例についても、同様のことが言える。
３． その他
本発明の例によれば、新たなアーキテクチャと書き込み方法によりスピン注入電流の低減を実現できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の例の原理を説明する図。 本発明の例の原理を説明する図。 第１実施の形態の磁気ランダムアクセスメモリを示す回路図。 第１実施の形態のデバイス構造の第１例を示す断面図。 第１実施の形態のデバイス構造の第２例を示す断面図。 第２実施の形態の磁気ランダムアクセスメモリの第１例を示す回路図。 第２実施の形態の磁気ランダムアクセスメモリの第２例を示す回路図。 第２実施の形態のデバイス構造の第１例を示す断面図。 第２実施の形態のデバイス構造の第２例を示す断面図。 第３実施の形態の磁気ランダムアクセスメモリを示す回路図。 第３実施の形態のデバイス構造の第１例を示す断面図。 第３実施の形態のデバイス構造の第２例を示す断面図。 第３実施の形態のデバイス構造の第３例を示す断面図。 第３実施の形態のデバイス構造の第４例を示す断面図。 第４実施の形態の磁気ランダムアクセスメモリを示す回路図。 図１５のメモリセルのデバイス構造の例を示す断面図。 第４実施の形態の磁気ランダムアクセスメモリを示す回路図。 図１７のメモリセルのデバイス構造の例を示す断面図。 図１３のデバイス構造の変形例を示す断面図。 第５実施の形態のデバイス構造の例を示す断面図。 磁化反転プロセスのフローを示す図。 スピン注入電流とアシスト電流の供給／遮断タイミングを示す図。 第１実施例に関わるデバイス構造を示す断面図。 第２実施例に関わるデバイス構造を示す断面図。 第３実施例に関わるデバイス構造を示す断面図。 第４実施例に関わるデバイス構造を示す断面図。 第５実施例に関わるデバイス構造を示す断面図。 第５実施例に関わる磁気抵抗効果素子の平面形状を示す図。 第５実施例に関わる磁気抵抗効果素子の平面形状を示す図。
符号の説明
１０： メモリセルアレイ、 １１： 半導体基板、 １２： ソース・ドレイン拡散層、 １３，１４： 中間層、 １５，１５（ＡＬ）： 下部電極、 １６： コンタクト層、 ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４： ドライバ／シンカー、 Ｄ１，Ｄ２： ドライバ、 Ｓ１，Ｓ２： シンカー、 Ｐ１，・・・Ｐ７： ＰチャネルＭＯＳトランジスタ、 Ｎ１，・・・Ｎ７： ＮチャネルＭＯＳトランジスタ、 ＷＤ： ワード線ドライバ、 ＢＬｕ： 上部ビット線、 ＢＬｄ： 下部ビット線、 ＡＬ： 書き込みアシスト線、 Ｔｒ，ＣＳＷ： 選択スイッチ、 Ｓ／Ａ： センスアンプ。

Claims (22)

  1. スピン注入電流により発生させたスピン偏極電子を用いて磁気抵抗効果素子に対する書き込みを実行するスピン注入磁気ランダムアクセスメモリにおいて、前記書き込み時に、前記磁気抵抗効果素子に対して、前記磁気抵抗効果素子の磁化困難軸方向の磁場を印加する手段を具備することを特徴とするスピン注入磁気ランダムアクセスメモリ。
  2. 前記手段は、前記磁場を発生させるアシスト電流の経路となる書き込みアシスト線と、前記アシスト電流の発生／遮断を制御するドライバ／シンカーとを備えることを特徴とする請求項１に記載のスピン注入磁気ランダムアクセスメモリ。
  3. 前記書き込みアシスト線は、前記スピン注入電流の経路となるビット線とは異なることを特徴とする請求項２に記載のスピン注入磁気ランダムアクセスメモリ。
  4. 前記書き込みアシスト線は、前記スピン注入電流の経路となるビット線としても機能することを特徴とする請求項２に記載のスピン注入磁気ランダムアクセスメモリ。
  5. 前記手段は、前記磁場を発生させるアシスト電流の経路となる書き込みアシスト線を備え、前記書き込みアシスト線は、前記スピン注入電流の経路となるビット線としても機能することを特徴とする請求項１に記載のスピン注入磁気ランダムアクセスメモリ。
  6. 前記アシスト電流は、前記スピン注入電流とは異なることを特徴とする請求項５に記載のスピン注入磁気ランダムアクセスメモリ。
  7. 前記スピン注入電流は、前記アシスト電流として使用され、前記磁気抵抗効果素子の位置で折り返されることを特徴とする請求項５に記載のスピン注入磁気ランダムアクセスメモリ。
  8. 前記磁気抵抗効果素子は、ヨーク構造を有する下部電極上に配置され、前記下部電極から前記磁気抵抗効果素子に対して印加される磁場は、前記書き込みアシスト線から前記磁気抵抗効果素子に対して印加される磁場よりも大きいことを特徴とする請求項７に記載のスピン注入磁気ランダムアクセスメモリ。
  9. 前記アシスト電流の遮断は、前記スピン注入電流の遮断よりも早いタイミングで行うことを特徴とする請求項２乃至８のいずれか１項に記載のスピン注入磁気ランダムアクセスメモリ。
  10. 前記手段は、永久磁石として機能する書き込みアシスト線を備えることを特徴とする請求項１に記載のスピン注入磁気ランダムアクセスメモリ。
  11. 前記書き込みアシスト線は、前記スピン注入電流の経路となるビット線とは異なることを特徴とする請求項１０に記載のスピン注入磁気ランダムアクセスメモリ。
  12. 前記書き込みアシスト線は、前記スピン注入電流の経路となるビット線としても機能することを特徴とする請求項１０に記載のスピン注入磁気ランダムアクセスメモリ。
  13. 前記書き込みアシスト線は、前記磁気抵抗効果素子の下部電極としても機能することを特徴とする請求項１０に記載のスピン注入磁気ランダムアクセスメモリ。
  14. 前記書き込みアシスト線は、ヨーク構造を有していることを特徴とする請求項２乃至１３のいずれか１項に記載のスピン注入磁気ランダムアクセスメモリ。
  15. 前記磁場の向きは、書き込みデータの値によらず同じであることを特徴とする請求項１乃至１４のいずれか１項に記載のスピン注入磁気ランダムアクセスメモリ。
  16. 前記磁場の向きは、書き込みデータの値に応じて変化することを特徴とする請求項１乃至１４のいずれか１項に記載のスピン注入磁気ランダムアクセスメモリ。
  17. 前記磁気抵抗効果素子の平面形状は、十字形又はビーンズ形を有していることを特徴とする請求項１乃至１６のいずれか１項に記載のスピン注入磁気ランダムアクセスメモリ。
  18. 前記磁気抵抗効果素子の直下又は直上にアモルファス金属又は微結晶金属からなる中間層が配置されることを特徴とする請求項１乃至１７のいずれか１項に記載のスピン注入磁気ランダムアクセスメモリ。
  19. 前記アモルファス金属又は前記微結晶金属は、Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, Wのグループから選択される少なくとも１元素とPt, Pd, Ru, Rh, Ir, Os, Re, Au, Alのグループから選択される少なくとも１元素とを含む合金、Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, Wのグループから選択される少なくとも１元素とFe, Ni, Cr, Cuのグループから選択される少なくとも１元素とを含む合金、又は、Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu のグループから選択される少なくとも１元素とPt, Pd, Ru, Rh, Ir, Os, Re, Au, Al のグループから選択される少なくとも１元素とを含む合金から選択される１つであることを特徴とする請求項１８に記載のスピン注入磁気ランダムアクセスメモリ。
  20. 前記磁気抵抗効果素子の直下又は直上に、Indium-Titan-Oxide、 Indium-Zinc-Oxide、Al-Oxide、又は、Al-Nitrideからなる中間層が配置されることを特徴とする請求項１乃至１７のいずれか１項に記載のスピン注入磁気ランダムアクセスメモリ。
  21. スピン注入電流を磁気抵抗効果素子に流し、前記磁気抵抗効果素子に対する書き込みを実行している間、前記磁気抵抗効果素子に対して、前記磁気抵抗効果素子の磁化困難軸方向の磁場を印加することを特徴とする書き込み方法。
  22. 前記磁場を発生させるためのアシスト電流を前記スピン注入電流よりも先に遮断することを特徴とする請求項２１に記載の書き込み方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173597A (ja) * 2005-12-22 2007-07-05 Tdk Corp 磁気メモリ
JP2007300078A (ja) * 2006-05-04 2007-11-15 Hitachi Ltd 磁気メモリ素子
JP2007310949A (ja) * 2006-05-18 2007-11-29 Hitachi Ltd 半導体装置
JP2009026354A (ja) * 2007-07-17 2009-02-05 Institute Of Physical & Chemical Research 磁化状態制御装置および磁気情報記録装置
JP2009152259A (ja) * 2007-12-19 2009-07-09 Hitachi Ltd スピントルク磁気メモリ及びそのオフセット磁界補正方法
WO2011108359A1 (ja) * 2010-03-05 2011-09-09 株式会社日立製作所 磁気メモリセル及び磁気ランダムアクセスメモリ
JP2012209573A (ja) * 2012-06-26 2012-10-25 Hitachi Ltd 磁気メモリセル及びランダムアクセスメモリ
US8509004B2 (en) 2009-11-24 2013-08-13 Samsung Electronics Co., Ltd. Nonvolatile logic circuit, integrated circuit including the nonvolatile logic circuit, and method of operating the integrated circuit
JP2017535907A (ja) * 2014-09-26 2017-11-30 インテル・コーポレーション 磁界支援式メモリの動作

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5193419B2 (ja) 2005-10-28 2013-05-08 株式会社東芝 スピン注入磁気ランダムアクセスメモリとその書き込み方法
JP4277870B2 (ja) * 2006-04-17 2009-06-10 ソニー株式会社 記憶素子及びメモリ
JP4444257B2 (ja) * 2006-09-08 2010-03-31 株式会社東芝 スピンｆｅｔ
JP2007317733A (ja) * 2006-05-23 2007-12-06 Sony Corp メモリ
US7672085B2 (en) * 2007-01-24 2010-03-02 Tdk Corporation CPP type magneto-resistive effect device having a semiconductor oxide spacer layer and magnetic disk system
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
US8004880B2 (en) 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
US7848138B2 (en) * 2007-06-01 2010-12-07 Intel Corporation Biasing a phase change memory device
US7826258B2 (en) * 2008-03-24 2010-11-02 Carnegie Mellon University Crossbar diode-switched magnetoresistive random access memory system
US7804710B2 (en) * 2008-03-31 2010-09-28 International Business Machines Corporation Multi-layer magnetic random access memory using spin-torque magnetic tunnel junctions and method for write state of the multi-layer magnetic random access memory
US7760542B2 (en) 2008-04-21 2010-07-20 Seagate Technology Llc Spin-torque memory with unidirectional write scheme
US8233319B2 (en) 2008-07-18 2012-07-31 Seagate Technology Llc Unipolar spin-transfer switching memory unit
DE112010000015B4 (de) * 2008-07-29 2021-07-22 Micron Technology, Inc. Umkehren einer Potentialpolarität zum Auslesen von Phasenwechselzellen, um eine Wiederherstellungsverzögerung nach einer Programmierung zu verkürzen
US8259509B2 (en) * 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
US7933146B2 (en) * 2008-10-08 2011-04-26 Seagate Technology Llc Electronic devices utilizing spin torque transfer to flip magnetic orientation
US7933137B2 (en) * 2008-10-08 2011-04-26 Seagate Teachnology Llc Magnetic random access memory (MRAM) utilizing magnetic flip-flop structures
TWI453744B (zh) * 2008-10-09 2014-09-21 Micron Technology Inc 反轉極性以讀取相變單元致使縮短程式化後之延遲
US7940592B2 (en) * 2008-12-02 2011-05-10 Seagate Technology Llc Spin-torque bit cell with unpinned reference layer and unidirectional write current
JP4908540B2 (ja) 2009-03-25 2012-04-04 株式会社東芝 スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
US8422287B2 (en) 2010-09-09 2013-04-16 Magic Technologies, Inc. Pulse field assisted spin momentum transfer MRAM design
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
US8358154B2 (en) * 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8358149B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8427199B2 (en) 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
FR2973149B1 (fr) * 2011-03-24 2021-12-10 Univ Paris Sud 11 Architecture de memoire logique, notamment pour mram ou pcram ou rram.
SG185894A1 (en) * 2011-05-23 2012-12-28 Agency Science Tech & Res A current writing circuit for a resistive memory cell arrangement
US8427197B2 (en) 2011-06-15 2013-04-23 Honeywell International Inc. Configurable reference circuit for logic gates
JP2013089662A (ja) * 2011-10-14 2013-05-13 Renesas Electronics Corp 半導体装置
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
US9087535B2 (en) * 2013-10-31 2015-07-21 Seagate Technology Llc Spin transport sensor
US9495627B1 (en) * 2015-12-15 2016-11-15 International Business Machines Corporation Magnetic tunnel junction based chip identification
US10109331B2 (en) 2016-03-01 2018-10-23 Toshiba Memory Corporation Magnetic storage device with a wiring having a ferromagnetic layer
US10593866B2 (en) * 2018-06-27 2020-03-17 Globalfoundries Singapore Pte. Ltd. Magnetic field assisted MRAM structures, integrated circuits, and methods for fabricating the same
JP7005452B2 (ja) * 2018-07-30 2022-01-21 株式会社東芝 磁気記憶装置

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09115113A (ja) * 1993-09-09 1997-05-02 Toshiba Corp 磁気抵抗効果ヘッド
JP2001156357A (ja) * 1999-09-16 2001-06-08 Toshiba Corp 磁気抵抗効果素子および磁気記録素子
JP2003318367A (ja) * 2002-04-22 2003-11-07 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004128067A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP2004193595A (ja) * 2002-11-26 2004-07-08 Toshiba Corp 磁気セル及び磁気メモリ
JP2005050907A (ja) * 2003-07-30 2005-02-24 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP2005109013A (ja) * 2003-09-29 2005-04-21 Toshiba Corp 磁気セル及び磁気メモリ
JP2005116888A (ja) * 2003-10-09 2005-04-28 Toshiba Corp 磁気メモリ
JP2005150303A (ja) * 2003-11-13 2005-06-09 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP2006054046A (ja) * 2004-08-12 2006-02-23 Samsung Electronics Co Ltd スピン注入を用いて磁気ラム素子を駆動させる方法、及び磁気ラム素子
JP2006210711A (ja) * 2005-01-28 2006-08-10 Toshiba Corp スピン注入磁気ランダムアクセスメモリ
JP2007087524A (ja) * 2005-09-22 2007-04-05 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007525840A (ja) * 2004-02-23 2007-09-06 セントレ ナショナル ドゥ ラ レシェルシェ サイエンティフィーク 熱アシスト方式で書き込まれ、磁気トンネル接合を有する磁気メモリ、及びその書き込み方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130814A (en) 1998-07-28 2000-10-10 International Business Machines Corporation Current-induced magnetic switching device and memory including the same
US6611405B1 (en) 1999-09-16 2003-08-26 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic memory device
US7035138B2 (en) * 2000-09-27 2006-04-25 Canon Kabushiki Kaisha Magnetic random access memory having perpendicular magnetic films switched by magnetic fields from a plurality of directions
US6958927B1 (en) * 2002-10-09 2005-10-25 Grandis Inc. Magnetic element utilizing spin-transfer and half-metals and an MRAM device using the magnetic element
US7006375B2 (en) 2003-06-06 2006-02-28 Seagate Technology Llc Hybrid write mechanism for high speed and high density magnetic random access memory
US7602000B2 (en) * 2003-11-19 2009-10-13 International Business Machines Corporation Spin-current switched magnetic memory element suitable for circuit integration and method of fabricating the memory element
JP4012196B2 (ja) * 2004-12-22 2007-11-21 株式会社東芝 磁気ランダムアクセスメモリのデータ書き込み方法
JP4528660B2 (ja) 2005-03-31 2010-08-18 株式会社東芝 スピン注入ｆｅｔ
JP5193419B2 (ja) 2005-10-28 2013-05-08 株式会社東芝 スピン注入磁気ランダムアクセスメモリとその書き込み方法
JP4444257B2 (ja) 2006-09-08 2010-03-31 株式会社東芝 スピンｆｅｔ

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09115113A (ja) * 1993-09-09 1997-05-02 Toshiba Corp 磁気抵抗効果ヘッド
JP2001156357A (ja) * 1999-09-16 2001-06-08 Toshiba Corp 磁気抵抗効果素子および磁気記録素子
JP2003318367A (ja) * 2002-04-22 2003-11-07 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004128067A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP2004193595A (ja) * 2002-11-26 2004-07-08 Toshiba Corp 磁気セル及び磁気メモリ
JP2005050907A (ja) * 2003-07-30 2005-02-24 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP2005109013A (ja) * 2003-09-29 2005-04-21 Toshiba Corp 磁気セル及び磁気メモリ
JP2005116888A (ja) * 2003-10-09 2005-04-28 Toshiba Corp 磁気メモリ
JP2005150303A (ja) * 2003-11-13 2005-06-09 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP2007525840A (ja) * 2004-02-23 2007-09-06 セントレ ナショナル ドゥ ラ レシェルシェ サイエンティフィーク 熱アシスト方式で書き込まれ、磁気トンネル接合を有する磁気メモリ、及びその書き込み方法
JP2006054046A (ja) * 2004-08-12 2006-02-23 Samsung Electronics Co Ltd スピン注入を用いて磁気ラム素子を駆動させる方法、及び磁気ラム素子
JP2006210711A (ja) * 2005-01-28 2006-08-10 Toshiba Corp スピン注入磁気ランダムアクセスメモリ
JP2007087524A (ja) * 2005-09-22 2007-04-05 Renesas Technology Corp 不揮発性半導体記憶装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173597A (ja) * 2005-12-22 2007-07-05 Tdk Corp 磁気メモリ
JP2007300078A (ja) * 2006-05-04 2007-11-15 Hitachi Ltd 磁気メモリ素子
JP2007310949A (ja) * 2006-05-18 2007-11-29 Hitachi Ltd 半導体装置
JP2009026354A (ja) * 2007-07-17 2009-02-05 Institute Of Physical & Chemical Research 磁化状態制御装置および磁気情報記録装置
JP2009152259A (ja) * 2007-12-19 2009-07-09 Hitachi Ltd スピントルク磁気メモリ及びそのオフセット磁界補正方法
US8509004B2 (en) 2009-11-24 2013-08-13 Samsung Electronics Co., Ltd. Nonvolatile logic circuit, integrated circuit including the nonvolatile logic circuit, and method of operating the integrated circuit
WO2011108359A1 (ja) * 2010-03-05 2011-09-09 株式会社日立製作所 磁気メモリセル及び磁気ランダムアクセスメモリ
JP5461683B2 (ja) * 2010-03-05 2014-04-02 株式会社日立製作所 磁気メモリセル及び磁気ランダムアクセスメモリ
US8837209B2 (en) 2010-03-05 2014-09-16 Hitachi, Ltd. Magnetic memory cell and magnetic random access memory
JP2012209573A (ja) * 2012-06-26 2012-10-25 Hitachi Ltd 磁気メモリセル及びランダムアクセスメモリ
JP2017535907A (ja) * 2014-09-26 2017-11-30 インテル・コーポレーション 磁界支援式メモリの動作

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