CN109148507B - 用于具有平面存储器单元的三维存储器的垂直选择器 - Google Patents

用于具有平面存储器单元的三维存储器的垂直选择器 Download PDF

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Abstract

公开了用于非易失性存储器的设备、系统和方法。平面非易失性存储器单元的多个层形成三维存储器阵列。多个字线耦接到平面非易失性存储单元。字线可以跨越存储器单元的层水平延伸。多个选择器列耦接到平面非易失性存储单元。选择器列垂直延伸通过存储器单元的层，并且可以包含由同心的一个或多个选择性层围绕的中心导体。一个或多个选择性层可以响应于电压满足阈值而允许电流通过字线与中心导体之间的单元。

Description

用于具有平面存储器单元的三维存储器的垂直选择器
技术领域
在各种实施例中，本公开涉及非易失性存储器，并且更特别地涉及用于非易失性存储器的选择器。
背景技术
各种类型的存储器装置将数据储存在二维或三维存储器单元阵列中。存储器单元的物理和/或电气性质可以更改以写入数据并被感测以读取数据。例如，在字线耦接到单元的行并且位线耦接到单元列的二维阵列中，从单元读取数据可以涉及将读取电压施加到字线，并且在位线上感测电流或电压，以确定单元的状态。然而，位线电压或电流也可以受到通过阵列中其他单元的“潜行电流”的影响。潜行电流可以在写入操作期间干扰邻近单元中的数据，降低读取操作的可靠性并增加存储器装置的整体功率消耗(和发热)。因此，某些存储器装置可以包含限制通过未选单元的泄漏电流的开关或选择部件，诸如晶体管、齐纳二极管等。然而，对于三维阵列，为存储器单元的多个层提供选择部件会显着增加制造的时间和成本。
发明内容
提出了一种用于非易失性存储器(non-volatile memory)的设备。在一个实施例中，平面非易失性存储器单元的多个层形成三维存储器阵列。在某个实施例中，多个字线耦接到平面非易失性存储单元。在其它实施例中，字线跨越存储器单元的层水平延伸。在一个实施例中，多个选择器列耦接到平面非易失性存储单元。在某个实施例中，选择器列垂直延伸穿过存储器单元的层。在其它实施例中，选择器列包含由同心的一个或多个选择性层围绕的中心导体。在某些实施例中，一个或多个选择性层可以响应于电压满足阈值而允许电流通过字线与中心导体之间的单元。
提出了一种用于非易失性存储器的系统。在一个实施例中，系统包含非易失性存储器元件。在一个实施例中，非易失性存储器元件包含多层平面磁隧道结(planarmagnetic tunnel junctions)。在其它实施例中，磁隧道结可以是三维非易失性存储器阵列的存储器单元。在某个实施例中，非易失性存储器元件包含耦接到存储器单元的多个字线。在其它实施例中，字线跨越磁隧道结的层水平延伸。在一个实施例中，非易失性存储器元件包含耦接到存储器单元的多个选择器柱。在某个实施例中，选择器柱穿过磁隧道结的层垂直延伸。在其它实施例中，选择器柱包含垂直金属连接件以及一个或多个垂直选择性层。在某些实施例中，一个或多个选择性层可以响应于电压未能满足阈值而限制电流通过字线与垂直金属连接件之间的单元。在一个实施例中，非易失性存储器元件包含耦接到选择器柱的多个位线。在其它实施例中，非易失性存储器元件包含通过控制字线和位线电压来进行读取操作和写入操作的控制器。
在另一个实施例中，一种设备包含用于将数据储存在平面磁阻存储器单元的三维阵列中的器件。在某个实施例中，设备包含用于将字线电压耦接到存储器单元的器件。在其它实施例中，设备包含用于选择性地允许电流穿过存储器单元的器件。在某些实施例中，用于选择性地允许电流的器件可以通过用于储存数据的器件的多个层垂直延伸。
附图说明
下面参考附图中图示的具体实施例来包含更特定的描述。应理解，这些附图仅描绘了本公开的某些实施例，并且因此不被认为是对其范围的限制，通过使用附图利用附加特征和细节来描述和解释本公开，其中：
图1是包括三维存储器的系统的一个实施例的示意性框图；
图2是图示三维存储器裸芯的一个实施例的示意性框图；
图3是图示三维存储器阵列的一个实施例的透视图；
图4是图示三维存储器阵列的另一实施例的透视图；
图5是图示一个实施例中的平面非易失性存储单元和选择器列的横截面视图；
图6是图示三维存储器阵列的一个实施例的顶视图；
图7是图示三维存储器阵列的另一个实施例的顶视图；
图8是图示三维存储器阵列的另一个实施例的顶视图；以及
图9是图示用于制作三维存储器阵列的方法的一个实施例的示意性流程图。
具体实施方式
本公开的各方面可以体现为设备、系统、方法或计算机程序产品。因此，本公开的各方面可以采取整体硬件实施例、整体软件实施例(包含固件、驻留软件、微代码等)或组合软件和硬件方面的实施例的形式，其在本文中通常都可以称为“电路”、“模块”、“设备”或“系统”。此外，本公开的各方面可以采取计算机程序产品的形式，该计算机程序产品体现在储存计算机可读和/或可执行程序代码的一个或多个非暂时性计算机可读储存介质中。
本规范中描述的许多功能单位已被标记为模块，以便更加特别强调它们的实现独立性。例如，模块可以实现为包括定制VLSI电路或门阵列的硬件电路，诸如逻辑芯片、晶体管或其他分立部件的现成半导体。模块也可以在诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑装置等的可编程硬件装置中实现。
模块还可以至少部分地以软件实现以供各种类型的处理器执行。例如，可执行代码的可识别模块可以包括计算机指令的一个或多个物理或逻辑块，其可以例如被组织为对象、进程或函数。尽管如此，可识别模块的可执行文件不需要在物理上位于一起，而是可以包括储存在不同位置的不同指令，当这些指令在逻辑上连接在一起时构成模块并实现模块的所述目的。
事实上，可执行代码的模块可以包含单个指令或许多指令，并且甚至可以分布在数个不同的代码段上、在不同的程序中、跨越数个存储器装置等。在软件中实现模块或模块的部分的情况下，软件部分可以储存在一个或多个计算机可读和/或可执行储存介质上。可以利用一个或多个计算机可读储存介质的任何组合。例如，计算机可读储存介质可以包含(但不限于)电子的、磁的、光学的、电磁的、红外的或半导体的系统、设备或装置，或前述的任何适合的组合，但不包含传播信号。在本文档的上下文中，计算机可读和/或可执行储存介质可以是可以含有或储存程序的任何有形和/或非暂时性介质，该程序可以由指令执行系统、设备、处理器或装置使用或与其结合使用。
用于实行本公开的各方面的操作的计算机程序代码可以以一种或多种编程语言的任何组合来编写，该编程语言包含面向对象的编程语言(诸如Python、Java、Smalltalk、C++、C#、Objective C等)，常规过程编程语言(诸如“C”编程语言、脚本编程语言和/或其他类似编程语言)。程序代码可以部分地或整体地在用户的计算机上和/或通过数据网络等在远程计算机或服务器上中的一个或多个上执行。
如本文所使用的部件包含有形的物理非暂时性装置。例如，部件可以被实现为包括定制VLSI电路、门阵列或其他集成电路的硬件逻辑电路，诸如逻辑芯、晶体管或其他分立装置的现成半导体，和/或其他机械或电气装置。部件也可以在诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑装置等的可编程硬件装置中实现。部件可以包括通过印刷电路板(PCB)的电线等与一个或多个其他部件电通信的一个或多个硅集成电路装置(例如，芯片、裸芯、裸芯平面、封装)或其他分立电气装置。在某些实施例中，本文描述的模块中的每个可以可选地由部件体现或实现为部件。
如本文所使用的电路包括一个或多个电气和/或电子部件的集合，其提供用于电流的一个或多个通路。在某些实施例中，电路可以包含用于电流的返回通路，以使得该电路是闭环。然而，在另一个实施例中，不包含用于电流的返回通路的部件的集合可以称为电路(例如开环)。例如，无论集成电路是否接地(作为电流的返回通路)，集成电路都可以被称为电路。在各种实施例中，电路可以包含集成电路的一部分、集成电路、集成电路的集合、具有或不具有集成电路装置的非集成电气和/或电子部件的集合等。在一个实施例中，电路可以包含定制的VLSI电路、门阵列、逻辑电路或其他集成电路，诸如逻辑芯片、晶体管或其他分立装置的现成半导体，和/或其他机械或电气装置。电路还可以实现为诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑装置等的可编程硬件装置(诸如，作为固件、网表等)中的合成电路。电路可以包括通过印刷电路板(PCB)的电线等与一个或多个其他部件电通信的一个或多个硅集成电路装置(例如，芯片、裸芯、裸芯平面、封装)或其他分立电气装置。在某些实施例中，本文描述的模块中的每个可以由电路体现或实现为电路。
贯穿本说明书对“一个实施例”、“实施例”或类似语言的引用意指结合该实施例描述的特定特征、结构或特性被包含在本公开的至少一个实施例中。因此，在整个说明书中出现的短语“在一个实施例中”、“在实施例中”以及类似的语言可以但未必都指代相同的实施例，但是意指“一个或多个但不是全部的实施例”除非另有明确说明。除非另有明确说明，否则术语“包含”、“包括”、“具有”及其变化意味着“包含但不限于”。列举的项目列表并不隐含着项目中任何或全部是互相排斥和/或互相包含的，除非另有明确说明。除非另有明确说明，否则术语“一(a)”、“一(an)”和“该”也指代“一个或多个”。
以下参考根据本公开的实施例的方法、设备、系统和计算机程序产品的示意性流程图和/或示意性框图来描述本公开的各方面。应该理解，可以通过计算机程序指令来实现示意性流程图和/或示意性框图中的每个框以及示意性流程图和/或示意性框图中的框的组合。这些计算机程序指令可以被提供给计算机或其他可编程数据处理设备的处理器以生产机器，使得经由处理器或其他可编程数据处理设备执行的指令创建用于实现功能的器件，和/或在示意性流程图和/或示意性框图的一个或多个框中指定的动作。
还应该注意的是，在一些替代实施方式中，框中提到的功能可以不按照图中提到的顺序发生。例如，取决于所涉及的功能，连续示出的两个框实际上可以基本上同时执行，或者框有时可以以相反的顺序执行。其他步骤和方法可以设想为在功能、逻辑或效果上等同于所图示的图的一个或多个框或其部分。尽管在流程图和/或框图中可以采用各种箭头类型和线型，但是它们被理解为不限制相应实施例的范围。例如，箭头可以指示所描绘的实施例的枚举步骤之间的未指定持续时间的等待或监控时段。
在以下详细描述中，参考形成其一部分的附图。前述的概述仅仅是说明性的，并不旨在以任何方式进行限制。除了如上所述的说明性方面、实施例和特征之外，通过参考附图和以下详细描述，进一步的方面、实施例和特征将变得显而易见。每个图中的元件的描述可以指代前面的图的元件。相同的数字可以指代图中的相同元件，包括相同元件的替代实施例。
图1描绘了包括三维存储器150的系统100。在所描绘的实施例中，系统包含计算装置110。在各种实施例中，计算装置110可以指代能够通过在电子数据上进行算术或逻辑操作来计算的任何电子装置。例如，计算装置110可以是服务器、工作站、台式计算机、膝上型计算机、平板电脑、智能手机、用于另一电子装置的控制系统、网络附加储存器装置、存储区域网络上的块装置、路由器、网络交换机等。在某些实施例中，计算装置110可以包含储存计算机可读指令的非暂时性计算机可读储存介质，该计算机可读指令配置为使计算装置110进行本文公开的方法中的一个或多个方法的步骤。
在所描绘的实施例中，计算装置110包含处理器115、存储器130以及储存器140。在各种实施例中，处理器115可以指代实行由计算装置进行的算术或逻辑操作的任何电子元件。例如，在一个实施例中，处理器115可以是执行储存的程序代码的通用处理器。在另一个实施例中，处理器115可以是对由存储器130和/或储存器140储存的数据进行操作的现场可编程门阵列(FPGA)、专用集成电路(ASIC)等。在某个实施例中，处理器115可以是用于储存器装置(例如，在储存器区域网络上)、网络装置等的控制器。
在所描绘的实施例中，处理器115包含高速缓存120。在各种实施例中，高速缓存120可以储存由处理器115使用的数据。在某些实施例中，高速缓存120可以比存储器130更小并更快，并且可以复制存储器130的常用位置中的数据等。在某些实施例中，处理器115可以包含多个高速缓存120。在各种实施例中，高速缓存120可以包含用于储存数据的一种或多种类型的存储器介质，诸如静态随机存取存储器(SRAM)122、三维存储器150等。例如，在一个实施例中，高速缓存120可以包含SRAM 122。在另一个实施例中，高速缓存120可以包含三维存储器150。在某个实施例中，高速缓存120可以包含SRAM 122、三维存储器150和/或其他存储器介质类型的组合。
在一个实施例中，存储器130通过存储器总线135耦接到处理器115。在某些实施例中，存储器130可以储存由处理器115可直接寻址的数据。在各种实施例中，存储器130可以包含用于储存数据的一种或多种类型的存储器介质，诸如动态随机存取存储器(DRAM)132、三维存储器150等。例如，在一个实施例中，存储器130可以包含DRAM 132。在另一个实施例中，存储器130可以包含三维存储器150。在某个实施例中，存储器130可以包含DRAM 132、三维存储器150和/或其他存储器介质类型的组合。
在一个实施例中，储存器140通过储存器总线145耦接到处理器115。在某些实施例中，储存总线145可以是计算装置110的外围总线，诸如外围部件互连快速(PCI Express或PCIe)总线、串行高级技术附件(SATA)总线、并行高级技术附件(PATA)总线、小型计算机系统接口(SCSI)总线、FireWire总线、光纤通道连接、通用串行总线(USB)、PCIe高级开关(PCIe-AS)总线等。在各种实施例中，储存器140可以储存由处理器115无法直接寻址的数据，但是该数据可以经由一个或多个储存器控制器存取。在某些实施例中，储存器140可以比存储器130更大。在各种实施例中，储存器140可以包含用于储存数据的一种或多种类型的储存器介质，诸如硬盘驱动器、NAND闪存存储器142、三维存储器150等。例如，在一个实施例中，储存器140可以包含NAND闪存存储器142。在另一个实施例中，储存器140可以包含三维存储器150。在某个实施例中，储存器140可以包含NAND闪存存储器142、三维存储器150和/或其他储存器介质类型的组合。
在各种实施例中，在高速缓存120、存储器130、储存器140和/或储存数据的另一个部件中，三维存储器150可以用来储存数据。例如，在所描绘的实施例中，计算装置110在高速缓存120、存储器130以及储存器140中包含三维存储器150。在另一个实施例中，计算装置110对于存储器130可以使用三维存储器150，并且对于高速缓存120或储存器140可以使用其他类型的存储器或储存器介质。相反，在另一个实施例中，计算装置110对于储存器140可以使用三维存储器150，并且对于高速缓存120或存储器130可以使用其他类型的存储器介质。此外，如果存储器130是非易失性的，计算装置110的一些类型可以包含存储器130而没有储存器140(例如，在微控制器中)，对于专用处理器115可以包含存储器130而没有高速缓存120，等等。鉴于本公开内容，高速缓存120、存储器130和/或储存器140的各种组合以及对于高速缓存120、存储器130、储存器140和/或其他应用的三维存储器150的使用将是清楚的。
在各种实施例中，三维存储器150可以包含一个或多个芯片、封装、裸芯或其他集成电路装置，以构成设置在一个或多个印刷电路板、储存器外壳和/或其他机械和/或电气支撑结构上的具有存储器单元的多层的三维存储器阵列。例如，一个或多个双列直插式内存模块(DIMM)、一个或多个扩展卡和/或子卡、固态驱动器(SSD)或其他储存器装置，和/或另一个存储器和/或储存器形式因素可以包括三维存储器150。三维存储器150可以与计算装置110的主板集成和/或安装在计算装置110的主板上，安装在计算装置110的端口和/或插槽中，安装在网络上的不同计算装置110和/或专用储存器器具上，通过外部总线与计算装置110通信等。
在各种实施例中，三维存储器150可以包含一个或多个存储器裸芯。在三维存储器阵列中存储器裸芯可以包含存储器单元的多个层。在各种实施例中，三维存储器可包含磁阻RAM(MRAM)、相变存储器(PCM)、电阻RAM(ReRAM)、NOR闪存存储器、NAND闪存存储器、硅-氧化物-氮化物-氧化物-硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)存储器等。鉴于本公开内容，用于计算装置110的各种类型的三维存储器150将是清楚的。
在某些实施例中，三维存储器150主要包含用于形成三维存储器阵列多个平面存储器单元、跨越该层水平延伸(例如，面内)的多个字线，以及穿过该多个层垂直延伸的多个选择器列或柱。在其它实施例中，选择器列或柱可以耦接到存储器单元，并且可以包含由同心的一个或多个选择性层围绕的中心导体。在各种实施例中，一个或多个选择性层可以响应于电压满足阈值而允许电流通过字线与中心导体之间的单元。在某些实施例中，延伸穿过平面存储器单元的多个层的选择器列或柱可以通过限制通过其他单元的泄漏电流而促进读取或写入单独的存储器单元。此外，在其它实施例中，与在与存储器单元层交替的单独层中形成选择器装置相比，形成延伸穿过多个层的选择器柱或柱可以简化制造。下面关于图2至图9进一步详细描述包含选择器列或柱的三维存储器150。
图2描绘了三维存储器裸芯150的一个实施例。三维存储器裸芯150可以基本类似于参考图1所述描述的三维存储器150。在所描绘的实施例中，三维存储器裸芯150包含含有存储器单元的多个层的三维存储器阵列200、行/层电路202、列电路204和裸芯控制器206。
在各种实施例中，三维存储器裸芯150可以指代集成电路，该集成电路包含用于数据储存的存储器单元的核心阵列200和用于与阵列200通信的外围部件(例如，行/层电路202、列电路204和/或裸芯控制器206)的两者。在某些实施例中，一个或多个三维存储器裸芯150可以包含在存储器模块、储存器装置等中。
在所描绘的实施例中，三维存储器阵列200包含多个平面存储器单元。在一个实施例中，阵列200可以包含存储器单元的多个平面和/或层。在各种实施例中，阵列200可以经由行/层电路202按层和/或层内的行(例如，通过控制字线、选择线等)并且经由列电路204按列(例如，通过控制位线)寻址。
在某些实施例中，裸芯控制器206与行/层电路202和列电路204协作以在阵列200上进行存储器操作。在各种实施例中，裸芯控制器206可以包含诸如功率控制电路、地址解码器、状态机等的部件，功率控制电路在存储器操作期间控制供应给行/层电路202和列电路204的功率和电压，地址解码器将接收的地址转换为由行/层电路202和列电路204使用的硬件地址，状态机实现并控制存储器操作。裸芯控制器206可以经由线208与计算装置110、处理器115、总线控制器、储存器装置控制器、存储器模块控制器等通信，以接收命令和地址信息、传送数据等。
图3和图4描绘了在写入(图3)和读取(图4)操作器件三维存储器阵列300的一个实施例。在某些实施例中，三维存储器阵列300可以基本类似于参考图2所述描述的三维存储器阵列200。在所描绘的实施例中，三维阵列300包含选择器列302、存储器单元318的层308、字线310、选择线312、选择晶体管314和位线316。
在各种实施例中，由存储器单元318的多个层308形成三维存储器阵列300。在各种实施例中，存储器单元318可以是具有可改变以储存数据的物理性质的任何部件。例如，用于NAND存储器的存储器单元318可以是浮置栅极晶体管，对于该浮置栅极晶体管其阈值电压(对应于浮置栅极上储存的电荷的量)可以被改变以储存数据。类似地，用于磁阻存储器的存储器单元318可以是磁隧道结，对于该磁隧道结其电阻(对应于两个磁层是平行还是反平行状态)可以被改变以储存数据。鉴于本公开内容，用于各种类型的非易失性存储器(诸如ReRAM、PCM、MRAM、NAND等)的各种类型的存储器单元318将是清楚的。
在某些实施例中，存储器单元318可以是平面非易失性存储器单元318。如本文所使用的，“平面”存储器单元318可以指代使用平行于基底的一个或多个基本平坦的层来储存数据的任何存储器单元318。例如，对于基于俘获在浮置栅极中的电荷来储存数据的NAND存储器，平面存储器单元318可以包含平坦的水平浮置栅极或电荷俘获区域。相反，基于垂直或高纵横比结构的存储器单元(诸如穿过多个水平层形成的存储器孔或FinFET)将不是平面存储器单元318。
在所描绘的实施例中，平面存储器单元318是磁隧道结。磁隧道结(MTJ)可以包含“固定”和“自由”磁层，其中自由层的磁矩可以被切换成与固定层的磁矩平行或反平行。薄的电介质或势垒层可以分开固定层和自由层，并且由于量子隧穿，电流可以流过势垒层。平行状态和反平行状态之间的电阻差异允许储存数据。例如，低电阻可以对应于二进制“1”并且高电阻可以对应于二进制“0”。替代地，低电阻可以对应于二进制“0”并且高电阻可以对应于二进制“1”。
因此，MTJ是磁阻存储器单元。在某些实施例中，MTJ可以是平面的，并且可以由平坦势垒层分开的平坦水平磁层来储存数据。使用平面逐层技术形成MTJ可以允许制造商提供非常薄的势垒层(例如10埃或更薄)以在仍然阻塞其他电流时促进量子隧穿。相比之下，尝试形成弯曲或垂直MTJ可能导致在平行状态和反平行状态两者下产生低电阻的势垒层缺陷。
在某些实施例中，存储器单元318可以是双端子电阻式存储器单元318。在各种实施例中，具有两个端子的电阻式存储器单元318在用于写入(例如，改变电阻)的端子和用于读取(例如，感测电阻)的端子之间可以使用相同的电流路径。在一个实施例中，双端子电阻式存储器单元318可以是自旋转移扭矩(STT)MTJ，其中通过使自旋极化电流通过单元318以改变自由层的磁矩来写入数据。电流的方向可以确定自由层的磁化。在另一个实施例中，双端子电阻式存储器单元318可以是PCM存储器单元318、ReRAM存储器单元318等。在某些实施例中，双端子存储器单元318可促进形成密集三维存储器阵列(例如，与附加连接使用更多空间的具有第三端子的存储器单元相比)。在某些实施例中，双向选择装置可以配置为允许电流在任一方向上流动以向双端子存储器单元318写入，并且可以限制通过未选单元318的泄漏电流。
在某些实施例中，存储器单元318的层308可以包括存储器单元318的二维阵列或栅格，以使得由多个层308形成三维存储器阵列300。在某些实施例中，存储器单元318的层308可以与电介质或氧化物层交替以防止层308之间短路。图3和图4描绘了三维存储器阵列300的简化实施例，其包含三个层308并且每层308有九个存储器单元318。然而，在另一个实施例中，三维存储器阵列300可以包含更多的层308和/或更多的存储器单元318。为了便于描绘层308和存储器单元318，诸如电介质层的各种结构也从图中省略。此外，图3-9中的各种层和部件的大小可以不是按比例描绘的，因为图图示了部件之间的关系而不是每个部件的相对大小。
在所描绘的实施例中，多个字线310耦接到存储器单元318。在各种实施例中，字线310可以是连接到多个存储器单元318的导体(或连接的导体的集合)。在某些实施例中，裸芯控制器206可以使用字线310来寻址存储器单元318的平面或层308，或层308的子集，诸如行、行的集合、行的一部分或层308内的存储器单元318的另一个集合。使用字线310来寻址单元318的集合可以包含将字线电压设置为读取电压、写入电压等。
在各种实施例中，行/层电路202可以耦接到字线310。在某些实施例中，字线310可以包括直接连接到存储器单元318的端子的第一导体310a，以及将第一导体310a耦接到电压源(诸如开关晶体管、电压总线等)的一个或多个另外的导体310b。
在所描绘的实施例中，字线310跨越存储器单元318的层308水平延伸。如本文所使用的，术语诸如“水平”、“垂直”等指代相对于三维存储器阵列300的基底的取向。因此，图3和图4中指示x，y和z方向的箭头示出x和y方向(例如平行于层308)为水平，并且z方向(例如垂直于层308)为垂直。因此，字线310可以称为相对于基板在水平方向上延伸，而与基板本身相对于外部对象的取向无关。此外，字线310可以称为基于跨越平行于层308的阵列300而水平延伸“跨越”层308，而不是穿过或穿透层308。
在一个实施例中，字线310可以通过在层308内延伸而跨越存储器单元318的层308水平延伸。例如，在一个实施例中，双端子存储器单元318的上端子可以占据子层，并且字线310可以耦接到该子层中的上端子。在另一个实施例中，字线310可以通过平行于层308延伸而跨越存储器单元318的层308水平延伸。例如，在一个实施例中，包括一个或多个字线310的层可以形成在存储器单元318的层308之上，并且金属互连层可以提供一个或多个字线310与存储器单元318之间的连接。
在某些实施例中，字线310寻址存储器单元318的层308。例如，在所描绘的实施例中，字线310包含连接到层308的存储器单元318的导体310a，并且存储器单元318的每层308提供一个字线310。在另一个实施例中，字线310可以可以寻址层308的存储器单元318的子集。例如，在一个实施例中，每层308可以提供多个字线310，以使得每个字线310连接到存储器单元318的行。在某些实施例中，可以提供诸如开关晶体管之类的附加电路来控制字线电压。
在所描绘的实施例中，多个选择器列302耦接到存储器单元318，并且垂直延伸穿过层308(例如，在z方向或沿着具有在z方向上的分量的轴)。在某些实施例中，选择器列302包含中心导体306以及一个或多个选择性层304。在一个实施例中，中心导体306由同心的一个或多个选择性层304围绕。在各种实施例中，中心导体306可以是金属、多晶硅或任何其他导电材料。在某些实施例中，选择器列302可以包含多于一个导体306。在某些实施例中，一个或多个选择性层304可以响应于电压不满足阈值而允许电流通过字线310和中心导体306之间的单元318。相反，在各种实施例中，一个或多个选择性层可以响应于电压未能满足阈值而限制电流通过字线310与中心导体306之间的单元318。
在各种实施例中，通过选择性层304的与电流相关的术语，诸如“允许”和“限制”、“接通”和“关断”等可以是相对的术语，所以“被允许”的电流显着高于“被限制”的电流。然而，当选择器列302或选择性层304处于“关断”或电流限制状态时可以流过小的泄漏电流，并且当选择器列302或选择性层304处于“接通”或电流允许状态时可以发生非零电阻。例如，当正向偏置电压超过结的内建电位差并且电流/电压曲线的斜率高时，可以说pn结二极管“接通”或“允许”电流，并且当正向偏置电压不超过结的内建电位差并且电流/电压曲线的斜率低时，或者当反向偏置电压(具有比击穿电压更低的量级)不允许显着的电流流动时，可以说pn结二极管“关断”或“限制”电流。然而，当二极管关断时，可以发生一些泄露电流。类似地，即使当存在小泄漏电流时，选择器列302或选择性层304也可以称为“限制”而不是“允许”电流。
在各种实施例中，用于电压的“阈值”可以是限定、界定或对应于对于选择器列302或(多个)选择性层304的电流限制状态和电流允许状态之间的边界的任何电压。如果(多个)选择性层304允许电流则(多个)选择层304上的施加电压可以称为满足阈值，并且如果(多个)选择性层304限制电流则(多个)选择层304上的施加电压可以称为未能满足阈值。在某些实施例中，选择器列302可以允许双向电流(例如，在一个方向上的电流用于将二进制零写入存储器单元318并且在相反的方向上的电流用于写入二进制一)，并且(多个)双极选择性层304可以具有正和负电压阈值，以使得如果正的施加电压满足正电压阈值，则(多个)选择层304允许在一个方向的电流，并且如果负的施加电压满足负电压阈值，则允许在另一个方向上的电流。在其它实施例中，(多个)双极选择性层304可以限制对于正阈值和负阈值之间的所施加电压范围的电流。
一个或多个选择性层304可以包含各种类型的选择性材料，该选择性材料因为材料的固有特性(例如，用于单个选择性层304)和/或因为材料之间的界面的特性(例如，用于多个选择性层304)，来允许或限制不同电压下的电流。例如，在一个实施例中，选择器列302可以包含作为单个选择性层304的基于相变允许或限制电流的双向阈值开关(OTS)材料层。在另一个实施例中，选择器列302可以包含作为选择性层304的n型和p型材料的交替层(例如，npn或pnp)，以使得如果正向偏置的pn结上的电压超过内建电位并且反向偏置的pn结上的电压超过用于量子隧穿、雪崩击穿等的齐纳电压，则选择性层304允许电流。在某些实施例中，n型和p型材料可以包含掺杂硅、多晶硅、氧化物半导体等。鉴于本公开内容，各种适合的选择性层304(诸如，用于金属-绝缘体-金属选择器的绝缘体、诸如用于金属-绝缘体过渡选择器的钒氧化物或铌氧化物的过渡金属氧化物、混合离子电子传导复合材料等)将是清楚的。
通常，在各种实施例中，双端子存储器单元318的第一端子可以耦接到水平字线310，并且双端子存储器单元318的第二端子可以耦接到垂直选择器列302。例如，在所描绘的实施例中，存储器单元318是形成为水平层堆叠体的STT-MTJ，其中上端子连接到字线310且下端子连接到选择器列302。因此，如果字线310和中心导体306之间的电压满足阈值，则选择器列302可以允许通过单元318的电流，以读取或写入数据到单元318。相反，如果字线310和中心导体306之间的电压未能满足阈值，则选择器列302可以限制通过单元318的电流，以使得通过单元318的泄漏电流不会显着影响对于另一个单元318的读取或写入操作。
在某些实施例中，(多个)选择性层304可以提供高开关比(例如，电流允许和电流限制状态之间的电流的比)。例如，开关比可以是10^7或更大。在某些实施例中，高开关比可以为所选单元318提供高读取电流和/或写入电流，以及低泄露电流。
在一些实施例中，(多个)选择性层304可以允许通过电压差超过阈值的物理区域的电流，但限制在另一个区域的电流。例如，npn或pnp硅层可以允许在发生击穿的物理区域中但不在另一个区域中的电流，以使得一个选择器列302可以允许电流通过一个单元318但不通过另一个单元318。因此，选择器列302可以以一个选择器/一个单元比来提供对耦合到选择器列302的单独单元318的独立电流选择。相比之下，提供一个选择器/N个单元比(对于N>1)的其他阵列架构可能遭遇与泄露电流相关的增加的问题。
在某些实施例中，可以通过形成穿过多个层308的垂直孔(例如，通过掩模和蚀刻)、在垂直孔中沉积一个或多个选择性层304以及在剩余空间沉积用于中心导体306的金属或其他导电材料来形成选择器列302。在某些实施例中，存储器单元层308可以在一个制造设施处形成，并且选择性层304可以在另一个制造设施处形成。例如，在一个实施例中，用于平面MTJ的磁材料层和势垒层可以在线后端(BEOL)制造设施处形成，并且npn选择性层304可以在线前端(FEOL)制造设施处形成。因此，为MTJ的每层形成平面npn选择器将涉及BEOL和FEOL设施之间的重复转移。相比之下，提供垂直选择器列302可以允许制造商在一个设施处形成存储器单元318的多个层308，并随后将阵列300转移到另一个设施以形成选择器列302。
在替代实施例中，选择器柱可以耦接到存储器单元318，并且垂直延伸穿过层308(例如，在z方向或沿着具有在z方向上的分量的轴)。在某些实施例中，选择器柱可以包含一个或多个垂直金属连接件以及一个或多个垂直选择性层。在一个实施例中，选择器柱可以包含中心金属连接件和可以基本上类似于中心导体306的同心的一个或多个选择性层，以及选择器列302的一个或多个选择性层304。然而，在另一个实施例中，选择器柱可以包含垂直选择性材料，该垂直选择性材料设置成与垂直导体电接触而不同心地围绕垂直导体。
在一个实施例中，位线316耦接到选择器列302或柱，以用于向单元318读取或写入数据。在各种实施例中，字线310可以寻址层308、行或者其他多个单元318，并且位线316可以是寻址该层308、行或者其他多个单元318内的单独单元318的导体(位线316也可以寻址在耦接到其他字线310的其他层308或行中的单元318)。使用位线316来寻址单元318可以包含，设置位线电压或电流以向单元318写入数据，感测位线电压或电流以从单元318读取数据等。在某些实施例中，位线316可以经由选择晶体管314耦接到多个选择器列302，并且选择晶体管314可以允许或限制在单独选择器列302和位线316之间的电流。在某些实施例中，用于选择器列302的导体306可以充当本地位线，以使得所选单元318位于字线310和选择器列302的交点处，并且位线316可以充当用于存取本地位线或选择器列302的“全局”位线。
在某些实施例中，选择线312耦接到选择晶体管314的控制栅极，以使得每个位线316激活一个选择晶体管314来激活选择线312。激活选择线312和选择晶体管314可以指代施加允许漏极和源极端子之间的电流的控制栅极电压，施加允许集电极和发射极端子之间的电流的基极电流，或以其他方式经由选择线312来控制选择晶体管314以允许选择器列302和位线316之间的电流。例如，在所描绘的实施例中，位线316在y方向上延伸，并且选择线312在x方向上延伸，以使得激活选择线312(通过施加“导通”电压)在x方向上但不在y方向上激活选择晶体管314。
在各种实施例中，诸如图2的裸芯控制器206之类的控制器可以控制字线电压和位线电压来进行读取操作和写入操作。图3描绘了对于所选单元318(由短划线指示)的写入操作。如本文所使用的，“所选”单元318可以指代在读取操作中写入数据或在写入操作中写入数据的单元。对应地，对于所选单元318的字线310或对于所选单元318的位线可以称为“所选”字线310或位线316。
对于写入操作，控制器206可以将写入电压VW耦接到所选字线310，并将所选位线316接地。例如，在所描绘的实施例中，对于层2(WL/L2)的字线310寻址所选单元318，并且第一位线316(例如，BL1)寻址所选单元318，所以BL1电压设置为0或接地，并且WL/L2电压设置为VW。控制器206将写入电压的一半(例如，VW/2)耦接到其他未选字线310和位线316。控制器206接通一条选择线312(例如SL2)。其他选择线312可以由控制器206接地或可以浮置(例如，可以不耦接到外部电压)。
在选择线312接地或浮置的情况下，选择晶体管314关断，并且用于选择器列302的中心导体306处的电压也浮置。然而，在选择线312接通并且选择晶体管314被激活的情况下，位线电压耦接到选择器列302的中心导体306。在所选单元318处，所选位线316与所选字线310之间的电压差(例如，写入电压VW)满足选择器列302的阈值，并且电流通过所选单元318以将数据写入到所选单元318。相比之下，用于半选择单元318(例如，耦接到所选字线310或所选位线316但不是两者)的字线310与选择器列302之间的电压是写入电压的一半(例如，VW/2)，并且用于未选单元318(例如，耦接到未选字线310和未选位线316)的电压为零。写入电压的一半(或零电压)可以未能满足选择器列302的电压阈值，以使得电流通过未选单元318被限制。
图4描绘了对于所选单元318(由重虚线指示)的读取操作。对于读取操作，控制器206可以将读取电压VR耦接到所选字线310并将其他字线310接地。控制器206将位线316的组或集合接地，该位线316的组或集合包含用于所选单元318的位线316。例如，在所描绘的实施例中，用于所选单元318的第一位线316(例如，BL1)接地，并且用于与所选单元318相邻的单元318(由轻虚线指示)的第二位线316(例如，BL2)接地。控制器206通过在所选位线316处监控电流来检测所选单元318的状态(例如，电阻)。位于接地位线316的组之外的其他位线316可以被允许浮置。如在图3中，控制器206接通一条选择线312(例如SL2)。其他选择线312可以由控制器206接地或可以浮置。
在选择线312接地或浮置的情况下，选择晶体管314关断，并且用于选择器列302的中心导体306处的电压也浮置。然而，在选择线312接通并且选择晶体管314被激活的情况下，位线电压耦接到选择器列302的中心导体306。在接地位线316和所选字线310的交叉处，读取电压VR满足选择器列302的阈值，并且电流通过包含所选单元318的单元318，以从所选单元318读取数据。由于电流限制电阻、较小的读取电压等，读取电流可以小于写入电流，以使得用于读取单元318的电流不会将错误数据重写到单元318。
在某些实施例中，将用于读取操作的位线316的组接地可以减小在所选位线316处的潜行电流的影响。在各种实施例中，“潜行电流”可以指代除了通过所选单元318的电流之外的在所选字线310和所选位线316之间的电流的任何部分或分量。例如，潜行电流可以从所选字线310通过第一未选单元318传送到选择器列302的导体306，通过第二未选单元318传送到未选字线310，并且通过第三未选单元318传送到所选位线316。取决于潜在的潜行电流路径上的未选单元318是处于高电阻还是低电阻状态，电阻式存储器的潜行电流可以是可变的，并且可以导致写入未选单元318，或导致在位线电流受未选单元318影响的情况下的读取错误。
响应于未能满足阈值的电压，选择器列302可以通过限制电流来减少潜行电流。然而，浮置选择器列电压(例如，在选择线312浮置且选择晶体管314关断的情况下，或者在位线316浮置的情况下)可以允许一些潜行电流。因此，在某些实施例中，对于读取操作将多个位线316接地可以允许来自浮置选择器列302的潜行电流主要通过除了所选位线316之外的接地位线316，以使得所选位线316处的电流精确地反映了所选单元318的状态。例如，在一个实施例中，对于读取操作由控制器206接地的位线316的组可以包含在所选位线316的任一侧上的所选位线316和相邻位线316，以使得涉及浮置位线316的潜行电流更可能穿过相邻接地位线316并且较少可能穿过所选位线316。在进一步的实施例中，阵列300可以包含每层308多个字线310，以使得通过减少耦接到所选字线310的未选单元318的数目来减少潜行电流。下面参考图6-图8进一步详细描述包含每层308多个字线310的阵列。
图5是描绘了一个实施例中的平面非易失性存储单元318和选择器列302。在某些实施例中，存储器单元318和选择器列302可以是基本如以上关于图3和图4所描述的。
在所描绘的实施例中，平面非易失性存储器单元318是包含固定层510、势垒层512和自由层514的STT MTJ。顶部电极516设置在自由层514上方，并且底部电极508设置在固定层510下方。在另一个实施例中，MTJ可以颠倒，以使得自由层514与底部电极508相邻并且固定层510与顶部电极516相邻。在各种实施例中，固定层510可以具有固定磁矩，并且自由层514可以具有可变磁矩，以使得通过电介质势垒层512的隧穿电流受到自由层514的磁矩是平行还是反平行于固定层510的磁矩的影响。在某些实施例中，MTJ可以包含图5中未描绘的其他层或结构，诸如用于固定固定层510的磁矩的钉扎层、影响自由层514的磁各向异性的覆盖层、围绕MTJ的电介质材料、字线310与顶部电极516之间的金属连接件等。在另一个实施例中，平面非易失性存储器单元318可以是除MTJ之外的存储器单元318的类型，诸如PCM存储器单元318等，但是可以类似地形成为水平层的堆叠。
在一个实施例中，选择器列302包含中心金属连接件306和多个选择性层304，其可以是基本上如上面关于图3和图4所描述的。在所描绘的实施例中，选择性层304包含p型硅的第一层502、n型硅的层504以及p型硅的第二层506。因此，选择性层304形成串行连接的pnp选择器。在另一个实施例中，选择性层304可以包含两个n型硅层之间的p型硅层以形成串行连接的npn选择器。
在各种实施例中，顶部电极516连接到字线310，底部电极508连接到选择器列302的外部，并且用于选择器列302的中心金属连接件306连接到位线316(在另一个实施例中，取向可以颠倒，以使得连接到字线310的电极516在连接到选择器列302的电极508的下方)。因此，如果字线310和位线316之间的电压差(在单元318上的任何下降之后)满足选择性层304的阈值，则选择器列302将允许电流通过单元318。对于读取操作，然后可以通过检测位线电流来感测单元318的电阻，该电阻对应于固定层510和自由层514的磁矩是平行还是反平行。在较高的电流下，由于固定层510的电流的自旋极化以及在自由层514的磁矩上产生的扭矩，单元318的电阻可以对于写入操作而更改。然而，如果字线310和位线316之间的电压差不满足选择性层304的阈值，则选择器列302将不允许通过单元318的电流。
在某些实施例中，附加单元318可以耦接到在单元318的更高或更低层308中选择器列302，或耦接到在相同层308中、但选择器列302的不同侧。例如，在图5中描绘的单元318是在选择器列302的右侧处，并且附加的单元318可以设置在选择器列302的左侧。在某些实施例中，选择器性层304可以允许一个区域中电流，并且限制另一个区域中的电流。例如，无论施加电压的方向如何，pnp选择性层304都包含一个正向偏置结和一个反向偏置结，并且反向偏置结可允许在发生隧穿或雪崩击穿的物理位置处的电流，而仍限制在另一个物理位置的电流。因此，选择器列302可以独立地允许或限制对于多个单元318的电流。
图6、图7和图8是在不同的实施例中的三维存储器阵列600、700、800的顶视图，三维存储器阵列600、700、800可以基本类似于上面参考图3和图4所描述的阵列300。在所描绘的实施例中，阵列600、700、800包含存储器单元602、字线604和选择器柱606，存储器单元602、字线604和选择器柱606可以基本上类似于上面参考图3和图4所述的存储器单元318、字线310和选择器列302或柱。示出了存储器单元602和字线604的顶层，并且所描绘的选择器柱606穿过多个类似层垂直延伸(例如，进入页)。
在一个实施例中，如图3和图4所描绘的，存储器单元318的层308由一个字线310寻址。在另一个实施例中，如图6、图7和图8所描绘的，存储器单元602的层有可以由多个字线604寻址。在一个实施例中，如在图6中所描绘的，阵列600的存储器单元602的层包含每个选择器柱606一个存储器单元602。虚线指示阵列600的重复单位，其中该重复单位包含一个存储器单元602和一个选择器柱606。在所描绘的实施例中，存储器单元602的行耦接到字线604，并且耦接到选择器柱606的行。在其它实施例中，富裕存储器单元602的分开的行提供分开的字线604。在某些实施例中，提供每个阵列600的层多个字线604(诸如存储器单元602的每个行的字线604)可以通过减少耦接到所选字线604的单元602的数目来减少潜行电流(与提供每层一条字线604相比)。
在另一个实施例中，如图7和图8中所描绘的，存储器单元602的层可以包含每个选择器柱606两个或更多个存储器单元602，该每个选择器柱606由两个或更多个字线604寻址。例如，在一个实施例中，如在图7中所描绘的，阵列700的存储器单元602的层包含每个选择器柱606两个存储器单元602。如图6，虚线指示阵列700的重复单位。在图7所描绘的实施例中，重复单位包含两个存储器单元602和一个选择器柱606。在一个实施例中，存储器单元602的两行耦接到两条字线604，并且耦接到选择器柱606的一行。在某些实施例中，耦接到一个选择器柱606的两个存储器单元602可以基于将读取电压或写入电压施加到哪个字线，来独立地选择用于读取或写入操作。在各种实施例中，相比于每个柱606一个单元602的架构，在阵列700的层中为每个选择器柱606提供两个或更多个存储器单元602可以增加阵列700的存储器容量。
在另一个实施例中，如在图8中所描绘的，阵列800的存储器单元602的层包含每个选择器柱606两个存储器单元602。如图6和图7，虚线指示阵列800的重复单位。在图8所描绘的实施例中，重复单位包含三个存储器单元602和一个选择器柱606。在某些实施例中，字线604可以围绕选择器柱606布线以连接到存储器单元602，并且因此可以以蛇形方式而不是跨越阵列800的层沿着笔直行延伸。在一些实施例中，连接到一个选择器柱606的两个或更多个单元602可以由相同的字线604寻址。在其它实施例中，这样的单元602可以由耦接到分开的选择晶体管的选择器柱606的分开的垂直金属导体独立地寻址。
图9描绘了用于制作三维存储器阵列300的方法900的一个实施例。在所描绘的实施例中，方法900开始，并且制造商制造902互补金属氧化物半导体(CMOS)层。在各种实施例中，CMOS层可以包含用于将位线316耦接到选择器列302的选择晶体管314、用于将字线310耦接到电压总线的开关晶体管等。制造商制造904磁隧道结(或其他平面存储器单元318)的多个层308。制造商然后制造906多个选择器列302，并且方法900结束。
在某些实施例中，在制造904存储器单元层308之后制造906选择器列302，可以涉及将阵列300从BEOL制造设施转移到FEOL制造设施，但是可以避免涉及为每个存储器单元层308形成分开的选择器层的重复的转移。此外，在某些实施例中，可以在FEOL制造设施处制造902层。在进一步的实施例中，可以在方法900的结束处而不是在方法900的开始处(例如，在阵列300的顶部而不是阵列300的下方)制造902层，以使得在FEOL和BEOL设施之间的转移的数目减少到一次。
在各种实施例中，用于在平面磁阻存储器单元的三维阵列300中储存数据的器件，可以包含多个存储器磁阻存储器单元318(例如，MTJ)、多个存储器单元318的层308等。其他的实施例可以包含用于三维阵列300的类似或等同的器件。
在各种实施例中，用于将字线电压耦接到存储器单元318的器件，可以包含电极516、字线310、字线开关晶体管、电压总线、行/层电路202、解码器和/或产生字线电压的电压电平移位器等。其他的实施例可以包含用于将字线电压耦接到存储器单元318的类似或等同的器件。
在各种实施例中，用于选择性地允许电流通过存储器单元318的器件，可以包含选择器列302、选择器柱606、一个或多个选择性层304、OTS材料层、p型和n型材料的交替层等。其他的实施例可以包含用于选择性地允许电流的类似或等同的器件。
在各种实施例中，用于控制字线电压的器件，可以包含裸芯控制器206、行/层电路202、解码器和/或产生字线电压的电压电平移位器等。其他的实施例可以包含用于控制字线电压的类似或等同的器件。
本公开可以在不脱离其精神或基本特征的情况下以其他具体形式来体现。所描述的实施例在所有方面仅被认为是说明性的而非限制性的。因此，本公开的范围由所附权利要求而不是由前面的描述来指示。在权利要求的等同物的含义和范围内的所有改变都将被包含在其范围内。

Claims (20)

1.一种设备，包括：
平面非易失性存储器单元的多个层，其形成三维存储器阵列，其中，所述平面非易失性存储器单元的每一个包含固定层、势垒层、自由层、设置在自由层上方的顶部电极，和设置在固定层下方的底部电极；
多个字线，其耦接到所述平面非易失性存储器单元，所述字线跨越所述多个层水平延伸；以及
多个选择器列，其耦接到所述平面非易失性存储器单元，所述选择器列垂直延伸穿过所述多个层，所述选择器列包括由同心的一个或多个选择性层围绕的中心导体，使得所述一个或多个选择性层响应于电压满足阈值而允许电流通过字线和中心导体之间的单元，
其中，所述平面非易失性存储器单元的顶部电极连接到所述字线，并且所述平面非易失性存储器单元的底部电极连接到所述选择器列的外部。
2.如权利要求1所述的设备，其中所述平面非易失性存储器单元包括磁隧道结。
3.如权利要求1所述的设备，其中所述平面非易失性存储器单元包括双端子电阻式存储器单元。
4.如权利要求1所述的设备，其中所述一个或多个选择性层包括n型和p型材料的交替层。
5.如权利要求1所述的设备，进一步包括多个选择晶体管和多个位线，所述选择晶体管将所述选择器列耦接到所述位线，使得多个选择器列耦接到一个位线。
6.如权利要求5所述的设备，进一步包括耦接到所述选择晶体管的控制栅极的多个选择线，使得激活选择线将每个位线一个选择晶体管激活。
7.如权利要求1所述的设备，其中字线寻址存储器单元的层。
8.如权利要求1所述的设备，其中存储器单元的层包括每个选择器列一个存储器单元。
9.如权利要求1所述的设备，其中存储器单元的层包括每个选择器列两个或更多个存储器单元，所述每个选择器列由两个或更多个字线寻址。
10.如权利要求1所述的设备，其中所述选择器列在形成所述多个层之后形成。
11.一种系统，包括：
非易失性存储器元件，所述非易失性存储器元件包括：
平面磁隧道结的多个层，其包括三维非易失性存储器阵列的存储器单元，其中，所述存储器单元包含固定层、势垒层、自由层、设置在自由层上方的顶部电极，和设置在固定层下方的底部电极；
多个字线，其耦接到所述存储器单元，所述字线跨越所述多个层水平延伸；
多个选择器柱，其耦接到所述存储器单元，所述选择器柱垂直延伸穿过所述多个层，所述选择器柱包括垂直金属连接件和一个或多个垂直选择性层，使得所述一个或多个选择性层响应于电压未能满足阈值而限制电流通过字线和垂直金属连接件之间的单元；
多个位线，其耦接到所述选择器柱；以及
控制器，其通过控制字线和位线电压来进行读取操作和写入操作，
其中，所述存储器单元的顶部电极连接到所述字线，并且所述存储器单元的底部电极连接到所述选择器柱的外部。
12.如权利要求11所述的系统，其中所述控制器通过将读取电压耦接到所选单元的字线、将其他的字线接地并且将包含用于所述所选单元的位线的位线的组接地以检测所述所选单元的电阻，来进行对于所选存储器单元的读取操作。
13.如权利要求11所述的系统，其中所述控制器通过将写入电压耦接到所选单元的字线、将所述所选单元的位线接地并且将所述写入电压的一半耦接到其他的字线和位线，来进行对于所选存储器单元的写入操作。
14.如权利要求11所述的系统，其中所述非易失性存储器元件进一步包括将所述选择器柱耦接到所述位线的多个选择晶体管，使得多个选择器柱耦接到一个位线。
15.如权利要求14所述的系统，其中所述非易失性存储器元件进一步包括耦接到所述选择晶体管的控制栅极的多个选择线，使得激活选择线将每个位线一个选择晶体管激活。
16.如权利要求11所述的系统，其中所述一个或多个选择性层包括n型和p型材料的交替层。
17.如权利要求11所述的系统，其中磁隧道结的层包括每个选择器柱一个磁隧道结。
18.如权利要求11所述的系统，其中磁隧道结的层包括每个选择器柱两个或更多个磁隧道结，所述每个选择器柱由两个或更多个字线寻址。
19.一种设备，包括：
用于将数据储存在平面磁阻存储器单元的三维阵列中的器件，其中，所述存储器单元包含固定层、势垒层、自由层、设置在自由层上方的顶部电极，和设置在固定层下方的底部电极；
用于将字线电压耦接到所述存储器单元的器件；以及
用于选择性地允许电流通过所述存储器单元的器件，其中用于选择性地允许电流的所述器件包括垂直延伸通过用于储存数据的所述器件的多个层的多个选择器柱，
其中，所述存储器单元的顶部电极连接到字线，并且所述存储器单元的底部电极连接到所述选择器柱的外部。
20.如权利要求19所述的设备，进一步包括用于控制所述字线电压的器件。
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