KR20120127701A - 챕터 데이터가 저장될 수 있는 캐쉬 메모리 어레이를 구비하는 메모리 장치 및 그 동작 방법 - Google Patents

Abstract

페이지 이상의 데이터(예를 들면, 챕터 데이터)를 저장하도록 구성된 캐시 메모리 어레이를 구비하는 3차원 반도체 장치들이 제공된다. 상기 캐시 메모리 어레이를 사용한 쓰기 및/또는 읽기 동작은 데이터 교란을 효과적으로 줄이도록 실시될 수 있을 뿐만 아니라 증가된 동작의 속도를 구현할 수 있다.

Description

챕터 데이터가 저장될 수 있는 캐쉬 메모리 어레이를 구비하는 메모리 장치 및 그 동작 방법{Memory Devices Having A Cache Memory Array, In Which Chapter Data Can Be Stored, And Methods Of Operating The Same}

본 발명은 챕터 데이터 처리가 가능한 메모리 장치에 관한 것이다.

3차원적으로 배열되면서 재기록이 가능한 메모리 셀들을 포함하는, 다양한 3차원 메모리 장치들이 제안되어 왔다. 예를 들면, BiCS, P-BiCS, TCAT, VGNAND 및 VSAT 등과 같은 3차원 플래쉬 메모리 장치들 및 3차원 크로스-포인트 메모리 장치들이 활발하게 연구되고 있다.

3차원 메모리 장치들은 기판 상에 차례로 적층된 복수의 수평 전극들(예를 들면, 3D NAND 플래시 장치의 워드라인들)을 포함할 수 있다. 연결 구조에서의 복잡성을 피하기 위해, 상기 수평 전극들 중에서 동일한 높이에 위치하는 복수의 것들은 전기적으로 서로 연결된다. 이러한 병렬적 연결 구조의 결과로서, 3차원 메모리 장치들은 프로그램 및 읽기 교란 문제에 취약하다.

본 발명의 일부 실시예들은 쓰기 및/또는 읽기 교란을 억제할 수 있는 3차원 메모리 장치들 및 그 동작 방법들을 제공한다.

본 발명의 일부 실시예들은 쓰기 및/또는 읽기 동작의 속도를 향상시킬 수 있는 3차원 메모리 장치들 및 그 동작 방법들을 제공한다.

본 발명의 실시예들에 따른 3차원 반도체 장치들은 페이지 이상의 데이터(예를 들면, 챕터 데이터)를 저장하도록 구성된 캐시 메모리 어레이를 구비한다.

상기 캐시 메모리 어레이의 사용에 의해, 3차원 메모리 장치들에서의 쓰기 및/또는 읽기 교란을 효과적으로 줄일 수 있을 뿐만 아니라 쓰기 및/또는 읽기 동작의 속도를 향상시킬 수 있다.

도 1은 3차원 메모리 장치들의 셀 어레이 구조를 도시하는 개략적인 단면도이다.
도 2 및 도 3은 본 발명이 적용될 수 있는 3차원 메모리 장치의 메인 메모리 어레이의 두 가지 다른 구조들을 예시적으로 도시하는 사시도들이다.
도 4은, 본 발명이 적용될 수 있는, 3차원 메모리 장치의 셀 어레이 구조의 가능한 실시예들의 일부를 예시적으로 보여주는 표이다.
도 5 내지 도 8은 도 4에 열거된 실시예들의 일부에 따른 셀 어레이 구조들을 개략적으로 도시하는 단면도들이다.
도 9 및 도 10는 도 5 및 도 8에 도시된 구조들의 예들을 개략적으로 보여주는 도면들이다.
도 11은 본 발명이 적용될 수 있는 3차원 메모리 장치의 메인 메모리 어레이의 계층 구조를 예시적으로 도시하는 도면이다.
도 12는 본 발명의 실시예들에 따른 동작의 일 측면을 개략적으로 설명하기 위해 제공되는 도면이다.
도 13은 본 발명의 일부 실시예들에 따른 3차원 메모리 장치에서 수행되는 동작들을 예시적으로 도시하는 도면이다.
도 14 및 도 15는, 각각, 본 발명의 일부 실시예들에 따른 읽기 동작의 한 예를 개략적으로 도시하는 순서도 및 개략도이다.
도 16 및 도 17는, 각각, 본 발명의 일부 실시예들에 따른 쓰기 동작의 한 예를 개략적으로 도시하는 순서도 및 개략도이다.
도 18은 본 발명의 다른 실시예들에 따른 읽기 또는 쓰기 동작의 한 예를 개략적으로 도시하는 개략도이다.
도 19는 본 발명의 실시예들과 종래 기술에 따른 동작 방법들을 교란 횟수의 측면에서 비교한 그래프이다.
도 20 및 도 21은 본 발명의 실시예들과 종래 기술에 따른 읽기 및 쓰기 동작들 사이의 소요 시간들을 비교한 그래프들이다.
도 22 내지 도 28은 캐쉬 메모리 어레이를 위해 사용될 수 있는 메모리 요소들 중의 일부를 예시적으로 도시하는 도면들이다.
도 29는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 사시도이다.
도 30 내지 도 40은 도 29의 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 41 및 도 42는 본 발명의 다른 실시예에 따른 반도체 장치를 도시하는 사시도 및 평면도이다.
도 43 내지 도 48은 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 49는 본 발명의 다른 실시예들에 따른 반도체 장치 및 그 동작의 일부를 예시적으로 도시하는 도면이다.
도 50 및 도 51은 본 발명의 일부 실시예들에 따른 3차원 메모리 장치의 몇몇 동작들을 구현하기 위한 전기적 신호의 경로를 예시적으로 도시하는 표들이다.
도 52 내지 도 54은 본 발명의 일부 실시예에 따른 3차원 메모리 장치의 몇가지 동작들을 개략적으로 보여주는 도면들이다.
도 55은 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 캐쉬 어레이 구조를 개략적으로 보여주는 회로도이다.
도 56은 본 발명의 일부 실시예들에 따른 3차원 메모리 장치 및 동작 전류의 경로들을 개략적으로 도시하는 도면이다.
도 57 및 도 58는 본 발명의 일부 실시예들의 일 측면 또는 2차원 메모리 장치에 적용되는 본 발명의 실시예들을 예시적으로 도시하는 도면들이다.
도 59 및 도 60는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치들을 도시하는 회로도들이다.
도 61 및 도 62는 본 발명의 변형된 실시예들의 일부를 도시하는 개략적인 회로도들이다.
도 63 내지 도 67은 메인 및 캐쉬 메모리 어레이들(MMA, CMA)의 구조적 특징들은 예시적으로 보여주는 개략적인 사시도들이다.
도 68 및 도 69는 메인 및 캐쉬 메모리 어레이들를 구비하는 반도체 칩들을 예시적으로 도시하는 개략도들이다.
도 70은 본 발명에 따른 메모리 장치를 포함하는 전자 제품을 도시하는 개략도이다.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면의 구성 요소들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

여기에서 언급되는 기술 용어들은 아래의 의미로서 사용될 수 있다. 비트라인은 메모리 셀에 저장된 정보(즉, 전기적 신호)를 센싱 회로로 전송하는데 이용되는 배선 또는 외부 데이터를 메모리 셀로 전송하는 데 이용되는 도전 라인을 의미한다. 워드라인은 하나의 비트라인에 접속하는 복수의 메모리 셀들 중의 일부를 선택하는데 이용되는 도전 라인을 의미한다.

메모리 셀은 전하 저장이 가능한 물질 또는 박막 구조, 가변 저항 특성을 나타내는 물질 또는 박막 구조(예를 들면, PCM, MTJ, )를 포함하는 영역을 의미할 수 있다. 하지만, 본 발명은 특정한 유형의 메모리 셀에 한정되는 것은 아니다. 예를 들면, 사용되는 메모리 셀의 특성에 따라, 본 발명의 실시예들이 세분화되고 또한 다양화될 수 있다.

인접하는 메모리 셀들은 공간적으로 서로 분리된 국소화된 패턴들의 형태로서 또는 서로 연결된 적어도 일부분을 포함하는 구조로서 제공될 수 있다.

배선 또는 와이어는 낮은 비저항을 갖는 물질로 형성되는 도전 패턴을 의미할 수 있다. 예를 들면, 이들은 (이에 한정되는 것은 아니지만) 금속 또는 고농도의 반도체 물질일 수 있다. 유기물 또는 나노 튜브 또는 그래핀 등과 같은 탄소 나노 구조체가 상기 배선 또는 와이어를 구현하기 위해 사용될 수도 있다.

비록, 도면에서, 'F'는 해당 요소가 전기적으로 플로팅 상태에 있음을 나타내기 위해 사용되었지만, 이는 설명의 간결함을 위한 것일 뿐, 해당 요소에는 이를 경유하는 전류 경로가 생성되는 것을 방지할 수 있는 전압이 인가될 수도 있다.

도 1는, 기판(SUB) 상에 제공된 메인 메모리 어레이(MMA), 배선 구조체(UWS) 및 외부 수평 구조체(EHL)를 포함하는, 3차원 메모리 장치들의 일반적인 셀 어레이 구조를 도시한다. 상기 메인 메모리 어레이(MMA)는 3차원적으로 배열된 메모리 셀들 및 상기 메모리 셀들을 연결하는 셀 와이어들을 포함할 수 있다.

예를 들면, 도 2에 도시된 것처럼, 상기 메인 메모리 어레이(MMA)는 (1) 다행 및 다열 구조를 형성하면서 (즉, 2차원적으로) 상기 기판(SUB) 상에 배열되는 수직 라인들(VL), (2) 다층 및 다열 구조를 형성하면서 상기 수직 라인들(VL)을 가로지르는 복수의 수평 라인들(IHL), 및 (3) 상기 수직 및 수평 라인들(VL, IHL)의, 3차원적으로 배열된, 교차점들에 제공되는 메모리 셀들(MC)을 포함할 수 있다. 또는, 도 3에 도시된 것처럼, 상기 메인 메모리 어레이(MMA)는 (1) 다층 및 다열 구조를 형성하는 제 1 수평 라인들(HLx), (2) 다층 및 다행 구조를 형성하는 제 2 수평 라인들(HLy), 및 (3) 이들의 교차점들에 제공되는 상기 메모리 셀들(MC)을 포함할 수 있다.

상기 수직 및 수평 라인들(VL, HL) 은, 각각, 상기 배선 구조체(UWS) 및 상기 외부 수평 구조체(EHL) 각각 또는 모두를 경유하여, 주변 회로에 전기적으로 연결될 수 있다. 예를 들면, 도 2의 구조를 채용하는 일부 실시예에서, 상기 배선 구조체(UWS)은 상기 수직 라인들(VL)에 전기적으로 연결되는 비트라인들(BL)로서 사용되고, 상기 외부 수평 구조체(EHL)는 상기 수평 라인들(IHL)에 전기적으로 연결되는 (전역적) 워드라인들(WL)로서 사용될 수 있다. 하지만, 이러한 연결 구조는 메모리 장치의 유형에 따라 다양하게 변형될 수 있으며, 본 발명의 실시예들이 특정한 하나의 연결 구조에 한정되는 것은 아니다.

본 발명의 실시예들에 따르면, 3차원 메모리 장치는 도 4 내지 도 10에 도시된 것처럼 캐쉬 메모리 어레이(CMA)를 포함할 수 있다. 상기 캐쉬 메모리 어레이(CMA)는 셀 어레이 영역 상에 위치할 수 있다. 이는 상기 캐쉬 메모리 어레이(CMA)가, 예를 들면, 적어도 상기 메인 메모리 어레이(MMA)와 비트라인들에 연결되는 주변 회로(예를 들면, 비트라인 디코더(BLD) 및 센싱 회로(SA))와 사이에 배치됨을 의미한다. 또한, 이는 상기 캐쉬 메모리 어레이(CMA)는 주변 회로 영역에 배치되며 상기 비트라인들로부터 전송되는 또는 이들로 전송할 데이터를 보관하는 저장 공간(예를 들면, 페이지 버퍼)과 구별되는 저장 공간임을 의미한다.

일부 실시예들에 따르면, 도 5 또는 도 9에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA)와 상기 비트라인 구조체(BLS) 사이에 위치할 수 있다. (이하, 이러한 구조를 제 1 기본 구조라고 부를 것이다.) 다른 실시예들에 따르면, 상기 메인 메모리 어레이(MMA)가 상기 비트라인 구조체(BLS)와 상기 캐쉬 메모리 어레이(CMA) 사이에 위치할 수 있다. (이하, 이러한 구조를 제 2 기본 구조라고 부를 것이다.) 또 다른 실시예들에 따르면, 상기 비트라인 구조체(BLS)가 상기 메인 메모리 어레이(MMA)와 상기 캐쉬 메모리 어레이(CMA) 사이에 위치할 수 있다. (이하, 이러한 구조를 제 3 기본 구조라고 부를 것이다.) 이에 더하여, 상기 3차원 메모리 장치는 적어도 하나의 선택 구조체(SLS)를 포함할 수 있으며, 상기 선택 구조체(SLS)의 위치에 따라, 상기 제 1 기본 구조는 도 4에 도시된 것처럼 다양하게 변형될 수 있다. 예를 들면, 도 5에 도시된 제 1 기본 구조는, 도 8 및 도 10에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)와 상기 메인 메모리 어레이(MMA) 사이에 위치하는 상기 선택 구조체(SLS)를 포함하도록 변형될 수 있다. 유사하게, 상기 제 2 및 제 3 기본 구조들 각각 역시 상기 제 1 기본 구조에 대한 변형 구조들과 같이 다양하게 변형될 수 있다.

상기 선택 구조체(SLS)는, 예를 들면, (1) 상기 메인 메모리 어레이(MMA)를 구성하는 연결 라인들(예를 들면, 상기 수직 또는 수평 라인들(VL 또는 HL) 또는 상기 제 1 또는 제 2 수평 라인들(HLx 또는 HLy)) 중의 하나 또는 일부를 선택하거나 (2) 상기 캐쉬 메모리 어레이(CMA)를 구성하는 도전 라인들 중의 하나 또는 일부를 선택하는 것을 가능하게 하도록 구성될 수 있다. 상기 선택 구조체(SLS)와 관련된 기술적 특징들은 이후 도 22 내지 도 67을 참조하여 보다 상세하게 설명될 것이다.

한편, 상기 비트라인 구조체(BLS)는, 도 5 내지 도 7에 차례로 도시된 것처럼, 상기 메인 메모리 어레이(MMA)의 상부, 하부 또는 측면에 배치되는, 상부 배선 구조체(UWS), 하부 배선 구조체(LWS) 또는 외부 수평 구조체(EHL)에 의해 구현될 수 있다. 이는, 상기 제 1 기본 구조가 상기 메인 메모리 어레이(MMA), 상기 캐쉬 메모리 어레이(CMA) 및 상기 비트라인 구조체(BLS) 사이의 상술한 배치 또는 배열 순서에 의해 분류된 것이며, 상기 기판(SUB)에 대한 상대적 배치는 다양하게 또는 자유롭게 변형될 수 있음을 의미한다. 예를 들면, 상기 제 1 기본 구조는 도 5 및 도 6에 도시된 것처럼 서로 뒤집어진 형태들로서 구현되거나, 도 7에 도시된 것처럼 시계 또는 반시계 방향으로 90도 회전된 형태로서 구현될 수도 있다. 도 4에 분류된 구조들 각각 역시 상기 기판(SUB)에 대한 상대적 배치에서의 상술한 다양함 또는 자유를 가지고 구현될 수 있다.

상기 비트라인 구조체(BLS)는 상기 메인 메모리 어레이(MMA)를 구성하는 연결 라인들에 전기적으로 접속하는 복수의 비트라인들로 구성될 수 있다. 예를 들면, 상기 메인 메모리 어레이(MMA)가 도 2의 구조로서 제공되는 일부 실시예들에서, 도 9 및 도 10에 도시된 것처럼, 상기 비트라인들 각각은 상기 수직 라인들(VL)의 열들 각각에 전기적으로 연결될 수 있다. 도시하지 않았지만, 상기 메인 메모리 어레이(MMA)가 도 3의 구조로서 제공되는 일부 실시예들에서, 상기 비트라인들 각각은 상기 제 1 또는 제 2 수평 라인들(HLx 또는 HLy)의 열들 또는 층들 중의 상응하는 하나에 전기적으로 연결될 수 있다.

도 11은 본 발명이 적용될 수 있는 3차원 메모리 장치의 메인 메모리 어레이의 계층 구조(hierarchy structure)를 예시적으로 도시하는 도면이다. 도 11을 참조하면, 상기 메인 메모리 어레이(MMA)는 적어도 하나의 블록을 포함할 수 있으며, 상기 블록은 하나 또는 복수의 (예를 들면, r개)의 챕터들을 포함할 수 있으며, 상기 챕터들 각각은 복수의 (예를 들면, q개)의 페이지들을 포함할 수 있으며, 상기 페이지들 각각은 복수의 (예를 들면, p개)의 셀들을 포함할 수 있다.

상기 블록은 어떤 동작이 독립적으로 수행될 수 있는 (예를 들면, 최대의) 데이터 크기 또는 셀들의 단위일 수 있다. 예를 들면, 낸드 플래시 메모리에 적용가능한 본 발명의 일부 실시예들에 따르면, 블록은 한번에 소거될 수 있는 데이터의 단위로서 사용될 수 있다.

상기 챕터는 상기 메인 메모리 어레이(MMA) 또는 상기 블록을 구성하는 한 평면에 포함되는 데이터 또는 셀들을 의미할 수 있다. 다시 말해, 상기 챕터는 소정의 평면 상에 2차원적으로 배열된 데이터 또는 셀들로 구성된다. 여기서, 평면은 데이터-계층 구조적인 측면 또는 셀들의 물리적 배치의 측면에서의 평면을 의미하며, 그 평면의 방향은 상기 비트라인들 및 상기 워드라인들의 배치 및 이들을 사용하여 수행되는 동작 방식에 기초하여 선택될 수 있다. 예를 들면, (공면을 이루는 워드라인들이 전기적으로 연결되어 2차원적으로 배열된 메모리 셀들의 공통 게이트 전극으로 사용되는) BiCS 구조로 알려진 수직-채널형 3차원 낸드 플래시 메모리의 경우, 하나의 챕터는 (상기 공통 게이트 전극에 의해 제어되는) 상기 2차원적으로 배열된 메모리 셀들 또는 거기에 저장된 데이터로 구성될 수 있다.

상기 페이지는 상기 비트라인 구조체(BLS)(또는 UWS, LWS, EHL)를 통해 한번에 독출될 수 있는 데이터 크기를 의미한다. 상술한 것처럼, 각 비트라인이 상기 메인 메모리 어레이(MMA)를 구성하는 연결 라인들 중의 복수의 것들에 전기적으로 연결되기 때문에, 상기 챕터를 구성하는 2차원 데이터 또는 상기 블록을 구성하는 3차원 데이터를 상기 비트라인 구조체(BLS)를 통해 한번에 입력 또는 출력시키는 것은 어려울 수 있다. 이에 따라, 통상의 경우, 도 12에 도시된 것처럼, 하나의 챕터를 구성하는 2차원 데이터 또는 하나의 블록을 구성하는 3차원 데이터는 1차원 데이터의 그룹들로 분할된 후, 상기 비트라인들의 통해 순차적으로 입력 또는 출력된다. 상기 페이지는 상기 1차원 데이터 그룹들 각각에 해당할 수 있다.

상기 셀은 상기 수직 라인들(VL) 및 상기 수평 라인들(IHL) 사이 또는 상기 제 1 및 제 2 수평 라인들(HLx 및 HLy) 사이의 교차점들 각각에 제공되는 정보 저장 공간을 의미한다. 본 발명의 실시예들에 있어서, 상기 셀은 싱글 또는 멀티 비트를 저장하도록 구성될 수 있다.

상기 캐쉬 메모리 어레이(CMA) 역시 챕터, 페이지 및 셀을 포함하는 상술한 계층 구조를 갖도록 구성될 수 있다. 이에 더하여, 일부 실시예들에 따르면, 도 61에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)는 적어도 두 층의 챕터들을 포함할 수 있으며, 이 경우, 상기 캐쉬 메모리 어레이(CMA) 역시 블록 구조를 가질 수 있다. 비록, 상기 캐쉬 메모리 어레이(CMA)가 yz 평면에 평행한 것으로 도 61에 도시되었지만, xz 또는 xy 평면에 평행하도록 구성될 수 있음은 자명하다. 상기 메인 메모리 어레이(MMA) 및 상기 캐쉬 메모리 어레이(CMA)는 적어도 두 개의 블록들을 포함하도록 구성될 수 있다. 이는 상기 캐쉬 메모리 어레이(CMA)가 적어도 두 페이지 이상의 데이터를 저장할 수 있도록 구성된 메모리 셀들(이하, 캐쉬 셀들(CC))를 포함한다는 것을 의미한다.

본 발명의 다른 실시예들에 따른 3차원 반도체 장치는, 하나의 챕터 또는 하나의 페이지를 (예를 들면, 짝/홀 분할 또는 좌/우 분할에 기초하여) 복수의 섹션들을 포함하도록 분리하여 상기 섹션들 각각을 독립적으로 동작시키도록, 구성될 수 있다. 비록, 설명의 간결함을 위해, 이러한 분리된 섹션에 적용될 수 있는 본 발명의 가능한 실시예들에 대한 설명은 최소화될 것이지만, 상기 섹션 분리의 방법은 읽기 또는 쓰기 동작의 효율성 등을 고려하여 다양하게 변형될 수 있다. 따라서, 이러한 섹션 분리에 기초한 (예를 들면, 2차원 메모리 반도체들에 적용되는) 알려진 기술들은 본 발명의 기술적 사상을 구현하기 위해 사용 또는 응용될 수 있으며, 그러한 사용 또는 응용은 본 발명의 실시예들의 일부로서 포함된다.

본 발명의 일부 실시예들에 따르면, 도 13에 도시된 것처럼, 상기 3차원 메모리 장치의 동작은 상기 메인 메모리 어레이(MMA)에 저장된 정보를 주변회로(예를 들면, 페이지 버퍼 또는 센싱 회로)로 읽어내는 읽기 동작 및 주변 회로를 통해 제공되는 외부 데이터를 상기 메인 메모리 어레이(MMA)에 저장하는 쓰기 동작을 포함할 수 있다. 일부 실시예들에 따르면, 상기 읽기 동작은 MM-CM 복사(S[RM]) 및 CM 읽기(S[RC]) 단계들을 포함하고, 상기 쓰기 동작은 CM 쓰기([S[WC]]) 및 CM-MM 복사(S[WM])의 단계들을 포함할 수 있다. 설명의 간결함을 위해, 아래에서는 한 챕터 단위의 데이터에 대한 읽기 및 쓰기 동작이 예시적으로 설명될 것이다. 즉, 복수의 챕터 데이터는 아래에서 설명되는 동작을 반복함으로써 처리될 수 있다.

도 14에 도시된 것처럼, 상기 MM-CM 복사(S[RM])는 상기 메인 메모리 어레이(MMA)에 저장된 데이터를 상기 캐쉬 메모리 어레이(CMA)로 복사하는 과정을 의미한다. 상기 MM-CM 복사(S[RM])는, 도 15의 좌측에 도시된 것처럼, 챕터 단위의 데이터를 한번에 상기 캐쉬 메모리 어레이(CMA)로 복사하도록 실시될 수 있다. 변형된 실시예들에 따르면, 상기 MM-CM 복사(S[RM])는, 그 각각은 두 페이지 단위 또는 그 이상의 데이터를 복사하도록 실시되는, 복수 번의 하부 단계들을 포함할 수 있다.

도 14에 도시된 것처럼, 상기 CM 읽기(S[RC])는 상기 비트라인 구조체(BLS)를 이용하여 상기 캐쉬 메모리 어레이(CMA)의 데이터를 주변회로(예를 들면, 센싱 회로 또는 페이지 버퍼)로 전송하는 과정을 의미한다. 상기 CM 읽기(S[RC])는, 도 15의 우측에 도시된 것처럼, 그 각각은 페이지 단위의 데이터를 상기 주변 회로로 전송하도록 실시되는, 복수 번의 캐시 페이지 읽기 단계들을 포함할 수 있다. 변형된 실시예들에 따르면, 상기 CM 읽기(S[RC])는, 그 각각은 페이지보다 작은 크기의 데이터를 전송하도록 실시되는, 복수 번의 하부 단계들을 포함할 수 있다. 예를 들면, 상기 CM 읽기(S[RC])의 상기 하부 단계들 각각은 하나 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다.

도 16에 도시된 것처럼, 상기 CM 쓰기([S[WC]])는 상기 비트라인 구조체(BLS)를 이용하여 외부 데이터를 상기 캐쉬 메모리 어레이(CMA)에 기록하는 과정을 의미한다. 상기 CM 쓰기([S[WC]])는, 도 17의 좌측에 도시된 것처럼, 그 각각은 페이지 단위의 데이터를 상기 캐쉬 메모리 어레이(CMA)에 기록하도록 실시되는, 복수 번의 캐시 페이지 쓰기 단계들을 포함할 수 있다. 변형된 실시예들에 따르면, 상기 CM 쓰기([S[WC]])는, 그 각각은 페이지보다 작은 크기의 데이터를 전송하도록 실시되는, 복수 번의 하부 단계들을 포함할 수 있다. 예를 들면, 상기 CM 쓰기([S[WC]])의 상기 하부 단계들 각각은 비트, 바이트 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다.

일부 실시예들에서, 데이터는 랜덤 억세스 방식으로 상기 캐쉬 메모리 어레이(CMA)로부터 독출되거나 상기 캐쉬 메모리 어레이(CMA)에 기록될 수 있다. 예를 들면, 상기 CM 읽기(S[RC]) 및 상기 CM 쓰기([S[WC]])는, 상술한 것처럼, 비트, 바이트 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다. 이 경우, 상기 캐쉬 메모리 어레이(CMA)는 일반적으로 L3, L2 또는 L1 캐쉬 메모리라고 불리는 것들 중의 어느 하나로서 사용될 수 있다. 예를 들면, 상기 캐쉬 메모리 어레이(CMA)는 현재 사용되는 DRAM 또는 SRAM의 기능을 구현하도록 구성될 수 있다. 일부 실시예들에 따르면, 상기 주변 회로는 이러한 랜덤 억세스 방식의 구현을 가능하게 하도록 구성될 수 있다. 예를 들면, 상기 주변 회로는 디램, 에스램 또는 노어 플래시 메모리 소자들에서 사용되는 구동 또는 디코딩 회로를 포함할 수 있다.

상기 CM-MM 복사(S[WM])는 상기 캐쉬 메모리 어레이(CMA)에 저장된 데이터를 상기 메인 메모리 어레이(MMA)에 복사하는 과정을 의미한다. 상기 CM-MM 복사(S[WM])는, 도 17의 우측에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)에 저장된 챕터 단위의 데이터를 한번에 상기 메인 메모리 어레이(MMA)의 소정 챕터에 복사하도록 실시될 수 있다. 변형된 실시예들에 따르면, 상기 CM-MM 복사(S[WM])는, 그 각각은 두 페이지 단위 또는 그 이상의 데이터를 복사하도록 실시되는, 복수 번의 하부 단계들을 포함할 수 있다.

본 발명의 변형된 실시예들에 따르면, 상기 쓰기 동작 및 상기 읽기 동작은 상기 캐쉬 메모리 어레이(CMA)를 사용하지 않는 MM 직접 쓰기(S[WMd]) 및 MM 직접 읽기(S[RMd])의 방식으로 실시될 수 있다.

상기 MM 직접 쓰기(S[WMd])는 상기 주변회로를 통해 제공되는 외부 데이터를 상기 메인 메모리 어레이(MMA)에 직접 기록하는 과정을 의미한다. 예를 들면, 상기 MM 직접 쓰기(S[WMd])는 상기 캐쉬 메모리 어레이(CMA)에 데이터를 저장하는 중단 단계없이 수행되는 데이터 전달 과정일 수 있다. 일부 실시예들에 따르면, 상기 MM 직접 쓰기(S[WMd])는, 도 18에 도시된 것처럼, 그 각각은 페이지 단위의 데이터를 상기 메인 메모리 어레이(MMA)의 소정 챕터에 직접 기록하도록 실시되는, 복수 번의 하부 직접 쓰기 단계들을 포함할 수 있지만, 상기 하부 직접 쓰기 단계들 각각은 하나 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다. 또는, 상기 MM 직접 쓰기(S[WMd])는 챕터 또는 그 이상의 데이터를 처리하도록 실시될 수 있다. 상기 MM 직접 쓰기(S[WMd])의 이러한 예들의 하나는 블록 데이터를 한번에 직접 변경하는 플래시 메모리의 소거 단계일 수 있다.

상기 MM 직접 읽기(S[RMd])는, 상기 캐쉬 메모리 어레이(CMA)에 데이터를 저장하는 중단 단계없이, 상기 메인 메모리 어레이(MMA)의 데이터를 상기 주변회로로 전송하는 과정을 의미한다. 상기 MM 직접 읽기(S[RMd])는, 도 18에 도시된 것처럼, 그 각각은 페이지 단위의 데이터를 상기 주변 회로로 전송하도록 실시되는, 복수 번의 하부 직접 읽기 단계들을 포함할 수 있으며, 상기 하부 직접 읽기 단계들 각각은 하나 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다.

본 발명의 다른 변형된 실시예들에 따르면, 상기 읽기 동작은 도 14 및 도 15의 상기 MM-CM 복사(S[RM]) 및 상기 CM 읽기(S[RC]) 단계들에 더하여, 도 18의 상기 MM 직접 읽기(S[RMd]) 단계를 더 포함할 수 있다. 또한, 상기 쓰기 동작은 도 16 및 도 17의 상기 CM 쓰기([S[WC]]) 및 상기 CM-MM 복사(S[WM]) 단계들에 더하여, 도 18의 상기 MM 직접 쓰기(S[WMd]) 단계를 더 포함할 수 있다.

본 발명의 일부 실시예들에 따르면, 도 13에 도시된 것처럼, 상기 3차원 메모리 장치의 동작은 상기 캐쉬 메모리 어레이(CMA) 또는 상기 캐쉬 셀들(CC) 전부 또는 일부를 초기화시키는(예를 들면, 특정한 데이터 상태로 만드는) CM 초기화([S[IN]]) 단계를 더 포함할 수 있다. 예를 들면, 상기 캐시 셀(CC)의 데이터 변경이 외부적 요인(예를 들면, 외부 또는 상기 메인 메모리 어레이(MMA)로부터 전송되는 전기적 신호)뿐만이 아니라 내부적 요인(예를 들면, 상기 캐시 셀(CC) 그 자체의 데이터 상태)에 대한 의존성을 함께 갖는 경우, 상기 CM 초기화([S[IN]]) 단계를 통해 상기 캐쉬 메모리 어레이(CMA) 내에서의 상기 내부적 요인과 관련된 불균일성을 해소시키는 것이 필요할 수 있다. 다시 말해, 상기 캐쉬 셀들(CC)이 초기화되지 않았을 때에는, 상기 캐쉬 셀들(CC)에 저장된 데이터 중의 일부를 바꿀 수 없는 경우가 있을 수 있으며, 이 경우, (예를 들면, 상기 CM 쓰기([S[WC]]) 및 상기 MM-CM 복사(S[RM]) 동안) 외부 또는 상기 메인 메모리 어레이(MMA)로부터의 데이터 중의 일부 만이 상기 캐쉬 셀들(CC)에 기록될 수 있다. 즉, 오류가 발생할 수 있다.

그럼에도, 상기 캐시 셀(CC)의 데이터 변경이 상기 내부적 요인에 작거나 무시할 수 있는 의존성을 갖는 경우, 일부 실시예들에서는, 상기 CM 초기화([S[IN]]) 단계가 생략될 수도 있다. 보다 구체적으로, 이러한 생략은 상기 캐쉬 셀들(CC)의 데이터 저장 원리 또는 상기 메모리 셀들(MC)에 저장된 정보를 포함하는 전기적 신호의 유형이 무엇인가에 의해 결정되며, 이러한 결정은 아래에서 예시되는 예들에 기초하여 당업자의 지식 수준에서 이루어질 수 있을 것이다. 예를 들면, 상기 캐시 셀(CC)이 짧은 리텐션 특성을 갖는 (즉, 휘발성) 메모리 요소를 통해 구현되는 경우, 상기 CM 초기화([S[IN]]) 단계는 생략될 수 있다.

상술한 것처럼, 상기 캐쉬 메모리 어레이(CMA)는 적어도 두 페이지 이상의 데이터를 저장할 수 있는 복수의 상기 캐쉬 셀들(CC)을 포함하도록 구성된다. 예를 들면, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA)의 한 챕터에 해당하는 데이터를 저장할 수 있도록 구성될 수 있다.

본 발명의 일부 실시예들에 따르면, 상기 캐쉬 셀들(CC)은 상기 메모리 셀들(MC)과 다른 데이터 저장 원리에 기초한 메모리 셀들일 수 있다. 하지만, 다른 실시예들에 따르면, 상기 캐쉬 셀들(CC)과 상기 메모리 셀들(MC)은 동일한 종류의 메모리 셀들 또는 동일하거나 유사한 동작 원리에 기초한 메모리 셀들일 수 있다.

본 발명의 일부 실시예들에 따르면, 상기 캐쉬 셀들(CC) 각각은 상기 메모리 셀들(MC) 각각에 비해 빠른 쓰기 및/또는 읽기 속도를 갖도록 구성될 수 있다. 예를 들면, 상기 메모리 셀들(MC)이 (전하 트랩 사이트들이 풍부한 막 또는 플로팅 게이트 등의) 전하 저장 요소인 경우, 상기 캐쉬 셀들(CC)은 (PCM, MTJ, ReRAM materials 등과 같은), 도 22에 도시된 것처럼, 가변 저항 특성을 나타내는 물질 또는 막 구조를 포함하도록 구성될 수 있다. 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 제조 공정, 데이터 유지 특성 및 전류 경로 형성의 용이성 등과 같은 다른 기술적 특성들에 대한 고려에 기초하여, 이러한 조건은 완화되거나 바뀔 수 있다.

일부 실시예들에서, 상기 캐쉬 셀(CC) 및 상기 메모리 셀(MC) 각각은, 예를 들면, DRAM, SRAM, FRAM, NAND FLASH, MRAM, STT-MRAM, PCRAM, NRAM, RRAM, CBRAM, SEM, T-RAM, Z-RAM, Polymer, Molecular, Racetrack, Holographic, 및 Probe 등으로 알려진 메모리 요소들의 그룹에서 선택될 수 있다. 예를 들면, 상기 메모리 셀(MC)은 낸드 플래시 메모리, PCRAM, 또는 RRAM으로 사용되는 메모리 셀들이고, 상기 캐쉬 셀(CC)은 SRAM, STT-MRAM, CBRAM, T-RAM, 또는 Z-RAM으로 사용되는 것들일 수 있다. 일부 실시예들에서, 상기 메인 메모리 어레이(MMA)는 비휘발성의 메모리 요소들로 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 상기 메모리 셀(MC)보다 빠른 동작 속도를 갖는 휘발성 또는 비휘발성의 메모리 요소들로 구성될 수 있다.

본 발명의 일부 실시예들에 따르면, 상기 CM-MM 복사(S[WM]) 및 상기 CM 읽기(S[RC]) 단계들은 상기 메인 메모리 어레이(MMA)의 도전 라인들(예를 들면, 상기 수직 라인들(VL) 또는 상기 수평 라인들(IHL))이 인가되는 전압에서의 실질적인 변화를 경험하지 않도록 실시된다. 이는 상기 메모리 셀들(MC)에 저장된 데이터가 상기 CM-MM 복사(S[WM]) 및 상기 CM 읽기(S[RC]) 단계들을 위해 인가되는 전압들에 의해 교란되지 않을 수 있음을 의미한다. 상기 메모리 셀들(MC)에 대한 교란은 상기 메인 메모리 어레이(MMA)의 도전 라인들에 전압을 인가하는 단계를 포함하는, 상기 MM-CM 복사(S[RM]) 및 상기 CM 쓰기([S[WC]]) 동안 일어날 수 있다. 그 결과, 한 블록에 대한 정상적인 읽기 및 쓰기 동작 동안 발생하는 교란 동작의 횟수는, 도 19에 도시된 것처럼, 각 블록을 구성하는 챕터들의 수(r)와 실질적으로 동일할 수 있다.

이와 달리, 상기 캐쉬 메모리 어레이(CMA)없이 수행되는 또는 이를 이용하지 않는 종래의 읽기 및 쓰기 동작의 경우, 한 챕터의 데이터를 처리하기 위해서는 그 챕터를 구성하는 페이지의 수만큼 상기 메인 메모리 어레이(MMA)의 도전 라인들에 동작 전압을 반복적으로 인가하는 과정이 필요하다. 다시 말해, 종래 기술의 경우, 교란 동작의 횟수는 도 19에 도시된 것처럼, 각 블록을 구성하는 챕터들의 수(r)와 각 챕터를 구성하는 페이지들의 수(q)의 곱과 실질적으로 동일할 수 있다. 하지만, 이러한 숫자들은 본 발명에 대한 보다 나은 이해를 위해 제공되는 것으로, 실제의 경우, 데이터 신뢰성 향상을 위한 추가적인 동작들(예를 들면, 확인(verify) 동작)에 의해 달라질 수 있다.

한편, 상술한 것처럼, 상기 캐쉬 셀들(CC) 각각이 상기 메모리 셀들(MC) 각각에 비해 빠른 쓰기 및/또는 읽기 속도를 갖도록 구성될 경우, 각 챕터 데이터 전체를 독출하거나 기록하는데 소요되는 시간(이하, 챕터 읽기 시간 및 챕터 쓰기 시간)은 상기 캐쉬 메모리 어레이(CMA)를 이용하지 않는 종래 기술에 비해 감소될 수 있다.

예를 들면, 상기 캐쉬 메모리 어레이(CMA)없이 수행되는 통상의 기술의 경우, 상기 챕터 읽기 시간은 페이지 데이터를 상기 메모리 셀들(MC)로부터 한번 읽는데 소요되는 시간(T0)와 각 챕터의 페이지 수(q)의 곱이다(~ q x T0). 이와 달리, 도 14 및 도 15의 읽기 방법의 경우, 상기 챕터 읽기 시간은 a) 챕터 데이터를 상기 메모리 셀들(MC)로부터 한번 읽는데 소요되는 시간(T0')과 b) 페이지 데이터를 상기 캐쉬 셀들(CC)로부터 읽는데 소요되는 시간(T1)과 각 챕터의 페이지 수(q)의 곱의 합과 같다(즉, T0+ q x T1). 여기서, T0'와 T0는 대략적으로 동일할 수 있으며, 이 경우, 상기 챕터 읽기 시간은 대략 T0+ q x T1일 수 있다.

또한, 도 14 및 도 15의 읽기 방법과 비교할 때, 도 16 및 도 17의 쓰기 방법은 동작 순서에서의 차이는 있지만 상기 챕터 읽기 시간에서와 동일한 수학적 논리가 적용될 수 있다. 이에 따라, 상기 챕터 쓰기 시간은 도 16 및 도 17의 쓰기 방법의 경우 대략 T2+ q x T3로 주어지고, 종래 기술의 경우 q x T2로 주어질 수 있다. (여기서, T2는 챕터 데이터를 상기 메모리 셀들(MC)에 한번 쓰는데 소요되는 시간이고, T3는 페이지 데이터를 상기 캐쉬 셀들(CC)에 한번 기록하는데 소요되는 시간이다.)

따라서, 상기 캐쉬 셀들(CC)에 대한 읽기 속도 T1 또는 쓰기 속도 T3이 상기 메모리 셀들(MC)의 그것들(T0 및 T2)보다 충분히 작다면, 도 20 및 도 21에 각각 도시된 것처럼, 상기 챕터 읽기 시간 및 챕터 쓰기 시간은 종래 기술에 비해 크게 감소될 수 있다. 예를 들면, 아래 표는 상기 메모리 셀들(MC)이 대략 25us 및 200us의 읽기 및 쓰기 속도를 갖는 플래시 메모리 셀이고, 상기 캐쉬 셀들(CC)이 대략 10ns 및 10ns의 읽기 및 쓰기 속도를 갖는 RRAM 또는 STT-MRAM인 경우, 16 페이지를 포함하는 한 챕터에 대한 읽기 및 쓰기 동작에 소요되는 시간을 보여준다.

[표 1]

표 1을 참조하면, 상기 캐쉬 메모리 어레이(CMA)를 포함하는 경우, 한 챕터에 대한 읽기 및 쓰기 시간(25.16us, 200.16us)은 상기 메모리 셀에 대한 한번의 읽기 및 쓰기 시간들(T0(25.00us), T2(200.00us))과 거의 차이를 갖지 않는다. 이에 따라, 상기 캐쉬 메모리 어레이(CMA)를 포함하는 경우, 챕터 데이터에 대한 읽기 및 쓰기 시간은 그렇지 않은 경우에 비해 한 챕터를 구성하는 페이지들의 수(표 1의 경우, 대략 16배)만큼 빨라질 수 있다.

본 발명의 실시예들에서, 상기 캐쉬 메모리 어레이(CMA) 또는 상기 캐쉬 셀(CC)은 알려진 메모리 요소들 중의 적어도 하나(예를 들면, ITRS (International Technology Roadmap for Semiconductor) 및 그것의 참고문헌 목록을 구성하는 문헌들에 개시된, 메모리 요소들 중의 적어도 하나)를 포함하도록 구성되되, 상술한 교란 감소 및 읽기/쓰기 시간 축소의 기술적 효과를 극대화할 수 있도록 구성될 수 있다. 도 22 내지 도 28은, 본 발명에 대한 보다 나은 이해를 위해 제공되는, 그러한 메모리 요소들 중의 일부를 예시적으로 도시한다. 상기 캐쉬 메모리 어레이(CMA)를 위한 메모리 요소의 종류는 상기 메모리 셀들(MC)의 동작 원리, 동작을 위한 전기적 신호의 특성(예를 들면, 단방향성 또는 양방향성, 전압 인가 방식 또는 전류 인가 방식, 전류 량, 속도 등) 또는 상기 캐쉬 메모리 어레이(CMA) 그 자체에 대한 다양한 기술적 요구들(예를 들면, 램 또는 버퍼 메모리로써의 동작 가능성) 등을 고려하여 선택될 수 있다. 예를 들면, 상기 CM-MM 복사(S[WM]) 단계와 관련하여서는 상기 캐쉬 셀(CC)의 읽기 신호의 특성이 상기 메모리 셀(MC)의 쓰기 신호의 특성에 부합하도록, 상기 MM-CM 복사(S[RM]) 단계와 관련하여서는, 상기 메모리 셀(MC)의 읽기 신호의 특성이 상기 캐쉬 셀(CC)의 쓰기 신호의 특성에 부합하도록, 상기 캐쉬 셀(CC) 및 상기 메모리 셀(MC)을 디자인하는 것이 필요할 수 있다. 당업자는 여기에서 논의되는 내용에 기초하여 상기 캐쉬 메모리 어레이(CMA)와 상기 메인 메모리 어레이(MMA)의 최적화된 또는 바람직한 조합의 경우를 찾을 수 있을 것이므로, 아래에서는, 설명의 간결함을 위해 이러한 가능한 조합들 중의 일부를 예시적으로 설명할 것이다. 하지만, 본 발명의 기술적 사상이 이러한 예들에 한정되지는 않는다.

도 29는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 사시도이고, 도 30 내지 도 40은 도 29의 반도체 장치의 동작을 설명하기 위한 도면들이다. 보다 구체적으로, 도 29를 참조하면, 상기 메인 메모리 어레이(MMA)는 수직 채널 3차원 낸드 플래시의 구조(예를 들면, BiCS 또는 TCAT)를 갖도록 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA) 상에 2차원적으로 배열된 캐쉬 셀들(CC)을 포함하도록 구성될 수 있다. 여기에서는, 상기 캐쉬 셀들(CC)이 양방향 전류를 이용하여 동작하는 고속의 저항성 메모리 요소(예를 들면, STT-MTJ)를 사용하여 구현되는 실시예가 예시적으로 설명될 것이다.

상기 캐쉬 셀들(CC)은 상기 비트라인(BL)과 수직 라인(VL) 사이에 개재될 수 있고, 상기 수직 라인(VL)은 기판(SUB)의 상부면에 수직한 반도체 패턴(즉, 실리콘) 및 전하저장막(e.g., ONO)을 포함할 수 있다. 상기 수직 라인(VL)의 상기 반도체 패턴은 소오스 및 드레인 전극들으로 사용되는 n형 불순물 영역들 및 이들 사이에 개재되는 피형 또는 진성의 수직 채널 영역을 포함할 수 있다.

상기 수평 라인들(IHL)은 금속 또는 도핑된 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 도 29에 도시된 것처럼, 복수의 캐쉬 라인들(CWL or DL)이 상기 캐쉬 셀들(CC)과 상기 수평 라인들(IHL) 사이에 개재될 수 있다. 상기 캐쉬 라인들(CWL) 각각은, 상기 비트라인들(BL)을 가로지르면서, 상기 드레인 전극으로 사용되는 상기 n형 불순물 영역들을 연결할 수 있다. 일부 실시예들에서, 상기 캐쉬 라인들(CWL)은 상기 n형 불순물 영역들과 정류 소자를 구성할 수 있는 물질(예를 들면, p형 반도체)로 형성될 수 있다.

상기 캐쉬 라인들(CWL)의 존재에 의해, 상기 수직 채널 영역은, 도 32 및 도 33에 도시된 것처럼 상기 CM 읽기(S[RC])을 위한, 도 34 및 도 35에 도시된 것처럼 상기 CM 쓰기([S[WC]])를 위한, 그리고, 도 40에 도시된 것처럼 상기 CM 초기화([S[IN]])를 위한 전기적 경로로서 사용되지 않을 수 있다. 이는 상기 메인 메모리 어레이(MMA)에 가해지는 읽기 및 쓰기 교란의 문제를 줄이는 것을 가능하게 한다.

상기 MM-CM 복사(S[RM]) 동안, 도 31에 도시된 것처럼, 복수의 비트라인들(BL)과 상기 수평 라인들(IHL) 중의 어느 하나(이하, 선택 워드라인)에 동작 전압이 인가된다. 이 경우, 도 30에 도시된 것처럼, 상기 캐쉬 셀들(CC) 각각을 경유하는 전류 경로는 상기 선택 워드라인에 의해 제어되는 2차원 메모리 셀들(MC)에 저장된 데이터에 의존하여 선택적으로 생성될 수 있다. 도 30의 전류 경로가 생성되는 경우, 해당 캐쉬 셀(CC)의 데이터가 (예를 들면, 고저항 상태 또는 오프 상태로) 변경될 수 있다. 일부 실시예들에서, 상기 CM 초기화([S[IN]])가 상기 MM-CM 복사(S[RM]) 이전에, 상기 캐쉬 셀들(CC)을 온 상태로 만들기 위해 실시될 수 있다.

상기 CM 읽기(S[RC]) 동안, 도 32 및 도 33에 도시된 것처럼, 서로 다른 동작 전압들(V1, V2)이 상기 캐쉬 라인들(CWL) 중의 어느 하나와 상기 비트라인들(BL)에 각각 인가될 수 있다. 이 경우, 인가 전압 조건에 따라, 도 32에 도시된 또는 반대 방향의 전류 경로가 상기 캐쉬 셀(CC)에 저장된 데이터에 의존하여 선택적으로 생성될 수 있다. 일부 실시예들에서, 센스 앰프는 이러한 전류 경로의 생성에 의해 유발되는 비트라인 전위의 변동을 감지하도록 구성될 수 있다. 도시된 것처럼, 상기 CM 읽기(S[RC])은 페이지 단위(또는 그 이하)로 수행될 수 있다.

상기 CM 쓰기([S[WC]]) 동안, 도 34 및 도 35에 도시된 것처럼, 상기 캐쉬 라인들(CWL) 중의 어느 하나와 복수의 비트라인들(BL)에 동작 전압들이 인가될 수 있다. 이 경우, 입력 데이터가 상기 비트라인들(BL)을 통해 상기 캐쉬 셀들(CC)로 전달될 수 있다. 예를 들면, 상기 입력하려는 데이터에 따라, 상기 비트라인들(BL) 중의 일부에 인가되는 전압(예를 들면, V1)은 다른 일부에 인가되는 전압(e.g., V2)과 다를 수 있다. 또한, 상기 캐쉬 라인들(CWL) 중의 어느 하나에는 상기 비트라인 전압들 중의 어느 하나와 실질적으로 동일한 전압이 인가될 수 있다. 다시 말해, 상기 캐쉬 셀(CC)에 대한 쓰기 전류는, 그것이 연결된, 상기 비트라인(BL)과 상기 캐쉬 라인(CWL) 사이의 전위 차에 의해 선택적으로 생성될 수 있다. 도 35에 도시된 것처럼, 상기 CM 쓰기([S[WC]])는 페이지 단위(또는 그 이하)로 수행될 수 있다.

상기 CM-MM 복사(S[WM]) 동안, 도 36 및 도 37에 도시된 것처럼, 상기 비트라인들(BL)에는 비트라인 전압(V_BL)이 인가되고, 상기 수평 라인들(IHL) 중의 어느 하나(이하, 선택 워드라인)에 프로그램 전압이 인가된다. 이 경우, 도 36의 전류 경로는 상기 캐쉬 메모리 어레이(CMA)를 구성하는 상기 캐쉬 셀들(CC) 각각에 저장된 데이터에 의존하여 선택적으로 생성될 수 있다. 예를 들면, 상기 캐쉬 셀(CC)이 온 상태일 경우, 해당 채널 영역은 상기 비트라인과 실질적으로 같은 전위(예를 들면, 0V)을 가질 수 있다. 이 경우, 상기 선택 워드라인에 인가되는 전압이 높을 경우, 에프-엔 터널링을 통한 프로그램이 가능하다. 반면, 상기 캐쉬 셀(CC)이 오프 상태일 경우, 해당 채널 영역은 전기적으로 고립되고, 상기 수평 라인들(IHL)에 인가되는 전압들에 의해 올라간 전위를 갖게 되어, 상기 프로그램 전압과의 전위 차이가 감소될 수 있다. 즉, 셀프 부스팅 기술을 통한 프로그램 방지가 가능해질 수 있다.

한편, 상기 캐쉬 셀(CC)을 사용하여 셀프-부스팅시킬 경우, 비록 도면에는 도시되었지만, 종래 기술에서의 스트링 선택 라인들(SSL)에 대한 필요가 감소할 수 있다. 예를 들면, 상기 스트링 선택 라인들(SSL)이 실질적으로 그에 인접하는 워드라인들(WL)과 동일한 전압을 인가받는 경우에도, 도 30 내지 도 37을 참조하여 상술한 동작들은 유효하게 수행될 수 있다. 하지만, 이것이 상기 스트링 선택 라인들(SSL)의 제거를 필수적으로 요구하는 것은 아닐 수 있다.

도 38에 도시된 것처럼, 상기 메인 메모리 어레이(MMA)는 상기 MM 직접 쓰기(S[WMd])의 방식을 통해 (예를 들면, 페이지 단위로) 프로그램될 수 있다. 예를 들면, 상기 캐쉬 셀들(CC)이 오프 상태일 때에도 충분히 높은 저항값을 갖지 못한다면, 상술한 셀프 부스팅을 구현하기 어려울 수도 있다. 이 경우, 상기 MM 직접 쓰기(S[WMd]) 단계가 실시될 수 있다. 소거 단계의 경우, 알려진 기술들이 동일하게 적용될 수 있다.

도 39 및 도 40은 상기 CM 초기화([S[IN]])를 위한 두가지 가능한 방법을 예시적으로 도시한다. 도 39의 경우, 상기 CM 초기화([S[IN]])는 상기 캐쉬 라인들(CWL)을 경유하는 전류를 이용하여 챕터 단위로 실시될 수 있으며, 이 경우, 상기 메인 메모리 어레이(MMA)에 대한 교란없이 수행될 수 있다. 하지만, 도 40에서와 같이, 상기 CM 초기화([S[IN]])는 상기 채널 영역을 경유하는 전류 경로를 이용하여 챕터 또는 페이지 단위로 실시될 수도 있다.

도 41 및 도 42는 본 발명의 다른 실시예에 따른 반도체 장치를 도시하는 사시도 및 평면도이고, 도 43 내지 도 47은 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다. 보다 구체적으로, 이 실시예에 따르면, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA) 아래에 2차원적으로 배열된 캐쉬 셀들(CC)을 포함하도록 구성될 수 있다. 여기에서는, 상기 메모리 셀들(MC)이 양방향 전류 특성을 갖는 메모리 요소들인 실시예가 예시적으로 설명될 것이다. 통상적으로, 단방향 전류 경로를 구현하는 것은 양방향 전류의 경우에 비해 용이하기 때문에, 단방향 전류를 이용하는 메모리 요소들을 상기 메인 메모리 어레이(MMA)로서 사용하는 실시예들은 아래에서 간략하게만 설명될 것이다.

이 실시예들에 따르면, 도 41 내지 도 47에 도시된 상기 캐쉬 셀들(CC)은 도 25 및 도 26을 참조하여 설명된 제로-커패시터 램을 포함하도록 구성될 수 있다. 상기 캐쉬 라인(SWL or DL)과 상기 캐쉬 셀들(CC) 각각의 사이에는, 제 2 게이트 라인(GL2)에 의해 제어되는 선택자(selector: ST)가 제공될 수 있다. 상기 선택자(ST)의 존재에 의해, 상기 메인 메모리 어레이(MMA)에 대한 교란을 유발하지 않는 전류 경로를 생성하는 것이 가능해질 수 있다. 상기 수직 라인(VL)은 상기 선택자(ST)와 상기 캐쉬 셀(CC) 사이의 노드에 연결될 수 있다. 상기 캐쉬 셀들(CC)은 상기 비트라인들(BL)을 가로지르는 제 1 게이트 라인(GL1)에 연결될 수 있다.

도 41 및 도 42는, 상기 캐쉬 메모리 어레이(CMA)의 단위 셀 내에, 상술한 여러 동작들을 위한 전류 경로를 생성할 수 있음을 예시적으로 보여주지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 도 41에는 매몰 산화막을 포함하는 SOI 기판을 이용하는 평면형 트랜지스터를 도시하고 있지만, 이러한 평면형 트랜지스터는 도 26에 도시된 것과 같은 수직 채널 트랜지스터로 대체될 수 있다.

도 43 내지 도 47은 도 41 및 도 42에 도시된 반도체 장치에 상응하는 회로도들일 수 있다. 도 43 내지 도 47은, 각각, 상기 CM 쓰기([S[WC]]), 상기 CM-MM 복사(S[WM]), 상기 MM-CM 복사(S[RM]), 상기 CM 읽기(S[RC]), 및 상기 CM 초기화(S[IN])가 도시된 회로 구조를 사용하여 구현될 수 있음을 예시적으로 보여준다. 도 48은 상기 제 2 게이트 라인들(GL2)이 서로 연결되어, 상기 캐쉬 셀들(CC) 중에서 인접하는 것들의 공통 게이트 전극으로 사용될 수 있음을 보여준다. 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.

도 49는 본 발명의 다른 실시예들에 따른 반도체 장치 및 그 동작의 일부를 예시적으로 도시하는 도면이다. 이 실시예에 따르면, 상기 수직 라인들 각각은 수직 경로 제어 구조체(VPCS)를 포함하도록 구성될 수 있다. 상기 수직 경로 제어 구조체(VPCS)와 관련된 기술적 특징들은, 그 내용이 본 발명의 일부로서 완전하게 포함되는, PCT 공개번호 WO 2010/018888 (2010.02.18) 및 미국 출원번호 13/059,059에 개시되고 있다. 상기 수직 경로 제어 구조체(VPCS)의 사용은, 상기 메모리 셀들(MC) 각각에 정류 요소(예를 들면, 다이오드)을 배치하지 않는 경우에도, 3차원적으로 배열된 메모리 셀들(MC) 사이의 기생 전류 경로(sneak path)를 차단할 수 있게 만든다. 예를 들면, 비트라인들(BL) 중의 하나 및 게이트 라인들(GL) 중의 하나를 선택하면, 상기 캐쉬 셀들(CC) 중의 하나가 일의적으로 선택될 수 있다. 하지만, 상기 수직 라인(VL)이 금속성 물질로 형성될 경우, 상기 캐쉬 셀들(CC) 중의 하나가 일의적으로 선택되더라도, 감춰진 기생 경로들을 완전히 차단할 수는 없다.

상기 수직 경로 제어 구조체(VPCS)를 사용할 경우, 상기 수직 라인(VL)은 상기 캐쉬 셀들(CC) 각각에 연결되는 반도체 패턴과 상기 반도체 패턴의 전위를 제어하는 수직 제어 전극을 포함하도록 구성될 수 있다. 이 경우, 상술한 감춰진 기생 전류 경로(sneak path)의 생성을 차단할 수 있다. 다시 말해, 상기 캐쉬 메모리 어레이(CMA)와의 연결을 위해, 상기 수직 경로 제어 구조체(VPCS)를 사용할 경우, 정류 소자를 사용하지 않으면서도 기생 전류 경로(sneak path)를 차단할 수 있다. 이에 따라, 반도체 장치는 보다 용이하게 제조될 수 있다. 이에 더하여, 상기 캐쉬 셀들(CC)과 상기 메모리 셀들(MC) 사이의 (종류에서의) 바람직한 조합은 보다 완화된 조건 아래에서 얻어질 수 있다.

도 50 및 도 51은 본 발명의 일부 실시예들에 따른 3차원 메모리 장치의 몇몇 동작들을 구현하기 위한 전기적 신호의 경로를 예시적으로 도시하는 표들이다.

도 52 내지 도 54은 본 발명의 일부 실시예에 따른 3차원 메모리 장치의 몇 가지 동작들을 개략적으로 보여주는 도면들이다.

도 55은 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 캐쉬 어레이 구조를 개략적으로 보여주는 회로도이다.

도 56은 본 발명의 일부 실시예들에 따른 3차원 메모리 장치 및 동작 전류의 경로들을 개략적으로 도시하는 도면이다. 일부 실시예들에 따르면, 상기 메모리 셀들(MC)은 정류 소자를 포함함으로써 단방향 전류 특성을 갖도록 구성될 수 있다. 이 경우, 상기 CM-MM 복사(S[WM]), 상기 MM-CM 복사(S[RM]), 및 상기 CM 읽기(S[RC])에 사용되는 전류들은, 도 56에 도시된 것처럼, 같은 방향을 가질 수 있다. 반면, 상기 캐쉬 셀들(CC)은 양방향 전류 특성을 갖도록 구성될 수 있다. 이 경우, 상기 캐쉬 셀들(CC)을 경유하는 전류 경로는, 상기 캐쉬 셀들(CC)의 초기화를 위해 사용되기 어렵다. 하지만, 도 56에 도시된 것처럼, 별도의 전류 경로(DL)를 형성함으로써, 이러한 기술적 어려움은 해결될 수 있다. 상기 별도의 전류 경로(DL)은 상기 수평 라인들(IHL) 중의 하나일 수 있다.

한편, 상기 캐쉬 셀들(CC)이 양방향 전류 특성을 갖지 않거나 짧은 리텐션 특성을 갖는 (즉, 휘발성의) 메모리 요소일 경우, 상기 별도의 전류 경로를 형성할 필요는 없을 수 있다. 또한, 이러한 별도의 전류 경로는 상기 캐쉬 셀들(CC) 및 상기 메모리 셀들(MC)의 종류 및 이들의 조합된 특성에 기초하여 적응적으로(adaptively) 구현될 수 있으며, 도 56에 도시된 한 예에 한정되는 것은 아니다.

도 57은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치를 도시하는 개략 사시도이고, 도 58은 도 57의 점선 I-I를 따른 평면을 구성하는 요소들의 개략 회로도이다. 예를 들면, 도 57은 도 4의 제 1 기본 구조에 상응하는 도면일 수 있다.

도 59 및 도 60는, 그것의 상기 메인 메모리 어레이(MMA)가 도 3을 참조하여 설명된 구조를 갖는, 3차원 반도체 메모리 장치들의 일부 예들을 도시하는 회로도들이다. 도 59를 참조하면, 상기 캐쉬 라인들(CWL)은 상기 제 2 수평 라인들(HLy)에 실질적으로 평행하고, 상기 비트라인들(BL)은 상기 캐쉬 라인들(CWL)을 가로질 수 있다. 도 60을 참조하면, 상기 비트라인들(BL)은 상기 제 2 수평 라인들(HLy)에 실질적으로 평행하고, 상기 캐쉬 라인들(CWL)은 상기 비트라인들(BL)를 가로지를 수 있다. 큰 점선은 각 챕터를 나타내고, 작은 점선은 각 페이지를 나타낸다.

도 61 및 도 62는 본 발명의 변형된 실시예들의 일부를 도시하는 개략적인 회로도들이다. 도 61에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)는 다층 또는 다열 구조로 제공될 수 있다. 예를 들면, 상기 캐쉬 셀들(CC)은 3차원적으로 배열되고, 적어도 두 개의 캐쉬 셀들(CC)이 상기 제 1 수평 라인들(HLx) 각각에 직렬로 연결될 수 있다. 도 62에 도시된 것처럼, 적어도 두 개의 캐쉬 셀들(CC)이 상기 제 1 수평 라인들(HLx) 각각에 병렬로 연결될 수 있다.

도 61 또는 도 62에 도시된 것처럼, 복수의 상기 캐쉬 셀들(CC)이 상기 제 1 수평 라인들(HLx) 각각에 직렬 또는 병렬로 연결되는 경우, 이들은 서로 다른 기능 또는 보다 향상된 동작 속도를 구현하기 위해 사용될 수 있다. 예를 들면, 이들 중의 하나는 상기 CM-MM 복사 또는 상기 MM-CM 복사의 동작을 위해 사용되고, 다른 하나는 이러한 동작 동안 다른 챕터에 쓰여질 챕터 데이터를 임시로 보관하기 위해 사용될 수 있다. 즉, 상기 캐쉬 메모리 어레이(CMA)는 복수의 챕터 데이터를 보관할 수 있도록 구성될 수 있다. 또는 상기 메모리 셀들(MC)이 다중레벨 셀(MLC)를 구현할 수 있는 메모리 요소일 경우, 상기 제 1 수평 라인들(HLx) 각각에 연결되는 복수의 상기 캐쉬 셀들(CC)은 상기 다중레벨 셀들 각각에 저장될 복수의 데이터를 저장하도록 구성될 수 있다. 또다른 변형된 실시예들에 따르면, 상기 캐쉬 셀들(CC) 각각은 다중레벨 셀(MLC)를 구현할 수 있는 메모리 요소일 수 있으며, 이 경우, 도 61 또는 도 62를 참조하여 설명된 기술적 특징들은 이러한 다중 레벨 캐쉬 셀들(CC)을 이용하여 구현될 수 있다.

일부 실시예들에 따르면, 도 61 및 도 62는 회로적인 측면에서의 특징으로, 물리적인 측면에서, 상기 캐쉬 메모리 어레이(CMA)는 단층 또는 다층 구조로서 구현될 수 있다. 이에 더하여, 도 4에 도시된 실시예들 각각, 역시, 도 61 및 도 62를 참조하여 설명된 기술적 특징 또는 기술적 효과를 구현하도록 구성될 수 있다.

도 63 내지 도 67은 상기 메인 및 캐쉬 메모리 어레이들(MMA, CMA)의 위치들 및 그 내부 라인들의 방향들을 예시적으로 보여주는 개략적인 사시도들이다. 예를 들면, 도 63은 수직-채널 낸드 플래시 메모리에 적용된 일 예를 도시하고, 도 64는 수직-게이트 낸드 플래시 메모리에 적용된 일 예를 도시하고, 도 65는 3차원 크로스포인트 저항성 메모리 또는 수직-게이트 낸드 플래시 메모리에 적용된 일 예를 도시하고, 도 66 및 도 67은 3차원 크로스포인트 저항성 메모리에 적용된 예들을 도시한다.

도 68는 상기 메인 메모리 어레이(MMA) 및 상기 캐쉬 메모리 어레이(CMA)를 구비하는 메모리 반도체 칩의 일 예를 도시하고, 도 69는 상기 메인 메모리 어레이(MMA) 및 상기 캐쉬 메모리 어레이(CMA)를 구비하는 멀티-코어 프로세서의 한 예(e.g., CPU 또는 AP)를 도시한다. 즉, 본 발명의 실시예들은 도 68 및 도 69에 예시적으로 도시된 반도체 장치들로서 구현될 수 있다. 일부 실시예들에 따르면, 도 69의 칩에 있어서, 상기 메인 및 캐쉬 메모리 어레이(MMA, CMA)는 단일 집적(monolithic) 방식으로 형성될 수 있으며, 그 각각은 L1 및 L2 캐쉬들로서 또는 L2 및 L3 캐쉬들로서 사용될 수 있다.

본 발명의 일부 실시예들에 따르면, 상기 캐쉬 메모리 어레이(CMA)는 단일집적 방식으로 상기 기판(SUB)의 상부에 또는 상기 메인 메모리 어레이(MMA)의 상부 또는 하부에 집적된 구조물일 수 있다. 이 경우, 상기 캐쉬 메모리 어레이(CMA)는 수 내지 수십 마이크로 미터의 크기를 갖는 실리콘-관통 비아 또는 웨이퍼 본딩 등의 기술을 사용하여 형성되는 구조물과 구별될 수 있다. 예를 들면, 이 실시예에 따른 상기 캐쉬 메모리 어레이(CMA)의 경우, 그것을 구성하는 상기 캐쉬 셀들(CC)의 수는 그것의 아래에 위치하는 어느 한 챕터의 메모리 셀들(MC)의 수와 같거나 적어도 1/4보다 클 수 있다. 또한, 평면도의 측면에서 볼 때, 상기 캐쉬 셀들(CC)은 셀 어레이 영역 내부 (예를 들면, 상기 캐쉬 메모리 어레이(CMA)의 경계 내부)에서 상기 메인 메모리 어레이(MMA)를 구성하는 연결 라인들에 전기적으로 연결될 수 있다. 다시 말해, 상기 실리콘-관통 비아는 개별 칩들을 연결하는 I/O 단자로서 사용되는 반면, 상기 수직 라인(VL)은 단일집적(monolithic)의 방식으로 형성되는 상기 메인 메모리 어레이(MMA)와 상기 캐쉬 메모리 어레이(CMA)를 면대면 방식으로 연결하는 칩 내부 라인으로 사용된다. 하지만, 상술한 단일집적(monolithic)의 방식에 대한 언급이, 본 발명의 실시예들에 따른 메모리 장치들이 실리콘-관통 비아 또는 웨이퍼 본딩 기술의 적용을 배제시킴을 의미하지는 않는다. 예를 들면, 메모리 장치들은 복수의 칩들을 포함하는 멀티-칩 패키지 구조로서 제공될 수 있으며, 상기 칩들 중의 적어도 하나는 단일집적(monolithic)의 방식으로 형성된 상기 캐쉬 메모리 어레이(CMA)를 포함하도록 구성될 수 있다.

[응용]

도 70에 도시된 것처럼, 본 발명의 일부 실시예들에 따른 전자 제품(1000)은 메모리 장치(1001) 및 상기 메모리 장치(1001)와 유기적으로 또는 독립적으로 동작하는 전자 부품(1002)을 포함할 수 있다. 상기 전자 제품(1000)은 (메모리 모듈, SSD, 메모리 카드와 같은) 전자 부품, (휴대폰, 노트북, 컴퓨터와 같은) 개인용 전자 제품, 및 (데이터 센터, 서버 시스템, 클라우딩 시스템과 같은) 시스템의 형태로서 제공될 수 있다. 상기 메모리 장치(1001)는 상술한 본 발명의 실시예들에 따른 메모리 장치들 중의 적어도 하나를 포함하는 형태로서 제공될 수 있다. 상기 전자 제품(1000)이 전자 부품의 형태로 제공되는 경우, 상기 전자 부품(1002)은 커패시터, 저항, 코일, 반도체 칩(예를 들면, 컨트롤러), 및 배선 기판 등의 형태로 제공될 수 있고, 개인용 제품의 경우, 상기 전자 부품(1002)은 안테나, 디스플레이, 제어 장치, 사용자 정보 입력 수단(예를 들면, 터치 패널) 및 전원 등을 포함할 수 있고, 시스템의 경우, 상기 전자 부품(1002)은 입출력 수단, 하우징 및 전원 공급부 등을 포함할 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (1)

1. 3차원적으로 배열된 메모리 셀들을 포함하는 메인 메모리 어레이;
   2차원적으로 배열된 메모리 셀들을 포함하는 캐쉬 메모리 어레이; 및
   비트라인 구조체를 통해 상기 캐쉬 메모리 어레이에 연결되는 비트라인 디코더를 포함하는 반도체 장치.

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