KR20150046165A - 3차원 메모리 어레이 아키텍처 - Google Patents

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Abstract

3차원 메모리 어레이들 및 이를 형성하는 방법들이 제공된다. 예시적인 3차원 메모리 어레이는 적어도 절연 재료에 의해 서로로부터 분리된 복수의 제 1 도전성 라인들을 포함한 스택, 및 적어도 하나의 도전성 연장부가 복수의 제 1 도전성 라인들 중 적어도 하나의 부분을 교차하도록, 복수의 제 1 도전성 라인들에 실질적으로 수직으로 연장하도록 배열된 적어도 하나의 도전성 연장부를 포함할 수 있다. 저장 요소 재료는 적어도 하나의 도전성 연장부 주위에 형성된다. 셀 선택 재료는 적어도 하나의 도전성 연장부 주위에 형성된다.

Description

3차원 메모리 어레이 아키텍처{THREE DIMENSIONAL MEMORY ARRAY ARCHITECTURE}
관련 출원들
본 발명은, 대리인 문서 번호 1001.0690001을 갖는, “3차원 메모리 어레이 아키텍처”라는 제목의, 여기 출원된, 미국 특허 출원 제13/600,777호에 관련되며, 여기에 전체적으로 참조로서 통합된다.
본 발명은 일반적으로 반도체 디바이스들에 관한 것이며, 보다 특히 3차원 메모리 어레이 아키텍처들 및 이를 형성하는 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부의, 반도체, 집적 회로들로서 제공된다. 그 중에서도, 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 저항 가변 메모리, 및 플래시 메모리를 포함한 많은 상이한 유형들의 메모리가 있다. 저항 가변 메모리의 유형들은 그 중에서도 상 변화 재료(PCM) 메모리, 프로그램 가능한 도체 메모리, 및 저항성 랜덤 액세스 메모리(RRAM)를 포함한다.
메모리 디바이스들은 높은 메모리 밀도들, 높은 신뢰성, 및 전력 없는 데이터 보유를 필요로 하는 광범위한 전자 애플리케이션들에 대한 비-휘발성 메모리로서 이용된다. 비-휘발성 메모리는, 예를 들면, 개인용 컴퓨터들, 휴대용 메모리 스틱들, 고체 상태 드라이브(SSD들), 디지털 카메라들, 셀룰러 전화기들, MP3 플레이어들과 같은 휴대용 음악 플레이어들, 영화 플레이어들, 및 다른 전자 디바이스들에서 사용될 수 있다.
메모리 디바이스 제작에 관련된 끊임없는 도전들은 메모리 디바이스의 크기를 감소시키고, 메모리 디바이스의 저장 밀도를 증가시키며, 및/또는 메모리 디바이스 비용을 제한시키는 것이다. 몇몇 메모리 디바이스들은 2차원 어레이로 배열된 메모리 셀들을 포함하며, 상기 메모리 셀들은 모두 동일한 평면에 배열된다. 반대로, 다양한 메모리 디바이스들이 다수의 레벨들의 메모리 셀들을 가진 3차원(3D) 어레이로 배열된 메모리 셀들을 포함한다.
3차원(3D) 메모리 어레이들 및 이를 형성하는 방법들이 제공된다. 예시적인 3차원 메모리 어레이는 적어도 절연 재료에 의해 서로로부터 분리된 복수의 제 1 도전성 라인들을 포함하는 스택, 및 적어도 하나의 도전성 연장부가 복수의 제 1 도전성 라인들 중 적어도 하나의 부분을 교차하도록, 복수의 제 1 도전성 라인들에 실질적으로 수직으로 연장하도록 배열되는 적어도 하나의 도전성 연장부를 포함할 수 있다. 저장 요소 재료는 적어도 하나의 도전성 연장부 주위에 형성된다. 셀 선택 재료는 적어도 하나의 도전성 연장부 주위에 형성된다.
본 발명의 실시예들은 상 변화 재료(PCM) 메모리 셀의 수직 통합을 구현한다. 개시된 3차원 메모리 어레이는 종래의 2차원 메모리 어레이들보다 더 밀집하다. 더욱이, 제작 프로세스들은, 마스크 카운트의 양이 감소된다는 점에서 3차원 메모리 어레이 아키텍처들을 제작하는 것에 대해, 예로서 3D 어레이를 형성하는 것과 연관된 마스크 카운트를 감소시킴으로써, 종래 접근법들보다 덜 복잡하며 덜 비쌀 수 있다. 그러므로, 본 발명의 제작 프로세스는 이전 접근법들의 것보다 덜 비쌀 수 있다.
도 1은 종래 기술의 2차원 메모리 어레이를 예시한다.
도 2는 종래 기술의 3차원 메모리 어레이를 예시한다.
도 3은 본 발명의 다수의 실시예들에 따른 3차원 메모리 어레이를 예시한다.
도 4는 본 발명의 다수의 실시예들에 따른 3차원 메모리 어레이의 바이어싱을 위한 방법을 예시한다.
도 5는 본 발명의 다수의 실시예들에 따라 복수의 도전성 라인들 내에 위치된 동심형 메모리 셀들을 예시한다.
도 6a는 본 발명의 다수의 실시예들에 따른 도전성 라인들의 그리드 내에서의 동심형 메모리 셀들의 위치를 예시한다.
도 6b는 본 발명의 다수의 실시예들에 따른 부분적으로 도전성 라인들의 그리드 내에서의 동심형 메모리 셀들의 위치를 예시한다.
도 6c는 본 발명의 다수의 실시예들에 따른 도전성 라인들의 그리드 내에서 동심형 가열기 재료를 가진 동심형 메모리 셀들의 위치를 예시한다.
도 6d는 본 발명의 다수의 실시예들에 따른 도전성 라인들의 그리드 내에서 부분적으로 동심형 가열기 재료를 가진 동심형 메모리 셀들의 위치를 예시한다.
도 7a 내지 도 7c는 본 발명의 다수의 실시예들에 따른 동심형 메모리 셀들의 3차원 메모리 어레이를 형성하기 위한 간소화된 프로세스 흐름을 예시한다.
도 8a 내지 도 8c는 본 발명의 다수의 실시예들에 따른 동심형 메모리 셀들의 3차원 메모리 어레이를 형성하기 위한 간소화된 프로세스 흐름을 예시한다.
도 9a 내지 도 9d는 본 발명의 다수의 실시예들에 따른 가열기 재료를 가진 동심형 메모리 셀들의 3차원 메모리 어레이를 형성하기 위한 간소화된 프로세스 흐름을 예시한다.
본 발명의 다음의 상세한 설명에서, 그 일부를 형성하며 예시로서 개시의 하나 이상의 실시예들이 어떻게 실시될 수 있는지가 도시되는 첨부한 도면들에 대한 참조가 이루어진다. 이들 실시예는 해당 분야의 통상의 기술자가 본 명세서의 실시예를 실시하기에 충분히 상세히 기재되고 그 밖의 다른 실시예가 사용될 수 있으며, 본 명세서의 범위 내에서 프로세스, 전기, 및/또는 구조적 변경이 이뤄질 수 있음이 이해될 것이다.
본 명세서의 도면은 첫 번째 숫자(들)이 도면 번호에 대응하고 나머지 숫자가 도면 내 요소 또는 구성요소를 식별하는 번호매기기 법칙을 따른다. 상이한 도면들 사이에서의 유사한 요소들 또는 구성요소들은 유사한 숫자의 사용에 의해 식별될 수 있다. 예를 들면, 102는 도 1에서의 요소 "02"를 언급할 수 있으며, 유사한 요소가 도 2에서의 202로서 언급될 수 있다. 또한, 여기에 사용된 바와 같이, “다수의” 특정한 요소 및/또는 특징은 이러한 요소들 및/또는 특징들 중 하나 이상을 나타낼 수 있다.
여기에 사용된 바와 같이, 용어 “실질적으로”는 수정된 특성이 절대적일 필요는 없지만, 특성의 이점들을 달성하기 위해 충분히 가깝다는 것을 의도한다. 예를 들면, “실질적으로 평행한”은 절대적 평행에 제한되지 않으며, 수직 배향보다 평행 배향에 적어도 더 가까운 배향들을 포함할 수 있다. 유사하게, “실질적으로 직교하는”은 절대적인 직교에 제한되지 않으며, 평행 배향보다는 수직 배향에 적어도 더 가까운 배향을 포함할 수 있다.
도 1은 종래 기술의 2차원 메모리 어레이(100)를 예시한다. 다양한 메모리 디바이스들이 메모리 어레이(100)를 포함할 수 있다. 메모리 어레이(100)는 복수의 워드 라인들(102), 및 다수의 비트 라인들(104)을 포함할 수 있다. 워드 라인들(102)은 하나의 레벨에서 서로 실질적으로 평행하여 배열되며, 비트 라인들(104)은 상이한 레벨에서 서로 실질적으로 평행하여 배열된다. 워드 라인들(102) 및 비트 라인들(104)은 추가로 서로 실질적으로 수직으로, 예로서 직교하여 배열된다. 각각의 워드 라인(102) 및 비트 라인(104)에 대해 도시된 인덱스들은 특정한 레벨 내에서 각각의 라인들의 순서를 표시한다.
이러한 아키텍처들에서, 메모리 셀들(106)은 로우들 및 컬럼들의 매트릭스에 배열될 수 있다. 메모리 셀들(106)은 워드 라인들(102) 및 비트 라인들(104)의 교차들에 위치될 수 있다. 즉, 메모리 셀들(106)은 교차 점 아키텍처에 배열된다. 메모리 셀들(106)은 워드 라인들(102) 및 비트 라인들(104)이 서로 가까이 지나가는, 예로서 교차하고, 중첩하는 곳에 위치된다. 워드 라인들(102) 및 비트 라인들(104)은 워드 라인들(102) 및 비트 라인들(104)이 상이한 레벨들에서 형성되기 때문에 서로 교차하지 않는다.
도 2는 종래 기술의 3차원 메모리 어레이(208)를 예시한다. 메모리 어레이(208)는 복수의 워드 라인들(210, 212) 및 다수의 비트 라인들(214)을 포함할 수 있다. 워드 라인들(210)은 하나의 레벨에서 서로 실질적으로 평행하여 배열되며 워드 라인들(212)은 상이한 레벨에서 서로 실질적으로 평행하여 배열된다. 도 2에 도시된 바와 같이, 비트 라인들(214)은 워드 라인들(210 및 212)이 위치되는 레벨들 중 하나와 상이한 레벨에서, 예로서 워드 라인들(210 및 212)이 위치되는 레벨들 사이에서 서로 실질적으로 평행하여 배열된다. 비트 라인들(214)은 추가로 워드 라인들(210, 212)에 실질적으로 수직하여, 예로서 직교하여 배열된다.
메모리 셀들(216, 218)은 도 2에서 워드 라인들(210, 212) 및 비트 라인들(214)의 교차들에서 교차점 아키텍처에 배열되어 도시된다. 메모리 셀들(216)은 워드 라인들(210) 및 비트 라인들(214) 사이에 배열되며, 메모리 셀들(218)은 워드 라인들(212) 및 비트 라인들(214) 사이에 배열된다. 이와 같이, 메모리 셀들은 다수의 레벨들에서 배열되며, 각각의 레벨은 교차점 아키텍처에서 조직된 메모리 셀들을 가진다. 레벨들은 서로로부터 상이한 레벨들에서 형성되며, 그에 의해 수직으로 적층된다. 메모리 셀들은 워드 라인들(212) 및 비트 라인들(214)이 형성되는 레벨들 사이에서의 레벨들에서 형성된다.
도 2에 도시된 3차원 메모리 어레이(208)는 공통 비트 라인(214)이지만, 별개의 워드 라인들(210, 212)을 갖는 메모리 셀들(216, 218)을 포함한다. 즉, 도 1에 도시된 메모리 어레이(100)에 비교하여, 메모리 어레이(208)에서의 메모리 셀들의 부가적인 레벨은 메모리 셀들(218) 위에서의 또 다른 레벨의 워드 라인들, 예로서 워드 라인들(212)의 부가를 필요로 한다. 비트 라인(214)은 비트 라인(214)에 수직으로 인접하여, 예로서 비트 라인(214) 바로 위 및 바로 아래에 위치되는 이들 메모리 셀들(216 및 218)에 공통적이다. 이러한 인접성은 최대 두 개의 메모리 셀들에 공통인 비트 라인(214)을 제한한다. 보다 일반적으로, 3차원 메모리 어레이는 도 2에 도시된 것보다, 예로서 도 2에 도시된 것으로서 구성된, 보다 많은 적층된 레벨들을 가질 수 있다. 그러나, 서로의 맨 위에 복수의 메모리 어레이들(208)을 적층함으로써와 같이, 보다 많은 레벨들의 메모리 셀들의 부가는 각각의 부가적인 레벨의 메모리 셀들에 대한 부가적인 워드 라인들을 정의하며, 각각의 새로운 레벨(또는 최대, 레벨들의 쌍)의 부가적인 메모리 셀들에 대한 부가적인 비트 라인들을 정의하는 것을 필요로 한다.
각각의 워드 라인(210, 212)에 대해 도시된 인덱스들은 레벨 및 특정한 레벨 내에서 워드 라인들의 순서를 표시한다. 예를 들면, 워드 라인(210)(WL3 ,0)은 레벨 0 내에서 위치 3에 위치되어 도시되며 워드 라인(212)(WL3 ,1)은 레벨 1 내에서 위치 3에 위치되어 도시된다. 이와 같이, 메모리 셀(216)은 도 2에서 비트 라인(214), 즉 BL0, 및 비트 라인(214) 아래의 워드 라인, 즉, WL2 ,0 사이에 위치되어 도시되며, 메모리 셀(218)은 도 2에서 비트 라인(214), 즉 BL0, 및 비트 라인(214) 위의 워드 라인, 즉 WL2 ,1 사이에 위치되어 도시된다.
도 3은 본 발명의 다수의 실시예들에 따른 3차원 메모리 어레이(320)를 예시한다. 다수의 실시예들에서, 워드 라인들(WL들)로서 불리울 수 있는 액세스 라인들은 복수의 레벨들, 예로서 입면들, 덱(deck)들, 평면들 상에 배치된다. 예를 들면, 워드 라인들은 N개의 레벨들 상에 배치될 수 있다. 절연 재료, 예로서 유전 재료는 워드 라인들의 레벨들을 분리한다. 이와 같이, 절연 재료에 의해 분리된 워드 라인들의 레벨들은 WL/절연 재료들의 스택을 형성한다. 비트 라인들(BL들)로서 불리울 수 있는 데이터 라인들은 워드 라인들에 실질적으로 수직하여 배열되며, N 레벨들의 워드 라인들의 위 레벨에, 예로서 N+1 레벨에 위치된다. 각각의 비트 라인은 워드 라인들에 근접한, 다수의 도전성 연장부들, 예로서 수직 연장들을 가질 수 있으며, 메모리 셀은 수직 연장 및 워드 라인 사이에 형성된다.
메모리 어레이(320)는 여기에서 워드 라인들로서 불리울 수 있는, 복수의 도전성 라인들(322), 예로서 액세스 라인들, 및 여기에서 비트 라인들로서 불리울 수 있는, 도전성 라인들(324), 예로서 데이터 라인들을 포함할 수 있다. 워드 라인들(322)은 다수의 레벨들로 배열될 수 있다. 워드 라인들(322)은 도 3에서 4개의 레벨들로 배열되어 도시된다. 그러나, 워드 라인들(322)이 배열될 수 있는 레벨들의 양은 이러한 양에 제한되지 않으며, 워드 라인(322)은 보다 많거나, 또는 보다 적은 레벨들로 배열될 수 있다. 워드 라인들(322)은 특정한 레벨 내에서 서로 실질적으로 평행하여 배열된다. 워드 라인들(322)은 스택에서 수직으로 정렬될 수 있다. 즉 다수의 레벨들의 각각에서 워드 라인들(322)은 바로 위 및/또는 아래에서 워드 라인들(322)과 정렬되도록 각각의 레벨 내에서 동일한 상대적인 위치에 위치될 수 있다. 절연 재료(도 3에 도시되지 않음)는 워드 라인들(322)이 형성되는 레벨들 사이에 및 특정한 레벨에서의 워드 라인들(322) 사이에 위치될 수 있다.
도 3에 도시된 바와 같이, 비트 라인들(324)은 워드 라인들(322)이 위치되는 레벨들과 상이한 레벨들에서, 예로서 워드 라인들(322)이 위치되는 레벨들 위에서 서로 실질적으로 평행하여 배열될 수 있다. 즉, 비트 라인들은 메모리 어레이(320)의 최상부에 위치될 수 있다. 비트 라인들(324)은 추가로 그 사이에 중첩들, 예로서 상이한 레벨들에서의 교차들을 갖도록 워드 라인들(322)에 실질적으로 수직하여, 예로서 직교하여 배열될 수 있다. 그러나, 실시예들은 엄격하게 평행하는/직교하는 구성에 제한되지 않는다.
도 3에서의 각각의 워드 라인(322)에 대해 도시된 인덱스들은 특정한 레벨 내에서의 워드 라인들의 위치, 예로서 순서 및 레벨을 표시한다. 예를 들면, 워드 라인(WL2 ,0)은 레벨 0 내에서 위치 2에 위치되어 도시되며(위치 2에 위치된 워드 라인들의 스택의 최하부에서의 워드 라인), 워드 라인(WL2 ,3)은 레벨 3 내에서의 위치 2에 위치되어 도시된다(위치 2에 위치된 워드 라인들의 스택의 최상부에서의 워드 라인). 워드 라인들(322)이 배열될 수 있는 레벨들의 양, 및 각각의 레벨에서 워드 라인들(322)의 양은 도 3에 도시된 양들보다 더 많거나 또는 더 적을 수 있다.
비트 라인(324) 및 워드 라인들(322)의 스택의 각각의 중첩에서, 비트 라인(324)의 도전성 연장부(326)는 비트 라인(324) 및 워드 라인(322)에 실질적으로 수직하여 배향되며, 따라서 워드 라인들의 스택에서 각각의 워드 라인(322)의 일 부분을 교차시킨다. 예를 들면, 비트 라인(324)의 도전성 연장부(326)는 도 3에 도시된 바와 같이, 그 아래에 각각의 워드 라인들(322)의 부분을 교차시키도록 비트 라인(324)으로부터 수직으로 연장하도록 배열될 수 있다. 도시된 바와 같이, 도전성 연장부(326)는 워드 라인(322)에 의해 전체적으로 둘러싸여지기 위해, 워드 라인(322)을 통과할 수 있다. 다수의 실시예들에 따르면, 도전성 연장부(326)는 워드 라인(322) 가까이에, 예로서 인접하여 지나갈 수 있으며, 따라서 메모리 셀은 도전성 연장부(326) 및 워드 라인(322) 사이에 형성될 수 있다.
메모리 셀들(328)은 도 3에서 비트 라인(324) 및 워드 라인들(322)의 도전성 연장부(326)가 상이한 레벨들에서 서로에 근접하는 위치 가까이에 교차점 아키텍처로 배열되어 도시된다. 다수의 실시예들에 따르면, 메모리 셀들(328)은 도전성 연장부(326) 및 워드 라인들(322) 사이에 위치된다. 예를 들면, 도전성 연장부(326)가 워드 라인(322)의 일 부분을 통과하는 경우에, 메모리 셀(328)은 도전성 연장부(326) 및 워드 라인(322) 사이에 위치될 수 있다.
이와 같이, 메모리 셀들(328)은 다수의 레벨들로 배열될 수 있으며, 각각의 레벨은 교차점 아키텍처에 조직된 메모리 셀들을 가진다. 메모리 셀들(328)의 레벨들은 서로로부터 상이한 레벨들에서 형성될 수 있으며, 그에 의해 수직으로 적층된다. 도 3에 도시된 3차원 메모리 어레이(320)는 공통 비트 라인(324)이지만, 별개의 워드 라인들(322)을 가진 메모리 셀들(328)을 포함할 수 있다. 4개의 레벨들의 워드 라인들(322)(및 4개의 대응하는 레벨들의 메모리 셀들(328)이 도 3에 도시되지만, 본 발명의 실시예들은 그렇게 제한되지 않으며 보다 많거나, 또는 보다 적은 레벨들의 워드 라인들(322)(및 대응하는 레벨들의 메모리 셀들(328))을 포함할 수 있다. 메모리 셀들은 실질적으로 워드 라인들이 형성된 것과 동일한 레벨들에서 형성될 수 있다.
본 발명의 다수의 실시예들에 따르면, 메모리 셀들(328)은 저항 가변 메모리 셀일 수 있다. 예를 들면, 메모리 셀(328)은 상 변화 재료(PCM), 예로서 칼코게나이드를 포함할 수 있다. 각각의 메모리 셀들(328)은 또한 스위치, 예로서, 다른 유형들의 스위치들 중에서, MOS 트래지스터, BJT, 다이오드, 오보닉 임계치 스위치(OTS)를 포함할 수 있다. OTS는 메모리 소자를 위해 사용된 것과 상이한 칼코게나이드 재료와 같은, 칼코게나이드 재료를 포함할 수 있다.
실시예들에 따르면, 메모리 셀(328)은 각각의 셀 선택 디바이스, 예로서 셀 액세스 디바이스와 직렬로 연결된 저장된 요소를 포함할 수 있으며, 각각은 이하의 도 5에 대하여 보다 상세히 설명된 바와 같이 도전성 연장부(326) 주위에 동심으로 형성된다. 다수의 실시예들은 상 변화 재료(PCM) 및 스위치 메모리 셀들의 3차원 메모리 어레이를 포함하며, 이것은 3D PCMS 어레이로서 불리울 수 있다. 간소화를 위해, 도 3은 연장부(326) 및 워드 라인(322)의 교차점에 위치된 메모리 셀(328)을 도시한다. 그러나, 본 발명의 실시예들은 그렇게 제한되지 않으며 메모리 셀(328)은 연장부(326) 및 워드 라인(322)의 교차 가까이에 위치될 수 있다.
도 4는 본 발명의 다수의 실시예들에 따른 3차원 메모리 어레이의 바이어싱을 위한 방법을 예시한다. 도 4는 메모리 어레이(430)를 도시하며, 이것은 도 3에 대하여 설명된 메모리 어레이(320)의 일 부분일 수 있다. 메모리 어레이(430)는 복수의 워드 라인들(422), 직교-배향된 비트 라인들(424), 및 워드 라인들(422) 및 비트 라인들(424) 양쪽 모두에 수직인, 비트 라인들(424)에 결합되며 그로부터 아래로 수직으로 연장하도록 배열된 도전성 연장부(436)를 포함할 수 있다.
메모리 어레이(430)를 액세스, 예로서 프로그램 또는 판독하기 위해, 평형 바이어싱 기법이 채택된다. 어드레싱된 레벨 상에서 어드레싱된 위치에서의 어드레싱된 워드 라인(422), 즉 워드 라인들 및 어드레싱된 비트 라인은 그것에 걸친 전압 차가 각각의 셀 선택 디바이스의 임계 전압을 초과하도록 바이어싱된다. 어드레싱되지 않은 워드 라인들(422) 및 어드레싱되지 않은 비트 라인들(424)은 임의의 다른 쌍의 어드레싱된 및/또는 어드레싱되지 않은 워드 라인들(422) 및 비트 라인들(424)에 걸친 전압 차가 각각의 셀 선택 디바이스의 임계 전압을 초과하지 않도록 바이어싱된다. 예를 들면, 모든 다른 워드 라인들(422)(동일한 레벨에 위치된 상이한 워드 라인들(422) 및 상이한 레벨들에 위치된 워드 라인들(422)을 포함한) 및 다른 비트 라인들(424)이 어드레싱된 비트 라인 및 워드 라인 전압들 사이에서의 중간-점 전압과 같은, 중간 전압, 예로서 기준 전압(VREF)에서 바이어싱될 수 있다.
어드레싱된 비트 라인(424)이 도 4에서 BLADDR로서 도시되며, 어드레싱되지 않은 비트 라인(424)은 BLNOTADDR로서 도시된다. 도 4에서 각각의 워드 라인(422)에 대해 도시된 인덱스들은 특정한 레벨 내에서의 워드 라인들의 위치 및 레벨에 대응한다. 도 4에 도시된 워드 라인들(422)은 어드레싱된 레벨 또는 레벨 내에서의 위치에 대해 ADDR을, 및 어드레싱되지 않은 레벨 또는 레벨 내에서의 상이한 워드 라인 위치에 대해 NOTADDR을 갖고 주석이 달린다. 그러므로, 어드레싱된 워드 라인(422)은 도 4에서 WLADDR , ADDR로서 도시된다. 어드레싱되지 않은 워드 라인들(422)은 도 4에서 어드레싱되지 않은 워드 라인(422)이 어드레싱되지 않은 위치 및/또는 레벨에 위치됨을 표시하기 위해, WLNOTADDR , NOTADDR, WLNOTADDR , ADDR, 또는 WLADDR , NOTADDR 중 하나로서 도시된다.
다수의 실시예들에 따르면, 어드레싱되지 않은 워드 라인들(422) 및 어드레싱되지 않은 비트 라인들(424)은 어드레싱된 워드 라인(422) 또는 어드레싱된 비트 라인(424)에 대하여 최대 전압 강하를 감소시키기 위해 중간 전압으로 바이어싱될 수 있다. 예를 들면, 중간 전압은 어드레싱되지 않은 워드 라인들(422) 및 어드레싱되지 않은 비트 라인들 사이에서의 중간-점에 있도록 선택될 수 있다. 그러나, 중간 전압은 워드 라인들(422) 및 비트 라인들(424) 상에서의 교란을 최소화하기 위해 중간-점 전압과 상이하도록 선택될 수 있다.
도 4는 메모리 셀(442)에 걸친 전압 차가 연관된 셀 선택 디바이스의 임계 전압(V)을 초과함을 표시하기 위해 완전히 음영된 어드레싱된 워드 라인(422) 및 어드레싱된 비트 라인(424) 사이에서의 메모리 셀(442)을 도시한다. 도 4는 메모리 셀(438)에 걸친 전압 차가 중요하지 않은, 예로서 널, 0임을 표시하기 위해 임의의 음영 없이 어드레싱되지 않은 워드 라인들(422) 및 어드레싱되지 않은 비트 라인들(424) 사이에서의 교란되지 않은 메모리 셀들(438)을 도시한다. 도 4는 또한, 그것에 걸친 전압 차가 각각의 셀 선택 디바이스의 임계 전압, 예로서 V/2보다 작은 몇몇 중간 전압임을 표시하기 위해 부분적으로 음영된 바와 같이, 어드레싱되지 않은 워드 라인들(422) 및 어드레싱된 비트 라인(424) 사이에서의 교란된 메모리 셀들(440), 및 어드레싱된 워드 라인(422) 및 어드레싱되지 않은 비트 라인들(424) 사이에서의 교란된 메모리 셀(441)을 도시한다. 어드레싱되지 않은 워드 라인들(422) 및 어드레싱되지 않은 비트 라인들(424)을 동일한 전압으로 바이어싱하는 것이 유리할 수 있다.
메모리 어레이 구조는 3차원 수직 채널 NAND 메모리들에 대해 몇몇 유사성들을 가진다. 그러나, 메모리 셀을 액세스하는 것은 메모리 셀, 예로서 저항 가변 메모리 셀을 통해 전류를(또한 어드레싱된 비트 라인(424) 및/또는 어드레싱된 워드 라인(422)에서 흐르는) 전달하는 것을 수반한다. 본 발명의 평형 바이어싱 기법은 임계값 이상의 전압 강하가 단지 어드레싱된 셀 상에서, 즉 어드레싱된 워드 라인, 레벨 및 비트 라인 상에서 획득되도록 허용하는 반면, 각각 어드레싱되지 않은 비트 라인들 및 워드 라인들에서, 어드레싱된 워드 라인 및 비트 라인을 따르는 교란 셀들, 예로서 최대한 최소 누설 전류가 어드레싱되지 않은 셀들을 통해 흐른다.
도 5는 본 발명의 다수의 실시예들에 따라 복수의 도전성 라인들 내에 위치된 동심형 메모리 셀들을 예시한다. 본 발명 내에서, “동심형”은 서로를 상당히 둘러싸는 구조들을 나타내며, 정확하게 또는 준-정확하게 원형 형태들 또는 풋프린트들에 제한되지 않으며, 예로서 타원형, 정사각형, 또는 직사각형 동심형 메모리 셀들이 형성될 수 있다. 도 5는 도 3에 예시된 메모리 어레이(320)와 같은, 메모리 어레이의 일 부분을 도시한다. 도 5는 적어도 절연 재료(도시되지 않지만 548에서 도전성 라인들(522) 사이에 위치된)에 의해 서로로부터 분리된 다수의 레벨들에서, 복수의 도전성 라인들(522), 예로서 워드 라인들을 포함한 스택(544)을 도시한다. 도전성 연장부(554)는 복수의 도전성 라인들(522)에 수직으로 연장하도록 배열된다. 도전성 연장부(554)는 일 단부에서 비트 라인(도 5에 도시되지 않음)에 통신적으로 결합된다.
도 5는 도전성 연장부(554)의 단면이 각각의 도전성 라인(522)에 의해 완전히 둘러 싸여지도록 도전성 라인들(522)의 각각을 통과하는 도전성 연장부(554)를 도시한다. 그러나, 본 발명의 실시예들은 그렇게 제한되지 않으며, 도전성 연장부(554)는 도전성 연장부(554)가 도전성 라인(522)에 의해 완전히 둘러싸여지지 않도록 각각의 도전성 라인(522)의 일 부분을 교차하도록 배열될 수 있으며, 이것은 도 6b에 대하여 추가로 설명된다. 다수의 실시예들에 따르면, 도전성 연장부(554)는 그것을 통해서라기보다는 각각의 도전성 라인(522)에 근접하여 지나간다.
도 5는 도전성 연장부(554) 주위에 동심으로 배열된, 저장 요소 재료(552), 예로서 상 변화 재료(PCM), 및 셀 선택 디바이스 재료(550), 예로서 오보닉 임계치 스위치(OTS) 재료를 추가로 도시한다. 도 5는 PCM(552)이 도전성 연장부(554)에 인접하여 배열되며 OTS 재료(550)가 PCM(552)에 동심으로 배열됨을 도시하지만, 본 발명의 실시예들은 그렇게 제한되지 않는다. 다수의 실시예들에 따르면, OTS 재료(550)는 도전성 연장부(554)에 인접하여 배열되며, PCM(552)은 OTS 재료(550)에 동심으로 배열된다.
명료함을 위해 도 5에 도시되지 않지만, 도 6c에 대하여 추가로 논의된 가열기 재료와 같이, 부가적인 재료들이 도전성 연장부(554) 및 각각의 도전성 라인(522) 사이에 동심으로 형성될 수 있다. 또 다른 예는 예를 들면, 조성 혼합을 완화시키기 위해, 저장 요소 재료(552) 및 셀 선택 디바이스 재료(550) 사이에서 분리하고 및/또는 보호를 제공하기 위해 저장 요소 재료(552) 및 셀 선택 디바이스 재료(550) 사이에 형성된 재료이다.
도전성 연장부(554), 동심형 PCM(552), 및 동심형 OTS 재료(550)가 각각의 도전성 라인(522)에 근접하여 지나가는 경우에, 각각의 셀 선택 디바이스와 직렬로 연결된 저장 요소를 포함한, 동심형 메모리 셀이 도전성 연장부(554) 및 도전성 라인(522) 사이에 형성된다. 동심형 메모리 셀들은 실질적으로 워드 라인들이 형성된 것과 동일한 레벨들에서 형성될 수 있으며, 따라서 동심형 메모리 셀은 도전성 라인(522)과 실질적으로 동일 평면이다.
저장 요소는 저항 가변 저장 요소일 수 있다. 저항 가변 저장 요소는 예를 들면, 다른 저항 가변 저장 요소 재료들 중에서, PCM을 포함할 수 있다. 저항 가변 저장 요소가 PCM을 포함하는 실시예들에서, 상 변화 재료는 다른 상 변화 재료들 중에서, 인듐(In)-안티모니(Sb)-텔루륨(Te)(IST) 재료, 예로서, In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등, 또는 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te)(GST) 재료, 예로서, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등과 같은 칼코게나이드 합금일 수 있다. 여기에 사용된 바와 같이, 하이픈으로 연결된 화학 조성 표기법은 특정한 혼합물 또는 화합물에 포함된 원소들을 표시하며, 표시된 원소들을 수반한 모든 화학량론들을 표현하도록 의도된다. 다른 상 변화 재료들은, 예를 들면, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다. 저항 가변 재료들의 다른 예들은 전이 금속 산화물 재료들 또는 둘 이상의 금속들, 예로서 전이 금속들, 알칼리 토류 금속들, 및/또는 희토류 금속들을 포함한 합금들을 포함한다. 실시예들은 메모리 셀들의 저장 요소들과 연관된 특정한 저항성 가변 재료 또는 재료들에 제한되지 않는다. 예를 들면, 저장 요소들을 형성하기 위해 사용될 수 있는 저항성 가변 재료들의 다른 예들은 그 중에서도, 이진 금속 산화물 재료들, 초거대 자기저항 재료들, 및/또는 다양한 폴리머 기반 저항 가변 재료들을 포함한다.
상 변화 재료와 직렬로 셀 선택 디바이스를 포함한 메모리 셀들은 상 변화 재료 및 스위치(PCMS) 메모리 셀들로서 불리울 수 있다. 다수의 실시예들에서, 동심으로 배열된 셀 선택 디바이스는 예를 들면, 2-단자 OTS로서 기능한다. OTS 재료는 예를 들면, OTS에 걸쳐 인가된 전압에 응답하는 칼코게나이드 재료를 포함할 수 있다. 임계 전압보다 작은 인가된 전압에 대해, OTS는 “오프” 상태, 예로서 전기적 비도전성 상태에 남아있다. 대안적으로, 임계 전압보다 큰 OTS에 걸쳐 인가된 전압에 응답하여, OTS는 “온” 상태, 예로서 전기적 도전성 상태에 들어간다. 임계 전압에 가까운 인가된 전압에 응답하여, OTS에 걸친 전압은 유지 전압으로 “스냅백”할 수 있다.
다수의 실시예들에서, 동심으로-형성된 저장 요소는 2-단자 상 변화 저장 요소로서 기능할 수 있다. 그러나, 본 발명의 실시예들은 PCMS 교차-점 어레이들 또는 특정한 셀 선택 스위치에 제한되지 않는다. 예를 들면, 본 발명의 방법들 및 장치들은 예를 들면, 다른 유형들의 메모리 셀들 중에서, 저항성 랜덤 액세스 메모리(RRAM) 셀들, 도전성 브리징 랜덤 액세스 메모리(CBRAM) 셀들, 및/또는 스핀 전달 토크 랜덤 액세스 메모리(STT-RAM) 셀들을 이용한 어레이들과 같은 다른 교차-점 어레이들에 적용될 수 있다.
다수의 실시예들에서, 저항 가변 저장 요소 재료는 셀 선택 디바이스 재료와 동일한 재료(들) 중 하나 이상을 포함할 수 있다. 그러나, 실시예들은 그렇게 제한되지 않는다. 예를 들면, 저장 요소 재료 및 셀 선택 디바이스 재료는 상이한 재료들을 포함할 수 있다.
여기에 설명된 재료들은 이에 제한되지 않지만, 그 중에서도, 스핀 코팅, 블랭킷 코팅, 저압 CVD, 플라즈마 강화 화학적 기상 증착(PECVD), 원자 층 증착(ALD), 플라즈마 강화 ALD, 물리적 기상 증착(PVD)과 같은 화학적 기상 증착(CVD), 열 분해, 및/또는 열 성장을 포함한 다양한 박막 기술들에 의해 형성될 수 있다. 대안적으로, 재료들은 제자리에서 성장될 수 있다. 여기에 설명되며 예시된 재료들이 층들로서 형성될 수 있지만, 재료들은 이에 제한되지 않으며 다른 3-차원 구성들에서 형성될 수 있다. 제작 기술들이 도 7a 내지 도 9c에 대하여 추가로 논의된다.
도 6a는 본 발명의 다수의 실시예들에 따른 도전성 라인들의 그리드 내에서의 동심형 메모리 셀들의 위치를 예시한다. 도 6a는 메모리 어레이(656)의 부분의 상면도를 도시한다. 메모리 어레이(656)는 복수의 제 1 도전성 라인들(622), 예로서 워드 라인들, 및 제 1 도전성 라인들(622)에 수직으로 배열된, 복수의 제 2 도전성 라인들(624), 예로서 비트 라인들을 포함한다.
예를 들면, 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)은 그 중에서도, 금속 재료, 폴리실리콘 재료, 예로서 도핑된 폴리실리콘 재료로 형성될 수 있다. 다른 레벨들의 제 1 도전성 라인들(622), 예로서 다른 레벨들의 워드 라인들은 도 6a에 도시된 레벨(j)에서 워드 라인들 아래에 존재할 수 있다. 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)은 중첩하며 그에 의해 도전성 라인들의 그리드를 형성한다.
다수의 입면들에서의 제 1 도전성 라인들(622)은 예를 들면, 제 1 스택 교번하는 도전성 재료들 및 절연 재료들을 다수의 별개의 스택들로 패터닝함으로써, 형성될 수 있다. 즉, 교번하는 도전성 재료들 및 절연 재료들은 제 1 도전성 라인들의 풋프린트를 정의하는 도전/절연 재료들의 다수의 스택들 사이에서 (횡 방향으로) 트렌치들을 형성하기 위해 에칭될 수 있다. 그렇게 형성된 다수의 스택들 사이에서의 트렌치들은 서로로부터 특정한 입면에서 제 1 도전성 라인들을 분리하기 위해, 절연 재료, 예로서 유전체로 채워질 수 있다.
각각의 스택은 절연 재료로부터 서로로부터 (수직으로) 분리된 및 트렌치들을 채우기 위해 사용된 절연 재료에 의해, 다른 제 1 도전성 라인들(622)로부터, 예로서 다른 스택들에서 (횡 방향으로) 분리된 복수의 제 1 도전성 라인들(622)을 포함할 수 있다. 하나의 이러한 스택의 프로파일 뷰가, 예를 들면, 그 중에서도 도 7a에 대하여 도시된다.
제 2 도전성 라인들(624)는 각각의 제 2 도전성 라인들 사이에서 절연 재료들을 패터닝, 에칭, 및 형성함으로써 유사하게 형성될 수 있다. 그러나, 제 2 도전성 라인들이 단지 하나의 입면에서(한 번에) 형성될 수 있기 때문에, 따라서 이러한 형성은 교번하는 도전성 및 절연 재료들의 스택을 수반하지 않을 수 있다. 여기에 사용된 바와 같이, 도전성 라인의 “풋프린트”는 형성될 때 특정한 도전성 라인의 윤곽선, 예로서 제 1 도전성 라인들을 포함한 스택의 윤곽선을 나타낸다. 비아들은 도전성 라인의 결과적인 경계를 변경할 수 있는, 후속 프로세싱에서 제 1 및 제 2 도전성 라인들의 부분들을 통해 형성될 수 있지만, 용어(“풋프린트”)는 여기에서 제 1 도전성 라인의 원래 경계들을 참조할 때, 예로서 그것을 통한 비아의 형성 직전에 사용된다.
도 6a에 도시된 바와 같이, 도 5에 대하여 설명된 것들과 같은, 동심형 메모리 셀들(649)은 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)이 중첩하는 위치에서 형성될 수 있다. 즉, 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)이 교차하는 것처럼 보이는 동심형 메모리 셀들(649)이 형성될 수 있다. 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)이 상이한 레벨들에서 형성되기 때문에, 그것들은 사실상 서로 교차하지 않는다. 하나의 메모리 셀(649)은 각각의 워드 라인 비트 라인 중첩에서, 예로서 복수의 도전성 라인 레벨들(도 6a에서 j에 의해 표시된)의 각각의 레벨에서 형성된다.
도전성 연장부(654)는 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624에 실질적으로 직교하며, 예로서 그것은 도 6a에서의 페이지를 통해 연장된다. 도 6a는 단면에서(도전성 라인들(622)에 평행하는 평면에서) 각각의 제 1 도전성 라인(622)을 통과하는, 예로서 각각의 제 1 도전성 라인(622)의 중심 라인을 통과하는 도전성 연장부(654)를 도시한다. 저장 요소 재료(652), 예로서 상 변화 재료(PCM), 및 셀 선택 디바이스 재료(650), 예로서 오보닉 임계치 스위치(OTS) 재료가 도전성 연장부(654) 주위에 동심으로 배열될 수 있다. 도 6a는 저장 요소 재료(652)가 도전성 연장부(654)에 인접하여 배열되며, 셀 선택 디바이스 재료(650)가 저장 요소 재료(652)에 동심으로 배열됨을 도시하지만, 본 발명의 실시예들은 그렇게 제한되지 않으며, 셀 선택 디바이스 재료(650)는 셀 선택 디바이스 재료(650)에 동심으로 배열된 저장 요소 재료(652)를 갖고 도전성 연장부(654)에 인접하도록 배열될 수 있다.
도 6a에 도시된 바와 같이, 도전성 연장부(654)는 또한 제 2 도전성 라인들(624)의 중심 라인 상에서의 위치로부터 연장하도록 배열될 수 있다. 그러나, 실시예들은 그렇게 제한되지 않으며, 도전성 연장부(654)는 예로서, 도 6a에 도시된 것으로부터 수평 위치 결정할 때 약간 변경함으로써, 제 1 도전성 라인의 중심 라인을 여전히 통과하면서 중심 라인 위치로부터 오프셋된 각각의 제 2 도전성 라인(624)에 결합될 수 있다.
도 6a는 동심형 메모리 셀들(649)이 제 1 도전성 라인들(622)이 재료들의 스택에 형성되는 각각의 레벨에서 제 1 도전성 라인들(622)의, 풋프린트 내에, 예로서 구조의 윤곽선 내부에 위치된다. 즉, 도전성 연장부(654), 저장 요소 재료(652), 및 셀 선택 디바이스 재료(650)의 단면은 이들 동심으로-배열된 재료들이 복수의 레벨들의 각각에 형성된 제 1 도전성 라인(622)을 통과함에 따라 전체적으로 제 1 도전성 라인(622)의 풋프린트 내에 위치된다. 도 6a에서의 절개 라인(A-A)은 도 7a 내지 도 7c에 도시된 뷰들에 대한 기준을 제공한다.
도 6b는 본 발명의 다수의 실시예들에 따른 부분적으로 도전성 라인들의 그리드 내에서의 동심형 메모리 셀들의 위치를 예시한다. 도 6b는 메모리 어레이(670)의 부분의 상면도를 도시한다. 메모리 어레이(670)는 복수의 제 1 도전성 라인들(622), 예로서 워드 라인들, 및 제 1 도전성 라인들(622)에 수직으로 배열된, 복수의 제 2 도전성 라인들(624), 예로서 비트 라인들을 포함한다. 다른 레벨들의 제 1 도전성 라인들(622), 예로서 다른 레벨들의 워드 라인들이 도 6b에 도시된 레벨(j)에서의 워드 라인들 아래에 존재할 수 있다. 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)은 중첩하며 그에 의해 도전성 라인들의 그리드를 형성한다.
도 6b에 도시된 바와 같이, 도 5에 대하여 설명된 것들에 대해 제 1 도전성 라인들(622)에 대하여 구조가 유사하지만 위치가 상이한, 동심형 메모리 셀들(672)은 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)이 중첩하는 곳에 근접하는 위치에 형성될 수 있다. 즉, 동심형 메모리 셀들(672)은 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)이 교차하는 것처럼 보이는(제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)은 그것들이 실제로 서로 교차하지 않도록 상이한 레벨들에서 형성된다) 곳 가까이에 형성될 수 있다. 하나의 동심형 메모리 셀(672)은 각각의 워드 라인 비트 라인 중첩에 근접하여, 예로서 복수의 도전성 라인 레벨들(도 6b에서 j로 표시된)의 각각의 레벨에서 형성될 수 있다.
저장 요소 재료(652) 및 셀 선택 디바이스 재료(650)는 도전성 연장부(654) 주위에서 동심으로 배열될 수 있다. 도 6b는 저장 요소 재료(652)가 도전성 연장부(654)에 인접하여 배열되며, 셀 선택 디바이스 재료(650)가 저장 요소 재료(652)에 동심으로 배열됨을 도시하지만, 본 발명의 실시예들은 그렇게 제한되지 않으며, 셀 선택 디바이스 재료(650)는 셀 선택 디바이스 재료(650)에 동심으로 배열된 저장 요소 재료(652)를 갖고 도전성 연장부(654)에 인접하도록 배열될 수 있다.
도전성 연장부(654)는 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)에 실질적으로 직교하며, 예로서 그것은 도 6b에서의 페이지를 통해 연장된다. 도 6b는 단면에(도전성 라인들(622)에 평행한 평면에) 각각의 제 1 도전성 라인(622)의 부분을 통과하는, 도전성 연장부(654), 저장 요소 재료(652), 및 셀 선택 디바이스 재료(650)를 도시하며, 따라서 이들 동심을-배열된 재료들은 제 1 도전성 라인(622)에 의해 완전히 둘러싸여지지 않으며, 예로서 각각의 제 1 도전성 라인(622)의 레벨에서 에워싸지지 않는다. 이와 같이, 단지 저장 요소 재료(652) 및/또는 셀 선택 디바이스 재료(650)의 둘레의 일 부분만이 제 1 도전성 라인(622)과 접촉한다(제 1 도전성 라인(622)의 레벨에서). 이러한 방식으로, 상 변화에 수반된 저장 요소 재료(652)의 볼륨은 저장 요소 재료(652) 및/또는 셀 선택 디바이스 재료(650)가 제 1 도전성 라인(622)을 통해 전체적으로 지나갈 때보다 더 작다.
예를 들면, 도 6b에 도시된 바와 같이, 동심형 메모리 셀(672)을 포함한 재료들은 동심형 메모리 셀(672)의 중심라인이 각각의 제 1 도전성 라인(622)의 에지와, 예로서 가장 긴 치수를 따라 정렬되도록 배열될 수 있다. 즉, 동심형 메모리 셀(672)을 포함한 재료들은 각각의 제 1 도전성 라인(622)의 풋프린트 1/2 내에 및 그것의 1/2 밖에 위치될 수 있다. 그러나, 본 발명의 실시예들은 그렇게 제한되지 않으며, 동심형 메모리 셀(672)을 포함한 재료들은 각각의 제 1 도전성 라인(622)의 풋프린트 내에 위치된 몇몇 부분 및 그 밖에 위치된 나머지 부분을 갖도록 위치될 수 있다.
이러한 배열에 의해, 단지 동심형 메모리 셀(672)을 포함한 재료들의 부분만이 도전성 연장부(654) 및 제 1 도전성 라인(622) 사이에 위치된다. 이와 같이, 감소된 볼륨의 저장 요소 재료(652)가 정보를 저장할 때 효과적으로 사용된다. 따라서, 보다 적은 에너지가 PCM에 비정질 영역을 형성할 때와 같이, 감소된 볼륨의 저장 요소 재료(652)를 프로그램 및/또는 소거하기 위해 요구될 수 있다. 또한, 제 1 도전성 라인(622) 싱킹 전류에 대한 유용한 섹션이 도 6a에 도시된 바와 같이, 도전성 연장부(654)가 제 1 도전성 라인들(622), 예로서 그 중심을 통과하며, 그것에 의해 완전히 둘러 싸여지는 경우에 제 1 도전성 라인(622)의 동일한 폭에 대하여 증가된다. 대안적으로, 감소된 유효 메모리 셀 크기가 단위 길이 당 주어진 저항성에 대한 보다 작은 제 1 도전성 라인(622) 폭을 사용함으로써 획득되지만, 이러한 접근법은 동심형 메모리 셀(672) 및 제 1 도전성 라인(622) 사이에서의 오정렬에 더 민감하다.
도 6c는 본 발명의 다수의 실시예들에 따른 도전성 라인들의 그리드 내에 동심형 가열기 재료를 갖는 동심형 메모리 셀들(647)의 위치를 예시한다. 도 6c는 메모리 어레이(657)의 부분의 상면도를 도시한다. 메모리 어레이(657)는 복수의 제 1 도전성 라인들(622), 예로서 워드 라인들, 및 제 1 도전성 라인들(622)에 수직으로 배열된, 복수의 제 2 도전성 라인들(624), 예로서 비트 라인들을 포함한다. 다른 레벨들의 제 1 도전성 라인들(622), 예로서 다른 레벨들의 워드 라인들이 도 6c에 도시된 레벨(j)에서의 워드 라인들 아래에 존재할 수 있다. 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)은 중첩하며 그에 의해 도전성 라인들의 그리드를 형성한다.
도 6c에 도시된 바와 같이, 도 5에 대하여 그러나 부가적인 동심형 재료를 갖고 설명된 것과 유사한 구조의 동심형 메모리 셀들(647)은 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)이 중첩하는 위치에 형성될 수 있다. 즉, 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)이 교차하는 것처럼 보이는 동심형 메모리 셀들(647)이 형성될 수 있다. 그러나, 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)은 상이한 레벨들에 형성되며 따라서 그것들은 실제로 서로 교차하지 않는다. 하나의 동심형 메모리 셀(647)은 각각의 워드 라인 비트 라인 중첩에 근접하여, 예로서 복수의 도전성 라인 레벨들의 각각의 레벨에서(도 6c에서 j에 의해 표시된) 형성될 수 있다.
도 6c는 단면에 각각의 제 1 도전성 라인(622)을 통과하는, 예를 들면 각각의 제 1 도전성 라인(622)의 중심 라인을 통과하는 도전성 연장부(654)를 도시한다. 저장 요소 재료(652), 예로서 상 변화 재료(PCM), 및 셀 선택 디바이스 재료(650), 예로서 오보닉 임계치 스위치(OTS) 재료가 도전성 연장부(654) 주위에 동심으로 배열될 수 있다. 가열기 재료(645)는, 도 6c에서의 하나의 구성에 도시된 바와 같이, 가열기 재료(645)가 저장 요소 재료(652)에 인접하도록 도전성 연장부(654), 저장 요소 재료(652), 및/또는 셀 선택 디바이스 재료(650) 주위에 동심으로 배열될 수 있다. 저장 요소 재료(652) 및 셀 선택 디바이스 재료(650)의 상대적인 위치는 도 6c에서 도 6a에 도시된 것으로부터 역, 예로서 도 6a에 대하여 논의된 바와 같이 대안적인 구성(따라서 저장 요소 재료(652)는 가열기 재료(645)에 인접하여 위치된다)임이 주의되어야 한다.
단지 PCM 메모리 요소 및 OTS를 포함하는 동심형 메모리 셀, 예로서 도 6a에 도시된 동심형 메모리 셀(649)의 구조는 OTS 및 PCM 사이에서의 전체 계면에 비정질 영역을 완전히 형성하기 위해 비교적 높은 양의 전류를 요구할 수 있다. 예를 들면, 동심형 메모리 셀(649)의 원형 풋프린트에 대해, 활성 볼륨은 약 2π r*tGST*tWL이며 여기에서 2π r은 수직 도전성 연장부(654)의 원주이고, tGST는 PCM 재료(652)의 두께이며, tWL은 제 1 도전성 라인(622)의 두께이다. 활성 볼륨은 제 1 도전성 라인(622)에 대한 증가된 저항의 비용으로, 제 1 도전성 라인(622)을 더 얇게 만듦으로써 감소될 수 있다.
본 발명의 다수의 실시예들에 따르면, 제 1 도전성 라인(622)의 유효 두께는 두꺼운 제 1 도전성 라인(622) 재료(가열기 재료(645)의 두께에 비해 두꺼운)에 인접하는 얇은 가열기 재료(645)(제 1 도전성 라인(622) 재료의 두께에 비해 얇은)를 형성, 예로서 증착시킴으로써 수용 가능한 크기들로 대다수의 제 1 도전성 라인들(622)의 전체 저항을 실질적으로 유지하면서 감소될 수 있다.
동심형 메모리 셀(647)은 단지 얇은 가열기 재료(645)만이 저장 요소 재료(652) 및/또는 셀 선택 디바이스 재료(650)와 접촉하도록 구성될 수 있으며, 이것은 제 1 도전성 라인들(622)을 통과하는 전류를 보다 작은 단면으로 퍼널링하도록 작용하며, 그에 의해 저장 요소 재료(652)에서의 국소화된 전류 흐름을 증가시킨다. 제 1 도전성 라인들(622)의 비교적 더 두꺼운 프로파일은 제 1 도전성 라인들(622)의 보다 낮은 저항을 제공하며, 저장 요소 재료(652)에 가까운 비교적 더 얇은 가열기 재료(645)는 전류 흐름을 집중시키도록 동심형 메모리 셀들(647)에서 제 1 도전성 라인들(622)의 유효 단면적을 감소시킨다. 이와 같이, 얇은 가열기 재료(645)는 상 변화의 대상이 되는 활성 볼륨을 효과적으로 감소시키며(비교적 더 얇은 가열기 재료(645) 두께 때문에), 줄 효과에 의해 가열시킬 수 있는 가열기로서 작용할 수 있으며, 그러므로 인접한 저장 요소 재료(652)에 더 집중된 에너지 및 증가된 온도를 제공한다. 용어 “가열기 재료”는 다른 재료들 및 구조들로부터 구별하기 위해 본 발명에 사용되지만, 본 발명의 실시예들은 자체가 온도가 증가하는 가열기 재료에 제한되지 않는다. 즉, “가열기 재료”는 상 변화에 수반된 저장 요소 재료(652)의 볼륨을 한정하기 위해 전류 흐름을 집중시킬 수 있으며, 이러한 전류 집중이 특정한 볼륨의 저장 요소 재료(652)에서 국소화 온도를 증가시킬 수 있는 재료 및/또는 구조를 지정하도록 의도된다.
본 발명의 동심형 메모리 셀, 예로서 도 6a에 도시된 649, 도 6b에 도시된 672, 및 도 6c에 도시된 647의 유효 크기는 저장 요소 재료(652) 및/또는 셀 선택 디바이스 재료(650)의 동축 배열 및 볼륨들로 인해 다른 메모리 셀 구성들에 비교하여 클 수 있다. 이와 같이, 단일 동심형 메모리 셀은 주어진 기술 노드에 대해 최소 크기가 아닐 수 있다. 그러나, 제작 프로세스는 그것이 각각의 부가적인 레벨에 대해, 제 1 도전성 라인들(622), 예로서 워드 라인들, 및 제 2 도전성 라인들(624), 예로서 비트 라인들을 정의할 필요가 없기 때문에, 어레이 마스크 카운트를 비례해서 증가시키지 않고 여러 개의 레벨들의 메모리 셀을 적층하는 것을 허용한다.
도 6c는 셀 선택 디바이스 재료(650)가 도전성 연장부(654)에 인접하여 배열되며, 저장 요소 재료(652)가 저장 요소 재료(652)에 동심으로 배열됨을 도시하지만, 본 발명의 실시예들은 그렇게 제한되지 않으며, 셀 선택 디바이스 재료(650), 저장 요소 재료(652), 및 가열기 재료(645)가 예를 들면, 역순으로 배열될 수 있다.
도 6c에 도시된 바와 같이, 도전성 연장부(654)는 또한 제 2 도전성 라인들(624)의 중심 라인 상에서의 위치를 통해 수직으로 연장하도록 배열될 수 있다. 그러나, 실시예들은 그렇게 제한되지 않으며, 도전성 연장부(654)는 예로서, 도 6c에 도시된 것으로부터의 수평 위치 결정시 약간 변경함으로써, 제 1 도전성 라인의 중심 라인을 여전히 통과하면서 중심 라인 위치로부터 오프셋된 각각의 제 2 도전성 라인(624)에 결합될 수 있다.
도 6c는 제 1 도전성 라인들(622)이 재료들의 스택에 형성되는 각각의 레벨에서 제 1 도전성 라인들(622)의 풋프린트 내에 위치되는 동심형 메모리 셀들(647)을 도시한다. 즉, 도전성 연장부(654), 셀 선택 디바이스 재료(650), 저장 요소 재료(652), 및 가열기 재료(645)의 단면은 이들 동심으로-배열된 재료들이 복수의 레벨들의 각각에서 형성된 제 1 도전성 라인(622)을 통과하기 때문에 전체적으로 제 1 도전성 라인(622)의 풋프린트 내에 위치된다.
다수의 실시예들에 따르면, 몇몇 레벨에서 제 1 도전성 라인(622)의 재료에 의해 완전히 둘러 싸여진 단면을 갖도록 제 1 도전성 라인들(622)의 도전성을 개선하며 제 1 도전성 라인(622)을 통과하는 동심형 메모리 셀들(647)을 형성하는 재료들의 오정렬 문제점들을 최소화하기 위해, 제 1 도전성 라인들(622)은 저장 요소 재료(652) 및 셀 선택 재료(650)가 제 1 도전성 라인들(622) 재료보다 더 저항적이므로 가능한 최소 크기보다 더 큰 치수들을 갖고 형성될 수 있다.
도 6c에 도시된 절개 라인(B-B)은 도 9a 내지 도 9c에 도시된 뷰들에 대한 기준을 제공한다.
도 6d는 본 발명의 다수의 실시예들에 따른 도전성 라인들의 그리드 내에서 동심형 가열기 재료를 부분적으로 갖는 동심형 메모리 셀들(673)의 위치를 예시한다. 도 6d는 메모리 어레이(671)의 부분의 상면도를 도시한다. 동심형 가열기 재료를 가진 동심형 메모리 셀들은 도 6c에 대하여 상기 설명된다. 제 1 도전성 라인들(622) 및 제 2 도전성 라인들(624)의 중첩들을 가진 동심형 메모리 셀들의 오정렬은 도 6b에 대하여 상기 설명되며, 따라서 동심형 메모리 셀들은 모두보다 적은 동심형 메모리 셀들이 특정한 제 1 도전성 라인(622)에 의해 둘러 싸여지는 방식으로 제 1 도전성 라인들(622)을 교차한다. 이들 특징들은 도 6d에서의 동심형 메모리 셀들(673)에 대하여 예시된 바와 같이, 조합될 수 있다. 이러한 방식으로, 감소된 활성 볼륨과 연관된 제 1 도전성 라인(622) 도전성 개선 및 감소된 프로그래밍 에너지 요건들이 동시에 획득될 수 있다.
도 7a 내지 도 7c는 본 발명의 다수의 실시예들에 따라, 동심형 메모리 셀들, 예로서 도 6a에 도시된 동심형 메모리 셀들(649)의 3차원 메모리 어레이(760)를 형성하기 위한 간소화된 프로세스 흐름을 예시한다. 도 7a 내지 도 7c에 도시된 뷰는 도 6a에 도시된 절개 라인(A-A)을 따른다. 도 7a는 에칭 정지 재료(762), 기판 재료 위에 다수의 교번하는 절연 재료들(748), 예로서 유전체, 및 도전성 재료들(722)(그로부터 제 1 도전성 라인들이 형성되는)의 형성, 예로서 증착을 도시한다.
비아들(764), 예로서 홀들은 예를 들면, 에칭 정지 재료(762)에서 정지하는, 교번하는 절연 재료들(748) 및 도전성 재료들(722)을 통해 형성, 예로서 에칭될 수 있다. 비아들의 형성에 의해, 도전성 재료들(722)의 일 부분은 제 1 도전성 재료들(722)의 결과적인 영역이 비아를 형성할 때 제거된 영역을 제외할 수 있도록 제거될 수 있다. 그러나, 이전에 논의된 바와 같이, 용어 제 1 도전성 재료들(722)의 “풋프린트”는 그것을 통해 비아를 형성하기 직전에 제 1 도전성 재료들(722)의 경계를 나타내며, 예로서 비아는 제 1 도전성 재료들(722)의 풋프린트를 통해, 전체적으로 또는 부분적으로 지나갈 수 있다.
도 7b는 비아들(764)이 그 뒤에 셀 선택 디바이스 재료(750), 예로서 오보닉 임계치 스위치(OTS) 재료, 저장 요소 재료(752), 예로서 상 변화 재료(PCM), 및 도전성 연장부 재료(754), 예로서 금속성 재료를 형성, 예로서 증착시킴으로써 채워질 수 있으며, 따라서 결과는 셀 선택 디바이스 재료(750) 및 저장 요소 재료(752)가 예로서, 도 7b에 도시된 도전성 연장부 재료(754) 주위에서 동심임을 도시한다. 상기 설명된 바와 같이, 다른 재료들이 예를 들면, 재료들의 상호확산에 대한 배리어들 또는 부착 층들을 형성하기 위해, 셀 디바이스 선택 재료(750), 저장 요소 재료(752), 및/또는 도전성 연장부 재료(754) 전, 후, 및/또는 그 사이에 형성, 예로서 증착될 수 있다.
도 7c는 서로로부터 개개의 동심형 메모리 셀들(749)을 분리하기 위해 에칭 및/또는 화학적-기계적 연마(CMP)에 의해서와 같이, 셀 선택 디바이스 재료(750), 저장 요소 재료(752), 및 도전성 연장부 재료(754)가 상부, 예로서 마지막, 절연 재료(748) 위에서 제거될 수 있음을 도시한다. 제 2 도전성 라인들(724), 예로서 비트 라인들은 채워진 비아들 위에 형성될 수 있으며, 따라서 제 2 도전성 라인들(724)은 도전성 연장부 재료(754)에 통신적으로 결합된다.
다수의 실시예들에 따르면, 제 2 도전성 라인들(724)은 예로서, 도전성 연장부 재료(754)를 직접 패터닝 및 에칭함으로써, 상부 절연 재료(748) 위에 및 제 2 도전성 라인들(724) 아래에서 제자리에 셀 선택 디바이스 재료(750) 및 저장 요소 재료(752)를 남기는 자기-정렬 에칭을 사용하여 대안적으로 형성될 수 있다. 또 다른 실시예에 따르면, 다마센(damascene) 프로세스가 제 2 도전성 라인들(724)을 형성하기 위해 사용될 수 있다.
도 8a 내지 도 8c는 본 발명의 다수의 실시에들에 따른 분리된 스위칭 디바이스들을 갖고 동심형 메모리 셀들의 3차원 메모리 어레이(866)를 형성하기 위한 간소화된 프로세스 흐름을 예시한다. 도 7c에서 동심형 메모리 셀의 가장 바깥쪽 방사상 위치에 증착된 셀 선택 디바이스 재료(750)는 상이한 레벨들의 제 1 도전성 라인들(722) 사이에서 수직으로 인접한다는 것이 보여질 수 있다. 도 8a 내지 도 8c에 도시된 프로세스 흐름은 상이한 레벨들(상이한 제 1 도전성 라인들에 대응하는) 사이에서 분리되도록, 별개의 메모리 셀들과 연관되며, 동심형 메모리 셀의 가장 바깥쪽 방사상 위치에 증착된 셀 선택 디바이스 재료를 야기한다.
도 8a 내지 도 8c에 도시된 뷰는 도 6a에 도시된 절개 라인(A-A)을 따른다. 상이한 동심형 메모리 셀들 사이에서의 분리가 셀 선택 재료에 대하여 여기에 설명되지만, 셀 선택 디바이스 재료 및 저장 요소 재료의 상대적인 방사상 위치들은 저장 요소 재료가 동심형 메모리 셀의 가장 바깥쪽 방사상 위치에 위치되도록 스와핑될 수 있으며, 저장 요소 재료는 상이한 동심형 메모리 셀들 사이에서 분리된다.
도 8a는 에칭 정지 재료(862) 위에서의 다수의 교번하는 절연 재료들(848), 예로서 유전체, 및 도전성 재료들(822)의 증착을 도시한다. 비아들의 형성에 의해, 도전성 재료들(822)의 부분은 제 1 도전성 재료들(822)의 결과적인 영역이 비아를 형성할 때 제거된 영역을 제외할 수 있도록 제거될 수 있다. 그러나, 이전에 논의된 바와 같이, 용어 제 1 도전성 재료들(822)의 “풋프린트”는 그것을 통해 비아를 형성하기 직전에 제 1 도전성 재료들(822)의 경계를 나타내며, 예로서 비아는 제 1 도전성 재료들(822)의 풋프린트를 통해, 전체적으로 또는 부분적으로 지나갈 수 있다. 비아들, 예로서 홀들은, 예를 들면 에칭 정지 재료(862)(비아들(764)에 대해 도 7a에 도시된 것과 유사한)에서 정지하는, 교번하는 절연 재료들(848) 및 도전성 재료들(822)을 통해 에칭될 수 있다. 비아 형성 동안 또는 그 후, 도전성 재료들(822)은 도 8a에 예시된 비아(868)의 구성을 야기하기 위해 리세싱된다. 도전성 재료들(822)에서의 리세스들(869)은 비-방향성 에칭, 예로서 습식 에칭에 의해서와 같이, 비아(868)에서의 도전성 재료들(822)의 노출된 영역의 선택적 에칭을 갖고 형성될 수 있다.
도 8b는 비아(868)로, 그것의 측벽들로 증착된 셀 선택 디바이스 재료(855)를 도시하며, 이것은 도시된 바와 같이, 제 1 도전성 라인들을 포함한 리세싱된 도전성 재료들(822)에 의해 남겨진 영역들을 채운다.
도 8c는 최상부 표면으로부터, 즉 상부 절연 재료(848) 위에서 제거되며, 방향성 에칭, 예로서 건식 에칭에 의해서와 같이, 비아들의 측벽들로부터 제거된 셀 선택 디바이스 재료(855)를 도시한다. 이것은 단지 리세싱된 도전성 재료들(822)에 의해 남겨진 별개의 영역들에 셀 선택 디바이스 재료(855)를 남긴다. 그 후, 저장 요소 재료(852), 예로서 PCM, 및 도전성 연장부(854), 예로서 금속성 수직 비트 라인 연장 재료가 도시된 바와 같이 비아에 형성될 수 있다. 도 8a 내지 도 8c에 대하여 예시된 프로세스에 따르면, 셀 선택 디바이스 재료(855)는 제 1 도전성 라인들(822)의 교차에서 제 2 도전성 라인들의 도전성 연장부(854) 및 저장 요소 재료(852) 주위에 복수의 이산 링 구조들로서만 형성되며, 그에 의해 수직으로 인접한 동심형 메모리 셀들(867) 사이에서의 전기적 누설 및 간섭을 감소시킨다. 도 7c에 대하여 설명된 바와 같이, 저장 요소 재료(852) 및 도전성 연장부(854) 재료가 추가로 프로세싱될 수 있으며, 제 2 도전성 라인들, 예로서 비트 라인들이 그 위에 형성된다.
도 9a 내지 도 9c는 본 발명의 다수의 실시예들에 따르면 가열기 재료를 가진 동심형 메모리 셀들(994)의 3차원 메모리 어레이(980)를 형성하기 위한 간소화된 프로세스 흐름을 예시한다. 도 9a 내지 도 9c에 대하여 도시되고 설명된 형성 프로세스는, 부가적인 가열기 재료가 포함된다는 점을 제외하고, 도 8a 내지 도 8c에 대하여 도시되고 설명된 것과 유사하다. 도 9a 내지 도 9c에 도시된 뷰는 도 6c에 도시된 절개 라인(B-B)을 따른다. 도 6c에 대하여 논의된 바와 같이, 동심형 메모리 셀들(994)의 구성들은 감소된 활성 볼륨과 연관된 감소된 프로그래밍 에너지 요건들을 달성하기 위해 인접한 저장 요소 재료(952) 및 가열기 재료(945)를 포함한다.
도 9a는 에칭 정지 재료(982) 위에 다수의 교번하는 절연 재료들(948), 예로서 유전체, 가열기 재료(945), 및 도전성 재료들(922)의 증착을 도시한다. 비아들의 형성에 의해, 도전성 재료들(922)의 부분은 제 1 도전성 재료들(922)의 결과적인 영역이 비아를 형성할 때 제거된 영역을 제외할 수 있도록 제거될 수 있다. 그러나, 이전에 논의된 바와 같이, 용어 제 1 도전성 재료들(922)의 “풋프린트”는 그것을 통해 비아를 형성하기 직전에 제 1 도전성 재료들(922)의 경계를 나타내며, 예로서 비아는 제 1 도전성 재료들(922)의 풋프린트를 통해, 전체적으로 또는 부분적으로 지나갈 수 있다. 비아들(990)은 예를 들면, 에칭 정지 재료(982)에서 정지하는, 교번하는 절연 재료들(948), 가열기 재료(945), 및 도전성 재료들(922)을 통해 에칭될 수 있다.
비아(990) 형성(비아(868)에 대해 도 8a에 도시된 것과 유사한) 동안 또는 그 후, 도전성 재료들(922)은 도 9a에 예시된 구성을 야기하기 위해 리세싱될 수 있다. 도전성 재료들(922)에서의 리세스들(969)은 비-방향성 에칭, 예로서 습식 에칭과 같은 비아에서의 도전성 재료들(922)의 노출된 영역의 선택적 에칭을 갖고 형성될 수 있다. 비-방향성 에칭은 가열기 재료(945)가 아닌(또는 덜 그런) 도전성 재료들(922)에 특정적일 수 있으며, 이것은 도전성 재료들(922)과 상이한 재료일 수 있다.
절연 재료(992)는 측벽들로 포함하여, 비아(990)로 증착될 수 있으며, 리세스들(969), 예로서 리세싱된 도전성 재료들(922)(제 1 도전성 라인들을 포함한)에 의해 남겨진 영역들을 채운다. 이것은 도 8b에 도시된 바와 같이 리세스들(869)로 셀 선택 디바이스 재료(855)를 증착시키는 것과 상이하다는 것을 주의하자. 절연 재료(992)는 도 9b에 도시된 바와 같이, 비아들(990)의 측벽에서 가열기 재료(988)의 부분을 노출시키면서, 단지 리세스들(969), 예로서 리세싱된 도전성 재료들(922)에 의해 남겨진 별개의 영역들에 절연 재료(992)를 남길 수 있는, 방향성 에칭, 예로서 건식 에칭에 의해서와 같이, 최상부 표면으로부터, 즉, 상부 절연 재료(948) 위에서 제거되며, 비아들(990)의 측벽들로부터 제거될 수 있다.
도전성 재료들(922)에 리세스들(969)을 형성하기보다는, 절연 재료(992)를 증착시키며 리세스들(969)에서 절연 재료(992)를 제외한 모두를 제거하기 위해 에칭하는, 다수의 대안적인 실시예들에 따르면, 도전성 재료들(922)은 절연 재료(992)를 형성하기 위해 선택적으로 산화될 수 있다(리세스들(969)을 형성하거나 또는 형성하지 않고).
도 9c는 비아들(990)이 그 뒤에 저장 요소 재료(952), 예로서 상 변화 재료(PCM)(도 6c에 도시된 저장 요소 재료(652)에 대응하는), 셀 선택 재료(950), 예로서 오보닉 임계치 스위치(OTS) 재료(도 6c에 도시된 셀 선택 디바이스 재료(650)에 대응하는), 및 도전성 연장부 재료(954), 예로서 금속성 재료(도 6c에 도시된 도전성 연장부(654)에 대응하는)를 형성, 예로서 증착시킴으로써 채워질 수 있으며, 따라서 그 결과는 셀 선택 디바이스 재료(952) 및 저장 요소 재료(950)가 가열기 재료(945)에 인접한 저장 요소 재료(952)를 갖고, 비아(990) 내에서의 도전성 연장부 재료(954) 주위에서 동심임을 도시한다.
제 1 도전성 라인 재료(922)를 리세싱함으로써 남겨진 영역이 절연 재료(922)로 채워지기 때문에, 제 1 도전성 라인들(922)에서 흐르는 전류는 동심형 메모리 셀의 부근에서, 비교적 더 작은 단면적을 갖고, 가열기 재료(945)로 모두 라우팅되며, 그에 의해 999에서 도 9c에 표시된 바와 같이, 상 변화들에 수반된 보다 작은 볼륨의 저장 요소 재료(952)를 향해 전류를 집중시킨다. 도 6c에 대하여 상기에 상세히 논의된 바와 같이, 가열기 재료(945)의 사용은 저장 요소 재료(952)의 부근에서 제 1 도전성 라인(922) 두께를 효과적으로 감소시키며, 그에 의해 상 변화들에서 보다 작은 활성 볼륨을 수반하며, 또한 저장 요소 재료(950)로의, 줄 효과 및 전달 에너지로 인해 가열되는, 즉 온도를 올리는, 가열기 재료(945)에서의 전류 밀도를 증가시킨다. 이와 같이, 가열기 재료(945)는 그것이 가열기로서 동작할 수 있기 때문에 그렇게 명명된다.
도 7c에 대하여 설명된 바와 같이, 셀 선택 디바이스 재료(950), 저장 요소 재료(952), 및 도전성 연장부 재료(954)는 추가로 프로세싱될 수 있으며, 제 2 도전성 라인들, 예로서 비트 라인들이 그 위에 형성된다.
도 9d는 본 발명의 다수의 실시예들에 따른 개입 가열기 재료를 갖고, 제 1 도전성 라인들, 예로서 워드 라인들을 가진 동심형 메모리 셀들(993)의 3차원 메모리 어레이(981)를 형성하기 위한 프로세스 흐름의 결과를 예시한다. 동심형 메모리 셀에 인접하여 가열기 재료들을 형성하기 위한 하나의 프로세스에 대하여 도 9a 내지 도 9c를 고려한 후, 제 1 도전성 라인들에 개입한 가열기 재료를 형성하기 위한 대안적인 프로세스는 도 9c에 도시된 구성에 비교하여 도 9d에 도시된 구성을 고려함으로써 이해될 것이다.
도 9d에 도시된 메모리 어레이(981)의 구성은 에칭 정지 재료(982) 위에 다수의 인스턴스들의 절연 재료들(948), 예로서 유전체, 도전성 재료(985), 가열기 재료(945), 및 도전성 재료(985)를 증착시킴으로써 형성될 수 있다. 두 개의 도전성 재료들(985)은 제 1 도전성 라인들, 예로서 워드 라인들을 포함하며, 이것은 그 사이에 배치된, 예로서 제 1 도전성 라인에 개입한 가열기 재료(945)를 가진다.
비아들(990)은 절연 재료들(948) 및 개입 가열기 재료를 가진 제 1 도전성 라인들의 다수의 인스턴스들, 예로서 도전성 재료(985), 가열기 재료(945), 및 도전성 재료(985)(비아(868)에 대해 도 8a에 도시된 것과 유사한)를 통해 에칭될 수 있다. 도전성 재료들(985)은 각각 각각의 가열기 재료(945)가 가열기 재료(945) 위에 및 아래에 인접한 도전성 재료들(985)에서 리세스(969)를 가질 수 있다는 점을 제외하고 도 9a에 예시된 결과와 유사한, 비-방향성 에칭, 예로서 습식 에칭을 갖고 리세싱될 수 있다. 비-방향성 에칭은 가열기 재료(945)가 아닌(또는 덜 그러한) 도전성 재료들(985)에 특정적일 수 있으며, 이것은 도전성 재료들(985)과 상이한 재료일 수 있다.
절연 재료(991)는 그것의 측벽들로를 포함하여, 비아로 증착될 수 있어서, 도전성 재료들(985)의 단부들을 넘어 연장하는 가열기 재료(945) 위 및 아래에 리세싱된 도전성 재료들(985)에 의해 남겨진 영역들을 채운다. 절연 재료(991)는 최상부 표면으로부터, 즉 상부 절연 재료(948) 위에서 제거되며, 방향성 에칭에 의해, 예로서 건식 에칭에 의해서와 같이, 비아들의 측벽들로부터 제거될 수 있으며, 이것은 가열기 재료들(945) 바로 위 및 아래에서, 리세싱된 도전성 재료들(985)에 의해 남겨진 별개의 영역들에서만 절연 재료(991)를 남길 수 있다.
결과적인 비아들은 그 뒤에 저장 요소 재료(952), 예로서 상 변화 재료(PCM), 셀 선택 디바이스 재료(950), 예로서 오보닉 임계치 스위치(OTS) 재료, 및 도전성 연장부 재료(954), 예로서 금속성 재료를 형성, 예로서 증착시킴으로써 채워질 수 있으며, 따라서 그 결과는 도 9d에 도시된 바와 같이, 셀 선택 디바이스 재료(950) 및 저장 요소 재료(952)가 도전성 연장부 재료(954) 주위에서 동심이다. 도 6c에 대하여 상기에 상세히 논의된 바와 같이, 가열기 재료(945)의 사용은 저장 요소 재료(952)의 부근에서 제 1 도전성 라인(922) 두께를 효과적을 감소시키며, 그에 의해 상 변화들에서의 보다 작은 활성 볼륨을 수반하고, 또한 저장 요소 재료(952)로의, 줄 효과 및 전달 에너지로 인해 가열되는, 즉 온도를 상승시키는, 가열기 재료(945)에서의 전류 밀도를 증가시킨다. 이와 같이, 가열기 재료(945)는 그것이 가열기로서 동작할 수 있기 때문에 그렇게 명명된다.
동작 동안, 제 1 도전성 라인들, 즉 도전성 재료들(985)에서 흐르는 전류는 동심형 메모리 셀의 부근에서, 비교적 보다 작은 단면적을 갖고, 가열기 재료(945)로 모두 라우팅되며, 그에 의해 997에서 도 9c에 표시된 바와 같이, 상 변화들에 수반된 보다 작은 볼륨의 저장 요소 재료(952)를 향해 전류를 집중시킨다. 도 7c에 대하여 설명된 바와 같이, 셀 선택 디바이스 재료(950), 저장 요소 재료(952), 및 도전성 연장부 재료(954)는 추가로 프로세싱될 수 있으며, 제 2 도전성 라인들, 예로서 비트 라인들이 그 위에 형성된다.
도 9a 내지 도 9d에 대하여 설명된 바와 같이, 가열기 재료의 사용은 그 중에서도, 교차하기 위해 형성된 비아들에 적용되며 제 1 및 제 2 도전성 라인들의 중첩들, 예로서 도 6c에 예시된 위치들 내에서의 제 1 도전성 라인들에 의해 완전히 둘러 싸여지거나, 또는 단지 제 1 도전성 라인들의 부분(및 그것에 의해 완전히 둘러 싸여지지 않는), 예로서 도 6d에 예시된 위치들만을 교차하도록 형성된 비아들에 적용될 수 있다는 것이 주의되어야 한다.
“오정렬” 수직 도전성 연장부를 가진, 예로서 제 1 도전성 라인에 의해 전체적으로 둘러 싸여지도록 제 1 도전성 라인을 교차하지 않는, 예시적인 실시예는, 단지 비아의 원주의 부분, 예로서 반원주만이 주어진 제 1 도전성 라인, 예로서 워드 라인과 교차하기 때문에 활성 볼륨을 효과적으로 감소시킨다. “오정렬” 수직 도전성 연장부를 가진 실시예는 또한 그것의 폭의 보다 작은 부분이 비아의 형성에 의해 영향을 받기 때문에 제 1 도전성 라인 폭이 비교적 더 좁을 수 있으므로 메모리 셀 공간을 감소시킬 수 있다.
셀 선택 디바이스 재료, 예로서 OTS 및 저장 요소 재료, 예로서 PCM 사이에서의 표면적의 양이 감소되지만, 이들 두 개의 재료들 사이에서의 비교적 큰 전류는 저장 요소 재료의 전체 볼륨을 비정질화하기 위해 사용될 수 있다. 활성 볼륨은 약 2πr*tGST*tWL이며 여기에서 2πr는 인접한 재료(단지 원주의 부분만이 저장 요소 재료와 상호 작용하는 구성들에 대해 추가로 조정될 수 있는)와의 계면에서 저장 요소 재료의 원주(의 부분)이고, tGST는 활성 저장 요소 재료 두께이며, tWL은 유효 제 1 도전성 라인, 예로서 워드 라인, 두께이다. 유효 제 1 도전성 라인 두께는 도 9a 내지 도 9d에 대하여 예시된 실시예들에 따라, 수용 가능한 전체 제 1 도전성 라인 저항을 유지하면서 가열기 재료(945)의 두께(tH)로 감소될 수 있다.
몇몇 실시예들에 따르면, 각각의 덱에 대해, 저장 요소 재료, 예로서 GST와 같은 PCM의 얇은 층이 제 1 도전성 라인 재료와 통신적으로 결합되도록, 예로서, 도 9c에 도시된 가열기 재료 구성과 유사한 제 1 도전성 라인 재료와 직접 접촉하도록 편평-증착되거나 또는 도 9d에 도시된 가열기 재료 구성에 유사한 두 개의 층들의 제 1 도전성 라인 재료 사이에 끼워 넣어질 수 있다. 비아의 측벽들에서 제 1 도전성 라인 재료 단부들은 셀 선택 디바이스 재료를 통해, 선택적 에칭 또는 산화(도 9a 내지 도 9d에 대하여 이전에 설명된 바와 같이 그러나 도 9d에서 수직 도전성 연장부 재료, 예로서 954로 연장된 저장 요소 재료를 갖고)에 의해 리세싱되고 절연될 수 있다. 명료함을 위해, 결과적인 구조들은, 저장 요소 재료가 도 9c 및 도 9d에서의 참조 번호(945)에 대응하는 부분들에 의해 표현될 수정을 갖고, 도 9c 및 도 9d에 표현되며 상기 설명된 것들과 유사하며, 참조 번호(952)에 대응하는 부분들은 존재하지 않을 것이다.
몇몇 실시예들에 따르면, 3차원 메모리 어레이는 적어도 절연 재료에 의해 서로로부터 분리된 다수의 레벨들에서 저장 요소 재료에 인접하여 복수의 제 1 도전성 라인들을 포함한 스택을 포함할 수 있다. 저장 요소 재료는 그것의 에지에서와 같이, 복수의 제 1 도전성 라인들의 각각에 대하여 돌출부를 형성한다. 적어도 하나의 도전성 연장부는 복수의 제 1 도전성 라인들 및 인접한 저장 요소 재료에 실질적으로 수직하여 연장하도록 배열될 수 있다. 셀 선택 재료는 저장 요소 재료 돌출부 및 적어도 하나의 도전성 연장부 사이에서의 비아 내에 형성될 수 있다.
이 실시예는 단지 두 개의 재료들, 예로서 셀 선택 재료 및 도전성 연장부 재료만이 수직 BL 부분에 있기 때문에 전체 셀 치수들을 감소시킬 수 있다. 이 실시예는 또한 제 1 도전성 라인 및 수직 도전성 연장부 사이로 메모리 셀의 활성 저장 요소 재료 볼륨을 한정하여, 활성 저장 요소 재료 볼륨을 2πr*tGST*EXTWL로 감소시키며, 여기에서 2πr 은 인접한 재료와의 계면에서 저장 요소 재료의 원주(의 부분)이고(단지 원주의 부분만이 저장 요소 재료와 상호 작용하는 구성들에 대해 추가로 조정될 수 있는), tGST는 활성 저장 요소 재료 두께이며, EXTWL은 비교적 더 두꺼운 저-저항 제 1 도전성 라인 재료로부터, 얇은 저장 요소 재료, 예로서 GST의 연장이다.
특정 실시예들이 여기에 예시되고 설명되지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위해 산출된 배열이 도시된 특정 실시예들로 대체될 수 있다는 것을 이해할 것이다. 본 발명은 본 발명의 다양한 실시예들의 각색들 또는 변형들을 커버하도록 의도된다. 상기 설명은 제한적인 것이 아닌, 예시적인 방식으로 이루어졌음이 이해될 것이다. 상기 실시예들의 조합, 및 여기에 구체적으로 설명되지 않은 다른 실시예들은 상기 설명을 검토할 때 이 기술분야의 숙련자들에게 명백할 것이다. 본 발명의 다양한 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 적용들을 포함한다. 그러므로, 본 발명의 다양한 실시예들의 범위는, 이러한 청구항들이 자격을 부여 받은 전체 범위의 등가물들과 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
앞서 말한 상세한 설명에서, 다양한 특징들은 개시를 간소화하기 위해 단일 실시예에서 함께 그룹핑된다. 개시의 이러한 방법은 본 발명의 개시된 실시예들이 각각의 청구항에 명시적으로 나열된 보다 많은 특징들을 사용해야 한다는 의도를 반영한 것으로서 해석되어서는 안된다. 오히려 다음의 청구항이 반영할 때, 본 발명은 하나의 단일 개시된 실시예의 모든 특징보다 적은 특징으로 구성된다. 따라서 다음의 청구항은 상세한 설명 내에 포함되며, 각각의 청구항은 하나의 개별 실시예로서 나타난다.

Claims (35)

  1. 적어도 절연 재료에 의해 서로로부터 분리된 다수의 레벨들에서 복수의 제 1 도전성 라인들을 포함하는 스택;
    적어도 하나의 도전성 연장부가 상기 복수의 제 1 도전성 라인들 중 적어도 일 부분을 교차하도록, 상기 복수의 제 1 도전성 라인들에 실질적으로 수직하여 연장하도록 배열되는 상기 적어도 하나의 도전성 연장부;
    상기 적어도 하나의 도전성 연장부 주위에 형성되는 저장 요소 재료; 및
    상기 적어도 하나의 도전성 연장부 주위에 형성되는 셀 선택 재료를 포함하는, 3차원 메모리 어레이.
  2. 청구항 1에 있어서,
    상기 저장 요소 재료는 상기 적어도 하나의 도전성 연장부 주위에 동심으로 형성되는, 3차원 메모리 어레이.
  3. 청구항 1에 있어서,
    상기 셀 선택 재료는 상기 적어도 하나의 도전성 연장부 주위에 동심으로 형성되는, 3차원 메모리 어레이.
  4. 청구항 1에 있어서,
    상기 적어도 하나의 도전성 연장부는 상기 복수의 제 1 도전성 라인들 중 적어도 하나를 통과하는, 3차원 메모리 어레이.
  5. 청구항 1에 있어서,
    상기 다수의 레벨들과 상이한 레벨에서 상기 복수의 제 1 도전성 라인들에 실질적으로 수직하여 연장하도록 형성되며, 상기 적어도 하나의 도전성 연장부에 실질적으로 수직하여 연장하도록 배열되는 복수의 제 2 도전성 라인들을 더 포함하며,
    상기 적어도 하나의 도전성 연장부는 상기 복수의 제 2 도전성 라인들 중 적어도 하나에 결합되는, 3차원 메모리 어레이.
  6. 청구항 1에 있어서,
    상기 복수의 제 2 도전성 라인들은 상기 복수의 제 1 도전성 라인들 및 상기 적어도 하나의 도전성 연장부 위에 형성되는, 3차원 메모리 어레이.
  7. 청구항 1에 있어서,
    상기 저장 요소 재료는 상 변화 재료(PCM; phase change material)이며, 상기 셀 선택 재료는 오보닉 임계치 스위치(OTS; ovonic threshold switch) 재료인, 3차원 메모리 어레이.
  8. 청구항 7에 있어서,
    상기 PCM 및 OTS 재료는 적어도 상기 적어도 하나의 도전성 연장부 및 상기 적어도 하나의 도전성 연장부와 교차하는 상기 복수의 제 1 도전성 라인들 중 적어도 하나의 각각 사이에 위치되는, 3차원 메모리 어레이.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    복수의 제 2 도전성 라인들은 상기 복수의 제 1 도전성 라인들 위의 레벨에서 상기 복수의 제 1 도전성 라인들에 실질적으로 수직하여 연장하도록 배열되는, 3차원 메모리 어레이.
  10. 청구항 9에 있어서,
    상기 적어도 하나의 도전성 연장부는 상기 복수의 제 1 도전성 라인들 중 다수의 제 1 도전성 라인들을 통과하기 위해 상기 복수의 제 2 도전성 라인들의 각각의 제 2 도전성 라인으로부터 수직으로 연장하도록 배열되는, 3차원 메모리 어레이.
  11. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    메모리 셀들을 포함하며, 각각의 개별적인 메모리 셀은 적어도 하나의 도전성 연장부, 상기 저장 요소 재료, 상기 셀 선택 재료를 포함하며, 상기 복수의 제 1 도전성 라인들의 각각의 제 1 도전성 라인 및 상기 메모리 셀은 상기 복수의 제 1 도전성 라인들의 각각의 제 1 도전성 라인과 상기 다수의 레벨들에서의 동일한 레벨에 있는, 3차원 메모리 어레이.
  12. 복수의 제 1 도전성 라인들 중 다수의 제 1 도전성 라인들이 다수의 위치들의 각각에서 서로의 최상부에 적층되도록 다수의 레벨들의 각각 상에서 상기 다수의 위치들에 위치되도록 배열되는 상기 복수의 제 1 도전성 라인들;
    상기 복수의 제 1 도전성 라인들 위에 형성되며 상기 복수의 제 1 도전성 라인들에 실질적으로 수직하여 배열되는 복수의 제 2 도전성 라인들로서, 상기 복수의 제 2 도전성 라인들의 각각은 상기 복수의 제 2 도전성 라인들 및 상기 복수의 제 1 도전성 라인들에 실질적으로 수직하여 연장하도록 배열되는 적어도 하나의 도전성 연장부에 결합되며, 따라서 적어도 상기 도전성 연장부들의 일 부분은 각각의 위치에서 서로의 최상부에 적층된 상기 다수의 제 1 도전성 라인들의 몇몇 부분을 통과하는, 상기 복수의 제 2 도전성 라인들;
    상기 도전성 연장부들의 각각 주위에 형성되는 저장 요소 재료; 및
    상기 도전성 연장부들의 각각 주위에 형성되는 셀 선택 재료를 포함하며,
    각각의 도전성 연장부는 상기 복수의 제 2 도전성 라인들 중 단지 하나에 결합되는, 3차원 메모리 어레이.
  13. 청구항 12에 있어서,
    상기 도전성 연장부들은 상기 복수의 제 1 도전성 라인들 중 하나 및 상기 복수의 제 2 도전성 라인들 중 하나의 각각의 중첩에서 수직으로 연장하도록 위치되는, 3차원 메모리 어레이.
  14. 청구항 12에 있어서,
    상기 도전성 연장부들의 각각의 도전성 연장부는 상기 복수의 제 1 도전성 라인들 중 적어도 하나의 상기 부분과 교차하도록 위치되며, 상기 복수의 제 1 도전성 라인들 중 상기 적어도 하나는 상기 제 2 도전성 라인들에 중첩하는, 3차원 메모리 어레이.
  15. 청구항 12에 있어서,
    상기 복수의 제 1 도전성 라인들, 상기 적어도 하나의 도전성 연장부, 및 상기 복수의 제 2 도전성 라인들은 금속성 재료로 형성되는, 3차원 메모리 어레이.
  16. 청구항 12에 있어서,
    상기 적어도 하나의 도전성 연장부 또는 상기 복수의 제 1 도전성 라인들 또는 상기 복수의 제 2 도전성 라인들 중 적어도 하나는 폴리실리콘(polysilicon) 재료를 포함하는, 3차원 메모리 어레이.
  17. 청구항 12 내지 청구항 16 중 어느 한 항에 있어서,
    상기 저장 요소 재료는 상기 적어도 하나의 도전성 연장부에 인접하여 배열되며, 상기 셀 선택 재료는 상기 저장 요소 재료에 동심으로 배열되는, 3차원 메모리 어레이.
  18. 청구항 12 내지 청구항 16 중 어느 한 항에 있어서,
    상기 셀 선택 재료는 상기 적어도 하나의 도전성 연장부에 인접하여 배열되며, 상기 저장 요소 재료는 상기 셀 선택 재료에 동심으로 배열되는, 3차원 메모리 어레이.
  19. 청구항 12 내지 청구항 16 중 어느 한 항에 있어서,
    상기 적어도 하나의 도전성 연장부, 상기 저장 요소 재료, 및 상기 셀 선택 재료의 단면은 전체적으로 상기 복수의 제 1 도전성 라인들 중 하나의 풋프린트(footprint) 내에서 지나가는, 3차원 메모리 어레이.
  20. 청구항 12 내지 청구항 16 중 어느 한 항에 있어서,
    상기 적어도 하나의 도전성 연장부, 상기 저장 요소 재료, 및 상기 셀 선택 재료의 단면의 적어도 부분은 상기 복수의 제 1 도전성 라인들 중 하나의 풋프린트 내에 부분적으로 및 그 밖에 부분적으로 위치되는, 3차원 메모리 어레이.
  21. 청구항 12 내지 청구항 16 중 어느 한 항에 있어서,
    상기 복수의 제 1 도전성 라인들의 각각에 인접하며 상기 복수의 제 1 도전성 라인들의 각각과 통신적으로 결합되는 가열기 재료를 더 포함하며, 상기 가열기 재료는 상기 복수의 제 1 도전성 라인들 중 하나의 단면적보다 작은 단면적을 가지며, 상기 가열기 재료는 상기 복수의 제 1 도전성 라인들의 각각의 제 1 도전성 라인 및 상기 저장 요소 재료 사이에 직렬로 배열되는, 3차원 메모리 어레이.
  22. 청구항 21에 있어서,
    상기 가열기 재료는 상기 복수의 제 1 도전성 라인들의 각각의 제 1 부분 및 제 2 부분 사이에 배치되고, 상기 가열기 재료는 상기 복수의 제 1 도전성 라인들의 각각의 상기 제 1 및 제 2 부분들의 단면적보다 작은 단면적을 가지며, 상기 가열기 재료는 상기 복수의 제 1 도전성 라인들의 각각의 제 1 도전성 라인의 상기 제 1 및 제 2 부분들 및 상기 저장 요소 재료 사이에 직렬로 배열되는, 3차원 메모리 어레이.
  23. 적어도 절연 재료에 의해 서로로부터 분리된 다수의 레벨들에서 저장 요소 재료에 인접하여 복수의 제 1 도전성 라인들을 포함하는 스택으로서, 상기 저장 요소 재료는 그것의 에지에서 상기 복수의 제 1 도전성 라인들의 각각으로부터 돌출되는, 상기 스택;
    상기 복수의 제 1 도전성 라인들 및 인접한 저장 요소 재료에 실질적으로 수직하여 연장하도록 배열되는 적어도 하나의 도전성 연장부; 및
    상기 저장 요소 재료 돌출부 및 상기 적어도 하나의 도전성 연장부 사이에 형성되는 셀 선택 재료를 포함하는, 3차원 메모리 어레이.
  24. 절연 재료에 의해 서로로부터 분리된 복수의 제 1 도전성 라인들을 포함하는 스택을 형성하는 단계;
    비아(via)의 적어도 일 부분이 상기 복수의 제 1 도전성 라인들의 각각을 통과하도록 상기 스택을 통해 상기 비아를 형성하는 단계;
    상기 비아 내에 셀 선택 재료를 형성하는 단계;
    상기 비아 내에 저장 요소 재료를 형성하는 단계;
    상기 비아 내에 도전성 연장부를 형성하는 단계; 및
    상기 제 1 도전성 라인들 및 상기 도전성 연장부에 실질적으로 수직으로 상기 도전성 연장부 위에 제 2 도전성 라인들을 형성하는 단계를 포함하며,
    상기 도전성 연장부는 그것의 연장으로서 상기 제 2 도전성 라인들에 통신적으로 결합되는, 메모리 어레이를 형성하는 방법.
  25. 청구항 24 내지 청구항 27 중 어느 한 항에 있어서,
    상기 저장 요소 재료를 형성하는 단계는 상 변화 재료(PCM)를 형성하는 단계를 포함하며,
    셀 선택 재료를 형성하는 단계는 오보닉 임계치 스위치(OTS) 재료를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  26. 청구항 24에 있어서,
    상기 비아 내에 저장 요소 재료를 형성하는 단계는 상기 비아에서 상기 셀 선택 재료 위에 저장 요소 재료를 형성하는 단계를 포함하며,
    상기 비아 내에 상기 도전성 연장부를 형성하는 단계는 상기 비아 내에 상기 저장 요소 재료 위에 상기 도전성 연장부를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  27. 청구항 26에 있어서,
    상기 비아를 형성하는 단계는 상기 절연 재료보다 상기 제 1 도전성 라인들에 더 선택적인 비-방향성 에칭에 의해 상기 비아의 벽에서 상기 제 1 도전성 라인들의 각각의 노출된 영역에 리세스(recess)를 형성하는 단계를 포함하며,
    상기 비아 내에 상기 셀 선택 재료를 형성하는 단계는:
    상기 리세스들 내로 포함하는 상기 비아 내에 상기 셀 선택 재료를 증착시키는 단계, 및
    상기 리세스들 내에 있지 않은 상기 셀 선택 재료를 제거하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  28. 청구항 24에 있어서,
    상기 비아 내에 상기 셀 선택 재료를 형성하는 단계는 상기 비아에서 상기 저장 요소 재료 위에 상기 셀 선택 재료를 형성하는 단계를 포함하며,
    상기 비아 내에 상기 도전성 연장부를 형성하는 단계는 상기 비아 내에 상기 셀 선택 재료 위에 상기 도전성 연장부를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  29. 청구항 28에 있어서,
    상기 비아를 형성하는 단계는 상기 절연 재료보다 상기 제 1 도전성 라인들에 더 선택적인 비-방향성 에칭에 의해 상기 비아의 벽에서 상기 제 1 도전성 라인들의 각각의 상기 노출된 영역에 리세스를 형성하는 단계를 포함하며,
    상기 비아 내에 상기 저장 요소 재료를 형성하는 단계는:
    상기 리세스들 내로 포함하는 상기 비아 내에 상기 저장 요소 재료를 증착시키는 단계, 및
    상기 리세스들 내에 있지 않은 상기 저장 요소 재료를 제거하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  30. 메모리 어레이를 형성하는 방법에 있어서
    가열기 재료에 인접하여 복수의 제 1 도전성 라인들을 포함하는 스택을 형성하는 단계로서, 상기 제 1 도전성 라인들은 절연 재료에 의해 서로로부터 분리된 가열기 재료에 인접하는, 상기 스택을 형성하는 단계;
    상기 비아의 적어도 일 부분이 상기 복수의 제 1 도전성 라인들의 각각 및 인접한 가열기 재료를 통과하도록 상기 스택을 통해 비아를 형성하는 단계;
    상기 비아의 벽에서 상기 제 1 도전성 라인들의 각각의 노출된 영역에 리세스를 형성하는 단계;
    상기 리세스 내에 절연 재료를 형성하는 단계;
    상기 가열기 재료와 접촉하지만 상기 제 1 도전성 라인들과 접촉하지 않는 상기 비아 내에 상기 절연 재료 위에 저장 요소 재료를 형성하는 단계;
    상기 저장 요소 재료 위에 셀 선택 재료를 형성하는 단계; 및
    상기 비아 내에 셀 선택 재료 위에 도전성 연장부를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  31. 청구항 30에 있어서,
    상기 스택을 통해 상기 비아를 형성하는 단계는 상기 복수의 제 1 도전성 라인들의 각각 및 인접한 가열기 재료의 가장 긴 치수를 접선으로 교차하는 비아를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  32. 청구항 30에 있어서,
    상기 스택을 통해 상기 비아를 형성하는 단계는 상기 제 1 도전성 라인 및 상기 복수의 제 1 도전성 라인들의 인접한 가열기 재료에 의해 전체적으로 둘러싸여지지 않는 비아 및 인접한 가열기 재료를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  33. 청구항 30 내지 청구항 32 중 어느 한 항에 있어서,
    상기 저장 요소 재료를 형성하는 단계는 상 변화 재료(PCM)를 형성하는 단계를 포함하며,
    셀 선택 재료를 형성하는 단계는 오보닉 임계치 스위치(OTS) 재료를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  34. 청구항 30 내지 청구항 32 중 어느 한 항에 있어서,
    가열기 재료에 인접한 상기 복수의 제 1 도전성 라인들을 포함하는 상기 스택을 형성하는 단계는 상기 제 1 도전성 라인들과 함께 개입하는 상기 가열기 재료를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  35. 청구항 34에 있어서,
    상기 제 1 도전성 라인들과 함께 개입하는 상기 가열기 재료를 형성하는 단계는 상기 제 1 도전성 라인들의 부분들 사이에 상기 가열기 재료를 형성하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
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