JP5503416B2 - 半導体記憶装置 - Google Patents
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Description
まず、本実施の形態1による不揮発性メモリの構造の一例を図1〜図6を用いて説明する。図1は不揮発性メモリの要部立体模式図、図2は不揮発性メモリを構成するチェインセルアレイの要部立体図、図3は不揮発性メモリを構成するチェインセルの一例の要部断面図、図4は図3に記載されたチェインセルを構成する複数のメモリセルのうちの1つのメモリセルの要部断面図、図5は図3に記載されたチェインセルを構成する複数のメモリセルのうちの1つのメモリセルの回路図、図6は図5に記載されたメモリセルの記憶状態と合成抵抗との関係の一例を示す図である。
前述の図3〜図6を用いて説明した不揮発性メモリでは、互いに分離された3つの層(相変化材料7a,7b,7c)により構成された記録材料7を有するメモリセルを例示したが、記録材料7は3つの層に限定されるものではなく、互いに分離された2つ以上の層により構成された記録材料7を有するメモリセルであればよい。互いに分離された2つ以上の層により構成された記録材料7を有するメモリセルにおいて多値を実現することができる。
3 ビット線(第2選択線)
4p p型不純物がドープされたポリシリコン層(第2半導体層)
5p 低濃度の不純物がドープされたポリシリコン層
6p n型不純物がドープされたポリシリコン層(第3半導体層)
7 記録材料
7a,7b,7c,7d,7e 相変化材料
8p チャネルポリシリコン層(チャネル層)
9 ゲート絶縁膜
10 孔(接続孔)
11,12,13,14,15 絶縁膜(ゲート間絶縁膜)
21p,22p,23p,24p ゲートポリシリコン層(第1半導体層)
BL0〜BL(n−1) ビット線
BLC ビット線コンタクト
BMC 下層のメモリセル
BSLC0,BSLC1 ビット線選択回路
CA チェインセルアレイ
CR01〜CR05,CR11〜CR15 読出し符号フラグ信号
CRMUX0,CRMUX1 読出し符号フラグ選択回路
CRREG 読出し符号レジスタ
CRSEL1〜CRSEL5 読出し符号フラグ選択信号
CW01〜CW05,CW11〜CW15 書込み符号フラグ信号
CWMUX0,CWMUX1 書込み符号フラグ選択回路
CWREG 書込み符号レジスタ
CWSEL1〜CWSEL5 書込み符号フラグ選択信号
D0〜D4 内部データ線
DATA 外部入出力線に入力された書込み情報
DCR01〜DCR05,DCR11〜DCR15 読出し符号基準フラグ信号
DCW01〜DCW05,DCW11〜DCW15 書込み符号基準フラグ信号
DECOD 復号回路
DI0,DI1 入力情報線(書込みデータ線、入力データ線)
DL0,DL1 データ線
DO0,DO1 出力情報線(読出しデータ線)
DREG データレジスタ
ENCOD 符号化回路
GC1,GC2,GC3,GC4 コンタクト
GD ゲートドライバ
GED1,GED2,GED3,GED4,GEDk ゲート電極
GL1,GL2,GL3,GL4 金属配線
GLC1,GLC2,GLC3,GLC4 コンタクト
GLk ゲート線
IO0〜IO4 外部入出力線
ISET1,ISET2,ISET3,IRST1,IRST2,IRST3 振幅
MACKT チェインセルアレイ回路(メモリセルアレイ回路)
MC1,MC2,MC3,MC4,MCk,MC00,MC10 メモリセル
PCD1,PCD2,PCD3,PCD4,PCD5 相変化素子
PCHC00,PCHC10,PCHC20,PCHC30 チェインセル
PCHC01,PCHC11,PCHC21,PCHC31 チェインセル
PD ポリシリコンダイオード
RC0,RC1 読出し回路
RE 読出し起動信号
REF 参照信号
STR 選択トランジスタ
TR,TS パルス幅
UMC 上層のメモリセル
WC0,WC1 書込み回路
WD ワードドライバ
WE 書込み起動信号
WL0〜WL(m−1) ワード線
WLC ワード線コンタクト
Claims (10)
- 基板と、
前記基板の主面上に形成された第1選択線と、
前記基板の厚さ方向に(N+1)層(N≧1)のゲート間絶縁膜とN層(N≧1)の第1半導体層とがそれぞれ交互に積層されて、前記第1選択線の上方に形成された積層体と、
前記積層体を貫く孔と、
前記第1選択線と交差する方向に延在し、前記積層体の上方に設けられた第2選択線と、
前記孔の内部に形成された記録材料と、
前記孔の側面及び底面と前記記録材料との間に形成されたチャネル層と、
前記孔の側面と前記チャネル層との間に形成され、前記(N+1)層の前記ゲート間絶縁膜及び前記N層の前記第1半導体層に接して形成されたゲート絶縁膜と、
を有し、
前記記録材料は、前記第1選択線と前記第2選択線が交差する領域に設けられ、同心円状に重ねて配置され、互いに分離された2つ以上の相変化材料からなることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
第1導電型の第2半導体層と前記第1導電型と異なる第2導電型の第3半導体層とを積層したダイオードが、前記第1選択線と前記第2選択線とが交差する領域に設けられ、
前記ダイオードの上面は、前記孔の底面に位置する前記チャネル層と接続し、
前記ダイオードの下面は、前記第1選択線と接続していることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
隣接する前記相変化材料の間に拡散防止膜が形成されていることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記2つ以上の相変化材料は、全て同じ材料からなることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記2つ以上の相変化材料は、2種類以上の材料からなることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記基板の主面に平行な方向に切断された前記記録材料の断面において、前記2つ以上の相変化材料のそれぞれの断面積が互いに異なることを特徴とする半導体記憶装置。 - 複数の第1選択線と、
複数の第2選択線と、
前記複数の第1選択線と直交する前記複数の第2選択線との交点に配置された複数のメモリセルとを有し、
前記複数のメモリセルは、トランジスタと記憶素子から構成され、
前記記憶素子は、同心円状に重ねられた互いに抵抗値の異なる2つ以上の相変化材料から構成され、
前記トランジスタと前記記憶素子とが並列接続された半導体素子において、
前記半導体素子で多ビットの情報を記録することを特徴とする半導体記憶装置。 - 請求項7記載の半導体記憶装置において、
情報の書込みを行う前に、前記2つ以上の相変化材料の全てを第1の状態にすることを特徴とする半導体記憶装置。 - 請求項8記載の半導体記憶装置において、
前記2つ以上の相変化材料が前記第1の状態以外となる情報の書込みを行う際に、まず1つ以上の相変化材料を第2の状態にすることを特徴とする半導体記憶装置。 - 請求項8記載の半導体記憶装置において、
前記2つ以上の相変化材料の全てを第2の状態にした後、1つ以上の相変化材料を前記第1の状態にすることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010126951A JP5503416B2 (ja) | 2010-06-02 | 2010-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010126951A JP5503416B2 (ja) | 2010-06-02 | 2010-06-02 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011253941A JP2011253941A (ja) | 2011-12-15 |
JP5503416B2 true JP5503416B2 (ja) | 2014-05-28 |
Family
ID=45417640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010126951A Expired - Fee Related JP5503416B2 (ja) | 2010-06-02 | 2010-06-02 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5503416B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11696518B2 (en) | 2020-11-20 | 2023-07-04 | International Business Machines Corporation | Hybrid non-volatile memory cell |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012032730A1 (ja) | 2010-09-08 | 2012-03-15 | 株式会社日立製作所 | 半導体記憶装置 |
US8841649B2 (en) * | 2012-08-31 | 2014-09-23 | Micron Technology, Inc. | Three dimensional memory array architecture |
US8729523B2 (en) | 2012-08-31 | 2014-05-20 | Micron Technology, Inc. | Three dimensional memory array architecture |
US10461125B2 (en) | 2017-08-29 | 2019-10-29 | Micron Technology, Inc. | Three dimensional memory arrays |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001189431A (ja) * | 1999-12-28 | 2001-07-10 | Seiko Epson Corp | メモリのセル構造及びメモリデバイス |
US7031181B1 (en) * | 2004-11-23 | 2006-04-18 | Infineon Technologies Ag | Multi-pulse reset write scheme for phase-change memories |
KR100807223B1 (ko) * | 2006-07-12 | 2008-02-28 | 삼성전자주식회사 | 상변화 물질층, 상변화 물질층 형성 방법 및 이를 이용한상변화 메모리 장치의 제조 방법 |
JP2008034456A (ja) * | 2006-07-26 | 2008-02-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2008160004A (ja) * | 2006-12-26 | 2008-07-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP5201616B2 (ja) * | 2007-05-24 | 2013-06-05 | 国立大学法人群馬大学 | メモリ素子、メモリセル、及びメモリセルアレイ |
-
2010
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11696518B2 (en) | 2020-11-20 | 2023-07-04 | International Business Machines Corporation | Hybrid non-volatile memory cell |
Also Published As
Publication number | Publication date |
---|---|
JP2011253941A (ja) | 2011-12-15 |
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