JP2001189431A - メモリのセル構造及びメモリデバイス - Google Patents
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Abstract
(57)【要約】
【課題】 多値化データを保存可能なインピーダンス相
変化膜を利用したメモリを提供する。 【解決手段】 有機材料７としてインピーダンス相変化
膜を適用し、このインピーダンス相変化膜が持つヒステ
リシス特性を利用するべく、１メモリセル内において有
機材料の膜厚を変えたり、電極殿接触面積を変える構造
とし、書込電圧ＶＷをヒステリシス特性におけるインピ
ーダンス状態変移点を境に設定することで、１メモリセ
ルに記憶保持可能な情報を多値化（１ビットを超える情
報を記憶）することができる。
変化膜を利用したメモリを提供する。 【解決手段】 有機材料７としてインピーダンス相変化
膜を適用し、このインピーダンス相変化膜が持つヒステ
リシス特性を利用するべく、１メモリセル内において有
機材料の膜厚を変えたり、電極殿接触面積を変える構造
とし、書込電圧ＶＷをヒステリシス特性におけるインピ
ーダンス状態変移点を境に設定することで、１メモリセ
ルに記憶保持可能な情報を多値化（１ビットを超える情
報を記憶）することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報を読み書きす
る１単位であるメモリセルの構造、及び、このメモリセ
ルをアレイ状に配置し、行及び列電極のデコーダを制御
することで、各メモリセルへ情報を書き込み、かつ各メ
モリセルから情報を読み出すメモリデバイスに関するも
のである。
る１単位であるメモリセルの構造、及び、このメモリセ
ルをアレイ状に配置し、行及び列電極のデコーダを制御
することで、各メモリセルへ情報を書き込み、かつ各メ
モリセルから情報を読み出すメモリデバイスに関するも
のである。
【０００２】
【従来の技術】半導体メモリデバイスでは、情報を任意
に書き込み、読み出しができるＲＡＭと、情報の読み出
しを主な機能とするＲＯＭに大別される。さらに、ＲＡ
Ｍはダイナミック型とスタティック型に分類され、ＲＯ
Ｍは、書き込みが可能なもの、書換えが可能なもの、書
きこみができないものに分類される。
に書き込み、読み出しができるＲＡＭと、情報の読み出
しを主な機能とするＲＯＭに大別される。さらに、ＲＡ
Ｍはダイナミック型とスタティック型に分類され、ＲＯ
Ｍは、書き込みが可能なもの、書換えが可能なもの、書
きこみができないものに分類される。
【０００３】半導体メモリの記憶容量は、ビットを単位
として、０または１の情報を貯えるメモリセルの数で表
すことができる。一般にメモリセルは、縦横に規則正し
くマトリクス状に配列されている。
として、０または１の情報を貯えるメモリセルの数で表
すことができる。一般にメモリセルは、縦横に規則正し
くマトリクス状に配列されている。
【０００４】例えば、２５６Ｋビットは、約２５０００
０個のメモリセルが配列され、１Ｍビットは、約１００
万個のメモリセルが配列されている。
０個のメモリセルが配列され、１Ｍビットは、約１００
万個のメモリセルが配列されている。
【０００５】素子数は、例えば１Ｍビットを例にとる
と、ダイナミックＲＡＭでは、約２１０万個のセル部の
素子に周辺回路部を加えて、約２５０万素子となり、ス
タティックＲＡＭでは、約６３０万個のセル部の素子に
周辺部を加えて約６５０万個の素子がチップ上に集積さ
れている。
と、ダイナミックＲＡＭでは、約２１０万個のセル部の
素子に周辺回路部を加えて、約２５０万素子となり、ス
タティックＲＡＭでは、約６３０万個のセル部の素子に
周辺部を加えて約６５０万個の素子がチップ上に集積さ
れている。
【０００６】
【発明が解決しようとする課題】集積技術にも限界があ
るために、前述のデータ（０又は１）以外の中間的デー
タを持たせ、１メモリセルで表現可能な情報を増加する
ことが提案されている。例えば、フラッシュメモリでは
書き込み電圧や書き込み時間を変えてしきい値電圧を変
えることによりメモリ記憶データを１ビット以上の多値
化している。しかしながら、メモリに多値化されたデー
タを安定して保持するのは難しい。そこで、本発明者
は、高速性、低消費電力、高集積性、耐書き換え特性に
優れたメモリ構造を利用してこの課題を解決しようとし
た。本発明は、この課題を解決するための多値化データ
を保存可能なメモリの構造を提供することを目的とす
る。さらに、本発明は多値化データを安定して保存可能
なメモリを提供することを目的とする。さらに本発明は
パッシブ駆動をする多値化データを保存可能なメモリを
提供することを目的とする。さらに本発明は多値化デー
タを保存可能なメモリの電圧制御手段を備えたデバイス
を提供することを目的とする。
るために、前述のデータ（０又は１）以外の中間的デー
タを持たせ、１メモリセルで表現可能な情報を増加する
ことが提案されている。例えば、フラッシュメモリでは
書き込み電圧や書き込み時間を変えてしきい値電圧を変
えることによりメモリ記憶データを１ビット以上の多値
化している。しかしながら、メモリに多値化されたデー
タを安定して保持するのは難しい。そこで、本発明者
は、高速性、低消費電力、高集積性、耐書き換え特性に
優れたメモリ構造を利用してこの課題を解決しようとし
た。本発明は、この課題を解決するための多値化データ
を保存可能なメモリの構造を提供することを目的とす
る。さらに、本発明は多値化データを安定して保存可能
なメモリを提供することを目的とする。さらに本発明は
パッシブ駆動をする多値化データを保存可能なメモリを
提供することを目的とする。さらに本発明は多値化デー
タを保存可能なメモリの電圧制御手段を備えたデバイス
を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明は、電極間にインピーダンス相変化膜が設けら
れてなるメモリのセル構造であって、前記電極間の1メ
モリセル内のインピーダンス相変化膜が複数の領域から
構成されてなる多値情報を記録可能であることを特徴と
する。１メモリセル内のインピーダンス相変化膜を複数
の領域から構成することによって、各領域のインピーダ
ンスの状態の組合せを複数実現することができ、１メモ
リセル内で多値の抵抗が得られ、その結果、１メモリセ
ルが１ビットを越える多値の情報を記録することができ
る。
に本発明は、電極間にインピーダンス相変化膜が設けら
れてなるメモリのセル構造であって、前記電極間の1メ
モリセル内のインピーダンス相変化膜が複数の領域から
構成されてなる多値情報を記録可能であることを特徴と
する。１メモリセル内のインピーダンス相変化膜を複数
の領域から構成することによって、各領域のインピーダ
ンスの状態の組合せを複数実現することができ、１メモ
リセル内で多値の抵抗が得られ、その結果、１メモリセ
ルが１ビットを越える多値の情報を記録することができ
る。
【０００８】例えば、１メモリセル内のインピーダンス
相変化膜を膜厚がそれぞれ異なる複数の領域から構成す
るか、また、１メモリセル内のインピーダンス相変化膜
を幅がそれぞれ異なる複数の領域から構成するか、又は
その組合せである。この構成によれば、前記1メモリセ
ル内のインピーダンス相変化膜がＩ−Ｖ特性でのしきい
値電圧が異なる複数の領域から構成されることにより、
メモリへの書き込み電圧を複数のしきい値電圧との比較
において変化させると、インピーダンス状態（高インピ
ーダンス或いは低インピーダンス）が変化するインピー
ダンス相変化膜の領域の組合せを複数得ることができ
る。
相変化膜を膜厚がそれぞれ異なる複数の領域から構成す
るか、また、１メモリセル内のインピーダンス相変化膜
を幅がそれぞれ異なる複数の領域から構成するか、又は
その組合せである。この構成によれば、前記1メモリセ
ル内のインピーダンス相変化膜がＩ−Ｖ特性でのしきい
値電圧が異なる複数の領域から構成されることにより、
メモリへの書き込み電圧を複数のしきい値電圧との比較
において変化させると、インピーダンス状態（高インピ
ーダンス或いは低インピーダンス）が変化するインピー
ダンス相変化膜の領域の組合せを複数得ることができ
る。
【０００９】また、本発明の他の形態は、一対の電極間
に補助電極を形成して、各電極と補助電極間のインピー
ダンス相変化膜に複数の領域を作ることである。各領域
のインピーダンス状態を変化させることにより、電極間
にあるインピーダンス相変化膜にインピーダンス状態が
異なる複数の領域の組み合わせを作ることができる。
に補助電極を形成して、各電極と補助電極間のインピー
ダンス相変化膜に複数の領域を作ることである。各領域
のインピーダンス状態を変化させることにより、電極間
にあるインピーダンス相変化膜にインピーダンス状態が
異なる複数の領域の組み合わせを作ることができる。
【００１０】また本発明は、このメモリセルをアレイ状
に複数形成し、かつ周辺駆動回路をさらに備えた強誘電
メモリデバイスである。
に複数形成し、かつ周辺駆動回路をさらに備えた強誘電
メモリデバイスである。
【００１１】インピーダンス相変化膜としては公知の無
機及び／又は有機材料からなり、電圧値に応じて高イン
ピーダンス（絶縁状態）と低インピーダンス（導電状
態）のいずれかをとり、スイッチング機能を発揮するイ
ンピーダンススイッチング材料から構成することができ
る。この材料には、Ｍ−ＴＣＮＱ（Ｍは金属）で表され
る公知の（有機）電荷移動錯体を広く使用することがで
きる。この電荷移動錯体は、例えば、ＰＣＴ／ＷＯ９８
／５２３８３号公報、特許出願公開昭和６２年９５８８
３号公報、同平成３年１３７８９６号公報、同平成３年
１３７８９４号公報、同平成４年１４５６６４号、「"A
new material for optical,electrical and electroni
c thin film memories" Vacum 43 ,No.11, pp.1019-102
3(1992)」に記載の全ての材料を使用することができ
る。
機及び／又は有機材料からなり、電圧値に応じて高イン
ピーダンス（絶縁状態）と低インピーダンス（導電状
態）のいずれかをとり、スイッチング機能を発揮するイ
ンピーダンススイッチング材料から構成することができ
る。この材料には、Ｍ−ＴＣＮＱ（Ｍは金属）で表され
る公知の（有機）電荷移動錯体を広く使用することがで
きる。この電荷移動錯体は、例えば、ＰＣＴ／ＷＯ９８
／５２３８３号公報、特許出願公開昭和６２年９５８８
３号公報、同平成３年１３７８９６号公報、同平成３年
１３７８９４号公報、同平成４年１４５６６４号、「"A
new material for optical,electrical and electroni
c thin film memories" Vacum 43 ,No.11, pp.1019-102
3(1992)」に記載の全ての材料を使用することができ
る。
【００１２】パッシブ駆動される単純マトリクス型のメ
モリを作る上ではインピーダンスが低い有機インピーダ
ンス相変化膜を使用する。
モリを作る上ではインピーダンスが低い有機インピーダ
ンス相変化膜を使用する。
【００１３】本発明によれば、１メモリセル内に多値情
報を記録できるために、集積度がそのままでも記録情報
量が増大されたメモリを提供することができる。
報を記録できるために、集積度がそのままでも記録情報
量が増大されたメモリを提供することができる。
【００１４】すなわち、上記の発明として捉えるた場
合、一対の電極間の電圧−電流特性は、図１に示すよう
な曲線となる。すなわち、電圧が所定値までな低インピ
ーダンス状態を維持し、この所定値の電圧を超えると高
インピーダンス状態を維持することになる。本発明の全
般として、このインピーダンス状態の変化に着目し、単
一のメモリセル内に２つ以上の異なる電圧−電流特性を
持たせ、書き込み電圧をそれぞれのインピーダンス状態
の転移電圧を境界として設定することで、多値化が可能
となる。
合、一対の電極間の電圧−電流特性は、図１に示すよう
な曲線となる。すなわち、電圧が所定値までな低インピ
ーダンス状態を維持し、この所定値の電圧を超えると高
インピーダンス状態を維持することになる。本発明の全
般として、このインピーダンス状態の変化に着目し、単
一のメモリセル内に２つ以上の異なる電圧−電流特性を
持たせ、書き込み電圧をそれぞれのインピーダンス状態
の転移電圧を境界として設定することで、多値化が可能
となる。
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
説明する。図１はインピーダンス相変化膜を利用したメ
モリデバイスのブロック図を示している。中央の枠は、
多数のメモリセル１００が縦横のマトリクス状に規則正
しく配列されたメモリセル群１０２を示している。この
メモリセル群１０２の互いに隣合う２辺には、縦辺に対
応して行デコーダ２１が配設され、横辺に対応して列デ
コーダ２２が配設されている。
説明する。図１はインピーダンス相変化膜を利用したメ
モリデバイスのブロック図を示している。中央の枠は、
多数のメモリセル１００が縦横のマトリクス状に規則正
しく配列されたメモリセル群１０２を示している。この
メモリセル群１０２の互いに隣合う２辺には、縦辺に対
応して行デコーダ２１が配設され、横辺に対応して列デ
コーダ２２が配設されている。
【００１６】メモリセル群１０２には、メモリセル１０
０の行及び列数に対応して、それぞれ一対の電極として
のワードライン６及びビットライン８が格子状に配線さ
れている。このワードライン６０（一方の電極）及びビ
ットライン８０（他方の電極）は、Ｉ／Ｏコントロール
回路１０４を介して行デコーダ２１及び列デコーダ２２
に接続されている。
０の行及び列数に対応して、それぞれ一対の電極として
のワードライン６及びビットライン８が格子状に配線さ
れている。このワードライン６０（一方の電極）及びビ
ットライン８０（他方の電極）は、Ｉ／Ｏコントロール
回路１０４を介して行デコーダ２１及び列デコーダ２２
に接続されている。
【００１７】行デコーダ２１には、複数の行アドレス入
力ライン１０６が設けられている。各ラインからは０又
は１のビット信号化された行アドレスが入力されるよう
になっている。一方、列デコーダ２２には、複数の列ア
ドレス入力ライン１０８が設けられている。各ラインか
らは０又は１のビッド信号化された列アドレスが入力さ
れるようになっている（行及び列アドレス端子Ａ１〜Ａ
ｎ（図２では、ｎ＝１０））。
力ライン１０６が設けられている。各ラインからは０又
は１のビット信号化された行アドレスが入力されるよう
になっている。一方、列デコーダ２２には、複数の列ア
ドレス入力ライン１０８が設けられている。各ラインか
らは０又は１のビッド信号化された列アドレスが入力さ
れるようになっている（行及び列アドレス端子Ａ１〜Ａ
ｎ（図２では、ｎ＝１０））。
【００１８】行デコーダ２１及び列デコーダ２２では、
入力された２値データを１０進化してワードライン６及
びビットライン８を選択する。選択されたワードライン
６０及びビットライン８０へ、Ｉ／Ｏコントロール回路
１０４を介して信号が送られると、その交点にあるメモ
リセルのみが、両ライン６０、８０の信号によって回路
とつながり、当該セルへの情報の書き込み或いは当該セ
ルからの情報の読み出し（センスアンプ１１０、入出力
制御１１２等の周辺機器による）が可能な構造となって
いる。
入力された２値データを１０進化してワードライン６及
びビットライン８を選択する。選択されたワードライン
６０及びビットライン８０へ、Ｉ／Ｏコントロール回路
１０４を介して信号が送られると、その交点にあるメモ
リセルのみが、両ライン６０、８０の信号によって回路
とつながり、当該セルへの情報の書き込み或いは当該セ
ルからの情報の読み出し（センスアンプ１１０、入出力
制御１１２等の周辺機器による）が可能な構造となって
いる。
【００１９】メモリデバイスを模式的に示すと、図２
（Ｂ）に示すような形状となる。この図２（Ｂ）におい
て、１は基板、３は平坦化膜、７は有機インピーダンス
スイッチング層（有機メモリ材料）、６１、６２、６
３、・・・６ｎはワードライン（以下、下部電極６０と
いう）、８１、８２、８３、８４、・・・８ｎはビット
ライン（以下、上部電極８０という）、２１は行デコー
ダ、２２は列デコーダである。
（Ｂ）に示すような形状となる。この図２（Ｂ）におい
て、１は基板、３は平坦化膜、７は有機インピーダンス
スイッチング層（有機メモリ材料）、６１、６２、６
３、・・・６ｎはワードライン（以下、下部電極６０と
いう）、８１、８２、８３、８４、・・・８ｎはビット
ライン（以下、上部電極８０という）、２１は行デコー
ダ、２２は列デコーダである。
【００２０】多値化された情報を記録可能な１メモリセ
ルの第１の例は、図３（Ａ）及び（Ｂ）に示される如
く、行又は列の一対の電極６０、８０間に有機インピー
ダンススイッチング体７が挟まれ構造を備えている。下
部電極６０に対向する上部電極８０には、それぞれ下部
電極６０に向けて複数の（３個）凸部１１６が形成され
ている。この凸部１１６の突出量はそれぞれ異なってお
り、図３（Ｂ）の左端が最も突出量の多い凸部１１６Ａ
であり、図３（Ｂ）の右端が最も突出量の少ない凸部１
１６Ｃであり、図６（Ｂ）中央がその中間的な突出量の
凸部１１６Ｂである。、上部電極８０と下部電極６０と
の間の有機インピーダンススイッチング体の膜厚は各凸
部と下部電極間で異なることになる。凸部１１６Ａの膜
厚＜凸部１１６Ｂの膜厚＜凸部１１６Ｃの膜厚。したが
って、上部電極と下部電極間のインピーダンススイッチ
ング体は膜厚が異なる３つの領域を備える。有機インピ
ーダンススイッチング相７は、その膜厚に応じてインピ
ーダンスが異なり、かつ印加電圧によって高インピーダ
ンス状態又は低インピーダンス状態に変移する。３種類
の凸部１１６Ａ、１１６Ｂ、１１６Ｃのそれぞれに隣接
するインピーダンススイッチング体の領域をそれぞれ
ａ、ｂ、ｃとすると、電圧−電流特性は、図４に示され
るようになる。
ルの第１の例は、図３（Ａ）及び（Ｂ）に示される如
く、行又は列の一対の電極６０、８０間に有機インピー
ダンススイッチング体７が挟まれ構造を備えている。下
部電極６０に対向する上部電極８０には、それぞれ下部
電極６０に向けて複数の（３個）凸部１１６が形成され
ている。この凸部１１６の突出量はそれぞれ異なってお
り、図３（Ｂ）の左端が最も突出量の多い凸部１１６Ａ
であり、図３（Ｂ）の右端が最も突出量の少ない凸部１
１６Ｃであり、図６（Ｂ）中央がその中間的な突出量の
凸部１１６Ｂである。、上部電極８０と下部電極６０と
の間の有機インピーダンススイッチング体の膜厚は各凸
部と下部電極間で異なることになる。凸部１１６Ａの膜
厚＜凸部１１６Ｂの膜厚＜凸部１１６Ｃの膜厚。したが
って、上部電極と下部電極間のインピーダンススイッチ
ング体は膜厚が異なる３つの領域を備える。有機インピ
ーダンススイッチング相７は、その膜厚に応じてインピ
ーダンスが異なり、かつ印加電圧によって高インピーダ
ンス状態又は低インピーダンス状態に変移する。３種類
の凸部１１６Ａ、１１６Ｂ、１１６Ｃのそれぞれに隣接
するインピーダンススイッチング体の領域をそれぞれ
ａ、ｂ、ｃとすると、電圧−電流特性は、図４に示され
るようになる。
【００２１】図４において、（ａ）は図３（Ｂ）のａ部
分のＩ（電流）−Ｖ（電圧）特性、（ｂ）はｂ部分の同
特性、（ｃ）はｃ部分の同特性、Ｖａは（ａ）特性のし
きい値電圧、Ｖｂは（ｂ）特性のしきい値電圧、Ｖｃは
（ｃ）特性のしきい値電圧である。インピーダンス変化
膜の膜厚の相異によって異なるしきい値電圧で各各部分
のインピーダンス状態が変移していることが分かる。
分のＩ（電流）−Ｖ（電圧）特性、（ｂ）はｂ部分の同
特性、（ｃ）はｃ部分の同特性、Ｖａは（ａ）特性のし
きい値電圧、Ｖｂは（ｂ）特性のしきい値電圧、Ｖｃは
（ｃ）特性のしきい値電圧である。インピーダンス変化
膜の膜厚の相異によって異なるしきい値電圧で各各部分
のインピーダンス状態が変移していることが分かる。
【００２２】インピーダンススイッチング膜のａ乃至ｂ
の部分に相当する等価回路が図５に示されている。Ｒａ
はａ部分の抵抗値、Ｒｂはｂ部分の抵抗値、Ｒｃはｃ部
分の抵抗値である。Ｒａ、Ｒｂ、Ｒｃの各々は高インピ
ーダンス状態（Ｒａｈ、Ｒｂｈ、Ｒｃｈ）と低インピー
ダンス状態（Ｒａｌ，Ｒｂｌ、Ｒｃｌ）がある。
の部分に相当する等価回路が図５に示されている。Ｒａ
はａ部分の抵抗値、Ｒｂはｂ部分の抵抗値、Ｒｃはｃ部
分の抵抗値である。Ｒａ、Ｒｂ、Ｒｃの各々は高インピ
ーダンス状態（Ｒａｈ、Ｒｂｈ、Ｒｃｈ）と低インピー
ダンス状態（Ｒａｌ，Ｒｂｌ、Ｒｃｌ）がある。
【００２３】ここで、書き込み電圧（Ｖｗ）を下記の表
のように変化させると、インピーダンス状態が変化する
インピーダンス相変化膜（インピーダンススイッチング
膜）部分（メモリ部分）の組合せを３通り次の表のよう
に作ることができる。
のように変化させると、インピーダンス状態が変化する
インピーダンス相変化膜（インピーダンススイッチング
膜）部分（メモリ部分）の組合せを３通り次の表のよう
に作ることができる。
【００２４】
【表１】 例えば、読み出し電圧Ｖread＜Ｖａ電極間に引加する
と、IIIの状態の時は、Ｒａｌ、Ｒｂｌ、Ｒｃｌの並列
接続となる。すなわち、多値の抵抗値が得られることに
なる。電極間に一定値の読み出し電圧を加えた場合、前
記表の抵抗値の組合せに応じて、それぞれ異なる電流が
流れることになる。したがって、１メモリセル内に１ビ
ットを越える情報を記録することができる。ることがで
きることを意味する。
と、IIIの状態の時は、Ｒａｌ、Ｒｂｌ、Ｒｃｌの並列
接続となる。すなわち、多値の抵抗値が得られることに
なる。電極間に一定値の読み出し電圧を加えた場合、前
記表の抵抗値の組合せに応じて、それぞれ異なる電流が
流れることになる。したがって、１メモリセル内に１ビ
ットを越える情報を記録することができる。ることがで
きることを意味する。
【００２５】次に本発明に係わるメモリデバイスの製造
方法について説明する。 図６（Ａ）〜（Ｃ）はメモリ
デバイスの各製造工程における斜視図である、図６図
（Ｃ）は２図（Ａ）及び同（Ｂ）につながっている。図
６の（Ａ）、（Ｂ）、（Ｃ）は図７の（Ａ）、（Ｂ）、
（Ｃ）に対応し、図２の（Ａ），（Ｂ）は図７（Ｄ），
（Ｅ）に対応している。
方法について説明する。 図６（Ａ）〜（Ｃ）はメモリ
デバイスの各製造工程における斜視図である、図６図
（Ｃ）は２図（Ａ）及び同（Ｂ）につながっている。図
６の（Ａ）、（Ｂ）、（Ｃ）は図７の（Ａ）、（Ｂ）、
（Ｃ）に対応し、図２の（Ａ），（Ｂ）は図７（Ｄ），
（Ｅ）に対応している。
【００２６】図６（Ａ）及び図７（Ａ）に示すように、
周辺回路２１、２２を基板１に転写形成する。基板１は
後述する平坦化膜、有機インピーダンス相スイッチング
材料、下部電極及び上部電極の形成において、耐熱性、
耐侵食性等を備え、所望の機械的強度を有する材質であ
れば、特に限定されるものではなく、プラスチック基
板、石英基板等を使用することができる。
周辺回路２１、２２を基板１に転写形成する。基板１は
後述する平坦化膜、有機インピーダンス相スイッチング
材料、下部電極及び上部電極の形成において、耐熱性、
耐侵食性等を備え、所望の機械的強度を有する材質であ
れば、特に限定されるものではなく、プラスチック基
板、石英基板等を使用することができる。
【００２７】次に、図６（Ｂ）及び図７（Ｂ）に示すよ
うに、基板１上のメモリセル領域及び周辺回路２１、２
２を含む領域に平坦化膜３を形成し、さらに、周辺回路
２１と後に形成されるｎ本の下部電極との接続端子位置
に合わせてｎ個のコンタクトホール４１、４２、・・・
４ｎを形成する。また、同時に周辺回路２２と後に形成
されるｍ本の上部電極との接続端子位置に合わせてｍ個
のコントクトホール５１、５２、・・・５ｍを形成す
る。
うに、基板１上のメモリセル領域及び周辺回路２１、２
２を含む領域に平坦化膜３を形成し、さらに、周辺回路
２１と後に形成されるｎ本の下部電極との接続端子位置
に合わせてｎ個のコンタクトホール４１、４２、・・・
４ｎを形成する。また、同時に周辺回路２２と後に形成
されるｍ本の上部電極との接続端子位置に合わせてｍ個
のコントクトホール５１、５２、・・・５ｍを形成す
る。
【００２８】平坦化膜３は、基板１上に転写形成された
周辺回路２１、２２と基板１との段差を吸収し、周辺回
路２１、２２と下部電極及び上部電極との接続を可能に
するために設けられる薄膜であり、絶縁性を有する薄膜
であれば特に限定されるものではない。
周辺回路２１、２２と基板１との段差を吸収し、周辺回
路２１、２２と下部電極及び上部電極との接続を可能に
するために設けられる薄膜であり、絶縁性を有する薄膜
であれば特に限定されるものではない。
【００２９】次に、図６（Ｃ）及び図７（Ｃ）に示すよ
うに、コンタクトホール４１、４２、・・・４ｎに接続
するｎ本の下部電極を６１、６２、・・・６ｎをメモリ
セル領域にわたって形成する。下部電極を形成するに
は、例えば、Ａｌ、ＲｕＯ２、Ｒｔ、ＩｒＯ２、ＹＢａ
２ＣｕＯ７、ＯｓＯ２、ＭｏＯ２、ＲｅＯ２、ＷＯ２、
Ａｕ、Ａｇ、Ｉｎ、Ｉｎ−Ｇａ合金、Ｇａ等の導電性材
料の微粒子を適当な溶媒に溶かして導電性材料液を調整
し、インクジェット式記録ヘッドを用いてストライプ状
にパターニング塗布すればよい。
うに、コンタクトホール４１、４２、・・・４ｎに接続
するｎ本の下部電極を６１、６２、・・・６ｎをメモリ
セル領域にわたって形成する。下部電極を形成するに
は、例えば、Ａｌ、ＲｕＯ２、Ｒｔ、ＩｒＯ２、ＹＢａ
２ＣｕＯ７、ＯｓＯ２、ＭｏＯ２、ＲｅＯ２、ＷＯ２、
Ａｕ、Ａｇ、Ｉｎ、Ｉｎ−Ｇａ合金、Ｇａ等の導電性材
料の微粒子を適当な溶媒に溶かして導電性材料液を調整
し、インクジェット式記録ヘッドを用いてストライプ状
にパターニング塗布すればよい。
【００３０】次に、図２（Ａ）及び図５（Ｄ）に示すよ
うに、メモリセル領域に有機インピーダンス相変化膜材
料７を成膜する。ここで、有機インピーダンススイッチ
ング膜は図３に示すようにパターニングされ、かつ各領
域間で膜厚が異なるように構成される。図３に示すよう
に、下部電極６０上に絶縁膜を設け、この絶縁膜をパタ
ーニングして１メモリセル内に仕切部材１１０を設け、
仕切部材によって仕切られた３カ所の領域に有機強誘電
材料を例えばインクジェット法によって形成する。各領
域の有機インピーダンススイッチング膜の厚さはそれぞ
れの領域で異なる厚さに形成している。
うに、メモリセル領域に有機インピーダンス相変化膜材
料７を成膜する。ここで、有機インピーダンススイッチ
ング膜は図３に示すようにパターニングされ、かつ各領
域間で膜厚が異なるように構成される。図３に示すよう
に、下部電極６０上に絶縁膜を設け、この絶縁膜をパタ
ーニングして１メモリセル内に仕切部材１１０を設け、
仕切部材によって仕切られた３カ所の領域に有機強誘電
材料を例えばインクジェット法によって形成する。各領
域の有機インピーダンススイッチング膜の厚さはそれぞ
れの領域で異なる厚さに形成している。
【００３１】次いで、図２（Ｂ）及び図５（Ｅ）に示す
ように、コンタクトホール５１、５２、・・・５ｍに接
続するｍ本の上部電極８１、８２、・・・８ｍをメモリ
セル領域にわたって形成する。上部電極は、下部電極と
同様にインクジェット式記録ヘッドを用いてパターニン
グ形成すればよい。下部電極のメモリ素子の表面を樹脂
等で封止処理すれば、単純マトリクス型メモリデバイス
を得ることができる。
ように、コンタクトホール５１、５２、・・・５ｍに接
続するｍ本の上部電極８１、８２、・・・８ｍをメモリ
セル領域にわたって形成する。上部電極は、下部電極と
同様にインクジェット式記録ヘッドを用いてパターニン
グ形成すればよい。下部電極のメモリ素子の表面を樹脂
等で封止処理すれば、単純マトリクス型メモリデバイス
を得ることができる。
【００３２】上記メモリデバイスの製造の際に、１つの
メモリセルの中に膜厚の異なる有機材料７を独立して設
け、かつ上部電極の下面（下部電極と対向する面）に凸
部を形成することにより、多値化されたメモリセルを形
成することができる。
メモリセルの中に膜厚の異なる有機材料７を独立して設
け、かつ上部電極の下面（下部電極と対向する面）に凸
部を形成することにより、多値化されたメモリセルを形
成することができる。
【００３３】図３に示すメモリ構造によれば、０以外に
３種類の情報を記憶することが可能である。
３種類の情報を記憶することが可能である。
【００３４】本発明の第２の実施形態について説明す
る。なお、この第２の実施形態において前記第１の実施
形態と同一構成部分については、同一の部品番号を付し
てその構成の説明を省略する。
る。なお、この第２の実施形態において前記第１の実施
形態と同一構成部分については、同一の部品番号を付し
てその構成の説明を省略する。
【００３５】第２の実施形態の特徴は、第１の実施形態
が有機材料７の膜厚を変えていたのに対して、上部電極
８０の形状（幅）を変えた点である。図８に示される如
く、１メモリセルに対応する１本の帯状の上部電極を異
なる幅寸法の複数本（この第２の実施形態では３本）の
分割電極８０Ａ、８０Ｂ、８０Ｃにしている。下部電極
と各分割電極との間には幅が異なる複数の誘電体領域が
存在する。すなわち、１メモリセル内に異なる幅寸法の
上部電極８０Ａ、８０Ｂ、８０Ｃが存在し、それぞれ有
機材料７との接触面積（幅）が異なっている。ａは幅が
最小のメモリ領域、ｂは幅が中間のメモリ領域、ｃは幅
が最大のメモリ領域である。ａ：ｂ：ｃは例えば１：
２：４である。Ｒａ，Ｒｂ，Ｒｃはそれぞれａ，ｂ，ｃ
領域の抵抗値である。有機誘電体材料７は、この接触面
積が異なると、既述の第１実施例のようにインピーダン
ス特性が変化するために、１メモリセル内で分割した複
数の上部電極間と下部電極との間に多値の抵抗値を持た
せることができる。
が有機材料７の膜厚を変えていたのに対して、上部電極
８０の形状（幅）を変えた点である。図８に示される如
く、１メモリセルに対応する１本の帯状の上部電極を異
なる幅寸法の複数本（この第２の実施形態では３本）の
分割電極８０Ａ、８０Ｂ、８０Ｃにしている。下部電極
と各分割電極との間には幅が異なる複数の誘電体領域が
存在する。すなわち、１メモリセル内に異なる幅寸法の
上部電極８０Ａ、８０Ｂ、８０Ｃが存在し、それぞれ有
機材料７との接触面積（幅）が異なっている。ａは幅が
最小のメモリ領域、ｂは幅が中間のメモリ領域、ｃは幅
が最大のメモリ領域である。ａ：ｂ：ｃは例えば１：
２：４である。Ｒａ，Ｒｂ，Ｒｃはそれぞれａ，ｂ，ｃ
領域の抵抗値である。有機誘電体材料７は、この接触面
積が異なると、既述の第１実施例のようにインピーダン
ス特性が変化するために、１メモリセル内で分割した複
数の上部電極間と下部電極との間に多値の抵抗値を持た
せることができる。
【００３６】次に本発明の第３の実施形態について説明
する。この第３の実施形態において前記第１の実施形態
と同一構成部分については、同一の部品番号を付してそ
の構成の説明を省略する。第３の実施形態の特徴は、上
記第１及び第２の実施形態のように、有機インピーダン
ススイッチング膜材料の膜厚や電極との接触面積がメモ
リセルの平面視でずれた位置に異なる領域を設けるので
はなく、１つのメモリセルの膜厚方向でインピーダンス
及びインピーダンス状態の変移が変化するように構成し
たものである。 すなわち、図９に示される如く、下部
電極６０と上部電極８０との間に補助電極１２０を設け
た３層電極構造となっている。下部電極６０と上部電極
８０とは、同一方向に延びるストライプとなり、補助電
極１２０が、これら下部電極６０及び上部電極８０に対
して直交するように設けられている。
する。この第３の実施形態において前記第１の実施形態
と同一構成部分については、同一の部品番号を付してそ
の構成の説明を省略する。第３の実施形態の特徴は、上
記第１及び第２の実施形態のように、有機インピーダン
ススイッチング膜材料の膜厚や電極との接触面積がメモ
リセルの平面視でずれた位置に異なる領域を設けるので
はなく、１つのメモリセルの膜厚方向でインピーダンス
及びインピーダンス状態の変移が変化するように構成し
たものである。 すなわち、図９に示される如く、下部
電極６０と上部電極８０との間に補助電極１２０を設け
た３層電極構造となっている。下部電極６０と上部電極
８０とは、同一方向に延びるストライプとなり、補助電
極１２０が、これら下部電極６０及び上部電極８０に対
して直交するように設けられている。
【００３７】この実施形態においては、メモリの１セル
は、上下電極及び補助電極及び補助電極と上下電極間に
存在するインピーダンススイッチング膜から構成され
る。インピーダンススイッチング膜は、補助電極と上部
電極、補助電極と下部電極との間の２つの領域から構成
される。前者の領域をａとし、後者の領域をｂとする
と、これら領域のインピーダンスの状態は、（ａ，ｂ）
＝（Ｈ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｈ）、（Ｌ，Ｌ）の
組合せが得られる。補助電極に対して上下の電極の電圧
を変えることによって上下方向のインピーダンスを変え
ることにより２ビットの情報をセルに記憶させることが
できる。なお、１メモリセル内に複数の補助電極を設
け、補助電極と上下電極との間のａ，ｂを１メモリセル
内の補助電極間で変えるようにしても良い。
は、上下電極及び補助電極及び補助電極と上下電極間に
存在するインピーダンススイッチング膜から構成され
る。インピーダンススイッチング膜は、補助電極と上部
電極、補助電極と下部電極との間の２つの領域から構成
される。前者の領域をａとし、後者の領域をｂとする
と、これら領域のインピーダンスの状態は、（ａ，ｂ）
＝（Ｈ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｈ）、（Ｌ，Ｌ）の
組合せが得られる。補助電極に対して上下の電極の電圧
を変えることによって上下方向のインピーダンスを変え
ることにより２ビットの情報をセルに記憶させることが
できる。なお、１メモリセル内に複数の補助電極を設
け、補助電極と上下電極との間のａ，ｂを１メモリセル
内の補助電極間で変えるようにしても良い。
【００３８】以上説明した如く既述の実施形態によれ
ば、メモリ材料としてインピーダンス相変化膜を適用
し、このインピーダンス相変化膜が持つヒステリシス特
性を利用して、１メモリセル内においてインピーダンス
相変化膜に複数の領域を設けることにより、１メモリセ
ルに記憶保持可能な情報を多値化（１ビットを超える情
報を記憶）することができる。
ば、メモリ材料としてインピーダンス相変化膜を適用
し、このインピーダンス相変化膜が持つヒステリシス特
性を利用して、１メモリセル内においてインピーダンス
相変化膜に複数の領域を設けることにより、１メモリセ
ルに記憶保持可能な情報を多値化（１ビットを超える情
報を記憶）することができる。
【００３９】なお、本発明に係わるメモリ構造をアクテ
ィブマトリクス型メモリに適用することもできる。ま
た、メモリ材料としていは有機強誘体材料の他に無機イ
ンピーダンス相変化膜材料を利用することもできる。
ィブマトリクス型メモリに適用することもできる。ま
た、メモリ材料としていは有機強誘体材料の他に無機イ
ンピーダンス相変化膜材料を利用することもできる。
【００４０】
【発明の効果】以上説明した如く本発明によれば、多値
化データを保存可能なインピーダンス相変化膜を利用し
たメモリの構造を提供することができる。さらに、本発
明によれば多値化データを安定して保存可能なインピー
ダンス相変化膜を利用したメモリを提供することができ
る。さらに、本発明はパッシブ駆動をする多値化データ
を保存可能なインピーダンス相変化膜を利用したメモリ
を提供することができる。さらに本発明は多値化データ
を保存可能なインピーダンス相変化膜を備えたメモリの
電圧制御手段を備えたデバイスを提供することができ
る。
化データを保存可能なインピーダンス相変化膜を利用し
たメモリの構造を提供することができる。さらに、本発
明によれば多値化データを安定して保存可能なインピー
ダンス相変化膜を利用したメモリを提供することができ
る。さらに、本発明はパッシブ駆動をする多値化データ
を保存可能なインピーダンス相変化膜を利用したメモリ
を提供することができる。さらに本発明は多値化データ
を保存可能なインピーダンス相変化膜を備えたメモリの
電圧制御手段を備えたデバイスを提供することができ
る。
【図１】インピーダンス相変化膜を備えたメモリの機能
ブロック図である。
ブロック図である。
【図２】強誘誘電体メモリデバイスの製造工程図であ
る。
る。
【図３】第１の実施形態に係るメモリデバイスのメモリ
セルの構造説明図であり、（Ａ）はその平面図、（Ｂ）
は３Ｂ−３Ｂ断面図である。
セルの構造説明図であり、（Ａ）はその平面図、（Ｂ）
は３Ｂ−３Ｂ断面図である。
【図４】第１の実施形態に係るメモリデバイスのセル構
造における電流−電圧特性図である。
造における電流−電圧特性図である。
【図５】そのメモリデバイスの等価回路である。
【図６】第１の実施形態に係るメモリデバイスの製造工
程を示す斜視図。
程を示す斜視図。
【図７】第１の実施形態に係るメモリデバイスの製造工
程を示す断面図。
程を示す断面図。
【図８】第２の実施形態に係わるメモリセルの断面方向
の構造模式図。
の構造模式図。
【図９】第３の実施形態に係る同模式図。
７ 有機材料（インピーダンス相変化膜） ２１ 行デコーダ ２２ 列デコーダ ６０ ワードライン（下部電極） ８０ ビットライン（上部電極） １００ メモリセル １１６ 凸部
Claims (15)
- 【請求項１】 電極間にインピーダンス相変化膜が設け
られてなるメモリのセル構造であって、前記電極間の1
メモリセル内のインピーダンス相変化膜が複数の領域か
ら構成されてなる多値情報を記録可能なメモリのセル構
造。 - 【請求項２】 前記1メモリセル内のインピーダンス相
変化膜がＩ−Ｖ特性でのしきい値電圧が異なる複数の領
域から構成されてなる請求項１記載の構造。 - 【請求項３】 行電極と列電極との間にインピーダンス
相変化膜が設けられてなるメモリのセル構造であって、
前記電極間の１メモリセル内のインピーダンス相変化膜
が膜厚の異なる複数の領域から構成されてなる多値情報
を記録可能なメモリのセル構造。 - 【請求項４】 行電極と列電極との間にインピーダンス
相変化膜が設けられてなるメモリのセル構造であって、
前記電極間の１メモリセル内のインピーダンス相変化膜
が幅の異なる複数の領域から構成されてなる多値情報を
記録可能なメモリのセル構造。 - 【請求項５】 電極間への印加電圧値に応じて前記各領
域毎に異なる組み合わせの高インピーダンス状態又は低
インピーダンス状態を構成することにより、１ビットを
超える情報を記録可能とした請求項１乃至４のいずれか
記載のいずれか１項記載のメモリセル構造。 - 【請求項６】 電極間にインピーダンス相変化膜が設け
られてなるメモリのセル構造であって、前記電極間のイ
ンピーダンス相変化膜内に補助電極が設けられ、一方の
電極と補助電極間、他方の電極と補助電極間を異なる組
み合わせの高インピーダンス状態又は低インピーダンス
状態に構成する多値情報を記録可能なメモリのセル構
造。 - 【請求項７】 前記電極間が幅の異なる複数の部分から
構成されてなり、各部分に前記インピーダンス相変化膜
の前記各領域が設けられてなる請求項３記載のメモリの
セル構造。 - 【請求項８】 1メモリセルの一方の電極が異なる幅寸
法で分割されることにより、１メモリセルの電極間に挟
持されるインピーダンス相変化膜の幅が各領域で異なる
ように形成してなる請求項４記載のメモリのセル構造。 - 【請求項９】 前記インピーダンス相変化膜が有機イン
ピーダンス相変化膜である請求項１乃至８のメモリのセ
ル構造。 - 【請求項１０】 行電極と列電極との間に既述の何れか
の請求項記載のメモリセルをアレイ状に配置してなるメ
モリデバイスであって、書込み及び読出しするメモリセ
ルの行及び列の位置を指定するデコーダを含み、このデ
コーダを制御して選択したメモリセルに情報を書き込
み、又は選択したメモリセルの情報を読み込む周辺回路
を有し、この周辺回路は前記メモリセルへの書き込み
時、前記１メモリセルのインピーダンス相変化膜の複数
の領域が異なる組み合わせのインピーダンス状態を構成
可能なみ電圧を前記電極間に供給する電圧制御手段を備
えてなるメモリデバイス。 - 【請求項１１】 前記メモリセルがパッシブ駆動である
請求項１０記載のメモリデバイス。 - 【請求項１２】 前記インピーダンス相変化膜の各領域
のＩ−Ｖ特性におけるしきい値電圧が異なっており、前
記制御手段はこのしきい値電圧との比較において複数の
電圧状態を前記電極間に供給するように構成されてなる
請求項１０記載のメモリデバイス。 - 【請求項１３】 電極間にインピーダンス相変化膜材料
を形成してなるメモリの製造方法において、電極上にイ
ンピーダンス相変化膜層が複数の領域からなるよう形成
する工程を備えてなるメモリの製造方法。 - 【請求項１４】 １ビットを越える多値化データを記録
可能なメモリ。 - 【請求項１５】 前記複数の領域はメモリセルの幅方向
或いは厚さ方向、あるいはその両方に形成されてなる請
求項１記載のメモリのセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37580999A JP2001189431A (ja) | 1999-12-28 | 1999-12-28 | メモリのセル構造及びメモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37580999A JP2001189431A (ja) | 1999-12-28 | 1999-12-28 | メモリのセル構造及びメモリデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001189431A true JP2001189431A (ja) | 2001-07-10 |
Family
ID=18506101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37580999A Pending JP2001189431A (ja) | 1999-12-28 | 1999-12-28 | メモリのセル構造及びメモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001189431A (ja) |
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