JP2009071309A - 多重レベルメモリ装置及びその動作方法 - Google Patents
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Abstract
【解決手段】この装置は、第1電極及び第2電極間に配置されるメモリ構造体(memory structure)を含み、メモリ構造体の抵抗レベルの分布密度は、抵抗レベルの最大値より抵抗レベルの最小値近辺でより高い分布密度を有するメモリ構造体を含む。
【選択図】図5
Description
図1に示すように、相変化膜を溶融温度(melting temperature)Tmより高い温度で第1時間(first duration)T1の間に加熱した後に冷却させれば、相変化膜は、非晶質状態(amorphous state)となる(1)。また、相変化膜を溶融温度Tmより低く結晶化温度(crystallization temperature)Tcより高い温度で第2時間(second duration)T2の間に加熱した後に冷却させれば、相変化膜は、結晶状態(crystalline state)となる(2)。このとき、第2時間T2は、第1時間T1より長い。
D.Ielmini et al.,IEEE Transactions on Electron Device,2007,vol.54,308〜315
また、本発明の他の目的は、時間の経過による抵抗ドリフトの問題を解決できる多重レベルメモリ装置を提供することにある。
また、本発明のさらに他の目的は、時間の経過による抵抗ドリフトの問題を解決できる多重レベルメモリ装置の動作方法を提供することにある。
図5に示すように、本発明による多重レベルメモリ装置の単位セル100は、第1電極11及び第2電極12、及びこれらの間に介在されてメモリ構造体を構成する複数のメモリ要素M1〜Mnを含む。メモリ要素M1〜Mnのそれぞれは、温度条件を介してその結晶状態を変化させることができる可変抵抗パターンを含む。このとき、メモリ要素M1〜Mnのそれぞれの可変抵抗パターンは、アンチモン(antimony、Sb)、テルル(tellurium、Te)及びセレニウム(selenium、Se)のうち、少なくとも一つを含むカルコゲニド化合物のうちの何れか一つから形成されうる。
Claims (38)
- 第1電極及び第2電極間に配置されるメモリ構造体を含み、前記メモリ構造体の抵抗レベルの分布密度は、抵抗レベルの最大値より抵抗レベルの最小値近辺でより高いことを特徴とする多重レベルメモリ装置。
- 最大値を除いた前記メモリ構造体のすべての抵抗レベルは、抵抗レベルの最大値との差より抵抗レベルの最小値との差がより小さいことを特徴とする請求項1に記載の多重レベルメモリ装置。
- 最大値を除いた前記メモリ構造体のすべての抵抗レベルは、所定の中間抵抗レベルより小さく、前記中間抵抗レベルは、(Rmax−Rmin)/30〜Rmax間の一つの値であることを特徴とする請求項1に記載の多重レベルメモリ装置。(Rmaxは、メモリ構造体の抵抗レベルの最大値、Rminは、メモリ構造体の抵抗レベルの最小値である。)
- 前記メモリ構造体は、複数の可変抵抗パターンを備え、前記メモリ構造体の抵抗レベルは、低い抵抗レベル状態にある前記可変抵抗パターンの数により実質的に決定されることを特徴とする請求項1に記載の多重レベルメモリ装置。
- 前記メモリ構造体の抵抗レベルは、低い抵抗レベル状態にある可変抵抗パターンの数に実質的に反比例することを特徴とする請求項4に記載の多重レベルメモリ装置。
- 前記可変抵抗パターンは、前記第1及び第2電極間で並列に接続されることを特徴とする請求項4に記載の多重レベルメモリ装置。
- 前記可変抵抗パターンは、温度に依存する抵抗レベル特性を有する物質から形成されることを特徴とする請求項4に記載の多重レベルメモリ装置。
- 前記可変抵抗パターンの各々は、互いに異なる書き込み動作条件により、その抵抗レベルを変更することができるように構成されることを特徴とする請求項4に記載の多重レベルメモリ装置。
- 前記可変抵抗パターンは、アンチモン、テルル及びセレニウムのうち、少なくとも一つを含むカルコゲニド化合物を含み、前記可変抵抗パターンの各々のアンチモン−テルル−セレニウムの組成比は、互いに異なることを特徴とする請求項4に記載の多重レベルメモリ装置。
- 前記第1電極下に配置されるワードラインと、
前記ワードラインと前記第1電極との間に配置されるダイオードと、
前記ワードラインを横切る方向に沿って配置され、かつ前記第2電極に接続するビットラインと、をさらに備えることを特徴とする請求項1に記載の多重レベルメモリ装置。 - ゲート電極、ソース電極及びドレイン電極を備え、かつ前記第1電極下に配置される選択トランジスタと、
前記選択トランジスタのドレイン電極と前記第1電極とを接続するプラグと、
前記第2電極に接続するビットラインと、をさらに備え、
前記選択トランジスタのゲート電極は、前記ビットラインを横切る方向に配置されるワードラインに接続されることを特徴とする請求項1に記載の多重レベルメモリ装置。 - 複数の可変抵抗パターンを備え、前記可変抵抗パターンは、その全体抵抗レベルの低い抵抗レベル状態にある可変抵抗パターンの数により実質的に決定されるように構成されることを特徴とする多重レベルメモリ装置。
- 前記可変抵抗パターンの周辺に配置される第1電極及び第2電極をさらに含み、前記可変抵抗パターンは、前記第1及び第2電極間で並列に接続されることを特徴とする請求項13に記載の多重レベルメモリ装置。
- 前記可変抵抗パターンの全体抵抗レベルは、低い抵抗レベル状態にある可変抵抗パターンの数に実質的に反比例することを特徴とする請求項13に記載の多重レベルメモリ装置。
- 第1電極及び第2電極間に配置されたメモリパターンを備え、前記メモリパターンは、前記第1及び第2電極を並列に接続し、かつ互いに異なる結晶化温度を有する複数の相変化膜パターンを含むことを特徴とする多重レベルメモリ装置。
- 前記相変化膜パターンは、互いに異なる物質から形成されることを特徴とする請求項16に記載の多重レベルメモリ装置。
- 前記相変化膜パターンは、アンチモン、テルル及びセレニウムのうち、少なくとも一つを含むカルコゲニド化合物を含むことを特徴とする請求項16に記載の多重レベルメモリ装置。
- 前記相変化膜パターンは、アンチモン−テルル−セレニウムの組成比が互いに異なることを特徴とする請求項18に記載の多重レベルメモリ装置。
- 前記相変化膜パターンは、前記第1電極又は前記第2電極と接触する接触面積が互いに異なることを特徴とする請求項16に記載の多重レベルメモリ装置。
- 前記相変化膜パターンは、互いに異なる厚さ又は互いに異なる断面積を有することを特徴とする請求項16に記載の多重レベルメモリ装置。
- 前記第1電極下に配置される基板をさらに含み、
前記相変化膜パターンは、前記基板の上部面から互いに異なる高さに配置されることを特徴とする請求項16に記載の多重レベルメモリ装置。 - 前記相変化膜パターンのうち、少なくとも一つは、前記第1電極及び前記第2電極の側壁に接触することを特徴とする請求項22に記載の多重レベルメモリ装置。
- 前記第1電極及び前記第2電極は、互いに異なる高さに形成され、
前記相変化膜パターンは、前記第1電極の上部面と前記第2電極の下部面とを並列に接続するように配置されることを特徴とする請求項16に記載の多重レベルメモリ装置。 - 前記第1電極下に配置されるワードラインと、
前記ワードラインと前記第1電極との間に配置されるダイオードと、
前記ワードラインを横切る方向に沿って配置され、かつ前記第2電極に接続するビットラインと、をさらに備えることを特徴とする請求項16に記載の多重レベルメモリ装置。 - ゲート電極、ソース電極及びドレイン電極を備え、かつ前記第1電極下に配置される選択トランジスタと、
前記選択トランジスタのドレイン電極と前記第1電極とを接続するプラグと、
前記第2電極に接続するビットラインと、をさらに備え、
前記選択トランジスタのゲート電極は、前記ビットラインを横切る方向に配置されるワードラインに接続されることを特徴とする請求項16に記載の多重レベルメモリ装置。 - メモリ構造体の抵抗レベルを変更する書き込みステップを含み、前記書き込みステップを介して変更される前記メモリ構造体の抵抗レベルの分布密度は、その最大値よりその最小値近辺でより高いことを特徴とする多重レベルメモリ装置の動作方法。
- 前記書き込みステップは、最大値を除いたメモリ構造体のすべての抵抗レベルをその最大値との差よりその最小値との差がより小さな大きさに変更することを特徴とする請求項27に記載の多重レベルメモリ装置の動作方法。
- 前記書き込みステップは、一回の過程により、前記メモリ構造体の抵抗レベルを意図した一つの抵抗レベルに変更することを特徴とする請求項27に記載の多重レベルメモリ装置の動作方法。
- 前記最大値を除いた前記メモリ構造体のすべての抵抗レベルは、所定の中間抵抗レベルより小さく、前記中間抵抗レベルは、(Rmax−Rmin)/30〜Rmax間の一つの値であることを特徴とする請求項27に記載の多重レベルメモリ装置の動作方法。(Rmaxは、メモリ構造体の抵抗レベルの最大値、Rminは、メモリ構造体の抵抗レベルの最小値である。)
- 前記メモリ構造体は、複数の可変抵抗パターンを備え、前記メモリ構造体の抵抗レベルは、低い抵抗レベル状態にある可変抵抗パターンの数に実質的に反比例することを特徴とする請求項27に記載の多重レベルメモリ装置の動作方法。
- 前記可変抵抗パターンの抵抗レベルを変更するために求められる書き込み動作条件は、前記各可変抵抗パターンごとに互いに異なることを特徴とする請求項31に記載の多重レベルメモリ装置の動作方法。
- 前記書き込みステップは、前記各可変抵抗パターンごとに互いに異なる書き込み動作条件を利用して、前記可変抵抗パターンの抵抗レベルを選択的に変更するステップを含むことを特徴とする請求項32に記載の多重レベルメモリ装置の動作方法。
- 可変抵抗パターンの互いに異なる結晶化温度を利用して、二電極間に並列に接続される前記可変抵抗パターンの結晶状態を選択的に変更するステップを含む多重レベルメモリ装置の動作方法。
- 前記可変抵抗パターンのすべてを結晶化させるステップは、
前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップと、
前記溶融点以上に加熱した可変抵抗パターンのすべてを、各々の結晶化温度以上の温度条件及び各々の結晶化時間以上の時間条件で冷却するステップと、を含むことを特徴とする請求項34に記載の多重レベルメモリ装置の動作方法。 - 前記可変抵抗パターンのすべてを非晶質化させるステップは、
前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップと、
前記溶融点以上に加熱した可変抵抗パターンのすべてを、各々の結晶化温度以下の温度条件及び各々の結晶化時間より短い時間条件で冷却するステップと、を含むことを特徴とする請求項34に記載の多重レベルメモリ装置の動作方法。 - 前記多重レベルメモリ装置の動作方法は、所定の可変抵抗パターンより低い結晶化温度を有する可変抵抗パターンを選択的に結晶化させるステップを含み、
前記選択的結晶化ステップは、
前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップと、
前記加熱した可変抵抗パターンを前記選択された可変抵抗パターンの結晶化温度より高い温度条件で冷却させるステップと、
前記選択された可変抵抗パターンの結晶化温度以上の温度条件及び結晶化時間以上の時間条件を維持するステップと、を含むことを特徴とする請求項34に記載の多重レベルメモリ装置の動作方法。 - 前記加熱した可変抵抗パターンを前記選択された可変抵抗パターンの結晶化温度より高い温度条件で冷却させるステップは、前記選択された可変抵抗パターンより高い結晶化温度を有する可変抵抗パターンの結晶化時間より短い時間内に、前記加熱した可変抵抗パターンを、前記選択された可変抵抗パターンより高い結晶化温度を有する可変抵抗パターンの結晶化温度より低い温度に冷却するステップを含むことを特徴とする請求項37に記載の多重レベルメモリ装置の動作方法。
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