TWI441326B - 多層記憶體裝置及其操作方法 - Google Patents

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Description

多層記憶體裝置及其操作方法
本發明係關於一種記憶體半導體裝置，更特定言之，係關於多層記憶體裝置及其操作方法。
本申請案根據35 U.S.C §119主張韓國知識產權局中2007年9月11日申請之韓國專利申請案第10-2007-0092219號之優先權，該案之全部內容以引用的方式併入本文中。
相變層視其結晶狀態而具有可變電阻之特性，且其可用於將資料儲存於多層記憶體裝置中。相變層之電阻在結晶狀態(亦即，設定狀態)時為低，且在非晶狀態(亦即，重設狀態)時為高。因此，對應於所儲存資料的相變層之結晶狀態可藉由量測相變層之電阻來驗證。
相變層之結晶狀態可由時間及溫度來控制。
圖1為說明相變層之結晶狀態根據時間及溫度的變化的曲線圖。在曲線圖中，x軸指示時間(T)，且y軸指示溫度(TMP)。
參看圖1，當以一高於熔融溫度(Tm)之溫度加熱相變層達第一持續時間(T1)，接著將其冷卻時，相變層變為一非晶狀態®。又，當以一低於熔融溫度(Tm)且高於結晶溫度(Tc)之溫度加熱相變層達第二持續時間(T2)，接著將其冷卻時，相變層變為一結晶狀態©。此處，第二持續時間(T2)為比第一持續時間T1長的時期。
最近，為了滿足記憶體半導體裝置中之記憶體容量的增 長需要，已引入將複數個資料儲存於單一記憶體單元中之多層單元。為了在多層記憶體裝置中實現該多層單元，引入一種控制相變層中之結晶區域之體積的方法。如上文所描述，因為每一相變層根據其結晶狀態具有不同電阻，所以此方法之相變記憶體單元的總電阻值係藉由相變層之非晶區域或結晶區域的體積比率來判定。因此，為了實現多層單元，需要對結晶狀態改變的區域之體積進行離散控制。然而，因為相變層之結晶視溫度(其為在空間上難以控制之參數)而定，所以對相可變區域之體積的離散控制難以達成。
此外，因為根據此方法之相變記憶體單元的電阻值主要由非晶區域之電阻值來判定，所以存在難以實現多層單元之另一問題。詳言之，圖2說明相可變區域之體積與相變記憶體單元之電阻值之間的關係。為描述清楚起見，將假定相變層包括三個不同相可變區域P1、P2及P3。
參看圖2，因為相可變區域P1、P2及P3串聯連接，所以相變層之總電阻值(R)等於R1、R2與R3(其分別表示相可變區域P1、P2及P3之電阻)之和，如下：[等式1]R=R1+R2+R3
為展示數值分析之實例，將假定每一相可變區域之電阻在設定狀態(亦即，結晶狀態)時為1kΩ，且在重設狀態(亦即，非晶狀態)時為100kΩ。
如上文表1中所示，整個相變層之電阻值R可根據各別相可變區域P1、P2及P3之結晶狀態而具有四個不同資料狀態(00、01、10、11)，且資料狀態視重設狀態中之相可變區域的數目而定。
然而，根據最近研究，如圖3中所示，重設狀態中之電阻值隨時間而變化(D.Ielmini等人，IEEE電子裝置會刊(IEEE Transactions on Electron Device)，2007年，第54卷，第308至315頁)。如圖4中所示，該電阻之漂移導致相變記憶體單元之電阻值的變化，且此外，為了區別資料狀態所需的電阻值窗可消失。特定言之，在相可變區域串聯連接的結構中，因為時間依從性電阻漂移亦由等式1算出，所以資料狀態之電阻的變化與處於重設狀態中的相可變區域之數目成比例增加。
本發明之例示性實施例係關於一多層記憶體裝置及其操作方法。
根據第一態樣，本發明係關於一包括一插入於第一電極與第二電極之間的記憶體結構之多層記憶體裝置，其中該 記憶體結構之電阻值之分布密度在其最小值附近比在其最大值附近高。
在一實施例中，記憶體結構之除最大值外的所有電阻值距其最小值比距其最大值近。
在一實施例中，記憶體結構之除最大值外的所有電阻值小於一預定之中間電阻值，且該中間電阻值為一介於(Rmax -Rmin )/30與Rmax 之間的範圍內之值(其中，Rmax =記憶體結構之電阻值的最大值，Rmin =記憶體結構之電阻值的最小值)。
在一實施例中，記憶體結構包括複數個可變電阻圖案，且記憶體結構之電阻值大體上由處於低電阻值狀態中的可變電阻圖案之數目來判定。
在一實施例中，記憶體結構之電阻值大體上與處於低電阻值狀態中的可變電阻圖案之數目成反比。
在一實施例中，可變電阻圖案並聯連接於第一電極與第二電極之間。
在一實施例中，記憶體結構之電阻值R係由以下等式算出：
(Ri 為可變電阻圖案之電阻，n為記憶體結構中之可變電阻圖案之數目)。
在一實施例中，可變電阻圖案包括一具有與溫度依從性電阻值特性之材料。
在一實施例中，各別可變電阻圖案經組態以能夠藉由不同的寫入操作條件改變電阻值。
在一實施例中，可變電阻圖案包含一選自一包括銻(Sb)、碲(Te)及硒(Se)中之至少一者的群組的硫屬化合物，且每一可變電阻圖案之銻-碲-硒複合比率彼此不同。
在一實施例中，多層記憶體裝置進一步包含：一字線，其設置於第一電極下方；一二極體，其位在該字線與該第一電極之間；及一位元線，其連接至該第二電極以跨越該字線。
在一實施例中，多層記憶體裝置進一步包含：一設置於該第一電極下方的選擇電晶體，其包括一閘電極、一源電極及一汲電極；一插塞，其連接該選擇電晶體之汲電極與第一電極；及一位元線，其連接至第二電極。該選擇電晶體之閘電極與跨越位元線之該字線耦接。
根據另一態樣，本發明係針對一包括複數個可變電阻圖案之多層記憶體裝置，其中可變電阻圖案經組態使得可變電阻圖案之總電阻值大體上由處於低電阻值狀態中的可變電阻圖案之數目來判定。
在一實施例中，多層記憶體裝置進一步包含設置於可變電阻圖案附近之第一電極及第二電極，其中可變電阻圖案並聯連接於第一電極與第二電極之間。
在一實施例中，可變電阻圖案之總電阻值大體上與處於低可變電阻狀態中之可變電阻圖案的數目成反比。
根據另一態樣，本發明係針對一包含一在第一電極與第 二電極之間的記憶體圖案之多層記憶體裝置，其中記憶體圖案包含具有不同結晶溫度且並聯連接第一電極與第二電極的複數個相變圖案。
在一實施例中，相變圖案係由不同材料製成。
在一實施例中，相變圖案包含一選自一包括銻(Sb)、碲(Te)及硒(Se)中之至少一者的硫屬化合物之群組的材料。
在一實施例中，相變圖案在銻-碲-硒複合比率方面彼此不同。
在一實施例中，相變圖案在接觸第一電極或第二電極之面積方面彼此不同。
在一實施例中，相變圖案在厚度或橫截面面積方面彼此不同。
在一實施例中，多層記憶體裝置進一步包含一設置於第一電極下方之基板，其中相變圖案在距基板之頂面之距離方面彼此不同。
如請求項22之多層記憶體裝置，其中該等相變圖案中之至少一者經組態以與第一電極及第二電極之側壁接觸。
如請求項16之多層記憶體裝置，其中第一電極及第二電極形成於不同層上，且相變圖案經組態以並聯連接第一電極之頂面與第二電極之底面。
在一實施例中，多層記憶體裝置進一步包含：一字線，其在該第一電極下方；一二極體，其設置於該字線與該第一電極之間；及一位元線，其連接至第二電極以跨越該字線。
在一實施例中，多層記憶體裝置進一步包含：一選擇電晶體，其在第一電極下方，該選擇電晶體包括一閘電極、一源電極及一汲電極；一插塞，其經組態以連接該選擇電晶體之汲電極與第一電極；及一位元線，其連接至第二電極。該選擇電晶體之閘電極連接至跨越位元線之該字線。
根據另一態樣，本發明係針對一種操作多層記憶體裝置之方法，該方法包含一用於改變記憶體結構之電阻值的寫入步驟，其中由寫入步驟修改的記憶體結構之電阻值的分布密度在其最小值附近比在其最大值附近高。
在一實施例中，該寫入步驟包含將記憶體結構之除最大值外的所有電阻值改變成一距其最小值比距其最大值近的電阻值。
在一實施例中，該寫入步驟包含經由單步操作而將記憶體結構之電阻值改變至特定之電阻值。
在一實施例中，記憶體結構之除最大值外的所有電阻值小於一預定中間電阻值，且該中間電阻值為一在(Rmax -Rmin )/30與Rmax 之間的範圍內之值(Rmax =記憶體結構之電阻值的最大值，Rmin =記憶體結構之電阻值的最小值)。
在一實施例中，記憶體結構包含複數個可變電阻圖案，且記憶體結構之電阻值大體上與處於低電阻值狀態中的可變電阻圖案之數目成反比。
在一實施例中，改變可變電阻圖案之電阻值所需的操作條件在可變電阻圖案中之每一者中不同。
在一實施例中，該寫入步驟包含使用可在可變電阻圖案 中之每一者中不同的操作條件以選擇性地改變可變電阻圖案之電阻值。
根據另一態樣，本發明係針對一種操作多層記憶體裝置的方法，其包含藉由在可變電阻圖案之間使用不同的結晶溫度來選擇性地改變並聯連接於兩個電極之間的可變電阻圖案之結晶狀態。
在一實施例中，該操作方法包含一使所有可變電阻圖案結晶的步驟。該結晶步驟包含：將所有可變電阻圖案加熱至一超過其熔點之溫度；及在超過可變電阻圖案之各別結晶溫度的溫度條件下及長於可變電阻圖案之各別結晶期間的時間條件下，冷卻所有經加熱之可變電阻圖案。
在一實施例中，該操作方法包含一使所有可變電阻圖案非晶化的步驟。該非晶化步驟包含：將所有可變電阻圖案加熱至一超過其熔點之溫度；及在低於可變電阻圖案之各別結晶溫度的溫度條件下及短於可變電阻圖案之各別結晶期間的時間條件下，冷卻所有經加熱之可變電阻圖案。
在一實施例中，操作多層記憶體裝置之方法包含一選擇性地使結晶溫度低於一選定可變電阻圖案之結晶溫度的可變電阻圖案中之至少一者結晶的步驟。該選擇性結晶步驟包含：將所有可變電阻圖案加熱至一超過其熔點之溫度；將經加熱之可變電阻圖案冷卻至一超過該選定可變電阻圖案之結晶溫度的溫度；及保持超過該選定可變電阻圖案之結晶溫度的溫度條件及長於該選定可變電阻圖案之結晶期間的時間條件。
在一實施例中，將經加熱之可變電阻圖案冷卻至一超過該選定可變電阻圖案之結晶溫度的溫度包含在一短於結晶溫度高於該選定可變電阻圖案之結晶溫度的一未選定可變電阻圖案之結晶期間的期間內，將經加熱之可變電阻圖案冷卻至一低於結晶溫度高於該選定可變電阻圖案之結晶溫度的一未選定可變電阻圖案之結晶溫度的溫度。
如在隨附圖式中所說明，本發明之實施例的前述及其他目標、特徵及優點將自本發明之較佳態樣的更詳細描述顯而易見，在隨附圖式中相同參考字符在不同視圖中始終指代相同部分。該等圖式未必按比例繪製，而是著重於說明本發明之原理。在該等圖式中，層及區域之厚度為清晰起見經誇示。
現將於下文參考展示本發明之實施例的附圖更全面地描述本發明。然而，本發明可以許多不同形式來體現且不應認為限於本文中所陳述之實施例。相反，提供此等實施例以使得此揭示內容將全面且完整，並將本發明之範疇完全傳達至熟習此項技術者。在該等圖式中，層及區域之厚度為清晰起見經誇示。相同數字始終指代相同元件。
應理解，當一元件或層被稱為在另一元件或層"上"、"連接至"或"耦接至"另一元件或層時，該元件或層可直接在該另一元件或層上、連接或耦接至該另一元件或層，或可存在介入元件或層。相對而言，當一元件被稱為"直接在(另一元件或層)上"、"直接連接至"或"直接耦接至"另一 元件或層時，則不存在介入元件或層。如本文中所用，術語"及/或"包括相關列出項中之一或多者之任何者及所有組合。
應理解，儘管術語第一、第二、第三等在本文中可用以描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。該等術語僅用以使一元件、組件、區域、層或區段區別於另一個區域、層或區段。因此，在不脫離本發明之教示的情況下，下文中所論述之第一元件、組件、區域、層或區段可稱作第二元件、組件、區域、層或區段。
可為易於描述目的而在本文中使用空間相關術語(諸如"在……下面"、"在……下方"、"底部"、"下部"、"在……上方"、"頂部"、"上部"及其類似者)來描述一元件或特徵與如諸圖中所說明之另一(些)元件或特徵的關係。應理解，該等空間相關術語意欲涵蓋裝置在使用中或操作中除圖中描繪之定向以外的不同定向。舉例而言，若將圖式中之裝置翻轉，則描述為在其他元件或特徵"下方"或"下面"之元件則將定向在其他元件或特徵"上方"。因而，例示性術語"在…下方"可涵蓋在……上方及在……下方兩個定向。可以其他方式(旋轉90度或以其他定向)來定向該裝置且可相應地解釋本文中使用的空間相關描述詞。又，於本文中使用時，"側向"係指大體上正交於垂直方向之方向。
本文中所使用之術語僅用於描述特定實施例之目的，且不意圖限制本發明。於本文中使用時，單數形式"一"及 "該"亦包括複數形式，除非上下文另有清楚指示。應進一步理解當用於本說明書中時，術語"包含"指定所述特徵、整數、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在。
參看為本發明之理想化實施例(及中間結構)的示意圖之橫截面圖在本文中描述本發明之實例實施例。同樣地，由於(例如)製造技術及/或容差之原因，預計該等示意圖的形狀有所變化。因而，不應認為本發明之實施例限於本文中所說明之區域的特定形狀，而應認為其包括(例如)由製造引起的形狀偏差。舉例而言，一說明為矩形之植入區域通常將在其邊緣處具有圓形或彎曲特徵及/或植入濃度梯度而非自植入區域至未植入區域之二元變化。同樣，一藉由植入所形成之埋置區域可在埋置區域與植入所穿經之表面之間的區域中產生一定程度的植入。因而，圖中所說明之區域本質上為示意性的且其形狀不意圖說明裝置之區域的實際形狀且不意圖限制本發明之範疇。
除非另外定義，否則本文中使用的所有術語(包括技術術語及科學術語)具有與一般熟習本發明所屬技術之技術者通常理解之意義相同的意義。因此，此等術語可包括此次之後所產生之均等術語。應進一步理解，諸如通用字典中所定義之術語的術語應被解釋為具有與其在本說明書中及在相關技術之情形下之意義一致的意義，且不應以理想化或過度正式之意義加以解釋，除非本文中明確如此定 義。
圖5為說明根據本發明之實施例的多層記憶體裝置之單位單元的電路圖。
參看圖5，根據本發明之多層記憶體裝置的單位單元100包括第一電極11、第二電極12及插入於第一電極11與第二電極12之間的複數個記憶體元件M1-Mn，此建構一記憶體結構。各別記憶體元件M1-Mn可包括能夠藉由改變溫度條件而改變其結晶狀態的可變電阻圖案。此處，記憶體元件M1-Mn中之每一者的可變電阻圖案可由一選自包括銻(Sb)、碲(Te)及硒(Se)的硫屬化合物之群組之材料製成。
包括硫屬化合物之多層記憶體裝置為可應用本發明之技術思想的技術領域中之至少一者。然而，本發明之技術思想不限於該技術領域，而可應用於多層單元之其他各種記憶體裝置。
根據本發明，記憶體元件M1-Mn經組態使得第一電極11與第二電極12並聯連接。在此狀況下，記憶體結構之電阻值R可由下式算出
其中Ri 表示記憶體元件Mi之電阻。舉例而言，假定單位單元具有三個記憶體元件M1、M2及M3，且記憶體元件中之每一者的電阻在設定狀態(亦即，結晶狀態)時為1kΩ且在重設狀態(亦即，非晶狀態)時為100kΩ。在此狀況下， 記憶體元件之總電阻值R可由下表算出
如可自表2中所見，在記憶體元件M1-Mn並聯連接之狀況下，記憶體結構之電阻值R主要係由處於設定狀態中之記憶體元件的數目來判定。亦即，記憶體元件之總電阻值大體上由處於低電阻值狀態(亦即，設定狀態)中之記憶體元件的數目來判定。記憶體結構之電阻值大體上與處於低電阻值狀態(亦即，設定狀態)中之記憶體元件的數目成反比。
根據本發明之另一態樣，記憶體結構之電阻值(除其最大值33.33kΩ外)可說是在其最小值R00 附近。特定言之，在表2中，資料狀態00、01及10之電阻值0.33kΩ、0.50kΩ、0.98kΩ與最小值(亦即，資料狀態00之電阻值0.33kΩ)之差值小於與最大值(亦即，資料狀態11之電阻值33.33kΩ)之差值。此處，從表2中之實例所示的算術關係清楚得知，最大值與最小值之間的差值之電阻特性無關於記憶體元件之數目。又，如自表2中所見，記憶體結構之除最大值33.33kΩ外的電阻值總是小於預定之中間電阻值。根據 表2，中間電阻值可為約1kΩ。然而，根據本發明之修改實施例，此中間電阻值可為一介於(Rmax -Rmin )/30與最大值(例如，33.33kΩ)之間的值。(此處，Rmax 及Rmin 分別為記憶體結構之電阻值的最大值及最小值)。
在此方面，可在包括並聯連接之本發明之記憶體元件的多層記憶體裝置中克服參看圖3所描述之習知問題，諸如，時間依從性重設電阻的漂移及電阻值窗之變窄。
對於記憶體元件M1-Mn連接於第一電極11與第二電極12之間的狀況，需要一種能夠選擇性地改變可變電阻圖案之結晶狀態的方法以識別單位單元之資料狀態。圖6為一說明能夠實現此之本發明之實施例的電路圖。
參看圖6，各別記憶體元件M1-Mn之可變電阻圖案可由各自具有不同結晶溫度Tx1、Tx2、…、Txn之材料製成。舉例而言，記憶體元件M1-Mn可各自包括不同種類之相變材料。特定言之，各別記憶體元件M1-Mn之可變電阻圖案可由上文描述之硫屬化合物(其具有不同複合比率之銻-碲-硒)製成。
圖7A至圖7D為說明根據本發明之多層記憶體裝置之操作方法的時序圖。對於此例示性描述，假定單位單元100具有三個記憶體元件M1、M2及M3且各別記憶體元件的可變電阻圖案之結晶溫度為Tx1、Tx2(<Tx1)及Tx3(<Tx2)。圖7A至圖7D分別為實現表2中之資料狀態(11、10、01、00)的時序圖。
參看圖7A，將所有可變電阻圖案加熱至一超過其熔點的 溫度，接著迅速將其驟冷。驟冷步驟包括在一短於可變電阻圖案之結晶時間之最小值的期間中將可變電阻圖案驟冷至一低於Tx3之溫度(此處，結晶時間為溫度條件超過結晶溫度的持續時間，結晶溫度為使對應可變電阻圖案結晶所需)。在此狀況下，所有可變電阻圖案變為非晶狀態，且其記憶體單元變為資料狀態(11)。
參看圖7B，將所有可變電阻圖案加熱至一超過熔點的溫度，且接著迅速將其驟冷至一在Tx3與Tx2之間的溫度。在此之後，在一長於使記憶體元件M3結晶所需之結晶時間的期間內保持超過Tx3之溫度條件。在此狀況下，記憶體元件M1及M2變為非晶狀態，且記憶體元件M3變為結晶狀態。通過該等熱處理之記憶體單元變為資料狀態(10)。
參看圖7C，將所有可變電阻圖案加熱至一超過熔點之溫度，且接著迅速將其驟冷至一在Tx2與Tx1之間的溫度。在此狀況下，記憶體元件M1變為非晶狀態。接著，在一長於使記憶體元件M2結晶所需之結晶時間的期間t2內保持高於Tx2之溫度條件，且將可變電阻圖案冷卻至一在Tx3與Tx2之間的溫度。在該狀況下，記憶體元件M2變為結晶狀態。隨後，保持超過Tx3之溫度條件達期間t3，且將其卻至一低於Tx3之溫度。記憶體元件M3變為結晶狀態。通過該熱處理之記憶體單元導致一資料狀態(01)。
參看圖7D，將所有可變電阻圖案加熱至一超過熔點之溫度，且接著緩慢地將其冷卻至一在Tx2與Tx1之間的溫度。此步驟可包括在一在Tx1與熔點Tm之間的溫度條件下冷卻 可變電阻圖案達期間t1，期間t1長於使記憶體元件M1結晶所需之結晶時間。在此狀況下，記憶體元件M1變為結晶狀態。對於記憶體元件M2及M3之結晶的描述經不再重複，因為其與先前參看圖7C所描述的相同。在該熱處理後之記憶體單元導致資料狀態(00)。
可以各種其他形式來修改並操作上文描述之熱處理的冷卻條件(例如，溫度隨時間之變化率)。又，本發明不限於具有由硫屬化合物製成的可變電阻圖案，且因此形成結晶溫度之差的方法不限於使用不同種類材料或組合的方法。亦即，藉由使用可變電阻圖案之結晶溫度的差可選擇性地改變並聯連接之可變電阻圖案的結晶狀態的思想不限於參看圖7A至圖7D所描述之上文實施例且可經修改以使用各種其他組件。又，根據本發明，在不參考初始狀態之情況下，多層記憶體單元可經由單一熱處理切換至所要資料狀態。
根據本發明之一態樣，在一改變記憶體結構之電阻值的寫入步驟中，將記憶體結構之除最大值外的所有電阻值改變至一電阻值，該值與最小值之差小於與最大值之差。特定言之，記憶體結構之除最大值外的所有電阻值小於一預定中間電阻值。此處，中間電阻值可為一在(Rmax -Rmin )/30與Rmax 之間的位準(Rmax =記憶體結構之電阻值的最大值，Rmin =記憶體結構之電阻值的最小值)。
記憶體結構可包括如上文所描述之複數個可變電阻圖案。在此狀況下，由寫入步驟所切換的記憶體結構之電阻 值大體上與處於低電阻值之可變電阻圖案的數目成反比。
根據本發明，寫入步驟將記憶體結構之電阻值切換至一預定單一電阻值。對於可變電阻圖案中之每一者而言，切換可變電阻圖案之電阻值所需的寫入操作條件可不同，且寫入步驟可包括藉由使用對於可變電阻圖案中之每一者的每一不同寫入操作條件而選擇性地切換可變電阻圖案之電阻值。
圖8A及圖8B說明根據本發明之實施例的多層記憶體裝置。為描述清晰之目的，可省略兩個實施例中之重複描述。
參看圖8A，下部導電圖案41及連接至下部導電圖案41之第一電極11設置於基板10上。上部導電圖案42及連接至上部導電圖案42之第二電極12設置於第一電極11上。根據一實施例，第一電極11及第二電極12之主平面彼此面對且其經形成為垂直於基板10之上表面(第一電極11及第二電極12之主平面為其最大表面)。第一電極11及第二電極12可分別連接至下部導電圖案41之上表面及上部導電圖案42之下表面。
順序堆疊之可變電阻圖案21、22及23插入於第一電極11與第二電極12之間，且隔離層圖案31及32插入於可變電阻圖案21、22及23之間。可變電阻圖案21、22及23可分別形成在距基板10之不同層處。根據此實施例，可變電阻圖案21、22及23之側壁經組態以接觸第一電極11及第二電極12之主平面。結果，可變電阻圖案21、22及23並聯連接第一 電極11及第二電極12。
可變電阻圖案21、22及23可由一選自上文描述之硫屬化合物之材料製成。根據一實施例，硫屬化合物可為具有約20至80原子百分比之濃度的碲(Te)、具有5至50原子百分比之濃度的銻(Sb)及具有剩餘原子百分比之濃度的鍺(Ge)之化合物。根據本發明，可變電阻圖案21、22及23可包括彼此不同種類的相變材料。舉例而言，可變電阻圖案21、22及23可由具有不同複合比率之銻-碲-硒之材料製成。
參看圖8B，在此實施例中，可變電阻圖案21、22及23自距基板10大體上相等之距離而並聯連接第一電極11及第二電極12。第一電極11及第二電極12之主平面可經形成以平行於基板10之上表面。如同先前實施例中，可變電阻圖案21、22及23可由不同種類之相變材料製成，或可由具有不同複合比率之銻-碲-硒的硫屬化合物製成。
圖9A、10A、11A及12A為說明形成根據本發明之實施例的多層記憶體裝置之方法的平面圖。圖9B、10B、11B及12B各自分別含有沿圖9A、9B、10B、11B及12B之線I-I'及II-II'截得的兩個橫截面圖，說明形成根據本發明之實施例的多層記憶體裝置的方法。
參看圖9A及圖9B，下部導電圖案210形成於基板200上，且記憶體層220形成於所得結構上，記憶體層220包括複數個可變電阻層222、224及226以及在可變電阻層222、224及226之間的隔離層223及225。
可變電阻層222、224及226可由具有不同結晶溫度之材 料製成。可變電阻層222、224及226可由不同種類之相變材料製成。舉例而言，可變電阻層222、224及226可由選自硫屬化合物中之一者製成，硫屬化合物包括具有約20至80原子百分比之濃度的碲(Te)、具有5至50原子百分比之濃度的銻(Sb)及具有剩餘原子百分比之濃度的鍺(Ge)。每一可變電阻層之銻-碲-硒複合比率可彼此不同。可使用化學氣相沈積或物理氣相沈積方法中之一者而形成可變電阻層222、224及226，且可變電阻層222、224及226之厚度可彼此不同。
隔離層223及225可由選自諸如氧化矽、氮化矽及氮氧化矽之絕緣材料的至少一材料製成。根據本發明，記憶體層220可進一步包括一形成於最上可變電阻層226上的覆蓋層(capping layer)227，或包括一形成在最下可變電阻層222下方的下部隔離層221。覆蓋層227可由選自氧化矽或氮化矽之至少一材料製成，且其厚度可大致在100Å至5000Å之間。下部隔離層221使下部導電圖案210與最下可變電阻層222電分離，且可形成在50Å至500Å之間的厚度。
下部導電圖案210可為經二維配置於基板200上之插塞。根據一實施例，在形成下部導電圖案210之前，可進一步形成在一方向上配置於基板200上之字線205。下部導電圖案210延伸穿過下部層間介電質215以連接至在其下方之字線205。如圖18A中所說明之二極體可進一步形成於下部導電圖案210與字線205之間。
根據本發明之修改實施例，下部導電圖案210可連接至 選擇電晶體之汲電極，如圖18B中所示，且選擇電晶體之閘電極可連接至字線。
參看圖10A及圖10B，記憶體層220經圖案化以形成記憶體圖案230，其包括順序堆疊之可變電阻圖案232、234及236以及在可變電阻圖案232、234及236之間的隔離層圖案223及225。
根據本發明，記憶體圖案230可沿一方向平行形成。舉例而言，記憶體圖案230可平行於字線205而形成，如所示。然而，在另一實施例中，記憶體圖案230可經形成使得其跨越字線205。此外，記憶體圖案230可經形成使得其中心自下部導電圖案210之中心側向移位。根據此實施例，記憶體圖案230暴露下部導電圖案210之上表面之一部分，如所說明。
導電間隔片240(或第一電極圖案及第二電極圖案)形成於記憶體圖案230之兩個側壁上。形成導電間隔片240包括在形成記憶體圖案230之所得結構上保形地形成電極層，接著各向異性地蝕刻電極層以暴露記憶體圖案230之上表面。
根據本發明，導電間隔片240可由選自包括金屬元素之氮化物、包括金屬元素之氮氧化物、碳(C)、鈦(Ti)、鉭(Ta)、鋁鈦(TiAl)、鋯(Zr)、鉿(Hf)、鉬(Mo)、鋁(Al)、鋁-銅(Al-Cu)、鋁-銅-矽(Al-Cu-Si)、銅(Cu)、鎢(W)、鎢鈦(TiW)及矽化鎢(WSix)之材料製成。包括金屬元素之氮化物可包括TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、 TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN及/或TaAlN，且包括金屬元素之氮氧化物可包括TiON、TiAlON、WON及TaON。
此外，記憶體圖案230可進一步包括一覆蓋圖案237及一下部隔離層圖案231，下部隔離層圖案231可藉由圖案化覆蓋層227及下部隔離層221而形成。此實施例經描述為具有作為一實例之三個可變電阻圖案，但可變電阻圖案之數目及/或隔離層圖案之數目可根據需要而增加或減少。
參看圖11A及圖11B，記憶體圖案230及跨越導電間隔片240之遮罩圖案260形成於形成導電間隔片240之所得結構上。第一電極251及第二電極252藉由使用遮罩圖案260作為蝕刻遮罩來蝕刻導電間隔片240而形成於記憶體圖案230之兩個側壁上。
遮罩圖案260可為藉由使用光微影術而形成的光阻圖案。因為導電間隔片240之寬度小於其高度，所以在使用各向異性蝕刻來蝕刻導電間隔片240之狀況下，設置於導電間隔片240下方之組件(例如，下部導電圖案210)可因蝕刻而受損。因此，需要藉由使用各向同性蝕刻來執行蝕刻導電間隔片240。在此狀況下，第一電極251及第二電極252可具有比遮罩圖案240小之寬度，如所示。
第一電極251設置於記憶體圖案230之一側壁上，且第二電極252形成於記憶體圖案230之另一側壁上。又，第一電極251中之每一者及第二電極252中之每一者以二維方式形成於基板200上，作為蝕刻製程之結果而彼此分離。根據 此實施例，因為第一電極251及第二電極252為蝕刻導電間隔片240之所得結構，所以諸如材料之種類或寬度的結構特性可相同。
根據本發明之修改實施例，各向異性蝕刻電極層及藉由使用遮罩圖案260來蝕刻之步驟的次序可切換。在電極層經形成以保形地覆蓋形成記憶體圖案230之所得結構後，遮罩圖案260可經形成使得其跨越記憶體圖案230。藉由使用遮罩圖案260作為蝕刻遮罩對電極層執行各向異性蝕刻或各向同性蝕刻，電極圖案可經形成以跨越記憶體圖案230。接著在移除遮罩圖案後，藉由對電極圖案執行各向異性蝕刻以暴露記憶體圖案之上表面，形成第一電極251及第二電極252。
參看圖12A及圖12B，在上部層間介電質272形成於形成第一電極251及第二電極252之所得結構上後，上部層間介電質272經圖案化以形成經組態以暴露第二電極252之接觸孔275。隨後，形成填充接觸孔275之接觸插塞280及連接接觸插塞280之位元線290。
形成接觸孔275之步驟包括對上部層間介電質272執行各向異性蝕刻直至暴露第二電極252為止。覆蓋圖案237係由一對上部層間介電質272具有蝕刻選擇性的材料製成，使得防止可變電阻圖案236由接觸孔275暴露。此外，在本發明之另一實施例中，在上部層間介電層272形成之前，可如所說明進一步形成蝕刻終止層271，蝕刻終止層271經組態以保形地覆蓋形成第一電極251及第二電極252之所得結 構。蝕刻終止層271可由對上部層間介電層272具有蝕刻選擇性的材料(例如，氮化矽)製成。
圖13A、14A、15A、16A及17A為說明形成根據本發明之另一實施例的多層記憶體裝置之方法的平面圖。圖13B、14B、15B、16B及17B為說明形成根據本發明之另一實施例的多層記憶體裝置之方法的過程平面圖。特定言之，圖13B、14B、15B、16B及17B各自分別含有沿圖13A、14A、15A、16A及17A之線III-III'及IV-IV'所截得的橫截面圖。
參看13A及13B，在將界定活性區域ACT之裝置隔離層圖案305形成於基板300上後，形成跨越活性區域ACT之閘極圖案310。雜質區域315(其將用作電晶體之源電極/汲電極)形成於在閘極圖案310之兩側上的活性區域ACT中。
根據一實施例，兩個閘極圖案310跨越活性區域ACT中之一者。因此，在一活性區域ACT中，形成一形成於閘極圖案310之間且用作共同源電極之雜質區域315，及分別形成於閘極圖案之外且用作汲電極之兩個雜質區域315。
隨後，形成一層間介電質320使其覆蓋閘極圖案310，並形成與雜質區域315耦接之接觸插塞325使其穿過層間介電質320。接著，形成接觸墊片330及源極線335使其與接觸插塞325耦接。接觸墊片330形成於用作汲電極的雜質區域中之每一者上，且源極線335形成為使其連接用作共同源電極之雜質區域。
參看圖14A及圖14B，在形成填充接觸墊片330及源極線 335之絕緣層後，第一製模圖案(mold pattern)340形成於所製得的結構上。第一製模圖案340經設置為使其跨越源極線335上之活性區域ACT，且暴露接觸墊片330之部分上表面。接著將間隔片導電圖案345形成於第一製模圖案340之兩側上。
形成間隔片導電圖案345之步驟可包括，在於形成第一製模圖案340的所製得結構上形成一間隔片導電層後，對間隔片導電層執行各向異性蝕刻以暴露第一製模圖案340之上表面。間隔片導電圖案345可由選自包括金屬元素之氮化物、包括金屬元素之氮氧化物、碳(C)、鈦(Ti)、鉭(Ta)、鋁鈦(TiAl)、鋯(Zr)、鉿(Hf)、鉬(Mo)、鋁(Al)、鋁-銅(Al-Cu)、鋁-銅-矽(Al-Cu-Si)、銅(Cu)、鎢(W)、鎢鈦(TiW)及矽化鎢(WSix)之至少一者而製成。包括金屬元素之氮化物可包括TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN及/或TaAlN，且包括金屬元素之氮氧化物可包括TiON、TiAlON、WON及TaON。或者，第一製模圖案340可由絕緣材料(例如，氮化矽或氮氧化矽)製成。
參看圖15A及圖15B，間隔片導電圖案345經圖案化以形成設置於第一製模圖案340之側壁上的第一電極347。
此步驟可包括，在跨越第一製模圖案340之遮罩圖案形成於接觸墊片330上後，使用遮罩圖案作為蝕刻遮罩來蝕刻間隔片導電圖案345。因此，第一電極347形成於接觸墊片330中之每一者上。可使用濕式蝕刻製程或乾式蝕刻製 程來執行蝕刻間隔片導電圖案345。
參看圖16A及圖16B，第二製模圖案350形成於第一製模圖案340及第一電極347上。根據此實施例，第二製模圖案350經形成使得其在一與第一製模圖案340與源極線335相交之方向上覆蓋第一電極347之間的區域。因此，第一電極347之上表面被第二製模圖案350暴露。又，第二製模圖案350可由絕緣材料(例如，氮化矽或氮氧化矽)製成，且厚度可在約200Å至500Å之間。
記憶體圖案360形成於第二製模圖案350之兩個側壁上。記憶體圖案360包括複數個可變電阻圖案362、364及366，以及插入於可變電阻圖案362、364及366之間的隔離層圖案363及365。因此，記憶體圖案360連接至第一電極347之上表面，第一電極347之上表面暴露於第二製模圖案350之兩側。
可變電阻圖案362、364及366以及隔離層圖案363及365可藉由重複地執行習知間隔片形成過程而形成，習知間隔片形成過程可包括薄層沈積及各向異性蝕刻之步驟。三個可變電阻圖案經描述為此實施例中之實例，然而，可變電阻圖案362、364及366以及隔離層圖案363及365之數目可根據需要而變化。其間，在形成可變電阻圖案362、364及366之前，製模間隔片361可進一步形成於第二製模圖案350之側壁上。
根據此實施例，可變電阻圖案362、364及366可由分別具有不同結晶溫度之材料製成。舉例而言，可變電阻圖案 362、364及366可由每一不同相變材料形成。更特定言之，可變電阻圖案362、364及366可由選自包括具有約20至80原子百分比之濃度的碲(Te)、具有5至50原子百分比之濃度的銻(Sb)及具有剩餘原子百分比之濃度的鍺(Ge)的硫屬化合物中之一者製成。每一可變電阻層之銻-碲-硒複合比率可彼此不同。
此外，可變電阻圖案362、364及366之寬度可彼此不同。換言之，可變電阻圖案362、364及366中之每一者可在平行於基板300之平面上具有不同橫截面積。
參看圖17A及圖17B，第二電極370形成於記憶體圖案360上。第二電極370可包括經各別堆疊之上部電極圖案371及金屬圖案372。第二電極370可用作位元線以用於選擇記憶體單元。第二電極370可經形成使得其與用作字線之閘極圖案310相交。
上部電極圖案371可由選自包括金屬元素之氮化物、包括金屬元素之氮氧化物、碳(C)、鈦(Ti)、鉭(Ta)、鋁鈦(TiAl)、鋯(Zr)、鉿(Hf)、鉬(Mo)、鋁(Al)、鋁-銅(Al-Cu)、鋁-銅-矽(Al-Cu-Si)、銅(Cu)、鎢(W)、鎢鈦(TiW)及矽化鎢(WSix)中之至少一者製成。包括金屬元素之氮化物可包括TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN及/或TaAlN，且包括金屬元素之氮氧化物可包括TiON、TiAlON、WON及TaON。或者，第一製模圖案372可由金屬材料(例如，鋁、銅及鎢)製成。
根據上文例示性實施例，可變電阻圖案362、364及366並聯連接第一電極347及第二電極370，且與參看圖9至圖12所描述之實施例相反，可變電阻圖案362、364及366在距基板300之頂面大體上相等之高度處形成。
根據本發明，提供並聯連接兩個電極之可變電阻圖案。經由平行設置可變電阻圖案，包括此等可變電阻圖案的記憶體單元之電阻值係藉由可變電阻圖案之設定電阻來判定，而沒有電阻漂移問題。因此，隨時間可能發生的電阻漂移問題在本發明之多層記憶體裝置中並未發生或得以減少。結果，可實現具有穩定電特性之多層單元。此外，根據本發明，多層記憶體單元可經由單一熱處理而移位至資料狀態，而無需參看初始狀態。
雖然已參考本發明之例示性實施例特定展示及描述了本發明，但一般熟習此項技術者應理解，在不脫離如藉由以下申請專利範圍界定的本發明之精神及範疇的情況下，可於其中進行形式及細節上的各種改變。
10‧‧‧基板
11‧‧‧第一電極
12‧‧‧第二電極
21‧‧‧可變電阻圖案
22‧‧‧可變電阻圖案
23‧‧‧可變電阻圖案
31‧‧‧隔離層圖案
32‧‧‧隔離層圖案
41‧‧‧下部導電圖案
42‧‧‧上部導電圖案
100‧‧‧單位單元
200‧‧‧基板
205‧‧‧字線
210‧‧‧下部導電圖案
215‧‧‧下部層間介電質
220‧‧‧記憶體層
221‧‧‧下部隔離層
222‧‧‧可變電阻層
223‧‧‧隔離層
224‧‧‧可變電阻層
225‧‧‧隔離層
226‧‧‧可變電阻層
227‧‧‧覆蓋層
230‧‧‧記憶體圖案
231‧‧‧下部隔離層圖案
232‧‧‧可變電阻圖案
233‧‧‧隔離層圖案/隔離層
234‧‧‧可變電阻圖案
235‧‧‧隔離層圖案/隔離層
236‧‧‧可變電阻圖案
237‧‧‧覆蓋圖案
240‧‧‧導電間隔片
251‧‧‧第一電極
252‧‧‧第二電極
260‧‧‧遮罩圖案
271‧‧‧蝕刻終止層
272‧‧‧上部層間介電層/上部層間介電質
275‧‧‧接觸孔
280‧‧‧接觸插塞
290‧‧‧位元線
300‧‧‧基板
305‧‧‧裝置隔離層圖案
310‧‧‧閘極圖案
315‧‧‧雜質區域
320‧‧‧層間介電質
325‧‧‧接觸插塞
330‧‧‧接觸墊片
335‧‧‧源極線
340‧‧‧第一製模圖案
345‧‧‧間隔片導電圖案
347‧‧‧第一電極
350‧‧‧第二製模圖案
360‧‧‧記憶體圖案
361‧‧‧製模間隔片
362‧‧‧可變電阻圖案
363‧‧‧隔離層圖案
364‧‧‧可變電阻圖案
365‧‧‧隔離層圖案
366‧‧‧可變電阻圖案
370‧‧‧第二電極
371‧‧‧上部電極圖案
372‧‧‧金屬圖案/第一製模圖案
ACT‧‧‧活性區域
M1-Mn‧‧‧記憶體元件
P1‧‧‧相可變區域
P2‧‧‧相可變區域
P3‧‧‧相可變區域
R1‧‧‧相可變區域P1之電阻
R2‧‧‧相可變區域P2之電阻
R3‧‧‧相可變區域P3之電阻
t1、t2、t3‧‧‧期間
T1、T2‧‧‧加熱持續時間
Tc‧‧‧相變層之結晶溫度
Tm‧‧‧相變層之熔融溫度
Tx1-Txn‧‧‧結晶溫度
WL‧‧‧字線
圖1為說明相變層之結晶狀態根據溫度及期間的變化特性之曲線圖。
圖2說明相變記憶體單元之相可變區域之體積與電阻值之間的關係。
圖3為說明電阻值之與時間依從性漂移效應的曲線圖。
圖4為說明由電阻漂移所引起的相變記憶體單元之電阻值之變化的曲線圖。
圖5為說明根據本發明之多層記憶體單元之單位單元的電路圖。
圖6為說明根據本發明之例示性實施例的多層記憶體單元之單位單元的電路圖。
圖7A至圖7D為說明操作根據本發明之多層記憶體單元之方法的時序圖。
圖8A及圖8B說明根據本發明之例示性實施例的多層記憶體裝置。
圖9A至圖12A為說明製造根據本發明之例示性實施例的多層記憶體裝置之方法的平面圖。
圖9B至圖12B為說明製造根據本發明之例示性實施例的多層記憶體裝置之方法的橫截面圖。
圖13A至圖17A為說明製造根據本發明之另一例示性實施例的多層記憶體裝置之方法的平面圖。
圖13B至圖17B為說明製造根據本發明之另一例示性實施例的多層記憶體裝置之方法的橫截面圖。
圖18A為說明根據本發明之包括二極體之多層記憶體裝置的電路圖。
圖18B為說明根據本發明之包括選擇電晶體之多層記憶體裝置的電路圖。
300‧‧‧基板
305‧‧‧裝置隔離層圖案
310‧‧‧閘極圖案
315‧‧‧雜質區域
320‧‧‧層間介電質
325‧‧‧接觸插塞
330‧‧‧接觸墊片
340‧‧‧第一製模圖案
347‧‧‧第一電極
350‧‧‧第二製模圖案
360‧‧‧記憶體圖案
370‧‧‧第二電極
371‧‧‧上部電極圖案
372‧‧‧金屬圖案/第一製模圖案

Claims (19)

  1. 一種多層記憶體裝置，其包含一插入於一第一電極與一第二電極之間的記憶體結構，其中該記憶體結構之一電阻值之一分布密度在其最小值附近比在其最大值附近高，其中該記憶體結構設置於一基板上且包含複數個相變圖案，其中該等相變圖案在距該基板之一頂面的距離方面彼此不同。
  2. 如請求項1之多層記憶體裝置，其中該記憶體結構之除該最大值外的所有該等電阻值距其最小值比距其最大值近。
  3. 如請求項1之多層記憶體裝置，其中該記憶體結構之除該最大值外的所有該等電阻值小於一預定之中間電阻值，且該中間電阻值為一介於(Rmax -Rmin )/30與Rmax 之間的範圍內之值，其中，Rmax =記憶體結構之電阻值的最大值，Rmin =記憶體結構之電阻值的最小值。
  4. 如請求項1之多層記憶體裝置，其中該記憶體結構包括複數個可變電阻圖案，且該記憶體結構之該等電阻值係大體上由處於一低電阻值狀態中之該等可變電阻圖案的一數目來判定。
  5. 如請求項4之多層記憶體裝置，其中該記憶體結構之該等電阻值大體上與處於一低電阻值狀態中之可變電阻圖案的該數目成反比。
  6. 如請求項4之多層記憶體裝置，其中該等可變電阻圖案並聯連接於該第一電極與該第二電極之間。
  7. 如請求項4之多層記憶體裝置，其中該記憶體結構之電阻值R係由以下等式算出： (Ri 為該可變電阻圖案之一電阻，n為該記憶體結構中之可變電阻圖案之該數目)。
  8. 如請求項4之多層記憶體裝置，其中該可變電阻圖案包括一具有溫度依從性電阻值特性之材料。
  9. 如請求項4之多層記憶體裝置，其中各別可變電阻圖案經組態以能夠藉由不同的寫入操作條件來改變電阻值。
  10. 如請求項4之多層記憶體裝置，其中該等可變電阻圖案包含一選自一包括銻(Sb)、碲(Te)及硒(Se)中之至少一者的群組的硫屬化合物，且每一可變電阻圖案之銻-碲-硒複合比率彼此不同。
  11. 如請求項1之多層記憶體裝置，其進一步包含：一字線，其設置於該第一電極下方；一二極體，其位在該字線與該第一電極之間；及一位元線，其連接至該第二電極以跨越該字線。
  12. 如請求項1之多層記憶體裝置，其進一步包含：一選擇電晶體，其設置於該第一電極下方，該選擇電晶體包括一閘電極、一源電極及一汲電極；一插塞，其連接該選擇電晶體之該汲電極與該第一電極；及一位元線，其連接至該第二電極， 其中該選擇電晶體之該閘電極與跨越該位元線之該字線耦接。
  13. 一種操作多層記憶體裝置之方法，其包含：一用於改變一記憶體結構之一電阻值的寫入步驟，其中該記憶體結構設置於一基板上且包含複數個可變電阻圖案，其中該等可變電阻圖案在距該基板之一頂面的距離方面彼此不同，且其中由該寫入步驟改變的該記憶體結構之電阻值之一分布密度在其最小值附近比在其最大值附近高。
  14. 如請求項13之操作多層記憶體裝置之方法，其中該寫入步驟包含將該記憶體結構之除該最大值外的所有該等電阻值改變至一距其最小值比距其最大值近的電阻值。
  15. 如請求項13之操作多層記憶體裝置之方法，其中該寫入步驟包含經由一單步操作將該記憶體結構之該電阻值改變至一特定之電阻值。
  16. 如請求項13之操作多層記憶體裝置之方法，其中該記憶體結構之除該最大值外的所有該等電阻值小於一預定中間電阻值，且該中間電阻值為一介於(Rmax -Rmin )/30與Rmax 之間的範圍內之值，Rmax =記憶體結構之電阻值的最大值，Rmin =記憶體結構之電阻值的最小值。
  17. 如請求項13之操作多層記憶體裝置之方法，其中該記憶體結構之該電阻值大體上與處於一低電阻值狀態中之可變電阻圖案的數目成反比。
  18. 如請求項17之操作多層記憶體裝置之方法，其中用於改變該可變電阻圖案之該電阻值所需的操作條件在該等可 變電阻圖案中之每一者中係不相同。
  19. 如請求項18之操作多層記憶體裝置之方法，其中該寫入步驟包含使用在該等可變電阻圖案之每一者中不同的操作條件，以選擇性地改變該等可變電阻圖案之該等電阻值。
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