TWI716548B - 半導體記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明揭露一種半導體記憶體裝置及其製造方法。第一導電線在基板上在第一方向上延伸且所述第一導電線上交替地形成有多個突出部及多個凹陷部。第二導電線在第二方向上排列於第一導電線之上，使得所述第一導電線與所述第二導電線在所述突出部處交叉。多個記憶胞結構位於第一導電線的突出部上且接觸第二導電線。熱絕緣插塞位於第一導電線的凹陷部上且減少第一方向上一對相鄰的胞元結構之間的熱傳遞。因此，相鄰的胞元結構之間、沿導電線的熱串擾減小。

Description

半導體記憶體裝置及其製造方法
各示例性實施例是有關於半導體裝置及製造半導體裝置的方法，且更具體而言，是有關於具有交叉點胞元(cell)陣列的非揮發性記憶體裝置及其製造方法。
由於用於動態隨機存取記憶體(dynamic random-access memory，DRAM)裝置的矽系製造製程可同樣適用於快閃記憶體製造製程，因此快閃記憶體裝置具有製造成本低的優點。然而，相較於動態隨機存取記憶體裝置，快閃記憶體裝置具有積集度及運作速度相對較低且儲存資料的功耗相對較高的缺點。
因此，已提出例如可相變隨機存取記憶體(phase changeable RAM，PRAM)裝置、磁性隨機存取記憶體(magnetic RAM，MRAM)裝置及電阻式隨機存取記憶體(resistive RAM， RRAM)裝置等各種下一代非揮發性記憶體裝置以克服快閃記憶體裝置的以上缺點。下一代非揮發性記憶體裝置中的大多數均具有較低的功耗，因此藉由使用下一代非揮發性記憶體裝置，會達成短的存取時間，且非揮發性記憶體裝置的大量缺點可得到解決或緩解。
具體來說，近來，為了提高非揮發性記憶體裝置的積集度，已對三維交叉點陣列結構(three-dimensional cross point array structure)進行了集中研究。在交叉點陣列結構中，多個上部電極與多個下部電極彼此交叉，且在上部電極與下部電極的每一個交叉點處排列有多個記憶胞。因此，可對交叉點陣列結構的記憶胞中的每一者進行隨機存取，且對每一記憶胞進行的資料程式化及自每一記憶胞進行的資料讀取可以高運作效率獨立地進行。
在上部電極與下部電極的交叉點處設置有單元胞元(unit cell)且多個單元胞元垂直堆疊，藉此形成下一代非揮發性記憶體裝置的三維交叉點陣列結構。所述三維交叉點陣列結構可顯著地提高下一代非揮發性記憶體裝置的積集度。
各示例性實施例提供一種具有其中相鄰胞元之間的熱串擾(thermal cross talk)得到減小的交叉點陣列結構的半導體記憶體裝置，藉此在本文中對提高所述半導體記憶體裝置的可靠性及穩定性進行闡述。
本文所述上述半導體記憶體裝置的各示例性實施例亦包括一種製造所述半導體記憶體裝置的方法。
根據示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：多個第一導電金屬線，可在第一方向上延伸且可具有多個突出部及多個凹陷部；多個第二導電金屬線，可在第二方向上安置於所述第一導電金屬線之上；多個記憶胞，可安置於所述第一導電金屬線的所述多個突出部上且在第三方向上延伸至所述第二導電金屬線；以及多個熱絕緣插塞，可安置於所述第一導電金屬線的所述凹陷部中。所述突出部與所述凹陷部可在所述第一方向上交替排列且所述第一導電金屬線與所述第二導電金屬線可在所述突出部處交叉。
根據示例性實施例，提供另一種半導體記憶體裝置，所述半導體記憶體裝置包括：多個第一導電線，在基板上在第一方向上延伸，且所述多個第一導電線上可以如下架構具有多個第一突出部及多個第一凹陷部，所述架構使得所述第一突出部與所述第一凹陷部可在所述第一方向上交替排列，且各所述第一導電線可在第二方向上間隔開且在第三方向上堆疊於一起；多個第二導電線，在所述第二方向上延伸，且所述多個第二導電線上以如下架構具有多個第二突出部及多個第二凹陷部，所述架構使得所述第二突出部及所述第二凹陷部可在所述第二方向上交替排列，且各所述第二導電線可在所述第一方向上間隔開並且在所述第三方向上堆疊於一起。所述第一導電金屬線與所述第二導電金屬線可 在所述第三方向上交替排列且在所述第一突出部及所述第二突出部處彼此交叉。所述半導體記憶體裝置可包括：多個胞元結構，可位於所述第一突出部及所述第二突出部上，使得所述胞元結構可在所述第三方向上在所述第一導電線與所述第二導電線之間堆疊於一起；以及節點分隔圖案，具有第一熱絕緣插塞及第二熱絕緣插塞。所述第一熱絕緣插塞可位於所述第一導電線的所述第一凹陷部中且可減少所述第一方向上一對相鄰的所述胞元結構之間的熱傳遞。所述第二熱絕緣插塞可位於所述第二導電線的所述第二凹陷部中且可減少所述第二方向上一對相鄰的所述胞元結構之間的熱傳遞。
根據示例性實施例，提供另一種製造以上半導體記憶體裝置的方法。首先，可以如下方式在基板上形成基礎結構，所述方式使得所述基礎結構可包括：多個下部第一導電線，在第一方向上延伸，且所述多個下部第一導電線上具有第一胞元線；下部第一基礎分隔線，位於彼此毗鄰的一對所述下部第一導電線之間且在所述第一方向上延伸以沿第二方向分隔相鄰的所述下部第一導電線；以及第一胞元分隔線，位於所述下部第一基礎分隔線上、彼此毗鄰的一對所述第一胞元線之間以沿所述第二方向分隔相鄰的所述第一胞元線。接著，可以如下方式在所述基礎結構上形成多個第二導電線，所述方式使得所述第二導電線可在所述第二方向上延伸且可在所述第一方向上間隔開相同間隙距離。所述第二導電線可交替地接觸所述第一胞元線及所述第一胞元分隔線且在 彼此毗鄰的一對所述第二導電金屬線之間可設置有第二線溝槽。可穿過在所述第二線溝槽中暴露出的所述第一胞元線形成第一節點分隔孔，使得所述下部第一導電線可經由所述第一節點分隔孔而局部地暴露出。接著，可自所述基板局部地移除經由所述第一節點分隔孔而暴露出的所述下部第一導電線，藉此在所述下部第一導電線上形成第一凹陷部。可在所述第一凹陷部及所述第一節點分隔孔中形成第一節點分隔圖案，以及可以如下方式在所述第二線溝槽中形成第二基礎分隔線，所述方式使得所述第一節點分隔圖案可被所述第二基礎分隔線覆蓋且所述第二導電線可藉由所述第二基礎分隔線而分隔開。
根據示例性實施例，所述導電線上可形成有另一系列的凹陷部及突出部，且所述胞元結構可排列於所述突出部上，而所述熱絕緣插塞可排列於所述凹陷部中。由於在導電線中的每一者處所述凹陷部的底部均低於所述突出部的頂表面，因此沿每一導電線夾置於相鄰的胞元結構之間的熱絕緣插塞將低於所述胞元結構的底部。
因此，相鄰的胞元結構之間的熱傳遞路徑可增大為所述凹陷的深度的兩倍，以藉此減小同一導電線上的各胞元結構之間的熱串擾。
100、1100:基板
200:第一導電線
300:胞元結構
310:加熱器
320、1313、1353:資料儲存元件
321:高溫區域
330:分隔電極
340、1317、1357:選擇元件
350:接觸電極
400:第一絕緣圖案
500:第二導電線
600:熱絕緣插塞
700、IP2:第二絕緣圖案
1000:記憶體裝置
1200:導電線
1210:第一導電線
1210a:下部第一導電層
1219:基礎分隔線
1250:上部第一導電線
1250a:上部第一導電層
1259:基礎分隔線
1300:胞元結構
1310:第一胞元結構
1310a:第一多層
1310b:第一胞元線
1311、1351:第一電極
1311a:第一電極層
1311b、1351b:第一電極圖案
1313a:可相變材料層
1313b、1353b:可相變材料圖案
1315、1355:第二電極
1315a:第二電極層
1315b、1355b:第二電極圖案
1317a:開關層
1317b、1357b:開關圖案
1319、1359:第三電極
1319a:第三電極層
1319b、1359b:第三電極圖案
1350:第二胞元結構
1350a:第二多層
1350b:第二胞元線
1400:胞元分隔線
1500:導電線
1500a:第二導電層
1590:基礎分隔線
1600:節點分隔圖案
1610:第一熱絕緣插塞
1650:第二熱絕緣插塞
1700:胞元分隔線
2000:半導體記憶體裝置
AC:毗鄰胞元
BS:基礎結構
C:交叉點
CT1:第一胞元溝槽
CT2:第二胞元溝槽
d:深度
d1:深度
d2:深度
I-I’、II-II’、III-III’:線
IP1:絕緣圖案
LLT1:下部第一線溝槽
LT2:第二線溝槽
M1:第一遮罩圖案
M2:第二遮罩圖案
M3:第三遮罩圖案
M4:第四遮罩圖案
NH1:第一節點分隔孔
NH2:第二節點分隔孔
P:突出部
P1:突出部
P2:突出部
R:凹陷部
R1:第一凹陷部
R2:第二凹陷部
Rp:可變電阻器
SC:選擇胞元
TP1:傳統傳遞路徑
TP2:傳遞路徑
ULT1:上部第一線溝槽
WL:字元線
WLC:字元線觸點
x:第一方向
y:第二方向
z:第三方向
藉由參照附圖來詳細闡述本文所述主題的示例性實施 例，本文所述主題的這些及其他特徵將變得更加顯而易見，在附圖中：圖1是說明根據示例性實施例的半導體記憶體裝置的立體圖。
圖2是說明圖1中的半導體記憶體裝置的佈局。
圖3是說明圖1中所示半導體記憶體裝置的胞元陣列的等效電路圖。
圖4A至圖4C是圖1中所示半導體記憶體裝置的分別沿圖2中的佈局所示的線I-I’、線II-II’及線III-III’截取的剖視圖。
圖4D是說明圖1中的半導體記憶體裝置的平面圖。
圖5A是說明具有交叉點胞元陣列結構的傳統半導體記憶體裝置的熱傳遞路徑的圖。
圖5B是說明圖1中所示半導體記憶體裝置的熱傳遞路徑的圖。
圖6是說明根據另一示例性實施例的半導體記憶體裝置的立體圖。
圖7A至圖7C是圖6中所示半導體記憶體裝置的分別沿圖2中的佈局所示的線I-I’、線II-II’及線III-III’截取的剖視圖。
圖7D是說明圖6中的半導體記憶體裝置的平面圖。
圖8A至圖23B是說明根據示例性實施例的製造半導體記憶體裝置的方法的製程步驟的圖。
現將在下文中參照其中示出各種示例性實施方案的附圖來更全面地闡述本發明。然而，本發明可被實施成諸多不同形式且不應被視為僅限於各所述示例性實施例。這些示例性實施例僅為實例且可存在諸多不需要本文所提供細節的實施方案及變型。亦應注意，本發明提供替代性實例的細節，但此種對替代性形式的羅列並非為詳盡的。此外，各種實例之間的任何細節一致性不應被解釋為需要此種細節，羅列本文所述每一個特徵的每一個可能變型是不實際的。在確定本發明的要求時應參考申請專利範圍的語言。
在圖式中，為清晰起見，可誇大層及區的大小及相對大小。在所有圖式中，相同的編號指代相同的元件。儘管不同的圖示出示例性實施方案的各種變型，然而這些圖未必旨在彼此相互排斥。確切而言，如將自下文詳細說明的上下文看出，當將各圖及其說明作為整體考慮時，不同圖中所繪示及闡述的某些特徵可與來自其他圖的其他特徵加以組合以達成各種示例性實施例。
儘管可使用例如「一個示例性實施例」或「某些示例性實施例」等語言來指代本文所述各圖，然而除非上下文中如此指示，否則這些圖及其對應說明並非旨在與其他圖或說明相互排斥。因此，來自某些圖的某些態樣可與其他圖中的某些特徵相同，及/或某些圖可為特定示例性實施例的不同代表形式或不同部分。
本文所用術語僅是用於闡述特定示例性實施例且並非旨在限制本發明。除非上下文另外清楚地指示，否則本文所用單數 形式「一」及「所述」旨在亦包含複數形式。本文所用用語「及/或」包括相關所列項其中一或多個項的任意及所有組合且可被縮寫成「/」。
應理解，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種元件、組件、區、層及/或區段，然而這些元件、組件、區、層及/或區段不應受這些用語限制。除非上下文另外指示，否則這些用語僅用於區分各個元件、組件、區、層或區段(例如，作為命名習慣)。因此，在不背離本發明的教示內容的條件下，以下在本說明書的一個章節中論述的第一元件、組件、區、層或區段可在本說明書的另一章節或在申請專利範圍中被稱作第二元件、組件、區、層或區段。此外，在某些情形中，即便在本說明書中並未使用「第一」、「第二」等來闡述一用語，所述用語仍可在請求項中被稱作「第一」或「第二」，以區分各個不同的所主張要件。
更應理解，當在本說明書中使用用語「包括」或「包含」時，是指明所陳述特徵、區、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、區、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
應理解，當稱一元件「連接」至或「耦接」至另一元件或者「連接」於或「耦接」於所述另一元件「上」時，所述元件可直接連接至或直接耦接至所述另一元件或者直接連接於或直接耦接於所述另一元件上，抑或可存在中間元件。相比之下，當稱 一元件「直接連接」至或「直接耦接至另一元件、或稱所述元件「接觸」所述另一元件時，則不存在中間元件。其他用於闡述各元件之間的關係的詞語應以相同的方式加以解釋(例如，「位於…之間」相對於「直接位於…之間」、「毗鄰」相對於「直接毗鄰」等)。
將參照作為理想示意圖的平面圖及/或剖視圖來闡述本文所述示例性實施例。因此，可根據製造技術及/或容差來修改各示例性圖。因此，所揭露實施例並非僅限於圖中所示者，而是亦包括基於製造製程而形成的配置的各種修改方案。因此，圖中所例示的區可具有示意性性質，且圖中所示區的形狀可例示元件的區的特定形狀，本發明的各態樣並非僅限於此。
為易於說明，本文中可能使用例如「在…之下」、「在…下面」、「下方的」、「在…之上」、「上方的」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。應理解，所述空間相對性用語旨在除圖中所繪示定向以外亦囊括裝置在使用或操作中的不同定向。舉例而言，若圖中裝置被翻轉，則被闡述為在另一元件或特徵「下面」或「之下」的元件此時將被定向為位於所述另一元件或特徵「之上」。因此，用語「下面」可囊括上方及下方兩種定向。所述裝置可具有其他定向(旋轉90度或處於其他定向)，且本文所用空間相對性描述語應相應地加以解釋。
當本文所用用語(例如，「相同的」、「相等的」、「平面的」 或「共面的」)指代定向、佈局、定位、形狀、大小、數量或其他量測形式時未必意指完全相同的定向、佈局、定位、形狀、大小、數量或其他量測形式，而是旨在於可例如由製造製程造成的可接受偏差內囊括近乎相同的定向、佈局、定位、形狀、大小、數量或其他量測形式。除非上下文或其他陳述另外指示，否則本文中可使用用語「實質上」來強調此含義。舉例而言，被闡述為「實質上相同」、「實質上相等」、或「實質上平面的」的項可為完全相同的、完全相等的或完全平面的，或者可在可例如由製造製程造成的可接受偏差內為相同的、相等或平面的。
儘管可能未示出某些剖視圖的對應平面圖及/或剖視圖，然而本文所說明裝置結構的剖視圖會對在平面圖中將被示出為沿兩個不同的方向延伸及/或將在立體圖中將被示出為在三個不同的方向上延伸的多個裝置結構提供支援。所述兩個不同的方向可彼此正交或可不彼此正交。所述三個不同的方向可包括可與所述兩個不同的方向正交的第三方向。所述多個裝置結構可整合於同一電子裝置中。舉例而言，當在剖視圖中說明裝置結構(例如，記憶胞結構或電晶體結構)時，電子裝置可包括多個裝置結構(例如，記憶胞結構或電晶體結構)(如電子裝置的平面圖所將說明)。所述多個裝置結構可排列成陣列及/或二維圖案。
被闡述為進行熱連接或熱連通的組件被排列成使得熱量將沿各所述組件之間的路徑行進以使得所述熱量能夠自第一組件傳遞至第二組件。僅是因兩個組件是同一裝置的一部分或封裝並 未使所述兩個組件熱連接。一般而言，導熱的且與另一導熱的或生熱的組件直接連接(或藉由中間導熱組件而連接至這些組件或者與這些組件緊密靠近而允許進行實質上的熱傳遞)的組件將被闡述為與這些組件熱連接、或與這些組件熱連通。相反，不將藉由位於其間的絕熱材料而隔離的兩個組件闡述為彼此熱連接或熱連通，所述絕熱材料會顯著防止所述兩個組件之間發生熱傳遞，或者僅容許偶發的熱傳遞。僅由於特定材料會提供偶發的熱傳導，因此用語「導熱的」並不適用於所述特定材料，但所述用語旨在指代通常被認為是良好熱導體的材料或已知具有傳熱能力的材料或者具有與這些材料相似的導熱性質的組件。
圖1是說明根據示例性實施例的半導體記憶體裝置的立體圖，且圖2是說明圖1中的半導體記憶體裝置的佈局。圖3是說明圖1中所示半導體記憶體裝置的胞元陣列的等效電路圖。圖4A至圖4C是圖1中所示半導體記憶體裝置的分別沿圖2中的佈局所示的線I-I’、線II-II’及線III-III’截取的剖視圖。圖4D是說明圖1中的半導體記憶體裝置的平面圖。
如圖1至圖4D中所示，半導體記憶體裝置1000可包括至少一個第一導電線200、至少一個第二導電線500以及多個胞元結構300，所述至少一個第一導電線200在第一方向x上延伸，所述至少一個第二導電線500在與第一方向x實質上垂直的第二方向y上延伸且在第一導電線之上與所述第一導電線交叉，所述多個胞元結構300位於第一導電線200與第二導電線500的交叉點C 處。
第一導電線200可在基板100上在第一方向x上延伸，且第一導電線200上可交替排列有多個突出部P及多個凹陷部R。多個第一導電線200可在第二方向y上彼此間隔開相同間隙距離。多個第二導電線500可排列於第一導電線200之上並可在第二方向y上延伸、沿第一方向x具有相同間隙距離。
第一導電線200與第二導電線500可在每一突出部P處彼此交叉，因而第一導電線200與第二導電線500的交叉點C可設置於突出部P中的每一者處。在此種架構中，半導體記憶體裝置1000的胞元結構300可設置於每一個交叉點C處，因此半導體記憶體裝置1000可具有交叉點胞元陣列結構。
在本示例性實施例中，第一導電線200及第二導電線500可充當記憶體裝置1000的字元線或位元線且可在垂直方向上彼此交叉。若第一導電線200充當記憶體裝置1000的字元線，則第二導電線500充當記憶體裝置1000的位元線，且反之亦然。
更具體而言，本示例性實施例中的字元線可經由字元線觸點(word line contact，WLC)而連接至位於位元線之上的搭接字元線(strapping word line)(圖中未示出)，藉此減小所述字元線的電阻。
基板100可包括：半導體基板，例如矽(Si)基板、鎵(Ga)-砷(As)基板及矽(Si)-鍺(Ge)基板；以及絕緣基板，例如絕緣體上覆矽(silicon-on-insulator，SOI)基板及絕緣體上覆鍺 (germanium-on-insulator，GOI)基板，在絕緣體上覆矽基板及絕緣體上覆鍺基板中一對矽/鍺層可藉由絕緣層而分隔開。基板100可包括任何其他基板，只要所述基板可包含半導體特性即可。
舉例而言，第一導電線200可包含低電阻金屬，所述低電阻金屬可形成於基板100上的絕緣緩衝層(圖中未示出)上。低電阻金屬的實例可包括鎢(W)、鈦(Ti)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鈦碳(TiCN)、氮化鎢(WN)、氮化鈷矽(CoSiN)、氮化鎢矽(WSiN)、氮化鉭(TaN)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)等。這些可單獨使用或組合使用。當本發明實例實施例揭露第一導電線200包含低電阻金屬時，任何其他低電阻材料可用於第一導電線200，只要電阻足夠小即可。舉例來說，碳(C)與氮化碳(CN)可用於第一導電線200。
另外，可藉由磊晶成長製程(epitaxial growth process)而在絕緣緩衝層上形成半導體層，且可將某些摻雜劑植入至所述半導體層上，以藉此在基板100上形成第一導電線200。
第一導電線200中的某些第一導電線可在各交叉點C之間凹陷，因此突出部P與凹陷部R可交替排列於第一導電線200中的某些第一導電線上。
用於形成胞元結構300的多層結構可在第三方向z上堆疊於突出部P上，且熱絕緣插塞600可位於凹陷部R上以藉此在第一方向x上將彼此毗鄰的胞元結構300電性分隔及熱分隔。第 一絕緣圖案400可在第一方向x上在相鄰的第一導電線之間延伸，且可在第二方向y上將相鄰的第一導電線200與可彼此毗鄰的胞元結構300分隔開。因此，各胞元結構300可沿第一方向x及第二方向y藉由熱絕緣插塞600及第一絕緣圖案400而彼此分隔開，藉此充當半導體記憶體裝置1000的節點分隔記憶胞(node-separated memory cell)。
在本示例性實施例中，第一絕緣圖案400可自胞元結構300的頂部延伸至緩衝層，且胞元結構300與第一導電線200同時可藉由第一絕緣圖案400而彼此分隔開。然而，第一絕緣圖案400可包括夾置於相鄰的第一導電線200之間的基礎分隔線及夾置於相鄰的胞元結構300之間的胞元分隔線。
第二導電線500可在第二方向y上接觸多個胞元結構300。舉例而言，第一絕緣圖案400可具有可與胞元結構300的上表面共面的上表面，且第二導電線500可交替地接觸胞元結構300及第一絕緣圖案400。
因此，第一導電線200可在第一方向x上接觸多個胞元結構300，且第二導電線500可在第二方向y上接觸多個胞元結構300。在本示例性實施例中，第二導電線500可包含與第一導電線200相同的低電阻金屬。然而，第二導電線500亦可包括摻雜劑半導體層，所述摻雜劑半導體層中可根據半導體記憶體裝置1000的特性而植入有某些摻雜劑。
第二絕緣圖案700可排列於相鄰的第二導電線500之間 且可被成形為在第二方向y上延伸的線。因此，在第一方向x上彼此毗鄰的各第二導電線500可藉由第二絕緣圖案700而分隔開。第二絕緣圖案700可接觸第一絕緣圖案400的上表面。
舉例而言，熱絕緣插塞600可具有可與第一絕緣圖案400的上表面共面的上表面，因而第二絕緣圖案700可交替地接觸熱絕緣插塞600及第一絕緣圖案400。具體而言，第二絕緣圖案700與熱絕緣插塞600可被整體形成為一個均質體。
在此種情形中，熱絕緣插塞600可包含與第一絕緣圖案400及第二絕緣圖案700相同的絕緣材料，因而夾置於第一導電線200與第二導電線500之間的胞元結構300可在第一方向x及第二方向y上藉由相同的絕緣材料而彼此進行節點分隔。舉例而言，位於胞元結構300周圍的絕緣材料可包括氧化矽、氮化矽及氮氧化矽中的一者。
胞元結構300可包括多層結構，所述多層結構可堆疊於記憶體裝置1000的字元線與位元線的交叉點C上。
胞元結構300可包括至少一個可變電阻器Rp。可變電阻器Rp的電阻或晶態(crystal state)可因應於所施加訊號而可逆地改變，所述所施加訊號例如為電壓或電流的電性訊號、光學訊號及電磁波。可變電阻器Rp的可逆改變可用作記憶體裝置1000的單元胞元的位元資訊。
舉例而言，半導體記憶體裝置1000可包括下一代非揮發性記憶體裝置，例如可相變隨機存取記憶體(PRAM)裝置、電阻 式隨機存取記憶體(RRAM)裝置及磁性隨機存取記憶體(MRAM)裝置。
在本示例性實施例中，胞元結構300包括可相變隨機存取記憶體裝置的單元胞元，且可具有由加熱器310、資料儲存元件320、分隔電極330及選擇元件340形成的堆疊結構。加熱器310可排列於第一導電線200的突出部P上，且資料儲存元件320可儲存位元資料作為材料相，所述材料相可因來自加熱器310的熱量而改變。資料儲存元件320的相可藉由選擇元件340來控制，且分隔電極330可夾置於資料儲存元件320與選擇元件340之間並可防止資料儲存元件320與選擇元件340之間發生材料擴散。舉例而言，所述分隔電極可包括障壁金屬層。
用於加熱器310的材料的實例可包括鎢(W)、鈦(Ti)、鋁(Al)、銅(Cu)、碳(C)、氮化碳(CN)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鈦碳(TiCN)、氮化鎢(WN)、氮化鈷矽(CoSiN)、氮化鎢矽(WSiN)、氮化鉭(TaN)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)等。這些可單獨使用或組合使用。加熱器可因應於可被施加至胞元結構300的電流來產生焦耳熱量(Joule’s heat)，且資料儲存元件320的材料狀態可因所述焦耳熱量而改變。
資料儲存元件320可包含可相變材料，例如硫屬化合物及超晶格(super lattice)。硫屬化合物的實例可包括Ge-Sb-Te、Ge-Te-As、Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、 Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te等。這些可單獨使用或組合使用。超晶格可包括其中Ge-Te與Sb-Te可交替堆疊於加熱器310上的合金。
選擇元件340可根據字元線WL的電壓而控制通往資料儲存元件320的電流。舉例而言，選擇元件340可包括垂直PN接面二極體、肖特基(schottky)二極體及雙向定限開關(ovonic threshold switch，OTS)中的一者。另外，選擇元件340亦可包括選擇電晶體。
用於所述雙向定限開關的材料的實例可包括砷(As)、鍺(Ge)、硒(Se)、碲(Te)、矽(Si)、鉍(Bi)、硫(S)、銻(Sb)等。這些可單獨使用或組合使用。在本示例性實施例中，所述雙向定限開關可包含其中可將硒(Se)及硫(S)與鍺(Ge)、矽(Si)、砷(As)及碲(Te)的化合物進行組合的6元素材料。
分隔電極330可夾置於資料儲存元件320與選擇元件340之間，且可減小資料儲存元件320與選擇元件340之間的邊界區域處的接觸電阻。舉例而言，分隔電極330可包含用於選擇元件340的雙向定限開關的金屬的矽化物或用於資料儲存元件320的可相變材料的金屬的矽化物。
選擇元件340與第二導電線500之間可進一步設置有接觸電極350。接觸電極350可充當用於將第二導電線500與選擇元件340彼此連接的接觸插塞。舉例而言，接觸電極350可包含具有低的比電阻(specific resistance)的低電阻金屬或金屬矽化物。
胞元結構300可排列於第一導電線200的突出部P上，且處於第一方向x上的相鄰的胞元結構可在第一導電線200的凹陷部R中藉由熱絕緣插塞600而彼此分隔開。
舉例而言，凹陷部R可相對於第一導電線200的上表面具有深度d，因而突出部P的上表面可較凹陷部R的底部高出凹陷部R的深度d。由於胞元結構300可位於突出部P上且熱絕緣插塞600可位於凹陷部R中，因此熱絕緣插塞600的底部部分可較胞元結構300的底部部分低凹陷部R的深度d。熱絕緣插塞600可防止在第一方向x上在相鄰的胞元結構300之間發生熱傳遞及電轉移(electrical transfer)。
因此，當訊號可被施加至這些胞元結構300中的一者且胞元結構300(選擇胞元)可被存取且因此可自所述選擇胞元的加熱器310產生熱量時，所述選擇胞元與毗鄰於所述選擇胞元的胞元結構300(毗鄰胞元)之間的熱傳遞可藉由熱絕緣插塞600而得到充分防止。因此，來自選擇胞元的熱量可僅經由第一導電線200便可被傳遞至所述毗鄰胞元，且如此一來，選擇胞元與毗鄰胞元之間的熱量傳遞路徑可增大凹陷部R的深度的兩倍。因此，選擇胞元與毗鄰胞元之間的熱串擾可因第一導電線200的凹陷部R而減小。
圖5A示出具有交叉點胞元陣列結構的傳統半導體記憶體裝置的熱傳遞路徑，且圖5B示出圖1中所示半導體記憶體裝置的熱傳遞路徑。
如圖5A及圖5B中所示，當選擇胞元SC的資料儲存元件320可被加熱器310加熱時，熱量可經由第一導電線200而自加熱器310及資料儲存元件320的高溫區域321輻射至毗鄰胞元AC。在此種情形中，在傳統半導體記憶體裝置中，熱量可沿第一導電線的表面部分經由傳統傳遞路徑TP1自選擇胞元SC傳遞至毗鄰胞元AC。
相比之下，在半導體記憶體裝置1000中，熱量可沿第一導電線200的凹陷部R的表面部分經由傳遞路徑TP2自選擇胞元SC傳遞至毗鄰胞元AC。因此，傳遞路徑TP2可較傳統傳遞路徑TP1長凹陷部R的深度d的兩倍。
因此，對毗鄰胞元AC進行的熱量傳遞可當選擇胞元SC可被存取時減小，且因此選擇胞元SC與毗鄰胞元AC之間的熱串擾可因熱傳遞路徑較長而減小，藉此提高具有交叉點胞元陣列結構的半導體記憶體裝置的可靠性。具體而言，熱串擾的減小可顯著提高具有高的積集度及低的胞元節距(cell pitch)的半導體記憶體裝置的操作可靠性。
圖6是說明根據另一示例性實施例的半導體記憶體裝置的立體圖。圖7A至圖7C是圖6中所示半導體記憶體裝置的分別沿圖2中的佈局所示的線I-I’、線II-II’及線III-III’切取的剖視圖。圖7D是說明圖6中的半導體記憶體裝置的平面圖。
除存在3維交叉點胞元陣列結構以外，圖6中的半導體記憶體裝置2000具有與半導體記憶體裝置1000相同的結構。因 此，多個第一導電線及多個第二導電線可在第一方向x及第二方向y上延伸，且各胞元結構可在第三方向z上以多重堆疊結構(multi-stack structure)排列於第一導電線與第二導電線之間。
如圖6至圖7D中所示，根據另一示例性實施例的半導體記憶體裝置2000可包括多個第一導電線1200、多個第二導電線1500、多個胞元結構1300，所述多個第一導電線1200在基板1100上在第一方向x上延伸且在所述多個第一導電線1200上以如下架構具有多個第一突出部P1及多個第一凹陷部R1，所述架構使得第一突出部P1及第一凹陷部R1可在第一方向x上交替排列且各第一導電線1200可在第二方向y上間隔開並在第三方向z上堆疊於一起，所述多個第二導電線1500在第二方向y上延伸且在所述多個第二導電線1500上以如下架構具有多個第二突出部P2及多個第二凹陷部R2，所述架構使得第二突出部P2與第二凹陷部R2可在第二方向y上交替排列且各第二導電線1500可在第一方向x上間隔開並在第三方向z上堆疊於一起，所述多個胞元結構1300以如下架構位於第一突出部P1及第二突出部P2上，所述架構使得胞元結構1300可在第三方向z上堆疊於一起且位於第一導電線1200與第二導電線1500之間。節點分隔圖案1600包括多個第一熱絕緣插塞1610及多個第二熱絕緣插塞1650。各第一熱絕緣插塞1610可分別位於第一導電線1200的第一凹陷部R1中並可減少第一方向x上一對相鄰的第一胞元結構1310之間的熱傳遞，且各第二熱絕緣插塞1650可分別位於第二導電線1500的第二凹陷部R2 中並可減少第二方向y上一對相鄰的第二胞元結構1350之間的熱傳遞。第一導電線與第二導電線可在第三方向z上交替排列，且可在第一突出部P1及第二突出部P2處彼此交叉。
在圖6中，圖1中所示半導體記憶體裝置1000上可進一步設置有在第一方向x上延伸的附加導電線，使得所述導電線可堆疊於一起而成為三層且各胞元結構可在所述堆疊的導電線之間排列成兩層。亦即，半導體記憶體裝置2000可包括三層導電線及兩層胞元結構。然而，半導體記憶體裝置2000可根據裝置要求及需要而包括四或更多層導電線及三或更多層胞元結構。
第一導電線1200可包括多個下部第一導電線1210及多個上部第一導電線1250，所述多個下部第一導電線1210可在基板1100的絕緣緩衝層(圖中未示出)上在第一方向x上延伸且可在第二方向y上間隔開相同間隙距離，所述多個上部第一導電線1250可在下部第一導電線1210之上在第一方向x上延伸且可在第二方向y上間隔開相同間隙距離。
下部第一導電線1210與上部第一導電線1250可沿第三方向z彼此平行或可沿第二方向y彼此位移。
被絕緣緩衝層覆蓋的基板1100以及第一導電線1200可實質上具有與基板100及第一導電線200相同的結構。
具體而言，第一突出部P1與第一凹陷部R1可在第一方向x上交替排列於第一導電線1200中的每一者上。第一凹陷部R1可相對於第一導電線1200的上表面具有第一深度d1，使得第 一突出部P1的上表面可較第一凹陷部R1的底部高出第一深度d1。
第一胞元結構1310可位於第一突出部P1上，且第一熱絕緣插塞1610可位於第一凹陷部R1中，因此第一熱絕緣插塞1610及第一胞元結構1310可交替排列於第一導電線1200上，且因此位於第一導電線1200上的各第一胞元結構1310可在第一方向x上藉由第一熱絕緣插塞1610而彼此分隔開。
多個(下部及上部)第一基礎分隔線1219及1259可在第一方向x上延伸並夾置於各相鄰的第一導電線1200之間，使得所述相鄰的第一導電線1200可藉由第一基礎分隔線1219或1259而彼此分隔開。第一分隔線1219及1259中的每一者上可排列有第一胞元分隔線1400，且位於相鄰的第一導電線1200上的各第一胞元結構1310可沿第二方向y藉由第一胞元分隔線1400而分隔開。
第一胞元結構1310可夾置於下部第一導電線1210與第二導電線1500之間，且可接觸下部第一導電線1210的第一突出部P1及第二導電線1500的下表面。第一胞元結構1310可藉由第一熱絕緣插塞1610及第一胞元分隔線1400而彼此進行節點分隔，且可位於每一個第一突出部P1上。
第二導電線1500可在第二方向y上延伸，且可交替地接觸第一胞元結構1310及第一胞元分隔線1400。第一胞元結構1310可位於第一導電線1200與第二導電線1500的每一個交叉點處，藉此形成半導體記憶體裝置2000的第一層交叉點胞元陣列結構。
第二基礎分隔線1590可在相鄰的第二導電線1500之間在第二方向y上延伸，使得第二導電線1500可沿第一方向x藉由第二基礎分隔線1590而彼此分隔開。
第二基礎分隔線1590可與第一胞元分隔線1400交叉，且第二基礎分隔線1590的上表面可與第二導電線1500的第二突出部P2的上表面共面。當第一熱絕緣插塞1610可與第一胞元分隔線1400共面時，第二基礎分隔線1590可在第二方向y上交替地接觸第一胞元分隔線1400及第一熱絕緣插塞1610。
在本示例性實施例中，第一熱絕緣插塞1610與第二基礎分隔線1590可整體地設置於可在單一製程中形成的一個主體中。具體而言，當下部第一基礎分隔線1219與第一胞元分隔線1400可包含相同的絕緣材料且第一熱絕緣插塞1610可包含與第一胞元分隔線1400相同的絕緣材料時，第一導電線1200與第一胞元結構1310可藉由單一絕緣圖案而彼此分隔開。
第一基礎分隔線1219及1259、第一胞元分隔線1400、第一胞元結構1310及第一熱絕緣插塞1610可分別具有與第一絕緣圖案400、胞元結構300及熱絕緣插塞600相同的結構，因而將不再對第一基礎分隔線1219及1259、第一胞元分隔線1400、第一胞元結構1310及第一熱絕緣插塞1610予以贅述。
第二突出部P2與第二凹陷部R2可在第二方向y上交替排列於第二導電線1500中的每一者上。第二凹陷部R2可相對於第二導電線1500的上表面具有第二深度d2，使得第二突出部P2 的上表面可較第二凹陷部R2的底部高出第二深度d2。
第二胞元結構1350可位於第二突出部P2上，且第二熱絕緣插塞1650可位於第二凹陷部R2中，因此第二熱絕緣插塞1650與第二胞元結構1350可交替排列於第二導電線1500上。如此一來，位於第二導電線1500上的各第二胞元結構1350可在第二方向y上藉由第二熱絕緣插塞1650而彼此分隔開。
多個第二基礎分隔線1590可在第二方向y上延伸且可夾置於各相鄰的第二導電線1500之間，使得所述相鄰的第二導電線1500可藉由第二基礎分隔線1590而彼此分隔開。第二基礎分隔線1590中的每一者上可排列有第二胞元分隔線1700，因此第二胞元結構1350可沿第一方向x藉由第二胞元分隔線1700而分隔開。
上部第一導電線1250可在第一方向x上延伸且可交替地接觸第二胞元結構1350及第二胞元分隔線1700。第二胞元結構1350可位於第二導電線1500與上部第一導電線1250的每一個交叉點處，藉此形成半導體記憶體裝置2000的第二層交叉點胞元陣列結構。
上部第一基礎分隔線1259可在相鄰的上部第一導電線1250之間在第一方向x上延伸，使得上部第一導電線1250可沿第二方向y藉由上部第一基礎分隔線1259而彼此分隔開。
上部第一基礎分隔線1259可與第二胞元分隔線1700交叉，且上部第一基礎分隔線1259的上表面可與上部第一導電線1250的第一突出部(圖中未示出)的上表面共面。
儘管本示例性實施例揭露上部第一導電線1250可被設置成最上側的第一導電線且因此可設置兩層胞元結構1300以作為半導體記憶體裝置2000的交叉點胞元陣列結構，然而亦可僅藉由進一步在上部第一導電線1250及/或附加第二導電線(圖中未示出)上設置附加突出部及凹陷部(圖中未示出)並進一步在每一個附加突出部上設置附加胞元結構而設置三或更多層胞元結構以作為所述半導體記憶體裝置的交叉點胞元陣列結構。
具體而言，當第二熱絕緣插塞1650可與第二胞元分隔線1700共面時，上部第一基礎分隔線1259可在第一方向x上交替地接觸第二胞元分隔線1700及第二熱絕緣插塞1650。
在本示例性實施例中，第二熱絕緣插塞1650與上部第一基礎分隔線1259可整體地設置於可在單一製程中形成的一個主體中。此外，當第二胞元分隔線1700可包含與第二熱絕緣插塞1650相同的絕緣材料時，第二胞元結構1350可藉由單一絕緣圖案而獨立地分隔開。
此外，當第二基礎分隔線1590及第一胞元分隔線1400可包含與第二胞元分隔線1700相同的絕緣材料且第一熱絕緣插塞1610及第二熱絕緣插塞1650可包含與第一胞元分隔線1400及第二胞元分隔線1700相同的材料時，第一胞元結構1310及第二胞元結構1350可藉由單一絕緣圖案而彼此分隔開。
舉例而言，基礎分隔線1219、1259及1590、胞元分隔線1400及1700以及具有第一熱絕緣插塞1610及第二熱絕緣插塞 1650的節點分隔圖案可包含氮化矽、氧化矽或氮氧化矽。
根據半導體記憶體裝置2000的示例性實施例，第一熱絕緣插塞1610及第二熱絕緣插塞1650可分別位於較第一胞元結構1310及第二胞元結構1350低第一深度d1的位置及低第二深度d2的位置處。因此，如參照圖5A及圖5B所詳細闡述，選擇胞元與毗鄰胞元之間的熱串擾可得到充分防止。因此，因來自選擇胞元的熱量所造成的毗鄰胞元中的資料的電損傷(electrical damage)可得到降低，藉此提高半導體裝置2000的可靠性。
在下文中，將參照附圖來詳細闡述製造所述半導體記憶體裝置的方法。
圖8A至圖23B是說明根據示例性實施例的製造半導體記憶體裝置的方法的各製程步驟的圖。儘管在本示例性實施例中可示例性地揭露製造圖6中所示半導體裝置的方法的各製程步驟，然而亦可以相同的製程來製造任意其他具有三或更多層胞元結構的半導體記憶體裝置。在附圖中，大寫字母‘A’表示圖6中所示半導體記憶體裝置的沿圖2中所示佈局所示的線I-I’截取的剖視圖，且大寫字母‘B’表示圖6中所示半導體記憶體裝置的沿圖2中所示佈局所示的線II-II’截取的剖視圖。大寫字母‘C’表示圖6中所示半導體記憶體裝置的沿圖2中所示佈局所示的線III-III’截取的剖視圖。
如圖8A至圖8B中所示，可在基板1100上形成第一胞元結構1310的下部第一導電層1210a及第一多層1310a，且可在第 一多層1310a上形成第一遮罩圖案M1。可將第一遮罩圖案M1形成為在第一方向x上延伸且在第二方向y上間隔開相同間隙距離的線圖案。
基板1100可包括例如矽晶圓等半導體基板及例如絕緣體上覆矽(SOI)基板等絕緣半導體基板。
可在基板1100上形成緩衝層(圖中未示出)，且可藉由沈積製程(deposition process)而在所述緩衝層上沈積低電阻金屬，或可藉由離子植入製程(ion implantation process)而將所述低電阻金屬植入至所述緩衝層上。相比之下，可在基板1100上形成磊晶層(epitaxial layer)，並可在所述磊晶層中摻雜例如低電阻金屬等雜質。在本示例性實施例中，可藉由化學氣相沈積(chemical vapor deposition，CVD)製程來在緩衝層上沈積低電阻金屬，藉此在基板1100上的緩衝層上形成下部第一導電層1210a。
低電阻金屬的實例可包括鎢(W)、鈦(Ti)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鈦碳(TiCN)、氮化鎢(WN)、氮化鈷矽(CoSiN)、氮化鎢矽(WSiN)、氮化鉭(TaN)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)等。這些可單獨使用或組合使用。當本發明實例實施例揭露下部第一導電層1210a包含低電阻金屬時，任何其他低電阻材料可用於下部第一導電層1210a，只要電阻足夠小即可。舉例來說，碳(C)與氮化碳(CN)可用於下部第一導電層1210a。
可在後續製程中將第一多層1310a形成為第一胞元結構 1310，且第一多層1310a可包括第一胞元結構1310的多個組成層。亦即，可在下部第一導電層1210a上依序堆疊第一胞元結構1310的組成層。
在本示例性實施例中，第一胞元結構1310可包括可相變隨機存取記憶體(PRAM)裝置的單元胞元，其中可藉由第一胞元結構1310在結晶結構與非晶結構之間的相變來儲存胞元資料。因此，可在下部第一導電層1210a上形成可被形成為用於產生焦耳熱量的加熱器的第一電極層1311a，且可在第一電極層1311a上形成可相變材料層1313a。接著，可在可相變材料層1313a上形成可被形成為抗擴散層(anti-diffusion layer)的第二電極層1315a，且可在第二電極層1315a上形成可被形成為選擇元件的開關層1317a。此後，可在開關層1317a上形成第三電極層1319a。可將第三電極層1319a形成為第三電極1319，第三電極1319在第一胞元結構1310與第二導電線1500之間充當接觸插塞。
可藉由化學氣相沈積製程而將可對於可相變材料層1313a而言不具有反應性的金屬沈積至下部第一導電層1210a上，藉此形成第一電極層1311a。可將第一電極層1311a形成為單層結構或多層結構。第一電極層1311a的單層結構可包含鎢(W)、鈦(Ti)、鋁(Al)、銅(Cu)及碳(C)。第一電極層1311a的多層結構可包含氮化碳(CN)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鈦碳(TiCN)、氮化鎢(WN)、氮化鈷矽(CoSiN)、氮化鎢矽(WSiN)、氮化鉭(TaN)、氮化鉭碳(TaCN)、 氮化鉭矽(TaSiN)及其組合。
可相變材料層1313a可包含可相變材料，所述可相變材料的相可根據加熱溫度及時間而在具有相對較高的電阻率的非晶相與具有相對較低的電阻率的結晶相之間改變。所述可相變材料的實例可包括碲(Te)、硒(Se)、鍺(Ge)、銻(Sb)、鉍(Bi)、鉛(Pb)、錫(Sn)、砷(As)、硫(S)、矽(Si)、磷(P)、氧(O)等。這些可單獨使用或組合使用。舉例而言，可相變材料層1313a可包含硫屬化合物或摻雜有雜質的硫屬化合物。硫屬化合物的實例可包括Ge-Sb-Te、Ge-Te-As、Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te等。這些可單獨使用或組合使用。
另外，可將可相變材料層1313a形成為超晶格結構，其中可藉由分子束磊晶(molecular beam epitaxial，MBE)製程或原子層沈積(atomic layer deposition，ALD)製程而依序堆疊二或更多種材料。所述超晶格可需要顯著低的熱量來達成相變，因此在非晶相與結晶相之間的相變可以相對低的溫度進行。舉例而言，可相變材料層1313a可包含合金，在所述合金中，GeTe與SbTe可以分子或原子為單位交替堆疊。
可在可相變材料層1313a上形成第二電極層1315a，且第二電極層1315a可將可相變材料層1313a與開關層1317a分隔開。第二電極層1315a可防止可相變材料層1313a與開關層1317a反應，且在用於形成開關層1317a的後續製程中可防止開關層1317a 擴散至可相變材料層1313a中。
舉例而言，第二電極層1315a可包含可對於可相變材料層1313a而言不具有反應性的金屬矽化物。第二電極層1315a的金屬矽化物可包括矽化鎢、矽化鈷、矽化鎳、矽化鈦及矽化鉭。
可將開關層1317a形成為選擇元件1317，選擇元件1317用於藉由接通或斷開電流來選擇胞元結構1300的操作模式。舉例而言，選擇元件1317可包括垂直PN接面二極體、肖特基二極體及雙向定限開關(OTS)中的一者。因此，開關層1317a可根據選擇元件1317的結構而包括合適的層結構。
舉例而言，可將開關層1317a形成為二極體層，在所述二極體層中，可在第二電極層1315a上交替堆疊一對具有相反極性類型的半導體層。
另外，可在第二電極層1315a上將開關層1317a形成為非晶半導體層。所述非晶半導體層可具有不連續的電壓-電流特性，且可包含砷(As)、鍺(Ge)、硒(Se)、碲(Te)、矽(Si)、鉍(Bi)、硫(S)、銻(Sb)及其組合中的一者。
在本示例性實施例中，可在第二電極層1315a上形成包含砷(As)、鍺(Ge)、碲(Te)、矽(Si)的非晶半導體層，並接著可藉由離子植入製程而將硒(Se)及硫(S)植入至所述非晶半導體層上，藉此形成開關層1317a以作為6元素非晶半導體層。
可進一步在開關層1317a上形成第三電極層1319a來作為選擇元件1317與第二導電線1500之間的接觸插塞。因此，第 三電極層1319a可包含低電阻金屬或低電阻金屬的金屬矽化物。
可在形成胞元結構1300時形成第三電極層1319a，或可在形成第二導電線1500之前在通孔製程(via process)中形成第三電極層1319a。在本示例性實施例中，可在開關層1317a上形成第三電極層1319a以作為胞元結構1300的組件。
因此，可在下部第一導電層1210a上依序形成第一電極層1311a、可相變材料層1313a、第二電極層1315a、開關層1317a及第三電極層1319a，藉此在下部第一導電層1210a上形成第一多層1310a。
此後，可在第一多層1310a上形成遮罩層(圖中未示出)，且可藉由光微影製程(photolithography process)而將所述遮罩層圖案化成第一遮罩圖案M1。可將第一遮罩圖案M1形成為在第一方向x上延伸且沿第二方向y間隔開的多個線。
如9A及圖9B中所示，可使用第一遮罩圖案M1作為蝕刻遮罩，藉由蝕刻製程(etching process)而自基板1100局部地移除第一多層1310a及下部第一導電層1210a，藉此形成可在第一方向x上延伸的下部第一線溝槽LLT1及第一胞元溝槽CT1。
可以在第一方向x上延伸的線形狀自基板1100依序蝕刻掉第三電極層1319a、開關層1317a、第二電極層1315a、可相變材料層1313a及第一電極層1311a，藉此形成第一胞元溝槽CT1，並接著可連續地自基板1100蝕刻掉下部第一導電層1210a，以形成在第一方向x上與所述第一胞元溝槽連通的下部第一線溝槽 LLT1。
在本示例性實施例中，可連續地對第一多層1310a及下部第一導電層1210a執行蝕刻製程，因此可在同一蝕刻製程中連續地形成第一胞元溝槽CT1及下部第一線溝槽LLT1。因此，可將第一多層1310a形成為可藉由第一胞元溝槽CT1而間隔開的多個第一胞元線1310b，且可將下部第一導電層1210a形成為可藉由下部第一線溝槽LLT1而間隔開的多個下部第一導電線1210。第一胞元線1310b可包括第一電極圖案1311b、可相變材料圖案1313b、第二電極圖案1315b、開關圖案1317b及第三電極圖案1319b。
如圖10A及圖10B中所示，可在第一胞元溝槽CT1中形成第一胞元分隔線1400，且可在下部第一線溝槽LLT1中形成第一基礎分隔線1219，藉此沿第二方向y將各相鄰的第一胞元線1310b及各相鄰的下部第一導電線1210分隔開。在本示例性實施例中，可在基板1100上同時形成第一胞元分隔線1400及第一基礎分隔線1219以作為第一絕緣圖案IP1。
舉例而言，可在基板1100上將絕緣層(圖中未示出)形成為足以填滿第一胞元溝槽CT1及下部第一線溝槽LLT1的厚度，並接著可將所述絕緣層平坦化直至第一胞元線1310b的上表面為止。因此，絕緣層可僅存留於第一胞元溝槽CT1及下部第一線溝槽LLT1中，藉此在基板1100上形成第一胞元分隔線1400及第一基礎分隔線1219。
由於第一胞元分隔線1400及第一基礎分隔線1219可同時以相同的絕緣材料形成，因此可藉由第一絕緣圖案IP1而將第一胞元線1310b與下部第一導電線1210彼此分隔開。絕緣圖案IP1的實例可包括氧化矽、氮化矽及氮氧化矽。
可在基板1100上將可在第一方向x上延伸的下部第一導電線1210及位於下部第一導電線1210中的每一者上的第一胞元線以及包括第一胞元分隔線1400及第一基礎分隔線1219的第一絕緣圖案IP1形成為基礎結構BS。
如圖11A及圖11B中所示，可以如下方式在基礎結構BS上形成第二導電層1500a，使得第二導電層1500a可覆蓋基礎結構BS，且可使得第二導電層1500a的頂表面變平。接著，可在第二導電層1500a上形成第二遮罩圖案M2。
舉例而言，可藉由沈積製程而將低電阻金屬沈積至基礎結構BS上，藉此在基礎結構BS上形成低電阻金屬層以作為第二導電層1500a。用於第二導電層1500a的低電阻金屬的實例可包括鎢(W)、鈦(Ti)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鈦碳(TiCN)、氮化鎢(WN)、氮化鈷矽(CoSiN)、氮化鎢矽(WSiN)、氮化鉭(TaN)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)等。這些可單獨使用或組合使用。具體而言，第二導電層1500a可包含與下部第一導電層1210a相同的材料。當本發明實例實施例揭露第二導電層1500a包含低電阻金屬時，任何其他低電阻材料可用於第二導電層1500a，只要電 阻足夠小即可。舉例來說，碳(C)與氮化碳(CN)可用於第二導電層1500a。
接著，可在第二導電層1500a上將第二遮罩圖案M2形成為在第二方向y上延伸且沿第一方向x間隔開的多個線。
如圖12A及圖12B中所示，可在第二方向y上在基礎結構BS上形成第二導電線1500。
舉例而言，可使用第二遮罩圖案M2作為蝕刻遮罩藉由非等向性蝕刻製程(anisotropic etching process)而自基礎結構BS局部地移除第二導電層1500a，直至可暴露出第一胞元線1310b為止，藉此形成在第二方向y上延伸的第二線溝槽LT2。因此，可將第二導電層1500a形成為可在第二方向y上延伸且可沿第一方向x藉由第二線溝槽LT2而間隔開的第二導電線1500。
由於可將第二線溝槽LT2成形為在第二方向y上延伸的線，因此可沿第二方向y經由第二線溝槽LT2而交替地暴露出第一胞元線1310b及第一胞元分隔線1400。
在本示例性實施例中，可藉由反應離子蝕刻(reaction ion etching，RIE)製程而自基礎結構BS蝕刻掉第二導電層1500a。
如圖13A及圖13B中所示，可自基礎結構BS移除可經由第二線溝槽LT2而暴露出的第一胞元線1310b，以藉此形成第一節點分隔孔NH1，可經由第一節點分隔孔NH1暴露出下部第一導電線1210。舉例而言，可藉由相對於第一胞元分隔線1400具有蝕刻選擇性的非等向性蝕刻製程來移除第一胞元線1310b。
具體而言，由於第一胞元線1310b可包含與第二導電線1500相似的金屬系材料，因此可在形成第二線溝槽LT2及第二導電線1500之後僅藉由改變非等向性蝕刻製程的製程條件(例如，蝕刻氣體以及製程溫度及壓力)而連續地蝕刻掉第一胞元線1310b。
在以上蝕刻製程中，可針對第一電極圖案1311b、第二電極圖案1315b、第三電極圖案1319b、可相變材料圖案1313b以及開關圖案1317b中的每一者來獨立地調整所述製程條件，可減小第一電極圖案1311b、第二電極圖案1315b、第三電極圖案1319b、可相變材料圖案1313b以及開關圖案1317b之間的接觸電阻。
因此，可在第一方向x上藉由第一節點分隔孔NH1將第一胞元線1310b分隔開並在第二方向y上藉由第一胞元分隔線1400將第一胞元線1310b分隔開，使得可對第一胞元線1310b進行節點分隔以分隔成第一胞元結構1310。亦即，可藉由用於形成第一節點分隔孔NH1的蝕刻製程而將第一胞元線1310b形成為第一胞元結構1310，第一胞元結構1310具有第一電極1311、包含可相變材料的資料儲存元件1313、第二電極1315、選擇元件1317及第三電極1319。此外，可經由第一節點分隔孔NH1而暴露出下部第一導電線1210的上表面。
如圖14A及圖14B中所示，可使經由第一節點分隔孔NH1而暴露出的下部第一導電線1210局部地凹陷，藉此在下部第一導電線1210上形成第一凹陷部R1。因此，可將下部第一導電線1210 形成為不均勻結構，其中可將第一凹陷部R1及第一突出部P1交替排列於所述不均勻結構的上部部分處。可藉由第一凹陷部R1來界定第一突出部P1，且可將第一胞元結構1310排列於第一突出部P1上。
可藉由相對於第一胞元結構1310及第二導電線1500具有蝕刻選擇性的乾式蝕刻製程(dry etching process)或濕式蝕刻製程(wet etching process)而自基板1100局部地移除下部第一導電線1210。舉例而言，若下部第一導電線1210包括經摻雜的半導體層或磊晶層，則可藉由相對於第一胞元結構1310的金屬材料及第二導電線1500的金屬材料具有蝕刻選擇性的濕式蝕刻製程來形成第一凹陷部R1。
相比之下，若下部第一導電線1210包含與第二導電線1500相似的金屬材料，則可藉由例如反應離子蝕刻(RIE)製程等乾式蝕刻製程來形成第一凹陷部R1。在此種情形中，可僅藉由改變蝕刻氣體及蝕刻時間來輕易地修改第一凹陷部R1的架構。
具體而言，除從第一凹陷部R1的第一深度d1以及第一胞元結構1310的組成及層結構來看存在蝕刻條件上的變化以外，用於形成第一凹陷部R1的乾式蝕刻製程可與用於形成第二線溝槽LT2及第一節點分隔孔NH1的蝕刻製程為同一製程。因此，用於形成第一凹陷部R1的乾式蝕刻製程可與用於形成第二線溝槽LT2及第一節點分隔孔NH1的乾式蝕刻製程在同一製程腔室中進行。
在本示例性實施例中，可藉由反應離子蝕刻製程而將第一凹陷部R1形成為具有介於約5奈米(nm)至約50奈米範圍內的第一深度d1。
當第一深度d1會小於5奈米時，選擇胞元與毗鄰胞元之間的熱傳遞路徑會實質上不顯著且所述選擇胞元與毗鄰胞元之間的熱串擾會幾乎不受第一導電線1210的第一凹陷部R1保護。相比之下，當第一深度d1會大於約50奈米時，第一節點分隔孔NH1的深寬比(aspect ratio)會變得過高而使得可能在第一節點分隔孔NH1中在隨後形成的第一熱絕緣插塞1610中產生例如空隙(void)等接觸缺陷。因此，可將第一深度d1控制成至少5奈米，例如介於約5奈米至約50奈米範圍內。此外，為了增大毗鄰的第一胞元結構1310之間的導熱路徑的距離，深度d1可為將相鄰的第一胞元結構1310分隔開的距離的至少1/4，進而使所述導熱路徑增大原本將由第一導電線1210形成的導熱路徑的至少50%。舉例而言，將深度d1形成至為位於突出部P1的位置處的第一導電線1210的厚度(圖14A中的垂直高度)的至少1/4的深度可為有益的。
如圖15A及圖15B中所示，可在第一凹陷部R1中形成第一熱絕緣插塞1610，且可在第二線溝槽LT2中形成第一節點分隔孔NH1及第二基礎分隔線1590。第一熱絕緣插塞1610可構成半導體記憶體裝置2000的節點分隔圖案1600。
舉例而言，可藉由蝕刻製程而在基板1100上將絕緣層(圖中未示出)形成為足以填充滿第二線溝槽LT2及第一節點分隔孔 NH1的厚度。接著，可將絕緣層平坦化直至可暴露出第二導電線1500的上表面為止，藉此形成第一熱絕緣插塞1610，且可在基板1100上同時形成第二基礎分隔線1590。
具體而言，第一熱絕緣插塞1610及第二基礎分隔線1590可包含與第一胞元分隔線1400相同的絕緣材料，因此第一熱絕緣插塞1610、第二基礎分隔線1590及第一胞元分隔線1400之間的邊界應力可減小。舉例而言，第一熱絕緣插塞1610及第二基礎分隔線1590可包含氧化矽、氮化矽及氮氧化矽。
儘管本示例性實施例揭露在同一製程中第二基礎分隔線1590可包含與第一熱絕緣插塞1610相同的絕緣材料，然而第一熱絕緣插塞1610與第二基礎分隔線1590可在不同製程中以不同絕緣材料獨立地形成。
因此，可在第一方向x上藉由第一熱絕緣插塞1610而將第一突出部P1上的各第一胞元結構1310彼此分隔開，第一熱絕緣插塞1610的底部可低於第一胞元結構1310的底表面。儘管第一胞元結構1310中的選擇胞元的第一電極1311及資料儲存元件1313會產生熱量，然而熱傳遞路徑可延長第一凹陷部R1的第一深度d1的兩倍，且因此，在第一胞元結構1310中自選擇胞元至毗鄰胞元進行的熱傳遞可顯著減少。因此，選擇胞元與毗鄰胞元之間的熱串擾可因下部第一導電線1210的第一凹陷部R1而減小，藉此提高半導體記憶體裝置2000的操作可靠性。
如圖16A及圖16B中所示，可在基板1100上形成第二多 層1350a，使得第二多層1350a可覆蓋第二導電線1500及第二基礎分隔線1590。接著，可在第二多層1350a上形成第三遮罩圖案M3。可將第三遮罩圖案M3形成為在第二方向y上延伸且沿第一方向x間隔開的多個線。
第二多層1350a可包含與第一多層1310a相同的材料及結構，且可在後續製程中將第二多層1350a形成為第二胞元結構1350。
可藉由與參照圖8A及圖8B所詳細闡述的用於第一多層1310a的製程相同的製程來形成第二多層1350a，且可藉由與參照圖12A及圖12B所詳細闡述的用於第二遮罩圖案M2的製程相同的製程來形成第三遮罩圖案M3。第三遮罩圖案M3可具有與第二導電線1500相同的線圖案。
如圖17A及圖17B中所示，可使用第三遮罩圖案M3作為蝕刻遮罩藉由蝕刻製程而自基板1100局部地移除第二多層1350a，藉此形成可在第二方向y上延伸的第二胞元溝槽CT2。因此，可將第二多層1350a形成為可在第二方向y上延伸且沿第一方向x藉由第二胞元溝槽CT2而間隔開的多個第二胞元線1350b。因此，正如第一胞元線1310b，第二胞元線1350b亦可包括第一電極圖案1351b、可相變材料圖案1353b、第二電極圖案1355b、開關圖案1357b及第三電極圖案1359b。
由於第一多層1310a與第二多層1350a可包含相同的結構及材料，因此可藉由與用於第一胞元溝槽CT1的蝕刻製程相同 的蝕刻製程來形成第二胞元溝槽CT2。
如圖18A及圖18B中所示，可在第二胞元溝槽CT2中形成第二胞元分隔線1700，因此可沿第一方向x使各第二胞元線1350b彼此分隔開。在本示例性實施例中，可將第二胞元分隔線1700排列於第二基礎分隔線1590上，因此第二胞元分隔線1700及第二基礎分隔線1590可構成半導體記憶體裝置2000的第二絕緣圖案IP2。
舉例而言，可在基板1100上將絕緣層(圖中未示出)形成為足以填充滿第二胞元溝槽CT2的厚度，並接著可將所述絕緣層平坦化直至第二胞元線1350b的上表面為止。因此，絕緣層可僅存留於第二胞元溝槽CT2中，藉此在基板1100上形成第二胞元分隔線1700。
因此，可沿第一方向x將第二胞元線1350b與第二胞元分隔線1700交替排列於基板上，且可藉由第二胞元分隔線1700而將相鄰的第二胞元線1350b彼此分隔開。
如圖19A及圖19B中所示，可在第二胞元線1350b及第二胞元分隔線1700上形成上部第一導電層1250a，並接著可在上部第一導電層1250a上形成第四遮罩圖案M4。
上部第一導電層1250a可藉由沈積製程而包含與下部第一導電層1210a相同的材料。舉例而言，可將低電阻金屬沈積至第二胞元線1350b及第二胞元分隔線1700上，且可將某些摻雜劑或雜質植入至低電阻金屬層上，藉此形成上部第一導電層1250a。 另外，可在第二胞元線1350b及第二胞元分隔線1700上形成磊晶層，且可將某些摻雜劑或雜質植入至所述磊晶層上，藉此形成上部第一導電層1250a。
在經修改示例性實施例中，由於可在後續製程中將第三電極圖案1359b形成為與上部第一導電線1250接觸的接觸插塞，因此可與上部第一導電線1250a同時形成第二胞元線1350b的第三電極圖案1359b。
在本示例性實施例中，可藉由與用於形成下部第一導電層1210a的沈積製程相似的化學氣相沈積製程來形成上部第一導電層1250a。
如圖20A及圖20B中所示，可跨越第二胞元線1350b及第二胞元分隔線1700而形成多個上部第一導電線1250。上部第一導電線1250可在第一方向x上延伸且沿第二方向y間隔開。下部第一導電線1210及上部第一導電線1250可構成在第一方向x上延伸的第一導電線1200。
舉例而言，可使用第四遮罩圖案M4作為蝕刻遮罩，藉由非等向性蝕刻製程而自基板1100局部地移除上部第一導電層1250a直至可暴露出第二胞元線1350b為止，藉此形成在第一方向x上延伸的上部第一線溝槽ULT1。因此，可將上部第一導電層1250a形成為可在第一方向x上延伸且可沿第二方向y藉由上部第一線溝槽ULT1而間隔開的上部第一導電線1250。
在本示例性實施例中，可藉由反應離子蝕刻(RIE)製程 而自基板1100蝕刻掉上部第一導電層1250a。
如圖21A及圖21B中所示，可自基板1100移除可經由上部第一線溝槽ULT1而暴露出的第二胞元線1350b以藉此形成第二節點分隔孔NH2，可經由第二節點分隔孔NH2暴露出第二導電線1500。舉例而言，可藉由相對於第二胞元分隔線1700具有蝕刻選擇性的非等向性蝕刻製程來移除第二胞元線1350b。
具體而言，由於第二胞元線1350b可包含與上部第一導電線1250相似的金屬系材料，因此可在形成上部第一線溝槽ULT1之後僅藉由改變非等向性蝕刻製程的製程條件(例如，蝕刻氣體以及製程溫度及壓力)而連續地蝕刻掉第二胞元線1350b。
因此，可在第一方向x上藉由第二節點分隔孔NH2將第二胞元線1350b分隔開，並在第二方向y上藉由第二胞元分隔線1700將第二胞元線1350b分隔開，使得可對第二胞元線1350b進行節點分隔以分隔成第二胞元結構1350。亦即，可藉由用於形成第二節點分隔孔NH2的蝕刻製程而將第二胞元線1350b形成為第二胞元結構1350，第二胞元結構1350具有第一電極1351、包含可相變材料的資料儲存元件1353、第二電極1355、選擇元件1357及第三電極1359。此外，可經由第二節點分隔孔NH2而暴露出第二導電線1500的上表面。
如圖22A及圖22B中所示，可使經由第二節點分隔孔NH2而暴露出的第二導電線1500局部地凹陷，藉此在第二導電線1500上形成第二凹陷部R2。因此，可將第二導電線1500形成為不均 勻結構，其中可將第二凹陷部R2及第二突出部P2交替排列於所述不均勻結構的上部部分處。可藉由第二凹陷部R2來界定第二突出部P2，且可將第二胞元結構1350排列於第二突出部P2上。
可藉由相對於第二胞元結構1350及上部第一導電線1250具有蝕刻選擇性的乾式蝕刻製程或濕式蝕刻製程而自基板1100局部地移除第二導電線1500。舉例而言，當第二導電線1500可包括經摻雜的半導體層或磊晶層時，可藉由相對於第二胞元結構1350的金屬材料及上部第一導電線1250的金屬材料具有蝕刻選擇性的濕式蝕刻製程來形成第二凹陷部R2。
相比之下，當第二導電線1500可包含與上部第一導電線1250相似的金屬材料時，可藉由例如反應離子蝕刻(RIE)製程等乾式蝕刻製程來形成第二凹陷部R2。在此種情形中，可僅藉由改變蝕刻氣體及蝕刻時間來輕易地修改第二凹陷部R2的架構。
具體而言，除從第二凹陷部R2的第二深度d2以及第二胞元結構1350的組成及層結構來看存在蝕刻條件上的變化以外，用於形成第二凹陷部R2的乾式蝕刻製程可與用於形成上部第一線溝槽ULT1及第二節點分隔孔NH2的蝕刻製程為同一製程。因此，用於形成第二凹陷部R2的乾式蝕刻製程可與用於形成上部第一線溝槽ULT1及第二節點分隔孔NH2的乾式蝕刻製程在同一製程腔室中進行。
在本示例性實施例中，正如第一凹陷部R1的第一深度d1，可藉由反應離子蝕刻製程而將第二凹陷部R2形成為具有介於 約5奈米至約50奈米範圍內的第二深度d2。然而，第二深度d2可不同於第一深度d1。為了增大毗鄰的第一胞元結構1310之間的導熱路徑的距離，深度d2可為將相鄰的第一胞元結構1310分隔開的距離的至少1/4，進而使所述導熱路徑增大原本將由第二導電線1500形成的導熱路徑的至少50%。舉例而言，將深度d2形成至為位於突出部P2的位置處的第二導電線的厚度(圖14A中的垂直高度)的至少1/4的深度可為有益的。
如圖23A及圖23B中所示，可在第二凹陷部R2中形成第二熱絕緣插塞1650，且可在上部第一線溝槽ULT1中形成第二節點分隔孔NH2及上部第一基礎分隔線1259。第二熱絕緣插塞1650可與第一熱絕緣插塞1610一起構成半導體記憶體裝置2000的節點分隔圖案1600。
舉例而言，可藉由沈積製程而在基板1100上將絕緣層(圖中未示出)形成為足以填充滿上部第一線溝槽ULT1及第二節點分隔孔NH2的厚度。接著，可將絕緣層平坦化直至可暴露出上部第一導電線1250的上表面為止，藉此形成第二熱絕緣插塞1650，且可在基板1100上同時形成上部第一基礎分隔線1259。
具體而言，第二熱絕緣插塞1650及上部第一基礎分隔線1259可包含與第二胞元分隔線1700相同的絕緣材料，因此第二熱絕緣插塞1650、上部第一基礎分隔線1259及第二胞元分隔線1700之間的邊界應力可減小。舉例而言，第二熱絕緣插塞1650及上部第一基礎分隔線1259可包含氧化矽、氮化矽及氮氧化矽。
因此，可在第二方向y上藉由第二熱絕緣插塞1650而將第二突出部P2上的各第二胞元結構1350彼此分隔開，第二熱絕緣插塞1650的底部可低於第二胞元結構1350的底表面。儘管第二胞元結構1350中的選擇胞元的第一電極1351及資料儲存元件1353會產生熱量，然而熱傳遞路徑可延長第二凹陷部R2的第二深度d2的兩倍，且因此，在第二胞元結構1350中自選擇胞元至毗鄰胞元進行的熱傳遞可顯著減少。因此，選擇胞元與毗鄰胞元之間的熱串擾可因第二導電線1500的第二凹陷部R2而減小，藉此提高半導體記憶體裝置2000的操作可靠性。
根據所述半導體記憶體裝置及其製造方法的示例性實施例，所述導電線上可形成有另一系列的凹陷部及突出部，且所述胞元結構可排列於所述突出部上，而所述熱絕緣插塞可排列於所述凹陷部中。由於在導電線1200及1500中的每一者處所述凹陷部的底部均低於所述突出部的頂表面，因此沿每一導電線夾置於相鄰的胞元結構之間的熱絕緣插塞可低於所述胞元結構的底部。
因此，相鄰的胞元結構之間的熱傳遞路徑可增大所述凹陷的深度的兩倍，以藉此減小同一導電線上的各胞元結構之間的熱串擾。
具體而言，當所述半導體記憶體裝置可包括三維交叉點胞元陣列且胞元節距會根據高的積集度而減小時，自選擇胞元產生的焦耳熱量會趨向於傳遞至同一導電線上的毗鄰胞元。因此，毗鄰胞元的資料狀態會因自選擇胞元傳遞來的熱量而意外地發生 改變(熱串擾)，此可能顯著地降低半導體記憶體裝置的可靠性。
然而，根據本示例性實施例的半導體記憶體裝置，相鄰的胞元結構之間的導電線上可排列有凹陷部，因而選擇胞元與毗鄰胞元之間的熱傳遞路徑可增大凹陷深度的兩倍。因此，熱串擾可在不在選擇胞元與毗鄰胞元之間增加任何附加熱保護器的條件下得到充分防止。
儘管本示例性實施例揭露可在可相變隨機存取記憶體(PRAM)裝置的導電線上設置凹陷部，然而本示例性實施例亦可適用於任何其他記憶體裝置，只要每一記憶胞均可設置有資料儲存元件且自選擇胞元中的資料儲存元件產生的熱量可經由導電線而傳遞至毗鄰胞元即可。
前述內容是對示例性實施例的說明且不應被視為限制所述示例性實施例。儘管已闡述了若干示例性實施例，然而熟習此項技術者應易於理解，在各示例性實施例中可存在諸多潤飾，而此本質上並不背離本發明的新穎教示內容及優點。因此，所有此種潤飾皆旨在包含於如在申請專利範圍中所界定的本發明的範圍內。在申請專利範圍中，手段加方法(means-plus-function)條款旨在涵蓋本文所述執行所述功能的各結構且不僅涵蓋結構性等效形式而且亦涵蓋等效結構。因此，應理解，前述內容是對各種示例性實施例的說明而不應被視為僅限於所揭露的特定示例性實施例，且應理解，對所揭露示例性實施例及其他示例性實施例的潤飾皆旨在包含於隨附申請專利範圍的範圍內。
200‧‧‧第一導電線
300‧‧‧胞元結構
310‧‧‧加熱器
320‧‧‧資料儲存元件
330‧‧‧分隔電極
340‧‧‧選擇元件
500‧‧‧第二導電線
1000‧‧‧記憶體裝置
P‧‧‧突出部
R‧‧‧凹陷部
x‧‧‧第一方向
y‧‧‧第二方向
z‧‧‧第三方向

Claims (25)

  1. 一種半導體記憶體裝置，包括：多個第一導電金屬線，在第一方向上延伸且具有多個突出部及多個凹陷部，使得所述突出部與所述凹陷部在所述第一方向上交替排列；多個第二導電金屬線，在第二方向上安置於所述第一導電金屬線之上，使得所述第一導電金屬線與所述第二導電金屬線在所述突出部處交叉；多個記憶胞結構，安置於所述第一導電金屬線的所述多個突出部上且在第三方向上延伸以接觸所述第二導電金屬線；以及多個熱絕緣插塞，安置於所述第一導電金屬線的所述凹陷部中。
  2. 如申請專利範圍第1項所述的半導體記憶體裝置，更包括第一絕緣圖案，所述第一絕緣圖案排列於相鄰的所述第一導電金屬線之間且被成形為處於所述第一方向上的線，使得相鄰的所述第一導電金屬線藉由所述第一絕緣圖案而分隔開，且所述熱絕緣插塞是由所述第一絕緣圖案及所述記憶胞結構界定。
  3. 如申請專利範圍第2項所述的半導體記憶體裝置，其中所述熱絕緣插塞的底表面低於所述第一導電金屬線上的所述記憶胞結構的底表面。
  4. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述記憶胞結構中的每一者包括第一電極、安置於所述第一電極 上的資料儲存元件、安置於所述資料儲存元件上的第二電極、安置於所述第二電極上的用於改變所述資料儲存元件的狀態的選擇元件以及安置於所述選擇元件與所述第二導電線之間的第三電極。
  5. 如申請專利範圍第1項所述的半導體記憶體裝置，其中毗鄰的所述記憶胞結構之間的熱量傳遞路徑增大所述凹陷部的深度的兩倍，使得毗鄰的所述記憶胞結構之間的熱串擾減小。
  6. 如申請專利範圍第5項所述的半導體記憶體裝置，其中所述凹陷部具有介於5奈米至50奈米範圍內的深度。
  7. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述突出部自相應的所述第一導電金屬線向上延伸並包含金屬材料。
  8. 如申請專利範圍第7項所述的半導體記憶體裝置，其中所述突出部與所述第一導電金屬線包含同一金屬材料。
  9. 一種半導體記憶體裝置，包括：多個第一導電金屬線，在基板上在第一方向上延伸，且所述多個第一導電金屬線上具有多個第一突出部及多個第一凹陷部，所述第一突出部與所述第一凹陷部在所述第一方向上交替排列，且所述第一導電金屬線在第二方向上間隔開；多個第二導電金屬線，在所述第二方向上延伸，且所述多個第二導電金屬線上具有多個第二突出部及多個第二凹陷部，所述第二突出部及所述第二凹陷部在所述第二方向上交替排列，且所 述第二導電金屬線在所述第一方向上間隔開並且被配置成在所述第三方向上堆疊於所述多個第一導電金屬線之上，使得所述第一導電金屬線與所述第二導電金屬線在所述第三方向上交替排列且在所述第一突出部及所述第二突出部處彼此交叉；多個記憶胞結構，位於所述第一突出部及所述第二突出部上，使得所述記憶胞結構在所述第三方向上堆疊於所述第一導電金屬線與所述第二導電金屬線之間；以及節點分隔圖案，具有第一熱絕緣插塞及第二熱絕緣插塞，所述第一熱絕緣插塞位於所述第一導電金屬線的所述第一凹陷部中且減少所述第一方向上一對相鄰的所述記憶胞結構之間的熱傳遞，並且所述第二熱絕緣插塞位於所述第二導電金屬線的所述第二凹陷部中且減少所述第二方向上一對相鄰的所述記憶胞結構之間的熱傳遞。
  10. 如申請專利範圍第9項所述的半導體記憶體裝置，其中在所述第一導電金屬線上所述第一熱絕緣插塞的底表面低於所述記憶胞結構的底表面，且在所述第二導電金屬線上所述第二熱絕緣插塞的底表面低於所述記憶胞結構的底表面。
  11. 如申請專利範圍第9項所述的半導體記憶體裝置，更包括：第一基礎分隔線，安置於所述第一導電金屬線之間且在所述第一方向上延伸，使得相鄰的所述第一導電金屬線沿所述第二方向彼此電性分隔開； 第一胞元分隔線，位於所述第一基礎分隔線上且在所述第一方向上延伸，使得所述第一導電金屬線上的相鄰的所述記憶胞結構沿所述第二方向電性分隔開；第二基礎分隔線，安置於所述第二導電金屬線之間且在所述第二方向上延伸，使得相鄰的所述第二導電金屬線沿所述第一方向彼此電性分隔開；以及第二胞元分隔線，位於所述第二基礎分隔線上且在所述第二方向上延伸，使得所述第二導電金屬線上的相鄰的所述記憶胞結構沿所述第一方向電性分隔開。
  12. 如申請專利範圍第11項所述的半導體記憶體裝置，其中所述第一基礎分隔線覆蓋所述第二熱絕緣插塞，且所述第二胞元分隔線具有與所述第一導電金屬線的所述第一突出部的上表面共面的上表面；以及所述第二基礎分隔線覆蓋所述第一熱絕緣插塞，且所述第一胞元分隔線具有與所述第二導電金屬線的所述第二突出部的上表面共面的上表面。
  13. 如申請專利範圍第12項所述的半導體記憶體裝置，其中所述第二熱絕緣插塞及所述第一基礎分隔線被配置成一個均質體。
  14. 如申請專利範圍第12項所述的半導體記憶體裝置，其中所述第一熱絕緣插塞及所述第二基礎分隔線被配置成一個均質體。
  15. 如申請專利範圍第11項所述的半導體記憶體裝置，其中所述記憶胞結構包括第一電極、位於所述第一電極上的資料儲存元件、被配置成改變所述資料儲存元件的資料狀態的選擇元件以及夾置於所述資料儲存元件與所述選擇元件之間的第二電極。
  16. 如申請專利範圍第15項所述的半導體記憶體裝置，其中所述選擇元件包括垂直PN接面二極體、肖特基二極體及雙向定限開關(OTS)中的一者。
  17. 如申請專利範圍第16項所述的半導體記憶體裝置，其中所述雙向定限開關包含選自由砷(As)、鍺(Ge)、硒(Se)、碲(Te)、矽(Si)、鉍(Bi)、硫(S)、銻(Sb)及其組合組成的群組中的任一種材料。
  18. 如申請專利範圍第15項所述的半導體記憶體裝置，其中所述資料儲存元件包含選自由Ge-Sb-Te、Ge-Te-As、Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te及其組合組成的群組中的任一種材料。
  19. 如申請專利範圍第15項所述的半導體記憶體裝置，其中所述第一電極包含選自由鎢(W)、鈦(Ti)、鋁(Al)、銅(Cu)、碳(C)、氮化碳(CN)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鈦碳(TiCN)、氮化鎢(WN)、氮化鈷矽(CoSiN)、氮化鎢矽(WSiN)、氮化鉭(TaN)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)及其組合組成的群組中的任一種材料。
  20. 如申請專利範圍第15項所述的半導體記憶體裝置，更包括夾置於所述選擇元件與所述第二導電金屬線之間的第三電極。
  21. 如申請專利範圍第11項所述的半導體記憶體裝置，其中所述第一凹陷部及所述第二凹陷部分別具有介於5奈米至50奈米範圍內的深度d1及深度d2。
  22. 一種製造半導體記憶體裝置的方法，包括：在基板上形成基礎結構，所述基礎結構具有：多個下部第一導電金屬線，在第一方向上延伸，且所述多個下部第一導電金屬線上具有第一胞元線；下部第一基礎分隔線，位於彼此毗鄰的一對所述下部第一導電金屬線之間且在所述第一方向上延伸，以沿第二方向分隔相鄰的所述下部第一導電金屬線；以及第一胞元分隔線，位於所述下部第一基礎分隔線上以及彼此毗鄰的一對所述第一胞元線之間，以沿所述第二方向分隔相鄰的所述第一胞元線；形成多個第二導電金屬線，所述多個第二導電金屬線在所述第二方向上延伸且在所述第一方向上間隔開間隙距離，使得所述第二導電金屬線交替地接觸所述第一胞元線及所述第一胞元分隔線，且在彼此毗鄰的一對所述第二導電金屬線之間設置有第二線溝槽；在所述第二線溝槽中穿過所述第一胞元線形成第一節點分隔孔，使得所述下部第一導電金屬線經由所述第一節點分隔孔而局部地暴露出； 局部地移除經由所述第一節點分隔孔而暴露出的所述下部第一導電金屬線，藉此在所述下部第一導電金屬線上形成第一凹陷部；在所述第一凹陷部及所述第一節點分隔孔中形成第一節點分隔圖案；以及在所述第二線溝槽中形成第二基礎分隔線，使得所述第一節點分隔圖案被所述第二基礎分隔線覆蓋，且所述第二導電金屬線藉由所述第二基礎分隔線而分隔開。
  23. 如申請專利範圍第22項所述的製造半導體記憶體裝置的方法，其中所述第一凹陷部、所述第二線溝槽及所述第一節點分隔孔是在蝕刻製程中連續地形成。
  24. 如申請專利範圍第22項所述的製造半導體記憶體裝置的方法，更包括：在所述基板上形成多層，使得所述第二導電金屬線及所述第二基礎分隔線被所述多層覆蓋；在所述第二方向上自所述基板局部地移除所述多層，藉此在所述第二導電金屬線上形成第二胞元線，所述第二胞元線由第二胞元溝槽界定，所述第二基礎分隔線經由所述第二胞元溝槽而暴露出；在所述第二胞元溝槽中形成第二胞元分隔線，使得彼此毗鄰的所述第二胞元線沿所述第一方向藉由所述第二胞元分隔線而分隔開； 在所述基板上形成導電層，使得所述第二胞元線及所述第二胞元分隔線被所述導電層覆蓋；在所述第一方向上自所述基板局部地移除所述導電層，藉此形成上部第一導電金屬線，所述上部第一導電金屬線在所述第一方向上延伸且由第一線溝槽界定，所述第二胞元線及所述第二胞元分隔線經由所述第一線溝槽而交替地暴露出；在所述第一線溝槽中穿過所述第二胞元線形成第二節點分隔孔，使得所述第二導電金屬線經由所述第二節點分隔孔而局部地暴露出；局部地移除經由所述第二節點分隔孔而暴露出的所述第二導電金屬線，藉此在所述第二導電金屬線上形成第二凹陷部；在所述第二凹陷部及所述第二節點分隔孔中形成第二節點分隔圖案；以及在所述第一線溝槽中形成上部第一基礎分隔線，使得所述第二節點分隔圖案被所述上部第一基礎分隔線覆蓋，且所述上部第一導電金屬線藉由所述上部第一基礎分隔線而分隔開。
  25. 如申請專利範圍第24項所述的製造半導體記憶體裝置的方法，其中所述第二凹陷部、所述第一線溝槽及所述第二節點分隔孔是藉由蝕刻製程連續地形成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102495000B1 (ko) * 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10276555B2 (en) * 2016-10-01 2019-04-30 Samsung Electronics Co., Ltd. Method and system for providing a magnetic cell usable in spin transfer torque applications and including a switchable shunting layer
KR102323249B1 (ko) * 2017-03-28 2021-11-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR102474306B1 (ko) * 2018-02-20 2022-12-06 에스케이하이닉스 주식회사 크로스-포인트 어레이 장치 및 이의 제조 방법
JP2019161012A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 記憶装置
CN110323152B (zh) * 2018-03-30 2022-04-05 台湾积体电路制造股份有限公司 热评测系统及热评测方法
KR102619625B1 (ko) * 2018-05-18 2024-01-02 삼성전자주식회사 반도체 소자
US10825987B2 (en) * 2018-06-06 2020-11-03 Micron Technology, Inc. Fabrication of electrodes for memory cells
CN108963073A (zh) * 2018-06-27 2018-12-07 中国科学院上海微系统与信息技术研究所 Ge-Se-O双向阈值开关材料、选通器单元及制备方法
KR102649371B1 (ko) * 2018-06-29 2024-03-21 삼성전자주식회사 가변 저항 메모리 장치
CN110660822A (zh) * 2018-06-29 2020-01-07 三星电子株式会社 可变电阻存储器装置
KR102635268B1 (ko) * 2018-08-20 2024-02-13 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치
KR102630957B1 (ko) * 2018-12-19 2024-01-31 에스케이하이닉스 주식회사 메모리 소자 및 이를 포함하는 전자장치
JP2020155569A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 記憶装置
JP2021022711A (ja) * 2019-07-30 2021-02-18 キオクシア株式会社 半導体記憶装置
US11121317B2 (en) 2019-11-14 2021-09-14 Micron Technology, Inc. Low resistance crosspoint architecture
CN111725395B (zh) * 2019-11-27 2022-06-07 中国科学院上海微系统与信息技术研究所 一种选通管材料、选通管单元以及其制作方法
TWI718806B (zh) * 2019-12-11 2021-02-11 華邦電子股份有限公司 記憶裝置及其製造方法
US11495293B2 (en) * 2020-02-04 2022-11-08 Micron Technology, Inc. Configurable resistivity for lines in a memory device
KR20210154436A (ko) * 2020-06-12 2021-12-21 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
WO2022077176A1 (en) * 2020-10-12 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd A new constriction cell structure and fabrication method with reduced programming current and thermal cross talk for 3d x-point memory
CN112271254B (zh) * 2020-10-27 2021-12-28 长江先进存储产业创新中心有限责任公司 相变存储器及相变存储器的制作方法
CN112968126B (zh) * 2021-02-22 2022-01-25 长江先进存储产业创新中心有限责任公司 三维相变存储器及其制备方法
CN113078625B (zh) * 2021-03-24 2023-02-17 重庆邮电大学 一种基于硫系化合物的浪涌保护阵列及制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130026439A1 (en) * 2011-07-25 2013-01-31 Samsung Electronics Co., Ltd Semiconductor device and method of fabricating the same
US20130126822A1 (en) * 2011-11-17 2013-05-23 Micron Technology, Inc. Method Arrays and Methods of Forming Memory Cells

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
WO2013039496A1 (en) 2011-09-14 2013-03-21 Intel Corporation Electrodes for resistance change memory devices
US9117503B2 (en) 2012-08-29 2015-08-25 Micron Technology, Inc. Memory array plane select and methods
US9153777B2 (en) 2013-06-03 2015-10-06 Micron Technology, Inc. Thermally optimized phase change memory cells and methods of fabricating the same
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
JP6151650B2 (ja) * 2014-01-17 2017-06-21 ソニーセミコンダクタソリューションズ株式会社 記憶装置
KR20150090472A (ko) * 2014-01-29 2015-08-06 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR20150135804A (ko) * 2014-05-26 2015-12-04 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102225782B1 (ko) * 2014-07-28 2021-03-10 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130026439A1 (en) * 2011-07-25 2013-01-31 Samsung Electronics Co., Ltd Semiconductor device and method of fabricating the same
US20130126822A1 (en) * 2011-11-17 2013-05-23 Micron Technology, Inc. Method Arrays and Methods of Forming Memory Cells

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