TW202139495A - 三維半導體記憶體元件 - Google Patents

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Abstract

一種三維（3D）半導體記憶體元件，所述三維半導體記憶體元件包括：在第一方向及第二方向上排列的第一單元堆疊；設置在第一單元堆疊上且在第一方向及第二方向上排列的第二單元堆疊；在第一方向上延伸且設置在基板與第一單元堆疊之間的第一導電線；在第二方向上延伸且設置在第一單元堆疊與第二單元堆疊之間的共用導電線；在第二方向上延伸且設置在共用導電線與第一單元堆疊的頂表面之間的蝕刻停止圖案；在第一方向上延伸且設置在第二單元堆疊上的第二導電線；以及覆蓋共用導電線的側壁及蝕刻停止圖案的側壁的頂蓋圖案，其中共用導電線中的每一者的第二厚度大於第一導電線中的每一者的第一厚度。

Description

三維半導體記憶體元件
本發明概念的示例性實施例是有關於一種三維（3D）半導體記憶體元件，且更具體而言是有關於一種包括可變電阻記憶體單元的三維半導體記憶體元件。
已經研究了具有非揮發性特性而沒有再新操作的下一代記憶體元件，以提供高容量及低功率記憶體元件。在動態隨機存取記憶體（dynamic random access memory，DRAM）晶片中，記憶體再新可包括將電容器上的電荷恢復至其原始位準。下一代記憶體元件可能需要具有如同DRAM元件的高積體度、如同快閃記憶體元件的非揮發性特性以及如同靜態隨機存取記憶體（static random access memory，SRAM）元件的高速度。
最近，下一代半導體記憶體元件（例如，鐵電隨機存取記憶體（ferroelectric random access memory，FRAM）元件、磁性隨機存取記憶體（magnetic random access memory，MRAM）元件及相變隨機存取記憶體（phase-change random access memory，PRAM）元件）已經被開發來提供高效能及低功率半導體記憶體元件。該些下一代半導體記憶體元件的材料可具有根據施加至其的電流或電壓而變化的電阻值，且即使當電流或電壓中斷時亦可保持其電阻值。例如，FRAM可採用鐵電層而非介電層來達成非揮發性，且PRAM記憶體單元可在低電阻晶態與高電阻非晶態之間切換。
此外，隨著需要增加半導體元件的積體密度，已經開發了包括三維排列的記憶體單元的三維（three-dimensional，3D）半導體記憶體元件。
根據本發明概念的示例性實施例，提供一種三維（3D）半導體記憶體元件，所述三維半導體記憶體元件包括：在與基板的頂表面平行且彼此相交的第一方向及第二方向上排列的第一單元堆疊；設置在所述第一單元堆疊上且在所述第一方向及所述第二方向上排列的第二單元堆疊；在所述第一方向上延伸且設置在所述基板與所述第一單元堆疊之間的第一導電線；在所述第二方向延伸且設置在所述第一單元堆疊與所述第二單元堆疊之間的共用導電線；在所述第二方向上延伸且設置在所述共用導電線與所述第一單元堆疊的頂表面之間的蝕刻停止圖案，所述蝕刻停止圖案包含導電材料；在所述第一方向上延伸且設置在所述第二單元堆疊上的第二導電線；以及覆蓋所述共用導電線的側壁及所述蝕刻停止圖案的側壁的頂蓋圖案，其中所述共用導電線中的每一者的第二厚度大於所述第一導電線中的每一者的第一厚度。
根據本發明概念的示例性實施例，提供一種三維半導體記憶體元件，所述三維半導體記憶體元件包括：在與基板的頂表面平行的第一方向上延伸的第一導電線；位於所述第一導電線上的第一單元堆疊；位於所述第一單元堆疊之間的第一填充絕緣圖案；在所述第一單元堆疊中的每一者上在與所述第一方向相交的第二方向上延伸的共用導電線；設置在所述共用導電線與所述第一單元堆疊中的每一者之間且由導電材料形成的蝕刻停止圖案；位於所述共用導電線上的第二單元堆疊；覆蓋所述共用導電線的側壁及所述蝕刻停止圖案的側壁的第二填充絕緣圖案；設置在所述共用導電線的所述側壁與所述第二填充絕緣圖案之間以及所述蝕刻停止圖案的所述側壁與所述第二填充絕緣圖案之間的頂蓋圖案；以及在所述第二單元堆疊中的每一者上在所述第一方向上延伸的第二導電線，其中所述共用導電線的第二厚度大於所述第一導電線的第一厚度。
根據本發明概念的示例性實施例，提供一種三維半導體記憶體元件，所述三維半導體記憶體元件包括：在基板上在第一方向上延伸的多條第一導電線；堆疊結構，包括垂直堆疊在所述第一導電線上的多個單元陣列層，其中所述單元陣列層中的每一者包括在所述第一方向及與所述第一方向相交的第二方向上排列的單元堆疊；設置在所述單元陣列層之間的多條共用導電線，其中所述共用導電線的厚度大於所述第一導電線的厚度；設置在所述共用導電線中的每一者的底表面與所述單元堆疊的頂表面之間且由導電材料形成的蝕刻停止圖案；以及在所述堆疊結構上在所述第一方向或所述第二方向上延伸的多條第二導電線。
根據本發明概念的示例性實施例，提供一種三維半導體記憶體元件，所述三維半導體記憶體元件包括：第一單元陣列層，包括：在與基板的頂表面平行且彼此相交的第一方向及第二方向上排列的多個第一單元堆疊；及位於所述第一單元堆疊之間的第一填充絕緣圖案；第二單元陣列層，設置在所述第一單元陣列層上且包括：在所述第一方向及所述第二方向上排列的多個第二單元堆疊；及位於所述第二單元堆疊之間的第二填充絕緣圖案；在所述基板與所述第一單元陣列層之間在所述第一方向上延伸且連接至所述第一單元堆疊的第一導電線；在所述第一單元陣列層與所述第二單元陣列層之間在所述第二方向上延伸且連接至所述第一單元堆疊及所述第二單元堆疊的共用導電線；以及在所述第二單元陣列層上在所述第一方向上延伸且連接至所述第二單元堆疊的第二導電線，其中所述第一導電線及所述第二導電線包含第一金屬材料，且所述共用導電線包含電阻率小於所述第一金屬材料的電阻率的第二金屬材料。
根據本發明概念的示例性實施例，提供一種三維半導體記憶體元件，所述三維半導體記憶體元件包括：設置在基板上的第一單元堆疊；設置在所述第一單元堆疊上的第二單元堆疊；設置在所述基板與所述第一單元堆疊之間的第一導電線；設置在所述第一單元堆疊與所述第二單元堆疊之間的第二導電線；設置在所述第二導電線與所述第一單元堆疊之間的蝕刻停止圖案；設置在所述第二單元堆疊上的第三導電線；以及接觸所述第二導電線及所述蝕刻停止圖案的頂蓋圖案。
以下將參考附圖更充分地闡述本發明概念的示例性實施例。
圖1是示出根據本發明概念的示例性實施例的三維（3D）半導體記憶體元件的視圖。
參考圖1，根據本發明概念的示例性實施例的三維半導體記憶體元件可包括依序堆疊在基板100上的多個記憶體單元陣列層MCA。記憶體單元陣列層MCA中的每一者可包括二維排列的多個可變電阻記憶體單元。根據本發明概念的示例性實施例的半導體記憶體元件可包括設置在記憶體單元陣列層MCA之間且用於寫入、讀取及擦除記憶體單元的導電線。圖1示出五個記憶體單元陣列層MCA。然而，本發明概念的示例性實施例並非僅限於此。例如，本發明概念的示例性實施例可包括多於五個記憶體單元陣列層MCA或少於五個記憶體單元陣列層MCA。
圖2是示出根據本發明概念的示例性實施例的三維半導體記憶體元件的記憶體單元陣列的電路圖。
參考圖2，第一記憶體單元陣列層MCA1、第二記憶體單元陣列層MCA2、第三記憶體單元陣列層MCA3及第四記憶體單元陣列層MCA4可在彼此相交的第一方向D1及第二方向D2上延伸的平面上在第三方向D3上堆疊。第一記憶體單元陣列MCA1至第四記憶體單元陣列層MCA4中的每一者可包括彼此相交的導電線CL1及CL2以及分別設置在導電線CL1與CL2的相交點處的多個記憶體單元MC。記憶體單元MC可在第一記憶體單元陣列層MCA1至第四記憶體單元陣列層MCA4中的每一者中在第一方向D1及第二方向D2上二維排列。在第三方向D3上彼此相鄰的記憶體單元MC可共享設置在其之間的導電線CL1或CL2。四個記憶體單元陣列層MCA1至MCA4在圖2中被示出作為實例。然而，本發明概念的示例性實施例並非僅限於此。
圖3是示出根據本發明概念的示例性實施例的三維半導體記憶體元件的記憶體單元陣列的立體圖。
參考圖3，第二記憶體單元陣列層MCA2可設置在第一記憶體單元陣列層MCA1上。第一記憶體單元陣列層MCA1可設置在第一導電線CL1與共用導電線CCL之間，且第二記憶體單元陣列層MCA2可設置在第二導電線CL2與共用導電線CCL之間。
第一導電線CL1及第二導電線CL2可在第一方向D1上延伸，且共用導電線CCL可在與第一方向D1相交的第二方向D2上延伸。
第一記憶體單元陣列層MCA1可包括分別設置在第一導電線CL1與共用導電線CCL的相交點處的第一記憶體單元MC1。第一記憶體單元MC1可在第一方向D1及第二方向D2上彼此間隔開。
第二記憶體單元陣列層MCA2可包括分別設置在共用導電線CCL與第二導電線CL2的相交點處的第二記憶體單元MC2。第二記憶體單元MC2可在第一方向D1及第二方向D2上彼此間隔開。
第一記憶體單元MC1及第二記憶體單元MC2中的每一者可包括開關元件SW及可變電阻器VR。開關元件SW及可變電阻器VR可在與其連接的一對導電線CL1及CCL（或CCL及CL2）之間彼此串聯連接。
在本發明概念的示例性實施例中，第一記憶體單元MC1的可變電阻器VR及第二記憶體單元MC2的開關元件SW可共同連接至對應的共用導電線CCL。在本發明概念的示例性實施例中，第一記憶體單元MC1的可變電阻器VR及第二記憶體單元MC2的可變電阻器VR可共同連接至對應的共用導電線CCL。在本發明概念的示例性實施例中，第一記憶體單元MC1的開關元件SW及第二記憶體單元MC2的開關元件SW可共同連接至對應的共用導電線CCL。
圖4是示出根據本發明概念的示例性實施例的三維半導體記憶體元件的平面圖。圖5A及圖5B是沿著圖4的線I-I’及II-II’截取的剖視圖，以示出根據本發明概念的示例性實施例的三維半導體記憶體元件。圖6A、圖6B、圖6C、圖6D及圖6E是圖5A的部分「A」的放大視圖。
參考圖4及圖5A，在第一方向D1上延伸的第一導電線CL1可設置在基板100上，且可在第二方向D2上彼此間隔開。第一方向D1及第二方向D2可平行於基板100的頂表面，且可彼此相交。
共用導電線CCL可在與基板100的頂表面垂直的第三方向D3上與第一導電線CL1間隔開。共用導電線CCL可在第二方向D2上延伸，且可在第一方向D1上彼此間隔開。
第二導電線CL2可在第三方向D3上與共用導電線CCL間隔開。第二導電線CL2可在第一方向D1上延伸，且可在第二方向D2上彼此間隔開。
第一導電線CL1、共用導電線CCL及第二導電線CL2可包含金屬（例如，銅、鎢或鋁）及/或金屬氮化物（例如，氮化鉭、氮化鈦或氮化鎢）。例如，第一導電線CL1、共用導電線CCL及第二導電線CL2可包含相同的金屬材料。
層間絕緣層110可設置在基板100與第一導電線CL1之間。例如，層間絕緣層110可包含氧化矽、氮化矽或氮氧化矽中的至少一者。
下部絕緣圖案115可填充第一導電線CL1之間的空間。下部絕緣圖案115的頂表面可位於與第一導電線CL1的頂表面實質上相同的水平高度處。下部絕緣圖案115的下部部分可設置在層間絕緣層110中。下部絕緣圖案115的底表面可位於較第一導電線CL1的底表面低的水平高度處。例如，下部絕緣圖案115可突出至層間絕緣層110中。下部絕緣圖案115可包含氧化矽、氮化矽或氮氧化矽中的至少一者。
第一單元堆疊CS1可分別設置在第一導電線CL1與共用導電線CCL的相交點處。換言之，第一單元堆疊CS1可在第一導電線CL1中的每一者上在第一方向D1上彼此間隔開。第一單元堆疊CS1中的每一者的頂部寬度可小於第一單元堆疊CS1中的每一者的底部寬度。作為另一選擇，第一單元堆疊CS1中的每一者的頂部寬度可實質上等於第一單元堆疊CS1中的每一者的底部寬度。
第一單元堆疊CS1中的每一者可包括設置在第一導電線CL1與共用導電線CCL之間的開關圖案SP、以及設置在開關圖案SP與共用導電線CCL之間的可變電阻圖案RP。
在本發明概念的示例性實施例中，第一單元堆疊CS1中的每一者可包括依序堆疊的第一電極BE、開關圖案SP、第二電極ME、可變電阻圖案RP及第三電極TE。在下文中，將闡述設置在第一電極BE與第二電極ME之間的開關圖案SP以及設置在第二電極ME與第三電極TE之間的可變電阻圖案RP作為實例。作為另一選擇，可變電阻圖案RP可設置在第一電極BE與第二電極ME之間，且開關圖案SP可設置在第二電極ME與第三電極TE之間。
如圖6A所示，第一單元堆疊CS1的可變電阻圖案RP可具有傾斜側壁。作為另一選擇，如圖6B所示，第一單元堆疊CS1的可變電阻圖案RP可具有圓形側壁。例如，圖6B中的第一單元堆疊CS1的可變電阻圖案RP可為彎曲的。
第一單元堆疊CS1的可變電阻圖案RP可由具有能夠儲存資料的性質的材料中的至少一者形成。當根據本發明概念的示例性實施例的三維半導體記憶體元件是相變記憶體元件時，可變電阻圖案RP可包含相位可藉由溫度在晶相與非晶相之間進行可逆變化的材料。例如，可變電阻圖案RP的晶相與非晶相之間的相變溫度可介於約250攝氏度至約350攝氏度的範圍內。可變電阻圖案RP可由包括Te或Se（例如，硫族化物元素）中的至少一者及Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O或C中的至少一者的化合物形成。除了所述化合物之外，可變電阻圖案RP可更包含輕元素。例如，輕元素可包括C、N、O、P、Cd、W、Ti、Hf或Zr中的至少一者。例如，可變電阻圖案RP可包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe或InSbTe中的至少一者。在本發明概念的示例性實施例中，可變電阻圖案RP可具有其中包含Ge的層及不包含Ge的層重複及交替堆疊的超晶格結構。例如，可變電阻圖案RP可具有其中GeTe層及SbTe層重複及交替堆疊的結構。
在本發明概念的示例性實施例中，可變電阻圖案RP可包含鈣鈦礦化合物或導電金屬氧化物中的至少一者。例如，可變電阻圖案RP可包含氧化鈮、氧化鈦、氧化鎳、氧化鋯、氧化釩、(Pr,Ca)MnO3 （PCMO）、氧化鍶鈦、氧化鋇鍶鈦、氧化鍶鋯、氧化鋇鋯或氧化鋇鍶鋯中的至少一者。當可變電阻圖案RP包含過渡金屬氧化物時，可變電阻圖案RP的介電常數可大於氧化矽的介電常數。
在本發明概念的示例性實施例中，可變電阻圖案RP可具有導電金屬氧化物層及隧道絕緣層的雙層式結構，或者可具有第一導電金屬氧化物層、隧道絕緣層及第二導電金屬氧化物層的三層式結構。隧道絕緣層可包含氧化鋁、氧化鉿或氧化矽。
第一單元堆疊CS1的開關圖案SP中的每一者可為具有雙向特性的雙向臨限值開關（ovonic threshold switch，OTS）元件。例如，開關圖案SP中的每一者可為基於具有非線性I-V曲線（例如，S形I-V曲線）的臨限值開關現象的元件。開關圖案SP可具有晶相與非晶相之間的相變溫度，所述相變溫度高於可變電阻圖案RP的相變溫度。例如，開關圖案SP的相變溫度可介於約350攝氏度至約450攝氏度的範圍內。因此，當根據本發明概念的示例性實施例的三維半導體記憶體元件運作時，可變電阻圖案RP的相位可藉由操作電壓（例如，程式電壓）在晶相與非晶相之間可逆變化，但即使對其施加操作電壓，開關圖案SP仍可保持在實質上非晶態而不會發生相變。在本說明書中，用語「實質上非晶態」可包括非晶態，且亦可包括晶界或結晶部分局部存在於部件的一部分中的情況。
開關圖案SP可由包括Te或Se（例如，硫族化物元素）中的至少一者及Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga或P中的至少一者的化合物形成。除了所述化合物之外，開關圖案SP可更包含熱穩定元素。熱穩定元素可包括B、C、N或O中的至少一者。例如，開關圖案SP可包含AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe或GeAsBiSe中的至少一者。
第一電極BE、第二電極ME及第三電極TE可包含導電材料。例如，第一電極BE、第二電極ME及第三電極TE可為包含碳的碳電極。第一電極BE、第二電極ME及第三電極TE可包含金屬及/或金屬氮化物。第一電極BE中的每一者的寬度可實質上等於或大於設置在其之下的第一導電線CL1的寬度。
在本發明概念的示例性實施例中，第一單元堆疊CS1中的每一者可包括位於第二電極ME與可變電阻圖案RP之間的第一金屬圖案MB1、以及位於第三電極TE與可變電阻圖案RP之間的第二金屬圖案MB2，如圖6A至圖6E所示。第一金屬圖案MB1及第二金屬圖案MB2可覆蓋可變電阻圖案RP的底表面及頂表面，以防止可變電阻圖案RP的材料擴散。例如，第一金屬圖案MB1可直接接觸可變電阻圖案RP的底表面，且第二金屬圖案MB2可直接接觸可變電阻圖案RP的頂表面。另外，第一金屬圖案MB1可設置在可變電阻圖案RP與開關圖案SP之間，以減小其之間的接觸電阻。例如，第一金屬圖案MB1及第二金屬圖案MB2可包含W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN或TaSiN中的至少一者。
第一填充絕緣圖案134可填充第一單元堆疊CS1之間的空間。第一填充絕緣圖案134可在第一方向D1及第二方向D2上延伸，以在第一方向D1及第二方向D2上使第一單元堆疊CS1彼此絕緣。第一填充絕緣圖案134可包括低介電常數介電層。例如，第一填充絕緣圖案134可包含SiN、SiON、SiC、SiCN、SiOC、SiOCH、SiOCN、SiOF、SiO2 或Al2 O3 中的至少一者。
在第一方向D1上彼此相鄰的第一單元堆疊CS1之間的第一填充絕緣圖案134的頂表面可位於較第一單元堆疊CS1的頂表面低的水平高度處。作為另一選擇，第一填充絕緣圖案134的頂表面可處於與第一單元堆疊CS1中的一者的頂表面相同的水平高度處。此外，第一填充絕緣圖案134可在第一方向D1上彼此相鄰的第一單元堆疊CS1之間具有圓形頂表面。
第一頂蓋圖案132可設置在第一填充絕緣圖案134與第一單元堆疊CS1的側壁之間。第一頂蓋圖案132可直接接觸第一單元堆疊CS1的可變電阻圖案RP及開關圖案SP的側壁。第一頂蓋圖案132的下部部分可設置在第一填充絕緣圖案134的底表面與下部絕緣圖案115的頂表面之間。此外，第一頂蓋圖案132的下部部分可設置在第一填充絕緣圖案134的底表面與第一導電線CL1的頂表面之間。第一頂蓋圖案132可以實質上均勻的厚度覆蓋第一單元堆疊CS1的側壁及第一填充絕緣圖案134的底表面。第一頂蓋圖案132可包含與第一填充絕緣圖案134的絕緣材料不同的絕緣材料。例如，第一頂蓋圖案132可包含氮化矽及/或氮氧化矽。
共用導電線CCL可在第一單元堆疊CS1上在第二方向D2上延伸。共用導電線CCL可包含與第一導電線CL1相同的金屬材料。共用導電線CCL中的每一者可具有第二厚度T2，且第二厚度T2可為第一導電線CL1的第一厚度T1的至少兩倍。例如，共用導電線CCL中的每一者的第二厚度T2可介於約800埃至約1000埃的範圍內。共用導電線CCL的頂部寬度可小於共用導電線CCL的底部寬度。例如，共用導電線CCL可為錐形的。由於共同連接至第一單元堆疊CS1及第二單元堆疊CS2的共用導電線CCL較連接至第一單元堆疊CS1的第一導電線CL1或連接至第二單元堆疊CS2的第二導電線CL2厚，因此共用導電線CCL的電阻可減小。因此，三維半導體記憶體元件的電性特性可在操作模式中得以改善。
蝕刻停止圖案ES可設置在共用導電線CCL中的每一者與在第二方向D2上排列的第一單元堆疊CS1之間。蝕刻停止圖案ES可平行於共用導電線CCL在第二方向D2上延伸。蝕刻停止圖案ES可由相對於共用導電線CCL具有蝕刻選擇性的導電材料形成。例如，蝕刻停止圖案ES可包含Ti、Ta、TiN、TaN、AlN或其任意組合。蝕刻停止圖案ES的厚度t1可小於第一單元堆疊CS1的第三電極TE的厚度。蝕刻停止圖案ES可具有約100埃至約200埃的厚度。
蝕刻停止圖案ES的頂表面可接觸共用導電線CCL的底表面，且蝕刻停止圖案ES的底表面可接觸第一單元堆疊CS1的第三電極TE的頂表面。如圖6A所示，蝕刻停止圖案ES的底表面可接觸第一單元堆疊CS1中的每一者的第三電極TE的整個頂表面。作為另一選擇，如圖6E所示，蝕刻停止圖案ES的底表面的一部分可接觸第一頂蓋圖案132的一部分及第一填充絕緣圖案134的一部分。
蝕刻停止圖案ES可接觸第一填充絕緣圖案134的位於在第二方向D2上彼此相鄰的第一單元堆疊CS1之間的一部分。蝕刻停止圖案ES的頂部寬度可實質上等於或大於共用導電線CCL的底部寬度。蝕刻停止圖案ES的底部寬度可實質上等於或大於第一單元堆疊CS1的頂部寬度。
第二填充絕緣圖案154可填充共用導電線CCL之間及蝕刻停止圖案ES之間的空間。第二填充絕緣圖案154的底表面可位於較蝕刻停止圖案ES的底表面低的水平高度處。例如，第二填充絕緣圖案154的底表面可設置在第一單元堆疊CS1的相鄰第三電極TE之間。第二填充絕緣圖案154可平行於共用導電線CCL在第二方向D2上延伸。第二填充絕緣圖案154可包含低介電常數介電層。例如，第二填充絕緣圖案154可包括SiC層、SiCN層、SiOCH層、SiOC層或SiOF層中的至少一者。
第二填充絕緣圖案154的頂表面可位於較共用導電線CCL的頂表面低的水平高度處。作為另一選擇，第二填充絕緣圖案154的頂表面可位於與共用導電線CCL的頂表面實質上相同的水平高度處。第二填充絕緣圖案154可在較共用導電線CCL的頂表面低的水平高度處具有圓形頂表面。
緩衝絕緣圖案156可設置在第二填充絕緣圖案154的頂表面上。緩衝絕緣圖案156可設置在共用導電線CCL的上部部分之間。緩衝絕緣圖案156的頂表面可位於與共用導電線CCL的頂表面實質上相同的水平高度處。
第二頂蓋圖案152可設置在第二填充絕緣圖案154與共用導電線CCL的側壁之間。此外，第二頂蓋圖案152可設置在第二填充絕緣圖案154與蝕刻停止圖案ES的側壁之間。第二頂蓋圖案152可具有實質上均勻的厚度，且可自共用導電線CCL的側壁連續延伸至蝕刻停止圖案ES的側壁上。第二頂蓋圖案152的厚度可實質上等於或小於第一頂蓋圖案132的厚度。第二頂蓋圖案152的一部分可設置在第二填充絕緣圖案154的底表面與第一填充絕緣圖案134的頂表面之間。例如，第二頂蓋圖案152的此部分可接觸第一填充絕緣圖案134。第二頂蓋圖案152可包含與第一填充絕緣圖案134的絕緣材料不同的絕緣材料。例如，第二頂蓋圖案152可包含氮化矽及/或氮氧化矽。
參考圖6A，第二頂蓋圖案152可接觸第一頂蓋圖案132的頂表面及第一填充絕緣圖案134的頂表面。第二頂蓋圖案152的底表面可位於第一單元堆疊CS1的第三電極TE的頂表面與底表面之間的水平高度處。第二頂蓋圖案152可與第一單元堆疊CS1的第三電極TE間隔開。作為另一選擇，如圖6C所示，第二頂蓋圖案152的一部分可接觸第一單元堆疊CS1的第三電極TE的側壁的一部分。
第二單元堆疊CS2可分別設置在第二導電線CL2與共用導電線CCL的相交點處。換言之，第二單元堆疊CS2可在共用導電線CCL中的每一者上在第二方向D2彼此間隔開。
第二單元堆疊CS2可具有與第一單元堆疊CS1實質上相同的堆疊結構。例如，第二單元堆疊CS2中的每一者可包括依序堆疊的第一電極BE、開關圖案SP、第二電極ME、可變電阻圖案RP及第三電極TE。
第二單元堆疊CS2的第一電極BE可接觸對應的共用導電線CCL的頂表面。第二單元堆疊CS2的底部寬度可大於共用導電線CCL的頂部寬度。
第三填充絕緣圖案164可填充第二單元堆疊CS2之間的空間。第三填充絕緣圖案164可在第一方向D1及第二方向D2上延伸，以在第一方向D1及第二方向D2上使第二單元堆疊CS2彼此絕緣。第三填充絕緣圖案164可包括低介電常數介電層。例如，第三填充絕緣圖案164可包括SiC層、SiCN層、SiOCH層、SiOC層或SiOF層中的至少一者。
在第二方向D2上彼此相鄰的第二單元堆疊CS2之間的第三填充絕緣圖案164的頂表面可位於較第二單元堆疊CS2的頂表面低的水平高度處。作為另一選擇，第三填充絕緣圖案164的頂表面可處於與第二單元堆疊CS2中的一者的頂表面相同的水平高度處。此外，第三填充絕緣圖案164可在第二方向D2上彼此相鄰的第二單元堆疊CS2之間具有圓形頂表面。
第三頂蓋圖案162可設置在第三填充絕緣圖案164與第二單元堆疊CS2的側壁之間。第三頂蓋圖案162的下部部分可設置在第三填充絕緣圖案164與第二填充絕緣圖案154之間。此外，第三頂蓋圖案162的下部部分可設置在第三填充絕緣圖案164與共用導電線CCL之間。第三頂蓋圖案162可以實質上均勻的厚度覆蓋第二單元堆疊CS2的側壁及第三填充絕緣圖案164的底表面。
緩衝絕緣圖案156可設置在第三頂蓋圖案162的下部部分與第二填充絕緣圖案154之間。換言之，第三頂蓋圖案162的底表面可直接接觸緩衝絕緣圖案156。作為另一選擇，如圖6D所示，第三頂蓋圖案162的底表面可直接接觸第二填充絕緣圖案154。
如圖6A所示，第三頂蓋圖案162的底表面可位於與共用導電線CCL的頂表面實質上相同的水平高度處。作為另一選擇，如圖6D所示，第三頂蓋圖案162的底表面可位於較共用導電線CCL的頂表面低的水平高度處。例如，第三頂蓋圖案162的底表面可突出至相鄰的共用導電線CCL之間的區域。
第三頂蓋圖案162可包含與第三填充絕緣圖案164的絕緣材料不同的絕緣材料。例如，第三頂蓋圖案162可包含氮化矽及/或氮氧化矽。
第二導電線CL2可在第二單元堆疊CS2上在第一方向D1上延伸。第二導電線CL2可包含與第一導電線CL1相同的金屬材料。第二導電線CL2可較共用導電線CCL薄。例如，第二導電線CL2的第三厚度T3可實質上等於第一導電線CL1的第一厚度T1。
上部蝕刻停止圖案UES可設置在第二導電線CL2中的每一者與第二單元堆疊CS2之間。上部蝕刻停止圖案UES可平行於第二導電線CL2在第一方向D1上延伸。上部蝕刻停止圖案UES可直接接觸在第一方向上D1上排列的第二單元堆疊CS2的第三電極TE的頂表面。上部蝕刻停止圖案UES可由相對於第二導電線CL2具有蝕刻選擇性的導電材料形成。例如，上部蝕刻停止圖案UES可包含Ti、Ta、TiN、TaN、AlN或其任意組合。蝕刻停止圖案ES的厚度t1可小於第一單元堆疊CS1的第三電極TE的厚度。上部蝕刻停止圖案UES的厚度t2可小於蝕刻停止圖案ES的厚度t1。在本發明概念的示例性實施例中，可省略上部蝕刻停止圖案UES，且第二導電線CL2中的每一者可直接接觸在第一方向D1上排列的第二單元堆疊CS2的頂表面。
硬遮罩圖案HP可設置在第二導電線CL2中的每一者上。例如，硬遮罩圖案HP可包含氮化矽及/或氮氧化矽。
上部頂蓋層CPL可以實質上均勻的厚度覆蓋硬遮罩圖案HP的側壁、第二導電線CL2的側壁及上部蝕刻停止圖案UES的側壁。上部頂蓋層CPL的部分可覆蓋第二導電線CL2之間的第三填充絕緣圖案164的頂表面。
根據圖5B所示的本發明概念的示例性實施例，第一填充絕緣圖案134的頂表面可位於較在第二方向D2上彼此相鄰的第一單元堆疊CS1的頂表面低的水平高度處。蝕刻停止圖案ES可在第二方向D2上延伸，且可共形地覆蓋第一單元堆疊CS1的頂表面及第一填充絕緣圖案134的頂表面。換言之，蝕刻停止圖案ES可具有不平坦的頂表面。共用導電線CCL可設置在蝕刻停止圖案ES上，且可具有平坦的頂表面。
第三填充絕緣圖案164的頂表面可位於較在第一方向D1上彼此相鄰的第二單元堆疊CS2的頂表面低的水平高度處。上部蝕刻停止圖案UES可在第一方向D1上延伸，且可共形地覆蓋第二單元堆疊CS2的頂表面及第三填充絕緣圖案164的頂表面。第二導電線CL2可設置在上部蝕刻停止圖案UES上，且可具有平坦的頂表面。
根據本發明概念的示例性實施例，圖1至圖6E所示的三維半導體記憶體元件可包括：第一單元堆疊CS1；設置在第一單元堆疊CS1上的第二單元堆疊CS2；設置在基板100與第一單元堆疊CS1之間的第一導電線CL1；設置在第一單元堆疊CS1與第二單元堆疊CS2之間的共用導電線CCL；設置在共用導電線CCL與第一單元堆疊CS1的頂表面之間的蝕刻停止圖案ES，蝕刻停止圖案ES包含導電材料；設置在第二單元堆疊CS2上的第二導電線CL2；以及覆蓋共用導電線CCL的側壁及蝕刻停止圖案ES的側壁的頂蓋圖案152，其中共用導電線CCL中的每一者的第二厚度T2大於第一導電線CL1中的每一者的第一厚度T1。
圖7是示出根據本發明概念的示例性實施例的三維半導體記憶體元件的剖視圖。在下文中，與上述實施例中相同的部件可由相同的參考編號或相同的參考標記來指示，且為便於解釋，可省略或簡要提及其說明。
參考圖7，根據本發明概念的示例性實施例的三維半導體記憶體元件可包括周邊電路結構PCS及位於周邊電路結構PCS上的單元陣列結構CAS。
周邊電路結構PCS可包括整合在基板100的頂表面上的周邊邏輯電路PC、以及覆蓋周邊邏輯電路PC的層間絕緣層110。
基板100可包括矽基板、矽鍺基板、鍺基板或生長在單晶矽基板上的單晶磊晶層。基板100可包括由元件隔離層界定的主動區。
周邊邏輯電路PC可包括列解碼器及行解碼器、頁面緩衝器及/或控制電路。更具體而言，周邊邏輯電路PC可包括位於基板100上的閘極絕緣層、位於閘極絕緣層上的閘極電極以及設置在主動區中閘極電極的兩側處的源極/汲極區。例如，周邊邏輯電路PC可包括電晶體。
周邊電路互連線INC可藉由周邊接觸插塞PCT電性連接至周邊邏輯電路PC。例如，周邊接觸插塞PCT及周邊電路互連線INC可連接至n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）及p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）電晶體。
層間絕緣層110可設置在基板100的整個頂表面上。換言之，層間絕緣層110可覆蓋基板100的整個頂表面。層間絕緣層110可覆蓋基板100上的周邊邏輯電路PC、周邊接觸插塞PCT及周邊電路互連線INC。層間絕緣層110可包括多個堆疊的絕緣層。例如，層間絕緣層110可包括氧化矽層、氮化矽層、氮氧化矽層或低介電常數介電層中的至少一者。
單元陣列結構CAS可設置在層間絕緣層110上。單元陣列結構CAS可包括上述垂直堆疊的單元陣列層。換言之，單元陣列結構CAS可包括以上參考圖5A及圖5B所述的第一導電線CL1、第一單元堆疊CS1、共用導電線CCL、第二單元堆疊CS2及第二導電線CL2。
圖8至圖11是沿著圖4的線I-I’及II-II’截取的剖視圖，以示出根據本發明概念的示例性實施例的三維半導體記憶體元件。圖12是圖10的部分「B」的放大視圖。在下文中，與上述實施例中相同的部件可由相同的參考編號或相同的參考標記來指示，且為便於解釋，可省略或簡要提及其說明。
參考圖8，三維半導體記憶體元件可包括垂直堆疊在基板100上的第一單元堆疊CS1、第二單元堆疊CS2及第三單元堆疊CS3。第一單元堆疊CS1與第二單元堆疊CS2可共享第一共用導電線CCL1，且第二單元堆疊CS2與第三單元堆疊CS3可共享第二共用導電線CCL2。換言之，第一共用導電線CCL1設置在第一單元堆疊CS1與第二單元堆疊CS2之間，且第二共用導電線CCL2設置在第二單元堆疊CS2與第三單元堆疊CS3之間。
第一共用導電線CCL1可在第二方向D2上延伸以與第一導電線CL1相交，且第二共用導電線CCL2可在第一方向D1上延伸以與第一共用導電線CCL1相交。第二導電線CL2可在第二方向D2上延伸，以與第二共用導電線CCL2相交。
第一單元堆疊CS1可分別設置在第一導電線CL1與第一共用導電線CCL1的相交點處。第一填充絕緣圖案134可填充第一單元堆疊CS1之間的空間。第一頂蓋圖案132可以實質上均勻的厚度覆蓋第一單元堆疊CS1的側壁，且可設置在第一填充絕緣圖案134的底表面與第一導電線CL1之間。
第二單元堆疊CS2可分別設置在第一共用導電線CCL1與第二共用導電線CCL2的相交點處。第三填充絕緣圖案164可填充第二單元堆疊CS2之間的空間。第三頂蓋圖案162可以實質上均勻的厚度覆蓋第二單元堆疊CS2的側壁，且可設置在第三填充絕緣圖案164與第一緩衝絕緣圖案156之間。
第三單元堆疊CS3可分別設置在第二共用導電線CCL2與第二導電線CL2的相交點處。第五填充絕緣圖案194可填充第三單元堆疊CS3之間的空間。第五頂蓋圖案192可設置在第五填充絕緣圖案194與第三單元堆疊CS3的側壁之間以及第五填充絕緣圖案194與第二緩衝絕緣圖案186之間。例如，第五頂蓋圖案192可直接接觸第五填充絕緣圖案194的底部部分及第二緩衝絕緣圖案186。
如上所述，第一單元堆疊CS1、第二單元堆疊CS2及第三單元堆疊CS3中的每一者可包括依序堆疊的第一電極BE、開關圖案SP、第二電極ME、可變電阻圖案RP及第三電極TE。
在本實施例中，第一共用導電線CCL1及第二共用導電線CCL2可較第一導電線CL1厚。例如，第一共用導電線CCL1及第二共用導電線CCL2的厚度可為第一導電線CL1的厚度的至少兩倍。此外，第一共用導電線CCL1及第二共用導電線CCL2可較第二導電線CL2厚。
第一蝕刻停止圖案ES1可設置在第一共用導電線CCL1中的每一者與第一單元堆疊CS1的頂表面之間。第一蝕刻停止圖案ES1可由與第一共用導電線CCL1的金屬材料不同的金屬材料形成。第二頂蓋圖案152可共形地覆蓋第一共用導電線CCL1的側壁及第一蝕刻停止圖案ES1的側壁。例如，第二頂蓋圖案152可穿透第一蝕刻停止圖案ES1。第二頂蓋圖案152的底表面可位於較第一蝕刻停止圖案ES1的底表面低的水平高度處。
第二蝕刻停止圖案ES2可設置在第二共用導電線CCL2中的每一者與第二單元堆疊CS2的頂表面之間。第二蝕刻停止圖案ES2可由與第二共用導電線CCL2的金屬材料不同的金屬材料形成。第四填充絕緣圖案184可設置在第二共用導電線CCL2之間。第四頂蓋圖案182可共形地覆蓋第二共用導電線CCL2的側壁及第二蝕刻停止圖案ES2的側壁。例如，第四頂蓋圖案182可穿透第二蝕刻停止圖案ES2。第四頂蓋圖案182的底表面可位於較第二蝕刻停止圖案ES1的底表面低的水平高度處。
第二導電線CL2中的每一者可設置在第二方向D2上排列的第三單元堆疊CS3上。上部蝕刻停止圖案UES可設置在第二導電線CL2中的每一者與第三單元堆疊CS3的頂表面之間。
根據圖9所示的本發明概念的示例性實施例，第一單元堆疊CS1、第二單元堆疊CS2、第三單元堆疊CS3及第四單元堆疊CS4可垂直堆疊在第一導電線CL1與第二導電線CL2之間。在下文中，為便於解釋，可省略或簡要提及與圖8的實施例中相同的部件的說明。
第一單元堆疊CS1與第二單元堆疊CS2可共享第一共用導電線CCL1，且第二單元堆疊CS2與第三單元堆疊CS3可共享第二共用導電線CCL2。第三單元堆疊CS3與第四單元堆疊CS4可共享第三共用導電線CCL3。
第一共用導電線CCL1可在第二方向D2上延伸以與第一導電線CL1相交，且第二共用導電線CCL2可在第一方向D1上延伸以與第一共用導電線CCL1相交。第三共用導電線CCL3可在第二方向D2上延伸，以與第二共用導電線CCL2相交。第二導電線CL2可在第一方向D1上延伸，以與第三共用導電線CCL3相交。
第三共用導電線CCL3可設置在第三單元堆疊CS3上，且第三蝕刻停止圖案ES3可設置在第三共用導電線CCL3中的每一者與第三單元堆疊CS3的頂表面之間。第三共用導電線CCL3可具有與上述第一共用導電線CCL1及第二共用導電線CCL2實質上相同的特徵。第三蝕刻停止圖案ES3可具有與上述第一蝕刻停止圖案ES1及第二蝕刻停止圖案ES2實質上相同的特徵。
第六填充絕緣圖案214可設置在第三共用導電線CCL3之間，且第六頂蓋圖案212可共形地覆蓋第三共用導電線CCL3的側壁及第三蝕刻停止圖案ES3的側壁。第七填充絕緣圖案224可設置在第四單元堆疊CS4之間，且第七頂蓋圖案222可設置在第七填充絕緣圖案224與第四單元堆疊CS4之間。
第二導電線CL2可設置在第四單元堆疊CS4上，且上部蝕刻停止圖案UES可設置在第二導電線CL2中的每一者與第四單元堆疊CS4的頂表面之間。
根據圖10及圖11所示的本發明概念的示例性實施例，在第二方向D2上延伸的共用導電線CCL可設置在第一單元堆疊CS1與第二單元堆疊CS2之間。
第一導電線CL1及第二導電線CL2可包含第一金屬材料，且共用導電線CCL可包含電阻率小於第一金屬材料的電阻率的第二金屬材料。例如，第一導電線CL1及第二導電線CL2可由鎢、鋁、釕、鉑或其任意組合形成。第一導電線CL1及第二導電線CL2可更包含例如TiN、TaN或WN等導電金屬氮化物。共用導電線CCL可包含銅或銅合金。此處，銅合金可為藉由將銅與非常少量的C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Al或Zr混合而獲得的合金。
共用導電線CCL可具有第二厚度T2，第二厚度T2實質上等於或小於第一導電線CL1的第一厚度T1。共用導電線CCL的第二厚度T2可實質上等於或小於第二導電線CL2的厚度。
共用導電線CCL中的每一者的底部寬度可小於共用導電線CCL中的每一者的頂部寬度。參考圖12，共用導電線CCL中的每一者的底部寬度可小於第一單元堆疊CS1的頂部寬度。例如，圖12中共用導電線CCL的底部寬度可小於第一單元堆疊CS1的第三電極TE的底部寬度。阻擋金屬圖案MB可共形地覆蓋共用導電線CCL中的每一者的底表面及側壁。換言之，阻擋金屬圖案MB的底部部分可設置在第一單元堆疊CS1的第三電極TE與共用導電線CCL之間。阻擋金屬圖案MB的側壁部分可設置在模具圖案MLP與共用導電線CCL的側壁之間以及模具蝕刻停止圖案MES與共用導電線CCL的側壁之間。在本發明概念的示例性實施例中，第一單元堆疊CS1的第三電極TE可具有圓形頂表面。
再次參考圖10，模具圖案MLP可設置在共用導電線CCL之間，且模具蝕刻停止圖案MES可設置在模具圖案MLP與第一填充絕緣圖案134之間。此處，模具圖案MLP可包含絕緣材料，且模具蝕刻停止圖案MES可包含與模具圖案MLP的絕緣材料不同的絕緣材料。模具圖案MLP可包括氧化矽層或者介電常數低於氧化矽的介電常數的低介電常數介電層。模具蝕刻停止圖案MES可包括氮化矽層、氮氧化矽層、碳化矽層、碳氮化矽層或其任意組合。
第二導電線CL2可設置在第二單元堆疊CS2上。第二導電線CL2中的每一者可接觸在第一方向D1上排列的第二單元堆疊CS2的第三電極TE。
根據圖11所示的本發明概念的示例性實施例，上部蝕刻停止圖案UES可設置在第二導電線CL2中的每一者與第二單元堆疊CS2之間。上部蝕刻停止圖案UES可接觸在第一方向上D1上排列的第二單元堆疊CS2的第三電極TE。此外，第三填充絕緣圖案164的頂表面可在第二導電線CL2之間凹陷。換言之，上部頂蓋層CPL的底表面可位於較上部蝕刻停止圖案UES的底表面低的水平高度處。
圖13至圖24是沿著圖4的線I-I’及II-II’截取的剖視圖，以示出根據本發明概念的示例性實施例的製造三維半導體記憶體元件的方法。
參考圖4及圖13，可在基板100上形成第一導電線CL1。第一導電線CL1可在第一方向D1上延伸，且可在第二方向D2上彼此間隔開。
在本發明概念的示例性實施例中，可在基板100上沈積第一導電層，且然後，可將第一導電層圖案化以形成第一導電線CL1。在本發明概念的示例性實施例中，第一導電線CL1可與形成在第一導電線CL1上的第一單元堆疊CS1一起形成。
第一導電線CL1可包含摻雜半導體材料（例如，摻雜矽）、金屬（例如，鎢、鋁、鈦或鉭）、導電金屬氮化物（例如，氮化鈦、氮化鉭或氮化鎢）或金屬半導體化合物（例如，金屬矽化物）中的至少一者。
在形成第一導電線CL1之前，可在基板100上形成層間絕緣層110，且在用於形成第一導電線CL1的圖案化製程中，可使第一導電線CL1之間的層間絕緣層110的頂表面凹陷。層間絕緣層110可由氧化物（例如，氧化矽）或氮化物（例如，氮化矽）形成。
在形成第一導電線CL1之後，可形成下部絕緣圖案115以填充第一導電線CL1之間的空間。形成下部絕緣圖案115可包括：沈積填充第一導電線CL1之間的空間的下部絕緣層，以及將下部絕緣層平坦化以暴露出第一導電線CL1的頂表面。例如，下部絕緣圖案115可包含氧化矽、氮化矽或氮氧化矽中的至少一者。
參考圖14，可在第一導電線CL1及下部絕緣圖案115上依序堆疊第一電極層121、開關層123、第二電極層125、可變電阻層127及第三電極層129。另外，可在第二電極層125與可變電阻層127之間以及第三電極層129與可變電阻層127之間分別形成金屬層。第三電極層129可較第一電極層121及第二電極層125厚。作為另一選擇，第一電極層121、第二電極層125及第三電極層129的厚度可實質上彼此相等。
第一電極層121、第二電極層125及第三電極層129可使用化學氣相沈積（chemical vapor deposition，CVD）方法、金屬有機化學氣相沈積（metal organic CVD，MOCVD）方法或電漿增強型化學氣相沈積（plasma-enhanced CVD，PECVD）方法形成。
可在第三電極層129上形成第一遮罩圖案MP1。第一遮罩圖案MP1可在第三電極層129上在第一方向D1及第二方向D2上彼此間隔開。第一遮罩圖案MP1可包含氮化矽、碳化矽及/或氮氧化矽。
參考圖4及圖15，可使用第一遮罩圖案MP1作為蝕刻遮罩來依序蝕刻第三電極層129、可變電阻層127、第二電極層125、開關層123及第一電極層121。因此，可在第一導電線CL1中的每一者上形成彼此間隔開的第一單元堆疊CS1。第一單元堆疊CS1中的每一者可包括依序堆疊在第一導電線CL1中的每一者上的第一電極BE、開關圖案SP、第二電極ME、可變電阻圖案RP及第三電極TE。第一單元堆疊CS1中的每一者可被下部絕緣圖案115分隔開。
形成第一電極BE、第二電極ME及第三電極TE、可變電阻圖案RP以及開關圖案SP可使用具有強平直度的各向異性蝕刻製程來執行。例如，各向異性蝕刻製程可包括離子束蝕刻製程及/或反應性離子蝕刻製程。當形成第一單元堆疊CS1時，可在形成可變電阻圖案RP之後且在形成開關圖案SP之前形成覆蓋可變電阻圖案RP的側壁的間隔件層。
當形成第一單元堆疊CS1時，可變電阻圖案RP的寬度可不同於開關圖案SP的寬度。例如，可變電阻圖案RP的寬度可小於開關圖案SP的寬度。可變電阻圖案RP可具有傾斜側壁或圓形側壁。開關圖案SP的頂部寬度可小於開關圖案SP的底部寬度，且開關圖案SP可具有傾斜側壁。換言之，開關圖案SP可為錐形的。
參考圖16，可形成第一頂蓋層131以覆蓋第一單元堆疊CS1。第一頂蓋層131可覆蓋第一單元堆疊CS1的側壁，且可覆蓋下部絕緣圖案115的在第一單元堆疊CS1之間暴露出的頂表面。第一頂蓋層131可包含氮化矽及/或氮氧化矽。第一頂蓋層131可藉由原子層沈積（atomic layer deposition，ALD）方法及/或CVD方法來形成。第一頂蓋層131的厚度可小於彼此相鄰的第一單元堆疊CS1之間的距離的一半。因此，可在沈積第一頂蓋層131之後在第一單元堆疊CS1之間形成空的空間。
隨後，可形成第一填充絕緣層133以填充第一單元堆疊CS1之間的空的空間。第一填充絕緣層133可由與第一頂蓋層131的絕緣材料不同的絕緣材料形成。
第一填充絕緣層133可完全填充第一頂蓋層131上的第一單元堆疊CS1之間的空的空間。第一填充絕緣層133可使用具有優異間隙填充性質的層形成方法（例如，可流動化學氣相沈積（flowable chemical vapor deposition，FCVD）方法或旋塗方法）形成。第一填充絕緣層133可由低介電常數介電層形成。例如，第一填充絕緣圖案133可包含SiC層、SiCN層、SiOCH層、SiOC層或SiOF層中的至少一者。
參考圖17，可在第一填充絕緣層133及第一頂蓋層131上執行平坦化製程，以暴露出第一單元堆疊CS1的第三電極TE。因此，可在第一單元堆疊CS1之間形成第一頂蓋圖案132及第一填充絕緣圖案134。可執行化學機械研磨（chemical mechanical polishing，CMP）製程作為平坦化製程。在用於形成第一頂蓋圖案132及第一填充絕緣圖案134的平坦化製程中，第一頂蓋圖案132及第一填充絕緣圖案134的頂表面可自第一單元堆疊CS1的頂表面凹陷。
接下來，可在第一單元堆疊CS1上依序堆疊蝕刻停止層141及共用導電層143。蝕刻停止層141可覆蓋第一單元堆疊CS1的頂表面及第一填充絕緣圖案134的頂表面。蝕刻停止層141及共用導電層143可藉由ALD方法及/或CVD方法來形成。
蝕刻停止層141可由相對於第一單元堆疊CS1的第三電極TE具有蝕刻選擇性的材料形成。蝕刻停止層141可由導電材料形成，且可包含金屬材料。例如，蝕刻停止層141可由Ti、Ta、TiN、TaN、AlN或其任意組合形成。蝕刻停止層141可具有約100埃至約200埃的厚度。
共用導電層143可由與第一導電線CL1相同的導電材料形成。共用導電層143的厚度可等於或大於第一導電線CL1的厚度的約兩倍。共用導電層143可由銅、鎢、鋁、釕、鉑或其任意組合形成。共用導電層143可具有約800埃至約1000埃的厚度。
接下來，可在共用導電層143上形成第二遮罩圖案MP2。第二遮罩圖案MP2可具有在共用導電層143上在第二方向D2上延伸的線形狀。第二遮罩圖案MP2可包含氮化矽、碳化矽及/或氮氧化矽。
參考圖4及圖18，可藉由使用第二遮罩圖案MP2作為蝕刻遮罩，在共用導電層143上執行各向異性蝕刻製程。因此，可在第一單元堆疊CS1上形成在第二方向D2上延伸的共用導電線CCL。在共用導電層143的各向異性蝕刻製程中，可蝕刻共用導電層143，直至蝕刻停止層141被暴露出。例如，可蝕刻共用導電層143以在蝕刻停止層141的上部部分中形成凹形狀。
蝕刻停止層141可防止第一單元堆疊CS1在形成共用導電線CCL期間被暴露出。因此，可防止第一單元堆疊CS1在形成厚的共用導電線CCL期間被損壞。如上所述，當蝕刻共用導電層143時，蝕刻停止層141的部分可被蝕刻，且因此蝕刻停止層141的頂表面可凹陷。共用導電線CCL中的每一者的頂部寬度可小於共用導電線CCL中的每一者的底部寬度，且共用導電線CCL中的每一者可具有傾斜側壁。例如，共用導電線CCL中的一些可為錐形的。
第二遮罩圖案MP2可在形成共用導電線CCL期間被移除。作為另一選擇，可在形成共用導電線CCL之後執行用於移除第二遮罩圖案MP2的製程。
參考圖4及圖19，可在蝕刻停止層141上執行蝕刻製程以暴露出第一填充絕緣圖案134。因此，可在第一單元堆疊CS1上形成在第二方向D2上延伸的蝕刻停止圖案ES。
共用導電層143的蝕刻製程及蝕刻停止層141的蝕刻製程在圖式中單獨示出。作為另一選擇，可原位執行共用導電層143及蝕刻停止層141上的各向異性蝕刻製程。
在用於形成蝕刻停止圖案ES的蝕刻製程中，第一填充絕緣圖案134的頂表面及/或第一頂蓋圖案132的頂表面可藉由過蝕刻而凹陷。在形成共用導電線CCL及蝕刻停止圖案ES之後，第一填充絕緣圖案134及第一頂蓋圖案132可具有圓形頂表面。在本發明概念的示例性實施例中，當形成蝕刻停止圖案ES時，第一頂蓋圖案132的一部分可被暴露出。此外，當形成蝕刻停止圖案ES時，第一填充絕緣圖案134的一部分可被暴露出。在本發明概念的示例性實施例中，當形成蝕刻停止圖案ES時，第一單元堆疊CS1的第三電極TE的側壁的部分可被暴露出。
參考圖20，可形成第二頂蓋層151以共形地覆蓋共用導電線CCL及蝕刻停止圖案ES的側壁。第二頂蓋層151可覆蓋在共用導電線CCL之間暴露出的第一頂蓋圖案132的頂表面及第一填充絕緣圖案134的頂表面。第二頂蓋層151可藉由ALD方法及/或CVD方法來形成。第二頂蓋層151可包含氮化矽及/或氮氧化矽。
第二頂蓋層151的厚度可小於彼此相鄰的共用導電線CCL之間的距離的一半。因此，在沈積第二頂蓋層151之後，可在共用導電線CCL之間形成空的空間。
隨後，可在第二頂蓋層151上形成第二填充絕緣層153，以填充共用導電線CCL之間的空的空間。第二填充絕緣層153可由與第二頂蓋層151的絕緣材料不同的絕緣材料形成。
第二填充絕緣層153可使用具有優異間隙填充性質的層形成方法（例如，可流動化學氣相沈積（FCVD）方法或旋塗方法）形成。
第二填充絕緣層153可由摻雜有雜質的氧化物系材料形成。例如，摻雜有雜質的氧化物系材料可包括氟摻雜氧化物（或氟矽酸鹽玻璃（fluorosilicate glass，FSG））、碳摻雜氧化物（例如，SiOC）、氧化矽、氫倍半矽氧烷（SiO:H；hydrogen silsesquioxane，HSQ）、甲基倍半矽氧烷（SiO:CH3 ；methyl silsesquioxane，MSQ）或者a-SiOC（SiOC:H）。
參考圖21，可在第二填充絕緣層153及第二頂蓋層151上執行平坦化製程，以暴露出共用導電線CCL的頂表面。因此，可在共用導電線CCL之間形成第二頂蓋圖案152及第二填充絕緣圖案154。可執行化學機械研磨（CMP）製程作為平坦化製程。在平坦化製程中，第二填充絕緣圖案154的頂表面可在共用導電線CCL之間凹陷。因此，第二填充絕緣圖案154的頂表面可低於共用導電線CCL的頂表面。第二填充絕緣圖案154可具有圓形頂表面。換言之，可在共用導電線CCL之間形成凹陷區。
參考圖22，可形成緩衝絕緣圖案156以填充第二填充絕緣圖案154的凹陷區。形成緩衝絕緣圖案156可包括：形成填充第二填充絕緣圖案154的凹陷區且覆蓋共用導電線CCL的緩衝絕緣層，以及將緩衝絕緣層平坦化以暴露出共用導電線CCL的頂表面。緩衝絕緣圖案156可由與第二頂蓋圖案152及第二填充絕緣圖案154的絕緣材料不同的絕緣材料形成。
接下來，參考圖4及圖22，可在共用導電線CCL中的每一者上形成第二單元堆疊CS2。如同第一單元堆疊CS1一樣，第二單元堆疊CS2可在第一方向D1及第二方向D2上彼此間隔開。形成第二單元堆疊CS2的方法可實質上類似於形成第一單元堆疊CS1的方法。形成第二單元堆疊CS2可包括：在共用導電線CCL上依序堆疊第一電極層、開關層、第二電極層、可變電阻層及第三電極層，在第三電極層上形成第三遮罩圖案MP3，以及藉由使用第三遮罩圖案MP3作為蝕刻遮罩來各向異性地蝕刻第三電極層、可變電阻層、第二電極層、開關層及第一電極層。因此，第二單元堆疊CS2中的每一者可包括依序堆疊在共用導電線CCL中的每一者上的第一電極BE、開關圖案SP、第二電極ME、可變電阻圖案RP及第三電極TE。
第二單元堆疊CS2可使用具有強平直度的各向異性蝕刻製程形成，且共用導電線CCL之間的緩衝絕緣圖案156可在各向異性蝕刻製程中用作蝕刻停止層。
參考圖23，如同形成第一頂蓋圖案132及第一填充絕緣圖案134一樣，可在第二單元堆疊CS2之間形成第三頂蓋圖案162及第三填充絕緣圖案164。第三頂蓋圖案162及第三填充絕緣圖案164可由彼此不同的絕緣材料形成。第三頂蓋圖案162可接觸緩衝絕緣圖案156或第二填充絕緣圖案154。
形成第三頂蓋圖案162及第三填充絕緣圖案164可包括：依序沈積覆蓋第二單元堆疊CS2的第三頂蓋層及第三填充絕緣層，以及在第三填充絕緣層及第三頂蓋層上執行平坦化製程以暴露出第二單元堆疊CS2的第三電極TE。在用於形成第三頂蓋圖案162及第三填充絕緣圖案164的平坦化製程中，第三頂蓋圖案162及第三填充絕緣圖案164的頂表面可自第二單元堆疊CS2的頂表面凹陷。
隨後，參考圖4及圖23，可在第二單元堆疊CS2上依序堆疊上部蝕刻停止層171、上部導電層173及硬遮罩層HM。上部蝕刻停止層171可覆蓋第二單元堆疊CS2的第三電極TE、第三頂蓋圖案162及第三填充絕緣圖案164。
上部蝕刻停止層171可由相對於第二單元堆疊CS2的第三電極TE具有蝕刻選擇性的材料形成。例如，上部蝕刻停止層171可直接接觸第三電極TE以及第三頂蓋圖案162及第三填充絕緣圖案164的上部部分。上部蝕刻停止層171可由導電材料形成，且可包含金屬材料。上部蝕刻停止層171可較蝕刻停止圖案ES薄。
上部導電層173可較共用導電線CCL薄，且可具有與第一導電線CL1實質上相同的厚度。上部導電層173可由與第一導電線CL1相同的導電材料形成。硬遮罩層HM可由相對於上部導電層173具有蝕刻選擇性的絕緣材料形成。
接下來，可在硬遮罩層HM上形成第四遮罩圖案MP4。第四遮罩圖案MP4可具有在硬遮罩層HM上在第一方向D1上延伸的線形狀。換言之，可在第四遮罩圖案MP4之間形成空間。第四遮罩圖案MP4可包含氮化矽、碳化矽及/或氮氧化矽。
參考圖4及圖24，可藉由使用第四遮罩圖案MP4作為蝕刻遮罩，在硬遮罩層HM及上部導電層173上執行各向異性蝕刻製程。在上部導電層173的各向異性蝕刻製程中，上部蝕刻停止層171可用作蝕刻停止層，且可藉由過蝕刻來蝕刻。因此，可在第二單元堆疊CS2上形成在第一方向D1上延伸的硬遮罩圖案HP、第二導電線CL2及上部蝕刻停止圖案UES。在形成第二導電線CL2及上部蝕刻停止圖案UES之後，可移除第四遮罩圖案MP4。
當形成第二導電線CL2及上部蝕刻停止圖案UES時，第三頂蓋圖案162及第三填充絕緣圖案164的頂表面可在第二導電線CL2之間凹陷。第三頂蓋圖案162及第三填充絕緣圖案164的凹陷區位於第四遮罩圖案MP4之間的區域中。
接下來，參考圖5A及圖5B，可形成上部頂蓋層CPL以共形地覆蓋第二導電線CL2的側壁。上部頂蓋層CPL可覆蓋硬遮罩圖案HP的頂表面及側壁，且可覆蓋在第二導電線CL2之間暴露出的第三頂蓋圖案162及第三填充絕緣圖案164。上部頂蓋層CPL可包含氮化矽及/或氮氧化矽。上部頂蓋層CPL可藉由ALD方法及/或CVD方法來形成。
圖25至圖29是沿著圖4的線I-I’及II-II’截取的剖視圖，以示出根據本發明概念的示例性實施例的製造三維半導體記憶體元件的方法。在下文中，為便於解釋，可省略對與參考圖4至圖24所述相同特徵的說明。
參考圖25，可如以上參考圖13至圖16所述形成第一導電線CL1、第一單元堆疊CS1、第一頂蓋圖案132及第一填充絕緣圖案134。
在形成第一頂蓋圖案132及第一填充絕緣圖案134之後，可在第一單元堆疊CS1上形成模具蝕刻停止層ESL及模具層ML。此處，模具蝕刻停止層ESL可由相對於模具層ML具有蝕刻選擇性的絕緣材料形成。例如，模具蝕刻停止層ESL可由氮化矽層、氮氧化矽層、碳化矽層、碳氮化矽層或其任意組合形成。模具層ML可由氧化矽或介電常數低於氧化矽的介電常數的低介電常數介電材料形成。
在形成模具層ML之後，可在模具層ML上形成具有在第二方向D2上延伸的線形狀的模具遮罩圖案MP。
參考圖26，可使用模具遮罩圖案MP作為蝕刻遮罩來各向異性地蝕刻模具層ML，由此形成模具圖案MLP。當形成模具圖案MLP時，可藉由過蝕刻來蝕刻模具蝕刻停止層ESL，以形成模具蝕刻停止圖案MES。換言之，可形成溝槽。例如，可在相鄰的模具圖案MLP及模具蝕刻停止圖案MES的堆疊之間形成溝槽。溝槽中的每一者可暴露出在第二方向D2上排列的第一單元堆疊CS1的第三電極TE。第一單元堆疊CS1的被溝槽暴露出的第三電極TE的頂表面可在模具圖案MLP的形成中部分凹陷。在形成溝槽之後，可移除模具遮罩圖案MP。
參考圖27，可在溝槽中形成共用導電線CCL。共用導電線CCL的形成可包括：形成共形地覆蓋溝槽的內表面的阻擋金屬層，形成完全填充具有阻擋金屬層的溝槽的金屬層，以及將金屬層及阻擋金屬層平坦化以暴露出模具圖案MLP的頂表面。因此，共用導電線CCL中的每一者可包括阻擋金屬圖案及金屬圖案。
此處，共用導電線CCL可包含與第一導電線CL1的金屬材料不同的金屬材料。共用導電線CCL中的金屬材料的電阻率可小於第一導電線CL1中的金屬材料的電阻率。例如，共用導電線CCL可包含銅或銅合金。此處，銅合金可為藉由將銅與非常少量的C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Al或Zr混合而獲得的合金。阻擋金屬層可包含導電金屬氮化物，例如氮化鈦、氮化鉭及/或氮化鎢。
參考圖28，可在共用導電線CCL上形成第二單元堆疊CS2，如上面參考圖22所述。接下來，可在第二單元堆疊CS2之間形成第三頂蓋圖案162及第三填充絕緣圖案164，如以上參考圖23所述。此處，第三頂蓋圖案162可接觸模具圖案MLP。
參考圖29，可在第二單元堆疊CS2上形成在第一方向D1上延伸的第二導電線CL2，如以上參考圖23及圖24所述。換言之，當形成第二導電線CL2時，可在第二導電線CL2與第二單元堆疊CS2之間形成上部蝕刻停止圖案UES。此處，上部蝕刻停止圖案UES可由導電材料形成。
根據本發明概念的示例性實施例，可降低由第一記憶體單元與第二記憶體單元共享的共用導電線的電阻，且因此可改善三維半導體記憶體元件的電性特性。
此外，蝕刻停止圖案可用於形成共用導電線，且因此可防止位於共用導電線之下的單元堆疊被損壞。
儘管已參考本發明概念的示例性實施例具體示出並闡述了本發明概念，然而將理解在不背離在以下申請專利範圍中闡述的本發明概念的精神及範圍的條件下，可對其作出各種形式及細節上的改變。
100:基板 110:層間絕緣層 115:下部絕緣圖案 121:第一電極層 123:開關層 125:第二電極層 127:可變電阻層 129:第三電極層 131:第一頂蓋層 132:第一頂蓋圖案 133:第一填充絕緣層 134:第一填充絕緣圖案 141:蝕刻停止層 143:共用導電層 151:第二頂蓋層 152:第二頂蓋圖案 154:第二填充絕緣圖案 156、216:緩衝絕緣圖案 162:第三頂蓋圖案 164:第三填充絕緣圖案 171:上部蝕刻停止層 173:上部導電層 182:第四頂蓋圖案 184:第四填充絕緣圖案 186:第二緩衝絕緣圖案 192:第五頂蓋圖案 194:第五填充絕緣圖案 212:第六頂蓋圖案 214:第六填充絕緣圖案 222:第七頂蓋圖案 224:第七填充絕緣圖案 A、B:部分 BE:第一電極 CAS:單元陣列結構 CCL:共用導電線 CCL1:第一共用導電線 CCL2:第二共用導電線 CCL3:第三共用導電線 CL1:第一導電線/導電線 CL2:第二導電線/導電線 CPL:上部頂蓋層 CS1:第一單元堆疊 CS2:第二單元堆疊 CS3:第三單元堆疊 CS4:第四單元堆疊 D1:第一方向 D2:第二方向 D3:第三方向 ES:蝕刻停止圖案 ES1:第一蝕刻停止圖案 ES2:第二蝕刻停止圖案 ESL:模具蝕刻停止層 HM:硬遮罩層 HP:硬遮罩圖案 I-I’、II-II’:線 INC:周邊電路互連線 MB:阻擋金屬圖案 MB1:第一金屬圖案 MB2:第二金屬圖案 MC:記憶體單元 MC1:第一記憶體單元 MC2:第二記憶體單元 MCA:記憶體單元陣列層 MCA1:第一記憶體單元陣列層 MCA2:第二記憶體單元陣列層 MCA3:第三記憶體單元陣列層 MCA4:第四記憶體單元陣列層 ME:第二電極 MES:模具蝕刻停止圖案 ML:模具層 MLP:模具圖案 MP:模具遮罩圖案 MP1:第一遮罩圖案 MP2:第二遮罩圖案 MP3:第三遮罩圖案 MP4:第四遮罩圖案 PC:周邊邏輯電路 PCS:周邊電路結構 PCT:周邊接觸插塞 RP:可變電阻圖案 SP:切換圖案 SW:切換組件 t1、t2:厚度 T1:第一厚度 T2:第二厚度 T3:第三厚度 TE:第三電極 UES:上部蝕刻停止圖案 VR:可變電阻器
圖1是示出根據本發明概念的示例性實施例的三維（3D）半導體記憶體元件的視圖。
圖2是示出根據本發明概念的示例性實施例的三維半導體記憶體元件的記憶體單元陣列的電路圖。
圖3是示出根據本發明概念的示例性實施例的三維半導體記憶體元件的記憶體單元陣列的立體圖。
圖4是示出根據本發明概念的示例性實施例的三維半導體記憶體元件的平面圖。
圖5A及圖5B是沿著圖4的線I-I’及II-II’截取的剖視圖，以示出根據本發明概念的示例性實施例的三維半導體記憶體元件。
圖6A、圖6B、圖6C、圖6D及圖6E是圖5A的部分「A」的放大視圖。
圖7是示出根據本發明概念的示例性實施例的三維半導體記憶體元件的剖視圖。
圖8、圖9、圖10及圖11是沿著圖4的線I-I’及II-II’截取的剖視圖，以示出根據本發明概念的示例性實施例的三維半導體記憶體元件。
圖12是圖10中部分「B」的放大視圖。
圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23及圖24是沿著圖4的線I-I’及II-II’截取的剖視圖，以示出根據本發明概念的示例性實施例的製造三維半導體記憶體元件的方法。
圖25、圖26、圖27、圖28及圖29是沿著圖4的線I-I’及II-II’截取的剖視圖，以示出根據本發明概念的示例性實施例的製造三維半導體記憶體元件的方法。
CCL:共用導電線
CL1:第一導電線/導電線
CL2:第二導電線/導電線
MCA1:第一記憶體單元陣列層
MCA2:第二記憶體單元陣列層
D1:第一方向
D2:第二方向
D3:第三方向
SW:切換組件
VR:可變電阻器

Claims (20)

  1. 一種三維半導體記憶體元件，包括： 在與基板的頂表面平行且彼此相交的第一方向及第二方向上排列的第一單元堆疊； 設置在所述第一單元堆疊上且在所述第一方向及所述第二方向上排列的第二單元堆疊； 在所述第一方向上延伸且設置在所述基板與所述第一單元堆疊之間的第一導電線； 在所述第二方向上延伸且設置在所述第一單元堆疊與所述第二單元堆疊之間的共用導電線； 在所述第二方向上延伸且設置在所述共用導電線與所述第一單元堆疊的頂表面之間的蝕刻停止圖案，所述蝕刻停止圖案包含導電材料； 在所述第一方向上延伸且設置在所述第二單元堆疊上的第二導電線；及 覆蓋所述共用導電線的側壁及所述蝕刻停止圖案的側壁的頂蓋圖案， 其中所述共用導電線中的每一者的第二厚度大於所述第一導電線中的每一者的第一厚度。
  2. 如請求項1所述的三維半導體記憶體元件，其中所述蝕刻停止圖案中的一者的底部寬度大於所述第一單元堆疊中的一者的頂部寬度。
  3. 如請求項1所述的三維半導體記憶體元件，其中所述共用導電線中的一者的頂部寬度小於所述第二單元堆疊中的一者的底部寬度。
  4. 如請求項1所述的三維半導體記憶體元件，其中所述第二厚度是所述第一厚度的至少兩倍。
  5. 如請求項1所述的三維半導體記憶體元件，更包括： 設置在所述共用導電線之間的填充絕緣圖案， 其中所述填充絕緣圖案的底表面位於所述蝕刻停止圖案中的一者的底表面下方。
  6. 如請求項5所述的三維半導體記憶體元件，更包括： 設置在所述第一單元堆疊之間的下部填充絕緣圖案， 其中所述頂蓋圖案包括設置在所述填充絕緣圖案與所述下部填充絕緣圖案之間的底部部分。
  7. 如請求項6所述的三維半導體記憶體元件，其中所述第一單元堆疊及所述第二單元堆疊中的每一者包括： 依序堆疊的第一電極、第二電極及第三電極； 位於所述第一電極與所述第二電極之間的開關圖案；及 位於所述第二電極與所述第三電極之間的可變電阻圖案， 其中所述頂蓋圖案的所述底部部分位於所述第一單元堆疊中的每一者的所述第三電極的頂表面與底表面之間。
  8. 如請求項5所述的三維半導體記憶體元件，更包括： 設置在所述第二單元堆疊之間的上部填充絕緣圖案；及 設置在所述上部填充絕緣圖案與所述第二單元堆疊的側壁之間以及所述上部填充絕緣圖案與所述填充絕緣圖案之間的上部頂蓋圖案， 其中所述上部頂蓋圖案的底表面位於與所述共用導電線的頂表面實質上相同的水平高度處。
  9. 如請求項8所述的三維半導體記憶體元件，更包括： 設置在所述共用導電線之間的所述填充絕緣圖案上的緩衝絕緣圖案， 其中所述上部頂蓋圖案接觸所述緩衝絕緣圖案的頂表面。
  10. 如請求項1所述的三維半導體記憶體元件，更包括： 設置在所述第二導電線中的每一者與所述第二單元堆疊的頂表面之間且由導電材料形成的上部蝕刻停止圖案， 其中所述共用導電線的所述第二厚度大於所述第二導電線的第三厚度，且 其中所述上部蝕刻停止圖案較所述蝕刻停止圖案薄。
  11. 一種三維半導體記憶體元件，包括： 第一導電線，在與基板的頂表面平行的第一方向上延伸； 位於所述第一導電線上的第一單元堆疊； 位於所述第一單元堆疊之間的第一填充絕緣圖案； 在所述第一單元堆疊中的每一者上在與所述第一方向相交的第二方向上延伸的共用導電線； 設置在所述共用導電線與所述第一單元堆疊中的每一者之間且由導電材料形成的蝕刻停止圖案； 位於所述共用導電線上的第二單元堆疊； 覆蓋所述共用導電線的側壁及所述蝕刻停止圖案的側壁的第二填充絕緣圖案； 設置在所述共用導電線的所述側壁與所述第二填充絕緣圖案之間以及所述蝕刻停止圖案的所述側壁與所述第二填充絕緣圖案之間的頂蓋圖案；及 在所述第二單元堆疊中的每一者上在所述第一方向上延伸的第二導電線， 其中所述共用導電線的第二厚度大於所述第一導電線的第一厚度。
  12. 如請求項12所述的三維半導體記憶體元件，其中所述第二填充絕緣圖案的底表面位於所述第一單元堆疊的頂表面下方。
  13. 如請求項12所述的三維半導體記憶體元件，其中所述第一單元堆疊及所述第二單元堆疊中的至少一者中的每一者包括： 第一電極、第二電極及第三電極； 位於所述第一電極與所述第二電極之間的開關圖案；及 位於所述第二電極與所述第三電極之間的可變電阻圖案， 其中所述頂蓋圖案包括位於所述第一填充絕緣圖案與所述第二填充絕緣圖案之間的底部部分，且所述頂蓋圖案的所述底部部分位於所述第一單元堆疊的所述第三電極的頂表面與底表面之間。
  14. 如請求項12所述的三維半導體記憶體元件，其中所述蝕刻停止圖案的底部寬度大於所述第一單元堆疊的頂部寬度。
  15. 如請求項12所述的三維半導體記憶體元件，其中所述共用導電線的頂部寬度小於所述第二單元堆疊的底部寬度。
  16. 一種三維半導體記憶體元件，包括： 在基板上在第一方向上延伸的多條第一導電線； 堆疊結構，包括垂直堆疊在所述第一導電線上的多個單元陣列層，其中所述單元陣列層中的每一者包括在所述第一方向及與所述第一方向相交的第二方向上排列的單元堆疊； 設置在所述單元陣列層之間的多條共用導電線，其中所述共用導電線的厚度大於所述第一導電線的厚度； 設置在所述共用導電線中的每一者的底表面與所述單元堆疊的頂表面之間且由導電材料形成的蝕刻停止圖案；及 在所述堆疊結構上在所述第一方向或所述第二方向上延伸的多條第二導電線。
  17. 如請求項16所述的三維半導體記憶體元件，其中所述共用導電線中的一者的所述厚度大於所述第二導電線中的一者的厚度。
  18. 如請求項16所述的三維半導體記憶體元件，更包括： 設置在所述共用導電線之間的填充絕緣圖案；及 設置在所述填充絕緣圖案與所述共用導電線的側壁之間以及所述填充絕緣圖案與所述蝕刻停止圖案的側壁之間的頂蓋圖案。
  19. 如請求項18所述的三維半導體記憶體元件，其中所述填充絕緣圖案的底表面位於所述蝕刻停止圖案的底表面下方。
  20. 如請求項18所述的三維半導體記憶體元件，其中所述單元堆疊中的至少一者包括： 依序堆疊的第一電極、第二電極及第三電極； 位於所述第一電極與所述第二電極之間的開關圖案；及 位於所述第二電極與所述第三電極之間的可變電阻圖案， 其中所述蝕刻停止圖案接觸所述單元堆疊的所述第三電極的頂表面，且 其中所述頂蓋圖案的底表面位於所述第三電極的頂表面與底表面之間。
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