CN113497185A - 三维半导体存储器件 - Google Patents

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金娟智
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Abstract

一种三维(3D)半导体存储器件，包括：第一单元堆叠，沿第一方向和第二方向布置；第二单元堆叠，设置在所述第一单元堆叠上并且沿所述第一方向和所述第二方向布置；第一导电线，沿所述第一方向延伸并且被设置在衬底与所述第一单元堆叠之间；公共导电线，沿所述第二方向延伸并且被设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，沿所述第二方向延伸并且被设置在所述第一单元堆叠的顶表面与所述公共导电线之间；第二导电线，沿所述第一方向延伸并且被设置在所述第二单元堆叠上；以及覆盖图案，覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁，其中，每条所述公共导电线的第二厚度大于每条所述第一导电线的第一厚度。

Description

三维半导体存储器件
相关申请的交叉引用
该专利申请要求于2020年4月6日在韩国知识产权局提交的韩国专利申请No.10-2020-0041777的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思的示例性实施例涉及三维(3D)半导体存储器件，更具体地，涉及包括可变电阻存储单元的3D半导体存储器件。
背景技术
已经研究了具有非易失性特性而无需刷新操作的下一代存储器件，以提供高容量和低功耗的存储器件。在动态随机存取存储器(DRAM)芯片中，存储器刷新可能涉及将电容器上的电荷恢复到其原始水平。下一代存储器件可能需要具有像DRAM器件一样的高集成度、像闪存器件一样的非易失性特性以及像静态随机存取存储器(SRAM)器件一样的高速度。
近来，已经研发了下一代半导体存储器件(例如，铁电随机存取存储器(FRAM)器件、磁性随机存取存储器(MRAM)器件和相变随机存取存储器(PRAM)器件)以提供高性能和低功耗的半导体存储器件。这些下一代半导体存储器件的材料可以具有根据施加到其上的电流或电压而改变的电阻值，并且即使在电流或电压被中断时也可以保持其电阻值。例如，FRAM可以采用铁电层而不是介电层来实现非易失性，并且PRAM存储单元可以在低电阻晶态和高电阻非晶态之间切换。
另外，由于需要提高半导体器件的集成密度，因此已经研发了包括三维布置的存储单元的3D半导体存储器件。
发明内容
根据本发明构思的示例性实施例，提供一种三维(3D)半导体存储器件，包括：第一单元堆叠，所述第一单元堆叠沿第一方向和第二方向布置，所述第一方向和所述第二方向与衬底的顶表面平行并且彼此相交；第二单元堆叠，所述第二单元堆叠设置在所述第一单元堆叠上并且沿所述第一方向和所述第二方向布置；第一导电线，所述第一导电线沿所述第一方向延伸并且被设置在所述衬底与所述第一单元堆叠之间；公共导电线，所述公共导电线沿所述第二方向延伸并且被设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，所述蚀刻停止图案沿所述第二方向延伸并且被设置在所述第一单元堆叠的顶表面与所述公共导电线之间，所述蚀刻停止图案包括导电材料；第二导电线，所述第二导电线沿所述第一方向延伸并且被设置在所述第二单元堆叠上；以及覆盖图案，所述覆盖图案覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁，其中，每条所述公共导电线的第二厚度大于每条所述第一导电线的第一厚度。
根据本发明构思的示例性实施例，提供一种3D半导体存储器件，包括：第一导电线，所述第一导电线沿平行于衬底的顶表面的第一方向延伸；第一单元堆叠，所述第一单元堆叠位于所述第一导电线上；第一填充绝缘图案，所述第一填充绝缘图案位于所述第一单元堆叠之间；公共导电线，所述公共导电线在每个所述第一单元堆叠上沿与所述第一方向相交的第二方向延伸；蚀刻停止图案，所述蚀刻停止图案设置在所述公共导电线与每个所述第一单元堆叠之间，并且由导电材料形成；第二单元堆叠，所述第二单元堆叠位于所述公共导电线上；第二填充绝缘图案，所述第二填充绝缘图案覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁；覆盖图案，所述覆盖图案设置在所述公共导电线的侧壁与所述第二填充绝缘图案之间以及所述蚀刻停止图案的侧壁与所述第二填充绝缘图案之间；以及第二导电线，所述第二导电线在每个所述第二单元堆叠上沿所述第一方向延伸，其中，所述公共导电线的第二厚度大于所述第一导电线的第一厚度。
根据本发明构思的示例性实施例，提供一种3D半导体存储器件，包括：多条第一导电线，所述多条第一导电线在衬底上沿第一方向延伸；堆叠结构，所述堆叠结构包括垂直堆叠在所述第一导电线上的多个单元阵列层，其中，每个所述单元阵列层包括沿所述第一方向和与所述第一方向相交的第二方向布置的单元堆叠；多条公共导电线，所述多条公共导电线设置在所述单元阵列层之间，其中，所述公共导电线的厚度大于所述第一导电线的厚度；蚀刻停止图案，所述蚀刻停止图案设置在每条所述公共导电线的底表面与所述单元堆叠的顶表面之间并且由导电材料形成；以及多条第二导电线，所述多条第二导电线在所述堆叠结构上沿所述第一方向或所述第二方向延伸。
根据本发明构思的示例性实施例，提供一种3D半导体存储器件，包括：第一单元阵列层，所述第一单元阵列层包括沿平行于衬底的顶表面并且彼此相交的第一方向和第二方向布置的多个第一单元堆叠和，位于所述第一单元堆叠之间的第一填充绝缘图案；第二单元阵列层，所述第二单元阵列层设置在所述第一单元阵列层上，并且包括沿所述第一方向和所述第二方向布置的多个第二单元堆叠，和位于所述第二单元堆叠之间的第二填充绝缘图案；第一导电线，所述第一导电线在所述衬底与所述第一单元阵列层之间沿所述第一方向延伸并且连接到所述第一单元堆叠；公共导电线，所述公共导电线在所述第一单元阵列层与所述第二单元阵列层之间沿所述第二方向延伸并且连接到所述第一单元堆叠和所述第二单元堆叠；以及第二导电线，所述第二导电线在所述第二单元阵列层上沿所述第一方向延伸并且连接到所述第二单元堆叠，其中，所述第一导电线和所述第二导电线包括第一金属材料，而所述公共导电线包括电阻率小于所述第一金属材料的电阻率的第二金属材料。
根据本发明构思的示例性实施例，提供一种3D半导体存储器件，包括：第一单元堆叠，所述第一单元堆叠设置在衬底上；第二单元堆叠，所述第二单元堆叠设置在所述第一单元堆叠上；第一导电线，所述第一导电线设置在所述衬底与所述第一单元堆叠之间；第二导电线，所述第二导电线设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，所述蚀刻停止图案设置在所述第二导电线与所述第一单元堆叠之间；第三导电线，所述第三导电线设置在所述第二单元堆叠上；以及覆盖图案，所述覆盖图案与所述第二导电线和所述蚀刻停止图案接触。
附图说明
图1是示出根据本发明构思的示例性实施例的三维(3D)半导体存储器件的视图。
图2是示出根据本发明构思的示例性实施例的3D半导体存储器件的存储单元阵列的电路图。
图3是示出根据本发明构思的示例性实施例的3D半导体存储器件的存储单元阵列的透视图。
图4是示出根据本发明构思的示例性实施例的3D半导体存储器件的俯视图。
图5A和图5B是沿着图4的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例性实施例的3D半导体存储器件。
图6A、图6B、图6C、图6D和图6E是图5A的部分“A”的放大视图。
图7是示出根据本发明构思的示例性实施例的3D半导体存储器件的截面图。
图8、图9、图10和图11是沿着图4的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例性实施例的3D半导体存储器件。
图12是图10的部分“B”的放大视图。
图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23和图24是沿着图4的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例性实施例的制造3D半导体存储器件的方法。
图25、图26、图27、图28和图29是沿着图4的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例性实施例的制造3D半导体存储器件的方法。
具体实施方式
在下文中，将参照附图更全面地描述本发明构思的示例性实施例。
图1是示出根据本发明构思的示例性实施例的三维(3D)半导体存储器件的视图。
参照图1，根据本发明构思的示例性实施例的3D半导体存储器件可以包括顺序堆叠在衬底100上的多个存储单元阵列层MCA。每个存储单元阵列层MCA可以包括多个二维布置的可变电阻存储单元。根据本发明构思的示例性实施例的3D半导体存储器件可以包括设置在存储单元阵列层MCA之间并且用于对存储单元进行写入、读取和擦除的导电线。图1示出了五个存储单元阵列层MCA。然而，本发明构思的示例性实施例不限于此。例如，本发明构思的示例性实施例可以包括多于五个的存储单元阵列层MCA或少于五个的存储单元阵列层MCA。
图2是示出根据本发明构思的示例性实施例的3D半导体存储器件的存储单元阵列的电路图。
参照图2，第一存储单元阵列层MCA1、第二存储单元阵列层MCA2、第三存储单元阵列层MCA3和第四存储单元阵列层MCA4可以沿第三方向D3堆叠在沿彼此相交的第一方向D1和第二方向D2延伸的平面上。第一存储单元阵列层MCA1至第四存储单元阵列层MCA4均可以包括彼此相交的导电线CL1和CL2以及分别设置在导电线CL1和CL2的交叉点处的多个存储单元MC。在第一存储单元阵列层MCA1至第四存储单元阵列层MCA4的每个存储单元阵列层中，存储单元MC可以沿第一方向D1和第二方向D2二维布置。在第三方向D3上彼此相邻的存储单元MC可以共享设置在它们之间的导电线CL1或CL2。在图2中作为示例示出了四个存储单元阵列层MCA1至MCA4。然而，本发明构思的示例性实施例不限于此。
图3是示出根据本发明构思的示例性实施例的3D半导体存储器件的存储单元阵列的透视图。
参照图3，第二存储单元阵列层MCA2可以设置在第一存储单元阵列层MCA1上。第一存储单元阵列层MCA1可以设置在第一导电线CL1与公共导电线CCL之间，并且第二存储单元阵列层MCA2可以设置在第二导电线CL2与公共导电线CCL之间。
第一导电线CL1和第二导电线CL2可以沿第一方向D1延伸，并且公共导电线CCL可以沿与第一方向D1相交的第二方向D2延伸。
第一存储单元阵列层MCA1可以包括分别设置在第一导电线CL1和公共导电线CCL的交叉点处的第一存储单元MC1。第一存储单元MC1可以在第一方向D1和第二方向D2上彼此间隔开。
第二存储单元阵列层MCA2可以包括分别设置在公共导电线CCL和第二导电线CL2的交叉点处的第二存储单元MC2。第二存储单元MC2可以在第一方向D1和第二方向D2上彼此间隔开。
第一存储单元MC1和第二存储单元MC2均可以包括开关元件SW和可变电阻器VR。开关元件SW和可变电阻器VR可以在与其连接的一对导电线CL1和CCL(或者CCL和CL2)之间彼此串联连接。
在本发明构思的示例性实施例中，第一存储单元MC1的可变电阻器VR和第二存储单元MC2的开关元件SW可以共同连接到相应的公共导电线CCL。在本发明构思的示例性实施例中，第一存储单元MC1的可变电阻器VR和第二存储单元MC2的可变电阻器VR可以共同连接到相应的公共导电线CCL。在本发明构思的示例性实施例中，第一存储单元MC1的开关元件SW和第二存储单元MC2的开关元件SW可以共同连接到相应的公共导电线CCL。
图4是示出根据本发明构思的示例性实施例的3D半导体存储器件的俯视图。图5A和图5B是沿着图4的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例性实施例的3D半导体存储器件。图6A、图6B、图6C、图6D和图6E是图5A的部分“A”的放大视图。
参照图4和图5A，沿第一方向D1延伸的第一导电线CL1可以设置在衬底100上并且可以在第二方向D2上彼此间隔开。第一方向D1和第二方向D2可以平行于衬底100的顶表面并且可以彼此相交。
公共导电线CCL可以在垂直于衬底100的顶表面的第三方向D3上与第一导电线CL1间隔开。公共导电线CCL可以沿第二方向D2延伸并且可以在第一方向D1上彼此间隔开。
第二导电线CL2可以在第三方向D3上与公共导电线CCL间隔开。第二导电线CL2可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。
第一导电线CL1、公共导电线CCL和第二导电线CL2可以包括金属(例如，铜、钨或铝)和/或金属氮化物(例如，氮化钽、氮化钛或氮化钨)。例如，第一导电线CL1、公共导电线CCL和第二导电线CL2可以包括相同的金属材料。
层间绝缘层110可以设置在衬底100和第一导电线CL1之间。例如，层间绝缘层110可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。
下绝缘图案115可以填充第一导电线CL1之间的空间。下绝缘图案115的顶表面可以位于与第一导电线CL1的顶表面基本相同的水平高度处。下绝缘图案115的下部可以设置在层间绝缘层110中。下绝缘图案115的底表面可以位于比第一导电线CL1的底表面低的水平高度处。例如，下绝缘图案115可以突出到层间绝缘层110中。下绝缘图案115可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。
第一单元堆叠CS1可以分别设置在第一导电线CL1和公共导电线CCL的交叉点处。换句话说，第一单元堆叠CS1可以在每条第一导电线CL1上沿第一方向D1彼此间隔开。每个第一单元堆叠CS1的顶部宽度可以小于每个第一单元堆叠CS1的底部宽度。或者，每个第一单元堆叠CS1的顶部宽度可以基本等于每个第一单元堆叠CS1的底部宽度。
每个第一单元堆叠CS1可以包括设置在第一导电线CL1与公共导电线CCL之间的开关图案SP，以及设置在开关图案SP与公共导电线CCL之间的可变电阻图案RP。
在本发明构思的示例性实施例中，每个第一单元堆叠CS1可以包括顺序堆叠的第一电极BE、开关图案SP、第二电极ME、可变电阻图案RP和第三电极TE。在下文中，将以设置在第一电极BE与第二电极ME之间的开关图案SP和设置在第二电极ME与第三电极TE之间的可变电阻图案RP为例进行描述。或者，可变电阻图案RP可以设置在第一电极BE与第二电极ME之间，而开关图案SP可以设置在第二电极ME与第三电极TE之间。
第一单元堆叠CS1的可变电阻图案RP可以具有倾斜的侧壁，如图6A所示。或者，第一单元堆叠CS1的可变电阻图案RP可以具有圆形的侧壁，如图6B所示。例如，图6B中的第一单元堆叠CS1的可变电阻图案RP可以是弯曲的。
第一单元堆叠CS1的可变电阻图案RP可以由具有能够存储数据的特性的材料中的至少一种形成。当根据本发明构思的示例性实施例的3D半导体存储器件是相变存储器件时，可变电阻图案RP可以包括其相通过温度在晶相与非晶相之间可逆地改变的材料。例如，可变电阻图案RP的晶相与非晶相之间的相变温度可以在从大约250摄氏度至大约350摄氏度的范围内。可变电阻图案RP可以由包括Te或Se中的至少一种(例如，硫族元素)和Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O或C中的至少一种的化合物形成。可变电阻图案RP除了所述化合物之外还可以包括轻元素(light element)。例如，轻元素可以包括C、N、O、P、Cd、W、Ti、Hf或Zr中的至少一种。例如，可变电阻图案RP可以包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe或InSbTe中的至少一种。在本发明构思的示例性实施例中，可变电阻图案RP可以具有包括Ge的层和不包括Ge的层重复且交替堆叠的超晶格结构。例如，可变电阻图案RP可以具有GeTe层和SbTe层重复且交替堆叠的结构。
在本发明构思的示例性实施例中，可变电阻图案RP可以包括钙钛矿化合物或导电金属氧化物中的至少一种。例如，可变电阻图案RP可以包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、(Pr,Ca)MnO3(PCMO)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆或氧化钡锶锆中的至少一种。当可变电阻图案RP包括过渡金属氧化物时，可变电阻图案RP的介电常数可以大于氧化硅的介电常数。
在本发明构思的示例性实施例中，可变电阻图案RP可以具有导电金属氧化物层和隧穿绝缘层的双层结构，或者可以具有第一导电金属氧化物层、隧穿绝缘层和第二导电金属氧化物层的三层结构。隧穿绝缘层可以包括氧化铝、氧化铪或氧化硅。
第一单元堆叠CS1的每个开关图案SP可以是具有双向特性的双向阈值开关(ovonic threshold switch，OTS)元件。例如，每个开关图案SP可以是基于具有非线性I-V曲线(例如，S形I-V曲线)的阈值开关现象的元件。开关图案SP可以具有在晶相与非晶相之间的相变温度，该相变温度高于可变电阻图案RP的相变温度。例如，开关图案SP的相变温度可以在大约350摄氏度至大约450摄氏度的范围内。因此，当操作根据本发明构思的示例性实施例的3D半导体存储器件时，可变电阻图案RP的相可以通过工作电压(例如，编程电压)在晶相与非晶相之间可逆地改变，但是即使向其施加工作电压，开关图案SP也可以保持在基本上非晶态而没有相变。在本说明书中，术语“基本上非晶态”可以包括非晶态，并且还可以包括在组件的一部分中局部存在晶界或结晶部分的情况。
开关图案SP可以由包括Te或Se中的至少一种(例如，硫族元素)和Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga或P中的至少一种的化合物形成。开关图案SP除了所述化合物之外还可以包括热稳定元素。热稳定元素可以包括B、C、N或O中的至少一种。例如，开关图案SP可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、或GeAsBiSe中的至少一种。
第一电极BE、第二电极ME和第三电极TE可以包括导电材料。例如，第一电极BE、第二电极ME和第三电极TE可以是包括碳的碳电极。第一电极BE、第二电极ME和第三电极TE可以包括金属和/或金属氮化物。每个第一电极BE的宽度可以基本等于或大于设置在其下方的第一导电线CL1的宽度。
在本发明构思的示例性实施例中，每个第一单元堆叠CS1可以包括位于第二电极ME与可变电阻图案RP之间的第一金属图案MB1以及位于第三电极TE与可变电阻图案RP之间的第二金属图案MB2，如图6A至图6E所示。第一金属图案MB1和第二金属图案MB2可以覆盖可变电阻图案RP的底表面和顶表面，以防止可变电阻图案RP的材料扩散。例如，第一金属图案MB1可以直接接触可变电阻图案RP的底表面，并且第二金属图案MB2可以直接接触可变电阻图案RP的顶表面。另外，第一金属图案MB1可以设置在可变电阻图案RP与第二电极ME之间以减小它们之间的接触电阻。例如，第一金属图案MB1和第二金属图案MB2可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN或TaSiN中的至少一种。
第一填充绝缘图案134可以填充第一单元堆叠CS1之间的空间。第一填充绝缘图案134可以沿第一方向D1和第二方向D2延伸，以使第一单元堆叠CS1在第一方向D1和第二方向D2上彼此绝缘。第一填充绝缘图案134可以包括低k介电层。例如，第一填充绝缘图案134可以包括SiN、SiON、SiC、SiCN、SiOC、SiOCH、SiOCN、SiOF、SiO2或Al2O3中的至少一种。
在第一方向Dl上彼此相邻的第一单元堆叠CSl之间的第一填充绝缘图案134的顶表面可以位于比第一单元堆叠CSl的顶表面低的水平高度处。在另外的方案中，第一填充绝缘图案134的顶表面可以位于与第一单元堆叠CS1之一的顶表面相同的水平高度处。另外，第一填充绝缘图案134可以在沿第一方向D1彼此相邻的第一单元堆叠CS1之间具有圆形的顶表面。
第一覆盖图案132可以设置在第一单元堆叠CSl的侧壁与第一填充绝缘图案134之间。第一覆盖图案132可以与第一单元堆叠CS1的可变电阻图案RP的侧壁和开关图案SP的侧壁直接接触。第一覆盖图案132的下部可以设置在第一填充绝缘图案134的底表面与下绝缘图案115的顶表面之间。另外，第一覆盖图案132的下部可以设置在第一填充绝缘图案134的底表面与第一导电线CL1的顶表面之间。第一覆盖图案132可以以基本均匀的厚度覆盖第一单元堆叠CS1的侧壁和第一填充绝缘图案134的底表面。第一覆盖图案132可以包括与第一填充绝缘图案134的绝缘材料不同的绝缘材料。例如，第一覆盖图案132可以包括氮化硅和/或氮氧化硅。
公共导电线CCL可以在第一单元堆叠CS1上沿第二方向D2延伸。公共导电线CCL可以包括与第一导电线CL1相同的金属材料。每条公共导电线CCL可以具有第二厚度T2，并且第二厚度T2可以是第一导电线CL1的第一厚度T1的至少两倍。例如，每条公共导电线CCL的第二厚度T2可以在大约
Figure BDA0002901142380000101
至大约
Figure BDA0002901142380000102
的范围内。公共导电线CCL的顶部宽度可以小于公共导电线CCL的底部宽度。例如，公共导电线CCL可以是逐渐变窄的。由于公共地连接到第一单元堆叠CS1和第二单元堆叠CS2的公共导电线CCL比连接到第一单元堆叠CS1的第一导电线CL1或连接到第二单元堆叠CS2的第二导电线CL2厚，所以公共导电线CCL的电阻可以减小。因此，可以改善3D半导体存储器件在操作模式下的电特性。
蚀刻停止图案ES可以设置在每条公共导电线CCL与沿第二方向D2布置的第一单元堆叠CS1之间。蚀刻停止图案ES可以在第二方向D2上与公共导电线CCL平行地延伸。蚀刻停止图案ES可以由相对于公共导电线CCL具有蚀刻选择性的导电材料形成。例如，蚀刻停止图案ES可以包括Ti、Ta、TiN、TaN、AlN或它们的任何组合。蚀刻停止图案ES的厚度t1可以小于第一单元堆叠CS1的第三电极TE的厚度。蚀刻停止图案ES可以具有大约
Figure BDA0002901142380000111
至大约
Figure BDA0002901142380000112
的厚度。
蚀刻停止图案ES的顶表面可以与公共导电线CCL的底表面接触，并且蚀刻停止图案ES的底表面可以与第一单元堆叠CS1的第三电极TE的顶表面接触。蚀刻停止图案ES的底表面可以与每个第一单元堆叠CS1的第三电极TE的整个顶表面接触，如图6A所示。或者，如图6E所示，蚀刻停止图案ES的底表面的一部分可以与第一覆盖图案132的一部分和第一填充绝缘图案134的一部分接触。
蚀刻停止图案ES可以与在第二方向D2上彼此相邻的第一单元堆叠CS1之间的第一填充绝缘图案134的一部分接触。蚀刻停止图案ES的顶部宽度可以基本等于或大于公共导电线CCL的底部宽度。蚀刻停止图案ES的底部宽度可以基本等于或大于第一单元堆叠CS1的顶部宽度。
第二填充绝缘图案154可以填充公共导电线CCL之间以及蚀刻停止图案ES之间的空间。第二填充绝缘图案154的底表面可以位于比蚀刻停止图案ES的底表面低的水平高度处。例如，第二填充绝缘图案154的底表面可以设置在相邻的第一单元堆叠CS1的第三电极TE之间。第二填充绝缘图案154可以在第二方向D2上与公共导电线CCL平行地延伸。第二填充绝缘图案154可以包括低k介电层。例如，第二填充绝缘图案154可以包括SiC层、SiCN层、SiOCH层、SiOC层或SiOF层中的至少一种。
第二填充绝缘图案154的顶表面可以位于比公共导电线CCL的顶表面低的水平高度处。或者，第二填充绝缘图案154的顶表面可以位于与公共导电线CCL的顶表面基本相同的水平高度处。第二填充绝缘图案154可以具有位于比公共导电线CCL的顶表面低的水平高度处的圆形顶表面。
缓冲绝缘图案156可以设置在第二填充绝缘图案154的顶表面上。缓冲绝缘图案156可以设置在公共导电线CCL的上部之间。缓冲绝缘图案156的顶表面可以位于与公共导电线CCL的顶表面基本相同的水平高度处。
第二覆盖图案152可以设置在公共导电线CCL的侧壁与第二填充绝缘图案154之间。另外，第二覆盖图案152可以设置在蚀刻停止图案ES的侧壁与第二填充绝缘图案154之间。第二覆盖图案152可以具有基本均匀的厚度，并且可以从公共导电线CCL的侧壁连续地延伸到蚀刻停止图案ES的侧壁上。第二覆盖图案152的厚度可以基本等于或小于第一覆盖图案132的厚度。第二覆盖图案152的一部分可以设置在第二填充绝缘图案154的底表面与第一填充绝缘图案134的顶表面之间。例如，第二覆盖图案152的该部分可以接触第一填充绝缘图案134。第二覆盖图案152可以包括与第一填充绝缘图案134的绝缘材料不同的绝缘材料。例如，第二覆盖图案152可以包括氮化硅和/或氮氧化硅。
参照图6A，第二覆盖图案152可以与第一覆盖图案132的顶表面和第一填充绝缘图案134的顶表面接触。第二覆盖图案152的底表面可以位于第一单元堆叠CS1的第三电极TE的顶表面与底表面之间的水平高度处。第二覆盖图案152可以与第一单元堆叠CS1的第三电极TE间隔开。或者，如图6C所示，第二覆盖图案152的一部分可以与第一单元堆叠CS1的第三电极TE的侧壁的一部分接触。
第二单元堆叠CS2可以分别设置在第二导电线CL2和公共导电线CCL的交叉点处。换句话说，第二单元堆叠CS2可以在每条公共导电线CCL上沿第二方向D2彼此间隔开。
第二单元堆叠CS2可以具有与第一单元堆叠CS1基本相同的堆叠结构。例如，每个第二单元堆叠CS2可以包括顺序堆叠的第一电极BE、开关图案SP、第二电极ME、可变电阻图案RP和第三电极TE。
第二单元堆叠CS2的第一电极BE可以与相应的公共导电线CCL的顶表面接触。第二单元堆叠CS2的底部宽度可以大于公共导电线CCL的顶部宽度。
第三填充绝缘图案164可以填充第二单元堆叠CS2之间的空间。第三填充绝缘图案164可以沿第一方向D1和第二方向D2延伸，以使第二单元堆叠CS2在第一方向D1和第二方向D2上彼此绝缘。第三填充绝缘图案164可以包括低k介电层。例如，第三填充绝缘图案164可以包括SiC层、SiCN层、SiOCH层、SiOC层或SiOF层中的至少一种。
在第二方向D2上彼此相邻的第二单元堆叠CS2之间的第三填充绝缘图案164的顶表面可以位于比第二单元堆叠CS2的顶表面低的水平高度处。在另外的方案中，第三填充绝缘图案164的顶表面可以与第二单元堆叠CS2之一的顶表面位于相同的水平高度处。另外，第三填充绝缘图案164可以在沿第二方向D2彼此相邻的第二单元堆叠CS2之间具有圆形的顶表面。
第三覆盖图案162可以设置在第二单元堆叠CS2的侧壁与第三填充绝缘图案164之间。第三覆盖图案162的下部可以设置在第三填充绝缘图案164与第二填充绝缘图案154之间。另外，第三覆盖图案162的下部可以设置在第三填充绝缘图案164与公共导电线CCL之间。第三覆盖图案162可以以基本均匀的厚度覆盖第二单元堆叠CS2的侧壁和第三填充绝缘图案164的底表面。
缓冲绝缘图案156可以设置在第三覆盖图案162的下部与第二填充绝缘图案154之间。换句话说，第三覆盖图案162的底表面可以与缓冲绝缘图案156直接接触。或者，如图6D所示，第三覆盖图案162的底表面可以与第二填充绝缘图案154直接接触。
第三覆盖图案162的底表面可以位于与公共导电线CCL的顶表面基本相同的水平高度处，如图6A所示。或者，如图6D所示，第三覆盖图案162的底表面可以位于比公共导电线CCL的顶表面低的水平高度处。例如，第三覆盖图案162的底表面可以突出到相邻的公共导电线CCL之间的区域。
第三覆盖图案162可以包括与第三填充绝缘图案164的绝缘材料不同的绝缘材料。例如，第三覆盖图案162可以包括氮化硅和/或氮氧化硅。
第二导电线CL2可以在第二单元堆叠CS2上沿第一方向D1延伸。第二导电线CL2可以包括与第一导电线CL1相同的金属材料。第二导电线CL2可以比公共导电线CCL薄。例如，第二导电线CL2可以具有与第一导电线CL1的第一厚度T1基本相等的第三厚度T3。
上蚀刻停止图案UES可以设置在每个第二导电线CL2和第二单元堆叠CS2之间。上蚀刻停止图案UES可以在第一方向D1上与第二导电线CL2平行地延伸。上蚀刻停止图案UES可以与沿第一方向D1布置的第二单元堆叠CS2的第三电极TE的顶表面直接接触。上蚀刻停止图案UES可以由相对于第二导电线CL2具有蚀刻选择性的导电材料形成。例如，上蚀刻停止图案UES可以包括Ti、Ta、TiN、TaN、AlN或它们的任何组合。蚀刻停止图案ES的厚度t1可以小于第一单元堆叠CS1的第三电极TE的厚度。上蚀刻停止图案UES的厚度t2可以小于蚀刻停止图案ES的厚度t1。在本发明构思的示例性实施例中，可以省略上蚀刻停止图案UES，并且每条第二导电线CL2可以与沿第一方向D1布置的第二单元堆叠CS2的顶表面直接接触。
硬掩模图案HP可以设置在每条第二导电线CL2上。例如，硬掩模图案HP可以包括氮化硅和/或氮氧化硅。
上覆盖层CPL可以以基本均匀的厚度覆盖硬掩模图案HP的侧壁、第二导电线CL2的侧壁以及上蚀刻停止图案UES的侧壁。上覆盖层CPL的一部分可以覆盖第二导电线CL2之间的第三填充绝缘图案164的顶表面。
根据图5B中所示的本发明构思的示例性实施例，第一填充绝缘图案134的顶表面可以位于比在第二方向D2上彼此相邻的第一单元堆叠CS1的顶表面低的水平高度处。蚀刻停止图案ES可以沿第二方向D2延伸并且可以共形地覆盖第一单元堆叠CS1的顶表面和第一填充绝缘图案134的顶表面。换句话说，蚀刻停止图案ES可以具有不平坦的顶表面。公共导电线CCL可以设置在蚀刻停止图案ES上并且可以具有平坦的顶表面。
第三填充绝缘图案164的顶表面可以位于比在第一方向D1上彼此相邻的第二单元堆叠CS2的顶表面低的水平高度处。上蚀刻停止图案UES可以沿第一方向D1延伸，并且可以共形地覆盖第二单元堆叠CS2的顶表面和第三填充绝缘图案164的顶表面。第二导电线CL2可以设置在上蚀刻停止图案UES上，并且可以具有平坦的顶表面。
根据本发明构思的示例性实施例，图1至图6E所示的3D半导体存储器件可以包括：第一单元堆叠CS1；设置在第一单元堆叠CS1上的第二单元堆叠CS2；设置在衬底100与第一单元堆叠CS1之间的第一导电线CL1；设置在第一单元堆叠CS1与第二单元堆叠CS2之间的公共导电线CCL；设置在第一单元堆叠CS1的顶表面与公共导电线CCL之间的蚀刻停止图案ES，该蚀刻停止图案ES包括导电材料；设置在第二单元堆叠CS2上的第二导电线CL2；覆盖公共导电线CCL的侧壁和蚀刻停止图案ES的侧壁的覆盖图案152，其中每条公共导电线CCL的第二厚度T2大于每条第一导电线CL1的第一厚度T1。
图7是示出根据本发明构思的示例性实施例的3D半导体存储器件的截面图。在下文中，与以上实施例中相同的组件可以由相同的附图标记或相同的附图标号指示，并且为了便于说明，可以省略或简要提及其描述。
参照图7，根据本发明构思的示例性实施例的3D半导体存储器件可以包括外围电路结构PCS以及位于外围电路结构PCS上的单元阵列结构CAS。
外围电路结构PCS可以包括集成在衬底100的顶表面上的外围逻辑电路PC和覆盖外围逻辑电路PC的层间绝缘层110。
衬底100可以包括硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。衬底100可以包括由器件隔离层限定的有源区。
外围逻辑电路PC可以包括行译码器和列译码器、页面缓冲器和/或控制电路。更具体地，外围逻辑电路PC可以包括位于衬底100上的栅极绝缘层、位于栅极绝缘层上的栅电极以及在栅电极的两侧处设置在有源区中的源极/漏极区。例如，外围逻辑电路PC可以包括晶体管。
外围电路互连线INC可以通过外围接触栓PCT电连接到外围逻辑电路PC。例如，外围接触栓PCT和外围电路互连线INC可以连接到n型金属氧化物半导体(NMOS)晶体管和p型金属氧化物半导体(PMOS)晶体管。
层间绝缘层110可以设置在衬底100的整个顶表面上。换句话说，层间绝缘层110可以覆盖衬底100的整个顶表面。层间绝缘层110可以覆盖衬底100上的外围逻辑电路PC、外围接触栓PCT和外围电路互连线INC。层间绝缘层110可以包括多个堆叠的绝缘层。例如，层间绝缘层110可以包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少一种。
单元阵列结构CAS可以设置在层间绝缘层110上。单元阵列结构CAS可以包括上述垂直堆叠的单元阵列层。换句话说，单元阵列结构CAS可以包括以上参照图5A和图5B描述的第一导电线CL1、第一单元堆叠CS1、公共导电线CCL、第二单元堆叠CS2和第二导电线CL2。
图8至图11是沿着图4的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例性实施例的3D半导体存储器件。图12是图10的部分“B”的放大视图。在下文中，与以上实施例中相同的组件可以由相同的附图标记或相同的附图标号指示，并且为了便于说明可以省略或简要提及其描述。
参照图8，3D半导体存储器件可以包括垂直堆叠在衬底100上的第一单元堆叠CS1、第二单元堆叠CS2和第三单元堆叠CS3。第一单元堆叠CS1和第二单元堆叠CS2可以共享第一公共导电线CCL1，并且第二单元堆叠CS2和第三单元堆叠CS3可以共享第二公共导电线CCL2。换句话说，第一公共导电线CCL1设置在第一单元堆叠CS1与第二单元堆叠CS2之间，并且第二公共导电线CCL2设置在第二单元堆叠CS2与第三单元堆叠CS3之间。
第一公共导电线CCL1可以沿第二方向D2延伸以与第一导电线CL1相交，并且第二公共导电线CCL2可以沿第一方向D1延伸以与第一公共导电线CCL1相交。第二导电线CL2可以沿第二方向D2延伸以与第二公共导电线CCL2相交。
第一单元堆叠CS1可以分别设置在第一导电线CL1和第一公共导电线CCL1的交叉点处。第一填充绝缘图案134可以填充第一单元堆叠CS1之间的空间。第一覆盖图案132可以以基本均匀的厚度覆盖第一单元堆叠CS1的侧壁，并且可以设置在第一填充绝缘图案134的底表面与第一导电线CL1之间。
第二单元堆叠CS2可以分别设置在第一公共导电线CCL1和第二公共导电线CCL2的交叉点处。第三填充绝缘图案164可以填充第二单元堆叠CS2之间的空间。第三覆盖图案162可以以基本均匀的厚度覆盖第二单元堆叠CS2的侧壁，并且可以设置在第三填充绝缘图案164和第一缓冲绝缘图案156之间。
第三单元堆叠CS3可以分别设置在第二公共导电线CCL2和第二导电线CL2的交叉点处。第五填充绝缘图案194可以填充第三单元堆叠CS3之间的空间。第五覆盖图案192可以设置在第三单元堆叠CS3的侧壁与第五填充绝缘图案194之间以及第五填充绝缘图案194与第二缓冲绝缘图案186之间。例如，第五覆盖图案192可以与第五填充绝缘图案194的底部和第二缓冲绝缘图案186直接接触。
第一单元堆叠CS1、第二单元堆叠CS2和第三单元堆叠CS3均可以包括如上所述顺序堆叠的第一电极BE、开关图案SP、第二电极ME、可变电阻图案RP和第三电极TE。
在本实施例中，第一公共导电线CCL1和第二公共导电线CCL2可以比第一导电线CL1厚。例如，第一公共导电线CCL1的厚度和第二公共导电线CCL2的厚度可以至少是第一导电线CL1的厚度的两倍。另外，第一公共导电线CCL1和第二公共导电线CCL2可以比第二导电线CL2厚。
第一蚀刻停止图案ES1可以设置在第一单元堆叠CS1的顶表面与每条第一公共导电线CCL1之间。第一蚀刻停止图案ES1可以由与第一公共导电线CCL1的金属材料不同的金属材料形成。第二覆盖图案152可以共形地覆盖第一公共导电线CCL1的侧壁和第一蚀刻停止图案ES1的侧壁。例如，第二覆盖图案152可以穿透第一蚀刻停止图案ES1。第二覆盖图案152的底表面可以位于比第一蚀刻停止图案ES1的底表面低的水平高度处。
第二蚀刻停止图案ES2可以设置在第二单元堆叠CS2的顶表面与每条第二公共导电线CCL2之间。第二蚀刻停止图案ES2可以由与第二公共导电线CCL2的金属材料不同的金属材料形成。第四填充绝缘图案184可以设置在第二公共导电线CCL2之间。第四覆盖图案182可以共形地覆盖第二公共导电线CCL2的侧壁和第二蚀刻停止图案ES2的侧壁。例如，第四覆盖图案182可以穿透第二蚀刻停止图案ES2。第四覆盖图案182的底表面可以位于比第二蚀刻停止图案ES2的底表面低的水平高度处。
每条第二导电线CL2可以设置在沿第二方向D2布置的第三单元堆叠CS3上。上蚀刻停止图案UES可以设置在第三单元堆叠CS3的顶表面与每条第二导电线CL2之间。
根据图9中所示的本发明构思的示例性实施例，第一单元堆叠CS1、第二单元堆叠CS2、第三单元堆叠CS3和第四单元堆叠CS4可以垂直堆叠在第一导电线CL1与第二导电线CL2之间。在下文中，为了便于说明，可以省略或简要提及对与图8的实施例中相同的组件的描述。
第一单元堆叠CS1和第二单元堆叠CS2可以共享第一公共导电线CCL1，并且第二单元堆叠CS2和第三单元堆叠CS3可以共享第二公共导电线CCL2。第三单元堆叠CS3和第四单元堆叠CS4可以共享第三公共导电线CCL3。
第一公共导电线CCL1可以沿第二方向D2延伸以与第一导电线CL1相交，并且第二公共导电线CCL2可以沿第一方向D1延伸以与第一公共导电线CCL1相交。第三公共导电线CCL3可以沿第二方向D2延伸以与第二公共导电线CCL2相交。第二导电线CL2可以沿第一方向D1延伸以与第三公共导电线CCL3相交。
第三公共导电线CCL3可以设置在第三单元堆叠CS3上，并且第三蚀刻停止图案ES3可以设置在第三单元堆叠CS3的顶表面与每条第三公共导电线CCL3之间。第三公共导电线CCL3可以具有与上述第一公共导电线CCL1和第二公共导电线CCL2基本相同的特征。第三蚀刻停止图案ES3可以具有与上述第一蚀刻停止图案ES1和第二蚀刻停止图案ES2基本相同的特征。
第六填充绝缘图案214可以设置在第三公共导电线CCL3之间，并且第六覆盖图案212可以共形地覆盖第三公共导电线CCL3的侧壁和第三蚀刻停止图案ES3的侧壁。第七填充绝缘图案224可以设置在第四单元堆叠CS4之间，并且第七覆盖图案222可以设置在第七填充绝缘图案224与第四单元堆叠CS4之间。
第二导电线CL2可以设置在第四单元堆叠CS4上，并且上蚀刻停止图案UES可以设置在第四单元堆叠CS4的顶表面与每条第二导电线CL2之间。
根据图10和图11中所示的本发明构思的示例性实施例，沿第二方向D2延伸的公共导电线CCL可以设置在第一单元堆叠CS1与第二单元堆叠CS2之间。
第一导电线CL1和第二导电线CL2可以包括第一金属材料，而公共导电线CCL可以包括电阻率小于第一金属材料的电阻率的第二金属材料。例如，第一导电线CL1和第二导电线CL2可以由钨、铝、钌、铂或它们的任意组合形成。第一导电线CL1和第二导电线CL2还可以包括诸如TiN、TaN或WN的导电金属氮化物。公共导电线CCL可以包括铜或铜合金。在此，铜合金可以是通过将铜与极少量的C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Al或Zr混合而获得的合金。
公共导电线CCL可以具有基本等于或小于第一导电线CL1的第一厚度T1的第二厚度T2。公共导电线CCL的第二厚度T2可以基本等于或小于第二导电线CL2的厚度。
每条公共导电线CCL的底部宽度可以小于每条公共导电线CCL的顶部宽度。参照图12，每条公共导电线CCL的底部宽度可以小于第一单元堆叠CS1的顶部宽度。例如，图12中的公共导电线CCL的底部宽度可以小于第一单元堆叠CS1的第三电极TE的顶部宽度。阻挡金属图案MB可以共形地覆盖每条公共导电线CCL的底表面和侧壁。换句话说，阻挡金属图案MB的底部可以设置在第一单元堆叠CS1的第三电极TE与公共导电线CCL之间。阻挡金属图案MB的侧壁部分可以设置在公共导电线CCL的侧壁与模制图案MLP之间以及公共导电线CCL的侧壁与模制蚀刻停止图案MES之间。在本发明构思的示例性实施例中，第一单元堆叠CS1的第三电极TE可以具有圆形的顶表面。
再次参照图10，模制图案MLP可以设置在公共导电线CCL之间，并且模制蚀刻停止图案MES可以设置在模制图案MLP与第一填充绝缘图案134之间。这里，模制图案MLP可以包括绝缘材料，并且模制蚀刻停止图案MES可以包括与模制图案MLP的绝缘材料不同的绝缘材料。模制图案MLP可以包括氧化硅层或介电常数低于氧化硅的介电常数的低k介电层。模制蚀刻停止图案MES可以包括氮化硅层、氮氧化硅层、碳化硅层、碳氮化硅层或它们的任何组合。
第二导电线CL2可以设置在第二单元堆叠CS2上。每条第二导电线CL2可以与沿第一方向D1布置的第二单元堆叠CS2的第三电极TE接触。
根据图11中所示的本发明构思的示例性实施例，上蚀刻停止图案UES可以设置在每条第二导电线CL2与第二单元堆叠CS2之间。上蚀刻停止图案UES可以与沿第一方向D1布置的第二单元堆叠CS2的第三电极TE接触。另外，第三填充绝缘图案164的顶表面可以在第二导电线CL2之间凹陷。换句话说，上覆盖层CPL的底表面可以位于比上蚀刻停止图案UES的底表面低的水平高度处。
图13至图24是沿着图4的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例性实施例的制造3D半导体存储器件的方法。
参照图4和图13，可以在衬底100上形成第一导电线CL1。第一导电线CL1可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。
在本发明构思的示例性实施例中，可以在衬底100上沉积第一导电层，然后，可以对第一导电层进行图案化以形成第一导电线CL1。在本发明构思的示例性实施例中，第一导电线CL1可以与形成在第一导电线CL1上的第一单元堆叠CS1一起形成。
第一导电线CL1可以包括掺杂的半导体材料(例如，掺杂硅)、金属(例如，钨、铝、钛或钽)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)或金属半导体化合物(例如，金属硅化物)中的至少一种。
可以在形成第一导电线CL1之前在衬底100上形成层间绝缘层110，并且可以在用于形成第一导电线CL1的图案化过程中使层间绝缘层110的在第一导电线CL1之间的顶表面凹陷。层间绝缘层110可以由氧化物(例如，氧化硅)或氮化物(例如，氮化硅)形成。
在形成第一导电线CL1之后，可以形成下绝缘图案115以填充第一导电线CL1之间的空间。下绝缘图案115的形成可以包括：沉积填充第一导电线CL1之间的空间的下绝缘层；以及平坦化下绝缘层，以暴露第一导电线CL1的顶表面。例如，下绝缘图案115可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。
参照图14，可以在第一导电线CL1和下绝缘图案115上顺序地堆叠第一电极层121、开关层123、第二电极层125、可变电阻层127和第三电极层129。另外，可以分别在第二电极层125与可变电阻层127之间以及第三电极层129与可变电阻层127之间形成金属层。第三电极层129可以比第一电极层121和第二电极层125厚。或者，第一电极层121、第二电极层125和第三电极层129的厚度可以基本彼此相等。
可以使用化学气相沉积(CVD)方法、金属有机CVD(MOCVD)方法或等离子体增强CVD(PECVD)方法形成第一电极层121、第二电极层125和第三电极层129。
可以在第三电极层129上形成第一掩模图案MP1。第一掩模图案MP1可以在第三电极层129上沿第一方向D1和第二方向D2彼此间隔开。第一掩模图案MP1可以包括氮化硅、碳化硅和/或氮氧化硅。
参照图4和图15，可以使用第一掩模图案MP1作为蚀刻掩模顺序地蚀刻第三电极层129、可变电阻层127、第二电极层125、开关层123和第一电极层121。因此，可以在每条第一导电线CL1上形成彼此间隔开的第一单元堆叠CS1。每个第一单元堆叠CS1可以包括顺序堆叠在每条第一导电线CL1上的第一电极BE、开关图案SP、第二电极ME、可变电阻图案RP和第三电极TE。每个第一单元堆叠CS1可以由下绝缘图案115分隔开。
可以使用具有强的平直度的各向异性蚀刻工艺来执行第一电极BE、第二电极ME和第三电极TE、可变电阻图案RP和开关图案SP的形成。例如，各向异性蚀刻工艺可以包括离子束蚀刻工艺和/或反应离子蚀刻工艺。当形成第一单元堆叠CS1时，可以在形成可变电阻图案RP之后并且在形成开关图案SP之前形成覆盖可变电阻图案RP的侧壁的间隔物层。
当形成第一单元堆叠CS1时，可变电阻图案RP的宽度可以与开关图案SP的宽度不同。例如，可变电阻图案RP的宽度可以小于开关图案SP的宽度。可变电阻图案RP可以具有倾斜的侧壁或圆形的侧壁。开关图案SP的顶部宽度可以小于开关图案SP的底部宽度，并且开关图案SP可以具有倾斜的侧壁。换句话说，开关图案SP可以是逐渐变窄的。
参照图16，可以形成第一覆盖层131以覆盖第一单元堆叠CS1。第一覆盖层131可以覆盖第一单元堆叠CS1的侧壁，并且可以覆盖下绝缘图案115的暴露在第一单元堆叠CS1之间的顶表面。第一覆盖层131可以包括氮化硅和/或氮氧化硅。第一覆盖层131可以通过原子层沉积(ALD)方法和/或CVD方法形成。第一覆盖层131的厚度可以小于彼此相邻的第一单元堆叠CS1之间的距离的一半。因此，在沉积第一覆盖层131之后，可以在第一单元堆叠CS1之间形成空白空间。
随后，可以形成第一填充绝缘层133以填充第一单元堆叠CS1之间的空白空间。第一填充绝缘层133可以由与第一覆盖层131的绝缘材料不同的绝缘材料形成。
第一填充绝缘层133可以在第一覆盖层131上完全填充第一单元堆叠CS1之间的空白空间。可以使用具有优异的间隙填充特性的层形成方法(例如，可流动化学气相沉积(FCVD)方法或旋涂方法)来形成第一填充绝缘层133。第一填充绝缘层133可以由低k介电层形成。例如，第一填充绝缘层133可以包括SiC层、SiCN层、SiOCH层、SiOC层或SiOF层中的至少一种。
参照图17，可以对第一填充绝缘层133和第一覆盖层131执行平坦化工艺以暴露第一单元堆叠CS1的第三电极TE。因此，可以在第一单元堆叠CS1之间形成第一覆盖图案132和第一填充绝缘图案134。可以执行化学机械抛光(CMP)工艺作为平坦化工艺。在形成第一覆盖图案132和第一填充绝缘图案134的平坦化工艺中，第一覆盖图案132的顶表面和第一填充绝缘图案134的顶表面可以从第一单元堆叠CS1的顶表面凹陷。
接下来，可以在第一单元堆叠CSl上顺序地堆叠蚀刻停止层141和公共导电层143。蚀刻停止层141可以覆盖第一单元堆叠CS1的顶表面和第一填充绝缘图案134的顶表面。蚀刻停止层141和公共导电层143可以通过ALD方法和/或CVD方法形成。
蚀刻停止层141可以由相对于第一单元堆叠CS1的第三电极TE具有蚀刻选择性的材料形成。蚀刻停止层141可以由导电材料形成并且可以包括金属材料。例如，蚀刻停止层141可以由Ti、Ta、TiN、TaN、AlN或它们的任何组合形成。蚀刻停止层141可以具有大约
Figure BDA0002901142380000221
至大约
Figure BDA0002901142380000222
的厚度。
公共导电层143可以由与第一导电线CL1相同的导电材料形成。公共导电层143的厚度可以等于或大于第一导电线CL1的厚度的两倍。公共导电层143可以由铜、钨、铝、钌、铂或它们的任何组合形成。公共导电层143可以具有大约
Figure BDA0002901142380000223
至大约
Figure BDA0002901142380000224
的厚度。
接下来，可以在公共导电层143上形成第二掩模图案MP2。第二掩模图案MP2可以具有在公共导电层143上沿第二方向D2延伸的线形。第二掩模图案MP2可以包括氮化硅、碳化硅和/或氮氧化硅。
参照图4和图18，可以通过使用第二掩模图案MP2作为蚀刻掩模对公共导电层143执行各向异性蚀刻工艺。因此，可以在第一单元堆叠CS1上形成沿第二方向D2延伸的公共导电线CCL。在公共导电层143的各向异性蚀刻工艺中，可以蚀刻公共导电层143直到暴露出蚀刻停止层141。例如，可以蚀刻公共导电层143以在蚀刻停止层141的上部形成凹形。
蚀刻停止层141可以防止在形成公共导电线CCL期间暴露第一单元堆叠CS1。因此，可以防止在形成厚的公共导电线CCL期间损坏第一单元堆叠CS1。如上所述，当蚀刻公共导电层143时，可以蚀刻蚀刻停止层141的一部分，并且因此可以使蚀刻停止层141的顶表面凹陷。每条公共导电线CCL的顶部宽度可以小于每条公共导电线CCL的底部宽度，并且每条公共导电线CCL可以具有倾斜的侧壁。例如，一些公共导电线CCL可以是逐渐变窄的。
在形成公共导电线CCL期间可以去除第二掩模图案MP2。或者，可以在形成公共导电线CCL之后执行去除第二掩模图案MP2的工艺。
参照图4和图19，可以对蚀刻停止层141执行蚀刻工艺以暴露第一填充绝缘图案134。因此，可以在第一单元堆叠CS1上形成沿第二方向D2延伸的蚀刻停止图案ES。
在附图中分别示出了公共导电层143的蚀刻工艺和蚀刻停止层141的蚀刻工艺。或者，可以原位执行对公共导电层143和蚀刻停止层141的各向异性蚀刻工艺。
在用于形成蚀刻停止图案ES的蚀刻工艺中，可以通过过蚀刻使第一填充绝缘图案134的顶表面和/或第一覆盖图案132的顶表面凹陷。在形成公共导电线CCL和蚀刻停止图案ES之后，第一填充绝缘图案134和第一覆盖图案132可以具有圆形的顶表面。在本发明构思的示例性实施例中，在形成蚀刻停止图案ES时，可以暴露第一覆盖图案132的一部分。另外，在形成蚀刻停止图案ES时，可以暴露第一填充绝缘图案134的一部分。在本发明构思的示例性实施例中，在形成蚀刻停止图案ES时，可以暴露第一单元堆叠CS1的第三电极TE的部分侧壁。
参照图20，可以形成第二覆盖层151以共形地覆盖蚀刻停止图案ES的侧壁和公共导电线CCL。第二覆盖层151可以覆盖暴露在公共导电线CCL之间的第一覆盖图案132的顶表面和第一填充绝缘图案134的顶表面。可以通过ALD方法和/或CVD方法形成第二覆盖层151。第二覆盖层151可以包括氮化硅和/或氮氧化硅。
第二覆盖层151的厚度可以小于彼此相邻的公共导电线CCL之间的距离的一半。因此，在沉积第二覆盖层151之后，可以在公共导电线CCL之间形成空白空间。
随后，可以在第二覆盖层151上形成第二填充绝缘层153，以填充公共导电线CCL之间的空白空间。第二填充绝缘层153可以由与第二覆盖层151的绝缘材料不同的绝缘材料形成。
可以使用具有优异的间隙填充性质的层形成方法(例如，可流动化学气相沉积(FCVD)方法或旋涂方法)形成第二填充绝缘层153。
第二填充绝缘层153可以由掺杂有杂质的基于氧化物的材料形成。例如，掺杂有杂质的基于氧化物的材料可以包括掺杂氟的氧化物(或氟硅玻璃(FSG))、掺杂碳的氧化物(例如，SiOC)、氧化硅、氢硅酸盐类(SiO:H、HSQ)、甲基硅酸盐类(SiO:CH3、MSQ)或a-SiOC(SiOC:H)。
参照图21，可以对第二填充绝缘层153和第二覆盖层151执行平坦化工艺以暴露公共导电线CCL的顶表面。因此，可以在公共导电线CCL之间形成第二覆盖图案152和第二填充绝缘图案154。可以执行化学机械抛光(CMP)工艺作为平坦化工艺。在平坦化工艺中，第二填充绝缘图案154的顶表面可以在公共导电线CCL之间凹陷。因此，第二填充绝缘图案154的顶表面可以低于公共导电线CCL的顶表面。第二填充绝缘图案154可以具有圆形的顶表面。换句话说，可以在公共导电线CCL之间形成凹陷区域。
参照图22，可以形成缓冲绝缘图案156以填充第二填充绝缘图案154的凹陷区域。形成缓冲绝缘图案156可以包括：形成填充第二填充绝缘图案154的凹陷区域并覆盖公共导电线CCL的缓冲绝缘层；以及将缓冲绝缘层平坦化以暴露公共导电线CCL的顶表面。缓冲绝缘图案156可以由与第二覆盖图案152和第二填充绝缘图案154的绝缘材料不同的绝缘材料形成。
接下来，参照图4和图22，可以在每条公共导电线CCL上形成第二单元堆叠CS2。与第一单元堆叠CS1一样，第二单元堆叠CS2可以在第一方向D1和第二方向D2上彼此间隔开。形成第二单元堆叠CS2的方法可以基本上类似于形成第一单元堆叠CS1的方法。第二单元堆叠CS2的形成可以包括：在公共导电线CCL上顺序地堆叠第一电极层、开关层、第二电极层、可变电阻层和第三电极层；在第三电极层上形成第三掩模图案MP3；以及通过使用第三掩模图案MP3作为蚀刻掩模来各向异性地蚀刻第三电极层、可变电阻层、第二电极层、开关层和第一电极层。因此，每个第二单元堆叠CS2可以包括顺序地堆叠在每条公共导电线CCL上的第一电极BE、开关图案SP、第二电极ME、可变电阻图案RP和第三电极TE。
第二单元堆叠CS2可以使用具有强的平直度的各向异性蚀刻工艺形成，并且在各向异性蚀刻工艺中，公共导电线CCL之间的缓冲绝缘图案156可以用作蚀刻停止层。
参照图23，与形成第一覆盖图案132和第一填充绝缘图案134一样，可以在第二单元堆叠CS2之间形成第三覆盖图案162和第三填充绝缘图案164。第三覆盖图案162和第三填充图案绝缘图案164可以由彼此不同的绝缘材料形成。第三覆盖图案162可以与缓冲绝缘图案156或第二填充绝缘图案154接触。
第三覆盖图案162和第三填充绝缘图案164的形成可以包括：顺序地沉积覆盖第二单元堆叠CS2的第三覆盖层和第三填充绝缘层，以及对第三填充绝缘层和第三覆盖层执行平坦化工艺以暴露第二单元堆叠CS2的第三电极TE。在用于形成第三覆盖图案162和第三填充绝缘图案164的平坦化工艺中，第三覆盖图案162和第三填充绝缘图案164的顶表面可以从第二单元堆叠CS2的顶表面凹陷。
随后，参照图4和图23，可以在第二单元堆叠CS2上顺序地堆叠上蚀刻停止层171、上导电层173和硬掩模层HM。上蚀刻停止层171可以覆盖第二单元堆叠CS2的第三电极TE、第三覆盖图案162和第三填充绝缘图案164。
上蚀刻停止层171可以由相对于第二单元堆叠CS2的第三电极TE具有蚀刻选择性的材料形成。例如，上蚀刻停止层171可以直接接触第三电极TE以及第三覆盖图案162的上部和第三填充绝缘图案164的上部。上蚀刻停止层171可以由导电材料形成并且可以包括金属材料。上蚀刻停止层171可以比蚀刻停止图案ES薄。
上导电层173可以比公共导电线CCL薄，并且可以具有与第一导电线CL1基本相同的厚度。上导电层173可以由与第一导电线CL1相同的导电材料形成。硬掩模层HM可以由相对于上导电层173具有蚀刻选择性的绝缘材料形成。
接下来，可以在硬掩模层HM上形成第四掩模图案MP4。第四掩模图案MP4可以具有在硬掩模层HM上沿第一方向D1延伸的线形。换句话说，可以在第四掩模图案MP4之间形成间隔。第四掩模图案MP4可以包括氮化硅、碳化硅和/或氮氧化硅。
参照图4和图24，可以通过使用第四掩模图案MP4作为蚀刻掩模来对硬掩模层HM和上导电层173执行各向异性蚀刻工艺。在上导电层173的各向异性蚀刻工艺中，上蚀刻停止层171可以用作蚀刻停止层，并且可以通过过蚀刻来蚀刻上蚀刻停止层171。因此，可以在第二单元堆叠CS2上形成沿第一方向D1延伸的硬掩模图案HP、第二导电线CL2和上蚀刻停止图案UES。可以在形成第二导电线CL2和上蚀刻停止图案UES之后去除第四掩模图案MP4。
在形成第二导电线CL2和上蚀刻停止图案UES时，第三覆盖图案162的顶表面和第三填充绝缘图案164的顶表面可以在第二导电线CL2之间凹陷。第三覆盖图案162的凹陷区域和第三填充绝缘图案164的凹陷区域位于第四掩模图案MP4之间的区域中。
接下来，参照图5A和图5B，可以形成上覆盖层CPL以共形地覆盖第二导电线CL2的侧壁。上覆盖层CPL可以覆盖硬掩模图案HP的顶表面和侧壁，并且可以覆盖暴露在第二导电线CL2之间的第三覆盖图案162和第三填充绝缘图案164。上覆盖层CPL可以包括氮化硅和/或氮氧化硅。可以通过ALD方法和/或CVD方法形成上覆盖层CPL。
图25至图29是沿着图4的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例性实施例的制造3D半导体存储器件的方法。在下文中，为了便于说明，可以省略对与参照图4至图24提及的相同特征的描述。
参照图25，可以如以上参照图13至图16描述的那样形成第一导电线CL1、第一单元堆叠CS1、第一覆盖图案132和第一填充绝缘图案134。
在形成第一覆盖图案132和第一填充绝缘图案134之后，可以在第一单元堆叠CS1上形成模制蚀刻停止层ESL和模制层ML。这里，模制蚀刻停止层ESL可以由相对于模制层ML具有蚀刻选择性的绝缘材料形成。例如，模制蚀刻停止层ESL可以由氮化硅层、氮氧化硅层、碳化硅层、碳氮化硅层或它们的任何组合形成。模制层ML可以由氧化硅或介电常数低于氧化硅的介电常数的低k介电材料形成。
在形成模制层ML之后，可以在模制层ML上形成具有沿第二方向D2延伸的线形的模制掩模图案MP。
参照图26，可以使用模制掩模图案MP作为蚀刻掩模来各向异性地蚀刻模制层ML，从而形成模制图案MLP。在形成模制图案MLP时，可以通过过蚀刻来蚀刻模制蚀刻停止层ESL以形成模制蚀刻停止图案MES。换句话说，可以形成沟槽。例如，可以在模制图案MLP和模制蚀刻停止图案MES的相邻堆叠之间形成沟槽。每个沟槽可以暴露沿第二方向D2布置的第一单元堆叠CS1的第三电极TE。第一单元堆叠CS1的第三电极TE的通过沟槽暴露的顶表面可以在形成模制图案MLP时部分地凹陷。可以在形成沟槽之后去除模制掩模图案MP。
参照图27，可以在沟槽中形成公共导电线CCL。公共导电线CCL的形成可以包括：形成共形地覆盖沟槽的内表面的阻挡金属层；形成完全填充具有阻挡金属层的沟槽的金属层；以及将金属层和阻挡金属层平坦化以暴露模制图案MLP的顶表面。因此，每条公共导电线CCL可以包括阻挡金属图案和金属图案。
这里，公共导电线CCL可以包括与第一导电线CL1的金属材料不同的金属材料。公共导电线CCL中的金属材料的电阻率可以小于第一导电线CL1中的金属材料的电阻率。例如，公共导电线CCL可以包括铜或铜合金。这里，铜合金可以是通过将铜与极少量的C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Al或Zr混合而获得的合金。阻挡金属层可以包括诸如氮化钛、氮化钽和/或氮化钨的导电金属氮化物。
参照图28，可以如上面参照图22描述的那样在公共导电线CCL上形成第二单元堆叠CS2。接下来，可以如上面参照图23描述的那样在第二单元堆叠CS2之间形成第三覆盖图案162和第三填充绝缘图案164。这里，第三覆盖图案162可以与模制图案MLP接触。
参照图29，可以如上面参照图23和图24描述的那样在第二单元堆叠CS2上形成沿第一方向D1延伸的第二导电线CL2。换句话说，在形成第二导电线CL2时，可以在第二导电线CL2与第二单元堆叠CS2之间形成上蚀刻停止图案UES。这里，上蚀刻停止图案UES可以由导电材料形成。
根据本发明构思的示例性实施例，可以减小被第一存储单元和第二存储单元共享的公共导电线的电阻，因此可以改善3D半导体存储器件的电特性。
另外，蚀刻停止图案可以用在公共导电线的形成中，因此可以防止公共导电线下方的单元堆叠被损坏。
虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是应当理解的是，在不脱离如所述权利要求阐述的本发明构思的精神和范围的情况下，可以对本文进行形式和细节上的各种改变。

Claims (20)

1.一种三维半导体存储器件，包括：
第一单元堆叠，所述第一单元堆叠沿第一方向和第二方向布置，所述第一方向和所述第二方向与衬底的顶表面平行并且彼此相交；
第二单元堆叠，所述第二单元堆叠设置在所述第一单元堆叠上并且沿所述第一方向和所述第二方向布置；
第一导电线，所述第一导电线沿所述第一方向延伸并且被设置在所述衬底与所述第一单元堆叠之间；
公共导电线，所述公共导电线沿所述第二方向延伸并且被设置在所述第一单元堆叠与所述第二单元堆叠之间；
蚀刻停止图案，所述蚀刻停止图案沿所述第二方向延伸并且被设置在所述第一单元堆叠的顶表面与所述公共导电线之间，所述蚀刻停止图案包括导电材料；
第二导电线，所述第二导电线沿所述第一方向延伸并且被设置在所述第二单元堆叠上；以及
覆盖图案，所述覆盖图案覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁，
其中，每条所述公共导电线的第二厚度大于每条所述第一导电线的第一厚度。
2.根据权利要求1所述的三维半导体存储器件，其中，所述蚀刻停止图案之一的底部宽度大于所述第一单元堆叠之一的顶部宽度。
3.根据权利要求1所述的三维半导体存储器件，其中，所述公共导电线之一的顶部宽度小于所述第二单元堆叠之一的底部宽度。
4.根据权利要求1所述的三维半导体存储器件，其中，所述第二厚度至少是所述第一厚度的两倍。
5.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：
填充绝缘图案，所述填充绝缘图案设置在所述公共导电线之间，
其中，所述填充绝缘图案的底表面位于比所述蚀刻停止图案之一的底表面低的水平高度处。
6.根据权利要求5所述的三维半导体存储器件，所述三维半导体存储器件还包括：
下填充绝缘图案，所述下填充绝缘图案设置在所述第一单元堆叠之间，
其中，所述覆盖图案包括设置在所述填充绝缘图案与所述下填充绝缘图案之间的底部。
7.根据权利要求6所述的三维半导体存储器件，其中，所述第一单元堆叠和所述第二单元堆叠均包括：
顺序堆叠的第一电极、第二电极和第三电极；
位于所述第一电极与所述第二电极之间的开关图案；以及
位于所述第二电极与所述第三电极之间的可变电阻图案，
其中，所述覆盖图案的所述底部位于每个所述第一单元堆叠的所述第三电极的顶表面与底表面之间。
8.根据权利要求5所述的三维半导体存储器件，所述三维半导体存储器件还包括：
上填充绝缘图案，所述上填充绝缘图案设置在所述第二单元堆叠之间；以及
上覆盖图案，所述上覆盖图案设置在所述第二单元堆叠的侧壁与所述上填充绝缘图案之间以及所述上填充绝缘图案与所述填充绝缘图案之间，
其中，所述上覆盖图案的底表面位于与所述公共导电线的顶表面基本相同的水平高度处。
9.根据权利要求8所述的三维半导体存储器件，所述三维半导体存储器件还包括：
缓冲绝缘图案，所述缓冲绝缘图案在所述公共导电线之间设置在所述填充绝缘图案上，
其中，所述上覆盖图案与所述缓冲绝缘图案的顶表面接触。
10.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：
上蚀刻停止图案，所述上蚀刻停止图案设置在所述第二单元堆叠的顶表面与每条所述第二导电线之间，并且由导电材料形成，
其中，所述公共导电线的所述第二厚度大于所述第二导电线的第三厚度，并且
其中，所述上蚀刻停止图案比所述蚀刻停止图案薄。
11.一种三维半导体存储器件，包括：
第一导电线，所述第一导电线沿平行于衬底的顶表面的第一方向延伸；
第一单元堆叠，所述第一单元堆叠位于所述第一导电线上；
第一填充绝缘图案，所述第一填充绝缘图案位于所述第一单元堆叠之间；
公共导电线，所述公共导电线在每个所述第一单元堆叠上沿与所述第一方向相交的第二方向延伸；
蚀刻停止图案，所述蚀刻停止图案设置在所述公共导电线与每个所述第一单元堆叠之间，并且由导电材料形成；
第二单元堆叠，所述第二单元堆叠位于所述公共导电线上；
第二填充绝缘图案，所述第二填充绝缘图案覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁；
覆盖图案，所述覆盖图案设置在所述公共导电线的侧壁与所述第二填充绝缘图案之间以及所述蚀刻停止图案的侧壁与所述第二填充绝缘图案之间；以及
第二导电线，所述第二导电线在每个所述第二单元堆叠上沿所述第一方向延伸，
其中，所述公共导电线的第二厚度大于所述第一导电线的第一厚度。
12.根据权利要求11所述的三维半导体存储器件，其中，所述第二填充绝缘图案的底表面位于所述第一单元堆叠的顶表面下方。
13.根据权利要求11所述的三维半导体存储器件，其中，所述第一单元堆叠和所述第二单元堆叠中的每一者包括：
第一电极、第二电极和第三电极；
开关图案，所述开关图案位于所述第一电极与所述第二电极之间；以及
可变电阻图案，所述可变电阻图案位于所述第二电极与所述第三电极之间，
其中，所述覆盖图案包括位于所述第一填充绝缘图案与所述第二填充绝缘图案之间的底部，并且所述覆盖图案的所述底部位于所述第一单元堆叠的所述第三电极的顶表面与底表面之间。
14.根据权利要求11所述的三维半导体存储器件，其中，所述蚀刻停止图案的底部宽度大于所述第一单元堆叠的顶部宽度。
15.根据权利要求11所述的三维半导体存储器件，其中，所述公共导电线的顶部宽度小于所述第二单元堆叠的底部宽度。
16.一种三维半导体存储器件，包括：
多条第一导电线，所述多条第一导电线在衬底上沿第一方向延伸；
堆叠结构，所述堆叠结构包括垂直堆叠在所述第一导电线上的多个单元阵列层，其中，每个所述单元阵列层包括沿所述第一方向和与所述第一方向相交的第二方向布置的单元堆叠；
多条公共导电线，所述多条公共导电线设置在所述单元阵列层之间，其中，所述公共导电线的厚度大于所述第一导电线的厚度；
蚀刻停止图案，所述蚀刻停止图案设置在每条所述公共导电线的底表面与所述单元堆叠的顶表面之间，并且由导电材料形成；以及
多条第二导电线，所述多条第二导电线在所述堆叠结构上沿所述第一方向或所述第二方向延伸。
17.根据权利要求16所述的三维半导体存储器件，其中，所述公共导电线之一的厚度大于所述第二导电线之一的厚度。
18.根据权利要求16所述的三维半导体存储器件，所述三维半导体存储器件还包括：
填充绝缘图案，所述填充绝缘图案设置在所述公共导电线之间；以及
覆盖图案，所述覆盖图案设置在所述公共导电线的侧壁与所述填充绝缘图案之间以及所述蚀刻停止图案的侧壁与所述填充绝缘图案之间。
19.根据权利要求18所述的三维半导体存储器件，其中，所述填充绝缘图案的底表面位于所述蚀刻停止图案的底表面下方。
20.根据权利要求18所述的三维半导体存储器件，其中，至少一个所述单元堆叠包括：
顺序堆叠的第一电极、第二电极和第三电极；
位于所述第一电极与所述第二电极之间的开关图案；以及
位于所述第二电极与所述第三电极之间的可变电阻图案，
其中，所述蚀刻停止图案与所述单元堆叠的所述第三电极的顶表面接触，以及
其中，所述覆盖图案的底表面位于所述第三电极的顶表面与底表面之间的水平高度处。
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