JP4934276B2 - 半導体メモリおよびその製造方法 - Google Patents

Description

本発明は、半導体メモリおよびその製造方法に係り、特に相変化不揮発メモリや相変化トランジスタおよびその製造方法に関する。

現存する各メモリの利点を集約した次世代メモリとして研究・開発がなされている相変化メモリ（ＰＣＲＡＭ）は、例えば特許文献１、特許文献２に開示された相変化型不揮発メモリであり、OUM（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）とも呼ばれている。
相変化メモリは記憶保持部に相変化材料を用い、結晶相と非晶相の各相にて生じる電気伝導度の差異により情報を識別保持させるものである。特徴としては、相変化材料を比較的微細化しても記憶保持性能は劣化しない。２つの相を桁違いに異なる電気伝導度とすることもでき、中間的なレベルすなわち、多値も可能である。高速スイッチングに有利な相変化材料の選定もできる等があげられ、不揮発性、高ビット密度、高速アクセスといった理想的メモリとしての可能性を備えている。
開示されている技術によれば、相変化メモリは微小な相変化材料セルにＭＯＳトランジスタを接続したものを基本メモリセル（１ビット）としており、情報の記録及び消去は相変化材料にパルス電流を流し、発生するジュール熱による自己加熱にて行う。記録時は相変化材料が比較的低温で結晶化速度が速い温度領域まで加熱するようなパルス電流（セットパルス）を与え相変化材料を結晶化させる。消去時は相変化材料が高温のち急冷となるようなパルス電流（リセットパルス）を与え相変化材料を非晶質化させる。結晶相では電気伝導度が高く、非晶質相では比較的電気伝導度が低い。再生時は相変化材料に低い電圧を印加して、流れる電流を電圧変換して情報を読み取っている。
図１６に相変化メモリのメモリセルの基本構造の１例を示す。相変化メモリはシリコン基板上（図示なし）にＭＯＳトランジスタ（図示なし）、酸化シリコン絶縁層32、下部電極34、相変化材料31、上部電極33を順次積層した構造になっている。

一方、相変化トランジスタとしては相変化シンポジウム2003で群馬大学の保坂氏らによって報告されたものが知られている（非特許文献１参照）。相変化膜を結晶化したり、非晶質化したりすることによりメモリ作用を示すのは相変化メモリの場合と同様である。

特表平１１−５１４１５０号公報 特表平２００１−５０２８４８号公報 S. Hosaka,K. Miyauchi, T. Tamura, Y. Yin and H. Sone:「 Proposal of memory transistor using a phase change and nano-size effects for high density memory array:プロシーディング ＰＣＯＳ２００３(Proc. PCOS2003), 静岡(Shizuoka)」、（日本国）、2003年、p.52-55 F.Pellizzer 他：「２００４ シンポジウム オン ＶＬＳＩ テクノロジー ダイジェスト（2004 Symposium on VLSI Technology Digest of Technical Papers）」、ＩＥＥＥ、２００４年、p.18-19

製造過程においては、情報保持（メモリ）部である相変化膜は、従来加熱によって成膜中に結晶化させるか、別の方法としては成膜後、メモリ素子の作製プロセスで加熱し結晶化させている。しかしながら、前者の基板加熱製膜では表面が荒れずに製膜できる基板温度が100℃付近の狭い温度範囲に限られ、マージンが非常に狭く温度コントロールが難しい。また、図１７に例を示したように、大きな不均一な結晶粒ができてしまう。また、後者の製膜後プロセス中の加熱では大きな結晶粒が形成され、結晶粒と電極や絶縁物層との間に微少な隙間が多数できるため、接着性が低下し剥離が発生し易いといった不具合があった。さらには、基板加熱製膜と製膜後プロセス中の両者とも、基板（シリコンウェハ）中心部と縁では結晶化状態が異なり均一性に欠けていた。特に縁の部分は結晶化状態が粗悪であり電気特性が得られず使用困難であった。基板加熱製膜と製膜後プロセス中の加熱での結晶化では、結晶形がメモリ書き換え時の結晶形と大きく異なり、書替え回数が少ない段階では相変化膜の比抵抗が大きく、１回目から安定した記録が得られないといった不具合もあった。さらに、結晶粒径が下部電極サイズと同程度またはそれより大きいため、結晶粒のどの位置に下部電極が出来るかによって特性が異なり素子間の特性バラツキの原因になった。
本発明の目的は、素子作製プロセス中に相変化材料近傍において剥離などの破壊が生ぜずに初期結晶化を行ない、書換えの最初から特性が安定で素子間の特性のバラツキが小さい相変化型不揮発メモリを提供することである。

上記目的を達成するため、膜の両側の電極のうちの、相変化膜と直接または間接的に接する接触領域の最大幅が小さい方の電極の接触領域の最大幅よりも膜面に垂直な断面において膜厚方向の中央で膜面に平行に切った時の結晶粒の平均幅が小さい相変化膜とする。間接的に接するとは、膜厚２０ｎｍ以下の薄い絶縁層または導電層を介して接することを言う。初期結晶化後の４００℃のプロセスで結晶形が大きく変化してしまわないカルコゲナイド相変化膜の組成と組合せる。初期結晶化時に表面を薄い導電材料層または絶縁物層で保護する。初期結晶化を電気炉加熱より高温・短時間の特定の条件で行う。

例えば、非特許文献２では電極（ヒーター）と相変化膜の接触部分は細長いが、その小さい方の幅より結晶粒が大きくても大きい方の幅より小さければ結晶粒の影響は平均化されるので素子間特性バラツキは防止できる。

レーザ結晶化させる装置は、高出力レーザと該レーザから出射したレーザ光をシリコンウェハ上に照射するレーザヘッドと、少なくとも１つの方向にシリコンウェハを移動させる搬送機構とを有し、シリコンウェハに照射したレーザスポット面積が１０^−６ｃｍ^２以上１０⁻³ｃｍ^２以下であり１００ｎｓ以上１秒以下のパルス光照射可能なレーザ結晶化装置である。上記装置によれば、高密度でかつ適切な照射エネルギーを相変化型メモリの相変化材料上に与えることができ、相変化型不揮発メモリの相変化材料全面を均一に結晶化させることができる。また、上記装置によれば、相変化材料のみを短時間に加熱し結晶化温度まで上昇させることができ、相変化材料近傍の積層膜に体積変化による熱的ダメージを与えることなくかつ、セット状態の結晶構造に近くすることができ、上述目的を達成しうる。
なお、相変化トランジスタの相変化膜についても同様である。

結晶化によって誘発されるプロセス途中での剥離を防止できる。初期結晶化状態とセット状態の結晶構造が近く、書換えの最初から特性が安定する。結晶粒が大きいことによる素子間バラツキを小さくできる。

以下、本発明に係る実施形態を、図を参照して詳細に説明する。
＜実施例1＞
図１は、本発明の実施の形態１である半導体集積回路装置の要部断面図である。図１は、ロジック混載メモリ、ロジック論理回路領域および相変化メモリセルのメモリセル領域の断面図を示すものであり、図１に示す領域のうちｌｇｃを論理回路領域という。この論理回路領域lgcには、ｎチャネル型のＭＩＳＦＥＴ ＱＮが形成されている。ｎチャネル型のＭＩＳＦＥＴ ＱＮは、ｐウェル２の上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain ）構造となっている半導体領域ＤＮと、半導体基板１上に形成されたゲート絶縁膜4と、その上に形成されたゲート電極ＧＮとを有している。

この論理回路領域には、ｐチャネル型のＭＩＳＦＥＴ ＱＰが形成されている。ｐチャネル型のＭＩＳＦＥＴ ＱＰは、nウェル2ａの上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain ）構造となっている半導体領域ＤＰと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲート電極ＧＰとを有している。
nチャネル型のＭＩＳＦＥＴ ＱＮとｐチャネル型のＭＩＳＦＥＴ ＱＰは、
浅い溝掘り埋込形の素子分離領域３ａにより分離されている。
論理回路領域には、ロジックの論理回路、メモリセルのセンスアンプ回路などが配置される。

また、相変化メモリセルが形成されるメモリセル領域ｍｍｒｙが論理回路領域の横に位置する。このメモリセル領域には、例えばｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ ＱＭが形成されている。ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ ＱＭは、ｐウェル２の上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain）構造となっている半導体領域ＤＮ、ＤＮＣと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲート電極ＧＮとを有している。半導体領域ＤＮＣは、同一の素子活性領域に形成される隣接するｎチャネル型のメモリセル選択用ＭＩＳＦＥＴに共有されている。

このようなメモリセル選択用のｎチャネル型のＭＩＳＦＥＴ ＱＭ、ｐチャネル型のＭＩＳＦＥＴ ＱＰ、およびｎチャネル型のＭＩＳＦＥＴ ＱＮは、半導体基板１上に堆積された層間絶縁膜１１ａおよび１１ｂによって被覆されている。
この層間絶縁膜１１ａ、１１ｂは、例えば酸化シリコン膜からなり、例えば公知のプラズマＣＶＤ法等によって形成されている。層間絶縁膜１１ｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成されている。
メモリセル領域ｍｍｒｙにおける層間絶縁膜１１ａおよび１１ｂにはメモリセル選択用ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮの上面が露出するような接続孔が穿孔されている。
この接続孔には、例えばチタン膜、窒化チタン膜からなるバリヤ金属１２および、例えばタングステンからなる伝導材料１３が埋め込まれており、さらにその上には例えば窒化チタン膜からなる高抵抗伝導材料２０が埋め込まれたメモリセルの下部コンタクト電極ＴＰが形成されている。
メモリセルの下部コンタクト電極ＴＰは、メモリセル選択用ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮと電気的に接続されている。
層間絶縁膜１１ｂの上面には、層間絶縁膜１１ｃが堆積されている。この層間絶縁膜１１ｃは、例えば、酸化シリコンからなる。

メモリセル領域における層間絶縁膜１１ｃ中には、メモリ素子となる抵抗素子Ｒが形成されている。
抵抗素子Ｒは、プレート形状に形成されており、例えば窒化シリコンから成る膜はがれ防止膜２１と、その表面に被覆されたレーザー結晶化された相変化記録材料膜２７と、例えばその表面に被覆された、例えばタングステンから成るメモリセル上部プレート電極界面層２３と、その表面に被覆された、例えばタングステンから成るメモリセル上部プレート電極２４とから構成されている。抵抗素子Ｒを構成する相変化材料膜２７は、例えばカルコゲナイドＧｅ_２Ｓｂ_２Ｔｅ_５、Ｇｅ_３Ｓｂ_２Ｔｅ_６からなる。
抵抗素子Ｒの下部は、メモリセル下部コンタクト電極ＴＰと電気的に接続され、これを通じてメモリセル選択用のｎチャネル型ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮと電気的に接続されている。

メモリセル領域ｍｍｒｙにおける層間絶縁膜１１ｃ中には、メモリセル上部プレート電極２４の上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属２５が埋めこまれており、さらにタングステン２６からなる金属膜が埋めこまれてメモリセル上部電極コンタクトＶＭが形成される。
メモリセル領域ｍｍｒｙにおける半導体領域ＤＮＣには、バリヤ金属２５ａおよびタングステン２６ａから構成されるビット線コンタクトＢＣが形成される。このビット線コンタクトＢＣは、メモリ選択用ｎチャネル型ＭＩＳＦＥＴ ＱＭ１、ＱＭ２によって共有されている半導体領域ＤＮＣと電気的に接続されている。

論理回路領域ｌｇｃにおける半導体領域ＤＰには、バリヤ金属２５ａおよびタングステン２６ａから構成されるビア電極コンタクトＶＬが形成される。このビア電極コンタクトＶＬは、ｐチャネル型ＭＩＳＦＥＴ ＱＰの半導体領域ＤＰと電気的に接続している。
論理回路領域ｌｇｃにおける半導体領域ＤＮには、バリヤ金属２５ａおよびタングステン２６ｂから構成されるビア電極コンタクトＶＬが形成される。このビア電極コンタクトＶＬは、ｎチャネル型のＭＩＳＦＥＴの半導体領域ＤＮと電気的に接続している。

層間絶縁膜１１ｃの上面は、メモリ領域ｍｍｒｙと論理領域ｌｇｃでその高さがほぼ一致するように平坦に形成されている。
層間絶縁膜１１ｃの上面には、層間絶縁膜１１ｄが堆積されている。この層間絶縁膜１１ｄは、例えば、酸化シリコンからなる。
この層間絶縁膜１１ｄ中には、ビット線ＢＬおよび第１層配線Ｍ１が形成されている。このビット線は、例えばチタン膜、窒化チタン膜からなるバリヤ金属２８およびタングステン２９が下層から順に堆積されて形成されている。このビット線ＢＬは、ビット線コンタクトＢＣと電気的に接続されて、さらに、さらに、ビット線コンタクトＢＣを通して、メモリセル選択用ｎチャネル型ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮＣと電気的に接続されている。

論理回路領域の第１層配線Ｍ１は、例えばチタン膜、窒化チタン膜からなるバリヤ金属２８およびタングステン膜２９が下層から順に堆積されて形成されている。この第１層配線Ｍ１は、ビア電極コンタクトＶＬと電気的に接続されて、さらに、ビア電極コンタクトＶＬを通して、ｐチャネル型のＭＩＳＦＥＴ ＱＰの半導体領域ＤＰ、およびｎチャネル型のＭＩＳＦＥＴ ＱＮの半導体領域ＤＮと電気的に接続されている。

次いで、本実施の形態１のメモリセル領域の要部レイアウトを図１４、図１５を参照し説明する。
まず、図１４に示されるように、ｐウェル上にはゲート電極ＧＮを有するｎチャネル型のＭＩＳＦＥＴの活性領域（素子活性領域もしくは素子形成領域）Ｌが形成されている。このゲート電極ＧＮは、メモリセルアレイのワード線として用いられる。
また、これらのｎチャネル型のＭＩＳＦＥＴの活性領域Ｌ上には、メモリセルの下部コンタクト電極ＴＰが形成されている。
また、これらのｎチャネル型のＭＩＳＦＥＴの活性領域Ｌ上には、ビット線コンタクトＢＣが形成されている。ビット線コンタクトＢＣは、ｎチャネル型のＭＩＳＦＥＴの活性領域ＬのＹ方向に対して凸となるように形成されている。

また、図１５に示されるように、ビット線コンタクトＢＣの、ｎチャネル型のＭＩＳＦＥＴの活性領域ＬのＹ方向に対して凸となる部分の上部と接続するように、ビット線ＢＬが配置されている。
また図１４、図１５に示した活性領域Ｌがメモリセル領域に周期的に配置されていることは言うまでもない。
また図１４、図１５に示したワード線として用いられるゲート電極ＧＮが、メモリセル領域において、平行して連続している、即ちＸ方向に配置されていることは言うまでもない。
また図１４、図１５に示したビット線が、メモリセル領域において、平行して連続している、即ちＹ方向に配置されていることは言うまでもない。

以下、本実施の形態の半導体集積回路装置を、図２〜図１３を参照し、その製造工程をたどりながら詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
まず、公知の方法を用いてＭＩＳＦＥＴを形成する。半導体基板１は、例えば導電型がｐ型のシリコン単結晶からなる。また、論理回路領域ｌｇｃおよびメモリセル領域ｍｍｒｙにおける半導体基板１において、公知の方法を用いて、ｐウェル２が、形成されている。また、論理回路領域ｌｇｃにおける半導体基板１において、公知の方法を用いて、ｎウェル２ａが、形成されている。
このような半導体基板１の上層部には、公知の方法を用いて、浅い溝掘り埋込形の素子分離領域３、３ａ、３ｂ、が、形成されている。この素子分離領域（絶縁膜３、３ａ、３ｂ）によって区画された領域が、いわゆる活性領域であり、この領域の一部に素子等が形成される。半導体基板１上のゲート絶縁膜４は、例えば酸窒化シリコンからなり、その厚さは、例えば1．５〜１０ｎｍ程度に設定されている。

次いで、公知の方法を用いて、ｎ型多結晶シリコン膜５、ｐ型多結晶シリコン膜５ａが形成される。次いで、公知の方法を用いて、ｎチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域９、ｐチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域９ａが形成される。次いで、公知の方法を用いて、例えば酸化シリコン膜からなるサイドウォールスペーサ７、例えば窒化シリコン膜ならなるサイドウォールスペーサ８、が形成される。次いで、公知の方法を用いて、ｎチャネル型ＭＩＳＦＥＴの活性領域１０、ｐチャネル型ＭＩＳＦＥＴの活性領域１０ａ、およびｎ型多結晶サリサイド膜６、ｐ型多結晶サリサイド膜６ａが形成される。次いで、公知の方法を用いて、層間絶縁膜１１ａ、１１ｂ、が形成される。
このように、ＭＩＳＦＥＴのサリサイドゲート電極構造ＧＮ、ＧＰ、拡散層領域ＤＮ、ＤＮＣ、ＤＰ、サイドウォールスペーサ、７、８、層間絶縁膜１１ａ、１１ｂ、が公知の方法を用いて、形成される。層間絶縁膜１１ｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成され、図２のようになる。

次いで、その層間絶縁膜１１ｂ上に、メモリセル領域における接続孔形成用のフォトレジストを形成し、これをエッチングマスクとして層間絶縁膜１１ａ、１１ｂに、メモリセル選択用ｎ型ＭＩＳＦＥＴ ＱＭの半導体領域ＱＮの上面が露出するような接続孔を穿孔する（図３参照）。
次いで、フォトレジストパターンを除去した後、半導体領域ＤＮに、例えばチタン膜および窒化チタン膜からなるバリヤ金属１２をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステン１３をＣＶＤ法等によって積み重ねて接続孔を埋め込む。これを公知のＣＭＰ法を用いて、層間膜１１ｂの上部を露出させる。
次いで、このコンタクト孔に埋めこまれたタングステン１３を、例えば２０ｎｍエッチバックする。次いで、例えばチタン膜および窒化チタン膜からなる高抵抗金属２０をスパッタリング法等によって下層から順に堆積して、コンタクト孔を埋めこむ。これを公知のＣＭＰ法を用いてメモリセル下部コンタクト電極ＴＰを完全に分離すると、図４のようになる。

また、本実施の形態においては、高抵抗金属２０を用いて、メモリセル下部コンタクト電極孔を埋め込んだが、メモリセル下部コンタクト電極上面が平坦となるような、ＣＭＰ平坦性のよい金属を用いてもよい。例えば、結晶粒系の小さいＭｏ（モリブデン）を用いることができる。ＣＭＰ平坦性のよい金属には、コンタクト金属の凹凸部分で起こる電界集中による、局所的な相変化を抑える効果が有る。その結果、メモリセル素子の電気特性の均一性、および書き換え回数信頼性、および耐高温動作特性が向上する。

また、メモリセル下部コンタクト電極ＴＰの上面には、薄い絶縁膜を用いても良い。例えば、酸化シリコンまたは窒化シリコンまたは酸化ゲルマニウムまたは酸化アルミニウムを用いることができる。
また、メモリセル下部コンタクト電極ＴＰ上面が高抵抗となるように、例えばタングステン１３を酸化あるいは窒化して、酸化タングステンまたは窒化タングステンを形成してもよい。
次いで、例えば窒化シリコンからなる相変化材料はがれ防止膜２１を堆積すると、図５のようになる。
次いで、相変化材料２２を堆積すると図６のようになる。相変化材料の膜厚は１００ｎｍとした。
次いで、例えばタングステンからなる金属膜２３を順に堆積すると、図７のようになる。
次いで、例えばレーザ光を金属膜２３上面から照射し、アニール結晶化した相変化材料２７を形成すると、図８のようになる。

図１８は、用いたレーザ結晶化装置の概略図である。
レーザヘッド36は光源である高出力半導体レーザ47とコリーメータレンズ35B、ＰＢＳ35A、レーザ光を集光する対物レンズ35、対物レンズ35を光軸方向５Ｃに可動するアクチュエータ49、及び対物レンズ45によって集光されたフォーカス点位置を検出するフォーカスディテクタ40によって構成されている。円盤状のシリコンウェハ38を搭載するウェハトレイ39はシリコンウェハ38の直径より僅かに大きい径で掘り込まれており、対物レンズ35を通り抜けるレーザ光の光軸５Ｃと直交するように配置されている。ウェハトレイ39は前記直角を保ちながら２次元的にＸ軸方向46、Ｙ軸方向45に自在に移動させることができる。

レーザ駆動回路41はパルス発光可能であり、周波数が１Ｈｚ〜１０ＭＨｚ、パルス幅が１００ｎｓから１ｓのレーザパルス駆動ができる。またＤＣ駆動も可能である。さらにレーザパルス光のトップ出力とボトム出力は任意設定が可能である。
フォーカス制御回路42はフォーカスディテクタ40が検出したフォーカスずれ信号をもとにアクチュエータ49を駆動させフォーカスずれを補正するフィードバック制御機能を備えている。
Ｘ−Ｙテーブル制御回路44はウェハトレイ39をＸ軸方向46及び、Ｙ軸方向45の２次元平面上に駆動させることができ、Ｘ，Ｙ方向に対し任意の速度、任意の位置決めができるようになっている。
マイクロプロセッサ（ＭＰＵ）43は、レーザ駆動回路41、Ｘ−Ｙテーブル制御回路44、信号処理回路48、フォーカス制御回路42、ヘッド駆動回路（図示しない）の各主要部位と接続されている。予めプログラミングされた動作を行うようになっており、各主要部を一括コントロールできる。
また高レーザパワー密度が必要でない場合は、特に対物レンズ等により集光することなく、平行光であってよい。また、光源は半導体レ−ザに限定することなく、ＹＡＧレーザやＣＯ_２レーザ等の固体レーザやガスレーザであってもよい。キセノンフラッシュランプからのフラッシュ光を反射鏡などで集光して照射してもよい。

図１９でレーザビームのウェハ上での走査方式を説明する。図１９の（ａ）では、レーザビームをスポットの長手方向と直角方向、すなわち図１８の手前と奥の方向に連続往復運動させながら、ステージをＸ方向にだけ一定速度で直線走査する方式を説明する図である。この時、ビームの中点の描く軌跡が常に同じ角度で交わる。ビームスポットは、ウェハ上の結晶化させるべき領域の端まで到達すると直ちに折り返すが、光学ヘッド全体を駆動する場合は慣性も大きいので、軌跡は完全に直線が鋭角に折り返す形ではなく、角は多少丸みを帯びる。ウェハ上の結晶化させる領域のどの点にも少なくとも１回は必ずビームスポット（最高パワーの１／ｅ^２までの範囲）が通過するように、速度や折り返し位置を決めている。図１９の（ｂ）は、光ヘッドとＸステージを交互に動かしてビームスポットをウェハ上で走査する場合のビームの中点が描く軌跡を示す。結晶化中のシリコンウェハ50をレーザヘッド36側からみた図で横方向をＸ軸、縦方向をＹ軸とする。本図は結晶化中の任意時間のものであり、レーザスポット59A,69AがＹ方向59,69に移動しており、シリコンウェハ50の左半分は結晶化済部56で右半分は未結晶化部57である。初期時には、レーザスポット59,69は52,62の位置にある。所定のパルス周波数及び出力でレーザ光を発光させかつフォーカス制御を行う。レーザヘッドをＹ方向に移動させることによってレーザスポットを53方向にシリコンウェハ50を結晶化させながら走査させる。レーザスポットがシリコンウェハ50の縁に到達したらＹ方向の移動を止め、レーザスポット幅58より短い距離だけシリコンウェハ50をＸ方向54に移動させる。のち、レーザヘッドをＹ方向55移動させる。前記動作を繰り返し未結晶化隙間が生じないようシリコンウェハの左面よりレーザスポットを走査させることにより、シリコンウェハ50全面を結晶化させることができる。レーザヘッドの代わりにシリコンウェハを移動させてもよい。本実施例では、レーザスポット面積が１０⁻⁶ｃｍ^２以上１０⁻³ｃｍ^２以下でかつ、パルス幅（スポットの最高パワーの１／ｅ^２までの範囲の通過時間）が１００ｎｓから１ｓにおいて結晶化することを確認できた。

図１６で説明した直線走査型レーザ結晶化装置は、レーザヘッド36をＹ方向に、ウェハトレイ39に搭載したシリコンウェハ38をＸ方向に移動させるものであったが、これに限定することなく、レーザヘッド39をＸ軸方向とＹ軸方向の両方に移動させるレーザヘッドＸ−Ｙ平面移動機構（図示なし）を備え、図１９で説明したレーザスポット走査と同様にシリコンウェハ50全面を結晶化させても良い。また、レーザヘッド36をＸ軸方向のみ可動とし、シリコントレイ39に搭載したシリコンウェハ38をＹ軸方向のみ可動として、または、レーザヘッド36をＹ軸方向のみ可動とし、トレイ39に搭載したシリコンウェハ38をＸ軸方向のみ可動として、図１７で説明したレーザスポット走査と同様にシリコンウェハ全面を結晶化させることも可能である。

図１６の例では、レーザヘッド36はシリコンウェハ38の上部、すなわち鉛直方向を基準とした場合、レーザヘッド36）はシリコンウェハ38より高い位置に配置したが、塵埃落下などの観点からはレーザヘッド36がシリコンウェハ38の下部に配置しても良い。また、シリコンウェハ38とレーザヘッド36の隙間を透明板で仕切っても良い。更には、シリコンウェハ38とウェハトレイ39の一体または、レーザヘッド36）とシリコンウェハ38）とウェハトレイ39の全体を真空製膜装置内に設置しても良いし、特定のガスが封入してある容器内に設置しても良い。レーザヘッドは真空製膜装置の真空外に設置し、レーザビームを真空内に導入しても良い。

上記のようにレーザ結晶化することにより、透過電子顕微鏡観察すると、１００ｎｍの膜厚より幅が狭く、幅が約２０〜５０ｎｍの縦長の結晶が観察された。この場合下部電極の幅である約８０ｎｍより小さいので、後で詳細に述べるように、結晶と下部電極の相対位置関係によって素子特性がバラツクことなく、良好なデバイスが得られた。
次いで、例えばタングステンからなる金属膜２４を順に堆積すると、図９のようになる。
次いで、相変化材料はがれ防止膜２１、レーザー結晶化した相変化材料２７、タングステン２３、タングステン２４を抵抗素子Ｒとして加工し、図１０のようになる。
次いで、層間膜１１ｃを堆積すると、図１１のようになる。
次いで、リソグラフィおよびドライエッチ工程により、メモリセル領域ｍｍｒｙにおいて層間膜１１ｃを穿孔して接続孔を形成し、メモリセル領域ｍｍｒｙにおいて層間膜１１ａ、１１ｂ、１１ｃを穿孔して接続孔を形成し、論理回路領域ｌｇｃにおいて層間膜１１ａ、１１ｂ、１１ｃを穿孔して接続孔を形成し、バリヤ金属２５、タングステン２６順に堆積する。この接続孔を埋めこみ、層間膜１１ｃの上面が露出し、孔中のタングステン２６および層間膜１１ｃの上面が同じ高さになるまでエッチバックし、メモリセル領域の上部電極コンタクトＶＭおよび、メモリセル領域のビット線コンタクトＢＣおよび、論理回路領域のビア電極コンタクトＶＬを完全に分離すると、図１２のようになる。
次いで、例えば酸化シリコンからなる絶縁膜１１ｃを堆積した後、その層間絶縁膜１１ｃ上に、論理回路の第一層配線およびビット線形成用のフォトレジストを形成し、これをエッチングマスクとして層間絶縁膜１１ｂの上面を露出させるような、論理回路の第一層配線溝およびビット線溝を形成する。次いで、例えばチタン膜および窒化チタン膜からなるバリヤ金属膜２９をスパッタリング法等によって下層から順に堆積し、その上に、例えばタングステン膜２８をＣＶＤ法等によって積み重ねて導体膜を形成し、これを公知のＣＭＰ法を用いて、層間膜１１ｃの上面が露出し、溝中のビット線ＢＬおよび第一層配線Ｍ１上面が同じ高さになるまでエッチバックし、ビット線ＢＬおよび第１層配線Ｍ１を完全に分離すると、図１３のようになる。
配線Ｍ１およびビット線ＢＬの配線層の上部には、公知の方法を用いて、複数の配線層が形成されているが、それらの図示は省略する。

また、公知の方法を用いて、４００℃〜４５０℃程度の水素アニールが行われた後に、半導体メモリ装置が完成する。
上記のメモリについて、材料や作製の諸条件とメモリ特性との関係を以下に述べる。
相変化膜との接触領域の接触部の最大幅が小さい方の電極の接触部の最大幅と結晶粒の膜面に平行に切った時の平均幅との比を変化させた時、次のような結果となった。なお、結晶粒の膜面に平行な断面での平均幅とは、図２０に例を示した断面ＴＥＭ写真において、濃淡コントラストから結晶粒と思われるものを任意の中心点から左右に１０個ずつ計２０個選んだときの幅の膜厚方向の中央における平均値で定義した。

最初にリセットパルスを与えると接触部の最大幅が小さい電極寄りの相変化膜は電流加熱で融解し、加熱後急冷されて非晶質化するが、周辺部には上記の方法でレーザ結晶化した結晶がそのまま残る。また、非晶質化した領域の原子配列も融解時間が非常に短いので完全にご破算になるわけではなく、過去の履歴が若干残る。従って次にセットパルスを与えた時、電流経路は結晶粒界の影響を受けることになり、レーザ結晶化時の結晶粒の形状が影響する（表１参照）。

すなわち、相変化メモリは基体と、前記基体上に形成された第１の電極と、前記第1の電極上に形成された、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記録できる相変化膜と、前記相変化膜上に形成された第２の電極とを有する必要がある。その相変化膜の両側の電極のうちの、相変化膜との接触領域の最大幅が小さい方の電極よりも結晶粒の膜面に平行に切った時の平均幅が小さい必要がある。

図２０のような断面の透過電子顕微鏡写真から判断した前記相変化膜（膜厚１００nm）の結晶粒の膜面に平行な断面での平均幅（任意の互いに隣接した結晶粒２０個の平均）が膜面に垂直方向（膜厚方向）の平均幅より小さかった。結晶粒の膜面に平行な断面での平均幅は、約２０nmである。結晶粒が柱状になるのは通常の熱処理でも起こり得るが、個々の柱がレーザー結晶化の場合より太い。レーザ光照射では相変化膜の消衰係数が大きいため、膜の光入射側表面付近で主として吸収が起こり、熱伝導によって膜の内部が順次温度上昇するため、結晶成長が膜面に垂直方向に起こりやすいためと考えられる。結晶粒は膜の両界面に達している必要は無く、例えば、図２０の場合には光入射側の界面から結晶粒が成長し、反対側の界面に達する直前に成長が止まっているようである。成長が止まった部分では結晶粒の先端が丸まっている、あるいは多角形になっているように見える。図２１には、レーザパワーを下げて光入射側から膜厚の半分付近まで結晶化した例を示した。

抵抗値とセットパルス幅との関係の例を図２２に示した。この例は結晶化速度が遅い窒素を多く添加した相変化膜の場合である。結晶粒の幅が変化しにくく高さが変化する場合について断面の透過電子顕微鏡写真から判断した前記相変化膜の結晶粒の膜面に平行な断面での平均幅と膜面に垂直方向（膜厚方向）の平均幅との比を変化させた時、リセット時に融解されなかった結晶が膜厚方向に長い方が電流の作用で結晶化しやすいため、最短セットパルス幅は次のように変化した。

相変化膜の結晶粒の膜面に平行な断面での平均幅と膜面に垂直方向（膜厚方向）の平均幅との比と最短セットパルス幅を下表に示す（表２参照）。

すなわち素子間の特性バラツキを実用的なレベルに小さくするためには、上記の比は、1：2より結晶粒の膜面に平行な断面での平均幅の方が小さいのが好ましい。1:3 以上であるのが、より好ましい。
相変化膜の組成も、メモリ作製プロセスを通過した後にも所定の結晶粒の形状になっているために重要である。例えば、よく知られているＧｅ_２Ｓｂ_２Ｔｅ_５組成の膜ではレーザ結晶化後、結晶粒が膜厚方向に細長く、断面の縦横比が５：１以上であったのが、４００℃のプロセスを経ると、いくつかの結晶粒が融合したように見えた。
組成（原子数比）と４００℃プロセス後の結晶粒の大きさ（膜面に平行方向）との関係は下記の表３のとおりであった。

Znを同族元素であるＣｄで置き換えても、また、ＡｇをＣｏなどの他の遷移金属元素で置き換えても同様である。添加量については１原子％から３０原子％の範囲で結晶粒を小さくする効果が見られるが、より好ましい範囲は２原子％から２５原子％の範囲である。結晶粒が小さくなりやすいＺｎやＣｄを含む膜などでは、膜の中央部で結晶核生成し、両界面に達していない結晶粒が多く存在した。

上記の結果をまとめると、前記相変化膜が、Ｔｅと、ＧｅとＳｂとＢｉの３元素より成るグループの元素のうちの少なくとも１元素を含有し、加えてＺｎ，Ｃｄ，Ｉｎ，Ｎ，Ｏ，遷移金属元素のうちの少なくとも１元素を１原子％以上３０原子％以下含有する少なくとも３元素より構成される材料より成ることが、所定の形状の結晶粒を形成し、４００℃のプロセスを経てもそれがほぼ保たれるために好ましい。

レーザ結晶化しない場合の多数回書換え時の抵抗値の測定結果の例を図１７に示した。なお、セット・リセットとも５Ｖで行った。図には書換え１０回以降の変化を示しているが、１回から１０回までは５×１０^５Ωから、変動しながら約１桁セット抵抗が低下した。レーザー加熱時に十分高温にして、ダングリングボンドやボイドをできるだけ少なくし、書換えの最初と繰り返し後の特性変化を小さくする必要がある。照射中とその後に高温になっている時間を短くして膜の変形や酸化などの温度上昇の悪影響を防止できるのがレーザ照射の特徴であるが、それでも完全に酸化を防止するのは難しい。従って、レーザ加熱の障害になりにくい保護膜を形成してからレーザ照射するのがさらに好ましい。保護膜は、相変化メモリ完成後は界面層となるので、電気伝導を完全に遮断するものであってはならない（表４参照）。

ＷをＷ_８０Ｔｉ_２０などのＷを主成分（５０原子％を越える）とする材料で置き換えても同様の結果が得られる。
従って、その上に形成される電極の金属と同じか、近い組成の膜であるのが特に好ましい。
この層の膜厚は効果が得られ、光吸収が不十分とならないために２ｎｍ以上２０nm以下が好ましい。

相変化膜上に製膜しない、あるいは薄い膜だけを形成した段階でレーザ照射により高温にしてダングリングボンドやボイドの無い結晶状態を形成することにより、メモリ素子が完成してからエージング中に全素子を多数回書換えする方法に比べ、時間がかからないだけでなく、体積変化による歪が緩和されやすいので、不良素子が発生しにくい。
エージング処理時にすべての素子に対して１００回書換えを行うのに相当する実験では、書換え抵抗値は多くの素子で安定に達した。しかし、結晶粒が大きいことによる歪や膜欠陥が存在したまま上部構造が形成されて膜構造が全体的に緩和して動けないまま通電部分だけ加熱されるため、エージング中の書換えでは破壊または劣化する素子を多く生じた。
すなわち、基体と、前記基体上に形成された第１の電極と、前記第1の電極上に形成された、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記録する相変化膜と、前記相変化膜上に形成された界面層と、前記界面層上に形成された第２の電極とを有するのが好ましい。

照射する光スポットの形状や光スポットの通過時間を変えた時、次のような結果となった。スポット面積は、２種類の光スポットで、デフォーカスを含めて実験した。小さいスポットとしては出力２Ｗのレーザの100ミクロン×１ミクロンで１０⁻⁶ｃｍ^２、大きいスポットとしては出力６０Ｗのレーザの３．５ｍｍ×３０μｍの約１０⁻³ｃｍ^２のスポットまで効果が得られたが、特に２×１０^−６ｃｍ^２以上１０⁻⁴ｃｍ^２以下では出荷前のエージング処理の条件によらず、最初の書換えから抵抗値が安定した。
照射時間（光スポットのピーク強度の１／ｅ^２までの範囲がディスク上の１点を通過する時間）が０．１μｓ以上で照射パワーが最適であれば効果が得られたが、1ｓ以上では熱による界面の部分的剥離を防止するのが困難であった。１μｓ以上１ｍｓ以下で特に再現性の良い良好な特性が得られた。
相変化トランジスタの場合も、メモリ作用を持つ相変化膜へのレーザ照射は同様に行え、同様な効果が得られる。

上記の結果をまとめると、
基体上に、第１の電極を形成するステップと、前記第１の電極上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記録する相変化記録膜を形成するステップと、前記相変化記録膜を、スポット面積１０⁻⁶ｃｍ^２以上１０⁻³ｃｍ^２以下、照射時間0.1μｓ以上１ｓ以下の条件でレーザ光照射により結晶化するステップと前記相変化記録膜上に第２の電極を形成するステップとを有することを特徴とする相変化メモリの製造方法およびそれによって形成された、相変化膜に微小な結晶粒を持つ相変化メモリとするのが好ましいことがわかる。

本発明の実施の形態１である半導体集積回路装置の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。 図１に示す半導体集積回路装置の要部レイアウト図である。 図１に示す半導体集積回路装置の要部レイアウト図である。 相変化メモリのメモリセルの基本構造である。 相変化メモリの多数回書換え特性の例である。 レーザ結晶化装置の１例の概略図である。 (a)及び(b)は、レーザビームの走査を説明する図である。 本発明の１実施例で相変化膜に形成された結晶粒を示す図（写真）である。 本発明の１実施例で相変化膜に膜厚方向の途中まで形成された結晶粒を示す図（写真）である。 相変化メモリのセットパルス幅と抵抗値との関係の例である。

符号の説明

１…半導体基板、２…ｐウェル、２ａ…ｎウェル、３,３ａ,３ｂ…素子分離溝、４…ゲート絶縁膜、５…ｎ型多結晶シリコン膜、５ａ…ｐ型多結晶シリコン膜、６…ｎ型多結晶サリサイド膜、６ａ…ｐ型多結晶サリサイド膜、７…サイドウォールスペーサ（酸化シリコン膜）、８…サイドウォールスペーサ（窒化シリコン膜）、９…ｎチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域、９ａ…ｐチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域、１０…ｎチャネル型ＭＩＳＦＥＴの活性領域、１０ａ…ｐチャネル型ＭＩＳＦＥＴの活性領域、１１ａ,１１ｂ,１１ｃ,１１ｄ…酸化シリコン膜（層間絶縁膜）、１２…バリヤ金属、１３…タングステン、２０…高抵抗伝導材料、２１…相変化材料はがれ防止膜（絶縁膜）、２２…相変化材料層、２７…アニール結晶化された相変化材料層、２３,２４,２６,２８…タングステン（金属膜）、２５,２９…金属バリヤ、
ｍｍｒｙ…メモリセル形成領域、
ｌｇｃ…論理回路形成領域、
ＤＮ…ｎチャネル型ＭＩＳＦＥＴの活性領域、
ＤＮＰ…ｎチャネル型ＭＩＳＦＥＴの活性領域、
ＤＰ…ｐチャネル型ＭＩＳＦＥＴの活性領域、
ＧＭ…メモリセル選択用ｎチャネル型ＭＩＳＦＥＴのゲート電極、
ＧＮ…ｎチャネル型ＭＩＳＦＥＴのゲート電極、
ＧＰ…ｐチャネル型ＭＩＳＦＥＴのゲート電極、
ＱＭ…メモリセル選択用ｎチャネル型ＭＩＳＦＥＴ、
ＱＮ…ｎチャネル型ＭＩＳＦＥＴ、
ＱＰ…ｐチャネル型ＭＩＳＦＥＴ、
ＴＰ…メモリセル下部コンタクト電極、
ＢＣ…ビット線コンタクト電極、
ＢＬ…ビット線、
Ｒ…抵抗素子、
ＶＭ…メモリセル領域ビア、
ＶＬ…論理回路領域ビア、
Ｍ１…第１層配線、
Ｌ…ＭＩＳＦＥＴの素子活性領域、
31…相変化材料、35…レーザ光を集光する対物レンズ、35A…ＰＢＳ、35B…コリーメータレンズ、35C…光軸方向、36…レーザヘッド、40…フォーカスディテクタ、41…レーザ駆動回路、42…フォーカス制御回路、43…マイクロプロセッサ、44…Ｘ−Ｙテーブル制御回路、45…Ｙ軸方向、46…Ｘ軸方向、47…高出力半導体レーザ、48…信号処理回路、49…アクチュエータ、50…シリコンウェハ、56…結晶化済部、57…未結晶化部、58…レーザスポット幅、59…レーザスポット、59A…レーザスポット。

Claims (10)

1. （ａ）基板を準備する工程と、
   （ｂ）前記基板上にトランジスタを形成する工程と、
   （ｃ）前記トランジスタを含む領域上に、層間膜を形成する工程と、
   （ｄ）前記層間膜内に前記トランジスタの端子の一つと接続するように導電層を設ける工程と、
   （ｅ）前記導電層上に、前記導電層と接続されるように第１の電極を形成する工程と、
   （ｆ）結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記録できる相変化膜を、前記第１の電極を覆うように前記層間膜上に形成する工程と、
   （ｇ）前記（ｆ）工程後に、前記相変化膜の上面から光照射することで、前記相変化膜を結晶化する工程と、
   （ｈ）前記（ｇ）工程後に、前記相変化膜上に第２の電極を形成する工程と、
   を有することを特徴とする半導体メモリの製造方法。
2. 前記（ｆ）工程後であって前記（ｇ）工程前に、前記相変化膜上に、界面層を形成する工程と、
   前記（ｇ）工程にて、前記界面層の上面から光照射することで、前記相変化膜を結晶化する工程とを有することを特徴とする請求項１記載の半導体メモリの製造方法。
3. 前記第２の電極はタングステンからなり、
   前記界面層はタングステンを主成分とする材料からなることを特徴とする請求項２に記載の半導体メモリの製造方法。
4. 前記光照射において、その光源としてレーザーを用いることを特徴とする請求項１〜３の何れか１項に記載の半導体メモリの製造方法。
5. 前記光照射の工程は、スポット面積１０⁻⁶ｃｍ^２以上で１０⁻³ｃｍ^２以下、および照射時間０．１μｓ以上で１ｓ以下の条件を用いて行われることを特徴とする請求項４に記載の半導体メモリの製造方法。
6. 前記光照射の工程は、フラッシュランプを用いて行われることを特徴とする請求項１〜３の何れか１項に記載の半導体メモリの製造方法。
7. 前記相変化膜は、Ｇｅ、Ｓｂ及びＴｅを含む材料からなることを特徴とする請求項１〜６の何れか１項に記載の半導体メモリの製造方法。
8. 前記相変化膜は、更に、Ｚｎ、Ｃｄ、Ｉｎ、Ｎ、Ｏ及び遷移金属のうち、少なくとも１つを含む材料からなることを特徴とする請求項７に記載の半導体メモリの製造方法。
9. 前記（ｅ）工程後であって前記（ｆ）工程前に、前記相変化膜と前記第１の電極との間に、はがれ防止膜を形成する工程を更に有することを特徴とする請求項１〜８の何れか１項に記載の半導体メモリの製造方法。
10. 前記はがれ防止膜は、窒化シリコン膜からなることを特徴とする請求項９に記載の半導体メモリの製造方法。

Images