JP5039035B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に係り、特に、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセルを有する半導体装置に適用して有効な技術に関するものである。
携帯電話に代表されるモバイル機器には、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリなどの半導体メモリが使われている。ＤＲＡＭは大容量であるが、アクセス速度は低速である。一方、ＳＲＡＭは高速であるが、１セル当たり４〜６個と多くのトランジスタが必要なことから高集積化は困難であり、大容量メモリには不向きである。また、ＤＲＡＭとＳＲＡＭはデータを保持するために常に通電している必要がある（揮発性）。一方、ＦＬＡＳＨメモリは不揮発性であるため電気的な記憶保持のための通電が不要であるが、書き換えや消去回数が１０５回程度と有限であることと、書き換えが他のメモリと比較して数桁遅いことが欠点である。このように、それぞれのメモリは利点と欠点を有しており、現状では、その特徴に応じて使い分けられている。
ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリのそれぞれの利点を併せ持つユニバーサルメモリが実現できれば、複数のメモリを1チップに統合することが可能となり、携帯電話や各種モバイル機器の小型高機能化を図ることができる。さらに、全ての半導体メモリを置き換えることが可能になればインパクトは極めて大きい。ユニバーサルメモリに要求される項目としては、（１）ＤＲＡＭ並みの高集積化(大容量化)、（２）ＳＲＡＭ並みの高速アクセス(書き込み/読み出し)、（３）ＦＬＡＳＨメモリと同様の不揮発性、（４）小型の電池駆動に耐えうる低消費電力、などが挙げられる。
ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されているのは相変化メモリである。相変化メモリは、ＣＤ−ＲＷやＤＶＤなどの光ディスクに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。違いは書き込み/読み出し方法にあり、光ディスクではレーザーに代表される光の吸収による発熱を利用するのに対し、相変化メモリでは電流によって発生するジュール熱で書き込み、相変化による抵抗値の違いで信号を読み出す。
相変化メモリ（半導体記憶装置の略称、以下同様）の動作原理を図１および図２で説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば６００℃である。急冷する時間(ｔ１)は、例えば２ｎｓｅｃである。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば４００℃である。結晶化に要する時間(ｔ２)は、例えば５０ｎｓｅｃである。
相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて２〜３桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易になるため、読み出しが高速であることである。それに加えて、１０１２回の書き換えが可能であるなど、ＦＬＡＳＨメモリの欠点を補う性能を持っている。また、低電圧・低電力での動作が可能であり、ロジック回路との混載が容易であるなどの特長が、モバイル機器用として適している。
相変化メモリセルの製造工程の一例を図３から図５の要部断面図を用いて簡単に説明する。まず、図３により説明すると、周知の製造方法により不図示の半導体基板上に選択トランジスタを形成する。選択トランジスタは、例えばＭＯＳトランジスタやバイポーラトランジスタからなる。次いで、周知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１を堆積し、例えばタングステンからなるプラグ２を層間絶縁膜１内に形成する。このプラグは、下部の選択トランジスタと上部の相変化材料層を電気的に接続する役割を果たす。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積すると、図３のようになる。
次いで、図４に示すように、周知のリソグラフィ法およびドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３を順次加工する。次いで、層間絶縁膜６を堆積すると、図５のようになる。次いで、層間絶縁膜６の上部に上部電極４と電気的に接続する配線層と、さらにその上部に複数の配線層を形成する（図示せず）。
以上の工程により、相変化メモリセルが略完成する。なお、この種の相変化メモリセルに関連するものとして非特許文献１が、また、カルコゲナイド材料の相変化に関しては非特許文献２が挙げられる。
米国特許第５５３６９４７号公報
特開２００３−１７４１４４号公報
米国特許 ＵＳ２００４／００２６７３１号明細書
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国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、２００１年、p.803-806
応用物理学会誌（Journal of Applied Physics）、８７巻、９号、２０００年５月、ｐ．４１３０
本発明は、相変化メモリの製造工程における課題と、書き換え動作における課題をそれぞれ明らかにし、これらの課題を同時に解決できる手段を提供するものである。以下、解決すべき課題を順に説明する。
第１の課題は、相変化メモリでは、低抵抗状態から高抵抗状態に変化させる際、電流によるジュール熱で膜を融点を越える高温にする必要があるため、大きな電流、大きな消費電力になりやすいことである。この点に関して、炭化物、窒化物、酸化物などの膜をカルコゲナイド材料層と電極との間に形成し、結晶化時の電流経路をフィラメント状に細くする方法が知られている。例えば米国特許第５５３６９４７号明細書（特許文献１）中にその記述がある。しかし特許文献１のように炭化物、窒化物、酸化物などの絶縁物の層を設けると、当然のことながらこの層による電位降下が生じるので、高抵抗状態から低抵抗状態へ変化させる際、インパクトイオン化などのキャリア増倍現象によりエレクトロニックな低抵抗化が始まる閾値電圧が高くなってしまい、高い電圧の電源が必要になるという問題点が生じる。
第２の課題は、カルコゲナイド材料は接着性が低いため、相変化メモリの製造工程中に膜が基板から剥離しやすいことである。特に、カルコゲナイド材料はシリコン酸化膜との接着性が低いことから、カルコゲナイド材料層と層間絶縁膜との間に接着層を設けるのが望ましい。
相変化メモリにおいて、カルコゲナイド材料層の剥離防止には接着層の挿入が有効であることは既に知られている。公知例としては、例えば、特開２００３−１７４１４４号公報（特許文献２）、米国特許ＵＳ２００４／００２６７３１号明細書（特許文献３）、米国特許ＵＳ２００３／００４７７２７号明細書（特許文献４）などが挙げられる。いずれの公知例においても、具体的な接着層材料として、例えばＴｉのような導電体が用いられている。
プラグ上と層間絶縁膜上に導電体からなる接着層を形成した場合のメモリセルの断面構造を図６に示す。カルコゲナイド材料層３と層間絶縁膜１との界面全面に導電体接着層８が設けられているため、カルコゲナイド材料層の剥離を防止することができる。しかし、この構造では、相変化メモリの書き換え動作時にプラグ２から電圧を印加すると、導電体接着層８はカルコゲナイド材料層３よりも抵抗率が低いため、電流は主に接着層８の横方向（基板面と平行方向）に流れる。この場合、カルコゲナイド材料層がジュール熱によって加熱される領域は、接着層８と接している部分全面に広がるため、カルコゲナイド材料層を結晶化または非晶質化するためには非常に大きな電流が必要になってしまう。
上記の問題は、図７に示すように、導電体接着層８をプラグ２と接しない領域に限って形成すれば解決できる。この場合、カルコゲナイド材料層３がジュール熱によって加熱される領域は、プラグ２と接している部分に絞られるため、カルコゲナイド材料層３を結晶化または非晶質化するために必要な電流は図６の場合に比べると小さくなる。しかし、カルコゲナイド材料層３の界面に接着層が設けられていない広い領域が存在することになるので、カルコゲナイド材料層の剥離を完全に防止することはできない。
また、層間絶縁膜１上とプラグ２上を含めた基板全面に導電体接着層８を形成した後、プラグ２上の導電体接着層を除去する工程が追加で必要となる。この場合、マスク枚数が増えて製造コストが高くなるとともに、メモリセルを微細化するとあわせ余裕が少なくなって歩留まりや信頼性が低下するという問題が生じる。このため、相変化メモリの書き換え特性に悪影響を及ぼすことなく、電流を低減し、カルコゲナイド材料層の剥離も防止できる手段が求められていた。
第３の課題は、もっとも良く用いられている構造は、上記のようにシリコン基板側からトランジスタ−プラグ電極１−カルコゲナイド材料層３―上部電極４という順序で形成された構造であるが、プラグの発熱も利用して書換えを行うので、近傍のいくつかのメモリ素子に書換えのアクセスが集中する場合、熱伝導率が高いプラグを通じて熱がトランジスタの周辺まで拡散し、蓄積する。従って、プラグの間隔を詰めにくく、面積を小さくすることができない。
第４の課題は、例えばタングステンなどの低抵抗材料をプラグに用いると、カルコゲナイド材料層からプラグを介して熱が逃げやすくなるため、ジュール熱でカルコゲナイド材料層を加熱するのに非常に大きい電流が必要となることである。これは、抵抗率が低い材料は、一般的に熱伝導率が高いことに起因する。特にリセット時（非晶質化）はカルコゲナイド材料層を融点以上に加熱しなければならないため、プラグからの熱拡散は大きな問題となる。
例えば、ロジック回路と混載するためには、少なくともＭＯＳトランジスタで動作可能な程度まで書き換えに必要な電流を低減しなければならない。低電流での書き換えを可能にするためには、プラグからの熱拡散を抑制し、カルコゲナイド材料層を効率的に加熱できる構造を用いる必要がある。なお、光ディスクの場合は、レーザーで書き込み/読み出しを行うので、カルコゲナイド材料層と電気的に接続する部分は必要ない。このため、熱伝導率の高い材料と接触することはない。つまり、熱伝導率の高い材料を介しての熱拡散は、電気的パルスで書き込み/読み出しを行う相変化メモリに特有な課題である。
プラグからの熱拡散を抑制するために、抵抗率の高い、つまり熱伝導率の低い材料をプラグに用いる手段が提案されている。プラグに高抵抗材料を適用した公知例としては、例えば、特開２００３−１７４１４４号公報（特許文献２）が挙げられる。具体的な高抵抗プラグ材料として、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＳｉＣが用いられている。この場合、従来のロジック回路には用いられていない新規材料を導入しなければならないため、製造コストが高くなるとともに、歩留まりや信頼性が低下するという問題が生じる。このため、従来の低抵抗材料のプラグを用いても熱拡散を抑制できる手段が求められていた。そうすれば、カルコゲナイド材料を効率的に加熱できるため、相変化メモリの書き換えの低電流化が可能となる。
本発明の目的は、相変化メモリを有する半導体装置の低電力化を実現する技術を提供することにある。
本発明の他の目的は、相変化メモリを有する半導体装置の高信頼化を実現する技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体基板と、半導体基板の主面に形成されたトランジスタと、トランジスタの上方に設けられた層間絶縁膜と、トランジスタに電気的に接続した電極と、電極に接してあるいは他の層を介して設けられたカルコゲナイド材料層と、カルコゲナイド材料層の上部に設けられた酸素、窒素、炭素、珪素よりなる群より選ばれた少なくとも１元素を含む界面層と、界面層の上部に設けられたプラグ電極を少なくとも有し、カルコゲナイド材料層は、界面層に流れるトンネル電流により相変化する。
さらに望ましくは、界面層が、層間絶縁膜およびプラグに接して連続膜として形成される。
さらに望ましくは、界面層が、プラグに接して連続膜として形成されると共に、層間絶縁膜とカルコゲナイド材料層の一部とが接するように形成される。
さらに望ましくは、界面層が、層間絶縁膜と接して連続膜として形成されると共に、プラグとカルコゲナイド材料層の一部とが接するように形成される。
さらに望ましくは、界面層の平均膜厚が０．１ｎｍ以上であって５ｎｍ以下である。
また、半導体基板と、半導体基板の主面に形成された選択トランジスタと、選択トランジスタの上方に設けられた層間絶縁膜と、層間絶縁膜の上に形成される界面層と、界面層の上に形成されるカルコゲナイド材料層と、層間絶縁膜内に界面層と選択トランジスタの間に形成されるプラグと、を具備し、カルコゲナイド材料層は、界面層に流れるトンネル電流により相変化し、界面層は、カルコゲナイド材料層の一部とプラグとが接するように形成される。
さらに望ましくは、界面層は、層間絶縁膜に接して連続膜として形成される。
さらに望ましくは、界面層は、層間絶縁膜とカルコゲナイド材料層の一部が接するように形成される。
また、半導体基板と、半導体基板の主面に形成された選択トランジスタと、選択トランジスタの上方に設けられた層間絶縁膜と、層間絶縁膜の上に形成される界面層と、界面層の上に形成されるカルコゲナイド材料層と、層間絶縁膜内に界面層と選択トランジスタの間に形成されるプラグと、を具備し、カルコゲナイド材料層は、界面層に流れるトンネル電流により相変化し、界面層は、カルコゲナイド材料層の一部と層間絶縁膜とが接するように形成される。
さらに望ましくは、界面層は、プラグに接して連続膜として形成される。
さらに望ましくは、界面層は、プラグとカルコゲナイド材料層の一部が接するように形成される。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
相変化メモリを有する半導体装置の低電力化を実現できる。また、相変化メモリを有する半導体装置の信頼性を向上させることが出来る。
従来は、接着性向上のための界面層としてＴｉやＡｌなどの導電体材料が用いられていた。これは、一般的には導電体材料はカルコゲナイド材料と反応しやすいため、界面の結合力が強くなって剥離耐性が向上するためである。しかし、本発明者らは、導電体材料だけではなく、絶縁体材料を接着層に用いてもカルコゲナイド材料層の剥離を抑制できることを見出した。これは、絶縁体材料でもカルコゲナイド材料と若干反応するので結合力が強くなることに加えて、絶縁体材料はドライエッチング工程に対する耐性が高いためである。以下、詳細に説明する。
界面剥離強度の分子動力学計算を行った結果を図８から図１１に示す。カルコゲナイド材料としてＧｅＳｂＴｅ（以下、ＧＳＴと表記）を仮定し、接着する下地材料との界面でＧＳＴ膜を引き剥がすのに必要なエネルギーを計算した。これを剥離エネルギーと定義する。下地材料が結晶の場合は、一般的に配向しやすい結晶面を仮定した。例えば、Ｔｉは（００１）面が基板面と平行方向に成長しやすいため、ＧＳＴとＴｉ（００１）界面の剥離エネルギーを求めた。
相変化メモリの製造工程中では、例えば図４で示した構造のように、ドライエッチング法でカルコゲナイド材料層を加工した時に剥離する確率が高い。ドライエッチング法はＣｌやＦを含む雰囲気で行われることが多いため、ＧＳＴと下地材料との界面にＣｌやＦが拡散すると考えられる。そこで、ＧＳＴと下地材料との界面にＣｌやＦが１原子％（ａｔ．％）拡散したと仮定した場合の剥離エネルギーも計算によって求めた。
まず、図８の結果について説明する。下地材料がＴｉ（００１）、ＴｉＮ（１１１）、Ａｌ（１１１）の場合に比べて、非晶質のＳｉＯ２（ａ−ＳｉＯ２）では剥離エネルギーが非常に小さいことがわかる。これは、ＧＳＴとａ−ＳｉＯ２との界面は剥離しやすいことを裏付ける結果である。また、ＧＳＴとａ−ＳｉＯ２との界面にＣｌやＦが介在すると、剥離エネルギーはさらに低下することがわかる。このことから、図４のようにドライエッチング法でＧＳＴを加工すると、ＧＳＴと層間絶縁膜との界面にＣｌやＦが拡散することによってＧＳＴが剥離しやすくなると考えられる。
次に、図９の結果について説明する。ＧＳＴとＴｉ（００１）との界面およびＧＳＴとＴａ（１１０）との界面は剥離エネルギーが比較的大きく、剥離しにくいと考えられる。しかし、界面にＣｌやＦが介在すると剥離エネルギーの低下が著しいことがわかる。ただし、ＣｌやＦが拡散して剥離エネルギーが低下しても、図８に示したａ−ＳｉＯ２との界面に比べれば剥離エネルギーはまだ大きいため、接着層としては機能すると考えられる。しかし、ＴｉやＴａなどの導電体を接着層に用いると、前述したように、カルコゲナイド材料層を書き換えるためには非常に大きな電流が必要になってしまう。
次に、図１０の結果について説明する。ＧＳＴとＡｌ２Ｏ３との界面およびＧＳＴとＴｉＯ２との界面の剥離エネルギーは、図９に示したＴｉやＴａなどの導電体に比べると小さいが、図８に示したＧＳＴ/ａ−ＳｉＯ２との界面に比べれば大きいことがわかる。また、図８に示したＧＳＴ/ａ−ＳｉＯ２に比べると、ＣｌやＦが界面に介在した時の剥離エネルギーの低下は小さい。この結果は、Ａｌ２Ｏ３やＴｉＯ２などの絶縁体材料はドライエッチング工程に対する耐性が高いことを示しており、接着層として望ましいと考えられる。
次に、図１１の結果について説明する。ＧＳＴとＴａ２Ｏ５との界面およびＧＳＴとＣｒ２Ｏ３との界面の剥離エネルギーは、図１０に示したＡｌ２Ｏ３やＴｉＯ２と比べて大きい。また、ＣｌやＦが界面に介在した時の剥離エネルギーは、図９に示したＴｉやＴａなどの導電体と比べても大きい。この結果は、Ｔａ２Ｏ５やＣｒ２Ｏ３は接着層として非常に望ましいことを示す。今回検討した材料の中では、絶縁体の接着層として最も望ましいのはＣｒ２Ｏ３、次がＴａ２Ｏ５であり、その他、ＴｉＯ２、Ａｌ２Ｏ３などであった。
次に、図１２を用いて、製作工程を説明する。図１２は、本願発明の概要を説明するための模式図である。なお、本願明細書では、便宜上、各配線層またはカルコゲナイド材料層を接続する導電層をコンタクトと呼び、その中でもカルコゲナイド材料層が相変化する部分に界面層を介して接する導電層をプラグと呼ぶものとする。また、図１２において半円状の領域は半球状の領域の断面であり、融点以上に加熱されてアモルファス状態になりやすい領域であり、カルコゲナイド材料層のうちこの領域にて主に相変化を起こすことを示している。
まず、選択トランジスタ（図示なし)、層間絶縁膜１を形成し、コンタクト７でトランジスタと上のメモリ動作部分をつなげるようにする。次いで、たとえばタングステン（Ｗ）からなる下部電極４、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えば酸化タンタルから成る界面層９、シリコン酸化膜からなるハードマスク５を順に堆積する。次いで周知のリソグラフィーおよびドライエッチング法により、ハードマスク５、界面層９、カルコゲナイド材料層３、下部電極４を加工する。次いで層間絶縁膜６を堆積し、リソグラフィーおよびドライエッチング法により界面層に至るプラグ穴を形成し、例えばＣＶＤ法によりタングステンを埋め込んだ後、例えばＣＭＰ法により層間絶縁膜６の上表面のＷを除去すると図１２のようになる。
界面層９に至るプラグ穴を形成する際には、界面層９に対して層間絶縁膜６およびハードマスク５が十分高選択になる条件でドライエッチングを行う必要がある。また、ドライエッチングの際に露出する界面層９に対するダメージが少ない条件を用いる方がよい。
本発明によれば、プラグ２とカルコゲナイド材料層３との間に絶縁物の界面層が形成されることにより、低抵抗プラグから熱が拡散するのを抑制することができる。これは、絶縁体材料は導電体材料に比べて熱伝導率が小さいためである。例えば、導電体であるタングステンの熱伝導率は１．７４Ｗ／ｃｍ・Ｋ（２７℃）であるのに対し、絶縁体であるチタン酸化物の熱伝導率は６．５×１０−２Ｗ／ｃｍ・Ｋ（１００℃）と２桁程度小さい。このため、カルコゲナイド材料層とプラグとの間に絶縁体からなる界面層を挿入すれば、カルコゲナイド材料層からプラグを介して熱が逃げるのを抑制できる。この結果、カルコゲナイド材料を効率的に加熱することができるため、相変化メモリの書き換えの低電流化が可能となる。また、プラグをカルゴゲナイド層３の上面としているため、面積が広い下部電極を利用して横に振って、プラグがトランジスタの真上に来る配置も可能であり、集積度を上げられる。
界面層の平均膜厚は、界面層の材料にもよるが、０．１ｎｍ以上とするのが望ましい。０．５ｎｍ以上とするのがより望ましい。
界面層は、非晶質でも多結晶でもよい。例えば多結晶は膜中に結晶粒界が存在する。また、界面層の膜厚は、フェルミレベルが禁制帯の上部ではなく中央寄りにある絶縁物の場合、絶縁膜中をトンネル電流が流れる膜厚よりも薄くする必要がある。ジュール熱によってカルコゲナイド材料層を融点以上に加熱するためには、プラグからカルコゲナイド材料層に必要な電流が流れなければならないからである。一般的に、絶縁体膜の直列抵抗は膜厚に対して指数関数的に増大する。
カルコゲナイド材料層を融点以上に加熱するためには、１００μＡ〜１ｍＡ程度の電流が必要であることが知られている。例えば、電圧３Ｖで電流１００μＡを発生させるためには、界面層の抵抗は少なくとも３０ｋΩ以下にする必要がある。絶縁体膜を用いて３０ｋΩ以下の直列抵抗を実現するためには、トンネル電流が支配的となる領域まで膜厚を薄くしなければならない。このためには、膜厚は少なくとも５ｎｍ以下とする必要があり、十分に大きな電流を得るためには、膜厚は３ｎｍ以下とするのが望ましい。
膜厚が３ｎｍと薄いと、ピンホールが存在し、層間絶縁層とカルコゲナイド層、もしくはタングステンプラグとカルコゲナイド層が部分的に接する場合が考えられる。しかし、前者の場合は、その接着性の効果が失われない限り特に問題はない。また、タングステンプラグとカルコゲナイド層との間では、上述した通り、書換え電流を確保するために界面層の抵抗値を下げる必要がある。それに対し、熱拡散も防止する必要がある。従って、カルコゲナイド材料層の一部をタングステンプラグと接するように界面層を形成することで、界面層の抵抗値と熱拡散との間の最適化を行うことが可能となる。
絶縁体からなる界面層の材料は、層間絶縁膜材料（例えばシリコン酸化膜）よりもカルコゲナイド材料層との接着性が高く、プラグ材料（例えばタングステン）よりも熱伝導率が小さい材料であれば使用可能である。例えば、Ｔｉ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｔａ酸化膜、Ｎｂ酸化膜、Ｃｒ酸化膜、Ｍｏ酸化膜、Ｗ酸化膜、Ａｌ酸化膜が挙げられる。
半導体材料を接着層に用いてもカルコゲナイド材料層の剥離を抑制できる。接着層として例えばＳｉを用い、カルコゲナイド材料層として例えばＧｅＳｂＴｅを用いれば、ＳｉとＧｅは置換反応しやすいので結合力が非常に強くなる。
以上の説明から明らかなように、カルコゲナイド材料層３とプラグ２との間にトンネル電流が流れる程度の厚さ（０．１〜５ｎｍ程度）の絶縁膜からなる界面層９が存在するため、カルコゲナイド材料層３から熱伝導率の高いタングステンプラグ２への熱拡散を防ぐことができ、書換え電流を小さくすることが可能となる。また、カルコゲナイド材料層３と絶縁膜５との間に界面層９が存在するため製造工程中の剥離を防止することができる。なお、いずれか一方の構成を有することで夫々の効果を有するし、両方の構成を有することで、両方の課題を解決できる。両方の構成を有したとしても、同じ工程で形成できるため製造工程の追加はない。また、素子特性や寿命も向上する。これは、界面層のために界面のショットキーバリアの形状が変わり、電位勾配が増してキャリアが加速されてインパクトイオン化が起こりやすくなるので、セット時に低い電圧で低抵抗状態にスイッチする。電位勾配の増加はカルコゲナイド材料層内に非常に短い周期の組成の変動を起こし、これが結晶化に対する抵抗になって高温寿命が向上すると考えられる。
界面層は、非晶質でも多結晶でもよい。例えば多結晶は膜中に結晶粒界が存在する。ただし、多結晶は非晶質よりも抵抗が低いため、相変化メモリの書き換え動作時にプラグから電圧を印加すると、電流が接着層の横方向（基板面と平行方向）に流れやすくなる。すると、カルコゲナイド材料層がジュール熱によって加熱される領域が広がるため、カルコゲナイド材料層を結晶化または非晶質化するためにより大きな電流が必要になってしまう。このため、半導体からなる界面層は、多結晶よりも非晶質の方が望ましい。
他の例としては、駆動トランジスタ上に層間絶縁層、下部電極、界面層（タンタル酸化物）、カルコゲナイド層、界面層（タンタル酸化物）、層間絶縁層を製膜し、プラグ用の穴あけを行ってタングステンプラグを形成する。このように、カルコゲナイド層の両側に界面層を形成すると、接着性の面ではさらに好ましい。いずれかの界面層を省略しても、界面層が全く無い場合より良好な接着性が得られるが、プラグと接しない方の界面層（下側）を省略する方が素子特性は良好となる。プラグ側では、下部電極の方が面積が広いためにプラグの外縁部に電流が集中し、この部分でプラグ外縁部のＴｉやＴｉＮや酸化タングステンがカルコゲナイド材料中に拡散しやすくなる。これによって書換えを多数回繰り返したときの特性の変化などが起きやすくなるが、界面層はこれを防止する効果が期待できる。
ここで、本発明の第１の手段である、カルコゲナイド材料層３とプラグ２との間に、絶縁体からなる連続した界面層を形成するための望ましい工程について具体的に説明しておく。
例えば、界面層材料としてタンタル酸化膜を形成する場合、一般的には、タンタル金属ターゲットを用いて酸化性雰囲気中でスパッタリングする方法が用いられる。この方法は、タンタル金属ターゲットの表面が気相中の酸素と反応して酸化されることによってタンタル酸化物が形成されため、反応性スパッタリング法と呼ばれている。一般的な反応性スパッタリング法によれば、タンタル酸化物の膜厚の面内分布は１σで５％程度である。絶縁体の直列抵抗は膜厚に対して指数関数的に変化するため、５％の膜厚ばらつきは１桁以上の抵抗ばらつきの要因となる。
反応性スパッタリング法を用いると、界面層より先に形成されているカルコゲナイド層の酸化が問題となる。周知の製造方法を用いて、カルコゲナイド層３を堆積する。次いで、従来技術の反応性スパッタリング法を用いて、例えばタンタル酸化膜からなる界面層を堆積すると、カルコゲナイド材料層３の表面がスパッタリング雰囲気中の酸素プラズマによってカルコゲナイド層３が酸化される。この結果、カルコゲナイド材料層３の組成が変化し、特性のばらつきに影響する。
つまり、カルコゲナイド材料層の上面に界面層を形成する時に、一般的な反応性スパッタリング法を用いて絶縁膜を形成すると、酸素のカルコゲナイド材料層内への拡散が生じ、拡散の仕方にバラツキがあるので、特性バラツキを生じる恐れがある。従って、カルコゲナイド材料層の特性ばらつきという新たな課題が生じる場合がある。
そこでより好ましくは、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いる。周知のスパッタリング法を用いてカルコゲナイド材料層を形成する。次いで、周知のスパッタリング法を用いて、例えばタンタル金属膜を堆積する。次いで、酸素ラジカルでタンタル金属膜を酸化することによって、タンタル酸化膜を形成する。この手段を用いれば、ラジカル酸化時間を最適化することにより、カルコゲナイド材料層の表面を酸化させることなく、タンタル酸化膜からなる界面層を形成できる。つまり、カルコゲナイド材料層の組成変動を防止でカルコゲナイド材料層のばらつきを防止できる。
また、スパッタリング法では、酸化膜を堆積するよりも金属膜を堆積する方が膜厚の面内均一性を高くすることができる。このため、反応性スパッタリング法でタンタル酸化膜を形成するよりも、タンタル金属膜を後酸化してタンタル酸化膜を形成する方が膜厚の均一性は向上する。つまり、抵抗ばらつきの要因となるタンタル酸化膜の膜厚のばらつきを低減することができる。
しかし、プラグの近くの電気伝導に寄与する部分以外では膜厚が薄くてピンホールが存在したり、極端な場合島状の膜に分離したりしていても接着性向上効果はある。プラグから離れた部分では熱ストレスが少ないため、界面層が形成されていないか、プロセス中に取れてカルコゲナイド層が層間絶縁層に直接接していても、界面層が全く無い場合に比べて剥離の問題は起きにくい。
以上の説明から明らかなように、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いることにより、酸化膜厚の面内均一性を向上させることができる。具体的には、タンタル酸化膜の厚さの面内分布は１σで１％以下となる。この結果、抵抗の面内ばらつきは少なくとも１桁以下に抑制できる。
以上の説明から明らかなように、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いることにより、酸化膜厚の面内均一性を向上させることができる。具体的には、タンタル酸化膜の厚さの面内分布は１σで１％以下となる。この結果、抵抗の面内ばらつきは少なくとも１桁以下に抑制できる。
絶縁体界面層の膜厚の面内均一性をさらに高めるためには、まず、金属膜を均一に形成する工夫を施す必要がある。そのために望ましい手段を列記しておく。なお、必ずしも全ての手段が必要な訳ではなく、必要な仕様とコストを勘案して任意に選択すればよい。
一つめは、スパッタ室の到達真空度が高いことである。１０−６Ｐａ以下の超高真空が得られるのが望ましい。二つめは、放電圧力が低いことである。０．１Ｐａ以下で放電させるのが望ましい。三つめは、ターゲットと基板との距離が長いことである。１５ｃｍ以上離しておくのが望ましい。四つめは基板を回転させながら成膜を行うことである。
次に、金属膜を均一に酸化する工夫を施す必要がある。そのためには、制御可能な酸化速度が得られる酸化剤や酸化温度を選択しなければならない。一般的には、酸素ラジカルを用いて室温で酸化するのが望ましい。もちろん、金属膜の材料によっては、酸素や酸素プラズマを酸化剤に用いる方が望ましい場合もあるし、加熱しながら酸化処理する方が望ましい場合もある。また、金属膜を形成する工程の後に基板を真空中で搬送することにより、金属膜を酸化する工程を大気に曝さずに連続して行うのが望ましい。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の説明では、前記２つの課題を同時に解決するための代表的な手段を以下に説明し、その後より具体的な例について説明する。
（実施の形態１）
本発明の実施の形態１を図１３により説明する。この実施の形態は、カルコゲナイド材料層の上面と、その上に形成する層間絶縁膜およびプラグの下面との間に、絶縁体からなる界面層を形成するもので、上記発明の半導体記憶装置において、相変化メモリセルを形成する第１の手段を具体的に示した例である。
本発明の実施の形態１を図１３により説明する。この実施の形態は、カルコゲナイド材料層の上面と、その上に形成する層間絶縁膜およびプラグの下面との間に、絶縁体からなる界面層を形成するもので、上記発明の半導体記憶装置において、相変化メモリセルを形成する第１の手段を具体的に示した例である。
始めに、半導体基板１０１を用意して、選択トランジスタとして用いられるＭＯＳトランジスタを作る。そのために、まず半導体基板１０１の表面に、ＭＯＳトランジスタを分離するための素子間分離酸化膜１０２を、周知の選択酸化法や浅溝分離法を用いて形成する。本実施の形態では、表面を平坦化できる浅溝分離法を用いている。
まず、周知のドライエッチング法を用いて基板に分離溝を形成し、溝側壁や底面のドライエッチング起因損傷を取り除いた後に、周知のＣＶＤ法を用いて酸化膜を堆積し、溝ではない部分にある酸化膜を、これも周知のＣＭＰ法で選択的に研磨し、溝に埋まっている素子間分離酸化膜１０２だけを残す。次に、高エネルギー不純物打ち込みにより、ウェル１２１を形成する。
次に、半導体基板の表面を洗浄した後に、ＭＯＳトランジスタのゲート酸化膜１０３を周知の熱酸化法で成長させる。このゲート酸化膜１０３の表面に、多結晶シリコンからなるゲート電極１０４とシリコン窒化膜１０９を堆積する。続いて、リソグラフィ工程およびドライエッチング工程によりゲートを加工した後、ゲート電極およびレジストをマスクにして不純物を打ち込み、拡散層１０６を形成する。本実施の形態では、ゲート電極１０４として多結晶ポリシリコンゲートを用いたが、低抵抗ゲートとして、金属／バリアメタル／多結晶シリコンの積層構造であるポリメタルゲートを用いることも可能である。
次に、自己整合コンタクト適用のために、シリコン窒化膜１０９をＣＶＤ法により堆積する。次に、表面全体にシリコン酸化膜からなる層間絶縁膜１０８を堆積し、これを周知のＣＭＰ法（ケミカル・メカニカル・ポリッシング法）を用いて、ゲート電極１０４に起因する表面凹凸を平坦化する。
続いて、リソグラフィ工程およびドライエッチング工程により、コンタクト孔を開口する。この時、ゲート電極の露出をさけるために、いわゆる自己整合の条件、すなわち、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８を加工する。
なお、コンタクト孔の拡散層１０６に対する目外れ対策として、まず、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８をドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜が残るようにし、続いて、シリコン酸化膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜を除去する。
続いて、コンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法により第１のタングステンコンタクト１０９を形成する。次に、膜厚が１００ｎｍのタングステンをスパッタリング法で堆積し、リソグラフィ工程およびドライエッチング工程によりタングステンを加工して第一の配線層１１０を形成した。続いて、第２のタングステンコンタクト１１８を形成する。
次に、膜厚が５０ｎｍのタングステンからなる下部電極１１５、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４を周知のスパッタリング法によって順に堆積する。続いて、周知のＣＶＤ法によって、シリコン酸化膜１１６を堆積する。続いて周知のリソグラフィー工程およびドライエッチング工程により、シリコン酸化膜１１６、カルコゲナイド材料層１１４、下部電極１１５を順に加工する。
次に、公知のＣＶＤ法により、膜厚が２０ｎｍのシリコン窒化膜からなる側壁保護膜１２０を堆積する。なお、この側壁保護膜はカルコゲナイド材料が昇華しないように、低温かつ高圧の条件で形成する必要がある。例えば、圧力は０．１Ｐａ以上、温度は４５０℃以下の条件を例示できる。
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１１７を堆積し、これを公知のＣＭＰ法を用いて表面凹凸を平坦化する。続いて、リソグラフィ工程およびドライエッチング工程により、プラグ孔を開口する。続いて、スパッタリング法により界面層１１３を形成し、タングステンを埋め込み、公知のＣＭＰ法によりタングステンプラグ１１２を形成する。なお、スパッタリング法により界面層を形成するとプラグ孔の側面には全く形成されないか、非常に薄く形成される。しかし、底面のカルコゲナイド材料層の上には界面層は形成されるため問題はない。続いて、膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１１９を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。以上により、図１３の構造が実現できる。
次に、図１４を用いて、他の製造方法および構造について説明する。図１３と相違する点は、図１３では、界面層１１３をタングステンプラグ１１２を形成する孔に沿って形成したが、図１４では、カルコゲナイド材料層１１５の上部全面に形成することにある。
次に図１４を用いて、本構造の製造方法について説明する。第２のタングステンコンタクト１１８を形成するところまでは、図１３と同じであるため省略する。
第２のタングステンコンタクト１１８を形成後、膜厚が５０ｎｍのタングステンからなる下部電極１１５、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が２ｎｍのタンタル酸化物からなる界面層１１３を周知のスパッタリング法によって順に堆積する。続いて、周知のＣＶＤ法によって、シリコン酸化膜１１６を堆積する。続いて周知のリソグラフィー工程およびドライエッチング工程により、シリコン酸化膜１１６、界面層１１３、カルコゲナイド材料層１１４、下部電極１１５を順に加工する。ここで、シリコン酸化膜１１６と界面層１１３は、同じ工程でエッチングし、これらをハードマスクとしてカルコゲナイド材料層１１４、下部電極１１５を加工すると工程を簡略化することが可能となる。
次に、図１３と同様に、側壁保護膜１２０、層間絶縁膜１１７を堆積し、これを公知のＣＭＰ法を用いて表面凹凸を平坦化し、リソグラフィ工程およびドライエッチング工程により、プラグ孔を開口する。この時、界面層がエッチングされてしまわないためには、プラグ穴の開口の際には、界面層１１３に対して、シリコン酸化膜１１６、層間絶縁膜１１７が十分高選択になる条件でドライエッチングを行う必要がある。続いて、プラグ孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１２を形成する。
図１５は、他の構造および製造方法を示した図である。図１３および図１４と異なる点は、上部のタングステンプラグ１１２、界面層１１３、および、カルコゲナイド材料層１１４が同じ幅で形成されている点である。また、タングステンプラグ１１２は、円柱型でなく、角柱型になる。
以下、図１５を用いてその製造方法を説明する。第２のタングステンコンタクト１１８を形成するところまでは、図１３、１４と同じであるため省略する。
第２のタングステンコンタクト１１８を形成後、膜厚が５０ｎｍのタングステンを堆積し、周知のリソグラフィ工程およびドライエッチング工程により下部電極１１５を形成する。その後、絶縁膜１２２を堆積し、ＣＭＰ法により下部電極１１５を露出させる。その後、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が２ｎｍのタンタル酸化物からなる界面層１１３、タングステンプラグ１１２を周知のスパッタリング法によって順に堆積する。続いて周知のリソグラフィ工程およびドライエッチング工程により、タングステンプラグ１１２、界面層１１３、カルコゲナイド材料層１１４を順に加工する。さらに、サイドウォールとなるように側壁保護層１２０を形成する。その後は、図１３、図１４と同様である。なお、図１５では、カルコゲナイド材料層１１４に下部電極１１５が直接接続されているが、カルコゲナイド材料層１１４と下部電極１１５の間にカルコゲナイド材料層１１４と同じ幅の導電層を設けてもよい。また、下部電極１１５を設けずに直接、カルコゲナイド材料層１１４またはカルコゲナイド材料層１１４と同じ幅の導電層が第２のタングステンコンタクト１１８と接する構成でもよい。ただし、カルコゲナイド材料層より幅広の（さらに望ましくは、第２のタングステンコンタクト１１８より幅広）下部電極１１５を設けることにより位置あわせが容易となる。
タングステンプラグ１１２の界面層１１３と接する面の中央部を絶縁膜で形成し、角筒または円筒に近い形状にしてもよい。これにより、タングステンプラグ１１２からカルコゲナイド材料層に流れる電流の低減効果を得られる。タングステンプラグ１１２の下の界面層は実施の形態１と同様に中央の絶縁層の部分を含めて形成してもよいが、筒状プラグとの界面のみ、あるいはそれより狭い面積で形成してもよい。
本実施の形態１によれば、カルコゲナイド材料層１１４とタングステンプラグ１１２との間に界面層が形成されるため、低抵抗材料のプラグからの熱拡散が抑制されてカルコゲナイド材料が効率的に加熱されるため、相変化メモリの書き換えの低電流化が可能となる。さらに、図１４の構成は、絶縁膜１１６とカルコゲナイド材料層１１４との間に界面層を有するためカルコゲナイド材料層と絶縁膜１１６との剥離を防止することが可能となる。
一方、図１３の構成では、絶縁膜１１６とカルコゲナイド材料層の間に界面層が存在しない。しかしながら、非常に薄い界面層をエッチングしないため図１４の構成と比較して製造が容易となる。なお、絶縁膜１１６をＳｉＯ２ではなく、カルコゲナイド材料層１１４と接着性のよい材料を用いてもよい。さらに、図１５では、絶縁膜１１１上にカルコゲナイド材料層１１４が存在しないため、絶縁膜１１１とカルコゲナイド材料層１１４との接着性を考慮する必要はなくなる。
図１６から図２６に、カルコゲナイド材料層と接する部分の界面層の形状の各変形例を示す。なお、図１６から図２６は、外側の四角がカルコゲナイド材料層の表面で、角の丸まりなどは考慮しない模式図である。図１６は、界面層にピンホールを形成した例である。図１７は、界面層１１３をリング状とした場合を示しており、図１８は、外縁部でエッチングして面積を小さくした場合を示している。図１９は、界面層１１３をスリット状とした場合である。
なお、リング状、スリット状の界面層１１３を形成する場合はマスクを用いる。さらに図２０と図２１には、プラグ電極に接する領域にはピンホールが無いか、相対的に少ない、プラグ電極に接する領域だけにピンホールがあるか、プラグ電極に接する領域のピンホールが相対的に多い場合を示している。
リセット電流低減、セット電圧低減、耐熱性向上、書換え可能回数向上などの、電気特性関連の効果を持つ界面層材料の場合は、図２１より、図２０のピンホール分布の方が好ましい。一方、界面層の抵抗を下げる必要がある場合は、図２１の方が好ましい。図２２と図２３には、界面層が島状に分離していて、プラグ電極の領域内だけ、領域外だけに存在する場合を示した。
また、図２４と図２５には、島状でない領域では連続膜になっている場合を示した。連続膜の領域にはピンホールが存在してもよい。これら図２０から図２５における境界は、必ずしもプラグ電極の形状や大きさと完全に一致していなくてもよい。図２６には、カルコゲナイド層の全体に対応して、界面層が島状になっている場合を示した。図１８以外の図１６から図２６の場合において、図１８との組み合わせになっている、すなわち、カルコゲナイド層の最外周部の界面層が存在しなくてもよい。図２０から図２５までは、図１４のプラグ電極の太さより界面層が大きい場合に対応する。なお、いずれの場合であっても、界面層１１３は、トンネル電流を流す膜厚である。トンネル電流を流さない膜厚の場合は、第１の課題にて説明したとおり、メモリセルに印加しなければならない電圧が高くなる恐れが生じる。
すなわち、図１３から図１５では、界面層１１３を連続膜として説明したが、必ずしも連続膜としなくともよい。タングステンプラグ１１２とカルコゲナイド材料層１１４との間の界面層１１３を連続膜とした場合、タングステンプラグ１１２への熱拡散を小さくすることが出来るが、界面層１１３の抵抗により電圧降下が生じる可能性がある。すなわち、タングステンプラグ１１２への熱拡散防止と界面層１１３の自体の抵抗値の増加は、トレードオフの関係にある。そこで、図１６から図１９、図２１、図２３、図２５のように、タングステンプラグ１１２に接する界面層１１３を連続膜とせずに、一部でタングステンプラグ１１２とカルコゲナイド材料層１１４が直接接する部分を形成することにより、熱拡散の防止と抵抗値の増加に対して、最適な構造をとることが可能となる。
以上、実施の形態１について絶縁体界面層１１３としてタンタル酸化膜を用いたが、これに限らず、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、ニオブ酸化膜、クロム酸化膜、モリブデン酸化膜、タングステン酸化膜、アルミニウム酸化膜などの絶縁性の膜を用いることができる。
また、絶縁体界面層の形成方法としては、酸化物ターゲットを用いてスパッタリングすることによって酸化膜を形成してもよいし、金属ターゲットを用いて酸化性雰囲気でスパッタリングすることによって酸化膜を形成してもよい。また、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化することによって酸化膜を形成してもよい。
酸化膜の組成は、いわゆる化学量論組成ではなく、酸素過剰組成や酸素欠損組成であっても構わない。例えば、タンタル酸化膜の場合を説明すると、化学量論組成はＴａ２Ｏ５であるが、タンタルに対する酸素の組成比が５／２より小さくても大きくても同様の効果を得ることができる。また、酸素の組成比が５／２より小さい、すなわち、酸素欠損組成では、化学量論組成のタンタル酸化膜を用いる場合よりもカルコゲナイド材料層との反応性が高くなるため、接着層としてはより望ましい。
上述した例では、カルコゲナイド材料層としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の３ｂ族、２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
本実施の形態のようにカルコゲナイド層の上に界面層とプラグの両方が来る場合、まず、面積の低減を実現することが可能となる。しかしながら、下部電極のタングステンは表面が凹凸になりやすく、その凹凸が上部にも影響して書換え可能回数が低下したり、高温寿命が短くなったりしやすいが、界面層が局所的電界集中を緩和するので、改善することが可能となる。
なお、本発明によれば、上述の実施の形態に限らず、先にあげた各種手段がそれぞれ適用可能であることは言うまでもない。例えば、界面層１１３を半導体で形成してもよい。半導体からなる界面層は、非晶質でも多結晶でもよい。ただし、多結晶は非晶質よりも抵抗が低いため、相変化メモリの書き換え動作時にプラグから電圧を印加すると、電流が接着層の横方向（基板面と平行方向）に流れやすくなる。すると、カルコゲナイド材料層がジュール熱によって加熱される領域が広がるため、カルコゲナイド材料層を結晶化または非晶質化するためにより大きな電流が必要になってしまう。このため、半導体からなる界面層は、多結晶よりも非晶質の方が望ましい。
また、半導体からなる界面層には不純物は加えない方が望ましい。例えば、シリコン中にＰ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）、Ｂ（ボロン）などの不純物を添加すると電気伝導性が高くなることが知られている。この場合、界面層の抵抗が低くなり、カルコゲナイド材料層を書き換えるのにより大きな電流が必要となってしまう。ただし、不純物を活性化しなければ抵抗の低下は小さいので、非晶質の半導体界面層を用いる場合は不純物添加の影響は小さい。
また、半導体からなる界面層の膜厚は、縦方向（基板面と垂直方向）の抵抗が横方向（基板面と平行方向）の抵抗よりも十分低くなるような膜厚にする必要がある。もし、横方向（基板面と平行方向）の抵抗が低いと、相変化メモリの書き換え動作時にプラグから電圧を印加した時に、電流は主に界面層を通じて横方向に流れる。この場合、カルコゲナイド材料層がジュール熱によって加熱される領域は、界面層と接している部分全面に広がるため、カルコゲナイド材料層を書き換えるためには非常に大きな電流が必要になってしまう。半導体界面層の膜厚をできるだけ薄くして縦方向（基板面と垂直方向）の抵抗を低くすれば、電流はプラグから半導体界面層を介して縦方向に流れやすくなるため、電流が横方向に広がることはない。そうすれば、カルコゲナイド材料層がジュール熱によって加熱される領域は、プラグの近傍に絞られるため、カルコゲナイド材料層を書き換えるために必要な電流を小さくすることができる。半導体界面層の膜厚は少なくとも５ｎｍ以下とする必要があり、十分に大きな電流を得るためには、膜厚は３ｎｍ以下とするのが望ましい。
半導体からなる界面層の材料は、層間絶縁膜材料（例えばシリコン酸化膜）よりもカルコゲナイド材料層との接着性が高く、プラグ材料（例えばタングステン）よりも熱伝導率が小さい材料であればよい。例えば、Ｓｉ、Ｇｅ、ＳｉＣなどが挙げられる。この中では、ＧｅＳｂＴｅとの反応性が高く、従来技術との親和性が高いことから、Ｓｉが最も望ましい材料である。
半導体材料の界面層を用いると、相変化メモリの製造工程中に界面層材料とプラグ材料が反応する場合がある。すなわち、絶縁膜１１７を堆積する時の温度を高くすれば、タングステンプラグ１１２と非晶質シリコン界面層１１３が反応して、タングステンシリサイドからなるシリサイド界面層が形成される。
この手段によれば、カルコゲナイド材料層の下部全面に半導体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。また、プラグ上にシリサイドからなる界面層が形成されることにより、低抵抗のプラグから熱が拡散するのを抑制することができる。この結果、カルコゲナイド材料を効率的に加熱することができるため、相変化メモリの書き換えの低電流化が可能となる。
以上の説明から明らかなように、界面層として半導体材料を用いれば、半導体材料が製造工程中にプラグ材料と反応したとしても、相変化メモリの製造工程中に膜が基板から剥離しやすいという課題、または、カルコゲナイド材料層からプラグを介して熱が逃げやすいという課題の一方または両方を解決することができる。
ここで、絶縁体である界面層１１３を形成するための望ましい工程について具体的に説明しておく。上記絶縁体は、トンネル電流が流れる程度まで薄くする必要がある。また、絶縁体を介して電流が流れるためその膜厚が異なると素子特性が大きく変わってしまうため、膜厚を均一にする必要がある。
例えば、界面層材料としてタンタル酸化膜を形成する場合、一般的には、タンタル金属ターゲットを用いて酸化性雰囲気中でスパッタリングする方法が用いられる。この方法は、タンタル金属ターゲットの表面が気相中の酸素と反応して酸化されることによってタンタル酸化物が形成されため、反応性スパッタリング法と呼ばれている。一般的な反応性スパッタリング法によれば、タンタル酸化物の膜厚の面内分布は１σで５％程度である。絶縁体の直列抵抗は膜厚に対して指数関数的に変化するため、５％の膜厚ばらつきは１桁以上の抵抗ばらつきの要因となる。また、反応性スパッタリング法を用いると、露出部分の酸化も問題となる可能性がある。露出部分を酸化すると抵抗値のばらつきやカルコゲナイド材料層の組成変動が生じる恐れがある。
そこで本発明では、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いる。すなわち、周知のスパッタリング法を用いて、タンタル金属膜を堆積する。次いで、酸素ラジカルでタンタル金属膜を酸化することによって、タンタル酸化膜を形成する。この手段を用いれば、ラジカル酸化時間を最適化することにより、カルコゲナイド材料層の表面を酸化させることなく、タンタル酸化膜からなる界面層を形成できる。
また、スパッタリング法では、酸化膜を堆積するよりも金属膜を堆積する方が膜厚の面内均一性を高くすることができる。このため、反応性スパッタリング法でタンタル酸化膜を形成するよりも、タンタル金属膜を後酸化してタンタル酸化膜を形成する方が膜厚の均一性は向上する。
以上の説明から明らかなように、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いることにより、酸化膜厚の面内均一性を向上させることができる。具体的には、タンタル酸化膜の厚さの面内分布は１σで１％以下となる。この結果、抵抗の面内ばらつきは少なくとも１桁以下に抑制できる。
絶縁体界面層の膜厚の面内均一性をさらに高めるためには、まず、金属膜を均一に形成する工夫を施す必要がある。そのために望ましい手段を列記しておく。なお、必ずしも全ての手段が必要な訳ではなく、必要な仕様とコストを勘案して任意に選択すればよい。一つめは、スパッタ室の到達真空度が高いことである。１０−６Ｐａ以下の超高真空が得られるのが望ましい。二つめは、放電圧力が低いことである。０．１Ｐａ以下で放電させるのが望ましい。三つめは、ターゲットと基板との距離が長いことである。１５ｃｍ以上離しておくのが望ましい。四つめは基板を回転させながら成膜を行うことである。
次に、金属膜を均一に酸化する工夫を施す必要がある。そのためには、制御可能な酸化速度が得られる酸化剤や酸化温度を選択しなければならない。一般的には、酸素ラジカルを用いて室温で酸化するのが望ましい。もちろん、金属膜の材料によっては、酸素や酸素プラズマを酸化剤に用いる方が望ましい場合もあるし、加熱しながら酸化処理する方が望ましい場合もある。また、金属膜を形成する工程の後に基板を真空中で搬送することにより、金属膜を酸化する工程を大気に曝さずに連続して行うのが望ましい。
これらの手段を必要に応じて採用することにより、具体的には、タンタル酸化膜の厚さの面内分布を１σで０．５％以下に抑制することができる。
（実施の形態２）
以下には、プラグ電極が下に来る実施の形態について述べる。プラグ電極全面が界面層で覆われている例を述べているが図１６から図２６のように面積が制限されているほうがより好ましいのは上記のプラグ電極が上に来る実施の形態と同様である。
以下には、プラグ電極が下に来る実施の形態について述べる。プラグ電極全面が界面層で覆われている例を述べているが図１６から図２６のように面積が制限されているほうがより好ましいのは上記のプラグ電極が上に来る実施の形態と同様である。
図２７は、タングステンプラグ１１２が下に来る実施の形態を示した図である。図１４の相違点は、タングステンプラグ１１２がしたに来たことに伴い、界面層１１３がカルコゲナイド材料層１１４の下に配置されたことにある。
次に、製造方法について説明する。なお、タングステンプラグ１１２を形成するまでは図１４と同じなため省略する。なお、図１４のタングステンコンタクト１１８がタングステンプラグ１１２となることは言うまでもない。
次に、膜厚が２ｎｍのタンタル酸化膜からなる絶縁体界面層１１３、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が５０ｎｍのタングステンからなる上部電極１１５を、スパッタリング法によって順に堆積する。続いて、周知のＣＶＤ法によってシリコン酸化膜１１６を堆積する。続いて、周知のリソグラフィ工程およびドライエッチング工程により、シリコン酸化膜１１６、上部電極１１５、カルコゲナイド材料層１１４、絶縁体界面層１１３を順に加工する。
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１１７を堆積し、これを周知のＣＭＰ法を用いて表面凹凸を平坦化する。以下、図１４と同様に形成することで図２７の構造が完成する。ここで、界面層１１３は、連続膜でもよいし、図１６から図２５に示されるような構造を有してもよい。その際の効果も同様である。また、図１５について、界面層１１３がカルコゲナイド材料層１１４の下に来る場合の実施の形態は図示しないが、図２７と同様に形成することが可能であることは言うまでもない。
このように、タングステンプラグをカルコゲナイド材料層１１４の下に配置することにより、非常に薄い界面層１１３がカルコゲナイド材料層１１４の下に来ることになる。これにより、比較的厚いカルコゲナイド材料層１１４と同じ工程で界面層１１３を加工でき、さらに界面層１１３の上面が露出することなくその後の工程を実施することが可能となる。従って、界面層形成後の加工が容易になる。
以上、本発明者によってなされた発明を、その実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、選択トランジスタをＭＯＳトランジスタにより説明したが、ダイオードトランジスタ、バイポーラトランジスタで構成してもよい。ダイオードトランジスタにより形成するとさらに面積を低減することが可能となる。
本発明は、相変化メモリを有する半導体装置に適用することができる。
Claims (8)
- 半導体基板と、
前記半導体基板の主面に形成されたトランジスタと、
前記トランジスタの上部に形成され、且つ、前記トランジスタに電気的に接続した電極と、
前記電極の上部に形成され、且つ、前記電極に接してあるいは他の層を介して設けられたカルコゲナイド材料層と、
前記カルコゲナイド材料層の上部に形成された絶縁膜と、
前記絶縁膜に、前記カルコゲナイド材料層に達するように形成された孔と、
前記孔の側面及び底面に形成され、前記孔の底面において前記カルコゲナイド材料層と接するように設けられ、且つ、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、ニオブ酸化膜、クロム酸化膜、モリブデン酸化膜、タングステン酸化膜又はアルミニウム酸化膜の何れかの絶縁性材料よりなる界面層と、
前記界面層を介して、前記孔の内部に形成されたプラグ電極とを少なくとも有することを特徴とする半導体装置。 - 前記界面層は、連続膜として形成されていることを特徴とする請求項１記載の半導体装置。
- 前記界面層は、連続膜ではなく、前記カルコゲナイド材料層の一部と前記プラグ電極の一部とが直接接していることを特徴とする請求項１記載の半導体装置。
- 前記界面層は、スパッタリング法によって形成された層であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
- 前記界面層の平均膜厚が０．１ｎｍ以上、５ｎｍ以下であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
- 前記界面層は、Ｔａ２Ｏ５又はＣｒ２Ｏ３を含むことを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
- 前記カルコゲナイド材料層は、Ｇｅ、Ｓｂ及びＴｅを含むことを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
- 前記プラグ電極は、タングステンを含むことを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
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