JP2008130804A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】相変化膜の剥離防止、プラグを介した熱拡散の防止に加え、相変化膜の下地となる界面膜を膜厚精度高く、安定性良く成膜可能構造の半導体記憶装置及びその製造方法を得る。
【解決手段】層間絶縁膜ＩＦ１を貫通してタングステンプラグＷＰ１が選択的に形成され、タングステンプラグＷＰ１の他端はバリヤメタルＢＭ１を介して選択トランジスタＱ１のソース・ドレイン領域１４，１４の一方と電気的に接続される。層間絶縁膜ＩＦ３及びストッパー膜ＳＦ１を貫通して銅プラグＣＰ１が選択的に形成され、銅プラグＣＰ１の他端はバリヤメタルＢＭ２を介してタングステンプラグＷＰ１の一端と電気的に接続される。銅プラグＣＰ１の一端上に界面膜２７が直接形成され、界面膜２７上にＧＳＴ膜２３及び上部電極２４が積層される。
【選択図】図５

Description

本発明は、半導体記憶装置及びその製造方法に係り、特に、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセル（素子）を有する半導体集積回路装置に適用して有効な技術に関するものである。

携帯電話に代表されるモバイル機器には、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリなどの半導体メモリが使われている。ＤＲＡＭは大容量であるが、アクセス速度は低速である。一方、ＳＲＡＭは高速であるが、１セル当たり４〜６個と多くのトランジスタが必要なことから高集積化は困難であり、大容量メモリには不向きである。また、ＤＲＡＭとＳＲＡＭはデータを保持するために常に通電している必要がある（揮発性）。一方、ＦＬＡＳＨメモリは不揮発性であるため電気的な記憶保持のための通電が不要であるが、書き換えや消去回数が１０⁵回程度と有限であることと、書き換えが他のメモリと比較して数桁遅いことが欠点である。このように、それぞれのメモリは利点と欠点を有しており、現状では、その特徴に応じて使い分けられている。

ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリのそれぞれの利点を併せ持つユニバーサルメモリが実現できれば、複数のメモリを1チップに統合することが可能となり、携帯電話や各種モバイル機器の小型高機能化を図ることができる。さらに、全ての半導体メモリを置き換えることが可能になればインパクトは極めて大きい。ユニバーサルメモリに要求される項目としては、（１）ＤＲＡＭ並みの高集積化(大容量化)、（２）ＳＲＡＭ並みの高速アクセス(書き込み/読み出し)、（３）ＦＬＡＳＨメモリと同様の不揮発性、（４）小型の電池駆動に耐えうる低消費電力、などが挙げられる。

ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されているのは相変化メモリである。相変化メモリは、ＣＤ−ＲＷやＤＶＤなどの光ディスクに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。違いは書き込み/読み出し方法にあり、光ディスクではレーザーに代表される光の透過や反射を利用するのに対し、相変化メモリでは電流によって発生するジュール熱で書き込み、相変化による抵抗値の違いで信号を読み出す。

相変化メモリ（半導体記憶装置の略称、以下同様）の動作原理を図１７で説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば６００℃である。急冷する時間(ｔ１)は、例えば２ｎｓｅｃである。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば４００℃である。結晶化に要する時間(ｔ２)は、例えば５０ｎｓｅｃである。

相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて２〜３桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易になるため、読み出しが高速であることである。それに加えて、１０¹²回の書き換えが可能であるなど、ＦＬＡＳＨメモリの欠点を補う性能を持っている。また、低電圧・低電力での動作が可能であり、ロジック回路との混載が容易であるなどの特長が、モバイル機器用として適している。 相変化メモリセルの製造工程の一例を図１８から図２０の要部断面工程図を用いて簡単に説明する。

まず、図１８により説明すると、周知の製造方法により半導体基板（図示せず）の主面に選択トランジスタ（図示せず）を形成する。選択トランジスタは、例えばＭＯＳトランジスタやバイポーラトランジスタからなる。次いで、周知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１を堆積し、例えばタングステンからなるプラグ２を層間絶縁膜１内に形成する。このプラグは、下部の選択トランジスタの活性領域（選択トランジスタがＭＯＳトランジスタの場合はソース・ドレイン領域）と上部の相変化材料層（相変化膜）とを電気的に接続する役割を果たす。次いで、例えばＧｅＳｂＴｅ（ＧＳＴ）からなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積すると、図１８で示す構造が得られる。

次いで、図１９に示すように、周知のリソグラフィ法及びドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３を順次加工する。次いで、層間絶縁膜６を堆積すると、図２０で示す構造を得られる。次いで、層間絶縁膜６の上部に上部電極４と電気的に接続する配線層（図示せず）と、さらにその上部に複数の配線層（図示せず）を形成する。以上の工程により、相変化メモリセルが略完成する。なお、この種の相変化メモリセルに関連するものとして非特許文献１が、また、カルコゲナイド材料の相変化に関しては非特許文献２が挙げられる。なお、特許文献１〜特許文献３については後述する。

特開２００３−１７４１４４号公報 米国特許 ＵＳ２００４／００２６７３１号明細書 米国特許 ＵＳ２００３／００４７７２７号明細書 国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、２００１年、ｐ．８０３−８０６ 応用物理学会誌（Journal of Applied Physics）、８７巻、９号、２０００年５月、ｐ．４１３０

本発明は、相変化メモリの製造工程における課題と、書き換え動作における課題をそれぞれ明らかにし、これらの課題を同時に解決できる手段を提供するものである。以下、解決すべき２つの課題を順に説明する。

１つめの課題（第１の課題）は、カルコゲナイド材料は接着性が低いため、相変化メモリの製造工程中に膜が基板から剥離しやすいことである。特に、カルコゲナイド材料はシリコン酸化膜との接着性が低いことから、カルコゲナイド材料層と層間絶縁膜との間に接着層を設ける必要がある。

相変化メモリにおいて、カルコゲナイド材料層の剥離防止には接着層の挿入が有効であることは既に知られている。公知例としては、例えば、特開２００３−１７４１４４号公報（特許文献１）、米国特許ＵＳ２００４／００２６７３１号明細書（特許文献２）、米国特許ＵＳ２００３／００４７７２７号明細書（特許文献３）などが挙げられる。いずれの公知例においても、具体的な接着層材料として、例えばＴｉのような導電体が用いられている。プラグ上と層間絶縁膜上に導電体からなる接着層を形成した場合のメモリセルの断面構造を図２１に示す。カルコゲナイド材料層３と層間絶縁膜１との界面全面に導電体接着層８が設けられているため、カルコゲナイド材料層の剥離を防止することができる。しかし、この構造では、相変化メモリの書き換え動作時にプラグ２から電圧を印加すると、導電体接着層８はカルコゲナイド材料層３よりも抵抗率が低いため、電流は主に接着層８の横方向（基板面と平行方向）に流れる。この場合、カルコゲナイド材料層がジュール熱によって加熱される領域は、接着層８と接している部分全面に広がるため、カルコゲナイド材料層を結晶化または非晶質化するためには非常に大きな電流が必要になってしまう。

上記の問題は、図２２に示すように、導電体接着層８をプラグ２と接しない領域に限って形成すれば解決できる。この場合、カルコゲナイド材料層３がジュール熱によって加熱される領域は、プラグ２と接している部分に絞られるため、カルコゲナイド材料層３を結晶化または非晶質化するために必要な電流は図２１の場合に比べると小さくなる。しかし、カルコゲナイド材料層３と層間絶縁膜１との界面に接着層が設けられていない領域が存在することになるので、カルコゲナイド材料層の剥離を完全に防止することはできない。また、層間絶縁膜１上とプラグ２上を含めた基板全面に導電体接着層８を形成した後、プラグ２上の導電体接着層を除去する工程が追加で必要となる。この場合、マスク枚数が増えて製造コストが高くなるとともに、メモリセルを微細化するとあわせ余裕が少なくなって歩留まりや信頼性が低下するという問題が生じる。

このため、第１の課題として、相変化メモリの書き換え特性に悪影響を及ぼすことなく、カルコゲナイド材料層の剥離を防止できる手段が求められていた。

２つめの課題（第２の課題）は、例えばタングステンなどの低抵抗材料をプラグに用いると、カルコゲナイド材料層からプラグを介して熱が逃げやすくなるため、ジュール熱でカルコゲナイド材料層を加熱するのに非常に大きい電流が必要となることである。これは、抵抗率が低い材料は、一般的に熱伝導率が高いことに起因する。特にリセット時（非晶質化）はカルコゲナイド材料層を融点以上に加熱しなければならないため、プラグからの熱拡散は大きな問題となる。

例えば、ロジック回路と混載するためには、少なくともＭＯＳトランジスタで動作可能な程度まで書き換えに必要な電流を低減しなければならない。低電流での書き換えを可能にするためには、プラグからの熱拡散を抑制し、カルコゲナイド材料層を効率的に加熱できる構造を用いる必要がある。なお、光ディスクの場合は、レーザーで書き込み/読み出しを行うので、カルコゲナイド材料層と電気的に接続する部分は必要ない。このため、熱伝導率の高い材料と接触することはない。つまり、熱伝導率の高い材料を介しての熱拡散は、電気的パルスで書き込み/読み出しを行う相変化メモリに特有な課題である。

プラグからの熱拡散を抑制するためには、抵抗率の高い、つまり熱伝導率の低い材料をプラグに用いる手段が提案されている。プラグに高抵抗材料を適用した公知例としては、例えば、上記特許文献１が挙げられる。具体的な高抵抗プラグ材料として、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＳｉＣが用いられている。この場合、従来のロジック回路には用いられていない新規材料を導入しなければならないため、製造コストが高くなるとともに、歩留まりや信頼性が低下するという問題が生じる。

このため、第２の課題として、従来の低抵抗材料のプラグを用いても熱拡散を抑制できる手段が求められていた。第２の課題を解決すれば、カルコゲナイド材料を効率的に加熱できるため、相変化メモリの書き換えの低電流化が可能となる。

本発明の一実施の形態の相変化メモリによれば、選択トランジスタを含む全面に第１及び第２の層間絶縁膜が積層され、第１の層間絶縁膜を関数して形成される第１のプラグと、第２の層間絶縁膜を貫通して形成され、上記第１のプラグと電気的に接続される第２のプラグを有している。

上記第１のプラグの他端は選択トランジスタの一方電極との電気的に接続され、上記第２のプラグの一端は相変化膜下の形成される界面膜と直接接続される。上記第２のプラグとして表面の平坦性に優れたＣｕ、Ｔａ等が用いられる。

この実施の形態によれば、第２のプラグは表面の平坦性に優れているため、界面膜を上記第２のプラグの一端上に膜厚精度良く安定に形成することができる効果を奏する。

＜前提技術＞
図１はこの発明の前提技術となる相変化メモリの構造を示す断面図である。同図に示すように、半導体基板１１の主面にＭＯＳトランジスタ構成の選択トランジスタＱ１が形成される。すなわち、半導体基板１１の上層部に素子分離領域１３が選択的に形成され、素子分離領域１３，１３のウェル領域１２がトランジスタ形成領域として形成される。ウェル領域１２において、一対のソース・ドレイン領域１４，１４が選択的に形成され、ソース・ドレイン領域１４，１４間の半導体基板１１の表面であるチャネル領域上にゲート絶縁膜１５、ゲート電極１６が積層される。また、ゲート電極１６の側壁にはサイドウォール（絶縁膜）２２が形成され、ソース・ドレイン領域１４及びゲート電極１６上にサイドウォール２２に対して自己整合的にそれぞれシリサイド領域１７が形成される。

これらウェル領域１２、ゲート絶縁膜１５、ゲート電極１６、及びソース・ドレイン領域１４により選択トランジスタＱ１が構成される。

ＭＯＳトランジスタＱ１を含む半導体基板１１上全面を覆ってＳｉＯ₂等の酸化膜からなる層間絶縁膜ＩＦ１が形成され、層間絶縁膜ＩＦ１を貫通してタングステンプラグＷＰ１が選択的に形成され、タングステンプラグＷＰ１の底面及び側面にバリヤメタルＢＭ１が形成される。タングステンプラグＷＰ１はバリヤメタルＢＭ１を介して一対のソース・ドレイン領域１４，１４の一方（一方電極）のシリサイド領域１７と電気的に接続される。

タングステンプラグＷＰ１上及び層間絶縁膜ＩＦ１上に界面膜２７が選択的に形成され、界面膜２７上にＧＳＴ膜２３及び上部電極２４が積層される。これら界面膜２７、ＧＳＴ膜２３及び上部電極２４により相変化メモリ素子Ｍ１が形成される。そして、相変化メモリ素子Ｍ１を含む層間絶縁膜ＩＦ１上全面にＳｉＯ₂等からなる層間絶縁膜ＩＦ２が形成される。そして、層間絶縁膜ＩＦ２の上層部を貫通して上部電極２４上に電気的に接続するタングステンプラグＷＰ２が選択的に形成される。

タングステンプラグＷＰ２を含む層間絶縁膜ＩＦ２上にビット線ＢＬ１が形成され、ビット線ＢＬ１はタングステンプラグＷＰ２と電気的に接続される。そして、ビット線ＢＬ１上にパッシベーション膜ＰＦ１が設けられる。

図２〜図４は本願発明の前提技術となる相変化メモリの製造方法を示す断面図である。以下、図２〜図４及び図１を参照して製造方法について説明する。

まず、図２に示すように、半導体基板１１の主面に選択トランジスタＱ１を形成する。なお、選択トランジスタＱ１は従来のトランジスタ形成方法と同じ方法によって得ることができる。次に選択トランジスタＱ１を含む全面にＳｉＯ₂等からなる層間絶縁膜ＩＦ１を成膜した後、ＣＭＰ処理等により層間絶縁膜ＩＦ１の表面を平坦にする。その後、層間絶縁膜ＩＦ１を貫通するコンタクトホール１８を選択的に形成し、選択トランジスタＱ１の一方のソース・ドレイン領域１４のシリサイド領域１７上を開口する。

次に、図３に示すように、コンタクトホール１８内にＷ（タングステン）を埋め込むようにして成膜する。この際、Ｔａ（タンタル）やＴｉ（チタン）またはこれらの窒化膜などをＷ膜とソース・ドレイン領域１４との間に形成されるように、Ｗの成膜前にバリヤメタルＢＭ１を成膜してもよい。

その後、図３に示すように、Ｗ膜をＣＭＰ等で研磨することにより、コンタクトホール１８内のみにＷを残してタングステンプラグＷＰ１を得る。この際、タングステンプラグＷＰ１の表面は、Ｗのグレインの凹凸などにより、ラフネスが悪く、グレイン抜けなどの表面荒れ５２が発生している。また、Ｗ成膜時にコンタクトホール中央部の埋め込み性が悪く、シーム（窪み）５１が発生する。

次に、図３に示すように、Ｔｉ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｔａ酸化膜、Ｎｂ酸化膜、Ｃｒ酸化膜、Ｍｏ酸化膜、Ｗ酸化膜、Ａｌ酸化膜から選ばれた少なくとも１種類以上からなることを特徴とする絶縁性界面膜を用いて、膜厚が０．５ｎｍ以上５ｎｍ以下の界面膜２７を成膜する。なお、界面膜２７として絶縁性界面膜の代わりに非晶質シリコンからなる半導体界面膜を形成しても良い。上記組成の界面膜２７は、層間絶縁膜ＩＦ１とＧＳＴ膜２３との密着性を向上する密着膜としても有効に働く。

さらに、図３に示すように、Ｇｅ₂Ｓｂ₂Ｔｅ₅などの組成のＧＳＴ膜２３を成膜する。次に、Ｗ電極膜２５をＧＳＴ膜２３上に成膜する。次に、タングステンプラグＷＰ１直上に位置するＷ電極膜２５、ＧＳＴ膜２３及び界面膜２７のみを残すように、写真製版等によりパターニングされたレジスト２６をＷ電極膜２５上に形成する。

その後、図４に示すように、レジスト２６を用いた異方性エッチングを行うことにより、界面膜２７、ＧＳＴ膜２３及びＷ電極膜２５をパターニングして、パターニングされた界面膜２７、ＧＳＴ膜２３及び上部電極２４からなる相変化メモリ素子Ｍ１を得る。

次に、図４に示すように、全面にＳｉＯ₂等よりなる層間絶縁膜ＩＦ２を成膜した後、ＣＭＰ処理等によって層間絶縁膜ＩＦ２の表面を平坦化する。次に、層間絶縁膜ＩＦ２の上層部を選択的に貫通するコンタクトホールを形成して上部電極２４上の一部を開口させる。次に、上記コンタクトホール内にＷを埋め込むようにして成膜する。この際、ＴａやＴｉまたはそれらの窒化膜をＷと上部電極２４との間にバリアメタル（図示せず）を成膜してもよい。次に、Ｗ膜をＣＭＰ等で研磨することにより、上記コンタクトホール内のみにＷを残し、タングステンプラグＷＰ２を得る。

次に、図１に示すように、Ａｌ−Ｃｕ混合物などを用い、ビット線ＢＬ１を層間絶縁膜ＩＦ２上に形成し、タングステンプラグＷＰ２に電気的に接続して配線する。この後、周辺回路などの配線などに第２の配線を用いてもよい。次に、パッシベーション膜ＰＦ１として、プラズマＳｉＮ膜やＳｉＯ₂膜を成膜する。

次に、図示しないが、ボンディングパッドやダイシングラインなど、パッシベーション膜を除去したい部分のみを写真製版とドライエッチングなどで開口する。この後、ポリイミド膜などを成膜してもよい。

図１で示す構造の相変化メモリは、上記した組成の絶縁性界面膜あるいは半導体界面膜２７をＧＳＴ膜２３とタングステンプラグＷＰ１との間に挿入し、ＧＳＴ膜２３の剥離防止の接着防止用に用いることにより上記第１の課題の解決を図っている。

すなわち、界面膜２７として絶縁性界面膜を用いることによりＧＳＴ膜２３の剥離を防止する接着層として機能させることができる。絶縁性材料でもＧＳＴ膜２３を構成するカルコゲナイド材料と若干反応するので結合力が強くなることに加えて、絶縁体材料はドライエッチング工程に対する耐性が高いからである。

一方、界面膜２７として半導体界面膜を用いることによりＧＳＴ膜２３の剥離を防止する接着層として機能させることができる。例えば、半導体界面膜としてＳｉを用いれば、ＳｉとＧｅは置換反応しやすいので結合力が非常に強くなるためである。

さらに、図１で示す構造の相変化メモリは、界面膜２７の存在により、低抵抗のタングステンプラグＷＰ１から熱が拡散するのを抑制することにより上記第２の課題を解決している。これは、界面膜２７を構成する絶縁性材料あるいは半導体材料は導電体材料に比べて熱伝導率が小さいためである。このため、ＧＳＴ膜２３とタングステンプラグＷＰ１との間に界面膜２７を挿入すれば、ＧＳＴ膜２３からタングステンプラグＷＰ１を介して熱が逃げるのを抑制できる。その結果、上記第２の課題を解決することができる。

しかしながら、図１で示す構造の相変化メモリには、界面膜２７を形成する上で、いくつかのプロセス上の問題を有している場合がある。

まず、上記第１及び第２の課題を解決すべく、膜厚が0.5nm以上5nm以下と薄膜の界面膜２７を均一に成膜する必要があるため、界面膜２７下地の平坦化が重要となる。しかし、選択トランジスタＱ１と相変化メモリ素子Ｍ１との電気的接続手段としてタングステンプラグＷＰ１を用いているため、タングステンプラグＷＰ１の上端部表面のラフネスが悪く、界面膜２７の膜厚がばらつく等の問題がある場合があった。

また、コンタクトホール１８内にタングステンプラグＷＰ１を使用した場合、コンタクトホール１８の中央部にシーム５１が発生することに起因してシーム５１部分に界面膜２７が成膜できない、成膜できても界面膜２７の膜厚がばらつく等の問題がある場合があった。

また、コンタクトホール１８内（図２参照）にタングステンプラグＷＰ１が落ち込んで形成されることにより、コンタクトホール１８の上部とタングステンプラグＷＰ１の上部との間に段差が生じる。このため、当該段差に相当する、コンタクトホール１８の側壁部、タングステンプラグＷＰ１の上端部、及びコンタクトホール１８の上部からなる空間が形成されことに伴い、界面膜２７が成膜できない、膜厚がばらつく等の問題がある場合があった。

そこで、上記第１及び第２の課題の解決に加え、さらに、膜厚精度の高い界面膜２７を安定性良く成膜可能な構造の相変化メモリ及びその製造方法の提供を図ったのが本願発明である。

＜実施の形態１＞
図５はこの発明の実施の形態１である相変化メモリの構造を示す断面図である。同図に示すように、半導体基板１１の主面にＭＯＳトランジスタ構成の選択トランジスタＱ１が形成される。なお、選択トランジスタＱ１の構造は図１で示した前提技術と同様であるため、説明を省略する。

同図に示すように、ＭＯＳトランジスタＱ１を含む半導体基板１１上全面を覆ってＳｉＯ₂等の酸化膜からなる層間絶縁膜ＩＦ１（第１の層間絶縁膜）が形成され、層間絶縁膜ＩＦ１を貫通してタングステンプラグＷＰ１（第１のプラグ）が選択的に形成され、タングステンプラグＷＰ１の底面及び側面にバリヤメタルＢＭ１が形成される。タングステンプラグＷＰ１の他端はバリヤメタルＢＭ１を介して一対のソース・ドレイン領域１４，１４の一方のシリサイド領域１７と電気的に接続される。

タングステンプラグＷＰ１を含む層間絶縁膜ＩＦ１上にストッパー膜ＳＦ１が形成され、ストッパー膜ＳＦ１上にＳｉＯ₂等からなる層間絶縁膜ＩＦ３が形成される。層間絶縁膜ＩＦ３及びストッパー膜ＳＦ１からなる積層構造（第２の層間絶縁膜）を貫通して銅プラグＣＰ１（第２のプラグ）が選択的に形成され、銅プラグＣＰ１の底面及び側面にバリヤメタルＢＭ２が形成される。銅プラグＣＰ１の他端はバリヤメタルＢＭ２を介してタングステンプラグＷＰ１の一端と電気的に接続される。

銅プラグＣＰ１の一端上及び層間絶縁膜ＩＦ３上に界面膜２７が選択的に直接形成され、界面膜２７上に、Ｇｅ₂Ｓｂ₂Ｔｅ₅などの組成の相変化膜となるＧＳＴ膜２３が形成され、ＧＳＴ膜２３上に上部電極２４が形成される。これら界面膜２７、ＧＳＴ膜２３及び上部電極２４により相変化メモリ素子Ｍ１が形成される。そして、相変化メモリ素子Ｍ１を含む層間絶縁膜ＩＦ１上全面に層間絶縁膜ＩＦ２が形成される。そして、層間絶縁膜ＩＦ２の上層部を貫通して上部電極２４上に電気的に接続するタングステンプラグＷＰ２が選択的に形成される。

タングステンプラグＷＰ２を含む層間絶縁膜ＩＦ２上にビット線ＢＬ１が形成され、ビット線ＢＬ１はタングステンプラグＷＰ２と電気的に接続される。そして、ビット線ＢＬ１上にパッシベーション膜ＰＦ１が設けられる。

図６〜図８は本願発明の実施の形態１である相変化メモリの製造方法を示す断面図である。以下、図６〜図８及び図５を参照して製造方法について説明する。

まず、図６に示すように、半導体基板１１の主面に選択トランジスタＱ１を形成する。なお、選択トランジスタＱ１は従来のトランジスタ形成方法と同じ方法によって得ることができる。次に選択トランジスタＱ１を含む全面に層間絶縁膜ＩＦ１を成膜した後、ＣＭＰ処理等により層間絶縁膜ＩＦ１の表面を平坦にする。その後、層間絶縁膜ＩＦ１を貫通するコンタクトホールを選択的に形成し、選択トランジスタＱ１の一方のソース・ドレイン領域１４のシリサイド領域１７上を開口する。

次に、図６に示すように、コンタクトホール内にＷを埋め込むようにして成膜する。この際、Ｗ膜とソース・ドレイン領域１４との間に、Ｗの成膜前にバリヤメタルＢＭ１を成膜してもよい。

その後、図６に示すように、Ｗ膜をＣＭＰ等で研磨することにより、コンタクトホール１８内のみにＷを残してタングステンプラグＷＰ１を得る。次に、タングステンプラグＷＰ１を含む層間絶縁膜ＩＦ１上全面にＳｉＮから構成されるストッパー膜ＳＦ１を形成し、ストッパー膜ＳＦ１上に層間絶縁膜ＩＦ３を形成する。

続いて、図７に示すように、リソグラフィと異方性エッチング処理により、層間絶縁膜ＩＦ３及びストッパー膜ＳＦ１（第２の層間絶縁膜）を貫通するコンタクトホールを選択的に形成し、タングステンプラグＷＰ１上を開口する。この際、層間絶縁膜ＩＦ３とストッパー膜ＳＦ１とのエッチングの選択比を大きくとることにより、層間絶縁膜ＩＦ３のエッチングをストッパー膜ＳＦ１で止め、ストッパー膜ＳＦ１のみを次のステップでエッチングすることにより、タングステンプラグＷＰ１上のエッチングダメージを軽減できる。

また、後に形成される銅プラグＣＰ１がずれて接続不良を起こすことをさけるために、図９に示すように、銅プラグＣＰ１用のホールサイズ（ｄ２）をタングステンプラグＷＰ１のホールサイズ（ｄ１（＞ｄ２））よりも小さくしたり、タングステンプラグＷＰ１自体を層間絶縁膜ＩＦ１の表面上にの一部まで伸ばして形成することによりパッド領域４０を形成してもよい。

その後、図７に示すように、銅プラグＣＰ１用のコンタクトホール内に表面ラフネスに優れた材料であるＣｕを埋め込むようにして成膜する。Ｃｕを埋め込み材に使用する場合は、ＴａやＴｉまたはそれらの窒化膜をＣｕとタングステンプラグＷＰ１上部との間にバリヤメタルＢＭ２を成膜してもよい。次に、Ｃｕ膜をＣＭＰ等で研磨することにより、コンタクトホール内のみにＣｕを残し、銅プラグＣＰ１を得る。このようにして形成した銅プラグＣＰ１の平均粗さは１ｎｍ／１ｕｍ□以下であり、グレインサイズもＷよりも大きく表面の平坦性に優れているプラグ（良平坦性プラグ）となる。

なお、ＴａもＣｕ同様、平均粗さは１ｎｍ／１ｕｍ□以下でグレインサイズがＷより大きいため、銅プラグＣＰ１の代わりにＴａを用いたプラグを形成しても良い。また、Ｃｕ、Ｔａ以外にも平坦性に優れた導電体であれば銅プラグＣＰ１に代えて用いることが可能である。

次に、図７に示すように、Ｔｉ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｔａ酸化膜、Ｎｂ酸化膜、Ｃｒ酸化膜、Ｍｏ酸化膜、Ｗ酸化膜、Ａｌ酸化膜から選ばれた少なくとも１種類以上からなることを特徴とする絶縁性界面膜を用いて、膜厚が０．５ｎｍ以上５ｎｍ以下の界面膜２７を成膜する。なお、界面膜２７として非晶質シリコンからなる半導体界面膜を形成しても良い。上記組成の界面膜２７は、層間絶縁膜ＩＦ１とＧＳＴ膜２３との密着性を向上する密着膜としても有効である。

さらに、図７に示すように、Ｇｅ₂Ｓｂ₂Ｔｅ₅などの組成のＧＳＴ膜２３を成膜する。次に、Ｗ電極膜２５をＧＳＴ膜２３上に成膜する。次に、タングステンプラグＷＰ１直上のＷ電極膜２５、ＧＳＴ膜２３及び界面膜２７のみを残すように、写真製版等によりパターニングされたレジスト２６をＷ電極膜２５上に形成する。

その後、図８に示すように、レジスト２６を用いた異方性エッチングを行うことにより、界面膜２７、ＧＳＴ膜２３及びＷ電極膜２５をパターニングして、パターニングされた界面膜２７、ＧＳＴ膜２３及び上部電極２４からなる相変化メモリ素子Ｍ１を得る。

次に、図８に示すように、全面に層間絶縁膜ＩＦ２を成膜した後、ＣＭＰ処理等によって層間絶縁膜ＩＦ２の表面を平坦化する。次に、層間絶縁膜ＩＦ２の上層部を選択的に貫通するコンタクトホールを形成して上部電極２４上の一部を開口させる。次に、上記コンタクトホール内にＷを埋め込むようにして成膜する。この際、ＴａやＴｉまたはそれらの窒化膜をＷと上部電極２４との間にバリアメタル（図示せず）を成膜してもよい。次に、Ｗ膜をＣＭＰ等で研磨することにより、上記コンタクトホール内のみにＷを残し、タングステンプラグＷＰ２を得る。

次に、図５に示すように、Ａｌ−Ｃｕ混合物などを用い、ビット線ＢＬ１を層間絶縁膜ＩＦ２上に形成し、タングステンプラグＷＰ２に電気的に接続して配線する。この後、周辺回路などの配線などに第２の配線を用いてもよい。次に、パッシベーション膜ＰＦ１として、プラズマＳｉＮ膜やＳｉＯ₂膜を成膜する。

次に、図示しないが、ボンディングパッドやダイシングラインなど、パッシベーション膜を除去したい部分のみを写真製版とドライエッチングなどで開口する。この後、ポリイミド膜などを成膜してもよい。

上記した製造工程を経て得られる図５で示す構造の実施の形態１の相変化メモリは、上記した組成の絶縁性界面膜あるいは半導体界面膜である界面膜２７をＧＳＴ膜２３とタングステンプラグＷＰ１との間に挿入することにより、図１で示した前提技術の相変化メモリと同様に上記第１及び第２の課題の解決を図っている。そして、以下の効果をさらに奏している。

前述したように、膜厚が0.5nm以上5nm以下と薄膜の界面膜２７を均一に成膜するため、界面膜２７下地の平坦化が重要となる。実施の形態１では界面膜２７の下地となるプラグとして銅プラグＣＰ１を用いている。銅は平均粗さが１ｎｍ／１ｕｍ□以下と良好であり、グレインサイズもＷより大きい。したがって、銅プラグＣＰ１はタングステンプラグＷＰ１に比べてラフネスに優れている。このため、タングステンプラグＷＰ１よりも表面のラフネスが小さいため、薄膜の界面膜２７を膜厚精度良く安定に形成することができる効果を奏する。

また、銅プラグＣＰ１は、タングステンプラグＷＰ１のように、シーム、段差が生じにくいため、界面膜２７が成膜できないというような問題も発生しにくい。

また、上述したように、ＴａもＣｕ同様、平均粗さは１ｎｍ／１ｕｍ□以下でグレインサイズがＷより大きいため、銅プラグＣＰ１の代わりにＴａを用いたプラグを形成しても同様な効果を奏する。

加えて、図５〜図８で示した製造方法で製造される実施の形態１の相変化メモリにおいて、相変化メモリ素子Ｍ１，選択トランジスタＱ１間に設けるプラグとして、層間絶縁膜ＩＦ１（第１の層間絶縁膜）を貫通して形成されるタングステンプラグＷＰ１と層間絶縁膜ＩＦ３及びストッパー膜ＳＦ１（第２の層間絶縁膜）及び銅プラグＣＰ１（第１及び第２のプラグ）を用いている。

このため、タングステンプラグＷＰ１上には界面膜２７は形成されないため、選択トランジスタＱ１のソース・ドレイン領域１４との電気的に接続用に適した材質のＷを用いることにより、選択トランジスタＱ１のソース・ドレイン領域１４との良好な電気的に接続を図ることができる。

したがって、図１〜図４で示した製造方法により得られる実施の形態１の相変化メモリは、上記第１及び第２の課題の解決に加え、さらに、膜厚精度の高い界面膜２７を安定性良く成膜可能な構造の相変化メモリとなる。

なお、実施の形態１では、タングステンプラグＷＰ１上に銅プラグＣＰ１を形成した構造を示したが、ＣｕのＳｉ中への拡散などによるジャンクションリークを抑制できるのであれば、選択トランジスタＱ１，相変化メモリ素子Ｍ１間の電気的接続用プラグとして銅プラグＣＰ１のみを用いて形成しても良い。この場合、銅プラグＣＰ１を選択トランジスタＱ１のソース・ドレイン領域１４（シリサイド領域１７）上に直接形成することになり、タングステンプラグＷＰ１の形成工程を省略できる分、製造プロセスの簡略化を図ることができる。

＜実施の形態２＞
図１０はこの発明の実施の形態２である相変化メモリの構造を示す断面図である。同図に示すように、半導体基板１１の主面にＭＯＳトランジスタ構成の選択トランジスタＱ１が形成される。なお、選択トランジスタＱ１の構造は図１で示した前提技術と同様であるため、説明を省略する。

ＭＯＳトランジスタＱ１を含む半導体基板１１上全面を覆ってＳｉＯ₂等の酸化膜からなる層間絶縁膜ＩＦ１が形成され、層間絶縁膜ＩＦ１を貫通してタングステンプラグＷＰ３が選択的に形成され、タングステンプラグＷＰ３の底面及び側面にバリヤメタルＢＭ１が形成される。タングステンプラグＷＰ３はバリヤメタルＢＭ１を介して一対のソース・ドレイン領域１４，１４の一方のシリサイド領域１７と電気的に接続される。

タングステンプラグＷＰ３上及び層間絶縁膜ＩＦ１の一部上に界面膜２７が選択的に直接形成され、界面膜２７上にＧＳＴ膜２３及び上部電極２４が積層される。これら界面膜２７、ＧＳＴ膜２３及び上部電極２４により相変化メモリ素子Ｍ１が形成される。そして、相変化メモリ素子Ｍ１を含む層間絶縁膜ＩＦ１上全面にＳｉＯ₂等からなる層間絶縁膜ＩＦ２が形成される。そして、層間絶縁膜ＩＦ２の上層部を貫通して上部電極２４上に電気的に接続するタングステンプラグＷＰ２が選択的に形成される。

タングステンプラグＷＰ２を含む層間絶縁膜ＩＦ２上にビット線ＢＬ１が形成され、ビット線ＢＬ１はタングステンプラグＷＰ２と電気的に接続される。そして、ビット線ＢＬ１上にパッシベーション膜ＰＦ１が設けられる。

図１１〜図１５は本願発明の実施の形態２である相変化メモリの製造方法を示す断面図である。以下、図１１〜図１５及び図１０を参照して製造方法について説明する。

まず、図１１に示すように、半導体基板１１の主面に選択トランジスタＱ１を形成する。なお、選択トランジスタＱ１は従来のトランジスタ形成方法と同じ方法によって得ることができる。次に選択トランジスタＱ１を含む全面に層間絶縁膜ＩＦ１を成膜した後、ＣＭＰ処理等により層間絶縁膜ＩＦ１の表面を平坦にする。その後、層間絶縁膜ＩＦ１を貫通するコンタクトホール２８を選択的に形成し、選択トランジスタＱ１の一方のソース・ドレイン領域１４のシリサイド領域１７上を開口する。この際、コンタクトホール２８は深さ方向に従い開口径が細くなるテーパー状に形成される。

次に、図１２に示すように、アルゴン１９を用いたＡｒスパッタにより、コンタクトホール２８内の変質層や自然酸化膜を除去すると同時に、コンタクトホール上端部の角部を除去することにより、上記角部において垂直成分の少ない、あるいは、垂直成分のない、面取り部４２を形成することができる。

図１６はＡｒスパッタ後のコンタクトホール２８及びその周辺を示す断面図である。同図に示すように、コンタクトホール２８は上端部近傍の開口径ｄ３がその下端の開口径ｄ４よりも大きい（ｄ３＞ｄ４）、すなわち、深さ方向に開口径が小さくなるテーパー状を呈している。また、Ａｒスパッタにより層間絶縁膜ＩＦ１の表面の一部が除去され、コンタクトホール２８の周辺領域からコンタクトホール２８にかけて滑らかな傾斜面４１が形成される。

さらに、図１６に示すように、コンタクトホール２８の上端部の角部が面取りされて面取り部４２が設けられる。

次に、図１３に示すように、ＴａやＴｉまたはそれらの窒化膜などをスパッタで成膜して全面にバリヤメタル膜２１を得る。この際、図１２で示す工程で用いたＡｒスパッタ処理とバリヤメタル膜２１形成用のスパッタ処理とを大気開放することなく連続して行うことにより、コンタクトホール２８内に自然酸化膜が形成されにくく、コンタクト抵抗を低減することができる。

次に、図１３に示すように、コンタクトホール２８内にＷを埋め込むようにして、全面にタングステン膜２０成膜する。この際、タングステン膜２０の成膜をＡＬＤ（Atomic Layer Deposition(原子層堆積)）法を用いて行うことにより、シーム（窪み）がなくタングステン膜２０を成膜することができる。このとき、タングステン膜２０に含まれるフッ素含有量が１×１０²¹個／ｃｍ³を下回る。

次に、図１４に示すように、タングステン膜２０及びバリヤメタル膜２１をＣＭＰ等で研磨することにより、コンタクトホール２８内のみにタングステン膜２０及びバリヤメタル膜２１を残し、バリヤメタルＢＭ１及びタングステンプラグＷＰ３を得る。

次に、図１４に示すように、実施の形態１と同様、膜厚が０．５ｎｍ以上５ｎｍ以下の界面膜２７を成膜し、界面膜２７上にＧＳＴ膜２３及びＷ電極膜２５を堆積する。次に、タングステンプラグＷＰ３直上のＷ電極膜２５、ＧＳＴ膜２３及び界面膜２７のみを残すように、写真製版等によりパターニングされたレジスト２６をＷ電極膜２５上に形成する。

その後、図１５に示すように、レジスト２６を用いた異方性エッチングを行うことにより、界面膜２７、ＧＳＴ膜２３及びＷ電極膜２５をパターニングして、パターニングされた界面膜２７、ＧＳＴ膜２３及び上部電極２４からなる相変化メモリ素子Ｍ１を得る。

次に、図１５に示すように、実施の形態１同様、平坦化した層間絶縁膜ＩＦ２、及び層間絶縁膜ＩＦ２の上層部を貫通して上部電極２４上にタングステンプラグＷＰ２を得る。

次に、実施の形態１同様、ビット線ＢＬ１及びパッシベーション膜ＰＦ１を形成して、図１０で示す構造を得る。その後、図示しないが、ボンディングパッドやダイシングラインなど、パッシベーション膜を除去したい部分のみを写真製版とドライエッチングなどで開口する。この後、ポリイミド膜などを成膜してもよい。

図１０で示す構造の実施の形態２の相変化メモリは、上記した組成の絶縁性界面膜あるいは半導体界面膜である界面膜２７をＧＳＴ膜２３とタングステンプラグＷＰ１との間に挿入することにより、図１で示した前提技術の相変化メモリと同様に上記第１及び第２の課題の解決を図っている。そして、以下の効果をさらに奏している。

前述したように、膜厚が0.5nm以上5nm以下と薄膜の界面膜２７を均一に成膜するため、界面膜２７下地の平坦化が重要となる。タングステンプラグＷＰ３はＡＬＤ法を用いて製造されることにより、ＡＬＤ法以外のＣＶＤ法等で堆積されるタングステンプラグのようにシーム５１（図１参照）が生じにくいため、図１で示した前提技術におけるタングステンプラグＷＰ１上に形成する場合に比べて、薄膜の界面膜２７を膜厚精度良く安定に形成することができる効果を奏する。

なお、ＡＬＤ法を用いて製造されるタングステンプラグＷＰ３は、フッ素含有量が１×１０²¹個／ｃｍ³を下回る特徴を有している。

さらに、図１１，図１６等に示すように、タングステンプラグＷＰ３を埋め込むコンタクトホール２８の断面形状は深さ方向に細くなるテーパー状を呈しているため、タングステンプラグＷＰ３の断面形状も同様に深さ方向に細くなるテーパー状に形成される。

このため、コンタクトホール２８の上部とタングステンプラグＷＰ３の上部との間に少し段差が生じても、タングステンプラグＷＰ３上に界面膜２７を安定性よく形成することができる。

また、図１２，図１６等に示すように、コンタクトホール２８の上端部の角部は面取り部４２が形成されているため、コンタクトホール２８の上端部とタングステンプラグＷＰ３の上端部との間に少し段差が生じても、タングステンプラグＷＰ３上に界面膜２７を安定性よく形成することができる。

また、ＡＬＤ法によって得られるタングステンプラグＷＰ３は、他の方法で製造されるタングステンプラグＷＰ１のように、シームが生じにくいため、界面膜２７が成膜できないというような問題も発生しにくい。

したがって、図１０〜図１５で示した製造方法により得られる実施の形態２の相変化メモリは、上記第１及び第２の課題の解決に加え、さらに、膜厚精度の高い界面膜２７を安定性良く成膜可能な構造の相変化メモリとなる。

＜その他＞
上記した実施の形態では相変化膜としてＧＳＴ膜２３を示したが、相変化による抵抗値の違いで信号を読み出すことができるＧＳＴ膜以外のカルコゲナイド材料層を用いることができることは勿論である。

さらに、実施の形態１においても、実施の形態２のタングステンプラグＷＰ３（図１０等参照）と同様に、銅プラグＣＰ１の断面形状を深さ方向に細くなるテーパー状に形成することにより、銅プラグＣＰ１用のコンタクトホールの上部と銅プラグＣＰ１の上部との間に少し段差が生じても、銅プラグＣＰ１上に界面膜２７を安定性よく形成することができるは勿論である。

加えて、実施の形態１においても、実施の形態２で示したコンタクトホール２８（図１１，図１６等参照）と同様に、銅プラグＣＰ１用のコンタクトホールの上端部の角部に面取り部を形成することにより、上記コンタクトホールの上端部と銅プラグＣＰ１の上端部との間に少し段差が生じても、銅プラグＣＰ１上に界面膜２７を安定性よく形成することができる効果を奏することは勿論である。

この発明の前提技術となる相変化メモリの構造を示す断面図である。 本願発明の前提技術となる相変化メモリの製造方法を示す断面図である。 本願発明の前提技術となる相変化メモリの製造方法を示す断面図である。 本願発明の前提技術となる相変化メモリの製造方法を示す断面図である。 この発明の実施の形態１である相変化メモリの構造を示す断面図である。 本願発明の実施の形態１の相変化メモリの製造方法を示す断面図である。 本願発明の実施の形態１の相変化メモリの製造方法を示す断面図である。 本願発明の実施の形態１の相変化メモリの製造方法を示す断面図である。 実施の形態１における銅プラグとタングステンプラグとの接続状況を示す説明図である。 この発明の実施の形態２である相変化メモリの構造を示す断面図である。 本願発明の実施の形態２の相変化メモリの製造方法を示す断面図である。 本願発明の実施の形態２の相変化メモリの製造方法を示す断面図である。 本願発明の実施の形態２の相変化メモリの製造方法を示す断面図である。 本願発明の実施の形態２の相変化メモリの製造方法を示す断面図である。 本願発明の実施の形態２の相変化メモリの製造方法を示す断面図である。 実施の形態２における図１２で示す工程後におけるコンタクトホールの断面構造の詳細を示す断面図である。 カルコゲナイドの相状態を変えるための電流パルス仕様を示すグラフである。 従来技術による相変化メモリセルの製造方法を示す断面図である。 従来技術による相変化メモリセルの製造方法を示す断面図である。 従来技術による相変化メモリセルの製造方法を示す断面図である。 従来技術による相変化メモリセルの構造を示す断面図である。 従来技術による相変化メモリセルの構造を示す断面図である。

符号の説明

２３ ＧＳＴ膜、２４ 上部電極、２７ 界面膜、２８ コンタクトホール、ＣＰ１ 銅プラグ、Ｍ１ 相変化メモリ素子、Ｑ１ 選択トランジスタ、ＷＰ１〜ＷＰ３ タングステンプラグ。

Claims (19)

1. 半導体基板と、
   前記半導体基板の主面に形成された選択トランジスタと、
   一端及び他端を有し、前記選択トランジスタの一方電極と前記他端が電気的に接続されるプラグと、
   前記プラグの前記一端上に形成される、絶縁体あるいは半導体からなる界面膜と、
   前記プラグに接触することなく、前記界面膜上に形成される相変化膜と、
   前記相変化膜上に形成された上部電極とを備え、
   前記プラグは、銅、あるいはタンタルを材料とした良平坦性プラグを有し、前記プラグの前記一端は前記良平坦性プラグの一端を含む、
   半導体記憶装置。
2. 請求項１記載の半導体記憶装置であって、
   前記良平坦性プラグは、少なくとも一部に平坦度の平均粗さが１ｎｍ／１ｕｍ□以下の材質を用いたプラグを含む、
   半導体記憶装置。
3. 半導体基板と、
   前記半導体基板の主面に形成された選択トランジスタと、
   前記選択トランジスタの一方電極と電気的に接続される第１のプラグと、
   前記第１のプラグ上において前記第１のプラグと電気的に接続される第２のプラグと、
   前記第２のプラグの上に形成される、絶縁体あるいは半導体からなる界面膜と、
   前記第２のプラグに接触することなく、前記界面膜上に形成される相変化膜と、
   前記相変化膜上に形成された上部電極とを備え、
   前記第２のプラグは、前記第１のプラグよりグレインサイズが大きい材質を含む、
   半導体記憶装置。
4. 請求項３記載の半導体記憶装置であって、
   前記第２のプラグは、少なくとも一部に平坦度の平均粗さが１ｎｍ／１ｕｍ□以下の材質を用いたプラグを含む、
   半導体記憶装置。
5. 半導体基板と、
   前記半導体基板の主面に形成された選択トランジスタと、
   前記選択トランジスタ上に設けられた層間絶縁膜と、
   一端及び他端を有し、前記層間絶縁膜を貫通して選択的に設けられ、前記選択トランジスタの一方電極と前記他端が電気的に接続されるプラグと、
   前記プラグの前記一端上に形成される、絶縁体あるいは半導体からなる界面膜と、
   前記プラグに接触することなく、前記界面膜上に形成される相変化膜と、
   前記相変化膜上に形成された上部電極とを備え、
   前記プラグは、少なくとも一部に平坦度の平均粗さが１ｎｍ／１ｕｍ□以下の材質を用いた良平坦性プラグを有し、前記プラグの前記一端は前記良平坦性プラグの一端を含む、
   半導体記憶装置。
6. 請求項５記載の半導体記憶装置であって、
   前記層間絶縁膜は第１及び第２の順で積層される第１及び第２の層間絶縁膜を含み、
   前記プラグは前記第１の層間絶縁膜を貫通して形成される第１のプラグと、前記第２の層間絶縁膜を貫通して形成され、前記第１のプラグと電気的に接続される第２のプラグとを含み、
   前記良平坦性プラグは前記第２のプラグを含み、
   前記プラグの前記他端は前記第１のプラグの他端を含む、
   半導体記憶装置。
7. 請求項５あるいは請求項６に記載の半導体記憶装置であって、
   前記良平坦性プラグはタングステンよりグレインサイズが大きい材質を用いたプラグを含む、
   半導体記憶装置。
8. 請求項５ないし請求項７のうち、いずれか１項に記載の半導体記憶装置であって、
   前記良平坦性プラグは銅、あるいはタンタルを材料としたプラグを含む、
   半導体記憶装置。
9. 半導体基板と、
   前記半導体基板の主面に形成された選択トランジスタと、
   前記選択トランジスタ上に設けられた層間絶縁膜と、
   一端及び他端を有し、前記層間絶縁膜を貫通して選択的に設けられ、前記選択トランジスタの一方電極と前記他端が電気的に接続されるプラグと、
   前記プラグの前記一端と接続して前記層間絶縁膜上に設けられ、絶縁体あるいは半導体からなる界面膜と、
   前記プラグに接触することなく、前記界面膜上に形成される相変化膜と、
   前記相変化膜上に形成された上部電極とを備え、
   前記プラグはＡＬＤ法を用いて製造されたタングステンを材料としたタングステンプラグを含む、
   半導体記憶装置。
10. 請求項９記載の半導体記憶装置であって、
    前記タングステンプラグは、フッ素含有量が１×１０²¹個／ｃｍ³を下回るプラグを含む、
    半導体記憶装置。
11. 請求項９あるいは請求項１０記載の半導体記憶装置であって、
    前記プラグは前記層間絶縁膜を貫通して形成されるコンタクトホール内に形成され、
    前記コンタクトホールは開口径が深さ方向に細くなるテーパー状を呈する、
    半導体記憶装置。
12. 請求項９あるいは請求項１０記載の半導体記憶装置であって、
    前記プラグは前記層間絶縁膜を貫通して形成されるコンタクトホール内に形成され、
    前記コンタクトホールの上端部の角部は面取りされた断面形状を有する、
    半導体記憶装置。
13. (a) 半導体基板の主面に選択トランジスタを形成するステップと、
    (b) 前記選択トランジスタを含む主面上に層間絶縁膜を形成するステップと、
    (c) 前記層間絶縁膜を貫通して、前記選択トランジスタの一方電極と電気的に接続されるプラグを形成するステップと、
    (d) 前記プラグの一端上に、絶縁体あるいは半導体からなる界面膜を直接形成するステップと、
    (e) 前記プラグに接触することなく、前記界面膜上に相変化膜を形成するステップと、
    (f) 前記相変化膜上に上部電極を形成するステップとを備え、
    前記プラグは平坦度の平均粗さが１ｎｍ／１ｕｍ□以下の材質を用いた良平坦性プラグを含み、前記プラグの前記一端は前記良平坦性プラグの一端を含む、
    半導体記憶装置の製造方法。
14. 請求項１３記載の半導体記憶装置の製造方法であって、
    前記ステップ(b) は、
    (b-1) 前記選択トランジスタを含む全面に第１の層間絶縁膜を形成するステップと、
    (b-2) 前記第１の層間絶縁膜上に第２の層間絶縁膜を形成するステップとを含み、前記層間絶縁膜は前記第１及び第２の層間絶縁膜を含み、
    前記ステップ(c) は、
    (c-1) 前記ステップ(b-1)後，前記ステップ(b-2)前に実行され、 前記第１の層間絶縁膜を貫通して前記選択トランジスタの一方電極と電気的に接続される第１のプラグを形成するステップと、
    (c-2) 前記ステップ(b-2)後に実行され、前記第２の層間絶縁膜を貫通し、前記第１のプラグと電気的に接続される第２のプラグを形成するステップとを含み、
    前記プラグは前記第１及び第２のプラグを含み、前記良平坦性プラグは前記第２のプラグを含む、
    半導体記憶装置の製造方法。
15. 請求項１３あるいは請求項１４に記載の半導体記憶装置の製造方法であって、
    前記良平坦性プラグはタングステンよりグレインサイズが大きい材質を用いたプラグを含む、
    半導体記憶装置の製造方法。
16. 請求項１３ないし請求項１５のうち、いずれか１項に記載の半導体記憶装置の製造方法であって、
    前記良平坦性プラグは銅、あるいはタンタルを材料としたプラグを含む、
    半導体記憶装置の製造方法。
17. (a) 半導体基板の主面に選択トランジスタを形成するステップと、
    (b) 前記選択トランジスタを含む全面に層間絶縁膜を形成するステップと、
    (c) 前記層間絶縁膜を貫通して、前記選択トランジスタの一方電極と電気的接続されるプラグを、タングステンを材料としてＡＬＤ法を用いて形成するステップと、
    (d) 前記プラグの一端上に、絶縁体あるいは半導体からなる界面膜を直接形成するステップと、
    (e) 前記プラグに接触することなく、前記界面膜上に相変化膜を形成するステップと、
    (f) 前記相変化膜上に上部電極を形成するステップとを備える、
    半導体記憶装置の製造方法。
18. 請求項１７記載の半導体記憶装置の製造方法であって、
    前記ステップ(c) は、
    (c-1) 前記層間絶縁膜を貫通して、前記選択トランジスタの一方電極上にコンタクトホールを形成するステップを含み、前記コンタクトホールは開口径が深さ方向に細くなるテーパー状を呈するように形成され、
    (c-2) 前記ＡＬＤ法を用いて前記コンタクトホール内に前記プラグを形成するステップをさらに含む、
    半導体記憶装置の製造方法。
19. 請求項１８記載の半導体記憶装置の製造方法であって、
    前記ステップ(c-1) は、前記コンタクトホールの上端部の角部を面取りするステップをさらに含む、
    半導体記憶装置の製造方法。

Images