JP2011091433A - 半導体記憶装置 - Google Patents
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Abstract
【課題】カルコゲナイド材料はシリコン酸化膜との接着性が低いため、相変化メモリの製造工程中に剥離しやすいという課題があった。また、相変化メモリのリセット時（非晶質化）はカルコゲナイド材料を融点以上に加熱しなければならないため、非常に大きい書き換え電流が必要などいう課題があった。
【解決手段】接着層と高抵抗層（熱抵抗層）の機能を兼ね備えた、極薄の絶縁体または半導体からなる界面層をカルコゲナイド材料層／層間絶縁膜間、及びカルコゲナイド材料層／プラグ間に挿入する。絶縁体界面層は、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化することによって形成する。
【選択図】図１
【解決手段】接着層と高抵抗層（熱抵抗層）の機能を兼ね備えた、極薄の絶縁体または半導体からなる界面層をカルコゲナイド材料層／層間絶縁膜間、及びカルコゲナイド材料層／プラグ間に挿入する。絶縁体界面層は、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化することによって形成する。
【選択図】図１
Description
本発明は、半導体記憶装置及びその製造方法に係り、特に、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセルを有する半導体集積回路装置に適用して有効な技術に関するものである。
携帯電話に代表されるモバイル機器には、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリなどの半導体メモリが使われている。ＤＲＡＭは大容量であるが、アクセス速度は低速である。一方、ＳＲＡＭは高速であるが、１セル当たり４〜６個と多くのトランジスタが必要なことから高集積化は困難であり、大容量メモリには不向きである。また、ＤＲＡＭとＳＲＡＭはデータを保持するために常に通電している必要がある（揮発性）。一方、ＦＬＡＳＨメモリは不揮発性であるため電気的な記憶保持のための通電が不要であるが、書き換えや消去回数が１０５回程度と有限であることと、書き換えが他のメモリと比較して数桁遅いことが欠点である。このように、それぞれのメモリは利点と欠点を有しており、現状では、その特徴に応じて使い分けられている。
ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリのそれぞれの利点を併せ持つユニバーサルメモリが実現できれば、複数のメモリを1チップに統合することが可能となり、携帯電話や各種モバイル機器の小型高機能化を図ることができる。さらに、全ての半導体メモリを置き換えることが可能になればインパクトは極めて大きい。ユニバーサルメモリに要求される項目としては、（１）ＤＲＡＭ並みの高集積化(大容量化)、（２）ＳＲＡＭ並みの高速アクセス(書き込み/読み出し)、（３）ＦＬＡＳＨメモリと同様の不揮発性、（４）小型の電池駆動に耐えうる低消費電力、などが挙げられる。
ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されているのは相変化メモリである。相変化メモリは、ＣＤ−ＲＷやＤＶＤなどの光ディスクに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。違いは書き込み/読み出し方法にあり、光ディスクではレーザーに代表される光の透過や反射を利用するのに対し、相変化メモリでは電流によって発生するジュール熱で書き込み、相変化による抵抗値の違いで信号を読み出す。
相変化メモリ（半導体記憶装置の略称、以下同様）の動作原理を図２で説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば６００℃である。急冷する時間(ｔ１)は、例えば２ｎｓｅｃである。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば４００℃である。結晶化に要する時間(ｔ２)は、例えば５０ｎｓｅｃである。
相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて２〜３桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易になるため、読み出しが高速であることである。それに加えて、１０１２回の書き換えが可能であるなど、ＦＬＡＳＨメモリの欠点を補う性能を持っている。また、低電圧・低電力での動作が可能であり、ロジック回路との混載が容易であるなどの特長が、モバイル機器用として適している。
相変化メモリセルの製造工程の一例を図３から図５の要部断面工程図を用いて簡単に説明する。
まず、図３により説明すると、周知の製造方法により不図示の半導体基板上に選択トランジスタを形成する。選択トランジスタは、例えばＭＯＳトランジスタやバイポーラトランジスタからなる。次いで、周知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１を堆積し、例えばタングステンからなるプラグ２を層間絶縁膜１内に形成する。このプラグは、下部の選択トランジスタと上部の相変化材料層を電気的に接続する役割を果たす。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積すると、図３のようになる。
まず、図３により説明すると、周知の製造方法により不図示の半導体基板上に選択トランジスタを形成する。選択トランジスタは、例えばＭＯＳトランジスタやバイポーラトランジスタからなる。次いで、周知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１を堆積し、例えばタングステンからなるプラグ２を層間絶縁膜１内に形成する。このプラグは、下部の選択トランジスタと上部の相変化材料層を電気的に接続する役割を果たす。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積すると、図３のようになる。
次いで、図４に示すように、周知のリソグラフィ法及びドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３を順次加工する。
次いで、層間絶縁膜６を堆積すると、図５のようになる。次いで、層間絶縁膜６の上部に上部電極４と電気的に接続する配線層と、さらにその上部に複数の配線層を形成する（図示せず）。以上の工程により、相変化メモリセルが略完成する。なお、この種の相変化メモリセルに関連するものとして非特許文献１が、また、カルコゲナイド材料の相変化に関しては非特許文献２が挙げられる。
次いで、層間絶縁膜６を堆積すると、図５のようになる。次いで、層間絶縁膜６の上部に上部電極４と電気的に接続する配線層と、さらにその上部に複数の配線層を形成する（図示せず）。以上の工程により、相変化メモリセルが略完成する。なお、この種の相変化メモリセルに関連するものとして非特許文献１が、また、カルコゲナイド材料の相変化に関しては非特許文献２が挙げられる。
国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、２００１年、ｐ．８０３−８０６
応用物理学会誌（Journal of Applied Physics）、８７巻、９号、２０００年５月、ｐ．４１３０
本発明は、相変化メモリの製造工程における課題と、書き換え動作における課題をそれぞれ明らかにし、これらの課題を同時に解決できる手段を提供するものである。以下、解決すべき２つの課題を順に説明する。
１つめの課題は、カルコゲナイド材料は接着性が低いため、相変化メモリの製造工程中に膜が基板から剥離しやすいことである。特に、カルコゲナイド材料はシリコン酸化膜との接着性が低いことから、カルコゲナイド材料層と層間絶縁膜との間に接着層を設ける必要がある。
相変化メモリにおいて、カルコゲナイド材料層の剥離防止には接着層の挿入が有効であることは既に知られている。公知例としては、例えば、特開２００３−１７４１４４号公報（特許文献１）、米国特許ＵＳ２００４／００２６７３１号明細書（特許文献２）、米国特許ＵＳ２００３／００４７７２７号明細書（特許文献３）などが挙げられる。いずれの公知例においても、具体的な接着層材料として、例えばＴｉのような導電体が用いられている。プラグ上と層間絶縁膜上に導電体からなる接着層を形成した場合のメモリセルの断面構造を図６に示す。カルコゲナイド材料層３と層間絶縁膜１との界面全面に導電体接着層８が設けられているため、カルコゲナイド材料層の剥離を防止することができる。しかし、この構造では、相変化メモリの書き換え動作時にプラグ２から電圧を印加すると、導電体接着層８はカルコゲナイド材料層３よりも抵抗率が低いため、電流は主に接着層８の横方向（基板面と平行方向）に流れる。この場合、カルコゲナイド材料層がジュール熱によって加熱される領域は、接着層８と接している部分全面に広がるため、カルコゲナイド材料層を結晶化または非晶質化するためには非常に大きな電流が必要になってしまう。
上記の問題は、図７に示すように、導電体接着層８をプラグ２と接しない領域に限って形成すれば解決できる。この場合、カルコゲナイド材料層３がジュール熱によって加熱される領域は、プラグ２と接している部分に絞られるため、カルコゲナイド材料層３を結晶化または非晶質化するために必要な電流は図６の場合に比べると小さくなる。しかし、カルコゲナイド材料層３と層間絶縁膜１との界面に接着層が設けられていない領域が存在することになるので、カルコゲナイド材料層の剥離を完全に防止することはできない。また、層間絶縁膜１上とプラグ２上を含めた基板全面に導電体接着層８を形成した後、プラグ２上の導電体接着層を除去する工程が追加で必要となる。この場合、マスク枚数が増えて製造コストが高くなるとともに、メモリセルを微細化するとあわせ余裕が少なくなって歩留まりや信頼性が低下するという問題が生じる。
このため、相変化メモリの書き換え特性に悪影響を及ぼすことなく、カルコゲナイド材料層の剥離を防止できる手段が求められていた。
このため、相変化メモリの書き換え特性に悪影響を及ぼすことなく、カルコゲナイド材料層の剥離を防止できる手段が求められていた。
２つめの課題は、例えばタングステンなどの低抵抗材料をプラグに用いると、カルコゲナイド材料層からプラグを介して熱が逃げやすくなるため、ジュール熱でカルコゲナイド材料層を加熱するのに非常に大きい電流が必要となることである。これは、抵抗率が低い材料は、一般的に熱伝導率が高いことに起因する。特にリセット時（非晶質化）はカルコゲナイド材料層を融点以上に加熱しなければならないため、プラグからの熱拡散は大きな問題となる。
例えば、ロジック回路と混載するためには、少なくともＭＯＳトランジスタで動作可能な程度まで書き換えに必要な電流を低減しなければならない。低電流での書き換えを可能にするためには、プラグからの熱拡散を抑制し、カルコゲナイド材料層を効率的に加熱できる構造を用いる必要がある。なお、光ディスクの場合は、レーザーで書き込み/読み出しを行うので、カルコゲナイド材料層と電気的に接続する部分は必要ない。このため、熱伝導率の高い材料と接触することはない。つまり、熱伝導率の高い材料を介しての熱拡散は、電気的パルスで書き込み/読み出しを行う相変化メモリに特有な課題である。
プラグからの熱拡散を抑制するためには、抵抗率の高い、つまり熱伝導率の低い材料をプラグに用いる手段が提案されている。プラグに高抵抗材料を適用した公知例としては、例えば、特開２００３−１７４１４４号公報（特許文献１）が挙げられる。具体的な高抵抗プラグ材料として、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＳｉＣが用いられている。この場合、従来のロジック回路には用いられていない新規材料を導入しなければならないため、製造コストが高くなるとともに、歩留まりや信頼性が低下するという問題が生じる。
このため、従来の低抵抗材料のプラグを用いても熱拡散を抑制できる手段が求められていた。そうすれば、カルコゲナイド材料を効率的に加熱できるため、相変化メモリの書き換えの低電流化が可能となる。
このため、従来の低抵抗材料のプラグを用いても熱拡散を抑制できる手段が求められていた。そうすれば、カルコゲナイド材料を効率的に加熱できるため、相変化メモリの書き換えの低電流化が可能となる。
本願において開示される半導体記憶装置の発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
まず第１に、プラグと、該プラグ上の相変化材料層と、相変化材料層上の電極とを有し、相変化材料層の内のプラグと電極とに挟まれる領域の相状態でデータを記憶する半導体記憶装置であって、プラグと相変化材料層との間に、トンネル電流が流れる厚さの半導体により構成される界面層を備えることを特徴とする。
第２に、プラグと、該プラグ上の相変化材料層と、相変化材料層上の電極とを有し、相変化材料層の内のプラグと電極とに挟まれる領域の相状態でデータを記憶する半導体記憶装置であって、プラグと相変化材料層との間に、半導体材料とプラグに用いられる材料との合金により構成される界面層を備えることを特徴とする。
本発明によれば、カルコゲナイド材料層が製造工程中に剥離するのを抑制することができる。また、相変化メモリの書き換え動作時に、ジュール熱で加熱したカルコゲナイド材料層から、熱伝導率の高いプラグを介して熱が逃げるのを抑制することができる。
その結果、相変化メモリの製造工程に起因した電気特性の不均一性や信頼性の劣化を抑制でき、さらに発熱の高効率化によってＭＯＳトランジスタで動作可能な程度まで書き換えを低電流化できる。
その結果、相変化メモリの製造工程に起因した電気特性の不均一性や信頼性の劣化を抑制でき、さらに発熱の高効率化によってＭＯＳトランジスタで動作可能な程度まで書き換えを低電流化できる。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の説明では、上記２つの課題を同時に解決するための代表的な手段を以下に説明し、その後より具体的な例について説明する。
本発明の第１の手段は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、絶縁体からなる連続した界面層を形成することである。
従来は、接着層としてＴｉやＡｌなどの導電体材料が用いられていた。これは、一般的には、導電体材料はカルコゲナイド材料と反応しやすいため、界面の結合力が強くなって剥離耐性が向上するためである。しかし、我々は、導電体材料だけではなく、絶縁体材料を接着層に用いてもカルコゲナイド材料層の剥離を抑制できることを見出した。これは、絶縁体材料でもカルコゲナイド材料と若干反応するので結合力が強くなることに加えて、絶縁体材料はドライエッチング工程に対する耐性が高いためである。以下、実験結果を詳細に説明する。
本発明の第１の手段は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、絶縁体からなる連続した界面層を形成することである。
従来は、接着層としてＴｉやＡｌなどの導電体材料が用いられていた。これは、一般的には、導電体材料はカルコゲナイド材料と反応しやすいため、界面の結合力が強くなって剥離耐性が向上するためである。しかし、我々は、導電体材料だけではなく、絶縁体材料を接着層に用いてもカルコゲナイド材料層の剥離を抑制できることを見出した。これは、絶縁体材料でもカルコゲナイド材料と若干反応するので結合力が強くなることに加えて、絶縁体材料はドライエッチング工程に対する耐性が高いためである。以下、実験結果を詳細に説明する。
界面剥離強度の分子動力学計算を行った結果を図８から１１に示す。カルコゲナイド材料としてＧｅＳｂＴｅ（以下、ＧＳＴと表記）を仮定し、接着する下地材料との界面でＧＳＴ膜を引き剥がすのに必要なエネルギーを計算した。これを剥離エネルギーと定義する。下地材料が結晶の場合は、一般的に配向しやすい結晶面を仮定した。例えば、Ｔｉは（００１）面が基板面と平行方向に成長しやすいため、ＧＳＴとＴｉ（００１）界面の剥離エネルギーを求めた。
相変化メモリの製造工程中では、例えば図４で示した構造のように、ドライエッチング法でカルコゲナイド材料層を加工した時に剥離する確率が高い。ドライエッチング法はＣｌやＦを含む雰囲気で行われることが多いため、ＧＳＴと下地材料との界面にＣｌやＦが拡散すると考えられる。そこで、ＧＳＴと下地材料との界面にＣｌやＦが１原子％（ａｔ．％）拡散したと仮定した場合の剥離エネルギーも計算によって求めた。
まず、図８の結果について説明する。下地材料がＴｉ（００１）、ＴｉＮ（１１１）、Ａｌ（１１１）の場合に比べて、非晶質のＳｉＯ２（ａ−ＳｉＯ２）では剥離エネルギーが非常に小さいことがわかる。これは、ＧＳＴとａ−ＳｉＯ２との界面は剥離しやすいことを裏付ける結果である。また、ＧＳＴとａ−ＳｉＯ２との界面にＣｌやＦが介在すると、剥離エネルギーはさらに低下することがわかる。このことから、図４のようにドライエッチング法でＧＳＴを加工すると、ＧＳＴと層間絶縁膜との界面にＣｌやＦが拡散することによってＧＳＴが剥離しやすくなると考えられる。
次に、図９の結果について説明する。ＧＳＴとＴｉ（００１）との界面及びＧＳＴとＴａ（１１０）との界面は剥離エネルギーが比較的大きく、剥離しにくいと考えられる。しかし、界面にＣｌやＦが介在すると剥離エネルギーの低下が著しいことがわかる。ただし、ＣｌやＦが拡散して剥離エネルギーが低下しても、図８に示したａ−ＳｉＯ２との界面に比べれば剥離エネルギーはまだ大きいため、接着層としては機能すると考えられる。しかし、ＴｉやＴａなどの導電体を接着層に用いると、前述したように、カルコゲナイド材料層を書き換えるためには非常に大きな電流が必要になってしまう。
次に、図１０の結果について説明する。ＧＳＴとＡｌ２Ｏ３との界面及びＧＳＴとＴｉＯ２との界面の剥離エネルギーは、図９に示したＴｉやＴａなどの導電体に比べると小さいが、図８に示したＧＳＴ/ａ−ＳｉＯ２との界面に比べれば大きいことがわかる。また、図８に示したＧＳＴ/ａ−ＳｉＯ２に比べると、ＣｌやＦが界面に介在した時の剥離エネルギーの低下は小さい。この結果は、Ａｌ２Ｏ３やＴｉＯ２などの絶縁体材料はドライエッチング工程に対する耐性が高いことを示しており、接着層として望ましいと考えられる。
次に、図１１の結果について説明する。ＧＳＴとＴａ２Ｏ５との界面及びＧＳＴとＣｒ２Ｏ３との界面の剥離エネルギーは、図１０に示したＡｌ２Ｏ３やＴｉＯ２と比べて大きい。また、ＣｌやＦが界面に介在した時の剥離エネルギーは、図９に示したＴｉやＴａなどの導電体と比べても大きい。この結果は、Ｔａ２Ｏ５やＣｒ２Ｏ３は接着層として非常に望ましいことを示す。
今回検討した材料の中では、絶縁体の接着層として最も望ましいのはＣｒ２Ｏ３、次がＴａ２Ｏ５であり、以下、ＴｉＯ２、Ａｌ２Ｏ３の順であった。
今回検討した材料の中では、絶縁体の接着層として最も望ましいのはＣｒ２Ｏ３、次がＴａ２Ｏ５であり、以下、ＴｉＯ２、Ａｌ２Ｏ３の順であった。
本発明を用いた製造工程の一例を図１で説明する。従来の技術と同様の方法で層間絶縁膜１とプラグ２を形成する。次いで、例えばタンタル酸化膜からなる絶縁体界面層７、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積する。次いで、周知のリソグラフィ法及びドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３、絶縁体界面層７を加工する。次いで、層間絶縁膜６を堆積すると、図１のようになる。
この手段によれば、カルコゲナイド材料層の下部全面に絶縁体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。
この手段によれば、カルコゲナイド材料層の下部全面に絶縁体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。
また、本発明によれば、プラグ上に絶縁体からなる界面層が形成されることにより、低抵抗プラグから熱が拡散するのを抑制することができる。これは、絶縁体材料は導電体材料に比べて熱伝導率が小さいためである。例えば、導電体であるタングステンの熱伝導率は１．７４Ｗ／ｃｍ・Ｋ（＠２７℃）であるのに対し、絶縁体であるチタン酸化物の熱伝導率は６．５×１０−２Ｗ／ｃｍ・Ｋ（＠１００℃）と２桁程度小さい。このため、カルコゲナイド材料層とプラグとの間に絶縁体からなる界面層を挿入すれば、カルコゲナイド材料層からプラグを介して熱が逃げるのを抑制できる。この結果、カルコゲナイド材料を効率的に加熱することができるため、相変化メモリの書き換えの低電流化が可能となる。
以上の説明から明らかなように、本発明を用いれば、カルコゲナイド材料層は接着性が低いため、相変化メモリの製造工程中に膜が基板から剥離しやすいという課題と、カルコゲナイド材料層からプラグを介して熱が逃げやすいため、ジュール熱でカルコゲナイド材料層を加熱するのに非常に大きい電流が必要となるという課題を同時に解決することができる。
絶縁体からなる界面層の膜厚は、少なくとも膜が連続になる膜厚より厚くする必要がある。連続膜ではなく島状膜になってしまうと、層間絶縁膜上において接着層として機能せず、プラグ上においても熱抵抗層として機能しないためである。界面層の材料にもよるが、連続膜にするためには、膜厚は０．５ｎｍ以上とするのが望ましい。
絶縁体からなる界面層は、非晶質でも多結晶でもよい。例えば多結晶は膜中に結晶粒界が存在するが、本発明の趣旨に照らせば、この場合も連続膜とみなすことができる。
絶縁体からなる界面層は、非晶質でも多結晶でもよい。例えば多結晶は膜中に結晶粒界が存在するが、本発明の趣旨に照らせば、この場合も連続膜とみなすことができる。
また、絶縁体からなる界面層の膜厚は、絶縁膜中をトンネル電流が流れる膜厚よりも薄くする必要がある。ジュール熱によってカルコゲナイド材料層を融点以上に加熱するためには、プラグからカルコゲナイド材料層に必要な電流が流れなければならない。絶縁体からなる界面層の膜厚が厚くなれば電気抵抗が大きくなって電流量が減少してしまうので、絶縁体界面層はできるだけ薄くする必要がある。一般的に、絶縁体膜の直列抵抗は膜厚に対して指数関数的に増大する。カルコゲナイド材料層を融点以上に加熱するためには、１００μＡ〜１ｍＡ程度の電流が必要であることが知られている。例えば、電圧３Ｖで電流１００μＡを発生させるためには、界面層の抵抗は少なくとも３０ｋΩ以下にする必要がある。絶縁体膜を用いて３０ｋΩ以下の直列抵抗を実現するためには、トンネル電流が支配的となる領域まで膜厚を薄くしなければならない。このためには、膜厚は少なくとも５ｎｍ以下とする必要があり、十分に大きな電流を得るためには、膜厚は３ｎｍ以下とするのが望ましい。
絶縁体からなる界面層の材料は、層間絶縁膜材料（例えばシリコン酸化膜）よりもカルコゲナイド材料層との接着性が高く、プラグ材料（例えばタングステン）よりも熱伝導率が小さい材料であればよい。例えば、Ｔｉ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｔａ酸化膜、Ｎｂ酸化膜、Ｃｒ酸化膜、Ｍｏ酸化膜、Ｗ酸化膜、Ａｌ酸化膜が挙げられる。
本発明の第２の手段は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、連続した半導体からなる界面層を形成することである。
本発明の第２の手段は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、連続した半導体からなる界面層を形成することである。
我々は、半導体材料を接着層に用いてもカルコゲナイド材料層の剥離を抑制できることを見出した。これは、接着層として例えばＳｉを用い、カルコゲナイド材料層として例えばＧｅＳｂＴｅを用いれば、ＳｉとＧｅは置換反応しやすいので結合力が非常に強くなるためである。
本発明を用いた製造工程の一例を図１２で説明する。従来の技術と同様の方法で層間絶縁膜１とプラグ２を形成する。次いで、例えば非晶質シリコンからなる半導体界面層９、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積する。次いで、周知のリソグラフィ法及びドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３、半導体界面層９を加工する。次いで、層間絶縁膜６を堆積すると、図１２のようになる。
この手段によれば、カルコゲナイド材料層の下部全面に半導体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。
この手段によれば、カルコゲナイド材料層の下部全面に半導体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。
また、本発明によれば、プラグ上に半導体からなる界面層が形成されることにより、低抵抗のプラグから熱が拡散するのを抑制することができる。これは、半導体材料は導電体材料に比べて熱伝導率が小さいためである。例えば、ＧｅＳｂＴｅの融点程度である１０００Ｋで比較すると、導電体であるタングステンの熱伝導率は１．１８Ｗ／ｃｍ・Ｋであるのに対し、半導体であるシリコンの熱伝導率は０．３１２Ｗ／ｃｍ・Ｋと１／４程度である。このため、カルコゲナイド材料層とプラグとの間に半導体からなる界面層を挿入すれば、カルコゲナイド材料層からプラグを介して熱が逃げるのを抑制できる。この結果、カルコゲナイド材料を効率的に加熱できるため、相変化メモリの書き換えの低電流化が可能となる。
以上の説明から明らかなように、本発明を用いれば、カルコゲナイド材料層は接着性が低いため、相変化メモリの製造工程中に膜が基板から剥離しやすいという課題と、カルコゲナイド材料層からプラグを介して熱が逃げやすいため、ジュール熱でカルコゲナイド材料層を加熱するのに非常に大きい電流が必要となるという課題を同時に解決することができる。
半導体からなる界面層の膜厚は、少なくとも膜が連続になる膜厚より厚くする必要がある。連続膜ではなく島状膜になってしまうと、層間絶縁膜上において接着層として機能せず、プラグ上においても熱抵抗層として機能しないためである。界面層の材料にもよるが、連続膜にするためには、膜厚は０．５ｎｍ以上とするのが望ましい。
半導体からなる界面層は、非晶質でも多結晶でもよい。例えば多結晶は膜中に結晶粒界が存在するが、本発明の趣旨に照らせば、この場合も連続膜とみなすことができる。
半導体からなる界面層は、非晶質でも多結晶でもよい。例えば多結晶は膜中に結晶粒界が存在するが、本発明の趣旨に照らせば、この場合も連続膜とみなすことができる。
ただし、多結晶は非晶質よりも抵抗が低いため、相変化メモリの書き換え動作時にプラグから電圧を印加すると、電流が接着層の横方向（基板面と平行方向）に流れやすくなる。すると、カルコゲナイド材料層がジュール熱によって加熱される領域が広がるため、カルコゲナイド材料層を結晶化または非晶質化するためにより大きな電流が必要になってしまう。このため、半導体からなる界面層は、多結晶よりも非晶質の方が望ましい。
また、半導体からなる界面層には不純物は加えない方が望ましい。例えば、シリコン中にＰ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）、Ｂ（ボロン）などの不純物を添加すると電気伝導性が高くなることが知られている。この場合、界面層の抵抗が低くなり、カルコゲナイド材料層を書き換えるのにより大きな電流が必要となってしまう。ただし、不純物を活性化しなければ抵抗の低下は小さいので、非晶質の半導体界面層を用いる場合は不純物添加の影響は小さい。
また、半導体からなる界面層の膜厚は、縦方向（基板面と垂直方向）の抵抗が横方向（基板面と平行方向）の抵抗よりも十分低くなるような膜厚にする必要がある。もし、横方向（基板面と平行方向）の抵抗が低いと、相変化メモリの書き換え動作時にプラグから電圧を印加した時に、電流は主に界面層を通じて横方向に流れる。この場合、カルコゲナイド材料層がジュール熱によって加熱される領域は、界面層と接している部分全面に広がるため、カルコゲナイド材料層を書き換えるためには非常に大きな電流が必要になってしまう。半導体界面層の膜厚をできるだけ薄くして縦方向（基板面と垂直方向）の抵抗を低くすれば、電流はプラグから半導体界面層を介して縦方向に流れやすくなるため、電流が横方向に広がることはない。そうすれば、カルコゲナイド材料層がジュール熱によって加熱される領域は、プラグの近傍に絞られるため、カルコゲナイド材料層を書き換えるために必要な電流を小さくすることができる。半導体界面層の膜厚は少なくとも５ｎｍ以下とする必要があり、十分に大きな電流を得るためには、膜厚は３ｎｍ以下とするのが望ましい。
半導体からなる界面層の材料は、層間絶縁膜材料（例えばシリコン酸化膜）よりもカルコゲナイド材料層との接着性が高く、プラグ材料（例えばタングステン）よりも熱伝導率が小さい材料であればよい。例えば、Ｓｉ、Ｇｅ、ＳｉＣなどが挙げられる。この中では、ＧｅＳｂＴｅとの反応性が高く、従来技術との親和性が高いことから、Ｓｉが最も望ましい材料である。
半導体材料の界面層を用いると、相変化メモリの製造工程中に界面層材料とプラグ材料が反応する場合がある。この時の製造工程の一例を図１３で説明する。従来の技術と同様の方法で層間絶縁膜１と、例えばタングステンからなるプラグ２を形成する。次いで、例えば非晶質シリコンからなる半導体界面層９、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積する。シリコン酸化膜からなるハードマスク５を堆積する時の温度を高くすれば、タングステンプラグ２と非晶質シリコン界面層が反応して、タングステンシリサイドからなるシリサイド界面層１０が形成される。次いで、周知のリソグラフィ法及びドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３、半導体界面層９を加工する。次いで、層間絶縁膜６を堆積すると、図１３のようになる。
この手段によれば、カルコゲナイド材料層の下部全面に半導体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。
この手段によれば、カルコゲナイド材料層の下部全面に半導体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。
また、本発明によれば、プラグ上にシリサイドからなる界面層が形成されることにより、低抵抗のプラグから熱が拡散するのを抑制することができる。この結果、カルコゲナイド材料を効率的に加熱することができるため、相変化メモリの書き換えの低電流化が可能となる。
以上の説明から明らかなように、界面層として半導体材料を用いれば、半導体材料が製造工程中にプラグ材料と反応したとしても、相変化メモリの製造工程中に膜が基板から剥離しやすいという課題と、カルコゲナイド材料層からプラグを介して熱が逃げやすいという課題を同時に解決することができる。
ここで、本発明の第１の手段である、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、絶縁体からなる連続した界面層を形成するための望ましい工程について具体的に説明しておく。第1の手段のようにカルコゲナイド材料層の下面と層間絶縁膜及び上面との間に、絶縁体からなる連続した界面層を形成した場合、上記絶縁体は、トンネル電流が流れる程度まで薄くする必要がある。また、絶縁体を介して電流が流れるためその膜厚が異なると素子特性が大きく変わってしまうため、膜厚を均一にする必要がある。
ここで、本発明の第１の手段である、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、絶縁体からなる連続した界面層を形成するための望ましい工程について具体的に説明しておく。第1の手段のようにカルコゲナイド材料層の下面と層間絶縁膜及び上面との間に、絶縁体からなる連続した界面層を形成した場合、上記絶縁体は、トンネル電流が流れる程度まで薄くする必要がある。また、絶縁体を介して電流が流れるためその膜厚が異なると素子特性が大きく変わってしまうため、膜厚を均一にする必要がある。
例えば、界面層材料としてタンタル酸化膜を形成する場合、一般的には、タンタル金属ターゲットを用いて酸化性雰囲気中でスパッタリングする方法が用いられる。この方法は、タンタル金属ターゲットの表面が気相中の酸素と反応して酸化されることによってタンタル酸化物が形成されため、反応性スパッタリング法と呼ばれている。一般的な反応性スパッタリング法によれば、タンタル酸化物の膜厚の面内分布は１σで５％程度である。絶縁体の直列抵抗は膜厚に対して指数関数的に変化するため、５％の膜厚ばらつきは１桁以上の抵抗ばらつきの要因となる。
また、反応性スパッタリング法を用いると、プラグ表面の酸化も問題となる。これを図１７で説明する。周知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１を堆積し、例えばタングステンからなるプラグ１１を層間絶縁膜１内に形成する［図１７（а）］。このプラグは、下部の選択トランジスタと上部の相変化材料層を電気的に接続する役割を果たす。次いで、従来技術の反応性スパッタリング法を用いて、例えばタンタル酸化膜からなる界面層１２を堆積すると、タングステンプラグの表面がスパッタリング雰囲気中の酸素プラズマによって酸化されてタングステン酸化膜１３が形成される［図１７（ｂ）］。この結果、タングステンプラグ上の界面層は、タンタル酸化膜１２とタングステン酸化膜１３の積層構造となる。タングステン酸化膜はその膜質によって抵抗が大きく変化することが知られており、抵抗ばらつきの要因となる。
つまり、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に絶縁体からなる連続した界面層を形成する時に、一般的な反応性スパッタリング法を用いて絶縁膜を形成すると、抵抗の面内ばらつきが大きくなるという新たな課題が生じる恐れがある。
そこで本発明では、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いる。これを図１８で説明する。図１７と同様の手段で、例えばタングステンからなるプラグ１１を層間絶縁膜１内に形成する。次いで、周知のスパッタリング法を用いて、例えばタンタル金属膜１４を堆積する［図１８（а）］。
次いで、酸素ラジカルでタンタル金属膜１４を酸化することによって、タンタル酸化膜１２を形成する［図１８（ｂ）］。この手段を用いれば、ラジカル酸化時間を最適化することにより、タングステンプラグの表面を酸化させることなく、タンタル酸化膜からなる界面層を形成できる。つまり、抵抗ばらつきの要因となるタングステン酸化膜の形成を防ぐことができる。
次いで、酸素ラジカルでタンタル金属膜１４を酸化することによって、タンタル酸化膜１２を形成する［図１８（ｂ）］。この手段を用いれば、ラジカル酸化時間を最適化することにより、タングステンプラグの表面を酸化させることなく、タンタル酸化膜からなる界面層を形成できる。つまり、抵抗ばらつきの要因となるタングステン酸化膜の形成を防ぐことができる。
また、スパッタリング法では、酸化膜を堆積するよりも金属膜を堆積する方が膜厚の面内均一性を高くすることができる。このため、反応性スパッタリング法でタンタル酸化膜を形成するよりも、タンタル金属膜を後酸化してタンタル酸化膜を形成する方が膜厚の均一性は向上する。つまり、抵抗ばらつきの要因となるタンタル酸化膜の膜厚のばらつきを低減することができる。
以上の説明から明らかなように、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いることにより、酸化膜厚の面内均一性を向上させることができる。具体的には、タンタル酸化膜の厚さの面内分布は１σで１％以下となる。この結果、抵抗の面内ばらつきは少なくとも１桁以下に抑制できる。
絶縁体界面層の膜厚の面内均一性をさらに高めるためには、まず、金属膜を均一に形成する工夫を施す必要がある。そのために望ましい手段を列記しておく。なお、必ずしも全ての手段が必要な訳ではなく、必要な仕様とコストを勘案して任意に選択すればよい。一つめは、スパッタ室の到達真空度が高いことである。10-6Pa以下の超高真空が得られるのが望ましい。二つめは、放電圧力が低いことである。0.1Pa以下で放電させるのが望まし
い。三つめは、ターゲットと基板との距離が長いことである。15cm以上離しておくのが望ましい。四つめは基板を回転させながら成膜を行うことである。
い。三つめは、ターゲットと基板との距離が長いことである。15cm以上離しておくのが望ましい。四つめは基板を回転させながら成膜を行うことである。
次に、金属膜を均一に酸化する工夫を施す必要がある。そのためには、制御可能な酸化速度が得られる酸化剤や酸化温度を選択しなければならない。一般的には、酸素ラジカルを用いて室温で酸化するのが望ましい。もちろん、金属膜の材料によっては、酸素や酸素プラズマを酸化剤に用いる方が望ましい場合もあるし、加熱しながら酸化処理する方が望ましい場合もある。また、金属膜を形成する工程の後に基板を真空中で搬送することにより、金属膜を酸化する工程を大気に曝さずに連続して行うのが望ましい。
これらの手段を必要に応じて採用することにより、具体的には、タンタル酸化膜の厚さの面内分布を１σで０．５％以下に抑制することができる。
＜実施例１＞
本発明の実施例１を図１４で説明する。この実施例は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、絶縁体からなる連続した界面層を形成するもので、上記発明の半導体記憶装置において、相変化メモリセルを形成する第１の手段を具体的に示した例である。
＜実施例１＞
本発明の実施例１を図１４で説明する。この実施例は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、絶縁体からなる連続した界面層を形成するもので、上記発明の半導体記憶装置において、相変化メモリセルを形成する第１の手段を具体的に示した例である。
始めに、半導体基板１０１を用意して、選択トランジスタとして用いられるＭＯＳトランジスタを作る。そのために、まず半導体基板１０１の表面に、ＭＯＳトランジスタを分離するための素子間分離酸化膜１０２を、周知の選択酸化法や浅溝分離法を用いて形成する。本実施の形態では、表面を平坦化できる浅溝分離法を用いた。
まず周知のドライエッチング法を用いて基板に分離溝を形成し、溝側壁や底面のドライエッチング起因損傷を取り除いた後に、周知のＣＶＤ法を用いて酸化膜を堆積し、溝ではない部分にある酸化膜を、これも周知のＣＭＰ法で選択的に研磨し、溝に埋まっている素子間分離酸化膜１０２だけを残した。
次に、図には描いていないが、高エネルギー不純物打ち込みにより、相異なる２種類の導電型のウェルを形成した。
次に、図には描いていないが、高エネルギー不純物打ち込みにより、相異なる２種類の導電型のウェルを形成した。
次に、半導体基板の表面を洗浄した後に、ＭＯＳトランジスタのゲート酸化膜１０３を周知の熱酸化法で成長させた。このゲート酸化膜１０３の表面に、多結晶シリコンからなるゲート電極１０４とシリコン窒化膜１０５を堆積した。続いて、リソグラフィ工程及びドライエッチング工程によりゲートを加工した後、ゲート電極及びレジストをマスクにして不純物を打ち込み、拡散層１０６を形成した。本実施例では、ゲート電極１０４として多結晶ポリシリコンゲートを用いたが、低抵抗ゲートとして、金属／バリアメタル／多結晶シリコンの積層構造であるポリメタルゲートを用いることも可能である。
次に、自己整合コンタクト適用のために、シリコン窒化膜１０７をＣＶＤ法により堆積した。
次に、自己整合コンタクト適用のために、シリコン窒化膜１０７をＣＶＤ法により堆積した。
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１０８を堆積し、これを周知のＣＭＰ法（ケミカル・メカニカル・ポリッシング法）を用いて、ゲート電極１０４に起因する表面凹凸を平坦化した。
続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。この時、ゲート電極の露出をさけるために、いわゆる自己整合の条件、即ち、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８を加工した。
続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。この時、ゲート電極の露出をさけるために、いわゆる自己整合の条件、即ち、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８を加工した。
なお、プラグコンタクト孔の拡散層１０６に対する目外れ対策として、まず、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８をドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜が残るようにし、続いて、シリコン酸化膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜を除去する工程を用いることもできる。
続いて，プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１０９を形成した。
続いて，プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１０９を形成した。
次に、膜厚が１００ｎｍのタングステンをスパッタリング法で堆積し、リソグラフィ工程及びドライエッチング工程によりタングステンを加工して第一の配線層１１０を形成した。続いて、表面全体にシリコン酸化膜からなる層間絶縁膜１１１を堆積し、これを周知のＣＭＰ法を用いて、第一の配線層に起因する表面凹凸を平坦化した。
続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて，プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１２を形成した。
続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて，プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１２を形成した。
次に、膜厚が２ｎｍのタンタル酸化膜からなる絶縁体界面層１１３、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が５０ｎｍのタングステンからなる上部電極１１５を、周知のスパッタリング法によって順に堆積した。続いて、周知のＣＶＤ法によってシリコン酸化膜１１６を堆積した。続いて、周知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１６、上部電極１１５、カルコゲナイド材料層１１４、絶縁体界面層１１３を順に加工した。
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１１７を堆積し、これを周知のＣＭＰ法を用いて表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて、プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１８を形成した。続いて、
膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１１９を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
以上の工程により、図１４に示した本実施例の相変化メモリセルが略完成する。
膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１１９を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
以上の工程により、図１４に示した本実施例の相変化メモリセルが略完成する。
本実施例１によれば、カルコゲナイド材料層の下部全面に絶縁体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。これに加えて、プラグ上に絶縁体からなる界面層が形成されることにより、低抵抗材料のプラグからの熱拡散が抑制されてカルコゲナイド材料が効率的に加熱されるため、相変化メモリの書き換えの低電流化が可能となる。
上述した例では、絶縁体界面層としてタンタル酸化膜を用いたが、これに限らず、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、ニオブ酸化膜、クロム酸化膜、モリブデン酸化膜、タングステン酸化膜、アルミニウム酸化膜などの絶縁性の膜を用いることができる。
上述した例では、絶縁体界面層としてタンタル酸化膜を用いたが、これに限らず、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、ニオブ酸化膜、クロム酸化膜、モリブデン酸化膜、タングステン酸化膜、アルミニウム酸化膜などの絶縁性の膜を用いることができる。
また、絶縁体界面層の形成方法としては、酸化物ターゲットを用いてスパッタリングすることによって酸化膜を形成してもよいし、金属ターゲットを用いて酸化性雰囲気でスパッタリングすることによって酸化膜を形成してもよい。また、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化することによって酸化膜を形成してもよい。
酸化膜の組成は、いわゆる化学量論組成ではなく、酸素過剰組成や酸素欠損組成であっても構わない。例えば、タンタル酸化膜の場合を説明すると、化学量論組成はＴａ２Ｏ５であるが、タンタルに対する酸素の組成比が５／２より小さくても大きくても同様の効果を得ることができる。また、酸素の組成比が５／２より小さい、すなわち、酸素欠損組成では、化学量論組成のタンタル酸化膜を用いる場合よりもカルコゲナイド材料層との反応性が高くなるため、接着層としてはより望ましい。
上述した例では、カルコゲナイド材料層としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
なお、本発明によれば、上述の実施例に限らず、先にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例２＞
本発明の実施例２を図１５で説明する。この実施例は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、半導体からなる連続した界面層を形成するもので、上記発明の半導体記憶装置において、相変化メモリセルを形成する第２の手段の前半部分を具体的に示した例である。
なお、本発明によれば、上述の実施例に限らず、先にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例２＞
本発明の実施例２を図１５で説明する。この実施例は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、半導体からなる連続した界面層を形成するもので、上記発明の半導体記憶装置において、相変化メモリセルを形成する第２の手段の前半部分を具体的に示した例である。
タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。
層間絶縁膜１１１及びタングステンプラグ１１２上に、周知のＣＶＤ法によって膜厚が２ｎｍの非晶質シリコンからなる半導体界面層１２０を堆積した。
層間絶縁膜１１１及びタングステンプラグ１１２上に、周知のＣＶＤ法によって膜厚が２ｎｍの非晶質シリコンからなる半導体界面層１２０を堆積した。
次に、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が５０ｎｍのタングステンからなる上部電極１１５を、周知のスパッタリング法によって順に堆積した。続いて、周知のＣＶＤ法によってシリコン酸化膜１１６を堆積した。続いて、周知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１６、上部電極１１５、カルコゲナイド材料層１１４、半導体界面層１２０を順に加工した。
この後の工程は、本実施例１と同様であるため、説明は省略する。
以上の工程により、図１５に示した本実施例の相変化メモリセルが略完成する。
この後の工程は、本実施例１と同様であるため、説明は省略する。
以上の工程により、図１５に示した本実施例の相変化メモリセルが略完成する。
本実施例２によれば、カルコゲナイド材料層の下部全面に半導体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。これに加えて、プラグ上に半導体からなる界面層が形成されることにより、低抵抗材料のプラグからの熱拡散が抑制されてカルコゲナイド材料が効率的に加熱されるため、相変化メモリの書き換えの低電流化が可能となる。
上述した例では、半導体界面層として非晶質シリコンを用いたが、これに限らず、多結晶シリコン、ゲルマニウム、シリコンカーバイドなどの半導体膜を用いることができる。
上述した例では、カルコゲナイド材料層としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
なお、本発明によれば、上述の実施例に限らず、先にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例３＞
本発明の実施例３を図１６で説明する。この実施例は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、半導体からなる連続した界面層を形成し、相変化メモリの製造工程中に界面層材料とプラグ材料が反応した場合についてのもので、上記発明の半導体記憶装置において、相変化メモリセルを形成する第２の手段の後半部分を具体的に示した例である。
タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。
層間絶縁膜１１１及びタングステンプラグ１１２上に、周知のＣＶＤ法によって膜厚が２ｎｍの非晶質シリコンからなる半導体界面層１２０を堆積した。
上述した例では、半導体界面層として非晶質シリコンを用いたが、これに限らず、多結晶シリコン、ゲルマニウム、シリコンカーバイドなどの半導体膜を用いることができる。
上述した例では、カルコゲナイド材料層としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
なお、本発明によれば、上述の実施例に限らず、先にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例３＞
本発明の実施例３を図１６で説明する。この実施例は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、半導体からなる連続した界面層を形成し、相変化メモリの製造工程中に界面層材料とプラグ材料が反応した場合についてのもので、上記発明の半導体記憶装置において、相変化メモリセルを形成する第２の手段の後半部分を具体的に示した例である。
タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。
層間絶縁膜１１１及びタングステンプラグ１１２上に、周知のＣＶＤ法によって膜厚が２ｎｍの非晶質シリコンからなる半導体界面層１２０を堆積した。
次に、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が５０ｎｍのタングステンからなる上部電極１１５を、周知のスパッタリング法によって順に堆積した。続いて、周知のＣＶＤ法によってシリコン酸化膜１１６を堆積した。
シリコン酸化膜１１６を堆積する時の温度を４００℃に設定し、タングステンプラグ１１２と非晶質シリコンからなる半導体界面層１２０を反応させて、タングステンシリサイドからなるシリサイド界面層１２１を形成した。
続いて、周知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１６、上部電極１１５、カルコゲナイド材料層１１４、半導体界面層１２０を順に加工した。
この後の工程は、本実施例１と同様であるため、説明は省略する。
以上の工程により、図１６に示した本実施例の相変化メモリセルが略完成する。
シリコン酸化膜１１６を堆積する時の温度を４００℃に設定し、タングステンプラグ１１２と非晶質シリコンからなる半導体界面層１２０を反応させて、タングステンシリサイドからなるシリサイド界面層１２１を形成した。
続いて、周知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１６、上部電極１１５、カルコゲナイド材料層１１４、半導体界面層１２０を順に加工した。
この後の工程は、本実施例１と同様であるため、説明は省略する。
以上の工程により、図１６に示した本実施例の相変化メモリセルが略完成する。
本実施例３によれば、カルコゲナイド材料層と層間絶縁膜との界面全面に半導体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。これに加えて、カルコゲナイド材料層とプラグとの界面にシリサイドからなる界面層が形成されることにより、低抵抗プラグからの熱拡散が抑制されてカルコゲナイド材料が効率的に加熱されるため、相変化メモリの書き換えの低電流化が可能となる。
なお、本発明によれば、上述の実施例に限らず、本願明細書の先にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例４＞
本発明の実施例４を図１９で説明する。この実施例は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、絶縁体からなる連続した界面層を形成するものであり、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いるものである。
タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。
なお、本発明によれば、上述の実施例に限らず、本願明細書の先にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例４＞
本発明の実施例４を図１９で説明する。この実施例は、カルコゲナイド材料層の下面と層間絶縁膜及びプラグの上面との間に、絶縁体からなる連続した界面層を形成するものであり、絶縁体界面層の形成方法として、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化する手段を用いるものである。
タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。
層間絶縁膜１１１及びタングステンプラグ１１２上に、タンタル金属ターゲットを用いてアルゴン雰囲気中でスパッタリングすることによって膜厚が１ｎｍのタンタル金属膜を堆積した。
次に、基板を真空中で搬送して大気に曝さないようにして、タンタル金属膜をラジカル酸化することによって、タンタル酸化膜界面層１２２を形成した。
なお、タンタル金属を酸化すると膜厚は約２倍に増大するため、タンタル酸化膜界面層の膜厚は約２ｎｍとなる。
なお、タンタル金属を酸化すると膜厚は約２倍に増大するため、タンタル酸化膜界面層の膜厚は約２ｎｍとなる。
つまり、タンタル金属膜の厚さは、所望のタンタル酸化膜厚の半分にしておけばよい。
また、タンタル金属膜を形成してラジカル酸化する工程を複数回繰り返すことによって、所望の厚さのタンタル酸化膜を得てもよい。
また、タンタル金属膜を形成してラジカル酸化する工程を複数回繰り返すことによって、所望の厚さのタンタル酸化膜を得てもよい。
次に、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が５０ｎｍのタングステンからなる上部電極１１５を、周知のスパッタリング法によって順に堆積した。続いて、周知のＣＶＤ法によってシリコン酸化膜１１６を堆積した。続いて、周知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１６、上部電極１１５、カルコゲナイド材料層１１４、タンタル酸化膜界面層１２２を順に加工した。
この後の工程は、本実施例１と同様であるため、説明は省略する。
以上の工程により、図１９に示した本実施例の相変化メモリセルが略完成する。
この後の工程は、本実施例１と同様であるため、説明は省略する。
以上の工程により、図１９に示した本実施例の相変化メモリセルが略完成する。
本実施例４によれば、カルコゲナイド材料層の下部全面に絶縁体からなる接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。これに加えて、プラグ上に絶縁体からなる界面層が形成されることにより、低抵抗材料のプラグからの熱拡散が抑制されてカルコゲナイド材料が効率的に加熱されるため、相変化メモリの書き換えの低電流化が可能となる。
また、絶縁体界面層の形成方法として、タンタル金属ターゲットを用いてスパッタリングすることによってタンタル金属膜を形成した後、酸素ラジカル中でタンタル金属膜を酸化する手段を用いることにより、タンタル酸化膜界面層の膜厚の面内均一性を向上させることができる。
従来技術と本発明を用いて試作した相変化メモリのセット抵抗とリセット抵抗のウエハ面内分布を図２０に示す。
従来技術と本発明を用いて試作した相変化メモリのセット抵抗とリセット抵抗のウエハ面内分布を図２０に示す。
タンタル酸化膜界面層の形成方法として、従来技術である反応性スパッタリング法を用いた場合は［図２０（а）］、タンタル酸化膜界面層の膜厚のばらつきが大きく、タングステンプラグ表面の酸化が避けられないために、セット抵抗とリセット抵抗のウエハ面内分布は極めて大きい。一方、本発明の手段を用いた場合は（ｂ）、タンタル酸化膜界面層の膜厚のばらつきは小さく、タングステンプラグ表面の酸化を抑制できるために、セット抵抗とリセット抵抗のウエハ面内分布は１桁以内に抑制できることがわかる。
上述した例では、絶縁体界面層としてタンタル酸化膜を用いたが、これに限らず、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、ニオブ酸化膜、クロム酸化膜、モリブデン酸化膜、タングステン酸化膜、アルミニウム酸化膜などの絶縁性の膜を用いることができる。
上述した例では、カルコゲナイド材料層としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
上述した例では、カルコゲナイド材料層としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
また、所望の膜厚、例えばタンタル酸化膜界面層を４ｎｍとする場合、タンタル金属膜を１ｎｍ堆積し、第１の酸化を行い（膜厚は、２ｎｍとなる）、その後更にタンタル金属膜を１ｎｍ堆積し、第２の酸化を行ってもよい。最初に堆積するタンタル金属膜の膜厚によっては、このように繰り返し行ったほうが早く形成することができる場合もある。
なお、本発明によれば、上述の実施例に限らず、先に説明した各種手段がそれぞれ適用可能であることはいうまでもない。
なお、本発明によれば、上述の実施例に限らず、先に説明した各種手段がそれぞれ適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、その実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１…層間絶縁膜、２…プラグ、３…カルコゲナイド材料層、４…上部電極、５…ハードマスク、６…層間絶縁膜、７…絶縁体界面層、８…導電体接着層、９…半導体界面層、１０…シリサイド界面層、１１…タングステンプラグ、１２…タンタル酸化膜界面層、１３…タングステン酸化膜、１４…タンタル金属膜、１０１…半導体基板、１０２…素子間分離酸化膜、１０３…ゲート酸化膜、１０４…ゲート電極、１０５…シリコン窒化膜、１０６…拡散層、１０７…シリコン窒化膜、１０８…層間絶縁膜、１０９…タングステンプラグ、１１０…第一の配線層、１１１…層間絶縁膜、１１２…タングステンプラグ、１１３…絶縁体界面層、１１４…カルコゲナイド材料層、１１５…上部電極、１１６…シリコン酸化膜、１１７…層間絶縁膜、１１８…タングステンプラグ、１１９…第二の配線層、１２０…半導体界面層、１２１…シリサイド界面層、１２２…タンタル酸化膜界面層。
Claims (8)
- プラグと、
前記プラグ上の相変化材料層と、
前記相変化材料層上の電極とを有し、
前記相変化材料層の内の前記プラグと前記電極とに挟まれる領域の相状態でデータを記憶する半導体記憶装置であって、
前記プラグと前記相変化材料層との間に、トンネル電流が流れる厚さの半導体により構成される界面層を備えることを特徴とする半導体記憶装置。 - 前記相変化材料層はカルコゲナイド材料を含むことを特徴とする請求項１記載の半導体記憶装置。
- 前記界面層の膜厚が、０．５ｎｍ以上であることを特徴とする請求項１記載の半導体記憶装置。
- 前記界面層の膜厚が、５ｎｍ以下であることを特徴とする請求項１記載の半導体記憶装置。
- 前記界面層が、Ｓｉを含む材料からなる請求項１記載の半導体記憶装置。
- プラグと、
前記プラグ上の相変化材料層と、
前記相変化材料層上の電極とを有し、
前記相変化材料層の内の前記プラグと前記電極とに挟まれる領域の相状態でデータを記憶する半導体記憶装置であって、
前記プラグと前記相変化材料層との間に、半導体材料と前記プラグに用いられる材料との合金により構成される界面層を備えることを特徴とする半導体記憶装置。 - 前記相変化材料層はカルコゲナイド材料を含むことを特徴とする請求項６記載の半導体記憶装置。
- 前記界面層が、Ｓｉを含む材料からなる請求項６記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011000036A JP2011091433A (ja) | 2005-05-19 | 2011-01-04 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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