JP2003179164A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 段差の発生を抑えてキャパシタの下部電極の
平坦性を確保し、キャパシタ特性を安定化させることが
できる半導体素子及びその製造方法を提供すること。 【解決手段】 基礎導電膜５１と、層間膜コンタクトホ
ールを有し、基礎導電膜５１上面に形成された、層間絶
縁膜５２と、層間膜コンタクトホールと連続した接着層
コンタクトホールを有し、層間絶縁膜上面に形成された
接着層５４と、層間膜コンタクトホール及び接着層コン
タクトホールからなる複合コンタクトホール内に、基礎
導電膜５１に接続され、接着層５４の上面に合わせて平
坦化されて形成された接続部２００と、接続部２００及
び接着層５４の上面に形成された第1電極５７、５８、
誘電体膜５９、及び第2電極６０を備えたキャパシタと
を装備する。
平坦性を確保し、キャパシタ特性を安定化させることが
できる半導体素子及びその製造方法を提供すること。 【解決手段】 基礎導電膜５１と、層間膜コンタクトホ
ールを有し、基礎導電膜５１上面に形成された、層間絶
縁膜５２と、層間膜コンタクトホールと連続した接着層
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び接着層５４の上面に形成された第1電極５７、５８、
誘電体膜５９、及び第2電極６０を備えたキャパシタと
を装備する。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子及びそ
の製造方法に関し、特に、キャパシタを備える半導体素
子及びその製造方法に関する。
の製造方法に関し、特に、キャパシタを備える半導体素
子及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化や小型化、高速化
が進められるにつれ、キャパシタの占有面積が減少して
きている。しかし、半導体素子の高集積化や小型化がな
されても、駆動に必要なキャパシタの静電容量を確保す
る必要があり、そのための研究が進められている。
が進められるにつれ、キャパシタの占有面積が減少して
きている。しかし、半導体素子の高集積化や小型化がな
されても、駆動に必要なキャパシタの静電容量を確保す
る必要があり、そのための研究が進められている。
【０００３】キャパシタの静電容量を確保するための一
つの方法として、キャパシタの下部電極をシリンダー(C
yclinder)構造、スタック(Stack)構造、ピン(Pin)構
造、凹状(Concave)構造などの多様な構造にして、制限
された面積下でキャパシタ下部電極の有効表面積を拡大
する方法がある。
つの方法として、キャパシタの下部電極をシリンダー(C
yclinder)構造、スタック(Stack)構造、ピン(Pin)構
造、凹状(Concave)構造などの多様な構造にして、制限
された面積下でキャパシタ下部電極の有効表面積を拡大
する方法がある。
【０００４】また、他の方法として、キャパシタ誘電体
膜にBST、Ta2O5などの高誘電体膜や、SBTN((Sr、Bi)(T
a、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti
3O12)のような強誘電体膜を用いる方法がある。なお、
このような高誘電体膜や強誘電体膜を用いる場合、電気
的特性面でキャパシタの上部電極や下部電極には、白金
(Pt)、イリジウム(Ir)、ルテニウム(Ru)、イリジウム酸
化膜(IrO)、ルテニウム酸化膜(RuO)、白金合金(Pt-allo
y)、TiNなどの導電性膜が用いられている。
膜にBST、Ta2O5などの高誘電体膜や、SBTN((Sr、Bi)(T
a、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti
3O12)のような強誘電体膜を用いる方法がある。なお、
このような高誘電体膜や強誘電体膜を用いる場合、電気
的特性面でキャパシタの上部電極や下部電極には、白金
(Pt)、イリジウム(Ir)、ルテニウム(Ru)、イリジウム酸
化膜(IrO)、ルテニウム酸化膜(RuO)、白金合金(Pt-allo
y)、TiNなどの導電性膜が用いられている。
【０００５】このような導電性膜を用いてキャパシタ下
部電極を形成する場合、ソース／ドレイン領域や、ワー
ドライン、ビットラインのようなトランジスタ形成工程
が完了した半導体基板上に、これらのトランジスタ等に
接続されたストレージノードコンタクトプラグを先に形
成しておき、該ストレージノードコンタクトプラグに接
続された下部電極を形成して得られるPP(Polysilicon P
lug)構造が広く用いられている。
部電極を形成する場合、ソース／ドレイン領域や、ワー
ドライン、ビットラインのようなトランジスタ形成工程
が完了した半導体基板上に、これらのトランジスタ等に
接続されたストレージノードコンタクトプラグを先に形
成しておき、該ストレージノードコンタクトプラグに接
続された下部電極を形成して得られるPP(Polysilicon P
lug)構造が広く用いられている。
【０００６】図1A及び図1Bは、従来の技術に係る半導体
素子の一製造過程における素子の構造を示す断面図であ
る。
素子の一製造過程における素子の構造を示す断面図であ
る。
【０００７】図1Aに示すように、まず半導体基板11上に
ゲート酸化膜12及びワードライン13を形成する。
ゲート酸化膜12及びワードライン13を形成する。
【０００８】引き続いて、ワードライン13両側の半導体
基板11の表層部に不純物をイオン注入してソース14a及
びドレイン14b(またはドレイン領域14a及びソース領域1
4b)を形成した後、半導体基板11及びワードライン13の
上面に第1層間絶縁膜15を形成する。
基板11の表層部に不純物をイオン注入してソース14a及
びドレイン14b(またはドレイン領域14a及びソース領域1
4b)を形成した後、半導体基板11及びワードライン13の
上面に第1層間絶縁膜15を形成する。
【０００９】次いで、第1層間絶縁膜15をパターニング
して、ドレイン領域14bを露出する第1コンタクトホール
を形成した後、第1コンタクトホール内及び第1層間絶縁
膜15の上面にタングステン層を成長させる。
して、ドレイン領域14bを露出する第1コンタクトホール
を形成した後、第1コンタクトホール内及び第1層間絶縁
膜15の上面にタングステン層を成長させる。
【００１０】次いで、第1層間絶縁膜15の上面が露出す
るまで、タングステン層をエッチバック法または化学機
械的研磨(Chemical Mechanical Polishing；CMP)法等で
平坦化して第1コンタクトホール内に埋め込まれたビッ
トラインコンタクト、すなわちタングステンプラグ16を
形成する。
るまで、タングステン層をエッチバック法または化学機
械的研磨(Chemical Mechanical Polishing；CMP)法等で
平坦化して第1コンタクトホール内に埋め込まれたビッ
トラインコンタクト、すなわちタングステンプラグ16を
形成する。
【００１１】そして、タングステンプラグ16及び第1層
間絶縁膜15の上面にビットライン用導電膜を成長させた
後、パターニングしてタングステンプラグ16を介してド
レイン14bに接続されたビットライン17を形成する。こ
のようにして、トランジスタ製造工程を実施しておく。
間絶縁膜15の上面にビットライン用導電膜を成長させた
後、パターニングしてタングステンプラグ16を介してド
レイン14bに接続されたビットライン17を形成する。こ
のようにして、トランジスタ製造工程を実施しておく。
【００１２】次いで、ビットライン17及び第1層間絶縁
膜15の上面に、第2層間絶縁膜18を成長させて平坦化し
た後、パターニングした感光膜(図示せず)をマスクとし
て、第2層間絶縁膜18と第1層間絶縁膜15とをエッチング
し、ソース領域14aの表面を露出する第2コンタクトホー
ルを形成する。この第2コンタクトホールは、通常スト
レージノードコンタクトホール(Storage Node Contact
hole)と呼ばれる。
膜15の上面に、第2層間絶縁膜18を成長させて平坦化し
た後、パターニングした感光膜(図示せず)をマスクとし
て、第2層間絶縁膜18と第1層間絶縁膜15とをエッチング
し、ソース領域14aの表面を露出する第2コンタクトホー
ルを形成する。この第2コンタクトホールは、通常スト
レージノードコンタクトホール(Storage Node Contact
hole)と呼ばれる。
【００１３】次いで、第2コンタクトホール内及び第2層
間絶縁膜18の上面にポリシリコン層を成長させた後、エ
ッチバック法やＣＭＰ法により第2コンタクトホール内
の上方部分に隙間を有して埋め込まれたポリシリコンプ
ラグ19を形成する。
間絶縁膜18の上面にポリシリコン層を成長させた後、エ
ッチバック法やＣＭＰ法により第2コンタクトホール内
の上方部分に隙間を有して埋め込まれたポリシリコンプ
ラグ19を形成する。
【００１４】次いで、ポリシリコンプラグ19及び第2層
間絶縁膜18上にチタニウム(Ti)を成長させ、急速熱処理
(Rapid Thermal Process；RTP)を施して、ポリシリコン
プラグ19のシリコン(Si)とチタニウム(Ti)とを反応させ
て、ポリシリコンプラグ19の上面にチタニウムシリサイ
ド(Ti-Si)膜20を形成する。このチタニウムシリサイド
膜20は、ポリシリコンプラグ19と下部電極との間でオー
ミックコンタクトを形成する役割を果たす。
間絶縁膜18上にチタニウム(Ti)を成長させ、急速熱処理
(Rapid Thermal Process；RTP)を施して、ポリシリコン
プラグ19のシリコン(Si)とチタニウム(Ti)とを反応させ
て、ポリシリコンプラグ19の上面にチタニウムシリサイ
ド(Ti-Si)膜20を形成する。このチタニウムシリサイド
膜20は、ポリシリコンプラグ19と下部電極との間でオー
ミックコンタクトを形成する役割を果たす。
【００１５】次に、ウェットエッチング等で未反応のチ
タニウムを除去し、チタニウムシリサイド膜20及び第2
層間絶縁膜18の上面にチタニウムナイトライド(TiN)層
を成長させた後、第2層間絶縁膜18の表面が露出される
までチタニウムナイトライド層をエッチバック法やCMP
法で平坦化して、第2コンタクトホール内に完全に埋め
込まれたチタニウムナイトライド膜21を形成する。この
チタニウムナイトライド膜21は、ポリシリコンプラグ19
と下部電極との間の相互拡散を防止するバリヤ層として
作用する。
タニウムを除去し、チタニウムシリサイド膜20及び第2
層間絶縁膜18の上面にチタニウムナイトライド(TiN)層
を成長させた後、第2層間絶縁膜18の表面が露出される
までチタニウムナイトライド層をエッチバック法やCMP
法で平坦化して、第2コンタクトホール内に完全に埋め
込まれたチタニウムナイトライド膜21を形成する。この
チタニウムナイトライド膜21は、ポリシリコンプラグ19
と下部電極との間の相互拡散を防止するバリヤ層として
作用する。
【００１６】次いで、チタニウムナイトライド膜21及び
第2層間絶縁膜18の上面に接着層22を形成した後、接着
層22をパターニングして、チタニウムナイトライド膜21
を露出させる第3コンタクトホールを形成する。
第2層間絶縁膜18の上面に接着層22を形成した後、接着
層22をパターニングして、チタニウムナイトライド膜21
を露出させる第3コンタクトホールを形成する。
【００１７】この第3コンタクトホールは、非導電性の
接着層22を貫通して、後続する拡散バリヤ膜とチタニウ
ムナイトライド膜21とを電気的に接続させるために、チ
タニウムナイトライド膜21が埋め込まれた第2コンタク
トホールより広い幅で形成される。なお、接着層22は、
下部電極と第2層間絶縁膜18との間の接着力を強化する
ためのものであって、この接着層22にはIrO2等が用いら
れる。
接着層22を貫通して、後続する拡散バリヤ膜とチタニウ
ムナイトライド膜21とを電気的に接続させるために、チ
タニウムナイトライド膜21が埋め込まれた第2コンタク
トホールより広い幅で形成される。なお、接着層22は、
下部電極と第2層間絶縁膜18との間の接着力を強化する
ためのものであって、この接着層22にはIrO2等が用いら
れる。
【００１８】次に、図1Bに示すように、第3コンタクト
ホールが形成された接着層22、チタニウムナイトライド
膜21及び第2層間絶縁膜18の上面に拡散バリヤ膜23、下
部電極24、誘電体膜25、上部電極26を形成するための層
を順に成長させた後、上部電極26を先にパターニングし
て形成し、次いで誘電体膜25、下部電極24、拡散バリヤ
膜23及び接着層22を順にパターニングして形成する。こ
のようにしてキャパシタ構造を形成する。
ホールが形成された接着層22、チタニウムナイトライド
膜21及び第2層間絶縁膜18の上面に拡散バリヤ膜23、下
部電極24、誘電体膜25、上部電極26を形成するための層
を順に成長させた後、上部電極26を先にパターニングし
て形成し、次いで誘電体膜25、下部電極24、拡散バリヤ
膜23及び接着層22を順にパターニングして形成する。こ
のようにしてキャパシタ構造を形成する。
【００１９】上述したような構造はCOB(Capacitor Over
Bitline)構造といわれるが、この構造では、ポリシリ
コンプラグ19、チタニウムシリサイド膜20及びチタニウ
ムナイトライド21からなるストレージノードコンタクト
(SNC)を形成する工程、及び該ストレージノードコンタ
クトに接続される拡散バリヤ膜23を形成する工程が極め
て重要である。
Bitline)構造といわれるが、この構造では、ポリシリ
コンプラグ19、チタニウムシリサイド膜20及びチタニウ
ムナイトライド21からなるストレージノードコンタクト
(SNC)を形成する工程、及び該ストレージノードコンタ
クトに接続される拡散バリヤ膜23を形成する工程が極め
て重要である。
【００２０】ストレージノードコンタクトを形成する工
程では、後続する誘電体膜25の結晶化の際に必須の高温
熱処理時に十分な耐熱特性を有する構造を形成すること
が要求される。
程では、後続する誘電体膜25の結晶化の際に必須の高温
熱処理時に十分な耐熱特性を有する構造を形成すること
が要求される。
【００２１】また、該誘電体膜25を形成する際の下層と
なる拡散バリヤ膜23を形成する工程では、拡散バリヤ膜
23の上面が十分に平坦であることが要求される。これ
は、誘電体膜25を有機金属気相成長法(Metal Organic C
hemical Vapor Deposition；MOCVD法)や、ゾル-ゲル(So
l-gel)法により形成する場合、特に重要となる。
なる拡散バリヤ膜23を形成する工程では、拡散バリヤ膜
23の上面が十分に平坦であることが要求される。これ
は、誘電体膜25を有機金属気相成長法(Metal Organic C
hemical Vapor Deposition；MOCVD法)や、ゾル-ゲル(So
l-gel)法により形成する場合、特に重要となる。
【００２２】しかし、拡散バリヤ膜23とプラグとの間を
接着するためには、接着層22が必要であり、これによっ
て、拡散バリヤ膜23の平坦性が損なわれていた。その理
由は、接着層22の開口によってトポロジー(topology)、
すなわち段差が発生し、後続する強誘電体膜の成長時に
悪影響を与えていたためである。この弊害を抑えるため
に、接着層22を薄膜化することによって平坦性を確保す
ることが試みられた。拡散バリヤ膜23の平坦性は、接着
層22の厚さが薄ければ薄いほど良くなるからである。
接着するためには、接着層22が必要であり、これによっ
て、拡散バリヤ膜23の平坦性が損なわれていた。その理
由は、接着層22の開口によってトポロジー(topology)、
すなわち段差が発生し、後続する強誘電体膜の成長時に
悪影響を与えていたためである。この弊害を抑えるため
に、接着層22を薄膜化することによって平坦性を確保す
ることが試みられた。拡散バリヤ膜23の平坦性は、接着
層22の厚さが薄ければ薄いほど良くなるからである。
【００２３】図２は、図１Ａに示した第３コンタクトホ
ールを形成したときの素子の構造をより詳細に示す断面
図である。
ールを形成したときの素子の構造をより詳細に示す断面
図である。
【００２４】上述したように、薄膜化された接着層22を
成長させると、次に、エッチングによりチタニウムナイ
トライド膜21を露出させる上記第３コンタクトホールを
形成する。この場合、第２層間絶縁膜18に対する接着層
22のエッチング選択比、及びチタニウムナイトライド膜
21に対する接着層22のエッチング選択比を高くするエッ
チング条件でエッチングを行うことが必要となる。これ
は、接着層22の上面と第２層間絶縁膜18及びチタニウム
ナイトライド膜21の上面との間の段差を小さくし、後続
する誘電体膜25の成長時にトポロジーによる弊害を抑え
るためである。
成長させると、次に、エッチングによりチタニウムナイ
トライド膜21を露出させる上記第３コンタクトホールを
形成する。この場合、第２層間絶縁膜18に対する接着層
22のエッチング選択比、及びチタニウムナイトライド膜
21に対する接着層22のエッチング選択比を高くするエッ
チング条件でエッチングを行うことが必要となる。これ
は、接着層22の上面と第２層間絶縁膜18及びチタニウム
ナイトライド膜21の上面との間の段差を小さくし、後続
する誘電体膜25の成長時にトポロジーによる弊害を抑え
るためである。
【００２５】
【発明が解決しようとする課題】しかし、一般的に拡散
バリヤ膜23には IrOx/Irの積層構造が用いられ、接着層
22には、IrO2が用いられる。IrO2は、その接着特性こそ
十分であるが、反応性の低い物質であるため、これをパ
ターニングするときのエッチングは物理的な方法に限ら
れる。したがって、第３コンタクトホール形成時のエッ
チングにおけるエッチング選択比は低いものに限られて
しまう。その結果、被エッチング膜である接着層22をエ
ッチングした後、マージン確保のために行うオーバエッ
チングでは、図示したようにチタニウムナイトライド膜
21に対する第２層間絶縁膜18のエッチング選択比が高く
なるなどの不具合が生じてしまい、チタニウムナイトラ
イド膜21のメサ状構造を内部に有するトレンチAが第２
層間絶縁膜18表層部に形成されてしまう等、拡散バリヤ
膜23の平坦性を実現するには限界があった。
バリヤ膜23には IrOx/Irの積層構造が用いられ、接着層
22には、IrO2が用いられる。IrO2は、その接着特性こそ
十分であるが、反応性の低い物質であるため、これをパ
ターニングするときのエッチングは物理的な方法に限ら
れる。したがって、第３コンタクトホール形成時のエッ
チングにおけるエッチング選択比は低いものに限られて
しまう。その結果、被エッチング膜である接着層22をエ
ッチングした後、マージン確保のために行うオーバエッ
チングでは、図示したようにチタニウムナイトライド膜
21に対する第２層間絶縁膜18のエッチング選択比が高く
なるなどの不具合が生じてしまい、チタニウムナイトラ
イド膜21のメサ状構造を内部に有するトレンチAが第２
層間絶縁膜18表層部に形成されてしまう等、拡散バリヤ
膜23の平坦性を実現するには限界があった。
【００２６】そのため、後続する誘電体膜25を成長させ
る際に、トポロジーのために誘電体膜25の厚さが不均一
となってしまい、誘電体膜25に熱処理を施す際にクラッ
クなどが発生しやすくなり、また誘電体膜25のパターニ
ングが困難になるという問題があった。
る際に、トポロジーのために誘電体膜25の厚さが不均一
となってしまい、誘電体膜25に熱処理を施す際にクラッ
クなどが発生しやすくなり、また誘電体膜25のパターニ
ングが困難になるという問題があった。
【００２７】さらに、トポロジーにより、上記熱処理工
程において、拡散バリヤ膜23とストレージノードコンタ
クトとの接触状態や、誘電体膜25と下部電極24との接着
状態に異常が発生し、メモリ素子においてエラーが発生
するなど、強誘電体膜のキャパシタを備えた半導体素子
はもちろん、熱処理工程が必要な誘電体膜のキャパシタ
を備えた全ての半導体素子において、安定したキャパシ
タ特性を実現するのが困難であるという問題があった。
程において、拡散バリヤ膜23とストレージノードコンタ
クトとの接触状態や、誘電体膜25と下部電極24との接着
状態に異常が発生し、メモリ素子においてエラーが発生
するなど、強誘電体膜のキャパシタを備えた半導体素子
はもちろん、熱処理工程が必要な誘電体膜のキャパシタ
を備えた全ての半導体素子において、安定したキャパシ
タ特性を実現するのが困難であるという問題があった。
【００２８】本発明は、上述した従来の技術が有する問
題点を解決するためになされたものであって、トポロジ
ーの発生を抑え、これにより、キャパシタの下部電極の
平坦性を確保し、キャパシタ特性を安定化させることが
できる半導体素子及びその製造方法を提供することを目
的としている。
題点を解決するためになされたものであって、トポロジ
ーの発生を抑え、これにより、キャパシタの下部電極の
平坦性を確保し、キャパシタ特性を安定化させることが
できる半導体素子及びその製造方法を提供することを目
的としている。
【００２９】また、本発明は、上述したような接着層を
用いる際にトポロジーの発生を抑制しつつ、プラグ、オ
ーミックコンタクト層及びバリヤ層からなる接続部の耐
酸化特性を向上させることができる半導体素子及びその
製造方法を提供することを目的としている。
用いる際にトポロジーの発生を抑制しつつ、プラグ、オ
ーミックコンタクト層及びバリヤ層からなる接続部の耐
酸化特性を向上させることができる半導体素子及びその
製造方法を提供することを目的としている。
【００３０】
【課題を解決するための手段】本発明に係る半導体素子
は、基礎導電膜と、層間膜コンタクトホールを有し、前
記基礎導電膜上面に形成された、層間絶縁膜と、前記層
間膜コンタクトホールと連続した接着層コンタクトホー
ルを有し、前記層間絶縁膜上面に形成された接着層と、
前記層間膜コンタクトホール及び前記接着層コンタクト
ホールからなる複合コンタクトホール内に、前記基礎導
電膜に接続され、前記接着層の上面に合わせて平坦化さ
れて形成された接続部と、該接続部及び前記接着層の上
面に形成された第1電極、該第1電極上面に形成された誘
電体膜、及び該誘電体膜上面に形成された第2電極を備
えたキャパシタとを含んで構成されていることを特徴と
している。
は、基礎導電膜と、層間膜コンタクトホールを有し、前
記基礎導電膜上面に形成された、層間絶縁膜と、前記層
間膜コンタクトホールと連続した接着層コンタクトホー
ルを有し、前記層間絶縁膜上面に形成された接着層と、
前記層間膜コンタクトホール及び前記接着層コンタクト
ホールからなる複合コンタクトホール内に、前記基礎導
電膜に接続され、前記接着層の上面に合わせて平坦化さ
れて形成された接続部と、該接続部及び前記接着層の上
面に形成された第1電極、該第1電極上面に形成された誘
電体膜、及び該誘電体膜上面に形成された第2電極を備
えたキャパシタとを含んで構成されていることを特徴と
している。
【００３１】ここで、前記接着層が、IrO2、IrSix(x=1
〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、Hf
Ox(x=1〜2)及びこれらを組み合わせたもののうち、いず
れかを含んで構成されていることが望ましい。
〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、Hf
Ox(x=1〜2)及びこれらを組み合わせたもののうち、いず
れかを含んで構成されていることが望ましい。
【００３２】また、前記接続部が、前記基礎導電膜上に
形成されたプラグ及びバリヤ層を含んで構成されてお
り、前記バリヤ層の上面が、前記接着層の上面とほぼ同
じ高さであることが望ましい。
形成されたプラグ及びバリヤ層を含んで構成されてお
り、前記バリヤ層の上面が、前記接着層の上面とほぼ同
じ高さであることが望ましい。
【００３３】また、前記バリヤ層が、TiN、TaN、TiSi
N、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたもの
のうち、いずれかを含んで構成されていることが望まし
い。
N、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたもの
のうち、いずれかを含んで構成されていることが望まし
い。
【００３４】また、前記第1電極及び前記第2電極が、P
t、Ir、IrOx、Ru、RuOx、Rh、RhOx、CaRuO3、SrRuO3、B
aRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)C
oO3、Cu、Al、Ta、Mo、W、Au、Ag、WSi2、TiSi2、MoSix
(x=0.3〜2)、CoSix(x=1〜2)、NbSix(x=0.3〜2)、TaSi
x(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSi
N、ZrAlN、MoSiN、MoAlN、RuTiN、IrTiN、TaSiN、TaAl
N、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)及びこれらを
組み合わせたもののうち、いずれかを含んで構成されて
いることが望ましい。
t、Ir、IrOx、Ru、RuOx、Rh、RhOx、CaRuO3、SrRuO3、B
aRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)C
oO3、Cu、Al、Ta、Mo、W、Au、Ag、WSi2、TiSi2、MoSix
(x=0.3〜2)、CoSix(x=1〜2)、NbSix(x=0.3〜2)、TaSi
x(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSi
N、ZrAlN、MoSiN、MoAlN、RuTiN、IrTiN、TaSiN、TaAl
N、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)及びこれらを
組み合わせたもののうち、いずれかを含んで構成されて
いることが望ましい。
【００３５】一方、本発明に係る半導体素子の製造方法
は、基礎導電膜上面に層間絶縁膜を成長させる層間絶縁
膜成長工程と、前記層間絶縁膜をパターニングして、前
記基礎導電膜の所定領域の表面を露出させる層間膜コン
タクトホールを形成する層間膜コンタクトホール形成工
程と、前記層間膜コンタクトホール内に、前記基礎導電
膜に接続されたプラグを形成するプラグ形成工程と、前
記プラグ及び前記層間絶縁膜の上面に接着層を成長させ
る接着層成長工程と、前記接着層をパターニングして、
前記プラグの上面を露出させる接着層コンタクトホール
を形成する接着層コンタクトホール形成工程と、前記接
着層コンタクトホール内に、前記プラグに接続され、前
記接着層の上面に合わせて平坦化されたバリヤ層を形成
するバリヤ層形成工程と、前記バリヤ層及び前記接着層
の上面に第1電極と、誘電体膜と、第2電極とを含んで構
成されるキャパシタを形成するキャパシタ形成工程とを
含むことを特徴としている。
は、基礎導電膜上面に層間絶縁膜を成長させる層間絶縁
膜成長工程と、前記層間絶縁膜をパターニングして、前
記基礎導電膜の所定領域の表面を露出させる層間膜コン
タクトホールを形成する層間膜コンタクトホール形成工
程と、前記層間膜コンタクトホール内に、前記基礎導電
膜に接続されたプラグを形成するプラグ形成工程と、前
記プラグ及び前記層間絶縁膜の上面に接着層を成長させ
る接着層成長工程と、前記接着層をパターニングして、
前記プラグの上面を露出させる接着層コンタクトホール
を形成する接着層コンタクトホール形成工程と、前記接
着層コンタクトホール内に、前記プラグに接続され、前
記接着層の上面に合わせて平坦化されたバリヤ層を形成
するバリヤ層形成工程と、前記バリヤ層及び前記接着層
の上面に第1電極と、誘電体膜と、第2電極とを含んで構
成されるキャパシタを形成するキャパシタ形成工程とを
含むことを特徴としている。
【００３６】ここで、前記バリヤ層形成工程が、前記接
着層コンタクトホール内、及び前記接着層上面に導電性
のバリヤ埋込層を成長させるバリヤ埋込層成長工程と、
前記接着層の表面が露出するまで、前記バリヤ埋込層を
化学機械的研磨（CMP）法で平坦化して、前記バリヤ層
を形成するバリヤ埋込層平坦化工程とを含むことが望ま
しい。
着層コンタクトホール内、及び前記接着層上面に導電性
のバリヤ埋込層を成長させるバリヤ埋込層成長工程と、
前記接着層の表面が露出するまで、前記バリヤ埋込層を
化学機械的研磨（CMP）法で平坦化して、前記バリヤ層
を形成するバリヤ埋込層平坦化工程とを含むことが望ま
しい。
【００３７】また、前記プラグ形成工程が、前記層間膜
コンタクトホール内、及び前記層間絶縁膜上面に導電性
のプラグ埋込層を成長させるプラグ埋込層成長工程と、
前記プラグ埋込層をエッチバック法で平坦化するプラグ
埋込層平坦化工程とを含むことが望ましい。
コンタクトホール内、及び前記層間絶縁膜上面に導電性
のプラグ埋込層を成長させるプラグ埋込層成長工程と、
前記プラグ埋込層をエッチバック法で平坦化するプラグ
埋込層平坦化工程とを含むことが望ましい。
【００３８】また、前記接着層成長工程を、化学気相成
長法（CVD法）、物理気相成長法（PVD法）、及び原子層
成長法（ALD法）のうち、いずれかの成長法により行う
ことが望ましい。
長法（CVD法）、物理気相成長法（PVD法）、及び原子層
成長法（ALD法）のうち、いずれかの成長法により行う
ことが望ましい。
【００３９】また、前記接着層成長工程を、IrO2、IrSi
x(x=1〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜
2)、HfOx(x=1〜2)及びこれらを組み合わせたもののう
ち、いずれかの物質を成長させて行うことが望ましい。
x(x=1〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜
2)、HfOx(x=1〜2)及びこれらを組み合わせたもののう
ち、いずれかの物質を成長させて行うことが望ましい。
【００４０】また、前記バリヤ層形成工程が、TiN、Ta
N、TiSiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わ
せたもののうち、いずれかの物質を成長させる処理を含
むことが望ましい。
N、TiSiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わ
せたもののうち、いずれかの物質を成長させる処理を含
むことが望ましい。
【００４１】一方、本発明に係る半導体素子の製造方法
は、トランジスタが形成された半導体基板上面に層間絶
縁膜を成長させる層間絶縁膜成長工程と、前記層間絶縁
膜をパターニングして、前記半導体基板の所定領域の表
面を露出させる層間膜コンタクトホールを形成する層間
膜コンタクトホール形成工程と、前記層間膜コンタクト
ホール内、及び前記層間絶縁膜の上面に、シリコン含有
物質からなるプラグ埋込層を成長させ、前記層間膜コン
タクトホール内に埋め込まれ、前記半導体基板に接続さ
れたプラグと、該プラグ及び前記層間絶縁膜の上面に所
定の厚さを有する反応予備膜とを形成するプラグ形成工
程と、前記反応予備膜の上面にイリジウム含有物質を含
むイリジウム反応層を成長させ、前記反応予備膜のシリ
コンと前記イリジウム反応層のイリジウムとを反応させ
て、前記プラグ及び前記層間絶縁膜の上面に、シリコン
及びイリジウムを含有する接着層を成長させる接着層成
長工程と、前記接着層をパターニングして、前記プラグ
の上面を露出させる接着層コンタクトホールを形成する
接着層コンタクトホール形成工程と、前記接着層コンタ
クトホール内、及び前記接着層上面に導電性のバリヤ埋
込層を成長させるバリヤ埋込層成長工程と、前記接着層
の表面が露出するまで、前記バリヤ埋込層を平坦化し
て、前記バリヤ層を形成するバリヤ埋込層平坦化工程
と、前記バリヤ層及び前記接着層の上面に第１電極と、
誘電体膜と、第２電極とを含んで構成されるキャパシタ
を形成するキャパシタ形成工程とを含むことを特徴とし
ている。
は、トランジスタが形成された半導体基板上面に層間絶
縁膜を成長させる層間絶縁膜成長工程と、前記層間絶縁
膜をパターニングして、前記半導体基板の所定領域の表
面を露出させる層間膜コンタクトホールを形成する層間
膜コンタクトホール形成工程と、前記層間膜コンタクト
ホール内、及び前記層間絶縁膜の上面に、シリコン含有
物質からなるプラグ埋込層を成長させ、前記層間膜コン
タクトホール内に埋め込まれ、前記半導体基板に接続さ
れたプラグと、該プラグ及び前記層間絶縁膜の上面に所
定の厚さを有する反応予備膜とを形成するプラグ形成工
程と、前記反応予備膜の上面にイリジウム含有物質を含
むイリジウム反応層を成長させ、前記反応予備膜のシリ
コンと前記イリジウム反応層のイリジウムとを反応させ
て、前記プラグ及び前記層間絶縁膜の上面に、シリコン
及びイリジウムを含有する接着層を成長させる接着層成
長工程と、前記接着層をパターニングして、前記プラグ
の上面を露出させる接着層コンタクトホールを形成する
接着層コンタクトホール形成工程と、前記接着層コンタ
クトホール内、及び前記接着層上面に導電性のバリヤ埋
込層を成長させるバリヤ埋込層成長工程と、前記接着層
の表面が露出するまで、前記バリヤ埋込層を平坦化し
て、前記バリヤ層を形成するバリヤ埋込層平坦化工程
と、前記バリヤ層及び前記接着層の上面に第１電極と、
誘電体膜と、第２電極とを含んで構成されるキャパシタ
を形成するキャパシタ形成工程とを含むことを特徴とし
ている。
【００４２】ここで、前記接着層形成工程を、前記接着
層形成工程を、約500℃〜約800℃の温度範囲で前記イリ
ジウム反応層を成長させる条件で行うことが望ましい、
その後、約500℃〜約800℃の温度範囲での熱処理を、少
なくとも一回以上施して行うこともできる。
層形成工程を、約500℃〜約800℃の温度範囲で前記イリ
ジウム反応層を成長させる条件で行うことが望ましい、
その後、約500℃〜約800℃の温度範囲での熱処理を、少
なくとも一回以上施して行うこともできる。
【００４３】また、前記プラグ形成工程が、前記層間膜
コンタクトホール内、及び前記層間絶縁膜上面にプラグ
埋込層としてポリシリコン層を成長させて、前記層間膜
コンタクトホール内に前記プラグを形成するプラグ埋込
層成長工程と、前記プラグ及び前記層間絶縁膜上面のプ
ラグ埋込層をエッチバック法で平坦化して、前記反応予
備膜を形成するプラグ埋込層平坦化工程とを含むことが
望ましい。
コンタクトホール内、及び前記層間絶縁膜上面にプラグ
埋込層としてポリシリコン層を成長させて、前記層間膜
コンタクトホール内に前記プラグを形成するプラグ埋込
層成長工程と、前記プラグ及び前記層間絶縁膜上面のプ
ラグ埋込層をエッチバック法で平坦化して、前記反応予
備膜を形成するプラグ埋込層平坦化工程とを含むことが
望ましい。
【００４４】また、前記反応予備膜を、約10Å〜約1000
Åの範囲内の厚さに形成することが望ましい。
Åの範囲内の厚さに形成することが望ましい。
【００４５】また、前記バリヤ埋込層平坦化工程を、Ｃ
ＭＰ法により、前記バリヤ層と前記接着層との研磨選択
比が約50:1〜80:1の範囲内となる条件で行うことが望ま
しい。
ＭＰ法により、前記バリヤ層と前記接着層との研磨選択
比が約50:1〜80:1の範囲内となる条件で行うことが望ま
しい。
【００４６】また、前記キャパシタ形成工程が、前記第
１電極を形成する第１電極形成工程と、前記第２電極を
形成する第２電極形成工程とを含み、前記第１電極形成
工程または前記第２電極形成工程が、TiN、RuTiN、IrTi
N、Ir、IrOx、Ru、RuOx、Rh、RhOx、Pt及びこれらを組
み合わせたもののうち、いずれかの物質を成長させる処
理を含むことが望ましい。
１電極を形成する第１電極形成工程と、前記第２電極を
形成する第２電極形成工程とを含み、前記第１電極形成
工程または前記第２電極形成工程が、TiN、RuTiN、IrTi
N、Ir、IrOx、Ru、RuOx、Rh、RhOx、Pt及びこれらを組
み合わせたもののうち、いずれかの物質を成長させる処
理を含むことが望ましい。
【００４７】一方、本発明に係る半導体素子の製造方法
は、基礎導電膜上に層間絶縁膜を成長させる層間絶縁膜
成長工程と、該層間絶縁膜の上面に接着層を成長させる
接着層成長工程と、前記接着層及び前記層間絶縁膜をパ
ターニングして、前記基礎導電膜の所定領域の表面を露
出させる複合コンタクトホールを形成する複合コンタク
トホール形成工程と、前記複合コンタクトホール内に、
前記基礎導電膜に接続され、前記接着層の上面に合わせ
て平坦化された接続部を形成する接続部形成工程と、前
記接続部及び前記接着層の上面にキャパシタを形成する
キャパシタ形成工程とを含むことを特徴としている。
は、基礎導電膜上に層間絶縁膜を成長させる層間絶縁膜
成長工程と、該層間絶縁膜の上面に接着層を成長させる
接着層成長工程と、前記接着層及び前記層間絶縁膜をパ
ターニングして、前記基礎導電膜の所定領域の表面を露
出させる複合コンタクトホールを形成する複合コンタク
トホール形成工程と、前記複合コンタクトホール内に、
前記基礎導電膜に接続され、前記接着層の上面に合わせ
て平坦化された接続部を形成する接続部形成工程と、前
記接続部及び前記接着層の上面にキャパシタを形成する
キャパシタ形成工程とを含むことを特徴としている。
【００４８】ここで、前記複合コンタクトホール形成工
程が、前記接着層と前記層間絶縁膜とを、同じマスクを
用いてエッチングする処理であることが望ましい。
程が、前記接着層と前記層間絶縁膜とを、同じマスクを
用いてエッチングする処理であることが望ましい。
【００４９】また、前記接続部が、ポリシリコンプラグ
とバリヤ層とを含む積層構造となるように、前記接続部
を形成することが望ましい。
とバリヤ層とを含む積層構造となるように、前記接続部
を形成することが望ましい。
【００５０】また、前記接続部形成工程が、前記複合コ
ンタクトホールの下方部分を埋め込むポリシリコンプラ
グを形成するポリシリコンプラグ形成工程と、前記ポリ
シリコンプラグ及び前記接着層の上面にバリヤ埋込層を
成長させるバリヤ埋込層成長工程と、前記接着層の表面
が露出するまで、前記バリヤ埋込層を平坦化するバリヤ
埋込層平坦化工程とを含むことが望ましい。
ンタクトホールの下方部分を埋め込むポリシリコンプラ
グを形成するポリシリコンプラグ形成工程と、前記ポリ
シリコンプラグ及び前記接着層の上面にバリヤ埋込層を
成長させるバリヤ埋込層成長工程と、前記接着層の表面
が露出するまで、前記バリヤ埋込層を平坦化するバリヤ
埋込層平坦化工程とを含むことが望ましい。
【００５１】また、前記ポリシリコンプラグ形成工程
が、前記複合コンタクトホール内、及び前記接着層上面
にポリシリコン層を成長させるプラグ埋込層成長工程
と、前記ポリシリコン層をエッチバック法で平坦化する
プラグ埋込層平坦化工程とを含むことが望ましい。
が、前記複合コンタクトホール内、及び前記接着層上面
にポリシリコン層を成長させるプラグ埋込層成長工程
と、前記ポリシリコン層をエッチバック法で平坦化する
プラグ埋込層平坦化工程とを含むことが望ましい。
【００５２】また、前記接着層成長工程が、Al2O3、Ta2
O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、IrO2、IrSix(x=1〜
2)、HfOx(x=1〜2)及びこれらを組み合わせたもののう
ち、いずれかの物質を成長させる処理を含むことが望ま
しい。
O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、IrO2、IrSix(x=1〜
2)、HfOx(x=1〜2)及びこれらを組み合わせたもののう
ち、いずれかの物質を成長させる処理を含むことが望ま
しい。
【００５３】また、前記接着層が、約50Å〜約5000Åの
範囲内の厚さであることが望ましい。
範囲内の厚さであることが望ましい。
【００５４】また、前記キャパシタ形成工程が、前記接
着層及び前記接続部の上面に、拡散バリヤ層を含む積層
構造の第1電極を形成する第１電極形成工程と、該第1電
極上面に誘電体膜を形成する誘電体膜形成工程と、該誘
電体膜上面に第2電極を形成する第2電極形成工程とを含
むことが望ましい。
着層及び前記接続部の上面に、拡散バリヤ層を含む積層
構造の第1電極を形成する第１電極形成工程と、該第1電
極上面に誘電体膜を形成する誘電体膜形成工程と、該誘
電体膜上面に第2電極を形成する第2電極形成工程とを含
むことが望ましい。
【００５５】また、前記第１電極形成工程が、Ir、IrOx
(x=1〜2)、Pt、PtOx(x=0〜1)、Ru、RuOx(x=1〜2)、Rh、
RhOx(x=1〜2)、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)、
CaRuO3、SrRuO3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、
BaIrO3、(La、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、W
Six(x=1〜2)、TiSix(x=1〜2)、MoSix(x=0.3〜2)、CoSix
(x=1〜2)、NbSix(x=0.3〜2)、TaSix(x=1〜2)、TiN、Ta
N、WN、TiSiN、TiAlN、TiBN、ZrSiN、ZrAlN、MoSiN、Mo
AlN、TaSiN、TaAlN、RuTiN、ZrTiN及びこれらを組み合
わせたもののうち、いずれかを成長させる処理を含むこ
とが望ましい。
(x=1〜2)、Pt、PtOx(x=0〜1)、Ru、RuOx(x=1〜2)、Rh、
RhOx(x=1〜2)、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)、
CaRuO3、SrRuO3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、
BaIrO3、(La、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、W
Six(x=1〜2)、TiSix(x=1〜2)、MoSix(x=0.3〜2)、CoSix
(x=1〜2)、NbSix(x=0.3〜2)、TaSix(x=1〜2)、TiN、Ta
N、WN、TiSiN、TiAlN、TiBN、ZrSiN、ZrAlN、MoSiN、Mo
AlN、TaSiN、TaAlN、RuTiN、ZrTiN及びこれらを組み合
わせたもののうち、いずれかを成長させる処理を含むこ
とが望ましい。
【００５６】また、前記誘電体膜形成工程に、前記誘電
体膜として強誘電体、または高誘電体膜を用いることが
望ましい。
体膜として強誘電体、または高誘電体膜を用いることが
望ましい。
【００５７】
【発明の実施の形態】以下、添付した図面を参照しなが
ら、本発明に係る実施の形態を詳しく説明する。
ら、本発明に係る実施の形態を詳しく説明する。
【００５８】図3は、本発明の第１の実施の形態に係る
半導体素子の構造を示す断面図である。ここでは、半導
体素子のうち半導体基板に接続されたキャパシタの部分
のみを示している。
半導体素子の構造を示す断面図である。ここでは、半導
体素子のうち半導体基板に接続されたキャパシタの部分
のみを示している。
【００５９】図3に示すように、本発明の実施の形態に
係る半導体素子は、基礎導電膜となる半導体基板31と、
層間膜コンタクトホールとなる第１コンタクトホールを
有し、半導体基板31上面に形成された層間絶縁膜32と、
前記第１コンタクトホールと連続した接着層コンタクト
ホールとなる第２コンタクトホールを有し、層間絶縁膜
32上面に形成された接着層34と、接着層34及び層間絶縁
膜32を貫通した、前記第１コンタクトホール及び前記第
２コンタクトホールからなる複合コンタクトホール内
に、半導体基板31に接続され、接着層34の上面に合わせ
て平坦化されて形成された接続部100と、接続部100及び
接着層34の上面に形成された第１電極となる拡散バリヤ
膜37及び下部電極38の積層構造と、第１電極上面に形成
された誘電体膜39と、誘電体膜39上面に形成された第２
電極となる上部電極40とを備えたキャパシタを含んで構
成されている。
係る半導体素子は、基礎導電膜となる半導体基板31と、
層間膜コンタクトホールとなる第１コンタクトホールを
有し、半導体基板31上面に形成された層間絶縁膜32と、
前記第１コンタクトホールと連続した接着層コンタクト
ホールとなる第２コンタクトホールを有し、層間絶縁膜
32上面に形成された接着層34と、接着層34及び層間絶縁
膜32を貫通した、前記第１コンタクトホール及び前記第
２コンタクトホールからなる複合コンタクトホール内
に、半導体基板31に接続され、接着層34の上面に合わせ
て平坦化されて形成された接続部100と、接続部100及び
接着層34の上面に形成された第１電極となる拡散バリヤ
膜37及び下部電極38の積層構造と、第１電極上面に形成
された誘電体膜39と、誘電体膜39上面に形成された第２
電極となる上部電極40とを備えたキャパシタを含んで構
成されている。
【００６０】接着層34は、イリジウムとシリコンとが含
まれた金属膜、例えばイリジウムシリサイド(IrSix) (x
=1〜2)に限らず、イリジウム酸化膜（IrO2）、Al2O3、T
a2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及び
これらを組み合わせたもののうち、いずれかを含んで構
成されていることが望ましい。
まれた金属膜、例えばイリジウムシリサイド(IrSix) (x
=1〜2)に限らず、イリジウム酸化膜（IrO2）、Al2O3、T
a2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及び
これらを組み合わせたもののうち、いずれかを含んで構
成されていることが望ましい。
【００６１】また、本実施の形態では、接続部100は、
半導体基板31上に形成されたプラグとなるポリシリコン
プラグ33、オーミックコンタクト層となるチタニウムシ
リサイド膜35、及びバリヤ層となるチタニウムナイトラ
イド膜36aを含んで構成されており、接続部100の上面と
なるチタニウムナイトライド膜36aの上面は、接着層34
の上面とほぼ同じ高さとなっている。
半導体基板31上に形成されたプラグとなるポリシリコン
プラグ33、オーミックコンタクト層となるチタニウムシ
リサイド膜35、及びバリヤ層となるチタニウムナイトラ
イド膜36aを含んで構成されており、接続部100の上面と
なるチタニウムナイトライド膜36aの上面は、接着層34
の上面とほぼ同じ高さとなっている。
【００６２】本実施の形態では接続部100のプラグとし
て、ポリシリコンを用いているが、別の実施の形態で
は、タングステン(W)、タングステンシリサイド(W-S
i)、TiN、TiAlN、TaSiN、TiSiN、TaN、TaAlN、TiSi、Ta
Si及びこれらを組み合わせたもののうち、いずれかを含
んで構成されていてもよい。
て、ポリシリコンを用いているが、別の実施の形態で
は、タングステン(W)、タングステンシリサイド(W-S
i)、TiN、TiAlN、TaSiN、TiSiN、TaN、TaAlN、TiSi、Ta
Si及びこれらを組み合わせたもののうち、いずれかを含
んで構成されていてもよい。
【００６３】また、接続部100のバリヤ層は、本実施の
形態で用いたチタニウムナイトライド（TiN）に限ら
ず、TaNのような二元系窒化膜、TiSiN、TiAlN及びRuTiN
のような三元系窒化膜、RuTiO及びこれらを組み合わせ
たもののうち、いずれかを含んで構成されていてもよ
い。
形態で用いたチタニウムナイトライド（TiN）に限ら
ず、TaNのような二元系窒化膜、TiSiN、TiAlN及びRuTiN
のような三元系窒化膜、RuTiO及びこれらを組み合わせ
たもののうち、いずれかを含んで構成されていてもよ
い。
【００６４】そして、接続部100のオーミックコンタク
ト層は、本実施の形態で用いたチタニウムシリサイドに
限らず、CoSiや、MoSi等をを含んで構成されていてもよ
い。
ト層は、本実施の形態で用いたチタニウムシリサイドに
限らず、CoSiや、MoSi等をを含んで構成されていてもよ
い。
【００６５】一方、層間絶縁膜32は、BSG(Boron Silica
te Glass)膜、BPSG(Boron PhosphoSilicate Glass)
膜、HDP(High Density Plasma)酸化膜、USG(Undoped Si
licateGlass) 膜、TEOS(Tetra Ethyl Ortho Silicate)
膜、APL(advanced planarization layer)酸化膜、SOG(S
pin On Glass) 膜及びこれらを組み合わせた積層膜のう
ち、いずれかを含んで構成されていることが望ましい。
te Glass)膜、BPSG(Boron PhosphoSilicate Glass)
膜、HDP(High Density Plasma)酸化膜、USG(Undoped Si
licateGlass) 膜、TEOS(Tetra Ethyl Ortho Silicate)
膜、APL(advanced planarization layer)酸化膜、SOG(S
pin On Glass) 膜及びこれらを組み合わせた積層膜のう
ち、いずれかを含んで構成されていることが望ましい。
【００６６】また、第１電極となる拡散バリヤ膜37及び
下部電極38の積層構造、及び第２電極となる上部電極40
は、Pt、Ir、IrOx、Ru、RuOx、Rh、RhOx、CaRuO3、SrRu
O3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(L
a、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、WSi2、TiS
i2、MoSix(x=0.3〜2)、CoSix(x=1〜2)、NbSix(x=0.3〜
2)、TaSix(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiB
N、ZrSiN、ZrAlN、MoSiN、MoAlN、RuTiN、IrTiN、TaSi
N、TaAlN、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)及びこ
れらを組み合わせたもののうち、いずれかを含んで構成
されていることが望ましい。
下部電極38の積層構造、及び第２電極となる上部電極40
は、Pt、Ir、IrOx、Ru、RuOx、Rh、RhOx、CaRuO3、SrRu
O3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(L
a、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、WSi2、TiS
i2、MoSix(x=0.3〜2)、CoSix(x=1〜2)、NbSix(x=0.3〜
2)、TaSix(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiB
N、ZrSiN、ZrAlN、MoSiN、MoAlN、RuTiN、IrTiN、TaSi
N、TaAlN、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)及びこ
れらを組み合わせたもののうち、いずれかを含んで構成
されていることが望ましい。
【００６７】また、誘電体膜39としては、Ta2O5、STO(S
rTiO3)、BST、PZT、PLZT((Pb、La)(Zr、Ti)O3)、BTO(Ba
TiO3)、PMN(Pb(Ng1/3Nb2/3)O3)、SBTN((Sr、Bi)(Ta、N
b)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)、P
T(PbTiO3)及びこれらを組み合わせたもののうち、いず
れかを含んで構成されていることが望ましい。
rTiO3)、BST、PZT、PLZT((Pb、La)(Zr、Ti)O3)、BTO(Ba
TiO3)、PMN(Pb(Ng1/3Nb2/3)O3)、SBTN((Sr、Bi)(Ta、N
b)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)、P
T(PbTiO3)及びこれらを組み合わせたもののうち、いず
れかを含んで構成されていることが望ましい。
【００６８】図4A〜図4Eは、図３に示した半導体素子の
一製造工程における素子の構造を示す断面図である。図
示していないが、半導体基板31にはワードライン、ソー
ス及びドレインを備えたトランジスタや、ビットライン
コンタクト、ビットラインが形成されており、このこと
は以下においても同様である。
一製造工程における素子の構造を示す断面図である。図
示していないが、半導体基板31にはワードライン、ソー
ス及びドレインを備えたトランジスタや、ビットライン
コンタクト、ビットラインが形成されており、このこと
は以下においても同様である。
【００６９】まず、層間絶縁膜成長工程として、上記ト
ランジスタ等が形成された半導体基板31上面に層間絶縁
膜32を成長させて、半導体基板31表面におけるトランジ
スタ等の凹凸形状（図示せず）を埋め込んで平坦化す
る。
ランジスタ等が形成された半導体基板31上面に層間絶縁
膜32を成長させて、半導体基板31表面におけるトランジ
スタ等の凹凸形状（図示せず）を埋め込んで平坦化す
る。
【００７０】次いで、層間膜コンタクトホール形成工程
として、層間絶縁膜32をパターニングして、半導体基板
31に形成されたソース領域やドレイン領域等の所定領域
の表面を露出する層間膜コンタクトホールとして第１コ
ンタクトホールを形成する。
として、層間絶縁膜32をパターニングして、半導体基板
31に形成されたソース領域やドレイン領域等の所定領域
の表面を露出する層間膜コンタクトホールとして第１コ
ンタクトホールを形成する。
【００７１】次に、プラグ形成工程のプラグ埋込層成長
工程として、第１コンタクトホール内、及び層間絶縁膜
32の上面に、シリコン含有物質からなる導電性のプラグ
埋込層33を成長させる。本実施の形態では、プラグ埋込
層33としてポリシリコン層を成長させ、第１コンタクト
ホール内に埋め込まれ、半導体基板31に接続されたポリ
シリコンプラグ33aと、該ポリシリコンプラグ33a及び層
間絶縁膜32の上面に所定の厚さを有する反応予備膜33b
とを形成する。
工程として、第１コンタクトホール内、及び層間絶縁膜
32の上面に、シリコン含有物質からなる導電性のプラグ
埋込層33を成長させる。本実施の形態では、プラグ埋込
層33としてポリシリコン層を成長させ、第１コンタクト
ホール内に埋め込まれ、半導体基板31に接続されたポリ
シリコンプラグ33aと、該ポリシリコンプラグ33a及び層
間絶縁膜32の上面に所定の厚さを有する反応予備膜33b
とを形成する。
【００７２】このプラグ埋込層成長工程を、プラグ埋込
層を、化学気相成長法(CVD法)、物理気相成長法(PVD
法)、原子層成長法(ALD法)及びこれらを組み合わせた成
長法のうち、いずれかの成長法を用いて成長させて行う
ことが望ましい。
層を、化学気相成長法(CVD法)、物理気相成長法(PVD
法)、原子層成長法(ALD法)及びこれらを組み合わせた成
長法のうち、いずれかの成長法を用いて成長させて行う
ことが望ましい。
【００７３】しかし、ポリシリコン層を成長させるだけ
ではプラグ埋込層33における反応予備膜33bの厚さや平
坦性を十分に制御できない場合がある。プラグ埋込層33
における反応予備膜33bは、後にイリジウムと反応させ
るので、このとき膜全体が反応するのに適した所定の厚
さで形成されることが望ましい。
ではプラグ埋込層33における反応予備膜33bの厚さや平
坦性を十分に制御できない場合がある。プラグ埋込層33
における反応予備膜33bは、後にイリジウムと反応させ
るので、このとき膜全体が反応するのに適した所定の厚
さで形成されることが望ましい。
【００７４】そのため、上記のような場合には、反応予
備膜が厚めになるようにプラグ埋込層33を成長させた
後、プラグ形成工程のプラグ埋込層平坦化工程として、
ポリシリコンプラグ33a及び層間絶縁膜32上面のプラグ
埋込層33をエッチバック法で平坦化することが望まし
い。
備膜が厚めになるようにプラグ埋込層33を成長させた
後、プラグ形成工程のプラグ埋込層平坦化工程として、
ポリシリコンプラグ33a及び層間絶縁膜32上面のプラグ
埋込層33をエッチバック法で平坦化することが望まし
い。
【００７５】以上のようにして、反応予備膜33bをコン
タクトホールの外側の層間絶縁膜32上面に、約10Å〜約
1000Åの範囲内の厚さで形成することが望ましい。
タクトホールの外側の層間絶縁膜32上面に、約10Å〜約
1000Åの範囲内の厚さで形成することが望ましい。
【００７６】次いで、接着層成長工程として、反応予備
膜33bの上面にイリジウム含有物質を含むイリジウム反
応層（図示せず）を成長させ、反応予備膜33bのシリコ
ンと前記イリジウム反応層のイリジウムとを反応させ
て、図4Bに示すように、ポリシリコンプラグ33a及び層
間絶縁膜32の上面に、シリコン及びイリジウムを含有す
るイリジウムシリサイド(IrSix)からなる接着層34を成
長させる。このとき、前記第１コンタクトホール内のポ
リシリコンプラグ33aが残留する。なお、本実施の形態
では、イリジウム含有物質としてイリジウムを用いてい
る。
膜33bの上面にイリジウム含有物質を含むイリジウム反
応層（図示せず）を成長させ、反応予備膜33bのシリコ
ンと前記イリジウム反応層のイリジウムとを反応させ
て、図4Bに示すように、ポリシリコンプラグ33a及び層
間絶縁膜32の上面に、シリコン及びイリジウムを含有す
るイリジウムシリサイド(IrSix)からなる接着層34を成
長させる。このとき、前記第１コンタクトホール内のポ
リシリコンプラグ33aが残留する。なお、本実施の形態
では、イリジウム含有物質としてイリジウムを用いてい
る。
【００７７】この接着層成長工程を、約500℃〜約800℃
の温度範囲でイリジウム反応層を成長させるとともに、
反応予備膜33bのシリコンとイリジウムとを反応させて
行うことが望ましい。
の温度範囲でイリジウム反応層を成長させるとともに、
反応予備膜33bのシリコンとイリジウムとを反応させて
行うことが望ましい。
【００７８】この場合、上述のように反応予備膜33bを
所定の厚さにしておくと、層間絶縁膜32と接着層34との
間にポリシリコンは残留しない。
所定の厚さにしておくと、層間絶縁膜32と接着層34との
間にポリシリコンは残留しない。
【００７９】接着層34は、特に、SiO2系の層間絶縁膜32
との間で優れた接着力を有し、また、イリジウムが含ま
れた拡散バリヤ膜及び下部電極との間でも優れた接着力
を有する。これは、層間絶縁膜32がシリコンを、拡散バ
リヤ膜及び下部電極がイリジウムを各々成分に有してい
るからである。
との間で優れた接着力を有し、また、イリジウムが含ま
れた拡散バリヤ膜及び下部電極との間でも優れた接着力
を有する。これは、層間絶縁膜32がシリコンを、拡散バ
リヤ膜及び下部電極がイリジウムを各々成分に有してい
るからである。
【００８０】本実施の形態では、接着層成長工程を、イ
リジウムを約500℃〜約800℃の温度範囲で成長させると
ともに反応予備膜33bのシリコンとイリジウムとを反応
させて行っているが、接着層成長工程を、約500℃〜約8
00℃の温度範囲で前記イリジウム反応層を成長させる条
件で行った後、約500℃〜約800℃の温度範囲での熱処理
を、少なくとも一回以上施して行うこともできる。
リジウムを約500℃〜約800℃の温度範囲で成長させると
ともに反応予備膜33bのシリコンとイリジウムとを反応
させて行っているが、接着層成長工程を、約500℃〜約8
00℃の温度範囲で前記イリジウム反応層を成長させる条
件で行った後、約500℃〜約800℃の温度範囲での熱処理
を、少なくとも一回以上施して行うこともできる。
【００８１】なお、上記のようにイリジウムシリサイド
を形成する場合、イリジウムとシリコンとの組成比は熱
処理の温度や雰囲気により決定され、組成によって電気
導電性に差が生じる。
を形成する場合、イリジウムとシリコンとの組成比は熱
処理の温度や雰囲気により決定され、組成によって電気
導電性に差が生じる。
【００８２】次に、接着層コンタクトホール形成工程と
して、図４Cに示すように、接着層34をパターニングし
て、ポリシリコンプラグ33aの上面を露出させる第２コ
ンタクトホールを形成する。
して、図４Cに示すように、接着層34をパターニングし
て、ポリシリコンプラグ33aの上面を露出させる第２コ
ンタクトホールを形成する。
【００８３】次いで、バリヤ層形成工程として、図４Ｄ
に示すように、第２コンタクトホール内に、ポリシリコ
ンプラグ33aに接続され、接着層34の上面に合わせて平
坦化された、チタニウムシリサイド膜35とチタニウムナ
イトライド膜36aとの積層構造からなるバリヤ層を形成
する。
に示すように、第２コンタクトホール内に、ポリシリコ
ンプラグ33aに接続され、接着層34の上面に合わせて平
坦化された、チタニウムシリサイド膜35とチタニウムナ
イトライド膜36aとの積層構造からなるバリヤ層を形成
する。
【００８４】まず、第２コンタクトホール内及び接着層
34の上面にチタニウム層（図示せず）を成長させ、急速
熱処理(RTP)を施して、ポリシリコンプラグ33aのシリコ
ンとチタニウム層のチタニウムとを反応させて、ポリシ
リコンプラグ33a上面にチタニウムシリサイド(Ti-Si)膜
35を形成する。チタニウムシリサイド膜35は、ポリシリ
コンプラグ33aと第１電極との間にオーミックコンタク
トを形成する役割を果たす。
34の上面にチタニウム層（図示せず）を成長させ、急速
熱処理(RTP)を施して、ポリシリコンプラグ33aのシリコ
ンとチタニウム層のチタニウムとを反応させて、ポリシ
リコンプラグ33a上面にチタニウムシリサイド(Ti-Si)膜
35を形成する。チタニウムシリサイド膜35は、ポリシリ
コンプラグ33aと第１電極との間にオーミックコンタク
トを形成する役割を果たす。
【００８５】次いで、ウェットエッチング等で未反応の
チタニウムを除去した後、バリヤ層形成工程のバリヤ埋
込層成長工程として、図４Ｃに示すように、第２コンタ
クトホール内のチタニウムシリサイド膜35上面、及び接
着層34上面に、導電性のバリヤ埋込層としてチタニウム
ナイトライド(TiN)層36を成長させる。このようにバリ
ヤ層形成工程は、TiN、TaN、TiSiN、TiAlN、RuTiN、RuT
iO及びこれらを組み合わせたもののうち、いずれかの物
質を成長させる処理を含むことが望ましい。
チタニウムを除去した後、バリヤ層形成工程のバリヤ埋
込層成長工程として、図４Ｃに示すように、第２コンタ
クトホール内のチタニウムシリサイド膜35上面、及び接
着層34上面に、導電性のバリヤ埋込層としてチタニウム
ナイトライド(TiN)層36を成長させる。このようにバリ
ヤ層形成工程は、TiN、TaN、TiSiN、TiAlN、RuTiN、RuT
iO及びこれらを組み合わせたもののうち、いずれかの物
質を成長させる処理を含むことが望ましい。
【００８６】そして、バリヤ層形成工程のバリヤ埋込層
平坦化工程として、図４Dに示すように、接着層34の表
面が露出するまで、チタニウムナイトライド層36をCMP
法で平坦化して、第２コンタクトホールに埋め込まれた
バリヤ層となるチタニウムナイトライド膜36aを形成す
る。
平坦化工程として、図４Dに示すように、接着層34の表
面が露出するまで、チタニウムナイトライド層36をCMP
法で平坦化して、第２コンタクトホールに埋め込まれた
バリヤ層となるチタニウムナイトライド膜36aを形成す
る。
【００８７】このバリヤ埋込層平坦化工程を、チタニウ
ムナイトライド膜36aと接着層34との研磨選択比が約50:
1〜80:1の範囲内となる条件で行うことが望ましく、そ
のため、スラリーなどの研磨条件を設定し、CMP法によ
る接着層34の損失を低減させるとよい。
ムナイトライド膜36aと接着層34との研磨選択比が約50:
1〜80:1の範囲内となる条件で行うことが望ましく、そ
のため、スラリーなどの研磨条件を設定し、CMP法によ
る接着層34の損失を低減させるとよい。
【００８８】このチタニウムナイトライド膜36aは、コ
ンタクト抵抗を低下させ、拡散防止特性を向上させると
いう役割を果たす。そのためには、チタニウムナイトラ
イド膜36aを50Å〜5000Åの範囲内の厚さで形成するこ
とが好ましく、またN2、N2O、NH3及びO2のうち、いずれ
かのガス雰囲気中でプラズマ処理を施すことによって、
酸化防止特性をより一層向上させることができる。
ンタクト抵抗を低下させ、拡散防止特性を向上させると
いう役割を果たす。そのためには、チタニウムナイトラ
イド膜36aを50Å〜5000Åの範囲内の厚さで形成するこ
とが好ましく、またN2、N2O、NH3及びO2のうち、いずれ
かのガス雰囲気中でプラズマ処理を施すことによって、
酸化防止特性をより一層向上させることができる。
【００８９】次に、キャパシタ形成工程として、図4Eに
示すように、チタニウムナイトライド36a及び接着層34
の上面に第１電極となる拡散バリヤ膜37及び下部電極38
と、誘電体膜39と、第２電極となる上部電極40とを含ん
で構成されるキャパシタを形成する。
示すように、チタニウムナイトライド36a及び接着層34
の上面に第１電極となる拡散バリヤ膜37及び下部電極38
と、誘電体膜39と、第２電極となる上部電極40とを含ん
で構成されるキャパシタを形成する。
【００９０】本実施の形態では、誘電体膜39を、MOCVD
法、ゾル-ゲル法、スピンオン法、CVD法、ALD法、PVD法
及びこれらを組み合わせた成長法のうち、いずれか一つ
の成長法により成長させることが望ましい。そして、拡
散バリヤ膜37、下部電極38及び上部電極40を、MOCVD
法、CVD法、ALD法、PVD法及びこれらを組み合わせた成
長法のうち、いずれかの成長法により成長させることが
望ましい。
法、ゾル-ゲル法、スピンオン法、CVD法、ALD法、PVD法
及びこれらを組み合わせた成長法のうち、いずれか一つ
の成長法により成長させることが望ましい。そして、拡
散バリヤ膜37、下部電極38及び上部電極40を、MOCVD
法、CVD法、ALD法、PVD法及びこれらを組み合わせた成
長法のうち、いずれかの成長法により成長させることが
望ましい。
【００９１】次いで、上部電極40を先にパターニング
し、誘電体膜39、下部電極38、拡散バリヤ膜37及び接着
層34を順にパターニングして、下部電極38の幅が上部電
極40の幅より広いキャパシタを形成する。
し、誘電体膜39、下部電極38、拡散バリヤ膜37及び接着
層34を順にパターニングして、下部電極38の幅が上部電
極40の幅より広いキャパシタを形成する。
【００９２】この場合、誘電体膜39をパターニングした
後、300℃〜850℃で一回以上の熱処理を施し、キャパシ
タを形成した後に、キャパシタの特性を向上させるため
に窒素を含んだガス雰囲気、例えばアンモニア(NH3)雰
囲気下でプラズマ処理を施すことが望ましい。
後、300℃〜850℃で一回以上の熱処理を施し、キャパシ
タを形成した後に、キャパシタの特性を向上させるため
に窒素を含んだガス雰囲気、例えばアンモニア(NH3)雰
囲気下でプラズマ処理を施すことが望ましい。
【００９３】例えば、誘電体膜39をパターニングした
後、300℃〜500℃の温度範囲で、プラズマ熱処理または
UV-O3熱処理を施して、膜内の酸素の欠乏を十分に補
う。その後、500℃〜850℃の温度範囲で急速熱処理(RT
P)、または通常の熱処理を施して、膜内に残留する炭
素、水素などの不純物を除去する。これにより、優れた
誘電体特性を得ることができる。
後、300℃〜500℃の温度範囲で、プラズマ熱処理または
UV-O3熱処理を施して、膜内の酸素の欠乏を十分に補
う。その後、500℃〜850℃の温度範囲で急速熱処理(RT
P)、または通常の熱処理を施して、膜内に残留する炭
素、水素などの不純物を除去する。これにより、優れた
誘電体特性を得ることができる。
【００９４】図5は、本発明の第２の実施の形態に係る
半導体素子の構造を示す断面図である。
半導体素子の構造を示す断面図である。
【００９５】図5に示すように、本発明の第２の実施の
形態に係る半導体素子は、基礎導電膜となる半導体基板
51と、層間膜コンタクトホールとなる第３コンタクトホ
ールを有し、半導体基板51上面に形成された層間絶縁膜
52と、前記第３コンタクトホールと連続した接着層コン
タクトホールとなる第４コンタクトホールを有し、層間
絶縁膜52上面に形成された接着層54と、接着層54及び層
間絶縁膜52を貫通した、前記第３コンタクトホール及び
前記第４コンタクトホールからなる複合コンタクトホー
ル内に半導体基板51に接続され、接着層54の上面に合わ
せて平坦化されて形成された接続部200と、接続部200及
び接着層54の上面に形成された第１電極となる拡散バリ
ヤ膜57及び下部電極58の積層構造、第1電極上面に形成
された誘電体膜59、及び誘電体膜59上面に形成された第
２電極となる上部電極60を備えたキャパシタを含んで構
成されている。
形態に係る半導体素子は、基礎導電膜となる半導体基板
51と、層間膜コンタクトホールとなる第３コンタクトホ
ールを有し、半導体基板51上面に形成された層間絶縁膜
52と、前記第３コンタクトホールと連続した接着層コン
タクトホールとなる第４コンタクトホールを有し、層間
絶縁膜52上面に形成された接着層54と、接着層54及び層
間絶縁膜52を貫通した、前記第３コンタクトホール及び
前記第４コンタクトホールからなる複合コンタクトホー
ル内に半導体基板51に接続され、接着層54の上面に合わ
せて平坦化されて形成された接続部200と、接続部200及
び接着層54の上面に形成された第１電極となる拡散バリ
ヤ膜57及び下部電極58の積層構造、第1電極上面に形成
された誘電体膜59、及び誘電体膜59上面に形成された第
２電極となる上部電極60を備えたキャパシタを含んで構
成されている。
【００９６】本実施の形態では、図示したように、コン
タクトホールの形状が図３に示したものと大きく異なっ
ている。すなわち、接着層コンタクトホールとなる第４
コンタクトホールは、層間膜コンタクトホールとなる第
３コンタクトホールより広い幅を有し、層間絶縁膜52の
上部を窪ませる絶縁膜凹部を備えている。
タクトホールの形状が図３に示したものと大きく異なっ
ている。すなわち、接着層コンタクトホールとなる第４
コンタクトホールは、層間膜コンタクトホールとなる第
３コンタクトホールより広い幅を有し、層間絶縁膜52の
上部を窪ませる絶縁膜凹部を備えている。
【００９７】これにより、接続部200は、第３コンタク
トホール内に形成されたプラグとなるポリシリコンプラ
グ53と、絶縁膜凹部を含む第４コンタクトホール内に形
成されたオーミックコンタクト層となるチタニウムシリ
サイド膜55及びバリヤ層となるチタニウムナイトライド
膜56aとを含んで構成されている。そして、接続部２０
０の上端面となるチタニウムナイトライド膜56aは、接
着層34の上面とほぼ同じ高さとなっており、また、ポリ
シリコンプラグ53に比べてその幅がより広くなってい
る。すなわち、接続部200は、その上面の面積が底面の
面積に比べてより広くなっている。
トホール内に形成されたプラグとなるポリシリコンプラ
グ53と、絶縁膜凹部を含む第４コンタクトホール内に形
成されたオーミックコンタクト層となるチタニウムシリ
サイド膜55及びバリヤ層となるチタニウムナイトライド
膜56aとを含んで構成されている。そして、接続部２０
０の上端面となるチタニウムナイトライド膜56aは、接
着層34の上面とほぼ同じ高さとなっており、また、ポリ
シリコンプラグ53に比べてその幅がより広くなってい
る。すなわち、接続部200は、その上面の面積が底面の
面積に比べてより広くなっている。
【００９８】しかし、本実施の形態における接着層５
4、接続部200、層間絶縁膜52、第１電極となる拡散バリ
ヤ膜５７及び下部電極５８、第２電極となる上部電極６
０、及び誘電体膜59等を構成する物質については、図３
に示したものと同様である。
4、接続部200、層間絶縁膜52、第１電極となる拡散バリ
ヤ膜５７及び下部電極５８、第２電極となる上部電極６
０、及び誘電体膜59等を構成する物質については、図３
に示したものと同様である。
【００９９】図6A〜図6Eは、図５に示した半導体素子の
一製造工程における素子の構造を示す断面図である。な
お、ここでも、半導体基板５１にトランジスタ等が省略
されている。
一製造工程における素子の構造を示す断面図である。な
お、ここでも、半導体基板５１にトランジスタ等が省略
されている。
【０１００】図６Ａ及び図６Ｂに示す層間絶縁膜成長工
程、層間膜コンタクトホール形成工程、プラグ形成工程
及び接着層成長工程を経て、半導体基板51上面に層間絶
縁膜52及びポリシリコンプラグ53aを形成し、その上面
に接着層54を形成するまでの工程は、図４Ａ及び図４Ｂ
に示したものと同様であるので、ここではその説明を省
略する。
程、層間膜コンタクトホール形成工程、プラグ形成工程
及び接着層成長工程を経て、半導体基板51上面に層間絶
縁膜52及びポリシリコンプラグ53aを形成し、その上面
に接着層54を形成するまでの工程は、図４Ａ及び図４Ｂ
に示したものと同様であるので、ここではその説明を省
略する。
【０１０１】本実施の形態では、接着層コンタクトホー
ル形成工程として、図6Cに示すように、接着層54をパタ
ーニングして、ポリシリコンプラグ53aの上面を露出さ
せる第４コンタクトホールを形成する。この第４コンタ
クトホールは、層間絶縁膜52の上部を窪ませた絶縁膜凹
部を備えており、ポリシリコンプラグ53aより広い幅を
もって、埋め込まれた上記第３コンタクトホールと連続
している。
ル形成工程として、図6Cに示すように、接着層54をパタ
ーニングして、ポリシリコンプラグ53aの上面を露出さ
せる第４コンタクトホールを形成する。この第４コンタ
クトホールは、層間絶縁膜52の上部を窪ませた絶縁膜凹
部を備えており、ポリシリコンプラグ53aより広い幅を
もって、埋め込まれた上記第３コンタクトホールと連続
している。
【０１０２】この場合、絶縁膜凹部形成のために接着層
54をエッチングした後、層間絶縁膜52をオーバエッチン
グすることとなるが、このとき、層間絶縁膜52とポリシ
リコンプラグ53aとのエッチングの選択比を調節するこ
とにより、ポリシリコンプラグ53aの上方部分を残留さ
せておく。
54をエッチングした後、層間絶縁膜52をオーバエッチン
グすることとなるが、このとき、層間絶縁膜52とポリシ
リコンプラグ53aとのエッチングの選択比を調節するこ
とにより、ポリシリコンプラグ53aの上方部分を残留さ
せておく。
【０１０３】次いで、バリヤ層形成工程として、図６Ｄ
に示すように、絶縁膜凹部を含む第４コンタクトホール
内に、チタニウムシリサイド膜55及びチタニウムナイト
ライド膜56aからなるバリヤ層を形成する。
に示すように、絶縁膜凹部を含む第４コンタクトホール
内に、チタニウムシリサイド膜55及びチタニウムナイト
ライド膜56aからなるバリヤ層を形成する。
【０１０４】まず、絶縁膜凹部を含む第４コンタクトホ
ール内、及び接着層54上面に、チタニウム層（図示せ
ず）を成長させ、急速熱処理(RTP)を施して、ポリシリ
コンプラグ53aのシリコンとチタニウムとを反応させ
る。このようにして、ポリシリコンプラグ53a上面にオ
ーミックコンタクト層となるチタニウムシリサイド(Ti-
Si)膜55を形成する。チタニウムシリサイド膜55は、ポ
リシリコンプラグ53aと第１電極との間にオーミックコ
ンタクトを形成する役割を果たす。
ール内、及び接着層54上面に、チタニウム層（図示せ
ず）を成長させ、急速熱処理(RTP)を施して、ポリシリ
コンプラグ53aのシリコンとチタニウムとを反応させ
る。このようにして、ポリシリコンプラグ53a上面にオ
ーミックコンタクト層となるチタニウムシリサイド(Ti-
Si)膜55を形成する。チタニウムシリサイド膜55は、ポ
リシリコンプラグ53aと第１電極との間にオーミックコ
ンタクトを形成する役割を果たす。
【０１０５】次いで、ウェットエッチング等で未反応チ
タニウムを除去した後、バリヤ層形成工程のバリヤ埋込
層成長工程として、図６Ｃに示すように、絶縁膜凹部を
含む第４コンタクトホール内、及び接着層54上面に、導
電性のバリヤ埋込層としてチタニウムナイトライド(Ti
N)層56を成長させる。
タニウムを除去した後、バリヤ層形成工程のバリヤ埋込
層成長工程として、図６Ｃに示すように、絶縁膜凹部を
含む第４コンタクトホール内、及び接着層54上面に、導
電性のバリヤ埋込層としてチタニウムナイトライド(Ti
N)層56を成長させる。
【０１０６】そして、バリヤ層形成工程のバリヤ埋込層
平坦化工程として、図6Dに示すように、接着層54の表面
が露出するまで、チタニウムナイトライド層56をCMP法
で平坦化して、第４コンタクトホールに埋め込まれたバ
リヤ層となるチタニウムナイトライド膜56aを形成す
る。チタニウムナイトライド膜56aの研磨条件等につい
ては、図４Ｃ及び図４Ｄに示した場合と同様である。
平坦化工程として、図6Dに示すように、接着層54の表面
が露出するまで、チタニウムナイトライド層56をCMP法
で平坦化して、第４コンタクトホールに埋め込まれたバ
リヤ層となるチタニウムナイトライド膜56aを形成す
る。チタニウムナイトライド膜56aの研磨条件等につい
ては、図４Ｃ及び図４Ｄに示した場合と同様である。
【０１０７】次に、キャパシタ形成工程として、図6Eに
示すように、チタニウムナイトライド膜56a及び接着層5
4上面に第１電極となる拡散バリヤ膜57及び下部電極58
と、誘電体膜59と、上部電極60とを順に形成するが、こ
れについても図４Ｅに示した実施の形態と同様であるの
で、その詳細な説明を省略する。
示すように、チタニウムナイトライド膜56a及び接着層5
4上面に第１電極となる拡散バリヤ膜57及び下部電極58
と、誘電体膜59と、上部電極60とを順に形成するが、こ
れについても図４Ｅに示した実施の形態と同様であるの
で、その詳細な説明を省略する。
【０１０８】上述したような第１の実施の形態又は第２
の実施の形態によれば、バリヤ層となるチタニウムナイ
トライド膜36a又は56aと第１電極となる拡散バリヤ膜37
又は57及び下部電極38又は58の積層構造との間を接続す
るための接着層コンタクトホールを形成した後、接着層
34又は54の上面に合わせて平坦化されたチタニウムナイ
トライド膜36a又は56aを形成することにより、上述した
トポロジーの発生を抑制することができる。
の実施の形態によれば、バリヤ層となるチタニウムナイ
トライド膜36a又は56aと第１電極となる拡散バリヤ膜37
又は57及び下部電極38又は58の積層構造との間を接続す
るための接着層コンタクトホールを形成した後、接着層
34又は54の上面に合わせて平坦化されたチタニウムナイ
トライド膜36a又は56aを形成することにより、上述した
トポロジーの発生を抑制することができる。
【０１０９】図7A〜図7Eは、本発明の第３の実施の形態
に係る半導体素子の一製造過程における素子の構造を示
す断面図である。
に係る半導体素子の一製造過程における素子の構造を示
す断面図である。
【０１１０】まず、図7Aに示すように、上述した実施の
形態と同様にして、層間絶縁膜成長工程として、ワード
ライン、ソース／ドレイン領域、ビットラインコンタク
ト及びビットライン(いずれも図示せず)のようなトラン
ジスタ形成工程が完了した、基礎導電膜となる半導体基
板71上面に層間絶縁膜72を成長させる。
形態と同様にして、層間絶縁膜成長工程として、ワード
ライン、ソース／ドレイン領域、ビットラインコンタク
ト及びビットライン(いずれも図示せず)のようなトラン
ジスタ形成工程が完了した、基礎導電膜となる半導体基
板71上面に層間絶縁膜72を成長させる。
【０１１１】次いで、層間膜コンタクトホール形成工程
として、層間絶縁膜72をパターニングして、半導体基板
71に形成されたソース領域やドレイン領域等の所定の表
面を露出させる層間膜コンタクトホールとしての第５コ
ンタクトホールを形成する。
として、層間絶縁膜72をパターニングして、半導体基板
71に形成されたソース領域やドレイン領域等の所定の表
面を露出させる層間膜コンタクトホールとしての第５コ
ンタクトホールを形成する。
【０１１２】次に、プラグ形成工程のプラグ埋込層成長
工程として、第１コンタクトホール内、及び層間絶縁膜
72の上面に、シリコン含有物質からなる導電性のプラグ
埋込層（図示せず）を成長させる。本実施の形態でも、
シリコン含有物質からなる導電性のプラグ埋込層として
ポリシリコン層を成長させている。
工程として、第１コンタクトホール内、及び層間絶縁膜
72の上面に、シリコン含有物質からなる導電性のプラグ
埋込層（図示せず）を成長させる。本実施の形態でも、
シリコン含有物質からなる導電性のプラグ埋込層として
ポリシリコン層を成長させている。
【０１１３】次に、プラグ形成工程のプラグ埋込層平坦
化工程として、層間絶縁膜72の上面が露出するまで、ポ
リシリコン層をエッチバック法で平坦化して、第５コン
タクトホール内に埋め込まれたポリシリコンプラグ73を
形成する。層間絶縁膜72やプラグ埋込層の材質や成長法
については、上述した実施の形態と同様である。
化工程として、層間絶縁膜72の上面が露出するまで、ポ
リシリコン層をエッチバック法で平坦化して、第５コン
タクトホール内に埋め込まれたポリシリコンプラグ73を
形成する。層間絶縁膜72やプラグ埋込層の材質や成長法
については、上述した実施の形態と同様である。
【０１１４】次いで、接着層成長工程として、ポリシリ
コンプラグ73及び層間絶縁膜72の上面に接着層74を成長
させる。本実施の形態では、上述したような反応予備膜
を用いず、前記プラグ及び前記層間絶縁膜の上面に、接
着層74としてイリジウム酸化膜(IrO2)を直接成長させて
いる。上述した実施の形態における接着層と同様に、イ
リジウム酸化膜の接着層74もまた、下部電極と層間絶縁
膜との間を接着し、下部電極の酸化による接着力の低下
及びこれによる下部電極等のリフティング現象(Liftin
g)を防止する役割を果たす。
コンプラグ73及び層間絶縁膜72の上面に接着層74を成長
させる。本実施の形態では、上述したような反応予備膜
を用いず、前記プラグ及び前記層間絶縁膜の上面に、接
着層74としてイリジウム酸化膜(IrO2)を直接成長させて
いる。上述した実施の形態における接着層と同様に、イ
リジウム酸化膜の接着層74もまた、下部電極と層間絶縁
膜との間を接着し、下部電極の酸化による接着力の低下
及びこれによる下部電極等のリフティング現象(Liftin
g)を防止する役割を果たす。
【０１１５】この接着層の形成材料は、本実施の形態で
用いたイリジウム酸化膜（IrO2）に限定されるものでは
なく、その他、IrSix(x=1〜2)、Al2O3、Ta2O5、TiOx(x=
1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み
合わせたもののうち、いずれかの物質であってもよい。
また、上記接着層成長工程を、上記のいずれかの物質
を、CVD法、PVD法、及びALD法のうち、いずれかの成長
法により、50Å〜5000Åの範囲内の厚さに成長させて行
うことが望ましい。
用いたイリジウム酸化膜（IrO2）に限定されるものでは
なく、その他、IrSix(x=1〜2)、Al2O3、Ta2O5、TiOx(x=
1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み
合わせたもののうち、いずれかの物質であってもよい。
また、上記接着層成長工程を、上記のいずれかの物質
を、CVD法、PVD法、及びALD法のうち、いずれかの成長
法により、50Å〜5000Åの範囲内の厚さに成長させて行
うことが望ましい。
【０１１６】一方、接着層74を形成した後、層間絶縁膜
72との接着特性を向上させるために、別の熱処理または
プラズマ処理を施すことが望ましく、その熱処理には拡
散炉(Diffusion furnace)、または急速熱処理(Rapid Th
ermal Process ;RTP)を用いることが望ましい。
72との接着特性を向上させるために、別の熱処理または
プラズマ処理を施すことが望ましく、その熱処理には拡
散炉(Diffusion furnace)、または急速熱処理(Rapid Th
ermal Process ;RTP)を用いることが望ましい。
【０１１７】上述した熱処理を、He、Ne、Ar、Xe、N2、
O2及びこれらを組合せたガスのうち、いずれかのガス雰
囲気で、約200℃〜約800℃の温度範囲で行い、プラズマ
処理を、O2、O3、N2、N2O、NH3及びこれらを組合せたガ
スのうち、いずれかのガス雰囲気で行うことが望まし
い。
O2及びこれらを組合せたガスのうち、いずれかのガス雰
囲気で、約200℃〜約800℃の温度範囲で行い、プラズマ
処理を、O2、O3、N2、N2O、NH3及びこれらを組合せたガ
スのうち、いずれかのガス雰囲気で行うことが望まし
い。
【０１１８】次に、接着層コンタクトホール形成工程と
して、図7Bに示すように、パターニングした感光膜(図
示せず)をマスクとして、接着層74と層間絶縁膜72とを
エッチングして、接着層コンタクトホールとなる第６コ
ンタクトホールを形成する。この第６コンタクトホール
は、図６Ｃに示した場合と同様に、層間絶縁膜72の上部
を窪ませる第２絶縁膜凹部を備えており、ポリシリコン
プラグ73より広い幅をもって、埋め込まれた上記第５コ
ンタクトホールと連続している。 この場合、第２絶縁
膜凹部形成のために接着層74をエッチングした後、層間
絶縁膜72をオーバエッチングすることとなるが、このと
き、層間絶縁膜72とポリシリコンプラグ73とのエッチン
グの選択比を調節することにより、層間絶縁膜72の所定
部分をエッチングして、ポリシリコンプラグ73の上方部
分を残留させておく。
して、図7Bに示すように、パターニングした感光膜(図
示せず)をマスクとして、接着層74と層間絶縁膜72とを
エッチングして、接着層コンタクトホールとなる第６コ
ンタクトホールを形成する。この第６コンタクトホール
は、図６Ｃに示した場合と同様に、層間絶縁膜72の上部
を窪ませる第２絶縁膜凹部を備えており、ポリシリコン
プラグ73より広い幅をもって、埋め込まれた上記第５コ
ンタクトホールと連続している。 この場合、第２絶縁
膜凹部形成のために接着層74をエッチングした後、層間
絶縁膜72をオーバエッチングすることとなるが、このと
き、層間絶縁膜72とポリシリコンプラグ73とのエッチン
グの選択比を調節することにより、層間絶縁膜72の所定
部分をエッチングして、ポリシリコンプラグ73の上方部
分を残留させておく。
【０１１９】次いで、バリヤ層形成工程として、図７Ｄ
に示すように、第２絶縁膜凹部を含む第６コンタクトホ
ール内に、チタニウムシリサイド膜75及びチタニウムナ
イトライド膜76aからなるバリヤ層を形成する。
に示すように、第２絶縁膜凹部を含む第６コンタクトホ
ール内に、チタニウムシリサイド膜75及びチタニウムナ
イトライド膜76aからなるバリヤ層を形成する。
【０１２０】まず、図7Cに示すように、上述した実施の
形態と同様にして、第２絶縁膜凹部を含む第６コンタク
トホール内、及び接着層74上面に、チタニウム層（図示
せず）を成長させ急速熱処理(RTP)を施して、ポリシリ
コンプラグ73のシリコンとチタニウムとを反応させる。
このようにして、ポリシリコンプラグ73上面にオーミッ
クコンタクト層となるチタニウムシリサイド膜75を形成
する。チタニウムシリサイド75は、ポリシリコンプラグ
73と第１電極との間にオーミックコンタクトを形成する
役割を果たす。このオーミックコンタクト層としては、
本実施の形態で用いたチタニウムシリサイドに限定され
ず、CoSi2や、MoSi2を用いてもよい。
形態と同様にして、第２絶縁膜凹部を含む第６コンタク
トホール内、及び接着層74上面に、チタニウム層（図示
せず）を成長させ急速熱処理(RTP)を施して、ポリシリ
コンプラグ73のシリコンとチタニウムとを反応させる。
このようにして、ポリシリコンプラグ73上面にオーミッ
クコンタクト層となるチタニウムシリサイド膜75を形成
する。チタニウムシリサイド75は、ポリシリコンプラグ
73と第１電極との間にオーミックコンタクトを形成する
役割を果たす。このオーミックコンタクト層としては、
本実施の形態で用いたチタニウムシリサイドに限定され
ず、CoSi2や、MoSi2を用いてもよい。
【０１２１】次いで、ウェットエッチング等で未反応チ
タニウムを除去した後、バリヤ層形成工程のバリヤ埋込
層成長工程として、図７Ｃに示すように、絶縁膜凹部を
含む第６コンタクトホール内、及び接着層74上面に、導
電性のバリヤ埋込層としてチタニウムナイトライド(Ti
N)層76を成長させる。
タニウムを除去した後、バリヤ層形成工程のバリヤ埋込
層成長工程として、図７Ｃに示すように、絶縁膜凹部を
含む第６コンタクトホール内、及び接着層74上面に、導
電性のバリヤ埋込層としてチタニウムナイトライド(Ti
N)層76を成長させる。
【０１２２】そして、上述した実施の形態と同様に、バ
リヤ層形成工程のバリヤ埋込層平坦化工程として、図7D
に示すように、接着層74の上面が露出するまで、チタニ
ウムナイトライド層76をCMP法で平坦化して、第６コン
タクトホールに埋め込まれたバリヤ層となるチタニウム
ナイトライド膜76aを形成する。
リヤ層形成工程のバリヤ埋込層平坦化工程として、図7D
に示すように、接着層74の上面が露出するまで、チタニ
ウムナイトライド層76をCMP法で平坦化して、第６コン
タクトホールに埋め込まれたバリヤ層となるチタニウム
ナイトライド膜76aを形成する。
【０１２３】次に、キャパシタ形成工程として、図7Eに
示すように、チタニウムナイトライド膜76a及び接着層7
4上面に第１電極となる拡散バリヤ膜77及び下部電極78
と、誘電体膜79と、上部電極80とを順に形成するが、こ
れについても図４Ｅに示した実施の形態の場合と同様で
あるので、その詳細な説明を省略する。
示すように、チタニウムナイトライド膜76a及び接着層7
4上面に第１電極となる拡散バリヤ膜77及び下部電極78
と、誘電体膜79と、上部電極80とを順に形成するが、こ
れについても図４Ｅに示した実施の形態の場合と同様で
あるので、その詳細な説明を省略する。
【０１２４】図8A〜図8Cは、本発明の第４の実施の形態
に係る半導体素子の一製造過程における素子の構造を示
す断面図である。
に係る半導体素子の一製造過程における素子の構造を示
す断面図である。
【０１２５】まず、図8Aに示すように、上述した実施の
形態の場合と同様にして、層間絶縁膜成長工程として、
ワードライン、ソース／ドレイン領域、ビットラインコ
ンタクト及びビットライン(いずれも図示せず)のような
トランジスタ形成工程が完了した、基礎導電膜となる半
導体基板81上面に層間絶縁膜82を成長させる。層間絶縁
膜82については、上述した実施の形態のものと同様であ
る。
形態の場合と同様にして、層間絶縁膜成長工程として、
ワードライン、ソース／ドレイン領域、ビットラインコ
ンタクト及びビットライン(いずれも図示せず)のような
トランジスタ形成工程が完了した、基礎導電膜となる半
導体基板81上面に層間絶縁膜82を成長させる。層間絶縁
膜82については、上述した実施の形態のものと同様であ
る。
【０１２６】次いで、接着層成長工程として、層間絶縁
膜82の上面に接着層84を成長させる。接着層84は、層間
絶縁膜82と下部電極との間の接着力の不足を補い、これ
による膜のリフティング現象(lifting)を防止する役割
を果たす。
膜82の上面に接着層84を成長させる。接着層84は、層間
絶縁膜82と下部電極との間の接着力の不足を補い、これ
による膜のリフティング現象(lifting)を防止する役割
を果たす。
【０１２７】ここで、層間絶縁膜成長工程は、BSG、BPS
G、HDP酸化膜、USG、TEOS、APL酸化膜、SOG、Flowfill
など、及びこれらを組み合わせたもののうち、いずれか
を成長させる処理であることが望ましい。また、接着層
成長工程は、Al2O3、Ta2O5、TiOx(xは1〜2)、ZrOx(xは1
〜2)、IrO2、IrSix(xは1〜2)、HfOx(xは1〜2)及びこれ
らを組み合わせたもののうち、いずれかの物質を、50Å
〜5000Åの範囲内の厚さになるように、CVD法、PVD法、
またはALD法などで成長させる処理を含むことが望まし
い。
G、HDP酸化膜、USG、TEOS、APL酸化膜、SOG、Flowfill
など、及びこれらを組み合わせたもののうち、いずれか
を成長させる処理であることが望ましい。また、接着層
成長工程は、Al2O3、Ta2O5、TiOx(xは1〜2)、ZrOx(xは1
〜2)、IrO2、IrSix(xは1〜2)、HfOx(xは1〜2)及びこれ
らを組み合わせたもののうち、いずれかの物質を、50Å
〜5000Åの範囲内の厚さになるように、CVD法、PVD法、
またはALD法などで成長させる処理を含むことが望まし
い。
【０１２８】また、第３の実施の形態で述べたように、
接着層84を形成した後、層間絶縁膜82との接着特性を向
上させるために、別の熱処理またはプラズマ処理を施す
ことが望ましい。その熱処理には、拡散炉または急速熱
処理を用いることが望ましい。さらに、He、Ne、Ar、X
e、N2、O2など、及びこれらを組合せたガスのうち、い
ずれかのガス雰囲気で約200℃〜約800℃の温度範囲で行
うことが望ましい。拡散炉を利用する場合、約10分〜約
2時間の間、RTPの場合には約10秒〜約10分の間、上記熱
処理を施すことが好ましい。一方、プラズマ処理の場合
には、O2、O3、N2、N2O、NH3などのガスを用いることが
望ましい。
接着層84を形成した後、層間絶縁膜82との接着特性を向
上させるために、別の熱処理またはプラズマ処理を施す
ことが望ましい。その熱処理には、拡散炉または急速熱
処理を用いることが望ましい。さらに、He、Ne、Ar、X
e、N2、O2など、及びこれらを組合せたガスのうち、い
ずれかのガス雰囲気で約200℃〜約800℃の温度範囲で行
うことが望ましい。拡散炉を利用する場合、約10分〜約
2時間の間、RTPの場合には約10秒〜約10分の間、上記熱
処理を施すことが好ましい。一方、プラズマ処理の場合
には、O2、O3、N2、N2O、NH3などのガスを用いることが
望ましい。
【０１２９】次いで、複合コンタクトホール形成工程と
して、接着層84及び層間絶縁膜82をパターニングして、
半導体基板81の表面、例えば、ソース／ドレイン領域
(図示せず)の一部を露出させる複合コンタクトホール80
aを形成する。
して、接着層84及び層間絶縁膜82をパターニングして、
半導体基板81の表面、例えば、ソース／ドレイン領域
(図示せず)の一部を露出させる複合コンタクトホール80
aを形成する。
【０１３０】ここで、複合コンタクトホール形成工程
が、接着層84と層間絶縁膜82とを、同じマスクを用いて
エッチングする処理であることが望ましい。これによ
り、層間膜コンタクトホールを形成するためのマスクと
接着層コンタクトホールを形成するためのマスクとを統
合して、マスク形成工程を減らすことができ、工程の簡
略化が可能である。さらに、接着層コンタクトホール形
成時に必要であった層間絶縁膜82のオーバエッチングに
よる弊害を抑えることができる。
が、接着層84と層間絶縁膜82とを、同じマスクを用いて
エッチングする処理であることが望ましい。これによ
り、層間膜コンタクトホールを形成するためのマスクと
接着層コンタクトホールを形成するためのマスクとを統
合して、マスク形成工程を減らすことができ、工程の簡
略化が可能である。さらに、接着層コンタクトホール形
成時に必要であった層間絶縁膜82のオーバエッチングに
よる弊害を抑えることができる。
【０１３１】次いで、接続部形成工程として、図8Bに示
すように、複合コンタクトホール80a内に半導体基板81
に接続され、接着層84の上面に合わせて平坦化された接
続部800を形成する。本実施の形態では、この接続部800
は、ポリシリコンプラグ83と、オーミックコンタクト層
85及びバリヤメタル層86からなるバリヤ層とを含む積層
構造となるように、前記接続部を形成している。
すように、複合コンタクトホール80a内に半導体基板81
に接続され、接着層84の上面に合わせて平坦化された接
続部800を形成する。本実施の形態では、この接続部800
は、ポリシリコンプラグ83と、オーミックコンタクト層
85及びバリヤメタル層86からなるバリヤ層とを含む積層
構造となるように、前記接続部を形成している。
【０１３２】この接続部形成工程は、複合コンタクトホ
ール80aの下方部分を埋め込むポリシリコンプラグ83を
形成するポリシリコンプラグ形成工程と、ポリシリコン
プラグ83及び接着層84の上面にバリヤ埋込層（図示せ
ず）を成長させるバリヤ埋込層成長工程と、接着層84の
表面が露出するまで、バリヤ埋込層を平坦化するバリヤ
埋込層平坦化工程とを含む。
ール80aの下方部分を埋め込むポリシリコンプラグ83を
形成するポリシリコンプラグ形成工程と、ポリシリコン
プラグ83及び接着層84の上面にバリヤ埋込層（図示せ
ず）を成長させるバリヤ埋込層成長工程と、接着層84の
表面が露出するまで、バリヤ埋込層を平坦化するバリヤ
埋込層平坦化工程とを含む。
【０１３３】まず、ポリシリコンプラグ形成工程のプラ
グ埋込層成長工程として、ポリシリコン層（図示せず）
を複合コンタクトホール80a内、及び接着層84上面に成
長させる。次に、ポリシリコンプラグ形成工程のプラグ
埋込層平坦化工程として、エッチバック法などでポリシ
リコン層を平坦化する。このようにして、複合コンタク
トホール80a内に、接着層84の上面より窪んだポリシリ
コンプラグ83を形成する。
グ埋込層成長工程として、ポリシリコン層（図示せず）
を複合コンタクトホール80a内、及び接着層84上面に成
長させる。次に、ポリシリコンプラグ形成工程のプラグ
埋込層平坦化工程として、エッチバック法などでポリシ
リコン層を平坦化する。このようにして、複合コンタク
トホール80a内に、接着層84の上面より窪んだポリシリ
コンプラグ83を形成する。
【０１３４】このとき、ポリシリコン層と接着層84との
間のエッチング選択比が50:1程度の高い値となる条件で
処理をすることが望ましい。また、窪ませる深さは、50
0Å〜5000Åの範囲内となるようにすることが好まし
い。
間のエッチング選択比が50:1程度の高い値となる条件で
処理をすることが望ましい。また、窪ませる深さは、50
0Å〜5000Åの範囲内となるようにすることが好まし
い。
【０１３５】一方、ポリシリコンプラグ83には、燐(P)
または砒素(As)などがドーピングされたポリシリコンを
用いることが望ましいが、上述したようにプラグにポリ
シリコン以外の物質を用いることもできる。
または砒素(As)などがドーピングされたポリシリコンを
用いることが望ましいが、上述したようにプラグにポリ
シリコン以外の物質を用いることもできる。
【０１３６】次に、上述した実施の形態の場合と同様
に、複合コンタクトホール80a内及び接着層84上面チタ
ニウム層（図示せず）を成長させ、熱処理を施すことに
よって、ポリシリコンプラグ83のシリコンとチタニウム
とを反応させて、ポリシリコンプラグ83上面にチタニウ
ムシリサイド膜85を形成する。
に、複合コンタクトホール80a内及び接着層84上面チタ
ニウム層（図示せず）を成長させ、熱処理を施すことに
よって、ポリシリコンプラグ83のシリコンとチタニウム
とを反応させて、ポリシリコンプラグ83上面にチタニウ
ムシリサイド膜85を形成する。
【０１３７】そして、ウェットエッチング等で未反応の
チタニウムを除去した後、バリヤ埋込層成長工程とし
て、ポリシリコンプラグ83及び接着層84の上面にバリヤ
埋込層（図示せず）を成長させ、バリヤ埋込層平坦化工
程として、接着層84の表面が露出するまで、バリヤ埋込
層を平坦化して、チタニウムシリサイド膜85上面にチタ
ニウムナイトライド膜86を形成する。このようにして、
ポリシリコンプラグ83の上部にチタニウムシリサイド膜
85及びチタニウムナイトライド膜86の積層構造を有する
バリヤ層を形成する。
チタニウムを除去した後、バリヤ埋込層成長工程とし
て、ポリシリコンプラグ83及び接着層84の上面にバリヤ
埋込層（図示せず）を成長させ、バリヤ埋込層平坦化工
程として、接着層84の表面が露出するまで、バリヤ埋込
層を平坦化して、チタニウムシリサイド膜85上面にチタ
ニウムナイトライド膜86を形成する。このようにして、
ポリシリコンプラグ83の上部にチタニウムシリサイド膜
85及びチタニウムナイトライド膜86の積層構造を有する
バリヤ層を形成する。
【０１３８】この場合、バリヤ埋込層平坦化工程を、Ｃ
ＭＰ法により、チタニウムナイトライド膜86と接着層84
との研磨選択比が80:1程度となるように、スラリーなど
の研磨条件を調節することが望ましい。これによって、
接着層84の損失を低減することができる。
ＭＰ法により、チタニウムナイトライド膜86と接着層84
との研磨選択比が80:1程度となるように、スラリーなど
の研磨条件を調節することが望ましい。これによって、
接着層84の損失を低減することができる。
【０１３９】バリヤ層は、コンタクト抵抗を低減し、拡
散防止の特性を向上させるために、50Å〜5000Åの範囲
内の厚さに形成することが好ましい。また、N2、N2O、N
H3またはO2などを用いたプラズマ処理を追加して施すこ
とによって、酸化防止の特性をより一層向上させること
ができる。
散防止の特性を向上させるために、50Å〜5000Åの範囲
内の厚さに形成することが好ましい。また、N2、N2O、N
H3またはO2などを用いたプラズマ処理を追加して施すこ
とによって、酸化防止の特性をより一層向上させること
ができる。
【０１４０】次いで、キャパシタ形成工程として、図8C
に示すように、接続部800及び接着膜84の上面に拡散バ
リヤ膜87及び下部電極88からなる第１電極と、誘電体膜
89と、第２電極となる上部電極90とで構成されたキャパ
シタを形成する。
に示すように、接続部800及び接着膜84の上面に拡散バ
リヤ膜87及び下部電極88からなる第１電極と、誘電体膜
89と、第２電極となる上部電極90とで構成されたキャパ
シタを形成する。
【０１４１】まず、第１電極形成工程として、接着層84
及び接続部800の上面に、拡散バリヤ層87及び下部電極8
8を含む積層構造の第1電極を形成する。この拡散バリヤ
層87及び下部電極88の基となる膜を、CVD法、PVD法また
はALD法などを用いて順に成長させた後、炉熱処理また
はRTPを施し、パターニングする。
及び接続部800の上面に、拡散バリヤ層87及び下部電極8
8を含む積層構造の第1電極を形成する。この拡散バリヤ
層87及び下部電極88の基となる膜を、CVD法、PVD法また
はALD法などを用いて順に成長させた後、炉熱処理また
はRTPを施し、パターニングする。
【０１４２】この熱処理を、O2、O3、N2またはArなどの
ガス雰囲気中で、約200℃〜約800℃の温度範囲で行うこ
とが望ましい。また、炉熱処理の場合、10分〜5時間の
間、RTPの場合には、1秒〜10分間行うことが望ましい。
なお、上述した熱処理と並行してプラズマ処理を行うこ
ともでき、この場合、O2、O3、N2、N2OまたはNH3などの
ガスを用いることが望ましい。
ガス雰囲気中で、約200℃〜約800℃の温度範囲で行うこ
とが望ましい。また、炉熱処理の場合、10分〜5時間の
間、RTPの場合には、1秒〜10分間行うことが望ましい。
なお、上述した熱処理と並行してプラズマ処理を行うこ
ともでき、この場合、O2、O3、N2、N2OまたはNH3などの
ガスを用いることが望ましい。
【０１４３】第１電極形成工程は、本実施の形態で用い
たIr及びIrOxに限定されず、Pt、PtOx(x=0〜1)、Ru、Ru
Ox(x=1〜2)、Rh、RhOx(x=1〜2)、Os、OsOx(x=1〜2)、P
d、PdOx(x=1〜2)、CaRuO3、SrRuO3、BaRuO3、BaSrRu
O3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)CoO3、Cu、Al、
Ta、Mo、W、Au、Ag、WSix(x=1〜2)、TiSix(x=1〜2)、Mo
Si x(x=0.3〜2)、CoSix(xは1〜2)、NbSix(x=0.3〜2)、Ta
Six(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrS
iN、ZrAlN、MoSiN、MoAlN、IrTiN、TaSiN、TaAlN、RuTi
N、ZrTiN及びこれらを組み合わせたもののうち、いずれ
かを成長させる処理を含むことが望ましい。その厚さは
50Å5000Åの範囲内となることが好ましい。
たIr及びIrOxに限定されず、Pt、PtOx(x=0〜1)、Ru、Ru
Ox(x=1〜2)、Rh、RhOx(x=1〜2)、Os、OsOx(x=1〜2)、P
d、PdOx(x=1〜2)、CaRuO3、SrRuO3、BaRuO3、BaSrRu
O3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)CoO3、Cu、Al、
Ta、Mo、W、Au、Ag、WSix(x=1〜2)、TiSix(x=1〜2)、Mo
Si x(x=0.3〜2)、CoSix(xは1〜2)、NbSix(x=0.3〜2)、Ta
Six(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrS
iN、ZrAlN、MoSiN、MoAlN、IrTiN、TaSiN、TaAlN、RuTi
N、ZrTiN及びこれらを組み合わせたもののうち、いずれ
かを成長させる処理を含むことが望ましい。その厚さは
50Å5000Åの範囲内となることが好ましい。
【０１４４】次いで、誘電体膜形成工程として、第１電
極上面に誘電体膜89を形成する。このとき、誘電体膜89
として、Ta2O5、STO(SrTiO3)、BST、PZT、PLZT((Pb、L
a)(Zr、Ti)O3)、BTO(BaTiO3)、PMN(Pb(Ng1/3Nb2/3)
O3)、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta
2O9)、BLT((Bi、La)Ti3O12)、PT(PbTiO3)などの強誘電
体膜、または高誘電体膜を用い、MOCVD法、ゾル-ゲル
法、スピンオン法、CVD法、ALD法、またはPVD法などの
方法を用いて20Å〜5000Åの範囲内の厚さに形成するこ
とが望ましい。
極上面に誘電体膜89を形成する。このとき、誘電体膜89
として、Ta2O5、STO(SrTiO3)、BST、PZT、PLZT((Pb、L
a)(Zr、Ti)O3)、BTO(BaTiO3)、PMN(Pb(Ng1/3Nb2/3)
O3)、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta
2O9)、BLT((Bi、La)Ti3O12)、PT(PbTiO3)などの強誘電
体膜、または高誘電体膜を用い、MOCVD法、ゾル-ゲル
法、スピンオン法、CVD法、ALD法、またはPVD法などの
方法を用いて20Å〜5000Åの範囲内の厚さに形成するこ
とが望ましい。
【０１４５】さらに、誘電体膜89の誘電率を向上させる
ための結晶化熱処理を実施することが望ましく、この場
合、O2、N2、Ar、O3、He、NeまたはKrなどのガス雰囲気
下で、約400℃〜約800℃の範囲内の温度を保持しながら
進行するとよい。また、拡散炉熱処理またはRTPを施し
てもよく、拡散炉熱処理の場合、10分〜5時間の間処理
を行うことが好ましい。
ための結晶化熱処理を実施することが望ましく、この場
合、O2、N2、Ar、O3、He、NeまたはKrなどのガス雰囲気
下で、約400℃〜約800℃の範囲内の温度を保持しながら
進行するとよい。また、拡散炉熱処理またはRTPを施し
てもよく、拡散炉熱処理の場合、10分〜5時間の間処理
を行うことが好ましい。
【０１４６】次いで、第2電極形成工程として、誘電体
膜89上面に上部電極90を形成するが、これは第１電極形
成工程と同様にして行うとよい。
膜89上面に上部電極90を形成するが、これは第１電極形
成工程と同様にして行うとよい。
【０１４７】ここで、キャパシタをパターニングする工
程については、上部電極90を先にパターニングした後、
誘電体膜89をパターニングし、拡散バリヤ層87及び下部
電極88をパターニングする三段階のエッチング工程で処
理をすることができる。また、これらを同時に一段階の
エッチング工程、また、上部電極90を先にエッチングし
た後、誘電体膜89と拡散バリヤ層87及び下部電極88とを
連続的にエッチングする二段階のエッチング工程など、
多様に変更して処理することができる。
程については、上部電極90を先にパターニングした後、
誘電体膜89をパターニングし、拡散バリヤ層87及び下部
電極88をパターニングする三段階のエッチング工程で処
理をすることができる。また、これらを同時に一段階の
エッチング工程、また、上部電極90を先にエッチングし
た後、誘電体膜89と拡散バリヤ層87及び下部電極88とを
連続的にエッチングする二段階のエッチング工程など、
多様に変更して処理することができる。
【０１４８】また、前記した実施の形態では、積層型(S
tack)キャパシタの場合を示したが、本発明は、キャパ
シタの誘電体膜を備え、プラグと下部電極との間バリヤ
層を備える全ての半導体素子に適用することができる。
したがって、下部電極を形成する部分の平坦性が要求さ
れる凹状(concave)キャパシタや、シリンダ型(cylinde
r)キャパシタにも適用することができる。
tack)キャパシタの場合を示したが、本発明は、キャパ
シタの誘電体膜を備え、プラグと下部電極との間バリヤ
層を備える全ての半導体素子に適用することができる。
したがって、下部電極を形成する部分の平坦性が要求さ
れる凹状(concave)キャパシタや、シリンダ型(cylinde
r)キャパシタにも適用することができる。
【０１４９】また、本発明は、トランジスタのソース／
ドレイン領域に接続されるキャパシタの他に、トランジ
スタのゲート電極のような導電膜に接続されるキャパシ
タの製造にも適用することができる。したがって、ビッ
トライン上にキャパシタが形成されるCOB(Capacitor Ov
er Bitline)構造や、キャパシタ上にビットラインが形
成されるCUB(Capacitor Under Bitline)構造の半導体素
子に適用することができる。
ドレイン領域に接続されるキャパシタの他に、トランジ
スタのゲート電極のような導電膜に接続されるキャパシ
タの製造にも適用することができる。したがって、ビッ
トライン上にキャパシタが形成されるCOB(Capacitor Ov
er Bitline)構造や、キャパシタ上にビットラインが形
成されるCUB(Capacitor Under Bitline)構造の半導体素
子に適用することができる。
【０１５０】尚、本発明は、上記実施の形態に限られる
ものではない。当業者は、本発明の趣旨から逸脱しない
範囲内で多様に変更することが可能であるが、これらも
本発明の技術的範囲に属する。
ものではない。当業者は、本発明の趣旨から逸脱しない
範囲内で多様に変更することが可能であるが、これらも
本発明の技術的範囲に属する。
【０１５１】
【発明の効果】本発明によれば、トポロジーの発生を抑
え、これによって、キャパシタの下部電極の平坦性を確
保し、キャパシタ特性を安定化させることができる。し
たがって、下部電極と誘電体膜の有効接触面積を増加さ
せて、素子の電気特性を向上させることができる。ま
た、キャパシタから出る電荷量の制御を容易にすること
ができ、それにより、素子の特性を均一にすることがで
きる。
え、これによって、キャパシタの下部電極の平坦性を確
保し、キャパシタ特性を安定化させることができる。し
たがって、下部電極と誘電体膜の有効接触面積を増加さ
せて、素子の電気特性を向上させることができる。ま
た、キャパシタから出る電荷量の制御を容易にすること
ができ、それにより、素子の特性を均一にすることがで
きる。
【０１５２】また、本発明によれば、拡散バリヤ膜を均
一に形成することができ、誘電体膜の結晶化のための熱
処理での耐熱特性を高め、またプラグ及びバリヤ層の酸
化を防止することができ、製造工程を安定化させること
ができるという優れた効果がある。
一に形成することができ、誘電体膜の結晶化のための熱
処理での耐熱特性を高め、またプラグ及びバリヤ層の酸
化を防止することができ、製造工程を安定化させること
ができるという優れた効果がある。
【図1A】 従来の技術に係る半導体素子の一製造過程に
おける素子の構造を示す断面図である。
おける素子の構造を示す断面図である。
【図1B】 従来の技術に係る半導体素子の一製造過程に
おける素子の構造を示す断面図である。
おける素子の構造を示す断面図である。
【図2】 図１Ａに示した第３コンタクトホールを形成
したときの素子の構造をより詳細に示す断面図である。
したときの素子の構造をより詳細に示す断面図である。
【図3】 本発明の第1実施例に係る半導体素子の構造を
示す断面図である。
示す断面図である。
【図4A】 本発明の第1実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図4B】 本発明の第1実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図4C】 本発明の第1実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図4D】 本発明の第1実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図4E】 本発明の第1実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図5】 本発明の第2実施例に係る半導体素子の構造を
示す断面図である。
示す断面図である。
【図6A】 本発明の第2実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図6B】 本発明の第2実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図6C】 本発明の第2実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図6D】 本発明の第2実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図6E】 本発明の第2実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図7A】 本発明の第3実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図7B】 本発明の第3実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図7C】 本発明の第3実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図7D】 本発明の第3実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図7E】 本発明の第3実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図8A】 本発明の第4実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図8B】 本発明の第4実施例に係る半導体素子の一製
造過程における素子の構造を示す断面図である。
造過程における素子の構造を示す断面図である。
【図8C】 本発明の第4実施例に係る半導体素子の製造
過程における素子の構造を示す断面図である。
過程における素子の構造を示す断面図である。
31、51、71、81 半導体基板
32、52、72、82 層間絶縁膜
33、53 プラグ埋込層
33a、53a、73、83 ポリシリコンプラグ
34、54、74、84 接着層
35、55、75、85 チタニウムシリサイド
36a、56a、76a、86 チタニウムナイトライド
37、57、77、87 拡散バリヤ膜
38、58、78、88 下部電極
39、59、79、89 誘電体膜
40、60、80、90 上部電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 崔 殷 碩
大韓民国京畿道利川市夫鉢邑牙美里山136
−１
(72)発明者 成 鎭 溶
大韓民国京畿道利川市夫鉢邑牙美里山136
−１
Ｆターム(参考） 5F033 JJ04 JJ19 JJ25 JJ27 JJ28
JJ29 JJ30 JJ32 JJ33 JJ35
KK01 NN03 NN07 NN12 RR04
RR09 RR13 RR15 VV10
5F083 AD21 AD43 AD48 AD49 FR01
FR02 JA06 JA14 JA15 JA17
JA35 JA36 JA38 JA39 JA40
JA43 JA44 MA06 MA17 MA20
PR06 PR21 PR22 PR33 PR39
PR40
Claims (27)
- 【請求項1】 基礎導電膜と、 層間膜コンタクトホールを有し、前記基礎導電膜上面に
形成された、層間絶縁膜と、 前記層間膜コンタクトホールと連続した接着層コンタク
トホールを有し、前記層間絶縁膜上面に形成された接着
層と、 前記層間膜コンタクトホール及び前記接着層コンタクト
ホールからなる複合コンタクトホール内に、前記基礎導
電膜に接続され、前記接着層の上面に合わせて平坦化さ
れて形成された接続部と、 該接続部及び前記接着層の上面に形成された第1電極、
該第1電極上面に形成された誘電体膜、及び該誘電体膜
上面に形成された第2電極を備えたキャパシタとを含ん
で構成されていることを特徴とする半導体素子。 - 【請求項2】 前記接着層が、IrO2、IrSix(x=1〜2)、Al
2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜
2)及びこれらを組み合わせたもののうち、いずれかを含
んで構成されていることを特徴とする請求項1記載の半
導体素子。 - 【請求項3】 前記接続部が、前記基礎導電膜上に形成
されたプラグ及びバリヤ層を含んで構成されており、前
記バリヤ層の上面が、前記接着層の上面とほぼ同じ高さ
であることを特徴とする請求項1記載の半導体素子。 - 【請求項4】 前記バリヤ層が、TiN、TaN、TiSiN、TiAl
N、RuTiN、RuTiO及びこれらを組み合わせたもののう
ち、いずれかを含んで構成されていることを特徴とする
請求項3記載の半導体素子。 - 【請求項5】 前記第1電極及び前記第2電極が、Pt、I
r、IrOx、Ru、RuOx、Rh、RhOx、CaRuO3、SrRuO3、BaRuO
3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)Co
O3、Cu、Al、Ta、Mo、W、Au、Ag、WSi2、TiSi2、MoSi
x(x=0.3〜2)、CoSix(x=1〜2)、NbSix(x=0.3〜2)、TaSix
(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSi
N、ZrAlN、MoSiN、MoAlN、RuTiN、IrTiN、TaSiN、TaAl
N、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)及びこれらを
組み合わせたもののうち、いずれかを含んで構成されて
いることを特徴とする請求項1記載の半導体素子。 - 【請求項6】 基礎導電膜上面に層間絶縁膜を成長させ
る層間絶縁膜成長工程と、 前記層間絶縁膜をパターニングして、前記基礎導電膜の
所定領域の表面を露出させる層間膜コンタクトホールを
形成する層間膜コンタクトホール形成工程と、 前記層間膜コンタクトホール内に、前記基礎導電膜に接
続されたプラグを形成するプラグ形成工程と、 前記プラグ及び前記層間絶縁膜の上面に接着層を成長さ
せる接着層成長工程と、 前記接着層をパターニングして、前記プラグの上面を露
出させる接着層コンタクトホールを形成する接着層コン
タクトホール形成工程と、 前記接着層コンタクトホール内に、前記プラグに接続さ
れ、前記接着層の上面に合わせて平坦化されたバリヤ層
を形成するバリヤ層形成工程と、 前記バリヤ層及び前記接着層の上面に第1電極と、誘電
体膜と、第2電極とを含んで構成されるキャパシタを形
成するキャパシタ形成工程とを含むことを特徴とする半
導体素子の製造方法。 - 【請求項7】 前記バリヤ層形成工程が、 前記接着層コンタクトホール内、及び前記接着層上面に
導電性のバリヤ埋込層を成長させるバリヤ埋込層成長工
程と、 前記接着層の表面が露出するまで、前記バリヤ埋込層を
化学機械的研磨（CMP）法で平坦化して、前記バリヤ層
を形成するバリヤ埋込層平坦化工程とを含むことを特徴
とする請求項6記載の半導体素子の製造方法。 - 【請求項8】 前記プラグ形成工程が、 前記層間膜コンタクトホール内、及び前記層間絶縁膜上
面に導電性のプラグ埋込層を成長させるプラグ埋込層成
長工程と、 前記プラグ埋込層をエッチバック法で平坦化するプラグ
埋込層平坦化工程とを含むことを特徴とする請求項6記
載の半導体素子の製造方法。 - 【請求項9】 前記接着層成長工程を、 化学気相成長法（CVD法）、物理気相成長法（PVD法）、
及び原子層成長法（ALD法）のうち、いずれかの成長法
により行うことを特徴とする請求項6記載の半導体素子
の製造方法。 - 【請求項10】 前記接着層成長工程を、IrO2、IrSix(x=
1〜2)、Al2O3、Ta2O 5、TiOx(x=1〜2)、ZrOx(x=1〜2)、H
fOx(x=1〜2)及びこれらを組み合わせたもののうち、い
ずれかの物質を成長させて行うことを特徴とする請求項
6記載の半導体素子の製造方法。 - 【請求項11】 前記バリヤ層形成工程が、TiN、TaN、Ti
SiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたも
ののうち、いずれかの物質を成長させる処理を含むこと
を特徴とする請求項6記載の半導体素子の製造方法。 - 【請求項12】 トランジスタが形成された半導体基板上
面に層間絶縁膜を成長させる層間絶縁膜成長工程と、 前記層間絶縁膜をパターニングして、前記半導体基板の
所定領域の表面を露出させる層間膜コンタクトホールを
形成する層間膜コンタクトホール形成工程と、 前記層間膜コンタクトホール内、及び前記層間絶縁膜の
上面に、シリコン含有物質からなるプラグ埋込層を成長
させ、前記層間膜コンタクトホール内に埋め込まれ、前
記半導体基板に接続されたプラグと、該プラグ及び前記
層間絶縁膜の上面に所定の厚さを有する反応予備膜とを
形成するプラグ形成工程と、 前記反応予備膜の上面にイリジウム含有物質を含むイリ
ジウム反応層を成長させ、前記反応予備膜のシリコンと
前記イリジウム反応層のイリジウムとを反応させて、前
記プラグ及び前記層間絶縁膜の上面に、シリコン及びイ
リジウムを含有する接着層を成長させる接着層成長工程
と、 前記接着層をパターニングして、前記プラグの上面を露
出させる接着層コンタクトホールを形成する接着層コン
タクトホール形成工程と、 前記接着層コンタクトホール内、及び前記接着層上面に
導電性のバリヤ埋込層を成長させるバリヤ埋込層成長工
程と、 前記接着層の表面が露出するまで、前記バリヤ埋込層を
平坦化して、前記バリヤ層を形成するバリヤ埋込層平坦
化工程と、 前記バリヤ層及び前記接着層の上面に第１電極と、誘電
体膜と、第２電極とを含んで構成されるキャパシタを形
成するキャパシタ形成工程とを含むことを特徴とする半
導体素子の製造方法。 - 【請求項13】 前記接着層形成工程を、 約500℃〜約800℃の温度範囲で前記イリジウム反応層を
成長させる条件で行うことを特徴とする請求項12記載の
半導体素子の製造方法。 - 【請求項14】 前記プラグ形成工程が、 前記層間膜コンタクトホール内、及び前記層間絶縁膜上
面にプラグ埋込層としてポリシリコン層を成長させて、
前記層間膜コンタクトホール内に前記プラグを形成する
プラグ埋込層成長工程と、 前記プラグ及び前記層間絶縁膜上面のプラグ埋込層をエ
ッチバック法で平坦化して、前記反応予備膜を形成する
プラグ埋込層平坦化工程とを含むことを特徴とする請求
項12記載の半導体素子の製造方法。 - 【請求項15】 前記反応予備膜を、約10Å〜約1000Åの
範囲内の厚さに形成することを特徴とする請求項14記載
の半導体素子の製造方法。 - 【請求項16】 前記バリヤ埋込層平坦化工程を、 ＣＭＰ法により、前記バリヤ層と前記接着層との研磨選
択比が約50:1〜80:1の範囲内となる条件で行うことを特
徴とする請求項12記載の半導体素子の製造方法。 - 【請求項17】 前記キャパシタ形成工程が、前記第１電
極を形成する第１電極形成工程と、前記第２電極を形成
する第２電極形成工程とを含み、 前記第１電極形成工程または前記第２電極形成工程が、
TiN、RuTiN、IrTiN、Ir、IrOx、Ru、RuOx、Rh、RhOx、P
t及びこれらを組み合わせたもののうち、いずれかの物
質を成長させる処理を含むことを特徴とする請求項12記
載の半導体素子の製造方法。 - 【請求項18】 基礎導電膜上に層間絶縁膜を成長させる
層間絶縁膜成長工程と、 該層間絶縁膜の上面に接着層を成長させる接着層成長工
程と、 前記接着層及び前記層間絶縁膜をパターニングして、前
記基礎導電膜の所定領域の表面を露出させる複合コンタ
クトホールを形成する複合コンタクトホール形成工程
と、 前記複合コンタクトホール内に、前記基礎導電膜に接続
され、前記接着層の上面に合わせて平坦化された接続部
を形成する接続部形成工程と、 前記接続部及び前記接着層の上面にキャパシタを形成す
るキャパシタ形成工程とを含むことを特徴とする半導体
素子の製造方法。 - 【請求項19】 前記複合コンタクトホール形成工程が、
前記接着層と前記層間絶縁膜とを、同じマスクを用いて
エッチングする処理であることを特徴とする請求項18記
載の半導体素子の製造方法。 - 【請求項20】 前記接続部が、ポリシリコンプラグとバ
リヤ層とを含む積層構造となるように、前記接続部を形
成することを特徴とする請求項18記載の半導体素子の製
造方法。 - 【請求項21】 前記接続部形成工程が、 前記複合コンタクトホールの下方部分を埋め込むポリシ
リコンプラグを形成するポリシリコンプラグ形成工程
と、 前記ポリシリコンプラグ及び前記接着層の上面にバリヤ
埋込層を成長させるバリヤ埋込層成長工程と、 前記接着層の表面が露出するまで、前記バリヤ埋込層を
平坦化するバリヤ埋込層平坦化工程とを含むことを特徴
とする請求項18または請求項20記載の半導体素子の製造
方法。 - 【請求項22】 前記ポリシリコンプラグ形成工程が、 前記複合コンタクトホール内、及び前記接着層上面にポ
リシリコン層を成長させるプラグ埋込層成長工程と、 前記ポリシリコン層をエッチバック法で平坦化するプラ
グ埋込層平坦化工程とを含むことを特徴とする請求項21
記載の半導体素子の製造方法。 - 【請求項23】 前記接着層成長工程が、Al2O3、Ta2O5、
TiOx(x=1〜2)、ZrOx(x=1〜2)、IrO2、IrSix(x=1〜2)、H
fOx(x=1〜2)及びこれらを組み合わせたもののうち、い
ずれかの物質を成長させる処理を含むことを特徴とする
請求項18記載の半導体素子の製造方法。 - 【請求項24】 前記接着層が、約50Å〜約5000Åの範囲
内の厚さであることを特徴とする請求項18記載の半導体
素子の製造方法。 - 【請求項25】 前記キャパシタ形成工程が、 前記接着層及び前記接続部の上面に、拡散バリヤ層を含
む積層構造の第1電極を形成する第１電極形成工程と、 該第1電極上面に誘電体膜を形成する誘電体膜形成工程
と、 該誘電体膜上面に第2電極を形成する第2電極形成工程と
を含むことを特徴とする請求項18記載の半導体素子の製
造方法。 - 【請求項26】 前記第１電極形成工程が、 Ir、IrOx(x=1〜2)、Pt、PtOx(x=0〜1)、Ru、RuOx(x=1〜
2)、Rh、RhOx(x=1〜2)、Os、OsOx(x=1〜2)、Pd、PdOx(x
=1〜2)、CaRuO3、SrRuO3、BaRuO3、BaSrRuO3、CaIrO3、
SrIrO3、BaIrO3、(La、Sr)CoO3、Cu、Al、Ta、Mo、W、A
u、Ag、WSix(x=1〜2)、TiSix(x=1〜2)、MoSix(x=0.3〜
2)、CoSix(x=1〜2)、NbSix(x=0.3〜2)、TaSix(x=1〜
2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSiN、ZrAl
N、MoSiN、MoAlN、TaSiN、TaAlN、RuTiN、ZrTiN及びこ
れらを組み合わせたもののうち、いずれかを成長させる
処理を含むことを特徴とする請求項25記載の半導体素子
の製造方法。 - 【請求項27】 前記誘電体膜形成工程に、前記誘電体膜
として強誘電体、または高誘電体膜を用いることを特徴
とする請求項26記載の半導体素子の製造方法。
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|---|---|---|---|
| KR2001-056143 | 2001-09-12 | ||
| KR1020010056143A KR20030023142A (ko) | 2001-09-12 | 2001-09-12 | 반도체 소자 제조 방법 |
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