JP2008010634A - キャパシタを含む半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 酸素バリア膜と下部電極との界面の密着性を向上させ、キャパシタとび現象を防止することができる半導体装置を提供する。
【解決手段】 半導体基板上に層間絶縁膜(22)が形成されている。この層間絶縁膜を貫通するビアホール内に導電プラグ(25)が充填されている。平面視において導電プラグを内包するように、層間絶縁膜の上に、導電性の酸素バリア膜(33)が形成されている。酸素バリア膜の上に、下部電極、誘電体膜、及び上部電極がこの順番に積層されたキャパシタ(35)が形成されている。酸素バリア膜と下部電極(36)との界面に中間層(34)が配置されている。中間層は、酸素バリア膜の少なくとも１つの構成元素と、下部電極の少なくとも１つの構成元素とを含む合金で形成される。
【選択図】 図１

Description

本発明は、キャパシタを含む半導体装置及びその製造方法に関し、特に層間絶縁膜に形成された導電プラグ上に配置されるキャパシタを含む半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理または保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来のシリコン酸化物またはシリコン窒化物に代えて、強誘電体材料または高誘電率材料を用いる技術が広く研究されている。

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極を有する強誘電体膜を用いる技術も盛んに研究されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）と呼ばれる。

強誘電体メモリは、強誘電体のヒステリシス特性を利用してデータを記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜、及びこの強誘電体膜を挟む一対の電極により構成されている。強誘電体膜は、電極への印加電圧に応じて分極を生じ、印加電圧が取り去られても自発分極が残る。また、印加電圧の極性を反転させれば、自発分極の極性も反転する。自発分極の２つの極性を、それぞれデータの「０」及び「１」に対応させることにより、データを記憶することができる。自発分極の極性を検出すれば、データを読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。

強誘電体メモリのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、または、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ_２（Ｔａ、Ｎｂ）_２Ｏ_９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等により形成されており、ゾルゲル法、スパッタリングまたは有機金属化学気相成長（ＭＯＣＶＤ）等によって成膜される。

通常、これらの成膜法により、下部電極上にアモルファスまたは微結晶の状態の強誘電体膜が形成される。その後の熱処理によってペロブスカイト構造やビスマス層状構造へ結晶構造が変化する。キャパシタの電極材料としては、酸化しにくい材料または酸化しても導電性を維持できる材料を用いることが必要であり、一般的にＰｔ（白金）、Ｉｒ（イリジウム）及びＩｒＯｘ（酸化イリジウム）等の白金族系金属またはその酸化物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、Ａｌ（アルミニウム）を用いるのが一般的である。

強誘電体メモリも、他の半導体デバイスと同様に、より一層の高集積化及び高性能化が要求されており、今後セル面積の低減が必要とされる。セル面積の低減には、従来のプレーナ構造に代えて、スタック構造を採用することが有効である。ここで、「スタック構造」とは、メモリセルを構成するトランジスタのドレイン上に形成された導電プラグ（コンタクトプラグ）の直上にキャパシタを配置した構造をいう。従来のスタック構造の強誘電体メモリにおいて、キャパシタは、Ｗ（タングステン）等からなる導電プラグの直上に、バリアメタル膜、下部電極、強誘電体膜及び上部電極がこの順に積層された構造を有する。バリアメタル膜は、導電プラグの酸化を防止する役割を有している。バリアメタル膜の効果と下部電極の効果とを兼ねる材料を選択することが多いため、バリアメタル膜と下部電極とを明確に区別することは困難である。通常、バリアメタル膜及び下部電極は、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_２膜、Ｐｔ膜、及びＳＲＯ（ＳｒＲｕＯ_３）膜のうちから選択された２以上の膜を組み合わせて構成される。

電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体膜の配向が均一になるように制御することが重要である。強誘電体膜の配向は下部電極の配向に大きく影響される。即ち、下部電極の配向が均一になるように制御することにより、強誘電体膜の配向を均一にすることができる。従って、電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、下部電極の配向が均一になるように制御することが重要である。

下記の特許文献１に、強誘電体キャパシタの自発分極を最大化するために、下部電極を形成した後、強誘電体膜を堆積させる前に、下部電極を不活性ガス中において、約４００℃〜９００℃の範囲内の温度で急速熱処理を行う方法が開示されている。

下記の特許文献２に、強誘電体膜の残留分極特性を基板全面に亘って均一にするとともに、強誘電体膜におけるクラックの発生を防止するために、Ｉｒからなる下部電極を形成した後、２００℃〜３００℃の範囲内の温度で、またはそれ以上の温度で熱処理を行う方法が開示されている。

下記の特許文献３に、ＰＺＴからなる強誘電体膜の電気的特性の劣化を防止するために、ＩｒＯ_ｘとＩｒとの２層構造を有する下部電極の形成後、ＰＺＴ膜の形成前に、５５０℃の温度で熱処理を行う方法が開示されている。

下記の特許文献４に、開示された方法について説明する。強誘電体キャパシタの下部電極となるＲｕ膜を形成した後、３５０℃〜５００℃で予備熱処理を行う。その後、ＰＺＴ膜等を形成した後、６００℃〜７００℃程度で結晶化のための熱処理を行う。予備熱処理を行っていない場合には、結晶化熱処理時に、Ｒｕ膜の結晶が急激に成長して大きさの不均一な結晶組織になってしまう。予備熱処理を行うことにより、結晶化熱処理時における急激な結晶成長を抑制し、等粒状の組織を維持することができる。

特開２０００−９１５１１号公報 特開２０００−９１５１１号公報 特開２０００−９１５１１号公報 特開２０００−９１５１１号公報

強誘電体キャパシタは、その下の層間絶縁膜に形成されたビアホール内の導電プラグ上に配置される。キャパシタの下部電極が この導電プラグに電気的に接続される。酸化物であるキャパシタ誘電体膜を形成する際に、導電プラグの酸化防止のために、下部電極の下にＴｉＡｌＮ等からなる酸素バリア膜が配置される場合がある。この場合、キャパシタの上部電極から酸素バリア膜までをキャパシタの形状にパターニングする際に、キャパシタの剥離が生ずる現象（キャパシタとび現象）が見られた。本願発明者は、種々の評価実験により、酸素バリア膜と下部電極との界面で剥離が生じやすいことを見出した。

本発明の目的は、酸素バリア膜と下部電極との界面の密着性を向上させ、キャパシタとび現象を防止することができる半導体装置及びその製造方法を提供することである。

本発明の一観点によると、
半導体基板上に形成された層間絶縁膜(22)と、
前記層間絶縁膜を貫通するビアホール内に充填された導電プラグ(25)と、
平面視において前記導電プラグを内包するように、前記層間絶縁膜の上に形成された導電性の酸素バリア膜(33)と、
前記酸素バリア膜の上に形成され、下部電極、誘電体膜、及び上部電極がこの順番に積層されたキャパシタ(35)と、
前記酸素バリア膜と前記下部電極との界面に配置され、該酸素バリア膜の少なくとも１つの構成元素と、該下部電極の少なくとも１つの構成元素とを含む合金からなる中間層と
を有する半導体装置が提供される。

本発明の他の観点によると、
（ａ）半導体基板上に層間絶縁膜(22)を形成する工程と、
（ｂ）前記層間絶縁膜を貫通するビアホールを形成し、該ビアホール内に導電プラグ(25)を充填する工程と、
（ｃ）前記導電プラグの上面上、及び前記層間絶縁膜の上面上に、酸素バリア膜(33)を形成する工程と、
（ｄ）前記酸素バリア膜の上に下部電極層(36)を堆積させる工程と、
（ｅ）熱処理を行うことにより、前記酸素バリア膜と前記下部電極層との界面に、該酸素バリア膜の少なくとも１つの構成元素と、該下部電極の少なくとも１つの構成元素とを含む合金からなる中間層を形成する工程と、
（ｆ）前記下部電極層の上に、誘電体層(37)、及び上部電極層(38)を順番に積層する工程と、
（ｇ）前記導電プラグが配置された領域に前記酸素バリア膜が残るように、該酸素バリア膜から前記上部電極層までの各層をパターニングする工程と
を有する半導体装置の製造方法が提供される。

酸素バリア膜と下部電極との間に中間層を配置することにより、酸素バリア膜と下部電極との密着性を高め、キャパシタとび現象の発生を防止することができる。

図１Ａに、第１の実施例による半導体装置の断面図を示し、図１Ｂに、その等価回路図を示す。

図１Ｂに示すように、図の横方向に延びる複数のワード線ＷＬと、縦方向に延びる複数のビット線ＢＬとの交差箇所の各々に、１つのメモリセルが配置されている。メモリセルの各々は、ＭＯＳトランジスタ５と強誘電体キャパシタ３５とにより構成される。ワード線ＷＬに対応してプレート線ＰＬが配置されている。

ＭＯＳトランジスタ５のゲート電極がワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインが強誘電体キャパシタ３５の一方の電極に接続されている。強誘電体キャパシタ３５の他方の電極はプレート線ＰＬに接続されている。ワード線ＷＬに電気信号を印加してＭＯＳトランジスタ５を導通状態にすると、ビット線ＢＬとプレート線ＰＬとの間の電位差に相当する電圧が、強誘電体キャパシタ３５に印加され、データの書き込みが行われる。また、ＭＯＳトランジスタ５を導通状態にすることにより、強誘電体キャパシタ３５の自発分極の極性に対応してビット線ＢＬに電気信号が出力され、データの読出しが行われる。

図１Ａに、２つのメモリセル部分の断面図を示す。シリコンからなる半導体基板１の表層部に素子分離絶縁膜２が形成され、素子分離絶縁膜２で囲まれた活性領域が画定されている。活性領域は、ｐ型ウェル３内に配置されている。活性領域内に、２つのＭＯＳトランジスタ５が形成されている。

一方のＭＯＳトランジスタ５を含むメモリセルと、他方のＭＯＳトランジスタ５を含むメモリセルとの構造は同一であるため、以下、一方のＭＯＳトランジスタ５を含むメモリセルの構造について説明する。

ＭＯＳトランジスタ５のソース領域５Ｓとドレイン領域５Ｄとの間にチャネル領域が画定され、その上にゲート絶縁膜を介してゲート電極５Ｇが配置されている。ソース領域５Ｓは、２つのＭＯＳトランジスタ５で共有される。ゲート電極５Ｇの側面上にサイドウォールスペーサが形成されている。ソース領域５Ｓ、ドレイン領域５Ｄ、及びゲート電極５Ｇの上面に、金属シリサイド膜６が形成されている。

半導体基板１の上に、ＭＯＳトランジスタ５を覆うように、酸窒化シリコン（ＳｉＯＮ）からなる厚さ２００ｎｍのカバー絶縁膜１１が形成されている。その上に、酸化シリコン（ＳｉＯ_２）からなる層間絶縁膜１２が形成されている。層間絶縁膜１２の表面は平坦化されており、下地の平坦な領域における層間絶縁膜１２の厚さは、７００ｎｍである。

層間絶縁膜１２及びカバー絶縁膜１１に、ソース領域５Ｓ上の金属シリサイド膜６まで達するビアホール、及びドレイン領域５Ｄ上の金属シリサイド膜６まで達するビアホールが形成されている。ビアホールの直径は、０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、それぞれタングステン（Ｗ）からなる導電プラグ１５及び１６が充填されている。一方の導電プラグ１５はドレイン領域５Ｄに接続され、他方の導電プラグ１６はソース領域５Ｓに接続されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。

層間絶縁膜１２の上に、ＳｉＯＮからなる厚さ１３０ｎｍの酸化防止膜２１が形成されている。その上に、ＳｉＯ_２からなる厚さ３００ｎｍの層間絶縁膜２２が形成されている。なお、酸化防止膜２１を、ＳｉＯＮに代えて窒化シリコン（ＳｉＮ）またはアルミナ（ＡｌＯ）で形成してもよい。

層間絶縁膜２２及び酸化防止膜２１を貫通し、下層の導電プラグ１５の上面まで達するビアホールが形成されている。ビアホールの直径は、０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、Ｗからなる導電プラグ２５が充填されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。導電プラグ２５は、その下の導電プラグ１５を介してドレイン領域５Ｄに接続される。

導電プラグ２５及び層間絶縁膜２２の上に、平面視において導電プラグ２５を内包するように、強誘電体キャパシタ３５が配置されている。強誘電体キャパシタ３５は、下部電極３６、誘電体膜３７、上部電極３８がこの順番に積層された構造を有する。導電プラグ２５及び層間絶縁膜２２の上面と、強誘電体キャパシタ３５との間に、基板側から順番に、下地導電膜３０、結晶性向上膜３１、酸素バリア膜３３、及び中間層３４が積層された４層が配置されている。強誘電体キャパシタ３５の上に、水素バリア膜４０が配置されている。

下地導電膜３０は（１１１）配向したＴｉＮで形成され、その厚さは１００ｎｍである。なお、下地導電膜３０を、ＴｉＮに代えて、（１１１）配向したＷ、Ｓｉ、またはＣｕで形成してもよい。また、その厚さを、１００ｎｍ〜３００ｎｍの範囲内としてもよい。導電プラグ２５の上面は、その周囲の層間絶縁膜２２の上面よりもやや低くされ、窪みが形成されている。この窪み内が下地導電膜３０で埋め尽くされており、下地導電膜３０の上面は平坦化されている。

結晶性向上膜３１は、（１１１）配向したＴｉＮで形成され、その厚さは２０ｎｍである。なお、結晶性向上膜３１は、ＴｉＮに代えて、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、またはこれらの金属の合金で形成してもよい。結晶性向上膜３１を形成する導電材料が面心立方構造を有する場合には、（１１１）配向しており、六方最密構造を有する場合には、（００２）配向している。

酸素バリア膜３３は、ＴｉＡｌＮで形成され、その厚さは１００ｎｍであり、酸素の拡散を防止し、その下の導電プラグ２５の酸化を防止する。また、酸素バリア膜３３は、その下の結晶性向上膜３１の配向性を引き継いで、（１１１）配向している。

下部電極３６は、Ｉｒで形成され、その厚さは１００ｎｍである。下部電極３６は、酸素バリア膜３３の配向性を引き継ぐため、（１１１）配向する。下部電極３６を、Ｉｒに代えて、Ｐｔ等の白金族の金属、またはＰｔＯ、ＩｒＯ、ＳｒＲｕＯ_３等の導電性酸化物で形成してもよい。さらに、下部電極３６を、これらの導電材料からなる複数の膜で構成してもよい。

中間層３４は、酸素バリア膜３３の少なくとも１つの構成元素と、下部電極３６の少なくとも１つの構成元素とを含む合金で形成されている。下部電極３６がＩｒまたはＩｒＯで形成されている場合には、中間層３４はＩｒＡｌ合金で形成される。下部電極３６がＰｔまたはＰｔＯで形成されている場合には、中間層３４はＰｔＡｌ合金で形成される。下部電極３６がＳｒＲｕＯ_３で形成されている場合には、中間層３４はＲｕＡｌ合金で形成される。

誘電体膜３７は、ペロブスカイト構造またはビスマス層状構造を有する強誘電体で形成され、その厚さは１００ｎｍ〜１３０ｎｍの範囲内である。使用可能な強誘電体材料として、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ、Ｙ１）、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９（ＳＢＴＮ、ＹＺ）、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（ＢＬＴ）等が挙げられる。

上部電極３８は、ＳｒＯで形成されている。より詳細には、上部電極３８は、酸素の組成比が１以上２未満の下層部分と、それよりも酸素組成比が大きく、化学量論的組成比である２に近い上層部分とで構成される。下層部分の厚さは５０ｎｍであり、上層部分の厚さは１００ｎｍ〜３００ｎｍの範囲内である。

なお、上部電極３８を、ＩｒＯに代えて、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、またはこれらの酸化物、またはＳｒＲｕＯ_３等の導電性酸化物で形成してもよい。さらに、これらの導電材料からなる複数の膜で構成してもよい。

水素バリア膜４０は、Ｉｒで形成され、その厚さは１００ｎｍである。なお、Ｉｒに代えて、ＰｔまたはＳｒＲｕＯ_３等で形成してもよい。

下地導電膜３０から水素バリア膜４０までの積層構造、及び層間絶縁膜２２の表面を覆うように、第１の保護膜５０が形成され、さらにその上に、第２の保護膜５１が形成されている。第１の保護膜５０及び第２の保護膜５１は、共にＡｌＯで形成され、各々の厚さは約２０ｎｍである。

第２の保護膜５２の上に、ＳｉＯ_２からなる層間絶縁膜５５が形成されている。層間絶縁膜５５の上面は平坦化されている。平坦化された層間絶縁膜５５の上に、ＡｌＯからなるバリア膜５７が形成されている。バリア膜５７の厚さは２０ｎｍ〜１００ｎｍの範囲内である。

バリア膜５７の上に、ＳｉＯ_２からなる厚さ３００ｎｍ〜５００ｎｍの層間絶縁膜５８が形成されている。層間絶縁膜５８を、ＳｉＯ_２に代えて、ＳｉＯＮまたはＳｉＮで形成してもよい。

第１の保護膜５０から層間絶縁膜５８までの５層を貫通し、キャパシタ３５上の水素バリア膜４０まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ６０が充填されている。さらに、酸化防止膜２１から層間絶縁膜５８までの７層を貫通し、導電プラグ１６まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ６５が充填されている。これらの密着膜は、ＴｉＮ膜の単層で構成してもよいし、Ｔｉ膜とＴｉＮ膜との２層で構成してもよい。

層間絶縁膜５８の上に、配線７１及び７５が形成されている。配線７１及び７５は、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜がこの順番に積層された５層構造を有する。

配線７１は、その下の導電プラグ６０を経由してキャパシタ３５の上部電極３８に接続されており、図１Ｂに示したプレート線ＰＬに相当する。もう一方の配線７５は、その下の導電プラグ６５及び１６を経由して、ＭＯＳトランジスタ５のソース領域５Ｓに接続されており、図１Ｂに示したビット線ＢＬに相当する。ゲート電極５Ｇが、図１Ｂに示したワード線ＷＬを兼ねる。

次に、図２Ａ〜図２Ｚを参照して、第１の実施例による半導体装置の製造方法について説明する。

図２Ａに示すように、ｎ型またはｐ型シリコンからなる基板１の表層部に素子分離絶縁膜２を形成し、活性領域を画定する。素子分離絶縁膜２は、例えばシャロートレンチアイソレーション法（ＳＴＩ法）により形成される。なお、シリコン局所酸化法（ＬＯＣＯＳ法）により形成してもよい。活性領域の表層部にｐ型不純物を注入することにより、ｐ型ウェル３を形成する。

１つの活性領域内に、２つのＭＯＳトランジスタ５を形成する。以下、ＭＯＳトランジスタ５の形成方法について簡単に説明する。

活性領域の表層部を熱酸化することによりゲート絶縁膜となるＳｉＯ_２膜を形成する。基板上に、非晶質または多結晶シリコンからなるシリコン膜を形成し、パターニングすることにより、ゲート電極５Ｇを形成する。平面視において、１つの活性領域を、２本のゲート電極がほぼ平行に横切る。

ゲート電極５Ｇをマスクとしてｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄのエクステンション部を形成する。ゲート電極５Ｇの側面にサイドウォールスペーサを形成する。ゲート電極５Ｇとサイドウォールスペーサとをマスクとして、ｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄの深い領域を形成する。ここまでの工程で、ＭＯＳトランジスタ５が形成される。

次に、基板上に、コバルト（Ｃｏ）等の高融点金属からなる膜をスパッタリングにより形成する。熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、ゲート電極５Ｇ、ソース領域５Ｓ、及びドレイン領域５Ｄの上面に、高融点金属シリサイド膜６を形成する。その後、未反応の高融点金属膜を除去する。

ＭＯＳトランジスタ５を覆うように、基板上に、ＳｉＯＮからなる厚さ２００ｎｍのカバー絶縁膜１１を、プラズマＣＶＤにより形成する。さらに、カバー絶縁膜１１の上に、ＳｉＯ_２からなる厚さ１０００ｎｍの層間絶縁膜１２を形成する。層間絶縁膜１２は、例えば酸素（Ｏ_２）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたプラズマＣＶＤにより形成される。その後、層間絶縁膜１２の表面を、化学機械研磨（ＣＭＰ）により平坦化する。平坦化された後に、基板の平坦部における厚さが約７００ｎｍになるようにＣＭＰの制御を行う。

層間絶縁膜１２及びカバー絶縁膜１１に、ドレイン領域５Ｄ上の高融点金属シリサイド膜６までビアホール、及びソース領域５Ｓ上の高融点金属シリサイド膜６まで達するビアホールを形成する。ビアホールの直径は、例えば０．２５μｍとする。

ビアホールの内面、及び層間絶縁膜１２の上面を、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜の２層で覆う。さらにその上に、ビアホール内が完全に埋め尽くされるまでＷ膜を形成する。Ｗ膜の厚さは、例えば３００ｎｍとすればよい。余分なＷ膜、ＴｉＮ膜、及びＴｉ膜をＣＭＰで除去することにより、ビアホール内に、Ｔｉ膜とＴｉＮ膜からなる密着層、及びＷからなる導電プラグ１５、１６を残す。導電プラグ１５及び１６は、それぞれドレイン領域５Ｄ及びソース領域５Ｓに接続される。

図２Ｂに示すように、層間絶縁膜１２の上に、ＳｉＯＮからなる厚さ１３０ｎｍの酸化防止膜２１をプラズマＣＶＤにより形成する。なお、ＳｉＯＮに代えて、ＳｉＮまたはＡｌＯからなる酸化防止膜２１を形成してもよい。さらにその上に、ＳｉＯ_２からなる厚さ３００ｎｍの層間絶縁膜２２を、Ｏ_２とＴＥＯＳとを用いたプラズマＣＶＤにより形成する。

図２Ｃに示すように、層間絶縁膜２２及び酸化防止膜２１に、その下の導電プラグ１５を露出させるビアホールを形成する。このビアホールの内面を密着膜で覆うと共に、ビアホール内にＷからなる導電プラグ２５を充填する。この導電プラグ２５及び密着膜は、その下の導電プラグ１５及び密着膜と同一の方法で形成される。

余分なＷ膜及び密着膜を除去するためのＣＭＰは、Ｗ膜及び密着膜の研磨速度が、層間絶縁膜２２の研磨速度よりも速い条件で行う。例えば、スラリとして、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。また、層間絶縁膜２２の上に密着膜やＷ膜が残らないように、ややオーバ研磨を行う。このため、導電プラグ２５の上面が、その周囲の層間絶縁膜２２の上面よりも低くなり、窪み２５ａが発生する。この窪み２５ａの深さは、例えば２０ｎｍ〜５０ｎｍであり、典型的には約５０ｎｍである。

ＣＭＰ後、層間絶縁膜２２の上面及び導電プラグ２５の上面を、アンモニア（ＮＨ_３）のプラズマに晒す。このプラズマ処理は、平行平板型プラズマ処理装置を用い、例えば下記の条件で行う。
・基板表面と対向電極との間隔 約９ｍｍ（３５０ｍｉｌｓ）；
・圧力 ２６６Ｐａ（２Ｔｏｒｒ）；
・基板温度：４００℃；
・ＮＨ_３ガス流量：３５０ｓｃｃｍ；
・基板側電極に供給する１３．５６ＭＨｚのＲＦパワー １００Ｗ；
・対向電極に供給する３５０ｋＨｚのＲＦパワー ５５Ｗ；
・処理時間 ６０秒。

なお、ＮＨ_３プラズマに代えて、Ｎ_２Ｏプラズマ、Ｎ_２プラズマ等の窒素元素を含むプラズマを用いてもよい。

図２Ｄの状態に至るまでの工程について説明する。まず、プラズマ処理した表面上に、厚さ１００ｎｍのＴｉ膜を、ＤＣスパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・基板とターゲットとの間隔 ６０ｍｍ；
・Ａｒガス圧 ０．１５Ｐａ；
・基板温度 １５０℃；
・ＤＣパワー ２．６ｋＷ；
・成膜時間 ３５秒。

上記条件により、六方最密構造を有し、（００２）配向したＴｉ膜が得られる。Ｔｉ膜の成膜前に、基板表面をＮＨ_３プラズマで処理すると、層間絶縁膜２２の表面の酸素原子にＮＨ基が結合する。これにより、層間絶縁膜２２の表面に供給されたＴｉ原子が酸素原子に捕獲されることなく、表面上を移動しやすくなる。その結果、Ｔｉ膜の配向性が高まる。

次に、窒素雰囲気中で、ラピッドサーマルアニール（ＲＴＡ）を行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度 ６００℃；
・処理時間 ６０秒。

このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる下地導電膜３０が得られる。なお、下地導電膜３０の厚さを１００ｎｍ〜３００ｎｍの範囲内としてもよい。この段階では、下地導電膜３０の表面には、下地表面の窪み２５ａを反映して、導電プラグ２５の上方に窪みが発生している。下地導電膜３０のＣＭＰを行うことにより、その表面を平坦化する。例えば、スラリとして、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。ＣＭＰ後の下地導電膜３０の厚さを、５０ｎｍ〜１００ｎｍ、典型的には約５０ｎｍとする。

ＣＭＰ後、平坦化された下地導電膜３０の表面を、ＮＨ_３プラズマに晒す。これにより、ＣＭＰ時に下地導電膜３０の表層部に発生した結晶歪が修復される。なお、ＮＨ_３プラズマに代えて、Ｎ_２Ｏプラズマ、Ｎ_２プラズマ等の窒素元素を含むプラズマを用いてもよい。

図２Ｅの状態に至るまでの工程について説明する。下地導電膜３０の上に、スパッタリングにより厚さ２０ｎｍのＴｉ膜を形成する。このＴｉ膜は、六方最密構造を有し、（００２）配向している。次に、窒素雰囲気中でＲＴＡを行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度 ６５０℃；
・処理時間 ６０秒。

このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる結晶性向上膜３１が得られる。結晶性向上膜３１の下の下地導電膜３０の表面が平坦化されているため、結晶性向上膜３１の結晶性を高めることができる。

図２Ｆに示すように、結晶性向上膜３１の上に、ＴｉＡｌＮからなる厚さ１００ｎｍの酸素バリア膜３３を、ＴｉＡｌ合金ターゲットを用いた反応性スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量 ４０ｓｃｃｍ；
・Ｎ_２ガス流量 １０ｓｃｃｍ；
・圧力 ２５３．３Ｐａ；
・基板温度 ４００℃；
・ＤＣパワー １．０ｋＷ。

図２Ｇに示すように、酸素バリア膜３３の上に、Ｉｒからなる厚さ１００ｎｍの下部電極層３６をスパッタリングにより形成する。スパッタリングの条件は、例えば下記のとおりである。
・Ａｒ雰囲気圧力 ０．１１Ｐａ；
・基板温度５００℃；
・ＤＣパワー ０．５ｋＷ。

下部電極層３６の成膜後、Ａｒ雰囲気中で、かつ下部電極層３６の成膜温度よりも高い温度で、具体的には下記の条件でＲＴＡを行う。
・温度 ６５０℃；
・処理時間 ６０秒。

図２Ｈに示すように、この熱処理により、酸素バリア膜３３の構成元素であるＡｌと、上部電極層３６の構成元素であるＩｒとが反応して、両者の界面に、ＩｒＡｌ合金からなる中間層３４が形成される。中間層３４は、酸素バリア膜３３と上部電極層３６との密着性を向上させる。さらに、この熱処理の温度は、下部電極層３６を形成するときの基板温度よりも高く、かつ基板全面をほぼ均一に加熱することができる。このため、下部電極３６の結晶性を高めるとともに、基板面内に関する結晶性のばらつきを低減させることができる。この効果については、後に、図３Ａ〜図４Ｄを参照して具体的に説明する。

なお、この熱処理は、Ａｒ雰囲気の他に、他の不活性ガス雰囲気、例えばＮ_２ガス雰囲気、Ｈｅガス雰囲気中で行ってもよい。

下部電極層３６は、Ｉｒに代えて、Ｐｔ等の白金族の金属、またはＰｔＯ、ＩｒＯ、ＳｒＲｕＯ_３等の導電性酸化物で形成してもよい。下部電極層３６をＩｒＯで形成した場合には、ＩｒＡｌ合金からなる中間層３４が形成される。下部電極層３６をＰｔまたはＰｔＯで形成した場合には、ＰｔＡｌ合金からなる中間層３４が形成される。下部電極層３６をＳｒＲｕＯ_３で形成した場合には、ＲｕＡｌ合金からなる中間層３４が形成される。

図２Ｉに示すように、下部電極層３６の上に、ＰＺＴからなる誘電体膜３７を、有機金属化学気相成長（ＭＯＣＶＤ）により形成する。以下、誘電体膜３７の形成方法について説明する。

Ｐｂ原料として、Ｐｂ（Ｃ_１１Ｈ_１９Ｏ_２）_２をテトラヒドロフラン（ＴＨＦ）に溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｚｒ原料として、Ｚｒ（Ｃ_９Ｈ_１５Ｏ_２）_４をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｔｉ原料として、Ｔｉ（Ｃ_３Ｈ_７Ｏ）_２（Ｃ_１１Ｈ_１９Ｏ_２）_２をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。これらの液体原料を、ＴＨＦ溶媒とともに、ＭＯＣＶＤ装置の気化器に供給する。ＴＨＦ溶媒、Ｐｂ原料、Ｚｒ原料、及びＴｉ原料の流量は、それぞれ０．４７４ｍｌ／分、０．３２６ｍｌ／分、０．２００ｍｌ／分、及び０．２００ｍｌ／分とする。

誘電体膜３７を形成すべき基板を、ＭＯＣＶＤ装置のチャンバ内に装填する。チャンバ内の圧力を６６５Ｐａ、基板温度を６２０℃とする。気化した原料ガスをチャンバ内に供給し、６２０秒間、成膜を行う。これにより、厚さ１００ｎｍのＰＺＴ膜が形成される。

次いで、スパッタリングにより、厚さ１ｎｍ〜３０ｎｍ、典型的には２０ｎｍのＰＺＴ膜を形成する。スパッタリングにより形成したＰＺＴ膜を配置することにより、リーク電流を低減させることができる。

図２Ｊに示すように、誘電体膜３７の上に、上部電極層３８を形成する。以下、上部電極層３８の形成方法について説明する。まず、ＩｒＯ_ｘからなる厚さ５０ｎｍの下層部分を、スパッタリングにより形成する。ここで、酸素の組成比ｘは、１以上２未満とする。スパッタリング条件は、例えば下記のとおりである。
・基板温度 ３００℃；
・Ａｒガス流量 １４０ｓｃｃｍ；
・Ｏ_２ガス流量 ６０ｓｃｃｍ；
・圧力 ０．９Ｐａ；
・ＤＣパワー １〜２ｋＷ。

上部電極層３８の成膜後、下記の条件でＲＴＡを行う。
・処理温度 ７２５℃；
・雰囲気 Ｏ_２流量２０ｓｃｃｍ＋Ａｒ流量２０００ｓｃｃｍ；
・処理時間 ６０秒。

この熱処理により、誘電体膜３７の結晶性を高めることができる。さらに、上部電極層３８の下層部分を形成するときに誘電体膜３７がプラズマに晒されることによって受けたダメージが回復し、酸素欠損が補償される。

その後、下層部分の上に、ＩｒＯ_ｙからなる厚さ１００ｎｍ〜３００ｎｍの上層部分を、スパッタリングにより形成する。ここで、酸素の組成比ｙは、下層部分の酸素の組成比ｘよりも大きく、化学量論的組成比である２に近い。スパッタリング条件は、例えば下記のとおりである。
・基板温度 ２０℃；
・Ａｒガス流量 １００ｓｃｃｍ；
・Ｏ_２ガス流量 １００ｓｃｃｍ；
・圧力 ０．６Ｐａ；
・ＤＣパワー １ｋＷ。

例えば、上記条件で７９秒間の成膜を行うことにより、厚さ２００ｎｍのＩｒＯ_ｙ膜が形成される。

図２Ｋに示すように、上部電極層３８の上に、Ｉｒからなる厚さ１００ｎｍの水素バリア膜４０を、スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量 １９９ｓｃｃｍ；
・圧力 １Ｐａ；
・基板温度 ３５０℃；
・ＤＣパワー １．０ｋＷ。

なお、水素バリア膜４０を、Ｉｒに代えて、ＰｔまたはＳｒＲｕＯ_３等で形成してもよい。

水素バリア膜４０を形成した後、半導体基板１の背面洗浄を行うことにより、背面に付着しているＰＺＴ膜を除去する。

図２Ｌに示すように、水素バリア膜４０の上に、ＴｉＮからなる第１ハードマスク４５、及びＳｉＯ_２からなる第２ハードマスク４６を形成する。第１ハードマスク４５は、例えばスパッタリングにより形成する。第２ハードマスク４６は、例えば、Ｏ_２とＴＥＯＳとを用いたＣＶＤにより形成する。

図２Ｍに示すように、第２ハードマスク４６を、形成すべき強誘電体キャパシタの平面形状になるようにパターニングする。次いで、パターニングされた第２ハードマスク４６をエッチングマスクとして、第１ハードマスク４５をエッチングする。

図２Ｎに示すように、第２ハードマスク４６及び第１ハードマスク４５をエッチングマスクとして、水素バリア膜４０、上部電極層３８、誘電体膜３７、下部電極層３６及び中間層３４をエッチングする。このエッチングは、例えば、ＨＢｒ、Ｏ_２、Ａｒ、及びＣ_４Ｆ_８の混合ガスを用いたプラズマエッチングにより行われる。パターニングされた下部電極３６、誘電体膜３７、及び上部電極３８が、強誘電体キャパシタ３５を構成する。このエッチング時に、第２ハードマスク４６の表層部もエッチングされる。

図２Ｏに示すように、ドライエッチングまたはウェットエッチングにより、第２ハードマスク４６を除去する。これにより、第１ハードマスク４５が露出する。

図２Ｐに示すように、強誘電体キャパシタ３５が配置されていない領域の酸素バリア膜３３、結晶性向上膜３１、及び下地導電膜３０を、Ａｒイオンを用いてエッチングする。このとき、水素バリア膜４０の上に残っていた第１ハードマスク４５も除去され、水素バリア膜４０が露出する。

中間層３４を配置しない場合、すなわち、図２Ｇに示した酸素バリア膜３６を形成した後、図２Ｈに示した中間層３４を形成するための熱処理を行わない場合には、この時点でキャパシタとび現象が発生しやすかった。これに対し、本実施例のように、中間層３４を配置した場合には、キャパシタとび現象は発生しなかった。

図５Ａに、中間層３４を配置しなかった場合の試料表面の金属顕微鏡写真を示し、図５Ｂに、実施例による方法で作製した試料表面の金属顕微鏡写真を示す。規則的に配列した白い点がキャパシタに相当する。各キャパシタの平面形状は、一辺の長さが０．５μｍの正方形である。図５Ａに示した試料においては、一部のキャパシタの部分が黒くなっていることがわかる。断面を観察したところ、黒くなった部分において、キャパシタとび現象が発生していることがわかった。これに対し、図５Ｂに示した実施例による方法で作製した試料においては、キャパシタとび現象は見られなかった。このように、酸素バリア膜３３と下部電極３６との間に中間層３４を配置することにより、キャパシタとび現象の発生を防止することができる。

図２Ｑに示すように、露出している表面上に、Ａｌ_２Ｏ_３からなる厚さ２０ｎｍの第１保護膜５０をスパッタリングにより形成する。

図２Ｒに示すように、酸素雰囲気中で、５５０℃〜７００℃の範囲内の温度で回復アニールを行う。これにより、誘電体膜３７のダメージを回復させることができる。一例として、誘電体膜３７がＰＺＴで形成されている場合には、温度６５０℃で６０分間の回復アニールを行うことが好ましい。なお、酸素雰囲気に代えて、酸素を含む酸化性雰囲気で回復アニールを行ってもよい。

図２Ｓに示すように、第１保護膜５０の上に、Ａｌ_２Ｏ_３からなる厚さ２０ｎｍの第２保護膜５１を、ＣＶＤにより形成する。

図２Ｔに示すように、第２保護膜５１の上に、ＳｉＯ_２からなる厚さ１５００ｎｍの層間絶縁膜５５を、Ｏ_２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。成膜後、ＣＭＰにより層間絶縁膜５５の表面を平坦化する。層間絶縁膜５５は、ＳｉＯ_２に代えて、無機絶縁材料等で形成してもよい。

図２Ｕに示すように、Ｎ_２ＯガスまたはＮ_２ガスのプラズマ雰囲気中で熱処理を行う。この熱処理により、層間絶縁膜５５内の水分が除去されるとともに、層間絶縁膜５５の膜質が変化し、層間絶縁膜５５に水分が浸入しにくくなる。

図２Ｖに示すように、層間絶縁膜５５の上に、ＡｌＯからなる厚さ２０ｎｍ〜１００ｎｍのバリア膜５７を、スパッタリングまたはＣＶＤにより形成する。バリア膜５７の下地表面が平坦化されているため、凹凸を有する表面上に形成する場合に比べて、安定したバリア性を確保することができる。

バリア膜５７の上に、ＳｉＯ_２からなる厚さ３００ｎｍ〜５００ｎｍの層間絶縁膜５８を、Ｏ_２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。なお、層間絶縁膜５８を、ＳｉＯ_２に代えて、ＳｉＯＮやＳｉＮで形成してもよい。

図２Ｗに示すように、層間絶縁膜５８から第１保護膜５０までの５層を貫通し、強誘電体キャパシタ３５上の水素バリア膜４０まで達するビアホール８０を形成する。

図２Ｘに示すように、酸素雰囲気中で、５５０℃の熱処理を行う。これにより、ビアホール８０の形成に伴って誘電体膜３７内に生じた酸素欠損を回復させることができる。

図２Ｙに示すように、ビアホール８０の内面をＴｉＮ等からなる密着膜で覆い、さらにビアホール８０内にＷ等からなる導電プラグ６０を充填する。なお、密着膜を、スパッタリングにより形成したＴｉ膜と、ＭＯＣＶＤにより形成したＴｉＮ膜との２層構造としてもよい。ＴｉＮ膜を形成した後、ＴｉＮ膜から炭素の除去を行うために、Ｎ_２ガスとＨ_２ガスとの混合ガスを用いたプラズマ処理を行う。この際に、水素バリア膜４０が水素の侵入を防止するため、上部電極３８が還元されることを防止することができる。さらに、上部電極３８の上層部分のＩｒＯの組成比を、化学量論的組成比に近づけているため、上部電極３８が水素に対して触媒作用を生じにくい。このため、誘電体膜３７が水素ラジカルによって還元されにくくなる。

図２Ｚに示すように、層間絶縁膜５８から酸化防止膜２１までの７層を貫通し、導電プラグ１６の上面まで達するビアホール８５を形成する。ビアホール８５の内面を覆うＴｉＮ等からなる密着膜を形成した後、ビアホール８５内にＷ等からなる導電プラグ６５を充填する。

図１Ａに示すように、層間絶縁膜５８の上に、配線７１及び７５を形成する。以下、配線７１及び７５の形成方法を簡単に説明する。

まず、スパッタリングにより厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜を順番に形成する。これらの膜からなる積層構造をパターニングすることにより、配線７１及び７５が形成される。さらに、その上に、上層の多層配線層を形成する。

次に、図３Ａ〜図４Ｄを参照して、図２Ｇに示した酸素バリア膜３６を形成した後、図２Ｈの工程で中間膜３４を形成するために行った熱処理の効果について説明する。

熱処理の効果を確認するために、３種類の試料Ａ、Ｂ、及びＣを作製した。試料Ａにおいては、酸素バリア膜３６を形成した後、熱処理を行うことなく、その上にＰＺＴ膜を形成した。試料Ｂにおいては、酸素バリア膜３６を形成した後、ＰＺＴ膜を形成する前に、Ａｒ雰囲気中で、７５０℃で６０秒間の熱処理を行った。試料Ｃにおいては、酸素バリア膜３６を形成した後、ＰＺＴ膜を形成する前に、Ａｒ雰囲気中で、６５０℃で６０秒間の熱処理を行った。

図３Ａ〜図３Ｄに、試料Ａの表面の金属顕微鏡写真を示し、図３Ｅ〜図３Ｈに、試料Ｂの金属顕微鏡写真を示し、図３Ｉ〜図３Ｌに、試料Ｃの金属顕微鏡写真を示す。なお、これらの写真は、１０００倍の倍率で観察したものである。図３Ａ、図３Ｅ、及び図３Ｉはウエハの中心の領域の金属顕微鏡写真であり、その他の図は、ウエハの縁に近い領域の金属顕微鏡写真である。熱処理を行わなかった試料Ａでは、ＰＺＴ膜の表面が荒れ、白濁している。これに対し、熱処理を行った試料Ｂ及びＣでは、白濁が発生していない。

試料Ａにおいては、下部電極層３６を形成する時の温度が相対的に低いため、下部電極層３６を成膜した直後の結晶粒が小さい。ＰＺＴ膜を形成する時に、より高温になるため、下部電極層３６の結晶粒が成長して大きくなる。このため、その上に形成されるＰＺＴ膜の表面が荒れ、白濁してしまう。下部電極層３６を形成するときに、ウエハ周辺部の温度が相対的に低くなる傾向がある。このため、ＰＺＴ膜形成時に、ウエハ周辺部で結晶粒の成長が生じ易くなり、白濁がウエハ周辺部で顕著になる。

試料Ｂ及びＣにおいては、下部電極層３６を形成した後、ＰＺＴ膜を形成するときの温度よりも高い温度で熱処理を行っている。この熱処理で、下部電極層３６の結晶粒が均一化し、ＰＺＴ膜形成時には、結晶粒の成長が起こらない。このため、ＰＺＴ膜に白濁が生じない。ＰＺＴ膜の白濁を防止するために、図２Ｈに示した中間層３４を形成するための熱処理の温度を、図２Ｉに示した誘電体膜３７を形成するときの温度よりも高くすることが好ましい。

図４Ａ〜図４Ｃに、試料Ａ、Ａ１、Ｂ、及びＢ１のＰＺＴ膜のＸ線回折パターンのピークの積分値（面積）を示す。図４Ａ、図４Ｂ、及び図４Ｃは、それぞれ（１００）ピーク、（１０１）ピーク、及び（１１１）ピークの積分値を示す。なお、試料Ａ１は、試料Ａと同じ条件で作製したものであり、試料Ｂ１は、試料Ｂと同じ条件で作製したものである。各試料に対応する３本の棒グラフのうち左側、中央、及び右側のものは、それぞれウエハの中心、上側の縁近傍、右側の縁近傍における測定結果を示す。

図４Ｄに、各試料のＰＺＴ膜の（２２２）面の配向比を示す。ここで、（２２２）面の配向比は、（２２２）ピーク、（１００）ピーク、（１０１）ピークの積分値を、それぞれＩ（２２２）、Ｉ（１００）、及びＩ（１０１）としたとき、Ｉ（２２２）／[Ｉ（１００）＋Ｉ（１０１）＋Ｉ（２２２）]で定義される。

下部電極層形成前の熱処理を行った試料Ｂ及びＢ１は、熱処理を行わなかった試料Ａ及びＡ１に比べて、（１００）配向が抑制され、（１１１）配向が強くなっている。これにより、（２２２）面の配向比が向上している。特に、ウエハ周辺部において、（２２２）面の配向比の向上が顕著である。

上記実施例のように、下部電極層３６を形成した後、強誘電体膜を形成する前に、熱処理を行って中間層３４を形成することにより、キャパシタとび現象の発生を防止することができる。さらに、強誘電体膜の形成温度よりも高い温度で熱処理を行うことにより、強誘電体膜の結晶性及び配向性を高めることができる。これにより、強誘電体キャパシタ３５のスイッチング特性の低下を抑制することができる。

次に、図６Ａ及び図６Ｂを参照して、第２の実施例による半導体装置及びその製造方法について説明する。以下、第１の実施例による方法との相違点に着目して説明を行い、同一の工程及び構成については、説明を省略する。

図６Ａは、第１の実施例の図２Ｄに示した状態に対応する。第１の実施例では、図２Ｄに示したように、層間絶縁膜２２の上に下地導電膜３０が残っている状態でＣＭＰを停止したが、第２の実施例では、層間絶縁膜２２の表面が露出するまでＣＭＰを行う。このため、第２の実施例では、導電プラグ２５の位置に発生している窪みの内部にのみ下地導電膜３０が残る。層間絶縁膜２２の上面と下地導電膜３０の上面とが、同一の高さになり、表面が平坦化される。その後の工程は、第１の実施例の工程と同一である。

図６Ｂに、第２の実施例による半導体装置の断面図を示す。下地導電膜３０が導電プラグ２５の上にのみ配置されており、結晶性向上膜３１が、下地導電膜３０及びその周囲の層間絶縁膜２２の上に配置されている。

第２の実施例においても、酸化防止膜３３と下部電極３６との間に中間層３４が配置されている。このため、第１の実施例の場合と同様に、キャパシタとび現象を防止するとともに、誘電体膜３７の配向性及び結晶性を高めることができる。

上記実施例では、強誘電体キャパシタ３５の誘電体膜３７を、ＭＯＣＶＤ及びスパッタリングにより形成したが、その他の方法で形成することも可能である。例えば、ゾルゲル法、有機金属堆積法（ＭＯＤ法）、化学溶液堆積法（ＣＳＤ法）、化学気相堆積法（ＣＶＤ法）、エピタキシャル成長法等により形成することができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

（１Ａ）は、本発明の第１の実施例による半導体装置の断面図であり、（１Ｂ）は、等価回路図である。 （２Ａ）〜（２Ｃ）は、第１の実施例による半導体装置の製造途中段階における断面図（その１）である。 （２Ｄ）〜（２Ｆ）は、第１の実施例による半導体装置の製造途中段階における断面図（その２）である。 （２Ｇ）〜（２Ｉ）は、第１の実施例による半導体装置の製造途中段階における断面図（その３）である。 （２Ｊ）〜（２Ｌ）は、第１の実施例による半導体装置の製造途中段階における断面図（その４）である。 （２Ｍ）〜（２Ｏ）は、第１の実施例による半導体装置の製造途中段階における断面図（その５）である。 （２Ｐ）〜（２Ｒ）は、第１の実施例による半導体装置の製造途中段階における断面図（その６）である。 （２Ｓ）及び（２Ｔ）は、第１の実施例による半導体装置の製造途中段階における断面図（その７）である。 （２Ｕ）及び（２Ｖ）は、第１の実施例による半導体装置の製造途中段階における断面図（その８）である。 （２Ｗ）及び（２Ｘ）は、第１の実施例による半導体装置の製造途中段階における断面図（その９）である。 （２Ｙ）及び（２Ｚ）は、第１の実施例による半導体装置の製造途中段階における断面図（その１０）である。 （３Ａ）〜（３Ｄ）は、比較例による方法で作製した試料ＡのＰＺＴ膜表面の金属顕微鏡写真であり、（３Ｅ）〜（３Ｈ）は、実施例による方法で作製した試料ＢのＰＺＴ膜表面の金属顕微鏡写真であり、（３Ｉ）〜（３Ｌ）は、実施例による方法で作製した試料ＣのＰＺＴ膜表面の金属顕微鏡写真である。 （４Ａ）は、試料Ａ、Ａ１、Ｂ、及びＢ１の、ＰＺＴ膜の（１００）ピークの積分値を示すグラフであり、（４Ｂ）は、試料Ａ、Ａ１、Ｂ、及びＢ１の、ＰＺＴ膜の（１０１）ピークの積分値を示すグラフである。 （４Ｃ）は、試料Ａ、Ａ１、Ｂ、及びＢ１の、ＰＺＴ膜の（１１１）ピークの積分値を示すグラフであり、（４Ｄ）は、試料Ａ、Ａ１、Ｂ、及びＢ１のＰＺＴ膜の（２２２）配向比を示すグラフである。 （５Ａ）は、比較例による方法で作製した多数キャパシタを含む試料の金属顕微鏡写真であり、（５Ｂ）は、実施例による方法で作製した多数キャパシタを含む試料の金属顕微鏡写真である。 （６Ａ）は、第２の実施例による半導体装置の製造途中段階における断面図であり、（６Ｂ）は、第２の実施例による半導体装置の断面図である。

符号の説明

１ 半導体基板
２ 素子分離絶縁膜
３ ｐ型ウェル
５ ＭＯＳトランジスタ
６ 金属シリサイド膜
１１ カバー絶縁膜
１２、２２、５５、５８ 層間絶縁膜
１５、１６、２５、６０、６５ 導電プラグ
２１ 酸化防止膜
２５ａ 窪み
３０ 下地導電膜
３１ 結晶性向上膜
３３ 酸素バリア膜
３４ 中間層
３５ 強誘電体キャパシタ
３６ 下部電極
３７ 誘電体膜
３８ 上部電極
４０ 水素バリア膜
４５ 第１ハードマスク
４６ 第２ハードマスク
５０、５１ 保護膜
５７ バリア膜
７１、７５ 配線
８０、８５ ビアホール
ＷＬ ワード線
ＢＬ ビット線
ＰＬ プレート線

Claims (11)

1. 半導体基板上に形成された層間絶縁膜(22)と、
   前記層間絶縁膜を貫通するビアホール内に充填された導電プラグ(25)と、
   平面視において前記導電プラグを内包するように、前記層間絶縁膜の上に形成された導電性の酸素バリア膜(33)と、
   前記酸素バリア膜の上に形成され、下部電極(36)、誘電体膜(37)、及び上部電極(38)がこの順番に積層されたキャパシタ(35)と、
   前記酸素バリア膜と前記下部電極との界面に配置され、該酸素バリア膜の少なくとも１つの構成元素と、該下部電極の少なくとも１つの構成元素とを含む合金からなる中間層(34)と
   を有する半導体装置。
2. 前記酸素バリア膜が、ＴｉＡｌＮで形成され、前記下部電極がＩｒ、Ｐｔ、ＰｔＯ、ＩｒＯ、及びＳｒＲｕＯ_３からなる群より選択された１つの材料で形成されている請求項１に記載の半導体装置。
3. 前記導電プラグの上面が前記層間絶縁膜の上面よりも低く、さらに、前記層間絶縁膜及び前記導電プラグの上面と、前記酸素バリア膜との間に、下地導電膜(30)が配置されており、該下地導電膜の上面が平坦化されている請求項１に記載の半導体装置。
4. 前記導電プラグの上面が前記層間絶縁膜の上面よりも低く、さらに、前記導電プラグの上面と、前記酸素バリア膜との間に、下地導電膜(30)が配置されており、該下地導電膜の上面及び該層間絶縁膜の上面で構成される表面が平坦化されている請求項１に記載の半導体装置。
5. 前記キャパシタの誘電体膜が、ペロブスカイト構造またはＢｉ層状構造を持つ強誘電体材料で形成されている請求項１に記載の半導体装置。
6. （ａ）半導体基板上に層間絶縁膜(22)を形成する工程と、
   （ｂ）前記層間絶縁膜を貫通するビアホールを形成し、該ビアホール内に導電プラグ(25)を充填する工程と、
   （ｃ）前記導電プラグの上面上、及び前記層間絶縁膜の上面上に、酸素バリア膜(33)を形成する工程と、
   （ｄ）前記酸素バリア膜の上に下部電極層(36)を堆積させる工程と、
   （ｅ）熱処理を行うことにより、前記酸素バリア膜と前記下部電極層との界面に、該酸素バリア膜の少なくとも１つの構成元素と、該下部電極の少なくとも１つの構成元素とを含む合金からなる中間層(34)を形成する工程と、
   （ｆ）前記下部電極層の上に、誘電体層(37)、及び上部電極層(38)を順番に積層する工程と、
   （ｇ）前記導電プラグが配置された領域に前記酸素バリア膜が残るように、該酸素バリア膜から前記上部電極層までの各層をパターニングする工程と
   を有する半導体装置の製造方法。
7. 前記工程ｅの熱処理を、前記誘電体層を形成する時の基板温度よりも高い温度で行う請求項６に記載の半導体装置の製造方法。
8. 前記工程ｅの熱処理を、不活性ガス雰囲気中で行う請求項６または７に記載の半導体装置の製造方法。
9. 前記不活性ガスがＡｒ、Ｎ_２、またはＨｅである請求項８に記載の半導体装置の製造方法。
10. 前記工程ｂと工程ｃとの間に、さらに、
    （ｂ１）前記導電プラグの上面及び前記層間絶縁膜の上面を、ＮＨ_３、Ｎ_２Ｏ、またはＮ_２を含むガスのプラズマに晒す工程と、
    （ｂ２）前記プラズマに晒された表面上に、下地導電膜(30)を堆積させる工程と、
    （ｂ３）前記下地導電膜の表面を平坦化する工程と
    を含み、前記工程ｃにおいて、平坦化された前記下地導電膜の上に、前記酸素バリア膜を形成する請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
11. 前記工程ｂ３と工程ｃとの間に、さらに、平坦化された前記下地導電膜の表面を、ＮＨ_３、Ｎ_２Ｏ、またはＮ_２を含むガスのプラズマに晒す工程を含む請求項１０に記載の半導体装置の製造方法。