KR100243298B1 - 반도체장치의 커패시터 형성방법 - Google Patents

반도체장치의 커패시터 형성방법 Download PDF

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박홍배
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윤종용
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    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관해 개시한다. 본 발명은 하부전극을 형성한 다음, 유전막 특히, 강유전물질막을 형성하기 전에 상기 하부 전극을 소정의 온도에서 소정시간 동안 프리 베이크(prebake)한다. 이렇게 함으로써, 상기 하부 전극으로부터 수분이나 오염물질 등을 제거하여 상기 하부전극과 그 위에 형성되는 강유전물질막 예컨데, PZT막 사이에 부착력을 높여서 PZT막이 리프팅되는 것을 방지할 수 있음은 물론, 균일한 두께와 균일한 잔류분극 분포를 갖는 PZT막을 형성할 수 있다. 뿐만 아니라, 기판의 가장자리에 나타나는 PZT막의 코팅불량도 해소할 수 있다.

Description

반도체장치의 커패시터 형성방법{Method for forming the capacitor of a semiconductor device}
(1) 발명의 분야(Field of the Invention)
본 발명은 반도체장치의 커패시터 형성방법에 관한 것으로서, 특히, 강유전체를 유전막으로 이용하는 커패시터 형성방법에 관한 것이다.
(2) 관련 기술의 설명(Description of the related Art)
DRAM이나 SRAM 또는 각종 ROM은 기본적인 반도체소자로서 트랜지스터와 커패시터를 구비하고 있다. 이중에서 커패시터는 데이터의 저장기능을 하고, 트랜지스터는 데이터가 커패시터에 이르는 관문역할을 한다. 반도체장치의 고집적화에 의한 영향은 트랜지스터나 커패시터에 모두 영향을 미치고 있지만, 커패시터에 대한 영향은 특히 크다.
커패시터의 정전용량(Capacitance)은 커패시터를 구성하는 전극의 면적과 전극사이에 삽입되는 유전체의 유전상수에 비례하고, 전극간의 거리에 반비례한다. 따라서 반도체장치의 고집적화에 의해 커패시터의 형성영역이 줄어드는 경우, 커패시터의 전극 면적이 작아지고 전극간의 거리가 좁아져서 커패시터의 정전용량이 감소된다. 그런데, 커패시터의 정전용량은 커패시터의 형성영역의 감소에도 불구하고 작아지지 않고 전과 동일하거나 오히려 증가되는 경향을 보이고 있다. 이러한 상황에서 커패시터의 정전용량을 충분히 확보하기 위한 대책으로서 유전상수가 큰 유전물질 예컨데, PZT(Pb(Zr,Ti)O3)를 사용하는 방법이 제시되고 있다.
PZT는 도 1에 도시된 바와 같이 페로브스카이트(perovskite) 결정구조의 강유전(ferroelectric)특성을 나타내는 유전물질이다. 도 1에서 참조번호 10과 12는 각각 산소와 납(lead)이고, 14는 티타늄(Ti) 또는 지르코늄(Zr)이다. 또한, 도 1에서 긴 화살표(E)는 외부 전기장의 세기와 방향을 나타내고, 짧은 화살표는 산소(10)와 티타늄 또는 지르코늄 사이에 형성되는 쌍극자(dipole)에 의해 형성되는 내부 전기장의 세기와 방향을 나타낸다.
PZT에 전계를 가하는 경우, PZT내에 존재하는 쌍극자들이 전계방향으로 배열되어 PZT는 분극화(Polarization)되어 자체적으로 전위를 갖게 된다. 이와 같이 분극화된 PZT는 인가된 외부전계를 제거한 후에도 작은 양을 제외하고 분극된 상태로 유지된다. 곧, PZT는 외부인가 전계가 제거된 후에도 잔류분극(Remnant polarization)을 가진다. 이러한 특성은 도 2에 도시된 PZT의 이력특성 곡선(16)에 명확히 나타난다. 도 2에서 가로 축은 외부인가 전계의 세기(E)를, 세로 축은 분극(Pr)을 나타낸다. 또한, 참조번호 18과 20은 각각 외부전계가 제거된 후의 잔류 분극과 탈분극(depolarization)을 나타낸다.
이러한 강유전 특성을 나타내는 PZT를 커패시터의 유전막으로 사용하면, 유전막의 두께를 얇게 형성하여 전극 사이의 간격을 좁게함으로써 DRAM과 같은 반도체장치의 집적도를 높일 수 있을 뿐만 아니라 반도체장체에 필요한 충분한 정전용량을 확보할 수 있다. 또한, 반도체장치의 동작속도를 높일 수 있고, 낮은 전압에서 반도체장치를 동작시킬 수 있으며, 비 휘발성 특성을 이용하여 저장된 데이터를 영구히 저장할 수도 있다.
한편, PZT막은 MOCVD(Metal Organic Chemical Vapor Deposition)법, 스퍼터링(sputtering)법, 레이저 융제(融除)(ablation)법, 졸겔(sol-gel)법 등으로 제조할 수 있다.
이하, PZT와 같은 강유전체를 유전막으로 이용하는 종래 기술에 의한 반도체장치의 커패시터 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 종래 기술에 의한 반도체장치의 커패시터 형성방법을 나타낸 도면이고,
도 4는 종래 기술에 의한 반도체장치의 커패시터 형성방법에서 유전막을 형성한 후의 결과물 상태를 나타낸 평면도이다.
도 3을 참조하면, 반도체기판(22)을 활성영역과 필드영역으로 구분한 다음 필드영역에 필드산화막(24)을 형성한다. 그리고 활성영역에 게이트전극(26)을 형성한다. 이어서, 도면에 도시하지는 않았지만, 상기 게이트 전극(26)을 중심으로 기판(22)에 소오스 및 드레인 영역을 형성하여 트랜지스터를 형성한다. 이러한 결과물 전면에 층간절연막(28), 부착층(adhesion layer)(30), 하부전극(32) 및 강유전막(34)을 순차적으로 형성한다. 상기 하부전극(32)은 기판(22)과 콘택홀(도시되지 않음)을 통해서 전기적으로 연결되어 있다. 또한, 상기 강유전막(34)은 PZT막으로서 졸 겔방식으로 형성한다. 이후, 상기 강유전막(34) 상에 상부전극을 형성한 다음 셀 단위로 구분하여 셀 커패시터가 형성된다.
상술한 바와 같이, 종래 기술에 의한 반도체장치의 커패시터 형성방법은 강유전막으로서 PZT막을 졸 겔방식으로 형성한다. 그런데, 졸 겔 법은 감광막의 하나인 포토레지스트를 도포할 때 처럼 스핀 코팅(spin coating) 방식을 이용한다. 따라서 PZT막이 형성되는 결과물의 표면이 울퉁불퉁하게 단차가 져 있는 경우, 단차가 져 있는 부분에 형성되는 PZT막의 두께는 평평한 부분에 형성되는 PZT막의 두께에 비해 얇게 형성되어 PZT막의 전체 두께는 불균일하게 된다. 또한, PZT막을 형성한 후, PZT막의 결정화를 위해 실시되는 600℃이상의 고온 열처리 공정에서 PZT막은 국부적으로 모폴로지(morphology)가 달라진다. 따라서 PZT막내의 잔류분극 분포가 국부적으로 달라지게 되어 균일한 분극특성을 상실하게 된다.
더욱이, 웨이퍼 가장자리에 PZT막이 코팅되지 않는 코팅 불량이 나타나는데, 심할 경우, 웨이퍼 가장자리로부터 3∼4cm정도까지 PZT막이 도포되지 않는 경우가 나타난다. PZT막 코팅 불량이 나타나는 경우, 도 4에 도시된 바와 같이, PZT막(38)의 가장자리에 크랙(crack)(40)이 형성되고 이로인해 웨이퍼(36) 상에 오염입자가 발생된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술에 나타나는 문제점을 해결하기 위한 것으로서, 균일한 두께와 균일한 잔류분극 특성을 갖도록 강유전막이 형성되는 반도체장치의 커패시터 형성방법을 제공함에 있다.
도 1은 강유전체, PZT의 결정구조를 나타낸 도면이다.
도 2는 강유전체, PZT의 히스테리시스 루프(Hysteresis loop)를 나타낸 도면이다.
도 3은 종래 기술에 의한 반도체장치의 커패시터 형성방법을 나타낸 도면이다.
도 4는 종래 기술에 의한 반도체장치의 커패시터 형성방법에서 유전막을 형성한 후의 결과물 상태를 나타낸 평면도이다.
도 5 내지 도 8은 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도 9는 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법에서 유전막을 형성한 후의 결과물 상태를 나타낸 평면도이다.
도 10은 종래 기술 및 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법에 따라 형성한 유전막의 분극 특성을 나타낸 도면이다.
〈도면의 주요 부분에 대한 부호설명〉
50:반도체기판. 52:필드산화막.
54:게이트 전극. 56:층간절연막.
58:부착층. 60:하부전극.
64:유전막. 66:웨이퍼.
68:스핀 코팅된 PZT막.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 커패시터 형성방법은 강유전 물질막을 유전막으로 구비하는 반도체장치의 커패시터 제조방법에 있어서, 상기 커패시터의 하부전극 표면에 존재하는 수분이나 오염물질 등을 제거하는 공정을 실시한 다음 상기 하부전극 상에 상기 유전막을 형성하는 것을 특징으로 한다.
본 발명의 실시예에 의하면, 상기 유전막이 형성되는 표면으로부터 수분이나 오염물질을 제거하기 위해, 상기 표면을 200℃∼300℃정도의 온도범위에서 소정의 시간동안 프리 베이크(prebake)하는데, 바람직하게는 300℃정도에서 30초 동안 프리 베이크(prebake)한다.
또한, 상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 커패시터는 다음과 같은 순서로 형성한다.
(a) 반도체기판 상에 상기 반도체기판과 접촉되는 하부전극을 형성한다. (b) 상기 하부 전극을 소정의 온도범위에서 소정의 시간동안 프리 베이크(prebake)한다. (c) 상기 하부전극 상에 유전막을 형성한다. (d) 상기 유전막 상에 상부전극을 형성한다.
본 발명의 실시예에 의하면, 상기 온도범위는 200℃이상이나, 200℃∼300℃정도가 바람직하며, 300℃정도가 가장 바람직하다. 이때, 프리 베이크 온도는 약 30초 정도이다. 상기 프리 베이크 시간은 온도에 반비례하는 특징이 있다.
본 발명에 의한 커패시터 형성방법은 하부전극을 형성한 다음, 유전막 특히, 강유전물질막을 형성하기 전에 상기 하부 전극을 200℃∼300℃의 온도범위에서 소정의 시간(예컨데, 300℃에서 30초 정도)동안 프리 베이크한다. 이렇게 함으로써, 상기 하부 전극으로부터 수분이나 오염물질 등을 제거하여 상기 하부전극과 그 위에 형성되는 강유전물질막 예컨데, PZT막 사이에 부착력을 높여서 PZT막이 리프팅되는 것을 방지할 수 있음은 물론, 균일한 두께와 균일한 잔류분극 분포를 갖는 PZT막을 형성할 수 있다. 뿐만 아니라, 기판의 가장자리에 나타나는 PZT막의 코팅불량도 해소할 수 있다.
이하, 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 5 내지 도 8은 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이고,
도 9는 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법에서 유전막을 형성한 후의 결과물 상태를 나타낸 평면도이며,
도 10은 종래 기술 및 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법에 따라 형성한 유전막의 분극 특성을 나타낸 도면이다.
도 5는 부착층(adhesion layer)을 형성하는 단계를 나타낸 도면이다. 도 5를 참조하면, 반도체기판(50)을 활성영역과 필드영역으로 구분한다. 상기 필드영역에 필드산화막(52)을 형성한다. 상기 필드산화막(52)은 실리콘을 국부적으로 산화하여 형성한 로코스(LOCOS;LOCal Oxidation of Silicon)형 필드산화막이다. 도 5에서 상기 필드산화막(52)이 로코스형으로 도시되어 있지만, 트랜치(Trench)형이어도 무방하다. 상기 활성영역 상에 게이트 전극(54)을 형성한다. 상기 게이트 전극(54)은 기본적으로 도핑된 폴리실리콘층으로 형성하지만, 그 위에 금속 실리사이드층을 더 형성할 수 있다. 이러한 결과물 전면에 소정의 두께로 층간절연막(56)을 형성한다. 상기 층간절연막(56)은 BPSG(Boro Phospo Silicate Glass)막으로 형성한다. 이어서, 상기 층간절연막(56)의 전면에 부착층(58)을 형성한다. 상기 부착층(58)은 티타늄(Ti)층 등과 같은 천이 금속층이나, 이들의 산화물 예컨데, 티타늄 산화막(TiO2), 알루미나(Al2O3), 이리듐 산화막(IrO2) 등으로 형성한다. 상기 부착층(58)은 상기 층간절연막(56)과 이후 형성되는 하부전극간의 결합력을 높이는 역할을 하는 층이다. 도면에 도시하지는 않았지만, 상기 부착층(58)을 형성하기 전에 상기 층간절연막(56)에 상기 반도체기판(50)의 활성영역을 노출시키는 콘택홀을 먼저 형성한다. 따라서, 상기 부착층(58)은 상기 층간절연막(56)의 전면과 상기 콘택홀을 통해서 노출된 활성영역의 전면에 형성된다.
도 6은 하부전극(60)을 형성하는 단계를 나타낸다. 구체적으로, 상기 부착층(58)의 전면에 소정의 두께로 하부전극(60)을 형성한다. 상기 하부전극(60)이 셀 단위로 패터닝되었을 때, 셀 간격은 정해져 있으므로 커패시터의 전극 면적은 하부전극의 두께에 의해 결정된다고 볼 수 있다. 따라서 상기 하부전극(60)을 형성할 때, 그 두께는 이러한 점을 고려하여 결정하는 것이 바람직할 것이다. 상기 하부전극(60)은 귀금속류에 속하는 금속층 예컨데, 백금(Pt)층, 이리듐(Ir)층 또는 루테늄(Ru)층 중 선택된 어느 하나로 형성할 수 있으나, 이후 형성되는 유전물질막의 특성을 고려할 때 백금층으로 형성하는 것이 바람직할 것이다.
다음에는 상기 하부전극(60) 상에 유전막을 형성하기 전에, 상기 유전막이 상기 하부전극(60) 상에 균일한 두께로 형성되도록 하기 위한, 상기 유전막의 특성 예컨데, 분극(polarization)분포가 저하되는 것을 방지하기 위한 공정을 먼저 실시한다. 구체적으로, 상기 공정은 상기 하부전극(60)의 표면에 존재하는 수분이나 오염물질을 제거하는 공정이다. 이를 위한 한 방법으로써, 도 7에 도시한 바와 같이, 상기 하부전극(60)을 소정의 온도범위에서 소정의 시간 동안 프리 베이크(prebake) (62) 한다. 상기 프리 베이크는 300℃ 정도에서 약 30초 동안 실시하는 것이 상기 하부 전극(60)의 표면으로부터 수분이나 오염물질을 제거하는 데 가장 바람직하나, 상기 하부전극(60)의 표면으로부터 수분이나 오염물질을 제거할 수 있으면, 상기 프리베이크 온도는 이보다 낮거나 높을 수 있고 그에 따라 상기 프리 베이크 시간도 길거나 짧게 할 수 있다. 즉, 상기 프리 베이크 온도는 200℃이상일 수 있으나, 온도 범위를 한정한다면, 200℃∼300℃가 바람직할 것이다. 이때, 상기 프리 베이크 시간은 온도와 반비례관계에 있으므로 즉, 프리 베이크 온도가 높아지면, 프리 베이크 시간은 짧아지고 프리 베이크 온도가 낮아지면, 반대가 된다. 따라서 상기 프리 베이크 시간은 프리 베이크 온도가 300℃보다 낮으면 30초보다 길어지고, 300℃이상이면 그 보다 짧아진다.
도 8은 유전막(64)을 형성하는 단계를 나타낸다. 구체적으로, 상기 하부전극의 프리 베이크(도 7의 62)에 의해, 수분이나 오염물질이 제거된 상기 하부전극(60) 상에 유전막(64)을 형성한다. 상기 유전막(64)은 강유전 물질막으로 형성한다. 상기 강유전 물질막으로 납(Pb)을 함유하는 페로브스카이트(perovskite) 결정구조를 갖는 PZT막을 들 수 있다. 상기 PZT막은 졸 겔(Sol Gel)법을 이용하여 상기 하부전극(60) 상에 스핀 코팅된다. 상기 PZT막은 상기 졸 겔법외에도 화학기상증착(Cheimical Vapor Deposition; 이하, CVD라 함)법, 스퍼터링(Sputtering)법 또는 펄스 레이저를 이용한 증착(Pulsed Laser Deposition; 이하, PLD라 함)법중 선택된 어느 하나로 형성할 수도 있다.
상기 프리 베이크(62)에 의해, 상기 하부전극(60)의 단차가 있는 부분에서 상기 하부전극(60)과 상기 PZT막간의 웨팅(wetting)이 향상된다. 따라서 초기에 형성되는 PZT 핵 생성 싸이트(site)가 증가되어 상기 PZT막과 상기 하부전극(60) 간에 부착력이 증가된다. 이 결과, 상기 PZT막의 리프팅(lifting)이 방지되고 상기 하부전극(60) 상에 균일한 두께의 PZT막이 형성된다.
또한, 도 9를 참조하면, 반도체기판(66)의 가장자리에서 PZT막(68)의 코팅 불량도 개선되어 이 부분에서 상기 PZT막(68)이 크랙(crack)되지 않음을 알 수 있다.
이에 따라, 상기 PZT막의 분극특성 즉, 잔류분극 분포가 PZT막의 전체에 걸쳐 균일하게 된다.
상기 유전막(64)은 상기 PZT막외에도 납을 함유하는 상기 PZT와 동일한 결정구조를 갖는 PTO(PbTiO3)막 또는 PLZTO((Pb, La)(Zr, Ti)03)막 중 선택된 어느 하나의 막으로 형성할 수 있다. 또한, 상기 유전막(64)은 바륨(Ba)을 함유하는 페로브스카이트 결정구조를 갖는 유전물질 막중 선택된 어느 하나로 형성할 수도 있다. 이러한 유전물질 막으로는 BTO(Ba TiO3)막, BSTO((Ba, Sr)TiO3)막 등이 있다. 이외에도 상기 유전막(64)은 비스마스(Bi)층 형상 구조(Bi-layered structure)를 갖는 유전물질막 예컨데, SBTO(SrBi2Ta2O9)막으로 형성할 수도 있다.
상기 PZT막외의 다른 강유전물질막의 형성에도 상기 PZT막의 형성방식이 그대로 적용될 수 있다.
도 10은 종래 기술 및 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법에 따라 형성한 유전막의 분극 특성을 나타낸 도면이다, 즉, 하부전극의 프리베이크 유, 무에 따라 상기 하부전극 상에 형성되는 유전막의 잔류 분극과 분극율(Probability)을 나타낸 도면이다. 도 10에서 가로 축은 잔류분극(Pr)을 나타내고, 세로 축은 분극율을 나타낸다. 또한, 참조부호 "○"는 프리 베이크 하지 않았을 때를, 참조부호 "●"는 프리 베이크 했을 때를 나타낸다. 도 10을 참조하면, 상기 분극율은 상기 하부전극의 프리 베이크 유, 무에 따라 차이가 없는 것을 알수 있다. 그러나, 상기 잔류분극(Pr)은 상기 하부전극을 프리 베이크 했을 때가 하지 않았을 때 보다 높다는 것을 알 수 있다.
상술한 바와 같이, 본 발명은 하부전극을 형성한 다음, 유전막을 형성하기 전에 상기 하부 전극을 200℃∼300℃의 온도범위에서 소정의 시간(예컨데, 300℃에서 30초 정도)동안 프리 베이크한다. 이렇게 함으로써, 상기 하부 전극으로부터 수분이나 오염물질 등을 제거하여 상기 하부전극과 그 위에 형성되는 유전막 예컨데, PZT막 사이에 부착력을 높여서 PZT막이 리프팅되는 것을 방지할 수 있음은 물론, 균일한 두께와 균일한 잔류분극 분포를 갖는 PZT막을 형성할 수 있다. 뿐만 아니라, 기판의 가장자리에 나타나는 PZT막의 코팅불량도 해소할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (11)

  1. (a) 반도체기판 상에 상기 반도체기판과 접촉되는 하부전극을 형성하는 단계;
    (b) 상기 하부 전극을 프리 베이크(prebake)하는 단계;
    (c) 상기 하부전극 상에 유전막을 형성하는 단계; 및
    (d) 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  2. 제 1항에 있어서, 상기 프리 베이크는 200℃∼300℃정도의 온도범위에서 소정의 시간동안 실시하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  3. 제 2항에 있어서, 상기 프리 베이크는 300℃정도에서 30초 정도 실시하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  4. 제 2항에 있어서, 상기 온도범위에서 프리 베이크 온도가 낮을수록 프리 베이크 시간을 길게 하고 온도가 높을 때는 반대로 실시하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  5. 제 1항에 있어서, 상기 하부전극은 백금(Pt), 이리듐(Ir) 또는 루테늄(Ru)으로 이루어진 일군중 선택된 어느 하나로 이루어진 금속층인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  6. 제 1항에 있어서, 상기 유전막은 납(Pb) 또는 바륨(Ba)중 선택된 어느 하나를 함유하고 있는 페로브스카이트(perovskite) 결정구조를 갖는 유전물질막인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  7. 제 6항에 있어서, 상기 납을 함유하고 있는 페로브스카이트 결정구조를 갖는 유전물질막은 PZT, PTO 또는 PLZTO로 이루어진 일군중 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  8. 제 6항에 있어서, 상기 바륨을 함유하고 있는 페로브스카이트 결정구조를 갖는 유전물질막은 BTO 또는 BSTO중 선택된 어느 하나인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  9. 제 1항에 있어서, 상기 유전막은 비스마스(Bi)층 형상 구조(Bi-layered structure)를 갖는 유전물질막인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  10. 제 9항에 있어서, 상기 비스마스(Bi)층 형상 구조(Bi-layered structure)를 갖는 유전물질막은 SBTO막인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  11. 제 1항에 있어서, 상기 유전막은 졸 겔(Sol Gel)법, CVD법, 스퍼터링법 또는 PLD법중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
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