JPH11168174A - 半導体装置のキャパシタ形成方法 - Google Patents
半導体装置のキャパシタ形成方法Info
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- JPH11168174A JPH11168174A JP10248787A JP24878798A JPH11168174A JP H11168174 A JPH11168174 A JP H11168174A JP 10248787 A JP10248787 A JP 10248787A JP 24878798 A JP24878798 A JP 24878798A JP H11168174 A JPH11168174 A JP H11168174A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Abstract
(57)【要約】
【課題】 強誘電膜の残留分極特性が全面にわたって均
一になるとともに、強誘電膜に発生するクラックを防止
する半導体装置のキャパシタ形成方法を提供する。 【解決手段】 下部電極６０を２００℃〜３００℃でプ
レべーク後に下部電極上にゾル−ゲル法により誘電膜６
４を形成することを特徴とする。
一になるとともに、強誘電膜に発生するクラックを防止
する半導体装置のキャパシタ形成方法を提供する。 【解決手段】 下部電極６０を２００℃〜３００℃でプ
レべーク後に下部電極上にゾル−ゲル法により誘電膜６
４を形成することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のキャパ
シタ形成方法に関する。
シタ形成方法に関する。
【０００２】
【従来の技術】半導体装置に形成されるキャパシタの容
量は、キャパシタを構成する電極の面積と電極間に挿入
される誘電体の誘電率に比例し、誘電体の厚さに反比例
する。近年、半導体装置の高集積化によりキャパシタ面
積は小さくなり、面積が小さくなると容量が減少する。
ところが、必要なキャパシタ容量は以前と同じである
か、増加する傾向にある。キャパシタ容量を確保するた
めに、高誘電率を有する誘電膜、例えば、ＰＺＴ（Pb
（Zr、Ti）O３）膜を使用している。
量は、キャパシタを構成する電極の面積と電極間に挿入
される誘電体の誘電率に比例し、誘電体の厚さに反比例
する。近年、半導体装置の高集積化によりキャパシタ面
積は小さくなり、面積が小さくなると容量が減少する。
ところが、必要なキャパシタ容量は以前と同じである
か、増加する傾向にある。キャパシタ容量を確保するた
めに、高誘電率を有する誘電膜、例えば、ＰＺＴ（Pb
（Zr、Ti）O３）膜を使用している。
【０００３】以下、ＰＺＴを誘電膜として利用する従来
の半導体装置のキャパシタ形成方法を添付の図面に基づ
いて説明する。
の半導体装置のキャパシタ形成方法を添付の図面に基づ
いて説明する。
【０００４】図１は、半導体装置のキャパシタの断面図
である。まず、半導体基板２２を活性領域とフィールド
領域とに分離し、フィールド領域にフィールド酸化膜２
４を、活性領域にゲート電極２６を形成する。次に、ゲ
ート電極２６を中心にして基板２２にソース及びドレイ
ン領域（図示せず）を形成することにより、トランジス
タを形成する。このような工程後、全面に層間絶縁膜２
８、付着層（adhesionlayer）３０、下部電極３２及び
強誘電膜３４を順次形成する。下部電極３２は、基板２
２とコンタクトホール（図示せず）を介して電気的に接
続される。強誘電膜３４はＰＺＴ膜であり、ゾルゲル
（sol-gel）法により形成される。その後、強誘電膜３
４上に上部電極３５を形成し、セル単位でパタニングす
る。
である。まず、半導体基板２２を活性領域とフィールド
領域とに分離し、フィールド領域にフィールド酸化膜２
４を、活性領域にゲート電極２６を形成する。次に、ゲ
ート電極２６を中心にして基板２２にソース及びドレイ
ン領域（図示せず）を形成することにより、トランジス
タを形成する。このような工程後、全面に層間絶縁膜２
８、付着層（adhesionlayer）３０、下部電極３２及び
強誘電膜３４を順次形成する。下部電極３２は、基板２
２とコンタクトホール（図示せず）を介して電気的に接
続される。強誘電膜３４はＰＺＴ膜であり、ゾルゲル
（sol-gel）法により形成される。その後、強誘電膜３
４上に上部電極３５を形成し、セル単位でパタニングす
る。
【０００５】従来のキャパシタ形成方法では、ＰＺＴ膜
をゾルゲル法により形成する。ゾルゲル法を用いると、
ＰＺＴ膜はスピンコート（spin coating）方式により下
部電極３２上に塗布される。従って、ＰＺＴ膜が塗布さ
れる下部電極３２の表面に凹凸がある場合、この部分に
形成されるＰＺＴ膜の膜厚は平らな部分に形成される膜
厚と違う厚さになり不均一になる。さらに、ＰＺＴ膜を
形成した後に、ＰＺＴ膜の結晶化のために行われる熱処
理工程で、局部的にＰＺＴ膜の結晶構造が変化する。こ
の場合、ＰＺＴ膜の残留分極分布が局部的に変わり分極
特性も不均一になる。
をゾルゲル法により形成する。ゾルゲル法を用いると、
ＰＺＴ膜はスピンコート（spin coating）方式により下
部電極３２上に塗布される。従って、ＰＺＴ膜が塗布さ
れる下部電極３２の表面に凹凸がある場合、この部分に
形成されるＰＺＴ膜の膜厚は平らな部分に形成される膜
厚と違う厚さになり不均一になる。さらに、ＰＺＴ膜を
形成した後に、ＰＺＴ膜の結晶化のために行われる熱処
理工程で、局部的にＰＺＴ膜の結晶構造が変化する。こ
の場合、ＰＺＴ膜の残留分極分布が局部的に変わり分極
特性も不均一になる。
【０００６】また、ゾルゲル法を利用する場合、半導体
基板２２のエッジ部にＰＺＴ膜のコーティング不良が起
こるが、これは下部電極３２とＰＺＴ膜間の付着力が弱
まるからである。さらに、下部電極３２のエッジ部より
内側に向って３〜４ｃｍ程度ＰＺＴ膜が塗布されない場
合もある。ＰＺＴ膜のコーティング不良がある場合、図
２に示すように、ＰＺＴ膜３８のエッジ部にクラック
（crack）４０が形成される。このようなクラック４０
のできる過程で不純物が発生するが、この不純物は後続
工程においてウエハ３６に対し汚染粒子となる。
基板２２のエッジ部にＰＺＴ膜のコーティング不良が起
こるが、これは下部電極３２とＰＺＴ膜間の付着力が弱
まるからである。さらに、下部電極３２のエッジ部より
内側に向って３〜４ｃｍ程度ＰＺＴ膜が塗布されない場
合もある。ＰＺＴ膜のコーティング不良がある場合、図
２に示すように、ＰＺＴ膜３８のエッジ部にクラック
（crack）４０が形成される。このようなクラック４０
のできる過程で不純物が発生するが、この不純物は後続
工程においてウエハ３６に対し汚染粒子となる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、強誘
電膜の残留分極特性が全面にわたって均一になるととも
に、強誘電膜に発生するクラックを防止する半導体装置
のキャパシタ形成方法を提供することにある。
電膜の残留分極特性が全面にわたって均一になるととも
に、強誘電膜に発生するクラックを防止する半導体装置
のキャパシタ形成方法を提供することにある。
【０００８】
【課題を解決するための手段】以上のような課題を解決
する本発明の半導体装置のキャパシタ形成方法は、下部
電極を２００℃〜３００℃でプレべーク後に下部電極上
にゾル−ゲル法により誘電膜を形成することを特徴と
し、３００℃で３０秒間行うと最も良い。下部電極は、
白金層、イリジウム層またはルテニウム層のいずれか一
つから形成する。誘電膜は、鉛またはバリウムを含有す
るペロブスカイト型結晶構造、又はビスマス層状構造を
有しており、鉛を含有する場合は、ＰＺＴ、ＰＴＯ及び
ＰＬＺＴＯのいずれか一つであり、バリウムを含有する
場合は、ＢＴＯ及びＢＳＴＯのいずれか一つである。ビ
スマス層状構造の誘電膜の場合は、ＳＢＴＯ膜である。
する本発明の半導体装置のキャパシタ形成方法は、下部
電極を２００℃〜３００℃でプレべーク後に下部電極上
にゾル−ゲル法により誘電膜を形成することを特徴と
し、３００℃で３０秒間行うと最も良い。下部電極は、
白金層、イリジウム層またはルテニウム層のいずれか一
つから形成する。誘電膜は、鉛またはバリウムを含有す
るペロブスカイト型結晶構造、又はビスマス層状構造を
有しており、鉛を含有する場合は、ＰＺＴ、ＰＴＯ及び
ＰＬＺＴＯのいずれか一つであり、バリウムを含有する
場合は、ＢＴＯ及びＢＳＴＯのいずれか一つである。ビ
スマス層状構造の誘電膜の場合は、ＳＢＴＯ膜である。
【０００９】
【発明の実施の形態】以下、添付した図面を参照して、
本発明の実施形態による半導体装置のキャパシタ形成方
法を説明する。
本発明の実施形態による半導体装置のキャパシタ形成方
法を説明する。
【００１０】図３を参照すれば、まず半導体基板５０を
活性領域とフィールド領域とに分離し、フィールド領域
にフィールド酸化膜５２を形成する。フィールド酸化膜
５２は、シリコンを局部的に酸化して形成したＬＯＣＯ
Ｓ（Local Oxidation of Silicon）型フィールド酸化
膜、或いはトレンチ（Trench）型である。また、活性領
域上にはゲート電極５４を形成する。さらにゲート電極
５４上に金属シリサイド層、例えば、タングステンシリ
サイド層を形成してもよい。この工程の後、全面に所定
の膜厚で層間絶縁膜５６をＢＰＳＧ（Boro Phospo Sili
cate Glass）膜により形成する。次に、層間絶縁膜５６
の全面に付着層５８を形成する。付着層５８は、チタニ
ウム（Ti）層などの遷移金属層またはこれらの酸化物、
例えば、チタニウム酸化膜（TiO２）、アルミナ（Al２O
３）、イリジウム酸化膜（IrO２）などで形成する。付
着層５８は、層間絶縁膜５６と下部電極間の付着力を強
める役割を果たす。図示していないが、付着層５８の形
成前に、層間絶縁膜５６に半導体基板５０の活性領域を
露出させるコンタクトホールを形成する。従って付着層
５８は、層間絶縁膜５６上とコンタクトホールを通じて
露出される活性領域上に形成される。
活性領域とフィールド領域とに分離し、フィールド領域
にフィールド酸化膜５２を形成する。フィールド酸化膜
５２は、シリコンを局部的に酸化して形成したＬＯＣＯ
Ｓ（Local Oxidation of Silicon）型フィールド酸化
膜、或いはトレンチ（Trench）型である。また、活性領
域上にはゲート電極５４を形成する。さらにゲート電極
５４上に金属シリサイド層、例えば、タングステンシリ
サイド層を形成してもよい。この工程の後、全面に所定
の膜厚で層間絶縁膜５６をＢＰＳＧ（Boro Phospo Sili
cate Glass）膜により形成する。次に、層間絶縁膜５６
の全面に付着層５８を形成する。付着層５８は、チタニ
ウム（Ti）層などの遷移金属層またはこれらの酸化物、
例えば、チタニウム酸化膜（TiO２）、アルミナ（Al２O
３）、イリジウム酸化膜（IrO２）などで形成する。付
着層５８は、層間絶縁膜５６と下部電極間の付着力を強
める役割を果たす。図示していないが、付着層５８の形
成前に、層間絶縁膜５６に半導体基板５０の活性領域を
露出させるコンタクトホールを形成する。従って付着層
５８は、層間絶縁膜５６上とコンタクトホールを通じて
露出される活性領域上に形成される。
【００１１】図４は、下部電極６０を形成する段階を示
すものであり、付着層５８の全面に所定の厚さで下部電
極６０を形成する。下部電極６０をセル単位にパタニン
グする際、セル間隔は決定しているため、キャパシタの
下部電極の表面積は下部電極の厚さにより決まる。従っ
て、下部電極６０の形成時に、下部電極６０の厚さはこ
のような点を考慮したうえで決定する。下部電極６０
は、貴金属層、例えば、白金（Pt）層、イリジウム（I
r）層またはルテニウム（Ru）層のいずれかで形成する
が、後続の工程を考慮すると白金層が最も適している。
すものであり、付着層５８の全面に所定の厚さで下部電
極６０を形成する。下部電極６０をセル単位にパタニン
グする際、セル間隔は決定しているため、キャパシタの
下部電極の表面積は下部電極の厚さにより決まる。従っ
て、下部電極６０の形成時に、下部電極６０の厚さはこ
のような点を考慮したうえで決定する。下部電極６０
は、貴金属層、例えば、白金（Pt）層、イリジウム（I
r）層またはルテニウム（Ru）層のいずれかで形成する
が、後続の工程を考慮すると白金層が最も適している。
【００１２】次に下部電極６０上に誘電膜を形成する
が、その前にプレベーク（prebake）を行い、誘電膜を
下部電極６０上に均一の膜厚で形成すると共に、誘電膜
の特性、例えば、分極（polarization）分布が低下する
ことを防止する。プレべークは、３００℃で３０秒間行
うと下部電極６０の表面より水分や汚染物質を除去する
上で適している。また下部電極６０の表面より水分や汚
染物質を除去できるならば、プレべーク温度はこれより
低温、或いは高温でもよく、それにともないプレべーク
時間も変化する。すなわち、プレべーク温度は２００℃
でもよく、温度範囲を限定するなら、２００℃〜３００
℃が好ましい。この時、プレべーク時間は温度と反比例
関係にあり、プレべーク温度が上がるとプレべーク時間
は短くなり、プレべーク温度が下がるとプレベーク時間
は長くなる。従って、プレべーク時間はプレべーク温度
が３００℃より低ければ３０秒より長くなり、３００℃
以上であれば短くなる。
が、その前にプレベーク（prebake）を行い、誘電膜を
下部電極６０上に均一の膜厚で形成すると共に、誘電膜
の特性、例えば、分極（polarization）分布が低下する
ことを防止する。プレべークは、３００℃で３０秒間行
うと下部電極６０の表面より水分や汚染物質を除去する
上で適している。また下部電極６０の表面より水分や汚
染物質を除去できるならば、プレべーク温度はこれより
低温、或いは高温でもよく、それにともないプレべーク
時間も変化する。すなわち、プレべーク温度は２００℃
でもよく、温度範囲を限定するなら、２００℃〜３００
℃が好ましい。この時、プレべーク時間は温度と反比例
関係にあり、プレべーク温度が上がるとプレべーク時間
は短くなり、プレべーク温度が下がるとプレベーク時間
は長くなる。従って、プレべーク時間はプレべーク温度
が３００℃より低ければ３０秒より長くなり、３００℃
以上であれば短くなる。
【００１３】図５は、下部電極６０上に誘電膜６４を形
成する段階を示す。誘電膜６４は、鉛（Pb）またはバリ
ウム（Ba）を含有するペロブスカイト型結晶構造を有す
る強誘電膜、例えば、ＰＺＴ膜、ＰＴＯ（PbTiO３）
膜、ＰＬＺＴＯ（(Pb、La)(Zr、Ti)O３）膜、ＢＴＯ（BaT
iO３）膜、ＢＳＴＯ（(Ba、Sr)TiO３）膜、またはビスマ
ス（Bi）層状構造を有する強誘電膜、例えば、ＳＢＴＯ
（SrBi２Ta２O９）膜のいずれかで形成する。最も適し
ているのはＰＺＴ膜である。
成する段階を示す。誘電膜６４は、鉛（Pb）またはバリ
ウム（Ba）を含有するペロブスカイト型結晶構造を有す
る強誘電膜、例えば、ＰＺＴ膜、ＰＴＯ（PbTiO３）
膜、ＰＬＺＴＯ（(Pb、La)(Zr、Ti)O３）膜、ＢＴＯ（BaT
iO３）膜、ＢＳＴＯ（(Ba、Sr)TiO３）膜、またはビスマ
ス（Bi）層状構造を有する強誘電膜、例えば、ＳＢＴＯ
（SrBi２Ta２O９）膜のいずれかで形成する。最も適し
ているのはＰＺＴ膜である。
【００１４】その形成は、ゾルゲル法、化学気象蒸着
（Cheimical Vapor Deposition；ＣＶＤ）法、スパッタ
リング（Sputtering）法またはパルスレーザを用いた蒸
着（Pulsed Laser Deposition；ＰＬＤ）により行う。
（Cheimical Vapor Deposition；ＣＶＤ）法、スパッタ
リング（Sputtering）法またはパルスレーザを用いた蒸
着（Pulsed Laser Deposition；ＰＬＤ）により行う。
【００１５】プレべークにより、下部電極６０の段差部
分における下部電極６０とＰＺＴ膜間の付着性が向上す
る。その結果、下部電極６０上にＰＺＴ核の形成範囲が
増加し、ＰＺＴ膜と下部電極６０間の付着力が強まる。
付着力の増加により、ＰＺＴ膜の浮きが防止されると共
に、下部電極６０上に均一な膜厚のＰＺＴ膜が形成され
る。この誘電膜６４上に上部電極６５が形成される。
分における下部電極６０とＰＺＴ膜間の付着性が向上す
る。その結果、下部電極６０上にＰＺＴ核の形成範囲が
増加し、ＰＺＴ膜と下部電極６０間の付着力が強まる。
付着力の増加により、ＰＺＴ膜の浮きが防止されると共
に、下部電極６０上に均一な膜厚のＰＺＴ膜が形成され
る。この誘電膜６４上に上部電極６５が形成される。
【００１６】プレべークを行うことにより、下部電極の
全面にわたって誘電膜の付着状態が良くなるので、従来
下部電極６０のエッジ部に見られたＰＺＴ膜のコーティ
ング不良が生じない。コーティング不良はＰＺＴ膜のク
ラックにつながるが、図６をに示すように、誘電膜が形
成後にクラックは発生しない。図６は半導体基板６６と
ＰＺＴ膜６８である。
全面にわたって誘電膜の付着状態が良くなるので、従来
下部電極６０のエッジ部に見られたＰＺＴ膜のコーティ
ング不良が生じない。コーティング不良はＰＺＴ膜のク
ラックにつながるが、図６をに示すように、誘電膜が形
成後にクラックは発生しない。図６は半導体基板６６と
ＰＺＴ膜６８である。
【００１７】結果的に、プレべークにより、ＰＺＴ膜の
分極特性、すなわち、残留分極分布がＰＺＴ膜の全体に
わたって均一になる。
分極特性、すなわち、残留分極分布がＰＺＴ膜の全体に
わたって均一になる。
【００１８】図７は、従来方法で形成された半導体装置
のキャパシタと本発明の方法で形成された半導体装置の
キャパシタの誘電膜の分極特性を示すグラフである。横
軸は残留分極Ｐｒを、縦軸は分極率であり、”○”は従
来の分極特性、”●”は、本発明による分極特性を示
す。
のキャパシタと本発明の方法で形成された半導体装置の
キャパシタの誘電膜の分極特性を示すグラフである。横
軸は残留分極Ｐｒを、縦軸は分極率であり、”○”は従
来の分極特性、”●”は、本発明による分極特性を示
す。
【００１９】下部電極のプレべークの有無により、下部
電極上に形成される誘電膜の残留分極と分極率（Probab
ility）が異なっており、残留分極Ｐｒは、本発明の方
が高くなっている。
電極上に形成される誘電膜の残留分極と分極率（Probab
ility）が異なっており、残留分極Ｐｒは、本発明の方
が高くなっている。
【００２０】
【発明の効果】本発明の半導体装置のキャパシタ形成方
法により、下部電極より水分や汚染物質などを除去し、
下部電極とその上に形成される誘電膜の浮きを防止で
き、均一な膜厚と均一な残留分極分布を有する誘電膜を
形成することができる。また、誘電膜のコーティング不
良も解消できる。
法により、下部電極より水分や汚染物質などを除去し、
下部電極とその上に形成される誘電膜の浮きを防止で
き、均一な膜厚と均一な残留分極分布を有する誘電膜を
形成することができる。また、誘電膜のコーティング不
良も解消できる。
【図１】従来の半導体装置のキャパシタの断面図。
【図２】従来の半導体装置のキャパシタの平面図。
【図３】本発明の半導体装置のキャパシタの断面図。
【図４】本発明の半導体装置のキャパシタの断面図。
【図５】本発明の半導体装置のキャパシタの断面図。
【図６】本発明の半導体装置のキャパシタの平面図。
【図７】誘電膜の分極特性を示すグラフ。
５０ 半導体基板 ５２ フィールド酸化膜 ５４ ゲート電極 ５６ 層間絶縁膜 ５８ 付着層 ６０ 下部電極 ６４ 誘電膜 ６５ 上部電極
Claims (7)
- 【請求項１】 下部電極を２００℃〜３００℃でプレべ
ーク後に下部電極上にゾル−ゲル法により誘電膜を形成
することを特徴とする半導体装置のキャパシタ形成方
法。 - 【請求項２】 プレべークは、３００℃で３０秒間行う
請求項１記載の半導体装置のキャパシタ形成方法。 - 【請求項３】 下部電極は、白金層、イリジウム層また
はルテニウム層のいずれか一つから形成する請求項１又
は請求項２記載の半導体装置のキャパシタ形成方法。 - 【請求項４】 誘電膜は、鉛またはバリウムを含有する
ペロブスカイト型結晶構造、又はビスマス層状構造を有
する請求項１〜３のいずれか１項に記載の半導体装置の
キャパシタ形成方法。 - 【請求項５】 鉛を含有するペロブスカイト型結晶構造
の誘電膜は、ＰＺＴ、ＰＴＯ及びＰＬＺＴＯのいずれか
一つである請求項１〜４のいずれか１項に記載の半導体
装置のキャパシタ形成方法。 - 【請求項６】 バリウムを含有するペロブスカイト型結
晶構造の誘電膜は、ＢＴＯ及びＢＳＴＯのいずれか一つ
である請求項１〜５のいずれか１項に記載の半導体装置
のキャパシタ形成方法。 - 【請求項７】 ビスマス層状構造の誘電膜は、ＳＢＴＯ
膜である請求項１〜６のいずれか１項に記載の半導体装
置のキャパシタ形成方法。
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|---|---|---|---|
| KR1019970046187A KR100243298B1 (ko) | 1997-09-08 | 1997-09-08 | 반도체장치의 커패시터 형성방법 |
| KR1997P46187 | 1997-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168174A true JPH11168174A (ja) | 1999-06-22 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP10248787A Pending JPH11168174A (ja) | 1997-09-08 | 1998-09-02 | 半導体装置のキャパシタ形成方法 |
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|---|---|
| US (1) | US6146935A (ja) |
| JP (1) | JPH11168174A (ja) |
| KR (1) | KR100243298B1 (ja) |
| TW (1) | TW389980B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1128418A2 (de) * | 2000-02-25 | 2001-08-29 | Infineon Technologies AG | Verfahren zur Herstellung einer ferroelektrischen Kondensatoranordnung |
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| WO2008094211A2 (en) * | 2006-08-07 | 2008-08-07 | The Trustees Of The University Of Pennsylvania | Tunable ferroelectric supported catalysts and method and uses thereof |
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| US5155658A (en) * | 1992-03-05 | 1992-10-13 | Bell Communications Research, Inc. | Crystallographically aligned ferroelectric films usable in memories and method of crystallographically aligning perovskite films |
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| US5426075A (en) * | 1994-06-15 | 1995-06-20 | Ramtron International Corporation | Method of manufacturing ferroelectric bismuth layered oxides |
| JP3476932B2 (ja) * | 1994-12-06 | 2003-12-10 | シャープ株式会社 | 強誘電体薄膜及び強誘電体薄膜被覆基板並びに強誘電体薄膜の製造方法 |
| JPH09139480A (ja) * | 1995-01-27 | 1997-05-27 | Toshiba Corp | 薄膜キャパシタおよびこれを用いた半導体記憶装置 |
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| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
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-
1997
- 1997-09-08 KR KR1019970046187A patent/KR100243298B1/ko not_active IP Right Cessation
-
1998
- 1998-04-24 TW TW087106358A patent/TW389980B/zh not_active IP Right Cessation
- 1998-09-02 JP JP10248787A patent/JPH11168174A/ja active Pending
- 1998-09-04 US US09/148,172 patent/US6146935A/en not_active Expired - Fee Related
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|---|---|
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