JP2000150813A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電極形成の際、リソグラフィ工程及びエッチ
ング工程に伴うスループット及び信頼性の低下を防止す
ること。 【解決手段】 シリコン基板１のチャネル領域６上にゲ
ート絶縁膜２及び第１の下部電極３が形成され、第１の
下部電極３及びゲート絶縁膜２を覆うようにシリコン基
板１上にＢＰＳＧからなる層間絶縁膜７が形成される。
層間絶縁膜７上にはコンタクト孔８が形成される。コン
タクト孔８内にはドープドポリシリコンからなる接続層
９が形成される。そして、層間絶縁膜７及び接続層９の
上にイリジウムからなる第２の下部電極１０を堆積させ
ることにより、イリジウムはドープドポリシリコンに対
し密着性が高く、ＢＰＳＧに対し密着性がきわめて低い
から、第２の下部電極１０は、接続層９の上のみに選択
的に残る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘電体膜を有する
誘電体素子、ゲート部分に誘電体膜が用いられた誘電体
メモリなどの半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】電界効果トランジスタ（ＦＥＴ）のゲー
ト部分に強誘電体薄膜からなるキャパシタが設けられた
メモリは、非破壊読み出しが可能な不揮発性メモリとし
て知られている。このような強誘電体メモリの構造とし
ては、ＭＦＳ（金属・強誘電体・半導体）構造、ＭＦＩ
Ｓ（金属・強誘電体・絶縁体・半導体）構造、ＭＦＭＩ
Ｓ（金属・強誘電体・金属・絶縁体・半導体）構造など
が提案されている。

【０００３】図１７は従来のＭＦＭＩＳ構造の強誘電体
メモリの一例を示す模式的断面図である。

【０００４】図１７において、ｐ型シリコン基板２１の
表面に、所定間隔を隔ててｎ⁺層からなるソース領域２
２及びｎ⁺層からなるドレイン領域２３が形成されてい
る。ソース領域２２とドレイン領域２３との間のシリコ
ン基板２１の領域がチャネル領域２４となる。チャネル
領域２４上には、ゲート酸化膜２５、浮遊ゲート電極２
６、強誘電体薄膜２７及び制御ゲート電極２８が順に形
成されている。

【０００５】ここで、図１７の強誘電体メモリの動作原
理について説明する。制御ゲート電極２８に強誘電体薄
膜２７を分極反転させるために十分な正電圧を印加し、
再び制御ゲート電極２８の電圧を０とする。それによ
り、強誘電体薄膜２７の制御ゲート電極２８との界面が
負に帯電し、浮遊ゲート電極２６との界面が正に帯電す
る。

【０００６】この場合、浮遊ゲート電極２６の強誘電体
薄膜２７との界面が負に帯電し、ゲート酸化膜２５との
界面が正に帯電し、ソース領域２２とドレイン領域２３
との間のチャネル領域２４に反転層が形成される。その
結果、制御ゲート電極２８の電圧が０にもかかわらず、
ＦＥＴはオン状態となる。

【０００７】逆に、制御ゲート電極２８に強誘電体薄膜
２７を分極反転させるために十分な負電圧を印加し、再
び制御ゲート電極２８の電圧を０にする。それにより、
強誘電体薄膜２７の制御ゲート電極２８との界面が正に
帯電し、浮遊ゲート電極２６との界面が負に帯電する。

【０００８】この場合、浮遊ゲート電極２６の強誘電体
薄膜２７との界面が正に帯電し、ゲート酸化膜２５との
界面が負に帯電する。その結果、ソース領域２２とドレ
イン領域２３との間のチャネル領域２４に反転層が形成
されず、ＦＥＴはオフ状態となる。

【０００９】このように、強誘電体薄膜２７が十分に分
極反転していると、制御ゲート電極２８に印加する電圧
を０にした後も、ＦＥＴを選択的にオン状態またはオフ
状態にすることができる。そのため、ソース・ドレイン
間の電流を検出することにより強誘電体メモリに記憶さ
れるデータ“１”及び“０”を判別することが可能とな
る。

【００１０】図１７の強誘電体メモリでは、強誘電体薄
膜２７がＰｔ（白金）等の反応性の低い材料からなる浮
遊ゲート電極２６上に形成され、かつゲート酸化膜２５
及び浮遊ゲート電極２６が拡散バリア層として働く。し
たがって、ＭＦＳ構造の強誘電体メモリやＭＦＩＳ構造
の強誘電体メモリに比べて、強誘電体薄膜と半導体基板
との間での構成原子の反応や相互拡散が防止される。

【００１１】図１８は従来のＭＦＭＩＳ構造の強誘電体
メモリの他の例を示す模式的断面図である。図１８の強
誘電体メモリは、特開平５−３２７０６２号公報に開示
されている。

【００１２】図１８において、ｎ型シリコン基板３１の
表面に、所定間隔を隔ててｐ⁺層からなるソース領域３
４及びｐ⁺層からなるドレイン領域３５が形成されてい
る。ソース領域３４とドレイン領域３５との間のシリコ
ン基板３１の領域がチャネル領域３６となる。チャネル
領域３６上にゲート酸化膜３２が形成され、ゲート酸化
膜３２上に第１の下部電極３３が形成されている。

【００１３】シリコン基板３１上及び第１の下部電極３
３上には層間絶縁膜３７が形成されている。第１の下部
電極３３上の層間絶縁膜３７には、コンタクト孔３９が
形成され、そのコンタクト孔３９内に配線層４０が形成
されている。

【００１４】ソース領域３４上及びドレイン領域３５上
の層間絶縁膜３７にはそれぞれコンタクト孔が設けら
れ、それらのコンタクト孔内にそれぞれ配線層４５，４
６が形成されている。

【００１５】さらに、第１の下部電極３３に接続された
配線層４０上に第２の下部電極４２が形成されている。
第２の下部電極４２上に強誘電体薄膜４３が形成され、
強誘電体薄膜４３上に上部電極４４が形成されている。
また、ソース領域３４及びドレイン領域３５に接続され
る配線層４５，４６上にそれぞれオーミック電極４７，
４８が形成されている。

【００１６】図１８の強誘電体メモリにおいては、強誘
電体薄膜４３がＰｔ等の反応性の低い材料からなる第２
の下部電極４２上に形成され、かつ第１の下部電極３３
と第２の下部電極４２との間に層間絶縁膜３７が設けら
れているので、強誘電体薄膜４３とシリコン基板３１と
の間での構成原子の反応や相互拡散がさらに防止されて
いる。

【００１７】

【発明が解決しようとする課題】従来例に示した強誘電
体メモリに限らず、半導体デバイスの製造においては、
工程の簡略化に伴うスループットや信頼性の向上が常に
求められている。

【００１８】例えば、図１８の強誘電体メモリの製造に
おいては、第２の下部電極４２をエッチングによりパタ
ーニングする際に、エッチングされた上部電極４４及び
第２の下部電極４２の材料であるＰｔ（白金）等の導電
性材料が強誘電体薄膜４３の側壁に付着または堆積する
ことがある。それにより、上部電極４４と第２の下部電
極４２との間で電流のリークが生じ、素子の信頼性が低
下するとともに、製造歩留りが低下する。

【００１９】更には、エッチングのための工程を必要と
するぶん、スループットも低下する。

【００２０】本発明は、半導体装置及びその製造方法に
関し、斯かる問題点を解消することをその目的とする。

【００２１】

【課題を解決するための手段】請求項１の半導体装置
は、第１の層及び第２の層を備え、前記第１の層に対し
密着性が強く、且つ前記第２の層に対し密着性の弱い第
３の層を、前記第１の層の上にのみ形成することをその
要旨とする。

【００２２】請求項２の半導体装置は、基板上に形成さ
れた第１の層と、この第１の層を覆う第２の層と、この
第２の層に形成され、前記第１の層に通じるコンタクト
孔とを備え、前記第１の層に対し密着性が強く、且つ前
記第２の層に対し密着性の弱い第３の層を、前記第１の
層の上にのみ形成することをその要旨とする。

【００２３】また、請求項４に記載の半導体装置は、前
記第３の層の上に形成された誘電体膜を更に備えること
をその要旨とする。

【００２４】また、請求項５の半導体装置の製造方法
は、表面に第１の層が露出する第２の層を形成する工程
と、前記第１の層及び第２の層の表面に、前記第１の層
に対し密着性が強く、且つ前記第２の層に対し密着性の
弱い第３の層を形成する工程とを含むことをその要旨と
する。

【００２５】また、請求項６の半導体装置の製造方法
は、基板上に、第１の層を形成する工程と、前記第１の
層の上に第２の層を形成する工程と、前記第２の層に前
記第１の層に通じるコンタクト孔を形成する工程と、前
記第１の層及び第２の層の表面に、前記第１の層に対し
密着性が強く、且つ前記第２の層に対し密着性の弱い第
３の層を形成する工程とを含むことをその要旨とする。

【００２６】尚、上記の場合、前記第１の層は、不純物
がドープされたシリコン材料からなり、前記第２の層
は、シリコン酸化物材料からなり、前記第３の層はイリ
ジウムからなることが望ましい。

【００２７】

【発明の実施の形態】図１は本発明の一実施形態におけ
る強誘電体メモリの構造を示す模式的断面図である。

【００２８】図１において、ｐ型単結晶シリコン基板１
の表面に所定間隔を隔ててｎ⁺層からなるソース領域４
及びｎ⁺層からなるドレイン領域５が形成されている。
ソース領域４及びドレイン領域５との間のシリコン基板
１の領域がチャネル領域６となる。

【００２９】チャネル領域６上にＳｉＯ₂からなるゲー
ト絶縁膜２が形成されている。ゲート絶縁膜２上には、
ドープドポリシリコンからなる第１の下部電極（ゲート
電極）３が形成されている。第１の下部電極３及びゲー
ト絶縁膜２を覆うように、シリコン基板１上に、ＮＳＧ
（nondoped silicate glass）とその上のＢＰＳＧ（bor
o-phospho silicate glass）との積層構造からなる層間
絶縁膜７が形成されている。

【００３０】第１の下部電極３上の層間絶縁膜７にはコ
ンタクト孔８が形成されている。コンタクト孔８内に
は、ドープドポリシリコンからなる接続層（プラグ）９
が所定の深さまで形成されている。コンタクト孔８内の
接続層９上には、Ｉｒ（イリジウム）からなる第２の下
部電極１０が形成されている。

【００３１】第２の下部電極１０の上面に接触するよう
に層間絶縁膜７上に、ペロブスカイト型結晶構造を有す
るＳｒＢｉＴａＯからなる強誘電体薄膜１１が形成され
ている。強誘電体薄膜１１上には、Ｐｔ等からなる上部
電極１２が形成されている。強誘電体薄膜１１及び上部
電極１２の周囲を覆うように、層間絶縁膜７上に絶縁膜
１７が形成されている。

【００３２】ソース領域４、ドレイン領域５上の層間絶
縁膜７にはそれぞれコンタクト孔が形成され、それらの
コンタクト孔内にポリシリコン等の導電性材料からなる
ソース電極１３及びドレイン電極１４がそれぞれ形成さ
れている。ソース電極１３及びドレイン電極１４にはそ
れぞれ配線層１５，１６が形成されている。

【００３３】本実施形態では、接続層９が第１の層に相
当し、層間絶縁膜７（ＢＰＳＧ）が第２の層に相当し、
第２の下部電極１０が第３の層に相当し、強誘電体薄膜
１１が誘電体膜に相当する。

【００３４】次に、図１の強誘電体メモリの製造方法
を、図２〜図１０に示す工程断面図に従って以下に説明
する。

【００３５】工程１（図２参照）：ｐ型シリコン基板１
上に、熱酸化法により膜厚１００ÅのＳｉＯ₂からなる
ゲート絶縁膜２を形成し、ゲート絶縁膜２上にＣＶＤ法
（化学的気相成長法）により膜厚２０００Åのポリシリ
コンからなる第１の下部電極３を形成する。

【００３６】工程２（図３参照）：反応性イオンエッチ
ング等のドライプロセスを用いてシリコン基板１上のゲ
ート形成領域を除く部分の第１の下部電極３及びゲート
絶縁膜２を除去し、ゲート部を形成する。そして、第１
の下部電極３をイオン注入用マスクとして用い、シリコ
ン基板１の表面にｎ型不純物（ｎ型ドーパント）をイオ
ン注入し、熱処理を行う。

【００３７】それにより、シリコン基板１上のゲート絶
縁膜２及び第１の下部電極３に対し自己整合的にｎ型不
純物層（ｎ⁺層）からなるソース領域４及びドレイン領
域５がそれぞれ形成される。ソース領域４及びドレイン
領域５との間のシリコン基板１の領域はチャネル領域６
となる。

【００３８】工程３（図４参照）：第１の下部電極３及
びゲート絶縁膜２を覆うようにシリコン基板１上に、Ｃ
ＶＤ法等により、まず、ＮＳＧ（nondoped silicate gl
ass）を形成し、その上に、ＢＰＳＧ（boro-phospho si
licate glass）を形成し、総膜厚６０００Å程度の層間
絶縁膜７を形成する。

【００３９】工程４（図５参照）：必要に応じて、総間
絶縁膜７の表面をＣＭＰ法（化学的機械的研磨法）を用
いて研磨・平坦化する。その後、第１の下部電極３上の
層間絶縁膜７に、リソグラフィ技術及びエッチング技術
によりコンタクト孔８を設ける。

【００４０】工程５（図６参照）：コンタクト孔８内
に、リン（Ｐ）をドープしたドープドポリシリコンから
なる接続層９を形成する。この場合、コンタクト孔８の
上端から接続層９の上面までの距離が１０００Åとなる
ように接続層９の厚みを設定する。接続層９の形成方法
としては、コンタクト孔８の内部及び層間絶縁膜７の全
面にＣＶＤ法を用いてドープドポリシリコンを形成した
後、ＣＭＰ法による研磨又は全面を異方性エッチングす
ることにより層間絶縁膜７上のドープドポリシリコンを
除去する。ポリシリコン中へのリンのドープは、イオン
注入法、拡散法等を用い、ポリシリコン形成後にドープ
しても良いし、ポリシリコン形成と同時にドープしても
良い。

【００４１】工程６（図７参照）：層間絶縁膜７の上及
びコンタクト孔８内の接続層９の上に、マグネトロンス
パッタリング法を用いてイリジウム（Ｉｒ）からなる膜
厚１０００Åの第２の下部電極１０を形成する。この時
の形成条件は、基板温度：常温、スパッタ電力：１００
Ｗ、スパッタ圧力：０．２Ｐａ、Ａｒ流量：７ｓｃｃ
ｍ、成膜速度：５ｎｍ／ｍｉｎである。

【００４２】この時、イリジウムは、ドープドポリシリ
コンに対しきわめて密着性が高く、且つＢＰＳＧに対し
きわめて密着性が低いため、接続層９にのみ強く密着
し、層間絶縁膜７に対しては簡単に剥がれる状態にあ
る。しかも、イリジウム自身も脆い材質であるため、図
８に示すように、層間絶縁膜７のイリジウムは剥がれ落
ち、接続層９上のイリジウムのみが残る。

【００４３】すなわち、別途リソグラフィ工程等を必要
とせず、いわば自己整合的に接続層９上に第２の下部電
極１０が形成される。

【００４４】特に、本実施形態にあっては、上述した通
り、コンタクト孔８の上端から接続層９の上面までの距
離が１０００Åとなるように接続層９の厚みを設定して
あるので、接続層９の上端は、層間絶縁膜７の表面に対
し凹んだ状態にあり、コンタクト孔８以外に堆積された
イリジウムがより簡単に剥がれ落ちる。

【００４５】尚、この工程６の終了後、必要に応じてス
クラバ処理を行い、層間絶縁膜７上のイリジウムを除去
するようにしても良い。

【００４６】工程７（図９参照）：必要に応じて、表面
をＣＭＰ法等（化学的機械的研磨法）により平坦化した
後、第２の下部電極１０及び層間絶縁膜７上に、ゾルゲ
ル法、スパッタ法、ＭＯＣＶＤ法等によりＳｒＢｉＴａ
Ｏ等からなる膜厚２０００Åの強誘電体薄膜１１を形成
する。

【００４７】工程８（図１０参照）：強誘電体薄膜１１
上にスパッタ法により膜厚１５００ÅのＰｔからなる上
部電極１２を形成する。

【００４８】その後、上部電極１２及び強誘電体薄膜１
１を同時にエッチングによりパターニングする。尚、こ
の場合、上部電極１２及び強誘電体薄膜１１を別々にエ
ッチングしてもよい。強誘電体薄膜１１は第２の下部電
極１０の上面に接触していればよく、層間絶縁膜７上に
必ずしもまたがっていなくてもよい。

【００４９】工程９（図１参照）：ソース領域４及びド
レイン領域５上の層間絶縁膜７にそれぞれコンタクト孔
を設け、それらのコンタクト孔内にポリシリコン等の導
電性材料からなるソース電極１３及びドレイン電極１４
をそれぞれ形成する。更に、ソース電極１３及びドレイ
ン電極１４上にＡｌからなる配線層１５，１６を形成す
る。

【００５０】最後に、強誘電体薄膜１１及び上部電極１
２の周囲を覆うように、ＣＶＤ法を用いてＢＰＳＧから
なる絶縁膜１７を形成する。

【００５１】このようにして、本実施形態の強誘電体メ
モリが作製される。

【００５２】本実施形態にあっては、上述した以外に、
以下の通りの作用・効果を奏する。

【００５３】（ａ）例えば、第２の下部電極１０をリソ
グラフィ技術及びエッチング技術を用いて加工した場
合、エッチング残さが、加工後の電極の側壁からレジス
トマスクの側壁にかけて付着することがあり、その場
合、第２の下部電極１０とその後に形成される上部電極
１２との間で電流のリークが生じ、素子の信頼性が低下
すると共に、製造歩留まりが低下するが、本実施形態に
あっては、第２の下部電極１０をリソグラフィ技術及び
エッチング技術を用いずに加工することができるので、
このような問題は生じない。

【００５４】（ｂ）第２の下部電極１０をリソグラフィ
技術及びエッチング技術を用いずに加工することができ
るので、工程数の削減を実現することができ、スループ
ットが向上する。

【００５５】（ｃ）第２の下部電極１０をリソグラフィ
技術及びエッチング技術を用いずに加工することができ
るので、コンタクト孔８以外に堆積された後、剥がれ落
ちたイリジウムを回収し、再利用することができ、製造
コストを大幅に低減することができる。特に、現在のと
ころイリジウムは高価な金属であるため、再利用による
コストダウンの効果は顕著である。

【００５６】（ｄ）第２の下部電極１０が層間絶縁膜７
のコンタクト孔８内に設けられるので、上部電極１２及
び強誘電体薄膜１１をエッチングによりパターニングす
る際に、第２の下部電極１０の導電性材料が強誘電体薄
膜１１の側壁に付着または堆積しない。また、たとえ上
部電極１２の導電性材料が強誘電体薄膜１１の側壁に付
着または堆積しても、第２の下部電極１０が層間絶縁膜
７のコンタクト孔８内に設けられているので、上部電極
１２と第２の下部電極１０との間に電流のリークが発生
しない。その結果、強誘電体メモリの信頼性及び歩留り
が向上する。

【００５７】（ｅ）強誘電体薄膜１１が反応性の低いイ
リジウム材料からなる第２の下部電極１０上に形成さ
れ、かつ強誘電体薄膜１１とシリコン基板１との間に層
間絶縁膜７が設けられているので、強誘電体薄膜１１と
シリコン基板１との間での構成元素の反応や相互拡散が
十分に防止される。

【００５８】ここで、図１の強誘電体メモリの動作を説
明する。上部電極１２に強誘電体薄膜１１を分極反転さ
せるために十分な正電圧を印加し、再び上部電極１２の
電圧を０とする。それにより、強誘電体薄膜１１の上部
電極１２との界面が負に帯電し、第２の下部電極１０と
の界面が正に帯電する。

【００５９】この場合、第２の下部電極１０の強誘電体
薄膜１１との界面が負に帯電し、第１の下部電極３のゲ
ート絶縁膜２との界面が正に帯電する。その結果、ソー
ス領域４とドレイン領域５との間のチャネル領域６に反
転層が形成され、上部電極１２の電圧が０にもかかわら
ず、ＦＥＴはオン状態となる。

【００６０】逆に、上部電極１２に強誘電体薄膜１１を
分極反転させるために十分な負電圧を印加し、再び上部
電極１２の電圧を０にする。それにより、強誘電体薄膜
１１の上部電極１２との界面が正に帯電し、第２の下部
電極１０との界面が負に帯電する。

【００６１】この場合、第２の下部電極１０の強誘電体
薄膜１１との界面が正に帯電し、第１の下部電極３のゲ
ート絶縁膜２との界面が負に帯電する。その結果、ソー
ス領域４とドレイン領域５との間のチャネル領域６に反
転層が形成されず、ＦＥＴはオフ状態となる。

【００６２】このように、強誘電体薄膜１１が十分に分
極反転していると、上部電極１２に印加する電圧を０に
した後も、ＦＥＴを選択的にオン状態またはオフ状態に
することができる。そのため、ソース・ドレイン間の電
流を検出することにより強誘電体メモリに記憶されるデ
ータ”１”及び”０”を判別することが可能となる。

【００６３】以上の実施形態にあっては、以下の通り変
更しても良く、その場合であっても同等の作用・効果を
得ることができる。

【００６４】（１）ＤＲＡＭの容量電極形成に適用する
等、強誘電体メモリの製造以外のあらゆる導電層、絶縁
層の形成に適用する。

【００６５】（２）第２実施形態として、図１１のよう
に、接続層９を断面Ｔ字形状とし、層間絶縁膜７の上に
も位置させる。

【００６６】（３）第３実施形態として、図１２のよう
に、接続層９と第２下部電極１０との間にＴｉ、Ｔｉ
Ｎ、ＴａＮ、ＴａＳｉＮ膜又はこれらの積層膜からなる
バリヤ層２０（例えば、ＴｉＮ／Ｔｉの積層膜）を介在
させる。これらの材料も、イリジウムに対し十分に密着
性が高い。尚、この場合は、バリヤ層２０が第１の層に
相当する。

【００６７】（４）第４実施形態として、図１３のよう
に、第３実施形態におけるバリヤ層２０を、層間絶縁膜
７の上に位置させる。尚、この場合は、バリヤ層２０が
第１の層に相当する。

【００６８】（５）第５実施形態として、図１４のよう
に、第１の下部電極３と接続層９とをドープドポリシリ
コンにより一体的に形成する。また、層間絶縁膜７を構
成するＮＳＧ膜７ａをコンタクト孔８の周囲にも露出さ
せる。そして、ドープドポリシリコン及びＮＳＧからな
るグループとＢＰＳＧとのイリジウムに対する密着性の
違いを利用し、第２の下部電極１０としてのイリジウム
を、接続層９及びＮＳＧ膜７ａ上に選択的に形成する。

【００６９】（６）第６実施形態として、図１５のよう
に、接続層９としてタングステン（Ｗ）を用いる。この
タングステンも、イリジウムに対し十分に密着性が高
い。更に、接続層９と第１下部電極３との間にＴｉ、Ｔ
ｉＮ、ＴａＮ、ＴａＳｉＮ膜又はこれらの積層膜からな
るバリヤ層２１（例えば、ＴｉＮ／Ｔｉの積層膜）を介
在させる。バリヤ層２１はスパッタ法又はＣＶＤ法を用
いて形成する。タングステンは、ＣＶＤ法を用いて形成
した後、所定の膜厚となるようエッチバック又は研磨す
る。

【００７０】（７）第７実施形態として、図１６のよう
に、接続層９と第２下部電極１０との間にチタンシリサ
イド層２２を介在させる。このチタンシリサイド層２２
も、イリジウムに対し十分に密着性が高い。チタンシリ
サイド層２２は、ドープドポリシリコンからなる接続層
９の上にスパッタ法を用いてチタン（Ｔｉ）膜を形成
し、ＲＴＡ法を用いた熱処理を行って、チタンとシリコ
ンとを反応させることにより形成する。尚、未反応のチ
タン膜はウェットエッチングにより除去する。尚、この
場合は、チタンシリサイド層２２が第１の層に相当す
る。

【００７１】（８）第２の下部電極１０、強誘電体薄膜
１１及び上部電極１２からなるキャパシタ部をソース領
域４又はドレイン領域５に接続した、いわゆる１トラン
ジスタ１キャパシタ型のメモリに適用する。

【００７２】（９）上部電極１２を以下の材料から構成
する。

【００７３】貴金属（Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｂ、
Ｏｓ等）、高融点金属（Ｃｏ、Ｗ、Ｔｉ等）、高融点金
属化合物（ＴｉＮ、ＴａＮ、ＴａＳｉＮ膜等）、導電性
酸化物（ＲｕＯ₂、ＲｈＯ₂、ＯｓＯ₂、ＩｒＯ₂、ＲｅＯ
₂、ＲｅＯ₃、ＭｏＯ₂、ＷＯ₂、ＳｒＲｕＯ₃、Ｐｂ₂Ｒｕ
₂Ｏ_3-X、Ｂｉ₂Ｒｕ₂Ｏ_7-X等）、あるいはこれらの各材
料の合金又は各材料の多層構造。

【００７４】（１０）上部電極１２として、強誘電体薄
膜１１に対して密着性が高く、絶縁膜１７に対して密着
性の低い材料を用いることにより、上部電極１２を第２
の下部電極１０と同様の手法で形成する。これにより、
上部電極１２を第２の下部電極と同様にリソグラフィ工
程を必要とすることなく整合的に形成することができ
る。

【００７５】（１１）接続層９、第２の下部電極１０及
び層間絶縁膜７（ＢＰＳＧ）の各材質は、上記実施形態
に限定するものではなく、要は、第２の下部電極１０
が、接続層９に対し密着性が高く、層間絶縁膜７の表面
に対し密着性が低い関係にあればよい。以下にそれぞれ
の材料の変形例を示す。

【００７６】（第２の下部電極）貴金属（Ａｕ、Ａｇ、
Ｐｔ、Ｒｕ、Ｒｈ、Ｐｂ、Ｏｓ等）、高融点金属（Ｃ
ｏ、Ｗ、Ｔｉ等）、高融点金属化合物（ＴｉＮ、Ｔａ
Ｎ、ＴａＳｉＮ等）、導電性酸化物（ＲｕＯ₂、Ｒｈ
Ｏ₂、ＯｓＯ₂、ＩｒＯ₂、ＲｅＯ₂、ＲｅＯ₃、ＭｏＯ₂、
ＷＯ₂、ＳｒＲｕＯ₃、Ｐｂ₂Ｒｕ₂Ｏ_3-X、Ｂｉ₂Ｒｕ₂Ｏ
_7-X等）、あるいはこれらの各材料の合金又は各材料の
多層構造。

【００７７】（接続層）高融点金属（Ｃｏ、Ｗ、Ｔｉ
等）、高融点金属化合物（ＴｉＮ、ＴａＮ、ＴａＳｉＮ
膜）又はこれらの積層膜。更には、高融点金属やＮｉ，
Ｐｔ等のシリサイド膜。

【００７８】（層間絶縁膜）ＢＳＧ（boro-silicate gl
ass）膜、ＰＳＧ（phospho-silicate glass）膜。

【００７９】（１０）強誘電体薄膜１１として、以下の
各材料からなる強誘電体を用いる。

【００８０】（１０−１）下記の一般式で示されるビス
マス系層状強誘電体を用いる。

【００８１】（Ｂｉ₂Ｏ₂）²⁺（Ａ_n-1Ｂ_nＯ_3n+1）^2- なお、ＡはＳｒ、ＣａまたはＢａであり、ＢはＴｉ、Ｔ
ａ、Ｎｂ、ＷまたはＶである。

【００８２】ｎ＝１の場合： Ｂｉ₂ＷＯ₆ Ｂｉ₂ＶＯ_5.5 ｎ＝２の場合： Ｂｉ₂Ｏ₃／ＳｒＴａ₂Ｏ₆ （ＳｒＢｉ₂Ｔａ₂Ｏ₉）：ＳＢＴ Ｂｉ₂Ｏ₃／ＳｒＮｂ₂Ｏ₆ （ＳｒＢｉ₂Ｎｂ₂Ｏ₉） ｎ＝３の場合： Ｂｉ₂Ｏ₃／ＳｒＴａ₂Ｏ₆／ＢａＴｉＯ₃ Ｂｉ₂Ｏ₃／ＳｒＴａＯ₆／ＳｒＴｉＯ₃ Ｂｉ₂Ｏ₃／Ｂｉ₂Ｔｉ₃Ｏ₉ （Ｂｉ₄Ｔｉ₃Ｏ₁₂）：ＢＩＴ ｎ＝４の場合： Ｂｉ₂Ｏ₃／Ｓｒ₃Ｔｉ₄Ｏ₁₂ （Ｓｒ₃Ｂｉ₂Ｔｉ₄Ｏ₁₅） Ｂｉ₂Ｏ₃／Ｂｉ₂Ｔｉ₃Ｏ₉／ＳｒＴｉＯ₃ （ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅） （１０−２）下記の一般式で示される強誘電体（等方的
材料系）を用いる。

【００８３】Ｐｂ（Ｚｒ_XＴｉ_1-X）Ｏ₃：ＰＺＴ（Ｐｂ
Ｚｒ_0.5Ｔｉ_0.5）Ｏ₃ （Ｐｂ_1-YＬａ_Y）（Ｚｒ_XＴｉ_1-X）Ｏ₃：ＰＬＺＴ （Ｓｒ_1-XＣａ_X）ＴｉＯ₃ （Ｓｒ_1-XＢａ_X）ＴｉＯ₃：（Ｓｒ_0.4Ｂａ_0.6）ＴｉＯ₃ （Ｓｒ_1-X-YＢａ_XＭ_Y）Ｔｉ_1-ZＮ_ZＯ₃ なお、ＭはＬａ、ＢｉまたはＳｂであり、ＮはＮｂ、
Ｖ、Ｔａ、ＭｏまたはＷである。

【００８４】（１１）強誘電体薄膜１１をその材料に応
じて以下の方法で形成する。

【００８５】分子線エピタキシー法、レーザアブレーシ
ョン法、レーザ分子線エピタキシー法、スパッタリング
法（ＲＦ型、ＤＣ型またはイオンビーム型）、反応性蒸
着法、ＭＯＣＶＤ法（有機金属化学的気相成長法）、ミ
スト堆積法、ゾルゲル法。

【００８６】（１２）ＦＥＴを他の半導体基板又は半導
体層に形成する。

【００８７】（１３）各層の導電型を逆にすることによ
りｐ型チャネルを有する強誘電体メモリを実現させる。

【００８８】（１４）コンタクト孔８を複数にする。

【００８９】尚、以上の実施形態にあっては、単結晶シ
リコン基板上に形成した強誘電体メモリに適用した例を
示しているが、例えばＬＣＤのように絶縁性基板の上に
導電膜や絶縁膜を形成するデバイスに対しても十分に適
用が可能であり、このような絶縁性基板上に導電膜や絶
縁膜を形成したものであっても本発明における「半導体
装置」の概念に属するものとする。

【００９０】

【発明の効果】本発明にあっては、膜を所定の形状に加
工する際、リソグラフィ工程やエッチング工程を省略す
ることができるので、スループットを向上させることが
できる上に、これらの工程に伴う種々の悪影響を防止
し、半導体装置としての信頼性を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態における強誘
電体メモリの構造を示す模式的断面図である。

【図２】本第１実施形態における強誘電体メモリの製造
方法を示す工程断面図である。

【図３】本第１実施形態における強誘電体メモリの製造
方法を示す工程断面図である。

【図４】本第１実施形態における強誘電体メモリの製造
方法を示す工程断面図である。

【図５】本第１実施形態における強誘電体メモリの製造
方法を示す工程断面図である。

【図６】本第１実施形態における強誘電体メモリの製造
方法を示す工程断面図である。

【図７】本第１実施形態における強誘電体メモリの製造
方法を示す工程断面図である。

【図８】本第１実施形態における強誘電体メモリの製造
方法を示す工程断面図である。

【図９】本第１実施形態における強誘電体メモリの製造
方法を示す工程断面図である。

【図１０】本第１実施形態における強誘電体メモリの製
造方法を示す工程断面図である。

【図１１】本発明を具体化した第２実施形態における強
誘電体メモリの構造を示す模式的断面図である。

【図１２】本発明を具体化した第３実施形態における強
誘電体メモリの構造を示す模式的断面図である。

【図１３】本発明を具体化した第４実施形態における強
誘電体メモリの構造を示す模式的断面図である。

【図１４】本発明を具体化した第５実施形態における強
誘電体メモリの構造を示す模式的断面図である。

【図１５】本発明を具体化した第６実施形態における強
誘電体メモリの構造を示す模式的断面図である。

【図１６】本発明を具体化した第７実施形態における強
誘電体メモリの構造を示す模式的断面図である。

【図１７】従来の強誘電体メモリの一例を示す模式的断
面図である。

【図１８】従来の強誘電体メモリの他の例を示す模式的
断面図である。

【符号の説明】

１ シリコン基板 ２ ゲート絶縁膜 ３ 第１の下部電極 ４ ソース領域 ５ ドレイン領域 ６ チャネル領域 ７ 層間絶縁膜 ８ コンタクト孔 ９ 接続層 １０ 第２の下部電極 １１ 強誘電体薄膜 １２ 上部電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 古川 浩章 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 小笠原 悟 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の層及び第２の層を備え、前記第１
   の層に対し密着性が強く、且つ前記第２の層に対し密着
   性の弱い第３の層を、前記第１の層の上にのみ形成する
   ことを特徴とした半導体装置。
2. 【請求項２】 基板上に形成された第１の層と、この第
   １の層を覆う第２の層と、この第２の層に形成され、前
   記第１の層に通じるコンタクト孔とを備え、 前記第１の層に対し密着性が強く、且つ前記第２の層に
   対し密着性の弱い第３の層を、前記第１の層の上にのみ
   形成することを特徴とした半導体装置。
3. 【請求項３】 前記第１の層は、不純物がドープされた
   シリコン材料からなり、前記第２の層は、シリコン酸化
   物材料からなり、前記第３の層はイリジウムからなるこ
   とを特徴とした請求項１又は２に記載の半導体装置。
4. 【請求項４】 前記第３の層の上に形成された誘電体膜
   を更に備えたことを特徴とする請求項３に記載の半導体
   装置。
5. 【請求項５】 表面に第１の層が露出する第２の層を形
   成する工程と、 前記第１の層及び第２の層の表面に、前記第１の層に対
   し密着性が強く、且つ前記第２の層に対し密着性の弱い
   第３の層を形成する工程と、を含むことを特徴とした半
   導体装置の製造方法。
6. 【請求項６】 基板上に、第１の層を形成する工程と、 前記第１の層の上に第２の層を形成する工程と、 前記第２の層に前記第１の層に通じるコンタクト孔を形
   成する工程と、 前記第１の層及び第２の層の表面に、前記第１の層に対
   し密着性が強く、且つ前記第２の層に対し密着性の弱い
   第３の層を形成する工程と、を含むことを特徴とした半
   導体装置の製造方法。
7. 【請求項７】 前記第１の層は、不純物がドープされた
   シリコン材料からなり、前記第２の層は、リン又はボロ
   ンの少なくとも一方を含むシリコン酸化物材料からな
   り、前記第３の層はイリジウムからなることを特徴とし
   た請求項５又は６に記載の半導体装置の形成方法。