JP2014075613A - 高い絶縁破壊電圧の埋め込まれたｍｉｍキャパシタ構造体 - Google Patents

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Abstract

【課題】高い絶縁破壊電圧の埋め込まれた複数のキャパシタに関連する方法及び装置を提供する。
【解決手段】半導体装置は、絶縁体（２０９）に埋め込まれたゲート材料（２０４）、複数の金属接触部（２１３）及び複数のキャパシタ（Ｃ１−Ｃ４）を含み得る。複数のキャパシタは、下部電極（２１７）、下部電極の表面を覆うように形成される誘電体（２１９）及び誘電体に形成される上部電極（２２１ｂ、ｃ）を含み得る。さらに、複数の接触部は、複数のキャパシタの下部電極の各々をゲート材料に接続し得る。複数のキャパシタは、ゲート材料を介して直列に接続され得る。
【選択図】図２Ａ

Description

開示された実施形態は、広く半導体装置の組立を対象とし、特に高い絶縁破壊電圧の埋め込まれた金属−絶縁体−金属（ＭＩＭ）キャパシタ構造体の組立を対象とする。
統合されたメモリ及び論理半導体素子の使用及びそれに対する関心が増加している。統合されたメモリ及び論理素子は、ＤＲＡＭなどのメモリと、論理回路などの論理素子とが単一のチップに実装された構造体である。統合されたメモリ及び論理半導体素子の単一チップにおけるメモリ及び論理素子の実装は、デザインの特定の変更なしに高速及び低電力駆動が可能であるので、従来型のチップに対して有利である。さらに、統合されたメモリ及び論理半導体素子は、キャパシタを含む多くの一般的なハードウエア装置を含む。
キャパシタは、電荷を蓄えるために半導体装置で広く使用される素子である。キャパシタは基本的に、絶縁体によって分離された２つの導電プレートを備える。静電容量、すなわち、印加された電圧に対してキャパシタによって保持される電荷の量は、例としてプレートの面積、プレート間の距離、及びプレート間の誘電体の誘電定数の値などの多くのパラメータに依存する。キャパシタは、フィルター、アナログ−デジタル変換器、メモリ装置、制御アプリケーション、及び他のタイプの多くの半導体装置に使用され得る。
あるタイプのキャパシタは、金属−絶縁体−金属（ＭＩＭ）キャパシタであり、それは、例として混合信号装置及び論理半導体素子に頻繁に使用される。ＭＩＭキャパシタは、多様な半導体装置に電荷を蓄えるために使用される。ＭＩＭキャパシタは、例えばメモリ装置のストレージノードとしてしばしば使用される。ＭＩＭキャパシタは通常、２つの金属プレートがウエハ表面に平行に誘電体層を挟んだ状態で、半導体ウエハに水平に形成される。そのため、ＭＩＭキャパシタは、しばしば薄膜キャパシタと称されている。結果として、単位面積あたり相対的に大きな容量を有するＭＩＭキャパシタを製造することは困難である。
さらに、従来型のＭＩＭキャパシタは、低い絶縁破壊電圧を有し、通常、例えば２．５Ｖを超える高電圧用途に使用するには相応しくない。結果として、より大きな絶縁破壊電圧許容を有して高電圧用途を取り扱うことができる、埋め込まれたＭＩＭキャパシタに対する要求がある。
米国特許出願公開第２００１／０３１５２８号明細書 米国特許第５８５６９３８号明細書 米国特許出願公開第２００７／０９６１９１号明細書
典型的な実施形態は、絶縁体に埋め込まれたゲート材料と、第１及び第２キャパシタであって、各々のキャパシタが、下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される上部電極を備える第１及び第２キャパシタと、を備え、金属接触部が、前記キャパシタの各々の下部電極を前記ゲート材料に連結し、前記第１及び第２キャパシタが、前記ゲート材料を介して直列に接続される、半導体装置を対象とする。
他の実施形態は、絶縁層にゲート材料を埋め込み、複数の金属接触部を形成し、第１及び第２キャパシタを形成することであって、前記キャパシタの各々が、第１金属層から形成される下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される第２金属層から形成される上部電極を備える第１及び第２キャパシタを形成し、前記金属接触部を介して前記キャパシタの下部電極の各々を前記ゲート材料に接続することであって、前記第１及び第２キャパシタが前記ゲート材料を介して直列に接続されること、を含む、複数のキャパシタを有する半導体装置の組立方法を含み得る。
他の実施形態は、絶縁層にゲート材料を埋め込む段階と、複数の金属接触部を形成する段階と、第１及び第２キャパシタを形成する段階であって、前記キャパシタの各々が、第１金属層から形成される下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される第２金属層から形成される上部電極を備える第１及び第２キャパシタを形成する段階と、前記金属接触部を介して前記キャパシタの下部電極の各々を前記ゲート材料に接続する段階であって、前記複数のキャパシタが前記ゲート材料を介して直列に接続される段階と、を含む埋め込まれた複数のキャパシタを有する半導体装置の組立方法を含み得る。
他の実施形態は、ゲート材料を絶縁する手段と、第１及び第２キャパシタであって、各々が、下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される上部電極を備える第１及び第２キャパシタと、前記キャパシタの各々を前記ゲート材料に連結する手段であって、前記キャパシタが前記ゲート材料を介して直列に接続される手段と、を備える半導体装置を含み得る。
図１Ａは、ＭＩＭキャパシタを採用する従来型の半導体装置を示す。 図１Ｂは、複数のＭＩＭキャパシタの直列等価回路を示す。 図２Ａは、典型的なＭＩＭキャパシタを有する典型的な半導体装置の断面図を示す。 図２Ｂは、図２Ａに示される複数のＭＩＭキャパシタＣ１、Ｃ２、Ｃ３及びＣ４に等価回路を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。 典型的な実施形態に従う高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタを製造する工程を示す断面図を示す。
添付の図面は、実施形態の説明を補助するために提供され、単に実施形態の説明のために提供され、その限定のために提供されるものではない。
実施形態の側面は、このような実施形態を対象とする以下の詳細な説明及び関連する図面に開示される。代替の実施形態は、本発明の範囲から逸脱することなく修正され得る。さらに、実施形態の周知の要素は、詳細に記載されず、関連性のある詳細部分を分かり難くしないように省略される。
“典型的”という用語は、本明細書では、一例として、例として、または例示として提供すること“を意味する。本明細書に開示された何れの実施形態も、他の実施形態に対して好ましい又は有利であると解釈される必要は必ずしもない。同様に、“開示の実施形態”という用語は、開示の全ての実施形態が、検討された特徴、利点又は動作モードを含むことを要求しない。
本明細書で使用される専門用語は、特定の実施形態のみを記述するためのものであり、本発明の限定を目的とするものではない。本明細書で使用されるように、単数形“１つ”は、文脈が明らかに他のものを示さない限り、複数形を同様に含む。“備える”、“備えている”、“含む”及び／又は“含んでいる”という用語は、本明細書で使用される場合、述べられた特徴、整数、段階、操作、要素及び／又は構成部品の存在を特定するが、１つ以上の他の特徴、整数、段階、操作、要素、構成部品及び／又はその群の存在又は付加を排除しない。
さらに、多くの実施形態は、例えばコンピューターデバイスの素子によって行われる一連の動作に関して記載される。本明細書に記述された様々な動作は、特定の回路（例えば、特定の集積回路（ＡＳＩＣｓ））によって、１つ以上の処理装置によって実行されるプログラム指示によって、又は両方の組合せによって行われ得ることが理解される。さらに、本明細書に開示されたこれらの一連の動作は、実行後に関連する処理装置が本明細書に開示された機能性を果たすことを引き起こす対応する一組のコンピューター指示をその中に保存するコンピューター読取可能な記憶媒体のあらゆる形態に完全に具体化されるものと考えられ得る。そのため、本発明の様々な側面は、多くの様々な形態で具体化され得、その全ては、特許請求の範囲に記載された主題の範囲内にあると予想される。さらに、本明細書に開示された実施形態の各々において、このような如何なる実施形態の対応する形態は、本明細書に例えば、開示された動作を行う“ために構成される論理素子”と記載され得る。
後続の図面において、様々な層及び構造体の厚さ及び面積は、例示のために及び／又は明確性のために拡大され得る。さらに、他の要素に形成された層、膜、領域及びプレートが示される場合、それは、それらの間に介在される他の要素を排除し得ない。さらに、“接続する”、“接続される”、“接続”、“連結する”、“連結される”という用語及びその変形にあたる用語は、要素が直接接続されること（すなわち、介在要素を有しないこと）を要求せず、要素が直接接続され得ることも排除しない。
図１Ａを参照して、ＭＩＭキャパシタ１００を採用する従来型の半導体が示される。図１Ａに示されるＭＩＭキャパシタ１００は、並列に配置される。複数のＭＩＭキャパシタの直列等価回路は、図１Ｂに示される。図１Ａに示されるＭＩＭキャパシタ構造体は、並列に接続される２つのキャパシタＣ１及びＣ２を使用する。さらに、並列なキャパシタを外部に直列に接続することは一般的である。
ＭＩＭキャパシタ１００は、並列なキャパシタＣ１及びＣ３を含み得る。キャパシタＣ１及びＣ３は、金属で作られる下部電極１０９、下部電極１０９に積層される酸化物絶縁体で形成される誘電体１１１、及び、誘電体１１１に積層されるプレート金属で典型的に作られる上部電極１１３を含み得る。
ＭＩＭキャパシタ１００は、半導体基板１０１に形成される。拡散領域１０３は、基板１０１に形成され、ＮｉＳｉ接点１０５は、拡散領域１０３上に形成される。拡散領域１０３は、ｎ型又はｐ型の半導体材料であり得る。拡散領域１０３の垂直厚さは、漏れ電流の量を増加又は低減させるために使用され得る。そのため、拡散領域１０３の垂直厚さが小さくなればなるほど、結果として起こる漏れ電流が増加する。従来型のＭＩＭ構造体において、漏れ電流は、拡散領域１０３に集中され得る。
ＮｉＳｉ接点１０５は、接触部１０７ａ及び１０７ｂに接続され得る。さらに、接触部１０７ｂは、並列のキャパシタＣ１及びＣ３をＮｉＳｉ接点１０５に接続するために利用され得る。接触部１０７ｂは、二重接触型であり得、上部プレート金属１１５ａ及び１１５ｂにＮｉＳｉ接点１０５を接続するために利用され得る。
従来型の拡散接点は、典型的には、大きな直列シート抵抗及び接触抵抗を有し得る。さらに、ＭＩＭキャパシタは、ラジオ周波数（ＲＦ）用途に使用されるものを含むＣＭＯＳ型の電気回路の設計に困難性を提供し得る低い絶縁破壊電圧を有し得る。
ＭＩＭキャパシタ装置の低い絶縁破壊電圧を解消するために、図１Ａに示されるＭＩＭキャパシタは、直列に接続され得る。しかしながら、ＭＩＭキャパシタのネットワークの各々は、シート及び接触抵抗を増加させ、ＭＩＭキャパシタ形成／製造工程を複雑にする直列外部接続を介して互いに接続されるだろう。さらに、Ｓｉ基板に拡散領域１０５を形成するために利用される工程は、トランジスタのソース／ドレイン設計によって限定される。拡散領域を利用する図１Ａに示される典型的なＭＩＭキャパシタ装置１００の静電容量の漏れは、ＮｉＳｉ拡散領域における集中した接点漏れを有し得る。
図１Ｂは、複数のＭＩＭキャパシタの直列等価回路である。キャパシタＣ１及びＣ２（Ｃ１と同様に構成される）は、互いに直列接続で接続され、キャパシタＣ３及びＣ４（Ｃ３と同様に構成される）は、互いに直列に接続され得る。さらに、Ｃ１及びＣ２の直列接続は、キャパシタＣ３及びＣ４に並列であり得る。図１Ｂは、上部電極１１３が、正電圧端子（示されない）に接続され、下部電極１０９は、グランドに接続され得る。しかしながら、上部電極１１３がグランド（示されない）に接続され、下部電極１０９が正電圧端子（示されない）に接続され得ることが理解されるだろう。
図２Ａは、少なくとも一実施形態による典型的なＭＩＭキャパシタを有する典型的な半導体装置の断面図である。
図２Ａに開示されるように、典型的なＭＩＭキャパシタ２００は、下部電極２１７、下部電極２１７の表面を覆うように形成される誘電体２１９、及び、誘電体２１９に形成される上部電極２２１を含み得る。下部電極２１７は、あらゆる適切な金属（例えば、ＴｉＮ）で形成され得る。同様に、誘電体２１９は、高誘電率誘電体、酸化物などのあらゆる適切な材料で形成され得る。上部電極２２１は、あらゆる適切な金属（例えば、ＴｉＮ）で形成され得る。図２Ａに示されるように、例のＭＩＭキャパシタ２００は、井戸型の構造体である。そのため、下部電極２１７、誘電体２１９及び上部電極２２１は、高密度静電容量を可能にする、より大きな領域を覆うことができる。
典型的なＭＩＭキャパシタ２００は、基板２０１に形成され得る。例えば、基板２０１は、ｐ型の半導体材料又はｎ型の半導体材料の何れかであり得る。第１絶縁層２０３は、基板２０１上に形成される。例えば、第１絶縁層２０３は、基板２０１を上部層（例えば、ゲート材料２０４）から絶縁するために酸化物ベースの材料で作られ得る。ゲート材料２０４は、島形状の第１絶縁層２０３に形成され得る。ゲート材料２０４は、多層を含み得、又は単層であり得る。典型的な実施形態は、ドーピング層２０５及び第１金属層２０７を含むゲート材料２０４を示す。例えば、ドーピング層２０５は、ｎ＋ドーピングされた材料又はｐ＋ドーピングされた材料の何れかを用いて形成され、第１金属層２０７は、シリサイド化プロセスによってＮｉＳｉで形成され得る。シリサイド化は、例えばＮｉＳｉを形成するＳｉに堆積されたＮｉである接触部として作用する金属−Ｓｉ合金（シリサイド）の形成をもたらす焼き鈍し（焼結）工程である。ドーピング層２０５は、第１絶縁層２０３上に形成され、第１金属層２０７は、ドーピング層２０５上に形成され得る。さらに、例えば、ゲート材料２０４は、キャパシタＣ１及びＣ２を直列に接続し、キャパシタＣ３及びＣ４を直列に接続し得る。そのため、ゲート材料２０４は、直列シート及び接触抵抗を低減させ、埋め込まれたキャパシタの直列接続を介して絶縁破壊電圧を２倍にし得る。さらに、ゲート材料２０４は、より大きな絶縁破壊電圧をもたらす第１絶縁材料２０３より大幅に大きいものであり得る。例えば、ゲート材料２０４は、第１絶縁層２０３より少なくとも３倍大きな厚さであり得る。
ゲート材料２０４は、第２絶縁層２０９によって覆われ得る。例えば、ゲート材料２０４が第１絶縁層２０３又は第２絶縁層２０９の何れかによって封入されるように、第２絶縁層２０９は、第１絶縁層２０３と同一の材料であり得る。
第２絶縁層２０９は、第３絶縁層２１１によって覆われ得る。例えば、ゲート材料２０４が第１絶縁層２０３、第２絶縁層２０９又は第３絶縁層２１１の何れかによって封入されるように、第３絶縁層２１１は、第１絶縁層２０３又は第２絶縁層２０９と同一材料であり得る。従って、一実施形態では、示される様々な絶縁層が一層であると考えられ得る。ゲート材料２０４に加えて、第２絶縁層２０９及び第３絶縁層２１１は、複数の接触部２１３を含み得る。
接触部２１３は、第２絶縁層２０９及び第３絶縁層２１１に形成され得る。接触部は、ゲート材料２０４をキャパシタＣ１、Ｃ２、Ｃ３及びＣ４に接続するために使用され得る。例えば、接触部２１３は、ゲート材料２０４にキャパシタＣ１及びＣ２を直列に接続し、ゲート材料２０４にキャパシタＣ３及びＣ４を直列に接続し得る。
第４絶縁層２１５は、第３絶縁層２１１の上部に形成され得る。第４絶縁層２１５は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４を電気的に絶縁するために使用され得る。さらに、例えば、接触部２１３が封入され得るように、第４絶縁層２１５は、他の絶縁層２０３、２０９及び／又は２１１の何れかと同一材料であり得る。さらに、第１絶縁層２０３、第２絶縁層２０９、第３絶縁層２１１及び／又は第４絶縁層２１５は、あらゆる酸化物材料で形成され得る。
複数の下部電極２１７は、第４絶縁層２１５に形成され得る。下部電極２１７の各々は、キャパシタＣ１、ｃ２、Ｃ３及びＣ４を形成するために使用され得る。誘電体層２１９は、複数の下部電極２１９に形成され得る。さらに、誘電体層２１９はまた、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４の各々における表面積を最小化するために、ウエルと下部電極２１９の各々の上部表面との両方に形成され得る。
複数の上部電極２２１ｂ−ｄは、第４絶縁層２１５と誘電体層２１９の上部に堆積される金属層で形成され得る。上部電極２２１ｂ−ｄの各々は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４を形成するために使用され得る。さらに、示されるように、上部電極２２１ｂがキャパシタＣ２及びＣ４を共通接触部２２７に接続し、キャパシタＣ１及びＣ２のキャパシタＣ３及びＣ４との並列接続を容易にするように、複数の上部電極は、配置され得る。
複数の接触部２２３は、複数のストレージ金属プレート２２５及び共通プレート２２７を上部電極２２１に接続し得る。接触部２２３、ストレージ金属プレート２２５及び共通プレート２２７は、あらゆる金属材料又は金属特性を有する材料のあらゆる組合せで形成され得る。
複数のストレージ金属プレート２２５は、接触部２２３の上部に直接形成され得る。さらに、複数のストレージ金属プレート２２５は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４とあらゆる電圧源（示されない）との間の電気接続を提供し得る。さらに、ストレージ金属プレート２２５は、上部電極２２１に対して直交し得る。他の典型的な実施形態では、金属プレート２２５と接触部２２３との間の接続は、ＭＩＭキャパシタ２００の外側に位置し得る。
共通プレート２２７は、接触部２２３の一方の上部に直接形成され得る。さらに、共通プレート２２７は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４とあらゆる共通又はグランド源（示さない）との間の電気接続を提供し得る。さらに、共通プレート２２７は、上部電極２２１に直交し得る。他の典型的な実施形態では、共通プレート２２７と接触部２２３との間の接続は、ＭＩＭキャパシタ２００の外側に位置し得る。
結果として、図２Ａに示されるＭＩＭキャパシタは、従来型のＭＩＭキャパシタと比較した際に多数の有益な特性を示し得る。例えば、下部直列接続用の典型的なゲート材料２０４としてＮｉＳｉを用いることは（従来型の拡散接合の代わりに）、拡散接続と比較した際に、直列シート及び接触抵抗を低減し得る。さらに、典型的なゲート材料２０４及び接触部２１３を形成するために利用される工程は、基板がトランジスタのソース／ドレイン設計によって限定されるので、Ｓｉ基板に拡散領域を形成するよりも複雑ではない。
さらに、拡散領域を利用する従来型のＭＩＭ接触部がＮｉＳｉ拡散領域における集中した接合漏れを有する一方で、ゲート材料２０４／接触部２１３の界面におけるＭＩＭ接触部接合漏れがないので、図２Ａに示される典型的なＭＩＭキャパシタ装置２００の静電容量漏れは、拡散領域を利用する従来型のＭＩＭ接触部と比較した際に低減される。また、ＭＩＭキャパシタ２００の典型的な実施形態は、埋め込まれたＭＩＭキャパシタの絶縁破壊電圧を改善し、従来型のＣＭＯＳ技術工程に関連する困難性を解消し得る。
図２Ｂは、図２Ａに示される複数のＭＩＭキャパシタＣ１、Ｃ２、Ｃ３及びＣ４の等価回路である。キャパシタＣ１及びＣ２は、互いに直列接続で接続され、キャパシタＣ３及びＣ４は、互いに直列に接続され得る。図２Ｂは、ストレージプレート金属２２５が、正電圧端子（示されない）に接続され、共通プレート２２７がグラントに接続され得ることを示す。しかしながら、ストレージプレート金属２２５が、グランド（示されない）に接続され、共通プレート２２７が正電圧端子（示されない）に接続され得ることが理解される。
典型的な実施形態による高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタの製造方法は、以下に開示される。
図３Ａから図３Ｖは、典型的な実施形態による高い絶縁破壊電圧の埋め込まれたＭＩＭキャパシタの製造方法を示す断面図を示す。初めに、図３Ａ及び図３Ｂに示されるように、第１絶縁層２０３は、基板２０１に配置され得る。例えば、第１絶縁層２０３は、酸化物ベースの材料で形成され得る。
図３Ｃ及び図３Ｄに示されるように、ゲート材料２０４（ドーピング層２０５及び第１金属層２０７）は、第１絶縁層２０３に堆積され得る。ゲート材料２０４は、多層（ドーピング層２０５及び第１金属層２０７）を含み、又は単層（示されない）で形成され得る。
図３Ｅに示されるように、複数のゲート部分が基板２０１にパターニングされ又は形成されるように、第１ホール部分２０９ａは、第１絶縁層２０３及びゲート材料２０４に形成され得る。さらに、第１ホール部分２０９ａは、従来型のリソグラフィ方法によってパターニングされ又は形成され得る。例えば、マークは、ゲート材料２０４の表面の部分を覆うために付けられ得、エッチング液は、第１ホール部分２０９ａを形成して適用される。
図３Ｆに示されるように、第２絶縁層２０９は、ゲート材料２０４及び基板２０１の表面に堆積され得る。例えば、第２絶縁層２０９は、酸化物ベースの材料であり得る。さらに、ゲート材料２０４が、第１絶縁層２０３又は第２絶縁層２０９の何れかによって封入されるように、第２絶縁層２０９は、第１絶縁層２０３と同一の材料であり得る。
図３Ｇに示されるように、基板２０１に形成された複数のゲート部分が、第１絶縁層２０３及び第２絶縁層２０９によって封入されるように、第２ホール部分２０９ｂは、従来型のエッチング工程を用いて第２絶縁層２０９に形成され得る。さらに、第２ホール部分２０９ｂは、従来型のエッチング工程を用いて形成され得る。例えば、ポジ型又はネガ方のマスクは、第２絶縁層２０９の表面の部分を覆うように適用され得、エッチング液は、第２ホール部分２０９ｂを形成して適用される。
図３Ｈに示されるように、第３絶縁層２１１は、第２絶縁層２０９とゲート材料２０４の表面に堆積され得る。さらに、堆積された第３絶縁層２１１は、化学機械研磨（ＣＭＰ）工程を用いて平坦化され得る。例えば、第３絶縁層２１１は、酸化物ベースの材料であり得る。さらに、ゲート材料２０４が、第１絶縁層２０３、第２絶縁層２０９又は第３絶縁層２１１の何れかによって封入されるように、第３絶縁層２１１は、第１絶縁層２０３又は第２絶縁層２０９と同一の材料であり得る。
図３Ｉに示されるように、第３ホール部分２１３ａは、従来型のエッチング工程を用いて第３絶縁層２１１及び第２絶縁層２０９の表面に形成され得る。さらに、第３ホール部分２１３ａは、接触部分（例えば、図３Ｊにおける２１３）を覆う何れかの酸化物の部分を除去するための酸化物エッチング工程を含む従来型のリソグラフィ方法によって形成され得る。例えば、ポジ型又はネガ型のマスクは、第３絶縁層の表面の部分を覆うように適用され得、エッチング液は、第３ホール部分２１３ａを形成して適用される。
図３Ｊに示されるように、接触部２１３は、第３ホール部分２１３ａに堆積され及び／又は形成され得る（接触部２１３が、第２絶縁層２０９及び第３絶縁層２１１の両方に形成され得るように）。接触部２１３は、ゲート材料２０４をキャパシタＣ１、Ｃ２、Ｃ３及びＣ４に接続するために使用され得る。例えば、接触部２１３は、ゲート材料２０４にキャパシタＣ１及びＣ２を直列に接続し、ゲート材料２０４にキャパシタＣ３及びＣ４を直列に接続し得る。さらに、接触部２１３は、第３絶縁層２１１及び第２絶縁層２０９によって封入され得る。接触部２１３の表面は、化学機械研磨（ＣＭＰ）工程によって平坦化され得る。
図３Ｋに示されるように、第４絶縁層２１５は、第３絶縁層２１１の上部に堆積され／形成され得る。例えば、第４絶縁層２１５は、酸化物ベースの材料で形成され得る。第４絶縁層２１５は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４を電気的に絶縁するために使用され得る。さらに、第４絶縁層２１５は、第１絶縁層２０３、第２絶縁層２０９又は第３絶縁層２１１と同一材料であり得る。
図３Ｌに示されるように、第４ホール部分２１５ａは、従来型のエッチング工程を用いて第４絶縁層２１５の表面に形成され得る。さらに、第４ホール部分２１５ａは、接触部分２１３を覆う何れかの酸化物の部分を除去するために酸化物エッチング工程を含む従来型のリソグラフィ方法によって形成され得る。例えば、ポジ型又はネガ型のマスクは、第４絶縁層２１５の表面の部分を覆うように適用され得、エッチング液は、第４ホール部分２１５ａを形成して適用される。第４絶縁層２１５がエッチングされた後、第４ホール部分２１５ａは、第４絶縁層２１５に井戸型の構造体を形成する。
図３Ｍに示されるように、複数の下部電極２１７は、第４絶縁層２１５及び接触部２１３に堆積され／形成され得る。下部電極２１７の各々は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４を形成するために使用され得る。下部電極２１７の表面は、ＣＭＰ工程によって平坦化され得る。
図３Ｎに示されるように、誘電体層２１９は、複数の下部電極２１７に堆積され／形成され得る。さらに、誘電体層２１９はまた、静電容量Ｃ１、Ｃ２、Ｃ３及びＣ４の各々におけるプレートの表面積を最小化するために、下部電極２１７の各々の上部表面に堆積され／形成され得る。例えば、誘電体層２１９は、高誘電率誘電体タイプであり得る。さらに、誘電体層２１９はまた、第４絶縁層２１５に形成され得る。しかしながら、誘電体層２１９は、第４絶縁層２１５を覆う部分（示されない）から除去され得る。
図３Ｏに示されるように、単一の上部電極２２０は、第４絶縁層２１５に形成され、誘電体層２１９の部分の上に直接形成され得る。さらに、この典型的な実施形態では、単一の上部電極２２０は、単一の金属層である。単一の上部電極２２０の表面は、ＣＭＰ工程によって平坦化され得る。
図３Ｐに示されるように、単一の上部電極２２０は、続いて複数の上部電極２２１に分割され、そのうちの幾つかは、従来型のエッチング工程を用いて第５ホール部分２２１ａによって分離される。しかしながら、上部電極の部分は、互いに接続されたままである（２２１ｂ）。例えば、ポジ型又はネガ型のマスクは、単一の上部電極２２０の表面の部分を覆うように適用され、エッチング液は、第５ホール部分２２１ａを形成して適用される。さらに、上部電極２２１の各々は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４を形成するために使用され得る。さらに、例えば、接続された状態にある上部電極の部分（２２１ｂ）は、並列のキャパシタＣ１及びＣ２にキャパシタＣ３及びＣ４（図２Ａに示される）を接続することができる。
図３Ｑに示されるように、第５絶縁層２２２は、第４絶縁層２１５及び複数の上部電極２２１の上部に堆積され／形成され得る。例えば、第５絶縁層２２２は、酸化物ベースの材料で形成され得る。第５絶縁層２２２は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４を電気的に絶縁するために使用され得る。さらに、第５絶縁層２２２は、前の絶縁層（例えば、２０３、２０９、２１１及び／又は２１５）の何れかと同一材料であり得る。
図３Ｒに示されるように、第６ホール部分２２２ａは、従来型のエッチング工程を用いて第５絶縁層２２２の表面に形成され得る。さらに、第６ホール部分２２２ａは、接続部分（例えば、図３Ｓにおける複数の接触部２２３）を覆う何れかの酸化物の部分を除去するために、酸化物エッチング工程を含む従来型のリソグラフィ方法によって形成され得る。例えば、ポジ型又はネガ型のマスクは、第５絶縁層２２２の表面の部分を覆うように適用され得、エッチング液は、第６ホール部分２２２ａを形成して適用される。さらに、第６ホール部分２２２ａは、任意傾斜の傾斜した側壁を有し得る。
図３Ｓに示されるように、複数の接触部２２３が形成され得、それは、ストレージ金属プレート２２５及び共通プレート２２７（図３Ｖに示される）を上部電極２２１に接続し得る。複数の接触部２２３は、第６絶縁層２２２及び第６ホール部分２２２ａに堆積され／形成され得る。接触部２２３の表面は、ＣＭＰ工程によって平坦化され得る。
図３Ｔに示されるように、第６絶縁層２２４は、第５絶縁層２２２及び複数の接触部２２３の上部に堆積され／形成され得る。例えば、第６絶縁層２２４は、酸化物ベースの材料で形成され得る。さらに、第６絶縁層２２４は、前の絶縁層（例えば、２０３、２０９、２１１、２１５及び／又は２２２）の何れかと同一の材料であり得る。
図３Ｕに示されるように、第７ホール部分２２４ａは、従来型のエッチング工程によって第６絶縁層２２４の表面に形成され得る。さらに、第７ホール部分２２４ａは、複数の接続部分２２３を覆う何れかの酸化物の部分を除去するために、酸化物エッチング工程を含む従来型のリソグラフィ方法によって形成され得る。例えば、ポジ型又はネガ型のマスクは、第６絶縁層の表面の部分を覆うように適用され得、エッチング液は、第７ホール部分２２４ａを形成して適用される。
図３Ｖに示されるように、複数のストレージ金属プレート２２５及び共通プレート２２７は、第７ホール部分２２４ａ内で接触部２２３の上部に直接形成され得る。さらに、複数のストレージ金属プレート２２５及び共通プレート２２７は、キャパシタＣ１、Ｃ２、Ｃ３及びＣ４と何れかの電圧源（示されない）との間に電気接続を提供し得る。さらに、ストレージ金属プレート２２５及び共通プレート２２７は、上部電極２２１に直交し得る。他の典型的な実施形態では、ストレージ金属プレート２２５／共通プレート２２７と接触部２２３との間の接続は、ＭＩＭキャパシタ２００の外側に位置し得る。ストレージ金属プレート２２５及び共通プレート２２７の表面は、ＣＭＰ工程によって平坦化され得る。
上述の通り、静電容量が、相互接続されるＭＩＭキャパシタの数を増加することによって増加され得るように、プレート２２５及び２２７が、上部電極に直交して走り、複数のＭＩＭキャパシタ２００が、プレート２２５及び２２７によって相互接続されるアレイパターンに形成され得ることが理解されるだろう。例えば、ＭＩＭキャパシタＣ１ａ、Ｃ２ａ、Ｃ３ａ、Ｃ４ａ、Ｃ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂ及びＣ１ｃ、Ｃ２ｃ、Ｃ３ｃ、Ｃ４ｃのアレイがそれぞれプレート２２５及び２２７に接続され得る。具体的には、ストレージ金属プレート２２５の第１部分は、Ｃ１ａ−ｃの上部電極に接続され得る。同様に、ストレージ金属プレート２２５の第２部分は、Ｃ３ａ−ｃの上部電極に接続され、ストレージ金属プレート２２５の第１及び第２部分は、共に連結され得る（例えば、キャパシタアレイ又はあらゆる他の適切な連結部の外側の第３部分によって）。さらに、Ｃ２ａ−ｃ及びＣ４ａ−ｃの共通上部電極部分（例えば、図２Ａにおける２２１ｂ）は、共通プレート２２７に接続され得る。従って、プレート２２５と２２７との間の静電容量は、増加され得る。
例えば図２Ａに示されるような高い絶縁破壊電圧の埋め込まれたキャパシタ構造体を用いた半導体装置が、形態電話、ポータブルコンピューター、ハンドヘルドパーソナルコミュニケーションシステム（ＰＣＳ）ユニット、携帯情報端末（ＰＤＡ）などの携帯データユニット、ＧＰＳ可能装置、ナビゲーション装置、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、計測装備などの固定位置データユニット、又は、データ又はコンピューター指示を保存し又は読み出すあらゆる他の装置、又はそれらのあらゆる組合せに含まれ得ることが理解されるだろう。従って、開示の実施形態は、このような高い絶縁破壊電圧の組み込まれたキャパシタ構造体を含むあらゆる装置に適切に採用され得る。
当業者は、情報及び信号が、あらゆる多様で様々な技術及び技法を用いて提供され得ることを理解するだろう。例えば、上記説明を通して参照されるデータ、指示、命令、情報、信号、ビット、シンボル及びチップは、電圧、電流、電磁波、磁場又は磁気粒子、光場又は光粒子、若しくはそれらの何れかの組合せによって提供され得る。
前述の開示された装置及び方法は、典型的に設計され、コンピューター読取可能媒体に保存されるＧＤＳＩＩ及びＧＥＲＢＥＲコンピューターファイルに設定される。これらのファイルは、これらのファイルに基づく装置を組み立てる組立担当者に順に提供される。結果として得られた製品は、その後、半導体ダイに切断され、半導体チップにパッケージングされる、半導体ウエハである。その後、チップは、上記の装置に使用される。
前述の開示は例示的な実施形態を示すが、様々な変更及び修正が、添付された特許請求の範囲に規定される本発明の範囲から逸脱することなく本明細書で行われ得ることが理解されるべきである。本明細書に開示された実施形態に従う方法クレームの機能、段階及び／又は動作は、何れかの特定の順序で行われる必要はない。さらに、要素が単数形で記載され又は特許請求の範囲に記載されていても、単数形に対する限定が明確に記述されていない限り、複数形も考えられる。
１００ ＭＩＭキャパシタ
１０１ 半導体基板
１０３ 拡散領域
１０５ ＮｉＳｉ接点
１０７ａ 接触部
１０７ｂ 接触部
１０９ 下部電極
１１１ 誘電体
１１３ 上部電極
１１５ａ 上部プレート金属
１１５ｂ 上部プレート金属
２００ ＭＩＭキャパシタ
２０１ 基板
２０３ 第１絶縁層
２０４ ゲート材料
２０５ ドーピング
２０７ 第１金属層
２０９ 第２絶縁層
２０９ａ 第１ホール部分
２０９ｂ 第２ホール部分
２１１ 第３絶縁層
２１３ 接触部
２１３ａ 第３ホール部分
２１５ 第４絶縁層
２１５ａ 第４ホール部分
２１７ 下部電極
２１９ 誘電体
２２１ 上部電極
２２１ａ 第５ホール部分
２２２ 第５絶縁層
２２３ 接触部
２２５ ストレージ金属プレート
２２７ 共通プレート
Ｃ１ キャパシタ
Ｃ２ キャパシタ
Ｃ３ キャパシタ
Ｃ４ キャパシタ

Claims (35)

  1. 絶縁体に埋め込まれたゲート材料と、
    第１及び第２キャパシタであって、各々のキャパシタが、下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される上部電極を備える第１及び第２キャパシタと、を備え、
    金属接触部が、前記キャパシタの各々の下部電極を前記ゲート材料に連結し、前記第１及び第２キャパシタが、前記ゲート材料を介して直列に接続される、半導体装置。
  2. 前記ゲート材料が、第１層及び第２層を含む、請求項１に記載の半導体装置。
  3. 前記ゲート材料の第１層がＮｉＳｉ材料である、請求項２に記載の半導体装置。
  4. 前記ゲート材料の第２層が、ｎ＋ドーピングされた材料である、請求項２に記載の半導体装置。
  5. 前記ゲート材料の第２層が、ｐ＋ドーピングされた材料である、請求項２に記載の半導体装置。
  6. 前記ゲート材料が、第１絶縁層に形成され、前記ゲート材料が、前記第１絶縁層より少なくとも３倍厚い、請求項１に記載の半導体装置。
  7. 前記キャパシタが、金属−絶縁体−金属（ＭＩＭ）キャパシタタイプである、請求項１に記載の半導体装置。
  8. 前記絶縁体が、高誘電率誘電体タイプである、請求項１に記載の半導体装置。
  9. 第３及び第４キャパシタであって、各々のキャパシタが、下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される上部電極を備える第３及び第４キャパシタと、をさらに備え、前記第３及び第４キャパシタが、第２のゲート材料を介して直列に接続され、前記第１及び第２キャパシタの一方、並びに、前記第３及び第４キャパシタの一方が、前記上部電極を形成する共通金属部を共有する、請求項１に記載の半導体装置。
  10. 前記半導体装置に一体化される、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、ナビゲーション装置、通信装置、携帯端末（ＰＤＡ）、固定位置データユニット及びコンピューターから選択される装置をさらに備える、請求項１に記載の半導体装置。
  11. 絶縁層にゲート材料を埋め込み、
    複数の金属接触部を形成し、
    第１及び第２キャパシタを形成することであって、前記キャパシタの各々が、第１金属層から形成される下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される第２金属層から形成される上部電極を備える第１及び第２キャパシタを形成し、
    前記金属接触部を介して前記キャパシタの下部電極の各々を前記ゲート材料に接続することであって、前記第１及び第２キャパシタが前記ゲート材料を介して直列に接続されること、
    を含む、複数のキャパシタを有する半導体装置の組立方法。
  12. 第３及び第４キャパシタを形成することであって、各々のキャパシタが、下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される上部電極を備え、前記第３及び第４キャパシタが、第２ゲート材料を介して直列に接続されることをさらに含む、請求項１１に記載の方法。
  13. 前記第１及び第２キャパシタの一方、並びに、前記第３及び第４キャパシタの一方が、前記上部電極を形成する共通金属部を共有する、請求項１２に記載の方法。
  14. 前記ゲート材料が、第１層及び第２層を含む、請求項１１に記載の方法。
  15. 前記ゲート材料の第１層がＮｉＳｉ材料である、請求項１４に記載の方法。
  16. 前記ゲート材料の第２層が、ｎ＋ドーピングされた材料である、請求項１４に記載の方法。
  17. 前記ゲート材料の第２層が、ｐ＋ドーピングされた材料である、請求項１４に記載の方法。
  18. 前記複数のキャパシタが、金属−絶縁体−金属（ＭＩＭ）キャパシタタイプである、請求項１１に記載の方法。
  19. 前記絶縁体が、高誘電率誘電体タイプである、請求項１１に記載の方法。
  20. 絶縁層にゲート材料を埋め込む段階と、
    複数の金属接触部を形成する段階と、
    第１及び第２キャパシタを形成する段階であって、前記キャパシタの各々が、第１金属層から形成される下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される第２金属層から形成される上部電極を備える第１及び第２キャパシタを形成する段階と、
    前記金属接触部を介して前記キャパシタの下部電極の各々を前記ゲート材料に接続する段階であって、前記複数のキャパシタが前記ゲート材料を介して直列に接続される段階と、
    を含む、埋め込まれた複数のキャパシタを有する半導体装置の組立方法。
  21. 第３及び第４キャパシタを形成する段階であって、各々のキャパシタが、下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される上部電極を備え、前記第３及び第４キャパシタが、第２ゲート材料を介して直列に接続される段階をさらに含む、請求項２０に記載の方法。
  22. 前記第１及び第２キャパシタの一方、並びに、前記第３及び第４キャパシタの一方が、前記上部電極を形成する共通金属部を共有する、請求項２１に記載の方法。
  23. 前記ゲート材料が、第１層及び第２層を含む、請求項２０に記載の方法。
  24. 前記ゲート材料の第１層がＮｉＳｉ材料である、請求項２３に記載の方法。
  25. 前記ゲート材料の第２層が、ｎ＋ドーピングされた材料である、請求項２３に記載の方法。
  26. 前記ゲート材料の第２層が、ｐ＋ドーピングされた材料である、請求項２３に記載の方法。
  27. 前記複数のキャパシタが、金属−絶縁体−金属（ＭＩＭ）キャパシタタイプである、請求項２０に記載の方法。
  28. 前記絶縁体が高誘電率誘電体タイプである、請求項２０に記載の方法。
  29. ゲート材料を絶縁する手段と、
    第１及び第２キャパシタであって、各々が、下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される上部電極を備える第１及び第２キャパシタと、
    前記キャパシタの各々を前記ゲート材料に連結する手段であって、前記キャパシタが前記ゲート材料を介して直列に接続される手段と、
    を備える半導体装置。
  30. 前記ゲート材料が、第１層及び第２層を含む、請求項２９に記載の半導体装置。
  31. 前記ゲート材料の第１層がＮｉＳｉ材料である、請求項３０に記載の半導体装置。
  32. 前記ゲート材料の第２層が、ｎ＋ドーピングされた材料である、請求項３０に記載の半導体装置。
  33. 前記ゲート材料の第２層が、ｐ＋ドーピングされた材料である、請求項３０に記載の半導体装置。
  34. 前記ゲート材料が、第１絶縁層に形成され、前記ゲート材料が、前記第１絶縁層より少なくとも３倍厚い、請求項２９に記載の半導体装置。
  35. 第３及び第４キャパシタであって、各々のキャパシタが、下部電極、前記下部電極の表面を覆うように形成される誘電体及び前記誘電体に形成される上部電極を備える第３及び第４キャパシタと、をさらに備え、前記第３及び第４キャパシタが、第２のゲート材料を介して互いに直列に接続され、
    前記第１及び第２キャパシタの一方、並びに、前記第３及び第４キャパシタの一方が、前記上部電極を形成する共通金属部を共有する、請求項２９に記載の半導体装置。
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US8604586B2 (en) 2009-08-06 2013-12-10 Qualcomm Incorporated High breakdown voltage embedded MIM capacitor structure
CN103138725A (zh) * 2013-01-11 2013-06-05 华为技术有限公司 具有金属板电容的电路及射频开关、低噪声放大器
US9105602B2 (en) 2013-12-23 2015-08-11 Qualcomm Incorporated Embedded three-dimensional capacitor
US9502586B1 (en) * 2015-09-14 2016-11-22 Qualcomm Incorporated Backside coupled symmetric varactor structure
US9601545B1 (en) * 2015-10-15 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Series MIM structures compatible with RRAM process
EP3380883B1 (en) * 2015-11-25 2020-10-28 Google LLC Prism-based eye tracking
TWI709248B (zh) 2015-12-10 2020-11-01 聯華電子股份有限公司 電容及其製作方法
US10026731B1 (en) * 2017-04-14 2018-07-17 Qualcomm Incorporated Compound semiconductor transistor integration with high density capacitor
CN107799519A (zh) * 2017-11-20 2018-03-13 荣湃半导体（上海）有限公司 一种高压隔离电路
JP7179634B2 (ja) * 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
US20210013318A1 (en) * 2019-07-11 2021-01-14 Micron Technology, Inc. Electrode formation
US20230197597A1 (en) * 2021-12-17 2023-06-22 Wolfspeed, Inc. Configurable metal - insulator - metal capacitor and devices and processes implementing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012838A (ja) * 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
JP2000150813A (ja) * 1998-09-02 2000-05-30 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP2004214668A (ja) * 2002-12-31 2004-07-29 Texas Instruments Inc Ｍｉｍキャパシタおよびその作製方法
JP2008108897A (ja) * 2006-10-25 2008-05-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008288372A (ja) * 2007-05-17 2008-11-27 Renesas Technology Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2768341B2 (ja) * 1996-02-22 1998-06-25 日本電気株式会社 半導体記憶装置
JP2940485B2 (ja) * 1996-09-13 1999-08-25 日本電気株式会社 半導体記憶装置
KR100231404B1 (ko) 1996-02-22 1999-11-15 가네꼬 히사시 다수의 값을 갖는 소형 반도체 메모리 디바이스
JP3085280B2 (ja) 1998-05-15 2000-09-04 日本電気株式会社 多値ｄｒａｍ半導体装置
JP2001196559A (ja) * 2000-01-13 2001-07-19 Seiko Epson Corp 半導体装置及びその製造方法
JP2001196560A (ja) 2000-01-14 2001-07-19 Seiko Epson Corp 半導体装置及びその製造方法
US7105891B2 (en) * 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
KR100655074B1 (ko) * 2004-11-11 2006-12-11 삼성전자주식회사 스토리지 커패시터 및 그의 제조방법
KR100701697B1 (ko) * 2005-06-29 2007-03-29 주식회사 하이닉스반도체 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법
KR100675287B1 (ko) 2005-11-03 2007-01-29 삼성전자주식회사 커플링 커패시터 및 이를 이용하는 메모리 소자
US8436408B2 (en) * 2008-09-17 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with decoupling capacitor design
US8604586B2 (en) 2009-08-06 2013-12-10 Qualcomm Incorporated High breakdown voltage embedded MIM capacitor structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012838A (ja) * 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
JP2000150813A (ja) * 1998-09-02 2000-05-30 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP2004214668A (ja) * 2002-12-31 2004-07-29 Texas Instruments Inc Ｍｉｍキャパシタおよびその作製方法
JP2008108897A (ja) * 2006-10-25 2008-05-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008288372A (ja) * 2007-05-17 2008-11-27 Renesas Technology Corp 半導体装置

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