KR101675923B1 - 강화된 캐패시턴스를 가진 금속-산화물-금속(mom) - Google Patents
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Abstract
특정 금속-산화물-금속(MOM) 캐패시터 디바이스는 기판에 연결된 전도 게이트 재료를 포함한다. MOM 캐패시터 디바이스는 전도 게이트 재료에 연결된 제 1 금속 구조를 더 포함한다. MOM 캐패시터 디바이스는 기판에 연결되고 제 1 금속 구조에 가장 가까운 제 2 금속 구조를 더 포함한다.
Description
[0001] 본 출원은 2013년 3월 5일 출원된 공동으로 소유된 미국 정식 특허 출원 번호 13/784,895로부터의 우선권을 주장하고, 그 내용들은 그 전체가 인용에 의해 본원에 명시적으로 포함된다.
[0002] 본 개시는 일반적으로 반도체 디바이스들에서 금속-산화물-금속(MOM) 캐패시터들에 관련된다.
[0003] 기술에서의 진보들은 보다 작고 보다 강력한 컴퓨팅 디바이스들을 초래하였다. 예를 들어, 휴대용 무선 전화들, PDA(personal digital assistant)들, 및 작고, 가볍고, 사용자들에 의해 쉽게 휴대되는 페이징 디바이스들을 포함하는 다양한 휴대용 퍼스널 컴퓨팅 디바이스들이 현재 존재한다. 보다 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 그런 무선 전화들은 인터넷에 액세스하기 위하여 사용될 수 있는, 웹 브라우저 애플리케이션 같은 소프트웨어 애플리케이션들을 포함하는 실행 가능 명령들을 프로세싱할 수 있는 프로세서 같은 전자 디바이스들을 포함한다. 이와 같이, 이들 무선 전화들은 상당한 컴퓨팅 능력들을 포함할 수 있다.
[0004] 전자 디바이스들은 튜닝, 필터링, 임피던스 매칭, 및 집적 회로들(IC)의 이득 제어에 널리 사용되는, 인덕터들, 저항기들, 및 캐패시터들 같은 패시브 컴포넌트(passive component)들을 포함할 수 있다. 다양한 타입들의 캐패시터들 중, 금속-산화물-금속(MOM) 캐패시터들은 아날로그 튜닝 회로들, 스위칭된 캐패시터 회로들, 필터들, 공명기들, 상향 변환 및 하향 변환 믹서들, 및 아날로그/디지털(A/D) 컨버터들에 사용된다. 그런 애플리케이션들에서 캐패시터들의 난제는, MOM 캐패시터들이 IC의 작은 표면적을 차지하면서 큰 캐패시턴스 값을 제공하거나 캐패시턴스 레벨을 유지하는 것을 포함한다.
[0005] 상보적 금속-산화물-반도체(CMOS) 제조 프로세스를 사용하여 형성된 종래의 금속-산화물-금속(MOM) 캐패시터에서, 전극들은 기판상에 형성된 다수의 금속 층들을 포함할 수 있다. 종래의 MOM 캐패시터의 캐패시턴스는 인접한 전극들의 쌍의 각각의 금속 층 사이의 캐패시턴스들을 포함하는 인접한 전극들의 쌍의 캐패시턴스에 기초할 수 있다. 종래의 MOM 캐패시터의 표면적(즉, "풋프린트(footprint)")을 증가시킴 없이 종래의 MOM 캐패시터의 캐패시턴스를 증가시킬 하나의 방식은 전극들에 전도 게이트 재료 또는 콘택 금속을 포함함으로써 이다. 예를 들어, 전도 게이트 재료를 포함함으로써, 부가적인 캐패시턴스는 전도 게이트 재료와 인접한 전극의 전도 게이트 재료 사이에 형성될 수 있다. 부가적인 캐패시턴스는 인접한 전극들의 두 개의 콘택 금속 부분들 사이에 유사하게 형성될 수 있다. 종래의 MOM 캐패시터의 캐패시턴스를 추가로 증가시키기 위하여, 부가적인 전극들이 부가될 수 있다. 그러나, 종래의 MOM 캐패시터의 표면적은, 종래의 MOM 캐패시터가 표면적의 원하지 않는 증가 없이 특정 캐패시턴스를 달성하는 것을 막을 수 있는, CMOS 제조 프로세스와 연관된 설계 규칙들에 의해 제약될 수 있다.
[0006] 본 개시에 따라 형성된 MOM 캐패시터는 종래의 MOM 캐패시터와 비교할 때, 강화된 캐패시턴스를 가능하게 하도록 기판에 연결된 전극 쌍들을 포함한다. 예를 들어, 제 1 전극 쌍은 기판까지(예를 들어, 콘택하여 또는 "연장하여") 연결되는 제 1 전극 및 제 2 전극 둘 다를 포함할 수 있어서, 기판까지 "연장함"이 없는 전극들을 포함하는 MOM 캐패시터들과 비교할 때 부가적인 캐패시턴스를 형성한다.
[0007] 추가로, 제 1 전극 및 제 2 전극의 재료들은, 제 1 전극과 제 2 전극 사이의 거리가 하나 또는 그 초과의 제조 설계 규칙들(예를 들어, CMOS 제조 설계 규칙들)에 의해 정의된 "최소" 허용 거리와 실질적으로 동일하도록 선택될 수 있다. 예를 들어, 설계 규칙들에 따라, 전도 게이트 재료와 콘택 재료 사이의 허용된 거리는 두 개의 인접한 콘택 금속들 또는 두 개의 인접한 전도 게이트 재료들 사이의 허용된 거리보다 작을 수 있다. 그러므로, 제 1 전극에 전도 게이트 재료를 포함하고 제 2 전극에 콘택 금속을 포함함으로써, 제 1 전극과 제 2 전극 사이의 거리는 감소될 수 있고, 따라서 MOM 캐패시터의 전극 쌍들의 밀도가 보다 높아지게 된다. 따라서, 제 1 전극과 제 2 전극 사이의 거리를 감소시키는 것은 MOM 캐패시터의 캐패시턴스를 증가시킬 수 있고 MOM 캐패시터의 감소된 표면적을 가능하게 할 수 있고, 이는 MOM 캐패시터의 설계에 의해 특정된 특정 표면적을 초과함이 없이 MOM 캐패시터의 높은 캐패시턴스를 가능하게 할 수 있다.
[0008] 특정 실시예에서, MOM 캐패시터 디바이스는 기판에 연결된 전도 게이트 재료를 포함한다. MOM 캐패시터 디바이스는 전도 게이트 재료에 연결된 제 1 금속 구조를 더 포함한다. MOM 캐패시터 디바이스는 기판에 연결되고 제 1 금속 구조에 가장 가까운 제 2 금속 구조를 더 포함한다. 제 1 금속 구조는 비아 구조의 사용에 의해 제 1 보다 높은 금속 구조에 연결된다.
[0009] 다른 특정 실시예에서, MOM 캐패시터 디바이스를 형성하는 방법은 제 1 전극을 형성하는 것을 포함한다. 제 1 전극은 전도 게이트 재료를 포함한다. 방법은 제 2 전극을 형성하는 것을 더 포함한다. 제 2 전극은 콘택 금속을 포함한다. 제 2 전극은 제 1 전극과 가장 가깝다.
[0010] 다른 특정 실시예에서, MOM 캐패시터 디바이스는 기판에 연결된 전하 축적을 인에이블링하기 위한 제 1 수단을 포함한다. 전하 축적을 인에이블링하기 위한 제 1 수단은 전도 게이트 재료를 포함한다. MOM 캐패시터 디바이스는 기판에 연결된 전하 축적을 인에이블링하기 위한 제 2 수단을 더 포함한다. 전하 축적을 인에이블링하기 위한 제 2 수단은 콘택 금속을 포함한다. 전하 축적을 인에이블링하기 위한 제 2 수단은 전하 축적을 인에이블링하기 위한 제 1 수단에 가장 가깝다.
[0011] 다른 특정 실시예에서, 비-일시적 컴퓨터-판독가능 매체는 프로세서에 의해 실행될 때, 프로세서로 하여금 MOM 캐패시터 디바이스의 제조를 개시하게 하는 프로세서-실행 가능 명령들을 포함한다. MOM 캐패시터 디바이스는 제 1 전극을 형성함으로써 제조된다. 제 1 전극은 전도 게이트 재료를 포함한다. MOM 캐패시터 디바이스는 제 2 전극을 형성함으로써 추가로 제조된다. 제 2 전극은 콘택 금속을 포함한다. 제 2 전극은 제 1 전극에 가장 가깝다.
[0012] 개시된 실시예들 중 적어도 하나에 의해 제공된 하나의 특정 장점은 종래의 MOM 캐패시터에 비교할 때 MOM 캐패시터의 강화된 캐패시턴스이다. 예를 들어, MOM 캐패시터의 전극들에 전도 게이트 재료들 및 콘택 금속들 둘 다를 포함함으로써, MOM 캐패시터의 캐패시턴스는 증가될 수 있다(예를 들어, MOM 캐패시터의 캐패시턴스는 전도 게이트 재료들과 콘택 금속들 사이의 캐패시턴스를 포함함). 추가로, 전도 게이트 재료와 콘택 금속 사이의 거리(예를 들어, 게이트-대-콘택 "피치(pitch)")가 두 개의 인접한 전도 게이트 재료들(예를 들어, 게이트-대-게이트 피치) 사이의 거리 또는 두 개의 인접한 콘택 금속들(예를 들어, 콘택-대-콘택 피치) 사이의 거리보다 작기 때문에, 전도 게이트 재료들과 콘택 금속들의 교번 배치는 전도 게이트 재료들 및 콘택 금속들의 다른 구성들과 비교할 때 MOM 캐패시터의 감소된 표면적을 가능하게 한다. 부가적으로, MOM 캐패시터의 캐패시턴스는 전극들 사이의 거리(예를 들어, 게이트-대-콘택 피치)에 기초하여 추가로 강화된다.
[0013] 본 개시의 다른 양상들, 장점들, 및 피처들은, 다음 섹션들(도면들의 설명, 상세한 설명, 및 청구항들)을 포함하는 전체 출원의 검토 후 명백하게 될 것이다.
[0014] 도 1은 금속-산화물-금속(MOM) 캐패시터를 예시하는 특정 실시예의 도면이다.
[0015] 도 2는 절연 기판상에 배치된 MOM 캐패시터를 예시하는 특정 실시예의 투시도이다.
[0016] 도 3은 실리콘 기판상에 배치된 MOM 캐패시터를 예시하는 특정 실시예의 투시도이다.
[0017] 도 4는 MOM 캐패시터의 평면도를 예시하는 특정 실시예의 도면이다.
[0018] 도 5는 MOM 캐패시터를 형성하는 방법의 제 1 예시적인 실시예의 흐름도이다.
[0019] 도 6은 MOM 캐패시터를 형성하는 방법의 제 2 예시적인 실시예의 흐름도이다.
[0020] 도 7은 MOM 캐패시터를 형성하는 방법의 제 3 예시적인 실시예의 흐름도이다.
[0021] 도 8은 MOM 캐패시터를 형성하는 방법의 제 4 예시적 실시예의 흐름도이다.
[0022] 도 9는 MOM 캐패시터를 형성하는 방법의 제 5 예시적 실시예의 흐름도이다.
[0023] 도 10은 MOM 캐패시터를 포함하는 통신 디바이스의 블록도이다.
[0024] 도 11은 MOM 캐패시터를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정 예시적 실시예의 데이터 흐름도이다.
[0015] 도 2는 절연 기판상에 배치된 MOM 캐패시터를 예시하는 특정 실시예의 투시도이다.
[0016] 도 3은 실리콘 기판상에 배치된 MOM 캐패시터를 예시하는 특정 실시예의 투시도이다.
[0017] 도 4는 MOM 캐패시터의 평면도를 예시하는 특정 실시예의 도면이다.
[0018] 도 5는 MOM 캐패시터를 형성하는 방법의 제 1 예시적인 실시예의 흐름도이다.
[0019] 도 6은 MOM 캐패시터를 형성하는 방법의 제 2 예시적인 실시예의 흐름도이다.
[0020] 도 7은 MOM 캐패시터를 형성하는 방법의 제 3 예시적인 실시예의 흐름도이다.
[0021] 도 8은 MOM 캐패시터를 형성하는 방법의 제 4 예시적 실시예의 흐름도이다.
[0022] 도 9는 MOM 캐패시터를 형성하는 방법의 제 5 예시적 실시예의 흐름도이다.
[0023] 도 10은 MOM 캐패시터를 포함하는 통신 디바이스의 블록도이다.
[0024] 도 11은 MOM 캐패시터를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정 예시적 실시예의 데이터 흐름도이다.
[0025] 도 1을 참조하여, 금속-산화물-금속(MOM) 캐패시터의 특정 실시예가 묘사되고 일반적으로 100으로 표기된다. MOM 캐패시터(100)는 기판(102)상에 형성된 제 1 전극(140) 및 제 2 전극(142)을 포함한다.
[0026] 제 1 전극(140)은 기판(102)에 연결된 전도 게이트 재료(104)를 포함한다. 예를 들어, 전도 게이트 재료(104)는 도 1에 묘사된 바와 같이 개재 게이트 유전체 층(103)을 통해 기판(102)에 연결될 수 있다. 제 1 전극(140)은 전도 게이트 재료(104)를 포함하는 제 1 금속 구조(106)를 더 포함한다. 예를 들어, 제 1 금속 구조(106)는 완전히 전도 게이트 재료(104)로 형성될 수 있거나, 제 1 금속 구조(106)의 하부 부분은 전도 게이트 재료(104)를 포함할 수 있는 반면 제 1 금속 구조(106)의 상부 부분(예를 들어, 상보 금속-산화물-반도체(CMOS) 설계와 연관된 "금속 0" 층 로컬 연결부)는 하부 부분과 상이한 금속 또는 재료로 형성될 수 있다. 제 1 금속 구조(106)는 제 1 비아 구조(108)를 통해 제 1 보다 높은 금속 구조(110)(예를 들어, "금속 1" 층 구조)에 연결된다. 예시하기 위하여, 제 1 보다 높은 금속 구조(110)는 반도체 디바이스의 하나 또는 그 초과의 상부 금속 층들에 하나 또는 그 초과의 금속 라인들을 포함할 수 있다.
[0027] 제 2 전극(142)은 기판(102)에 연결된 제 2 금속 구조(112)를 포함한다. 예를 들어, 도 1에 도시된 바와 같이, 제 2 금속 구조(112)는 기판(102)에 연결된 콘택 금속(120)을 포함한다. 콘택 금속(120)은 트랜지스터의 소스 콘택 또는 드레인 콘택에 대한 것과 같이, 트랜지스터의 콘택으로서 사용하기에 적당한 금속을 포함할 수 있다. 특정 실시예에서, 전도 게이트 재료(104) 및 콘택 금속(120)은 상이한 재료들이다. 예를 들어, 전도 게이트 재료(104)는 금속 게이트 티타늄 질화물(TiN) 필름일 수 있고 콘택 금속(120)은 텅스텐일 수 있다. 콘택 금속(120)에 대해 텅스텐을 사용하는 것은 기판(102)으로의 구리 확산을 감소시킬 수 있다. 제 2 금속 구조(112)는 완전히 콘택 금속(120)으로 형성될 수 있거나 콘택 금속(120)으로 형성된 하부 부분 및 구리 같은 다른 전도 재료로 형성된 상부 부분(예를 들어, "금속 0" 층 로컬 연결부)을 가질 수 있다. 제 2 금속 구조(112)는 제 2 비아 구조(114)를 통해 제 2 보다 높은 금속 구조(116)(예를 들어, "금속 1" 층 구조)에 연결된다. 예시하기 위하여, 제 2 보다 높은 금속 구조(116)는 반도체 디바이스의 하나 또는 그 초과의 상부 금속 층들에 하나 또는 그 초과의 금속 라인들을 포함할 수 있다.
[0028] 동작 동안, 제 1 전극(140) 및 제 2 전극(142)은 대응하는 전압에 따라 각각 바이어스될 수 있고, 제 1 전극(140)은 전하를 전도시킬 수 있다(예를 들어, 제 1 전극(140) 및 제 2 전극(142)은 평판 캐패시터의 전도 판들에 대응할 수 있음). 캐패시턴스는 제 1 전극(140)과 제 2 전극(142) 사이에 존재할 수 있다. 예를 들어, 캐패시턴스는 제 1 보다 높은 금속 구조(110)와 제 2 보다 높은 금속 구조(116) 사이의 제 1 캐패시턴스, 제 1 비아 구조(108)와 제 2 비아 구조(114) 사이의 제 2 캐패시턴스, 및 제 1 금속 구조(106)의 적어도 일부와 제 2 금속 구조(112)의 적어도 일부 사이의 제 3 캐패시턴스에 기초한 캐패시턴스(C1)를 포함할 수 있다. 캐패시턴스(C1)는 기판(102)까지 연장되는 전극들(예를 들어, 전극들은 기판(102)에 연결된 전도 게이트 재료를 포함하거나 기판(102)에 연결된 콘택 금속을 포함함)을 포함하지 않는 종래의 MOM 캐패시터의 캐패시턴스에 대응할 수 있다. MOM 캐패시터(100)의 캐패시턴스는 또한 전도 게이트 재료(104)를 포함하는 제 1 금속 구조(106)의 부분과 콘택 금속(120)을 포함하는 제 2 금속 구조(112)의 부분 사이의 캐패시턴스(C2)를 포함한다. 따라서, 제 1 전극(140) 및 제 2 전극(142)이 기판(102)까지 연장되지 않기 때문에, MOM 캐패시터(100)의 캐패시턴스(예를 들어, C1 및 C2)는 기판(102)상에 MOM 캐패시터(100)의 풋프린트(예를 들어, 표면적)를 증가함이 없이 증가된다.
[0029] 추가로, 제 1 전극(140)이 전도 게이트 재료(104)를 포함하고 제 2 전극(142)이 콘택 금속(120)을 포함하기 때문에, MOM 캐패시터(100)는 두 개의 인접한 전극들이각각 전도 게이트 재료를 포함하거나 두 개의 인접한 전극들이 각각 콘택 금속을 포함하는 구성들과 비교할 때 증가된 캐패시턴스를 가진다. 예시하기 위해, 전도 게이트 재료(104)를 포함하는 제 1 금속 구조(106) 및 콘택 금속(120)을 포함하는 제 2 금속 구조(112)는 종래의 트랜지스터 제조 프로세싱에 따라 형성될 수 있다. 예를 들어, 전도 게이트 재료(104) 및/또는 게이트 유전체 층(103)은 종래의 트랜지스터 게이트 형성 프로세스에 따라 형성될 수 있고, 콘택 금속(120)은 종래의 트랜지스터 소스 및/또는 드레인 콘택 금속 증착 및 형성에 따라 형성될 수 있다. 예를 들어, 전도 게이트 재료(104) 및 콘택 금속(120)은 CMOS 제조 프로세스(예를 들어, 반도체 디바이스의 다른 컴포넌트들을 형성하기 위하여 사용된 CMOS 제조 프로세스 동안)에 따라 증착 및 패턴화될 수 있다.
[0030] 부가하여, 제 1 전극(140)에 전도 게이트 재료(104)를 포함하고 제 2 전극(142)에 콘택 금속(120)을 포함함으로써, 제 1 전극(140)과 제 2 전극(142) 사이의 거리는 "최소" 허용된 게이트-대-콘택 피치(130)와 실질적으로 동일할 수 있다. 최소 게이트-대-콘택 피치(130)는, 최소 허용된 콘택-대-콘택 피치(134) 또는 최소 허용된 게이트-대-게이트 피치(132)보다 작도록, 산업 표준 또는 특정 제조 설비에 의해 지정된 설계 규칙들 같은 하나 또는 그 초과의 제조 설계 규칙들에 의해 정의될 수 있다. 예를 들어, 최소 허용된 콘택-대-콘택 피치(134)는 콘택 금속(120)과 콘택 금속을 포함하는 제 3 전극(138) 사이의 피치와 연관될 수 있다. 최소 허용된 게이트-대-게이트 피치(132)는 전도 게이트 재료(104)와 전도 게이트 재료를 포함하는 제 4 전극(136) 사이의 피치와 연관될 수 있다. 결과로서, 제 1 전극(140)과 제 2 전극(142) 사이의 거리는, 설계 규칙들에 기초하여 인접한 전극들이 콘택 금속(120)을 포함하는(그리고 최소 허용된 콘택-대-콘택 피치(134)에 의해 제한됨) 다른 구성들 또는 인접 전극들이 전도 게이트 재료(104)를 포함하는(그리고 최소 허용된 게이트-대-게이트 피치(132)에 의해 제한됨) 구성들에서 가능한 것보다 작을 수 있다.
[0031] 인식될 바와 같이, 제 1 전극(140)에 전도 게이트 재료(104)를 포함하고 제 2 전극(142)에 콘택 금속(120)을 포함함으로써, MOM 캐패시터(100)는 설계 규칙들에 따라 이용 가능한 전극들 사이의 최소 허용 거리에 따라 유리하게 구성될 수 있다. 제 1 전극(140)과 제 2 전극(142) 사이에 감소된 거리를 가짐으로써, 전극(140 및 142) 사이의 캐패시턴스(예를 들어, C1+C2)는 감소된 거리에 기초하여 증가될 수 있다. 게다가, 제 1 전극(140)과 제 2 전극(142) 사이에 감소된 거리를 가짐으로써, MOM 캐패시터(100)의 풋프린트(예를 들어, 표면적)는 다른 구성들(예를 들어, 인접한 전극들이 각각 전도 게이트 재료(104)를 포함하거나 각각 콘택 금속(120)을 포함함)에 비교될 때 감소될 수 있다.
[0032] 도 2는 기판(211)상에 배치된 금속-산화물-금속(MOM) 캐패시터(200)의 특정 실시예를 도시하는 투시도이다. MOM 캐패시터(200)는 도 1의 MOM 캐패시터(100)일 수 있다. MOM 캐패시터(200)는 제 1 전극 부분들(207), 게이트 구조들(208), 스페이서 구조들(209), 및 제 1 유전체 부분들(210)(제 1 전극 부분들(207)과 스페이서 구조들(209) 사이의 투명한 부분들로서 묘사됨)을 포함하는 제 1 층(기판(211)상의 제 1 층)을 포함한다. 제 1 전극 부분들(207)은 콘택 금속(120)을 포함하는 제 2 금속 구조(112)의 콘택 부분일 수 있고 게이트 구조들(208)은 전도 게이트 재료(104)를 포함하는 제 1 금속 구조(106)의 부분일 수 있다(각각 도 1의). MOM 캐패시터(200)는 제 2 전극 부분들(205) 및 제 2 유전체 부분들(206)(제 2 전극 부분들(205) 사이에서 투명 부분들로서 묘사됨)을 포함하는 제 2 층(예를 들어, 제 1 층상에 배치된 "금속 0" 층 로컬 연결부)을 포함한다. 제 2 전극 부분들(205)은 도 1의 제 1 금속 구조(106)의 상부 부분 및 제 2 금속 구조(112)의 상부 부분일 수 있다. MOM 캐패시터(200)는 전도 연결 부분들(203) 및 유전체 연결 부분들(204)(전도 연결 부분들(203) 사이에서 투명한 부분들로서 묘사됨)을 포함하는 연결 층(예를 들어, 제 2 층상에 배치된 "비아 0" 층)을 포함한다. 전도 연결 부분들(203)은 도 1의 제 1 비아 구조(108) 및 제 2 비아 구조(114)일 수 있다. MOM 캐패시터(200)는 제 3 전극 부분들(201) 및 제 3 유전체 부분들(202)(제 3 전극 부분들(201) 사이에서 투명 영역들로서 묘사됨)을 포함하는 제 3 층(예를 들어, 연결 층 상에 배치된 "금속 1" 층)을 포함한다. 제 3 전극 부분들(201)은 도 1의 제 1 보다 높은 금속 구조(110) 및 제 2 보다 높은 금속 구조(116)일 수 있다. MOM 캐패시터(200)는 기판(211)의 얕은 트렌치 격리(STI) 층상에 형성될 수 있다. 제 1 층으로부터 제 3 층으로 연장(기판(211)에 수직 방향으로)되는 전도 구조들은 전극들(140, 142 및 212-214)을 형성할 수 있다. 도 2에 도시된 전극들(140, 142, 및 212-214)의 수는 예시적이고; 부가적인 전극들 또는 보다 적은 전극들이 사용될 수 있다.
[0033] 제 1 층에서, 제 1 전극 부분들(207) 및 게이트 구조들(208)은 평행하게 교대로 그리고 실질적으로 동일한 거리로 이격되어 기판(211)상에 배치될 수 있다. 제 1 전극 부분들(207)과 게이트 구조들(208) 사이의 거리는 도 1의 최소 허용된 게이트-대-콘택 피치(130)에 대응할 수 있고 설계 규칙에 기초할 수 있다. 제 1 유전체 부분들(210)은 제 1 전극 부분들(207)과 게이트 구조들(208) 사이에 배치된 유전체 재료들을 포함할 수 있다. 제 2 층에서, 제 2 전극 부분들(205)은 평행하게 배치되고 실질적으로 동일한 거리로 이격될 수 있다. 제 2 유전체 부분들(206)은 제 2 전극 부분들(205) 사이에 배치된 유전체 재료들을 포함할 수 있다. 제 2 전극 부분들(205)은 제 1 전극 부분들(207) 및 게이트 구조들(208) 상에 배치될 수 있다. 게이트 구조들(208)들 및 제 1 전극 부분들(207)의 사용에 의해, MOM 캐패시터(200)는 기판(211)까지 연장될 수 있다.
[0034] 제 3 층에서, 제 3 전극 부분들(201)은 평행하게 배치될 수 있고 실질적으로 동일한 거리로 이격될 수 있다. 제 3 유전체 부분들(202)은 제 3 전극 부분들(201) 사이에 배치된 유전체 재료들을 포함할 수 있다. 전도 연결 부분들(203)은 제 2 전극 부분들(205) 상 및 제 2 전극 부분들(205)과 제 3 전극 부분들(201) 사이에 배치될 수 있다. 전도 연결 부분들(203)은 대응하는 제 3 전극 부분들(201)의 폭 및 길이보다 작거나 같은 폭 및 길이를 가진 트렌치 비아들 같은 비아 구조들을 포함할 수 있다.
[0035] 기판(211)은 얕은 트렌치 격리(STI)-타입 재료 부분 같은 실질적으로 비-전도 재료 부분을 포함할 수 있다. 특정 실시예에서, 기판(211)은 산화물 재료를 포함할 수 있다. MOM 캐패시터(200)(게이트 구조들(208)을 포함함)의 제 1 층은 STI-타입 재료 부분 위에 배치될 수 있다.
[0036] 전극들(140, 142, 및 212-214)은 도 3을 참조하여 추가로 설명된 바와 같이, 제 1 전극 연결기에 의해 연결된 전극들의 제 1 세트 및 제 2 전극 연결기에 의해 연결된 전극들의 제 2 세트를 형성하기 위하여 교번적으로 상호연결될 수 있다. 제 1 전극 연결기는 제 1 신호 소스를 수신하도록 연결될 수 있고 제 2 전극 연결기는 제 2 신호 소스를 수신하도록 연결될 수 있다. 그런 구성은 하기에 추가로 설명된 바와 같이, 병렬로 와이어링된(wired) 캐패시터들(예를 들어, 전극들(142 및 212, 214)에 의해 형성된 제 1 캐패시터 판 및 전극들(140 및 213)에 의해 형성된 제 2 캐패시터 판)을 가진 MOM 캐패시터를 형성할 수 있다.
[0037] 동작 동안, 제 1 신호 소스 및 제 2 신호 소스는 제 1 전극 연결기와 제 2 전극 연결기 사이에서 전압 차가 발생하게 할 수 있다. 예를 들어, 전압 차는 전극(140)과 전극(142) 사이에서 발생할 수 있다. 전압 차는 전극(140) 및 전극(142)이 평판 캐패시터로서 작동하게 할 수 있다. 전극들(140, 142, 및 212-214)의 전극들의 각각의 세트는 전압 차에 기초하여 캐패시터 판으로서 작동할 수 있다.
[0038] MOM 캐패시터(200)의 캐패시턴스는 몇몇 컴포넌트들에 기초할 수 있다. 예를 들어, 캐패시턴스의 제 1 컴포넌트는 제 1 전극 부분들(207)과 게이트 구조들(208) 사이의 제 1 캐패시턴스일 수 있다. 캐패시턴스의 제 2 컴포넌트는 제 2 전극 부분들(205) 사이의 제 2 캐패시턴스일 수 있다. 캐패시턴스의 제 3 컴포넌트는 제 3 전극 부분들(201) 사이의 제 3 캐패시턴스일 수 있다. 캐패시턴스는 MOM 캐패시터(200) 내에 교대로 배치된 전극들의 각각의 세트(예를 들어, 게이트 구조들(208) 및 제 1 전극 부분들(207)의 각각의 세트)에 기초하여, 제 1 캐패시턴스, 제 2 캐패시턴스, 및 제 3 캐패시턴스와 유사한 부가적인 컴포넌트들을 포함할 수 있다.
[0039] 전극들(140, 142, 및 212-214)을 기판(211)(예를 들어, 전극(142)의 제 1 전극 부분들(207)을 포함하고 전극(140)의 게이트 구조들(208)을 포함함)까지 연장함으로써, MOM 캐패시터(200)의 캐패시턴스는 전극들을 기판(211)까지 연장하지 않는 종래의 MOM 캐패시터에 비교될 때 증가될 수 있다. 예를 들어, 특정 실시예에서, 전극 부분들(207) 및 게이트 구조들(208)에 의해 형성된 캐패시턴스의 제 1 컴포넌트는 전극들을 기판(211)까지 연장하지 않는 종래의 MOM 캐패시터(예를 들어, 게이트 구조(208) 및 제 1 전극 부분들(207)을 포함하지 않는 종래의 MOM 캐패시터)에 비교될 때 기판(211)의 동일한 표면적("풋프린트")를 사용하여 대략 18%까지 MOM 캐패시터(200)의 캐패시턴스를 증가시킬 수 있다.
[0040] 다른 특정 실시예에서, 제 1 전극 부분들(207) 및 게이트 구조들(208)에 의해 형성된 캐패시턴스의 제 1 컴포넌트는, 실질적으로 유사한 캐패시턴스를 제공하면서 MOM 캐패시터(200)의 풋프린트(예를 들어, 표면적)가 종래의 MOM 캐패시터(예를 들어, 종래의 MOM 캐패시터는 게이트 구조들(208) 및 제 1 전극 부분들(207)을 교대로 그리고 평행하게 배치하지 않음)의 풋프린트보다 대략 18% 작도록 할 수 있다. 예를 들어, MOM 캐패시터(200)의 보다 작은 풋프린트는 게이트 구조들(208)과 제 1 전극 부분들(207) 사이의 최소 허용된 게이트-대-콘택 피치에 기초할 수 있다. 게이트 구조들(208)과 제 1 전극 부분들(207) 사이의 거리를 최소 허용된 게이트-대-콘택 피치까지 감소시킴으로써, MOM 캐패시터(200)의 캐패시턴스는 감소된 거리에 기초하여 추가로 증가될 수 있다.
[0041] 도 3을 참조하여, 투시도는 기판(302)의 실리콘 부분 같은 반도체 기판상에 배치된 MOM 캐패시터(300)의 특정 실시예를 도시한다. MOM 캐패시터(300)는 도 2의 제 1 전극 부분들(207)(예를 들어, 콘택 부분들), 게이트 구조들(208), 스페이서 구조들(209), 제 1 유전체 부분들(210), 제 2 전극 부분들(205)(예를 들어, "금속 0" 층 로컬 연결부들), 제 2 유전체 부분들(206), 전도 연결 부분들(203)(예를 들어, "비아 0" 층), 유전체 연결 부분들(204), 제 3 전극 부분들(201)(예를 들어, "금속 1" 층 구조들), 및 제 3 유전체 부분들(202)을 포함한다. 게이트 구조들(208)은 높은 유전 상수(예를 들어, 높은-K) 재료 층 또는 게이트 산화물 층(301) 같은 전기 절연 층을 통해 기판(302)의 실리콘 부분으로부터 격리될 수 있다. MOM 캐패시터(300)는 또한 도 2의 전극들(140, 142, 및 212-214)을 포함할 수 있고, 전극들(140, 142, 및 212-214)은 도 2를 참조하여 설명된 바와 같이, 제 1 전극 연결기 및 제 2 전극 연결기에 연결될 수 있다.
[0042] 동작 동안, 제 1 전극 연결기에 인가된 제 1 신호 소스 및 제 2 전극 연결기에 인가된 제 2 신호 소스는 제 1 전극 연결기와 제 2 전극 연결기 사이에서 전압 차가 발생하게 할 수 있다. 전압 차는 MOM 캐패시터(300)가 전하를 전도하게 할 수 있고(예를 들어, 평판 캐패시터로서 작동함) 이에 의해 MOM 캐패시터(300)에 캐패시턴스를 유도할 수 있다. MOM 캐패시터(300)의 캐패시턴스는 도 2를 참조하여 설명된 바와 같이 제 1 캐패시턴스, 제 2 캐패시턴스, 및 제 3 캐패시턴스 같은 몇몇 컴포넌트들에 기초할 수 있다. 캐패시턴스는 MOM 캐패시터(300) 내에 교대로 배치된 전극들(140, 142, 및 212-214)의 각각의 세트(예를 들어, 게이트 구조들(208) 및 제 1 전극 부분들(207)들의 각각의 세트)에 기초하여, 제 1 캐패시턴스, 제 2 캐패시턴스, 및 제 3 캐패시턴스와 유사한 부가적인 컴포넌트들을 포함할 수 있다.
[0043] MOM 캐패시터(300)의 캐패시턴스는 기판(302)의 실리콘 부분상 MOM 캐패시터(300)의 형성에 기초하여 부가적인 컴포넌트들을 더 포함할 수 있다. 예를 들어, 기판(302)의 실리콘 부분 내의 금속-산화물-실리콘(MOS) 게이트 구조는 전하 축적으로 인해 게이트 산화물 층(301)에 걸친 제 1 부가적인 게이트 캐패시턴스(Cg) 및 게이트 산화물 층(301)과 제 1 전극 부분들(207) 사이의 제 2 부가적인 접합 캐패시턴스(Cj)를 초래할 수 있다. 특정 실시예에서, 게이트 구조들(208)은 기판 웰(well) 및 MOS 구조의 접합부(예를 들어, MOM 캐패시터(300))와 동일한 타입의 재료일 수 있다. 특정 실시예에서, 게이트 구조들(208)은, MOM 캐패시터(300)가 축적 모드에서 동작하도록 충분히 바이어스되어, 접합 캐패시턴스(Cj)를 부가함이 없이 게이트 캐패시턴스(Cg)가 부가된다.
[0044] 도 3에 예시된 바와 같이, MOM 캐패시터(300)는 기판(211)의 STI 부분 상보다 오히려 기판(302)의 실리콘 부분 상에 증착된다. 게다가, 게이트 산화물 층(301)은 기판(302)의 실리콘 부분과 게이트 구조들(208) 사이에 증착된다. 그런 구성은 MOM 캐패시터(300)에 대해 부가적인 캐패시턴스를 제공할 수 있다. 부가적인 캐패시턴스는 제 1 전극들로서 작동하는 게이트 구조들(208) 및 제 2 전극들로서 작동하는 제 1 전극 부분들(207)에 의해 형성된 캐패시터들에 기초될 수 있다. 특정 실시예에서, 게이트 산화물 층(301) 및 기판(302)의 실리콘 부분은 제 1 전극들과 제 2 전극들 사이의 유전체 매체들로서 작동할 수 있다. MOM 캐패시터(300)는 도 2의 MOM 캐패시터(200)보다 큰 캐패시턴스(예를 들어, Cg를 포함하는 캐패시턴스)를 제공할 수 있는 반면, 도 2의 MOM 캐패시터(200)는 도 3의 MOM 캐패시터(300)에 비교될 때 강화된 고주파 특성들을 제공할 수 있다. 예를 들어, 기판(211)의 STI-타입 재료 부분상에 MOM 캐패시터(200)를 배치하는 것은 MOM 캐패시터(200)를 통한 고주파(예를 들어, 1 GHz보다 큰) 신호 품질 강하 또는 고주파수 신호 손실을 감소시킬 수 있다.
[0045] 도 4를 참조하여, MOM 캐패시터의 평면도를 도시하는 도면이 묘사되고 일반적으로 400으로 표기된다. MOM 캐패시터(400)는 도 2의 MOM 캐패시터(200) 또는 도 3의 MOM 캐패시터(300)를 포함할 수 있다. MOM 캐패시터(400)는 전극들(140, 142, 및 212-214), 제 1 전극 연결기(401), 및 제 2 전극 연결기(402)를 포함한다. 전극들(140, 142, 및 212-214)은 도 2의 전극들(140, 142, 및 212-214) 또는 도 3의 전극들(140, 142, 및 212-214)일 수 있다.
[0046] 제 1 전극 연결기(401)는 전극들(212, 142, 및 214)을 제 1 신호 소스에 연결할 수 있다. 제 2 전극 연결기(402)는 전극들(213 및 140)을 제 2 신호 소스에 연결할 수 있다. 그런 연결들은 다수의 병렬 캐패시터 연결들과 함께 MOM 캐패시터(400) 같은 MOM 캐패시터를 형성할 수 있다. 예를 들어, 제 1 신호 소스 및 제 2 신호 소스는 전극(140)과 전극(142) 사이에 전압 차가 발생하게 할 수 있다. 전압 차는 전극(140) 및 전극(142)이 전하를 전도하게(예를 들어, 평판 캐패시터의 캐패시터 판들로서 작동) 한다. 전극들(140, 142, 및 212-214)의 각각의 세트(예를 들어, 전극들(212 및 140), 전극들(140 및 142), 전극들(142 및 213), 및 전극들(213 및 214))는 전압 차에 기초하여 종래의 캐패시터로서 작동할 수 있다.
[0047] 도 5를 참조하여, MOM 캐패시터를 형성하는 방법의 제 1 예시적 실시예의 흐름도가 묘사되고 일반적으로 500으로 표기된다. MOM 캐패시터는 도 1의 MOM 캐패시터(100), 도 2의 MOM 캐패시터(200), 도 3의 MOM 캐패시터(300), 또는 도 4의 MOM 캐패시터(400)를 포함할 수 있다. 방법(500)의 하나 또는 그 초과의 동작들은 도 10을 참조하여 추가로 설명된 바와 같이, 전자 디바이스에 통합된 프로세서에 의해 개시될 수 있다.
[0048] 방법(500)은 502에서 제 1 전극을 형성하는 것을 포함한다. 제 1 전극은 전도 게이트 재료를 포함한다. 전도 게이트 재료는 도 1의 전도 게이트 재료(104), 도 2의 게이트 구조들(208), 또는 도 3의 게이트 구조들(208)일 수 있다. 특정 실시예에서, 제 1 전극은 기판상에 배치될 수 있다. 기판은 도 1의 기판(102), 도 2의 기판(211)의 STI 부분, 또는 도 3의 기판(302)의 실리콘 부분일 수 있다. 제 1 전극은 기판상에 전도 게이트 재료를 증착함으로써 형성될 수 있다. 전도 게이트 재료는 CVD(chemical vapor deposition) 프로세스, 스핀-온 프로세스(spin-on process), PECVD(plasma-enhanced chemical vapor deposition) 프로세스, PVD(physical vapor deposition) 프로세스, 또는 ALD(atomic layer deposition) 프로세스 같은 필름 증착 프로세스를 사용하여 증착될 수 있고, 그 다음 CMP(chemical-mechanical planarization) 프로세스가 뒤따른다. 제 1 전극의 부가적인 상부 부분은 유사한 프로세스를 사용하여 상이한 재료로 형성될 수 있다.
[0049] 504에서, 제 2 전극이 형성된다. 제 2 전극은 콘택 금속을 포함한다. 콘택 금속은 도 1의 콘택 금속(120), 도 2의 제 1 전극 부분들(207), 또는 도 3의 제 1 전극 부분들(207)을 포함하는 제 2 금속 구조(112)의 부분일 수 있다. 제 1 전극은 제 2 전극에 가장 가깝다. 콘택 금속은 필름 증착 프로세스를 사용하여 콘택 금속을 증착한 다음 CMP 프로세스에 의해 형성될 수 있다. 제 2 전극의 부가적인 상부 부분은 유사한 프로세스를 사용하여 동일하거나 상이한 재료로 형성될 수 있다.
[0050] 제 1 전극에 전도 게이트 재료를 포함하고 제 2 전극에 콘택 금속을 포함함으로써, 방법(500)에 의해 형성된 MOM 캐패시터는 유리하게, 설계 규칙들에 따라 이용 가능한 전극들 사이의 최소 허용된 거리에 따라 구성될 수 있다. 제 1 전극과 제 2 전극 사이에 감소된 거리를 가짐으로써, 제 1 전극과 제 2 전극 사이의 캐패시턴스는 감소된 거리에 기초하여 증가될 수 있다. 게다가, 제 1 전극과 제 2 전극 사이에 감소된 거리를 가짐으로써, MOM 캐패시터의 풋프린트(예를 들어, 표면적)는 다른 구성들(예를 들어, 인접한 전극들은 각각 전도 게이트 재료를 포함하거나 각각 콘택 금속을 포함함)에 비교될 때 감소될 수 있다.
[0051] 도 6을 참조하여, MOM 캐패시터를 형성하는 방법의 제 2 예시적 실시예의 흐름도가 묘사되고 일반적으로 600으로 표기된다. MOM 캐패시터는 도 1의 MOM 캐패시터(100), 도 2의 MOM 캐패시터(200), 도 3의 MOM 캐패시터(300), 또는 도 4의 MOM 캐패시터(400)를 포함할 수 있다.
[0052] 방법(600)은 601에서, 절연 기판(예를 들어, 실리콘 웨이퍼)의 얕은 트렌치 격리(STI) 부분을 형성하고 STI 부분으로부터 MOM 캐패시터의 제조를 시작하는 것을 포함한다. 절연 기판은 도 1의 기판(102) 또는 도 2의 기판(211)의 STI 부분일 수 있다. STI 부분은 트렌치를 에칭하고 CVD(chemical vapor deposition) 프로세스, 스핀-온 프로세스(spin-on process), PECVD(plasma-enhanced chemical vapor deposition) 프로세스, 또는 HDPCVD(high density plasma chemical vapor deposition) 프로세스 같은 필름 증착 프로세스를 수행한 다음, CMP(chemical-mechanical planarization) 프로세스에 의해 형성될 수 있다.
[0053] 602에서, 높은-K 유전체 층 및 더미 게이트 층은 기판의 STI 부분상에 형성된다. 높은-K 유전체 층은 도 3의 게이트 산화물 층(301), 또는 도 1의 개재 게이트 유전체 층(103) 같은 산화물 층일 수 있다. 특정 실시예에서, 더미 게이트 층은 폴리실리콘 필름 같은 CMOS 트랜지스터 제조 동안 사용된 게이트 재료를 포함할 수 있다. 더미 게이트 층은 CVD 프로세스 또는 PECVD 프로세스 같은 필름 증착 프로세스, 그 다음 CMP 프로세스에 의해 형성될 수 있다.
[0054] 603에서, 더미 게이트들은 트랜지스터-타입 디바이스들의 어레이에 대한 것과 같이, 더미 게이트 층으로부터 패턴화된다. 특정 실시예에서, 포토리소그래피 및 에칭 프로세스는 더미 게이트들을 패턴화(예를 들어, 형성)하기 위하여 사용될 수 있다. 더미 게이트들은 MOM 캐패시터에 사용된 게이트 구조들의 형상 및 사이즈에 기초하여 패턴화된다. 예를 들어, 더미 게이트들은 도 1의 제 1 금속 구조(106)(예를 들어, 전도 게이트 재료(104)), 도 2의 게이트 구조들(208), 또는 도 3의 게이트 구조들(208)에 기초하여 패턴화될 수 있다. 더미 게이트들의 폭은 게이트 구조들과 연관될 수 있다. 예를 들어, 폭은 도 1의 제 1 금속 구조(106)(예를 들어, 전도 게이트 재료(104)), 도 2의 게이트 구조들(208) 및 스페이서 구조들(209), 또는 도 3의 게이트 구조들(208) 및 스페이서 구조들(209)과 연관될 수 있다. 특정 실시예에서, 더미 게이트들의 폭은 대략 20 nm이다.
[0055] 604에서, 스페이서 층은 스페이서 구조들을 형성하기 위하여 증착 및 에칭 백된다. 스페이서 구조들은 도 2의 스페이서 구조들(209) 또는 도 3의 스페이서 구조들(209)일 수 있다. 스페이서 층은 실리콘 질화물(SiN) 같은, 캐패시턴스를 증가시키기 위하여 높은 유전 상수를 가진 임의의 적당한 재료로 구성될 수 있다. 스페이서 층은 CVD 프로세스 또는 PECVD 프로세스 같은 필름 증착 프로세스에 의해 형성될 수 있다. 스페이서 층이 증착된 후, 스페이서 층의 두께는 더미 게이트층의 두께와 맞먹을 수 있다. 스페이서 층은 스페이서 구조들을 형성하기 위하여 에칭 백(예를 들어, 플라즈마 건식 에칭에 의해)될 수 있다. 스페이서 구조들은 실리콘 웨이퍼의 다른 부분에서 트랜지스터들에 대한 게이트 스페이서 구조 프로세싱에 따라 형성될 수 있다.
[0056] 605에서, 제 1 유전체 층은 증착되고 CMP 프로세스가 수행된다. 제 1 유전체 부분은 기판의 STI 부분 상에 증착될 수 있다. 증착된 제 1 유전체 층은 도 2의 제 1 유전체 부분들(210) 또는 도 3의 제 1 유전체 부분들(210)일 수 있다. 특정 실시예에서, 제 1 유전체 층은 도핑되지 않은 실리케이트 유리(USG), 플루오르화 실리케이트 유리(FSG), PECVD(plasma-enhanced chemical vapor deposition) 실리콘 산화물, 또는 산화물/질화물/산화물 같은 실리콘 산화물 기반 재료들로 구성될 수 있다. 다른 특정 실시예에서, 제 1 유전체 층은 티타늄 산화물(Ta2O5), 하프늄 산화물(HfO2), 하프늄 옥시니트라이드(HfON), 바륨 스트론튬 티타네이트(BazSr(1-z)TiO3(BST)), 바륨 티타늄 산화물(BaTiO3), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 납 지르코네이트 티타네이트(Pb(Zr,Ti)O3[PZT]), 납 란타넘 지르코네이트 티타네이트((Pb, La)(Zr, Ti)O3[PLZT]), 납 란타넘 티타네이트((Pb, La)TiO3[PLT]), 탄탈럼 산화물(Ta2O5), 포타슘 니트레이트(KNO3), 알루미늄 산화물(Al2O3), 또는 리튬 니오븀 산화물(LiNbO3) 같은 높은 유전 상수를 가진 유전 재료들로 구성될 수 있다. 제 1 유전체 층의 두께는, CMP 프로세스가 더미 게이트들, 스페이서 층, 및 제 1 유전체 층 상에서 수행된 후 더미 게이트층의 두께에 맞먹을 수 있다. 특정 실시예에서, CMP 프로세스는 표면을 매끄럽게 하고 불규칙 토포그래피를 고르게 하기 위하여, 제 1 유전체 층, 스페이서 층, 더미 게이트들, 또는 이들의 결합 상에서 수행될 수 있다.
[0057] 606에서, 더미 게이트들은 제거되고, 금속은 게이트 구조들을 형성하기 위하여 증착되고, CMP 프로세스가 수행된다. 예를 들어, 더미 게이트들은 습식 에칭 프로세스 또는 플라즈마 에칭 프로세스의 적용을 통해 리세스들을 형성하기 위하여 제거될 수 있다. 금속은 게이트 구조들을 형성하기 위하여 리세스들에 증착될 수 있다. 게이트 구조들은 도 1의 제 1 금속 구조(106)(예를 들어, 전도 게이트 재료(104)), 도 2의 게이트 구조들(208) 또는 도 3의 게이트 구조들(208)일 수 있다. 게이트 구조들은 티타늄 질화물(TiN), 탄탈넘 질화물(TaN), 텅스텐(W), 알루미늄(Al), 알루미늄-구리 합금(Al-Cu), 알루미늄-네오디뮴(Al-Nd), 또는 알루미늄-탄탈룸(Al-Ta) 같은 금속들 또는 금속 합금들로 구성될 수 있다. 특정 실시예에서, 게이트 구조들은 ALD 프로세스, CVD 프로세스, 스퍼터링 프로세스, 또는 전기도금 프로세스 같은 필름 증착 프로세스에 의해 형성될 수 있다. CMP 프로세스는 추가 게이트 재료를 제거하고, 표면을 매끄럽게 하고, 불규칙 토포그래피를 고르게 하거나, 이들의 결합을 수행하기 위하여 게이트 구조들 상에서 수행될 수 있다.
[0058] 607에서, 에칭 스톱 층이 증착된다. 에칭 스톱 층은 실리콘 탄화물(SiC)(선택적으로 탄소로 도핑됨) 또는 실리콘 질화물(SiN)(선택적으로 질소로 도핑됨)로 구성될 수 있다. 에칭 스톱 층은 CVD 프로세스, PECVD 프로세스, 또는 PVD 프로세스 같은 필름 증착 프로세스에 의해 형성될 수 있다.
[0059] 608에서, 개구들은 에칭 스톱 층으로 패턴화되고, 금속은 제 1 전극 부분들을 형성하기 위하여 개구들에 증착되고, CMP 프로세스가 수행된다. 제 1 전극 부분들은 도 1의 제 2 금속 구조(112)(예를 들어, 콘택 금속(120)), 도 2의 제 1 전극 부분들(207) 또는 도 3의 제 1 전극 부분들일 수 있다. 특정 실시예에서, 제 1 전극 부분들은 단일 다마신 프로세스(damascene process)(예를 들어, 재료 내에 개구를 패턴화하고, 금속을 개구에 증착하고, CMP 프로세스를 통해 과잉 금속을 제거하기 위한 프로세스)를 통해 형성될 수 있다. 예를 들어, 포토리소그래피 및 에칭 프로세스는 제 1 전극 부분들에 대응하는 개구들을 패턴화하기 위하여 수행될 수 있다. 개구들에 증착된 금속은 구리(Cu), 알루미늄-구리 합금(AlCu), 탄탈럼(Ta), 티타늄(Ti), 텅스텐(W), 또는 은(Ag) 같은 금속 또는 금속 합금일 수 있다. 제 1 전극 부분들은 PVD 프로세스, 스퍼터링 프로세스, 또는 전기도금 프로세스 같은 필름 증착 프로세스에 의해 형성될 수 있다.
[0060] 609에서, 제 2 유전체 층은 증착되고, 제 1 전극 트렌치들은 제 2 유전체 층에서 패턴화되고, 금속은 제 2 전극 부분들을 형성하기 위하여 제 1 전극 트렌치들에 증착되고, CMP 프로세스가 수행된다. 제 2 유전체 층은 게이트 구조들, 제 1 전극 부분들, 제 1 유전체 층, 또는 이들의 결합 상에 증착될 수 있다. 제 2 전극 부분들은 도 2의 제 2 전극 부분들(205) 또는 도 3의 제 2 전극 부분들(205)일 수 있다. 제 2 유전체 층은 도 2의 제 2 유전체 부분들(206) 또는 도 3의 제 2 유전체 부분들(206)일 수 있다. 특정 실시예에서, 제 2 유전체 층은 도핑되지 않은 실리케이트 유리(USG), 플루오르화 실리케이트 유리(FSG), PECVD(plasma-enhanced chemical vapor deposition) 실리콘 산화물, 또는 산화물/질화물/산화물 같은 실리콘 산화물 기반 재료들로 구성될 수 있다. 다른 특정 실시예에서, 제 2 유전체 층은 티타늄 산화물(Ta2O5), 하프늄 산화물(HfO2), 하프늄 옥시니트라이드(HfON), 바륨 스트론튬 티타네이트(BazSr(1- z)TiO3(BST)), 바륨 티타늄 산화물(BaTiO3), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 납 지르코네이트 티타네이트(Pb(Zr,Ti)O3[PZT]), 납 란타넘 지르코네이트 티타네이트((Pb, La)(Zr, Ti)O3[PLZT]), 납 란타넘 티타네이트((Pb, La)TiO3[PLT]), 탄탈럼 산화물(Ta2O5), 포타슘 니트레이트(KNO3), 알루미늄 산화물(Al2O3), 또는 리튬 니오븀 산화물(LiNbO3) 같은 높은 유전 상수를 가진 유전 재료들로 구성될 수 있다. 제 2 유전체 층은 CVD 프로세스, 스핀-온 프로세스, PECVD 프로세스, 또는 HDPCVD 프로세스 같은 필름 증착 프로세스 다음, CMP 프로세스에 의해 형성될 수 있다. 특정 실시예에서, 제 2 유전체 층 및 제 1 유전체 층은 동일한 재료로 구성될 수 있다. 대안적인 실시예에서, 제 2 유전체 층 및 제 1 유전체 층은 상이한 재료들로 구성될 수 있다.
[0061] 특정 실시예에서, 제 2 전극 부분들은 단일 다마신 프로세스를 통해 형성될 수 있다. 예를 들어, 포토리소그래피 및 에칭 프로세스는 제 1 전극 트렌치들을 패턴화하기 위하여 수행될 수 있고, 금속은 제 2 전극 부분들을 형성하기 위하여 제 1 전극 트렌치들에 증착될 수 있다. CMP 프로세스는 추가 금속 재료를 제거하고 제 2 전극 부분들의 표면을 매끈하게 하고 불규칙 토포그래피를 고르게 하기 위하여 수행될 수 있다. 제 2 전극 부분들은 제 1 전극 부분들 및 게이트 구조들 상에 배치될 수 있다. 제 1 전극 트렌치들에 증착된 금속은 구리(Cu), 알루미늄-구리 합금(AlCu), 탄탈넘(Ta), 티타늄(Ti), 텅스텐(W), 또는 은(Ag) 같은 금속 또는 금속 합금일 수 있다. 제 2 전극 부분들은 PVD 프로세스, 스퍼터링 프로세스, 또는 전기도금 프로세스 같은 필름 증착 프로세스에 의해 증착될 수 있다. 특정 실시예에서, 제 2 전극 부분들 및 제 1 전극 부분들은 동일한 재료로 구성될 수 있다. 대안적인 실시예에서, 제 2 전극 부분들 및 제 1 전극 부분들은 상이한 재료들로 구성될 수 있다.
[0062] 610에서, 제 3 유전체 층은 비아 트렌치들 및 제 2 전극 트렌치들을 형성하기 위하여 증착 및 패턴화된다. 특정 실시예에서, 제 3 유전체 층은 도핑되지 않은 실리케이트 유리(USG), 플루오르화 실리케이트 유리(FSG), PECVD(plasma-enhanced chemical vapor deposition) 실리콘 산화물, 또는 산화물/질화물/산화물 같은 실리콘 산화물 기반 재료들로 구성될 수 있다. 다른 특정 실시예에서, 제 3 유전체 층은 티타늄 산화물(Ta2O5), 하프늄 산화물(HfO2), 하프늄 옥시니트라이드(HfON), 바륨 스트론튬 티타네이트(BazSr(1-z)TiO3(BST)), 바륨 티타늄 산화물(BaTiO3), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 납 지르코네이트 티타네이트(Pb(Zr,Ti)O3[PZT]), 납 란타넘 지르코네이트 티타네이트((Pb, La)(Zr, Ti)O3[PLZT]), 납 란타넘 티타네이트((Pb, La)TiO3[PLT]), 탄탈럼 산화물(Ta2O5), 포타슘 니트레이트(KNO3), 알루미늄 산화물(Al2O3), 또는 리튬 니오븀 산화물(LiNbO3) 같은 높은 유전 상수를 가진 유전 재료들로 구성될 수 있다. 제 3 유전체 층은 CVD 프로세스, 스핀-온 프로세스, PECVD 프로세스, 또는 HDPCVD 프로세스 같은 필름 증착 프로세스 다음, CMP 프로세스에 의해 형성될 수 있다. 특정 실시예에서, 제 1 유전체 층, 제 2 유전체 층, 및 제 3 유전체 층은 동일한 재료로 구성될 수 있다. 대안적인 실시예에서, 제 1 유전체 층, 제 2 유전체 층 및 제 3 유전체 층은 상이한 재료들로 구성될 수 있다.
[0063] 특정 실시예에서, 비아 트렌치들 및 제 2 전극 트렌치들은 듀얼 다마신 프로세스 동안 형성될 수 있다. 예를 들어, 포토리소그래피 및 에칭 프로세스는 비아 트렌치들 및 제 2 전극 트렌치들을 패턴화하기 위하여 제 3 유전체 층에 적용될 수 있다. 제 2 전극 트렌치들은 도 4의 제 1 전극 연결기들(401) 및 제 2 전극 연결기들(402) 같은, 제 1 전극 연결기들 및 제 2 전극 연결기들에 대한 전극 트렌치들을 포함할 수 있다. 대안적인 실시예에서, 듀얼 다마신 프로세스는 두 개의 단일 다마신 프로세스들에 의해 대체될 수 있다.
[0064] 611에서, 금속은 제 2 전극 트렌치들 및 비아 트렌치들에 증착되고, CMP 프로세스는 비아 구조들 및 제 3 전극 부분들을 형성하기 위하여 금속 상에서 수행되고, 캡 필름 층(cap film layer)은 증착된다. 제 3 전극 부분들은 도 1의 제 1 보다 높은 금속 구조(110) 및 제 2 보다 높은 금속 구조(116), 도 2의 제 3 전극 부분들(201) 또는 도 3의 제 3 전극 부분들(201)일 수 있다. 비아 구조들은 도 1의 제 1 비아 구조(108) 및 제 2 비아 구조(114), 도 2의 전도 연결 구조들(203) 또는 도 3의 전도 연결 구조들(203)일 수 있다. 특정 실시예에서, 비아 구조들은 트렌치-형상 비아들일 수 있다. 대안적인 실시예들에서, 비아 구조들은 로드(rod)-형 비아들 같은 임의의 적당한 형상일 수 있다.
[0065] 특정 실시예에서, 비아 구조들 및 제 3 전극 부분들은 듀얼 다마신 프로세스 동안 형성될 수 있다. CMP 프로세스는 추가 금속을 제거하거나, 제 3 전극 부분들의 표면을 매끄럽게 하거나, 불규칙 토포그래피를 고르거나, 또는 이들의 결합을 수행하기 위하여 수행될 수 있다. 특정 실시예에서, 비아 구조들의 폭은 제 3 전극 부분들의 폭보다 작을 수 있다. 제 2 전극 트렌치들 및 비아 구조들에 증착된 금속은 구리(Cu), 알루미늄-구리 합금(AlCu), 탄탈럼(Ta), 티타늄(Ti), 텅스텐(W), 또는 은(Ag) 같은 금속 또는 금속 합금일 수 있다. 특정 실시예에서, 비아 구조들, 제 3 전극 부분들, 제 2 전극 부분들, 및 제 1 전극 부분들은 동일한 재료로 구성될 수 있다. 대안적인 실시예에서, 비아 구조들, 제 3 전극 부분들, 제 2 전극 부분들, 및 제 1 전극 부분들은 상이한 재료들로 구성될 수 있다. 비록 다마신 프로세스가 설명되었지만, 당업자는, 게이트 구조들, 제 1 전극 부분들, 제 2 전극 부분들, 및 제 3 전극 부분들을 형성하기 위하여 사용된 기술이 다마신 프로세스가 아닐 수 있다는 것을 인식할 것이고; 대안적인 기술은 사용될 재료들 또는 다른 기준들에 따라 채택될 수 있다.
[0066] 비아 구조들은 실질적으로 제 2 전극 부분들 상에 수직으로 배치되고, 제 3 전극 부분들은 실질적으로 비아 구조들 상에 수직으로 배치될 수 있다. 제 3 전극 부분들 및 비아 구조들은 PVD 프로세스, 스퍼터링 프로세스, 또는 전기도금 프로세스 같은 필름 증착 프로세스에 의해 형성될 수 있다. 특정 실시예에서, 제 3 전극 부분들(및 대응하는 제 2 전극 부분들 및 대응하는 게이트 구조들 또는 대응하는 제 1 전극 부분들)은 제 1 전극 연결기(전극 부분들의 제 1 세트를 형성하기 위해) 및 제 2 전극 연결기(전극 부분들의 제 2 세트를 형성하기 위해)에 의해 교번적으로 상호연결될 수 있다. 전극 부분들의 세트들의 그런 교번하는 상호연결은 도 4를 참조하여 상기 설명된 바와 같이, 병렬로 연결된 캐패시터들을 가진 MOM 캐패시터를 형성한다.
[0067] 제 3 전극 부분들 및 비아 구조들을 형성한 후, 캡 필름 층이 증착될 수 있다. 캡 필름 층(예를 들어, 절연 층)은 다른 회로 및 디바이스들로부터 MOM 캐패시터를 격리하기 위하여 증착될 수 있다. 캡 필름 층은 CVD 프로세스, 스핀-온 프로세스, PECVD 프로세스, 또는 HDPCVD 프로세스 같은 필름 증착 프로세스 다음, CMP 프로세스에 의해 형성될 수 있다.
[0068] 비록 도 6에 도시되지 않았지만, 부가적인 유전체 층들, 부가적인 전극 부분들, 및 부가적인 비아구조들은 MOM 캐패시터에 형성될 수 있다. 부가적인 유전체 층들, 부가적인 전극 부분들, 및 부가적인 비아 구조들은, 캡 필름 층의 증착 후, 610 및 611의 반복(들)을 통해 형성될 수 있다.
[0069] 게이트 구조들 및 제 1 전극 부분들이 교번적으로 그리고 평행하게 배치됨으로써, 방법(600)에 의해 형성된 MOM 캐패시터는 설계 규칙들에 따라 이용 가능한 전극들 사이의 최소 허용된 거리에 따라 구성된다. 게이트 구조들과 제 1 전극 부분들 사이에 감소된 거리를 가짐으로써, 게이트 구조들과 제 1 전극 부분들 사이의 캐패시턴스는 감소된 거리에 기초하여 증가될 수 있다. 게다가, 게이트 구조들과 제 1 전극 부분들 사이에 감소된 거리를 가짐으로써, MOM 캐패시터의 풋프린트(예를 들어, 표면적)은 다른 구성들(예를 들어, 인접한 게이트 구조들 또는 인접한 제 1 전극 부분들을 가진 구성들)에 비교될 때 감소될 수 있다.
[0070] 도 7을 참조하여, MOM 캐패시터를 형성하는 방법의 제 3 예시적인 실시예의 흐름도가 묘사되고 일반적으로 700으로 표기된다. MOM 캐패시터는 도 1의 MOM 캐패시터(100), 도 2의 MOM 캐패시터(200), 도 3의 MOM 캐패시터(300), 또는 도 4의 MOM 캐패시터(400)를 포함할 수 있다.
[0071] 방법(700)은 701에서, 절연 기판(예를 들어, 실리콘 웨이퍼)의 실리콘 부분을 형성하고 실리콘 부분으로부터 MOM 캐패시터의 제조를 시작하는 것을 포함한다. 절연 기판은 도 1의 기판(102) 또는 도 3의 기판(302)의 실리콘 부분일 수 있다. 유전체 재료 층은 기판의 실리콘 부분상에 형성될 수 있다. 특정 실시예에서, 유전체 재료 층은 높은-k 유전체 필름(예를 들어, 하프늄 산화물(HfOx) 또는 하프늄 옥시니트라이드(HfOxN))를 포함할 수 있고, 소스 드레인 액티브 영역들(예를 들어, 게이트 영역들을 배제한 액티브 영역들)은 실리콘 게르마늄(SiGe) 또는 실리콘 탄화물(SiC)을 포함할 수 있다. 다른 특정 실시예에서, 유전체 재료 층은 도 3의 게이트 산화물 층(301), 또는 도 1의 개재 유전체 층(103) 같은 산화물 층일 수 있다. 유전체 재료 층은 열 성장 프로세스, CVD(chemical vapor deposition) 프로세스, PECVD(plasma-enhanced chemical vapor deposition) 프로세스, 또는 ALD(atomic layer deposit) 프로세스 같은 필름 증착 프로세스 다음, CMP(chemical-mechanical planarization) 프로세스에 의해 형성될 수 있다. 방법(700)은 도 6을 참조하여 설명된 바와 같이, 602-611을 더 포함한다.
[0072] 게이트 구조들 및 제 1 전극 부분들이 교번적으로 그리고 평행하게 배치됨으로써, 방법(700)에 의해 형성된 MOM 캐패시터는 설계 규칙들에 따라 이용 가능한 전극들 사이의 최소 허용된 거리에 따라 구성될 수 있다. 게이트 구조들 및 제 1 전극 부분들 사이에 감소된 거리를 가짐으로써, 게이트 구조들과 제 1 전극 부분들 사이의 캐패시턴스는 감소된 거리에 기초하여 증가될 수 있다. 게다가, 게이트 구조들과 제 1 전극 부분들 사이에 감소된 거리를 가짐으로써, MOM 캐패시터의 풋프린트(예를 들어, 표면적)는 다른 구성들(예를 들어, 인접한 게이트 구조들 또는 인접한 제 1 전극 부분들을 가진 구성들)에 비교될 때 감소될 수 있다. 게다가, 방법(700)에 의해 형성된 MOM 캐패시터는 방법(600)에 의해 형성된 MOM 캐패시터에 비교될 때 부가적인 캐패시턴스를 제공할 수 있다. 예를 들어, 기판의 실리콘 부분 상에 MOM 캐패시터를 배치함으로써, 방법(700)에 의해 형성된 MOM 캐패시터는 P/N 접합으로 인해 유전체 재료 층에 걸쳐 제 1 부가적인 게이트 캐패시턴스(Cg) 및 유전체 재료 층과 제 1 전극 부분들 사이의 제 2 부가적인 접합 캐패시턴스(Cj)를 제공할 수 있다. 특정 실시예에서, 게이트 구조들의 재료 타입(예를 들어, 금속 타입) 및 소스 및 드레인 도핑 타입들은 기판의 도핑 타입과 동일하다. 특정 실시예에서, MOM 캐패시터의 채널이 축적 모드에서 동작할 때, MOM 캐패시터는 제 1 부가적인 게이트 캐패시턴스(Cg)만을 제공한다(예를 들어, 제 2 부가적인 접합 캐패시턴스(Cj)가 MOM 캐패시터에 의해 제공되지 않음).
[0073] 도 8을 참조하여, MOM 캐패시터를 형성하는 방법의 제 4 예시적 실시예의 흐름도가 묘사되고 일반적으로 800으로 표기된다. MOM 캐패시터는 도 1의 MOM 캐패시터(100), 도 2의 MOM 캐패시터(200), 도 3의 MOM 캐패시터(300), 또는 도 4의 MOM 캐패시터(400)를 포함할 수 있다.
[0074] 방법은 도 6을 참조하여 설명된 바와 같이, 601에서, 절연 기판상에 얕은 트렌치 격리(STI) 층을 형성하고 STI 층으로부터 시작하는 것을 포함한다. 절연 기판은 도 1의 기판(102) 또는 도 2의 기판(211)의 STI 부분일 수 있다.
[0075] 802에서, 높은-K 유전체 층 및 게이트 층은 형성되거나 성장된다. 높은-K 유전체 층은 도 3의 게이트 산화물 층(301), 또는 도 1의 개재 유전체 층(103) 같은 산화물 층일 수 있다. 높은-K 유전체 층 또는 산화물 층 및 게이트 층의 두께는 임의의 적당한 두께일 수 있고 MOM 캐패시터의 설계 및 기능 기준들을 수용할 수 있다. 803에서, 게이트들은 게이트 층으로부터, 트랜지스터-타입 디바이스들의 어레이에 대한 것과 같이 패턴화된다. 특정 실시예에서, 포토리소그래피 및 에칭 프로세스는 게이트들을 패턴화(예를 들어, 형성)하기 위하여 사용될 수 있다. 게이트들의 폭은 임의의 적당한 폭일 수 있고 MOM 캐패시터의 설계 및 기능 기준들을 수용할 수 있다. 특정 실시예에서, 게이트들의 폭은 대략 20 nm이다. 방법(800)은 도 6을 참조하여 설명된 바와 같이, 604-605 및 607-611을 더 포함한다.
[0076] 도 8은 도 6에 대한 대안적인 실시예를 예시한다. 도 6에서, 더미 게이트들은 603에서 형성되고 후에 606에서 제거 및 금속으로 대체된다. 도 8에서, 게이트들은 802에서 형성되고, 증착된 게이트 재료는 후에 대체됨이 없이 유지될 수 있다. 예를 들어, 금속 필름은 802-803에서 증착 및 패턴화될 수 있고 후에 제거되지 않을 수 있다(예를 들어, 606은 생략됨).
[0077] 게이트 구조들 및 제 1 전극 부분들이 교번적으로 그리고 평행하게 배치됨으로써, 방법(800)에 의해 형성된 MOM 캐패시터는 설계 규칙들에 따라 이용 가능한 전극들 사이의 최소 허용된 거리에 따라 구성될 수 있다. 게이트 구조들과 제 1 전극 부분들 사이에 감소된 거리를 가짐으로써, 게이트 구조들과 제 1 전극 부분들 사이의 캐패시턴스는 감소된 거리에 기초하여 증가될 수 있다. 추가로, 게이트 구조들 및 제 1 전극 부분들 사이에 감소된 거리를 가짐으로써, MOM 캐패시터의 풋프린트(예를 들어, 표면적)은 다른 구성들(예를 들어, 인접한 게이트 구조들 또는 인접한 제 1 전극 부분들을 가진 구성들)에 비교될 때 감소될 수 있다. 게다가, 방법(800)에 의해 형성된 MOM 캐패시터는 강화된 고주파 특성들을 제공할 수 있다. 예를 들어, 기판의 STI 부분상에 MOM 캐패시터를 배치함으로써, 방법(800)에 의해 형성된 MOM 캐패시터는 MOM 캐패시터를 통해 고주파(예를 들어, 1 GHz보다 큰) 신호 품질 저하를 감소시킬 수 있다.
[0078] 도 9를 참조하여, MOM 캐패시터를 형성하는 방법의 제 5 예시적인 실시예의 흐름도는 묘사되고 일반적으로 900으로 표기된다. MOM 캐패시터는 도 1의 MOM 캐패시터(100), 도 2의 MOM 캐패시터(200), 도 3의 MOM 캐패시터(300), 또는 도 4의 MOM 캐패시터(400)를 포함할 수 있다.
[0079] 방법(900)은 701에서, 실리콘 기판(예를 들어, 실리콘 웨이퍼)상에 얕은 트렌치 격리(STI) 층을 형성하고 실리콘 층으로부터 시작하는 것을 포함한다. 실리콘 기판은 도 1의 기판(102) 또는 도 3의 기판(302)의 실리콘 부분일 수 있다. 절연 재료 층은 실리콘 기판상에 형성될 수 있다. 특정 실시예에서, 절연 재료 층은 도 3의 게이트 산화물 층(301) 같은 산화물 층, 또는 도 1의 개재 유전체 층(103)일 수 있다. 절연 재료 층의 두께는 임의의 적당한 두께일 수 있고 MOM 캐패시터의 설계 및 기능 기준들을 수용할 수 있다. 방법(900)은 도 8을 참조하여 상기 설명된 바와 같은 802-803, 604, 805-809, 및 611을 더 포함한다.
[0080] 도 9는 도 7에 대한 대안적인 실시예를 예시한다. 도 7에서, 더미 게이트들은 603에서 형성되고 606에서 후에 제거되고 금속으로 대체된다. 도 9에서, 게이트들은 802에서 형성되고, 증착된 게이트 재료는 후에 대체됨이 없이 유지될 수 있다. 예를 들어, 금속 필름은 802-803에서 증착 및 패턴화되고 후에 제거되지 않을 수 있다(예를 들어, 606은 생략됨).
[0081] 게이트 구조들 및 제 1 전극 부분들이 교번적으로 그리고 평행하게 배치됨으로써, 방법(900)에 의해 형성된 MOM 캐패시터는 설계 규칙들에 따라 이용 가능한 전극들 사이의 최소 허용된 거리에 따라 구성될 수 있다. 게이트 구조들과 제 1 전극 부분들 사이에 감소된 거리를 가짐으로써, 게이트구조들과 제 1 전극 부분들 사이의 캐패시턴스는 감소된 거리에 기초하여 증가될 수 있다. 게다가, 게이트 구조들 및 제 1 전극 부분들 사이에 감소된 거리를 가짐으로써, MOM 캐패시터의 풋프린트(예를 들어, 표면적)는 다른 구성들(예를 들어, 인접한 게이트 구조들 또는 인접한 제 1 전극 부분들을 가진 구성들)에 비교될 때 감소될 수 있다. 게다가, 방법(900)에 의해 형성된 MOM 캐패시터는 방법들(600 및 800)에 의해 형성된 MOM 캐패시터들에 비교될 때 부가적인 캐패시턴스를 제공할 수 있다. 예를 들어, 기판의 실리콘 부분 상에 MOM 캐패시터를 배치함으로써, 방법(900)에 의해 형성된 MOM 캐패시터는 P/N 접합으로 인해 유전체 재료 층에 걸쳐 제 1 부가적인 캐패시턴스(Cg) 및 유전체 재료 층과 제 1 전극 부분들 사이에 제 2 부가적인 캐패시턴스(Cj)를 제공할 수 있다. 특정 실시예에서, 게이트 구조들의 재료 타입(예를 들어, 금속 타입) 및 소스 및 드레인 도핑 타입들은 기판의 도핑 타입과 동일하다. 특정 실시예에서, MOM 캐패시터의 채널이 축적 모드에서 동작할 때, MOM 캐패시터는 제 1 부가적인 게이트 캐패시턴스(Cg)만을 제공한다(예를 들어, 제 2 부가적인 접합 캐패시턴스(Cj)가 MOM 캐패시터에 의해 제공되지 않음).
[0082] 도 5-도 9의 방법들(500-900)을 참조하여 설명된 동작 중 하나 또는 그 초과는 각각, FPGA(field-programmable gate array: 필드-프로그램 가능 게이트 어레이) 디바이스, ASIC(application-specific integrated circuit: 주문형 집적 회로), CPU(central processing unit: 중앙 프로세싱 유닛) 같은 프로세싱 유닛, DSP(digital signal processor: 디지털 신호 프로세서), 제어기, 다른 하드웨어 디바이스, 펌웨어 디바이스, 또는 이들의 임의의 결합에 의해 개시될 수 있다. 예로서, 도 5-도 9의 방법들(500-900)은 각각, 도 11을 참조하여 추가로 설명된 바와 같이 반도체 제조 플랜트(예를 들어, "fab")의 장비 내에 통합된 메모리(예를 들아, 비-일시적 컴퓨터-판독가능 매체)에 저장된 명령들을 실행하는 프로세서에 의해 개시될 수 있다.
[0083] 도 10을 참조하여, 모바일 디바이스의 특정 예시적 실시예의 블록도가 묘사되고 일반적으로 1000으로 표기된다. 예를 들어, 모바일 디바이스(1000)는 디지털 신호 프로세서(DSP) 같은 프로세서(1010)를 포함할 수 있다. 프로세서(1010)는 도 5-도 9 중 임의의 도면의 방법들에 따라 형성된 도 1의 MOM 캐패시터(100), 도 2의 MOM 캐패시터(200), 도 3의 MOM 캐패시터(300), 또는 도 4의 MOM 캐패시터(400) 같은 MOM 캐패시터(1064)를 포함할 수 있다. MOM 캐패시터(1064)가 프로세서(1010)에 포함되는 것으로 도시되지만, 대안적인 실시예들에서, MOM 캐패시터(1064)는 모바일 디바이스(1000)의 다른 컴포넌트들에 포함될 수 있다. 프로세서(1010)는 프로세서(1010)에 의해 실행 가능한 명령들을 저장하는, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그램 가능 판독-전용 메모리(PROM), 소거 가능 프로그램 가능 판독-전용 메모리(EPROM), 전기 소거 가능 프로그램 가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크(disk), 제거 가능 디스크(disk), 컴팩트 디스크(disc) 판독-전용 메모리(CD-ROM), 비-일시적 컴퓨터-판독가능 매체, 또는 기술 분야에서 알려진 임의의 다른 형태의 비-일시적 스토리지 매체 같은 메모리(1032)에 연결될 수 있다.
[0084] 도 10은 또한 프로세서(1010) 및 디스플레이(1028)에 연결된 디스플레이 제어기(1026)를 도시한다. 코더/디코더(CODEC: 코덱)(1034)는 또한 프로세서(1010)에 연결될 수 있다. 스피커(1036) 및 마이크로폰(1038)은 CODEC(1034)에 연결될 수 있다. 도 10은 또한, 무선 제어기(1040)가 프로세서(1010) 및 안테나(1042)에 연결될 수 있는 것을 가리킨다.
[0085] 특정 실시예에서, 프로세서(1010), 디스플레이 제어기(1026), 메모리(1032), 코덱(1034), 및 무선 제어기(1040)는 패키지형 시스템 또는 시스템-온-칩 디바이스(1022)에 포함된다. 입력 디바이스(1030) 및 전원(1044)은 시스템-온-칩 디바이스(1022)에 연결될 수 있다. 게다가, 특정 실시예에서, 도 10에 예시된 바와 같이, 디스플레이(1028), 입력 디바이스(1030), 스피커(1036), 마이크로폰(1038), 안테나(1042), 및 전원(1044)은 시스템-온-칩 디바이스(1022) 외부에 있다. 그러나, 디스플레이(1028), 입력 디바이스(1030), 스피커(1036), 마이크로폰(1038), 안테나(1042), 및 전원(1044)의 각각은 인터페이스 또는 제어기 같은 시스템-온-칩 디바이스(1022)의 컴포넌트에 연결될 수 있다. 도 10은 또한, 시스템-온-칩 디바이스(1022)가 MOM 캐패시터(1064)를 포함하는 반도체 디바이스를 포함할 수 있다는 것을 묘사한다. 다양한 실시예들에 따라, MOM 캐패시터(1064)를 포함하는 반도체 디바이스는 특정 애플리케이션에 따라 모바일 디바이스(1000)의 컴포넌트들 중 하나 또는 그 초과에 연결(또는 상기 컴포넌트들 중 하나 또는 그 초과 내에 통합)될 수 있다.
[0086] 상기 개시된 디바이스들 및 기능성들은 컴퓨터-판독가능 매체들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSⅡ, GERBER 등)로 설계 및 구성될 수 있다. 몇몇 또는 모든 그런 파일들은 그런 파일들에 기초하여 디바이스들을 제조하기 위하여 제조 핸들러(handler)들에 제공될 수 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하고 그 다음 반도체 웨이퍼들은 반도체 다이(die)들로 커팅되고 반도체 칩들로 패키징된다. 그 다음 반도체 칩들은 전자 디바이스들에 이용된다. 도 11은 전자 디바이스 제조 프로세스(1100)의 특정 예시적 실시예를 묘사한다.
[0087] 물리적 디바이스 정보(1102)는 리서치 컴퓨터(research computer)(1106) 같은 제조 프로세스(1100)에서 수신된다. 물리적 디바이스 정보(1102)는 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(1102)는 리서치 컴퓨터(1106)에 연결된 사용자 인터페이스(1104)를 통해 입력된 물리적 파라미터들, 재료 특성들, 및 구조 정보를 포함할 수 있다. 리서치 컴퓨터(1106)는 메모리(1110) 같은 컴퓨터-판독가능 매체에 연결된 하나 또는 그 초과의 프로세싱 코어들 같은 프로세서(1108)를 포함한다. 메모리(1110)는 프로세서가(1108)가 물리적 디바이스 정보(1102)를 파일 포맷에 따르게 변환하고 라이브러리 파일(1112)을 생성하게 하도록 실행 가능한 컴퓨터-판독가능 명령들을 저장할 수 있다.
[0088] 특정 실시예에서, 라이브러리 파일(1112)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(1112)은, 전자 설계 자동화(EDA) 툴(1120)에 사용하기 위하여 제공된 도 5-도 9 중 임의의 도면의 방법들에 따라 형성된, 도 1의 MOM 캐패시터(100), 도 2의 MOM 캐패시터(200), 도 3의 MOM 캐패시터(300), 또는 도 4의 MOM 캐패시터(400)를 포함하는 반도체 디바이스를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
[0089] 라이브러리 파일(1112)은 메모리(1118)에 연결된, 하나 또는 그 초과의 프로세싱 코어들 같은 프로세서(1116)를 포함하는 설계 컴퓨터(1114)에서 EDA 툴(1120)과 함께 사용될 수 있다. EDA 툴(1120)은 설계 컴퓨터(1114)의 사용자가 라이브러리 파일(1112)을 사용하여 MOM 캐패시터를 포함하는 회로를 설계하게 하도록 메모리(1118)에 프로세서 실행 가능 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(1114)의 사용자는 설계 컴퓨터(1114)에 연결된 사용자 인터페이스(1124)를 통해 회로 설계 정보(1122)를 입력할 수 있다. 회로 설계 정보(1122)는 MOM 캐패시터를 포함하는 반도체 디바이스 같은, 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시하기 위하여, 회로 설계 특성은 특정 회로들의 신원 및 회로 설계, 포지셔닝 정보, 피처 사이즈 정보, 상호연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보에 있어서의 다른 엘리먼트들에 대한 관계들을 포함할 수 있다.
[0090] 설계 컴퓨터(1114)는 파일 포맷에 따르게, 회로 설계 정보(1122)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하기 위하여, 파일 포매이션(formation)은 평면 기하구조 형상들, 텍스트 라벨들, 및 GDSⅡ(Graphic Data System) 파일 포맷 같은 계층 포맷에서 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(1114)는 다른 회로들 또는 정보에 더하여, MOM 캐패시터를 포함하는 반도체 디바이스를 설명하는 정보를 포함하는 GDSⅡ 파일(1126) 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시하기 위하여, 데이터 파일은 MOM 캐패시터를 포함하는 반도체 디바이스 및 SOC 내의 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 SOC(system-on-chip: 시스템-온-칩)에 대응하는 정보를 포함할 수 있다.
[0091] GDSⅡ 파일(1126)은 MOM 캐패시터를 포함하고 GDSⅡ 파일(1126)의 변환된 정보에 따르는 반도체 디바이스를 제조하기 위하여 제조 프로세스(1128)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표 마스크(1132)로서 도 11에 예시된, 포토리소그래피 프로세싱에 사용될 마스크들 같은 하나 또는 그 초과의 마스크들을 생성하기 위하여 GDSⅡ 파일(1126)을 마스크 제조자(1130)에 제공하는 것을 포함할 수 있다. 마스크(1132)는 테스트될 수 있고 대표 다이(1136) 같은 다이들로 분리될 수 있는 하나 또는 그 초과의 웨이퍼들(1134)을 생성하기 위하여 제조 프로세스 동안 사용될 수 있다. 다이(1136)는 MOM 캐패시터를 포함하는 반도체 디바이스를 포함하는 회로를 포함한다.
[0092] 다이(1136)는 패키징 프로세스(1138)에 제공될 수 있고 여기서 다이(1136)는 대표 패키지(1140)로 통합된다. 예를 들어, 패캐지(1140)는 SiP(system-in-package: 패키지형 시스템) 어레인지먼트 같은 단일 다이(1136) 또는 다수의 다이들을 포함할 수 있다. 패키지(1140)는 JEDEC(Joint Electron Device Engineering Council) 표준들 같은 하나 또는 그 초과의 표준들 또는 사양들에 따르도록 구성될 수 있다.
[0093] 패키지(1140)에 관한 정보는 컴퓨터(1146)에 저장된 컴포넌트 라이브러리를 통해서와 같이, 다양한 생산 설계자들에 분배될 수 있다. 컴퓨터(1146)는 메모리(1150)에 연결된, 하나 또는 그 초과의 프로세싱 코어들 같은 프로세서(1148)를 포함할 수 있다. 인쇄 회로 기판(PCB) 툴은 컴퓨터(1146)의 사용자로부터 사용자 인터페이스(1144)를 통해 수신된 PCB 설계 정보(1142)를 프로세싱하기 위하여 메모리(1150)에 프로세서 실행 가능 명령들로서 저장될 수 있다. PCB 설계 정보(1142)는 회로 기판상에 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있고, 패캐징된 반도체 디바이스는 MOM 캐패시터를 포함하는 반도체 디바이스를 포함하는 패키지(1140)에 대응한다.
[0094] 컴퓨터(1146)는 회로 기판상에 패키징된 반도체 디바이스의 물리적 포지셔닝 정보뿐 아니라, 트레이스들 및 비아들 같은 전기 연결의 레이아웃을 포함하는 데이터를 가진 GERBER 파일(1152) 같은 데이터 파일을 생성하기 위하여 PCB 설계 정보(1142)를 변환하도록 구성될 수 있고, 패키징된 반도체 디바이스는 MOM 캐패시터를 포함하는 반도체 디바이스를 포함하는 패키지(1140)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷과 상이한 포맷을 가질 수 있다.
[0095] GERBER 파일(1152)은 보드 어셈블리 프로세스(1154)에서 수신될 수 있고 GERBER 파일(1152) 내에 저장된 설계 정보에 따라 제조된 대표되는 PCB(1156) 같은 PCB들을 생성하기 위하여 사용될 수 있다. 예를 들어, GERBER 파일(1152)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위하여 하나 또는 그 초과의 머신들에 업로드될 수 있다. PCB(1156)에는 대표적인 인쇄 회로 어셈블리(PCA)(1158)를 형성하기 위하여 패키지(1140)를 포함하는 전자 컴포넌트들이 파퓰레이팅(populate)될 수 있다.
[0096] PCA(1158)는 생산 제조 프로세스(1160)에서 수신되고 제 1 대표적인 전자 디바이스(1162) 및 제 2 대표적인 전자 디바이스(1164) 같은 하나 또는 그 초과의 전자 디바이스들에 통합될 수 있다. 예시적이고, 비-제한적 예로서, 제 1 대표적인 전자 디바이스(1162), 제 2 대표적인 전자 디바이스(1164), 또는 둘 다는, MOM 캐패시터를 포함하는 반도체 디바이스가 통합되어 있는 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정된 로케이션 데이터 유닛 및 컴퓨터의 그룹으로부터 선택될 수 있다. 다른 예시적이고, 비-제한적 예로서, 대표적인 전자 디바이스들(1162 및 1164) 중 하나 또는 그 초과는 모바일 폰들, 핸드-헬드 개인용 휴대폰(PCS) 유닛들, 휴대 정보 단말들 같은 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 인에이블된 디바이스들, 네비게이션 디바이스들, 미터 판독 장비 같은 고정된 로케이션 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 임의의 결합 같은 원격 유닛들일 수 있다. 비록 도 11이 본 개시의 지침들에 따른 원격 유닛들을 예시하지만, 본 개시는 이들 예시된 유닛들로 제한되지 않는다. 본 개시의 실시예들은 메모리 및 온-칩 회로를 포함하는 액티브 집적 회로를 포함하는 임의의 디바이스에 적당히 이용될 수 있다.
[0097] MOM 캐패시터를 포함하는 반도체 디바이스를 포함하는 디바이스는 예시적인 프로세스(1100)에 설명된 바와 같이, 전자 디바이스로 제조, 프로세싱, 및 통합될 수 있다. 도 1-도 11에 관하여 개시된 실시예들의 하나 또는 그 초과의 양상들은 라이브러리 파일(1112), GDSⅡ 파일(1126), 및 GERBER 파일(1152) 내에서뿐 아니라, 리서치 컴퓨터(1106)의 메모리(1110), 설계 컴퓨터(1114)의 메모리(1118), 컴퓨터(1146)의 메모리(1150), 보드 어셈블리 프로세스(1154)에서 같은 다양한 스테이지들에 사용되고, 또한 마스크(1132), 다이(1136), 패키지(1140), PCA(1158), 다른 프로토타입 회로들 또는 디바이스들(도시되지 않음) 같은 제품들에 통합된 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리, 또는 이들의 임의의 결합에 저장된 바와 같은 다양한 프로세싱 스테이지들에 포함될 수 있다. 비록 다양한 대표적인 스테이지들이 도 1-도 11을 참조하여 묘사되지만, 다른 실시예들에서 보다 적은 스테이지들이 사용될 수 있거나 부가적인 스테이지들이 포함될 수 있다. 유사하게, 도 11의 프로세스(1100)는 프로세스(1100)의 다양한 스테이지들을 수행하는 단일 엔티티 또는 하나 또는 그 초과의 엔티티들에 의해 수행될 수 있다.
[0098] 설명된 실시예들과 함께, MOM 캐패시터 디바이스를 포함하는 장치가 개시된다. MOM 캐패시터 디바이스는 기판에 연결된 전하를 전도시키기 위한 제 1 수단을 포함한다. 전하를 전도시키기 위한 제 1 수단은 도 1의 제 1 금속 구조(106) 또는 제 1 전극(140), 도 2의 전극(140), 도 3의 전극(140), 또는 도 4의 전극(140)일 수 있다. 기판은 도 1의 기판(102), 도 2의 기판(211)의 STI 부분, 또는 도 3의 기판(302)의 실리콘 부분일 수 있다. 전하를 전도시키기 위한 제 1 수단은 평판 캐패시터의 제 1 캐패시터 판에 대응할 수 있다. 전하를 전도시키기 위한 제 1 수단은 전도 게이트 재료를 포함한다. 전도 게이트 재료는 도 1의 전도 게이트 재료(104), 도 2의 게이트 구조들(208) 또는 도 3의 게이트 구조들(208)일 수 있다.
[0099] MOM 캐패시터 디바이스는 기판에 연결된 전하를 전도시키기 위한 제 2 수단을 더 포함한다. 전하를 전도시키기 위한 제 2 수단은 평판 캐패시터의 제 2 캐패시터 판에 대응할 수 있다. 전하를 전도시키기 위한 제 2 수단은 도 1의 제 2 금속 구조(112) 또는 제 2 전극(142), 도 2의 전극(142), 도 3의 전극(142), 또는 도 4의 전극(142)일 수 있다. 전하를 전도시키기 위한 제 2 수단은 콘택 금속을 포함한다. 콘택 금속은 도 1의 콘택 금속(120), 도 2의 제 1 전극 부분들(207), 또는 도 3의 제 1 전극 부분들(207)일 수 있다. 전하를 전도시키기 위한 제 1 수단은 전하를 전도시키기 위한 제 2 수단에 가장 가깝다.
[00100] 특정 실시예에서, 전하를 전도시키기 위한 제 1 수단 및 전하를 전도시키기 위한 제 2 수단은 제 1 신호 소스 및 제 2 신호 소스에 각각 연결될 수 있고, 제 1 신호 소스 및 제 2 신호 소스 사이의 전압 차에 기초하여 전하를 전도할 수 있다. 예를 들어, 전하를 전도시키기 위한 제 1 수단 및 전하를 전도시키기 위한 제 2 수단은 평판 캐패시터의 제 1 캐패시터 판 및 제 2 캐패시터 판과 유사하거나, 도 2-도 4의 전극들(140, 142, 및 212-214) 중 임의의 전극과 유사한 방식으로 동작할 수 있다. MOM 캐패시터 디바이스는 제 1 대표적인 전자 디바이스(1162), 제 2 대표적인 전자 디바이스(1164), 또는 이들의 결합 같은 전자 디바이스 내에 통합될 수 있다.
[00101] 설명된 실시예들과 함께, 비-일시적 컴퓨터-판독가능 매체는 MOM 캐패시터 디바이스의 제조를 개시하기 위하여 컴퓨터에 의해 실행 가능한 명령들을 저장한다. 예를 들어, 비-일시적 컴퓨터 판독가능 매체는 방법들(500-900) 중 임의의 방법에 기초하여 MOM 캐패시터 디바이스의 제조를 개시하기 위하여 컴퓨터에 의해 실행 가능한 명령들을 저장할 수 있다. MOM 캐패시터 디바이스는 도 1의 MOM 캐패시터(100), 도 2의 MOM 캐패시터(200), 도 3의 MOM 캐패시터(300), 또는 도 4의 MOM 캐패시터(400)일 수 있다.
[00102] MOM 캐패시터 디바이스의 제조는 제 1 전극을 형성하는 것을 포함한다. 제 1 전극은 전도 게이트 재료를 포함할 수 있다. 전도 게이트 재료는 도 1의 전도 게이트 재료(104), 도 2의 게이트 구조들(208), 또는 도 3의 게이트 구조들(208)일 수 있다.
[00103] MOM 캐패시터의 제조는 제 2 전극을 형성하는 것을 더 포함한다. 제 2 전극은 콘택 금속을 포함할 수 있다. 콘택 금속은 도 1의 콘택 금속(120), 도 2의 제 1 전극 부분들(207), 또는 도 3의 제 1 전극 부분들(207)일 수 있다. 제 1 전극은 제 2 전극에 가장 가깝다. 프로세서 및 메모리는 반도체 제조 플랜트의 장비 같이, 전자 디바이스 내에 통합될 수 있다.
[00104] 당업자들은 추가로, 본원에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 둘 다의 결합들로서 구현될 수 있다는 것을 인식할 것이다. 다양한 예시적 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능성 측면에서 일반적으로 상기 설명되었다. 그런 기능성이 하드웨어로 구현되든 프로세서로 구현되든, 실행 가능한 명령들은 전체 시스템에 부과된 특정 애플리케이션 및 설계 제약들에 따른다. 당업자들은 각각의 특정 애플리케이션에 대하여 가변하는 방식들로 설명된 기능성을 구현할 수 있지만, 그런 구현 판정들은 본 개시의 범위에서 벗어남을 유발하는 것으로 해석되지 않아야 한다.
[00105] 본원에 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 두 개의 결합들로 직접 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그램 가능 판독-전용 메모리(PROM), 소거 가능 프로그램 가능 판독-전용 메모리(EPROM), 전기적 소거 가능 프로그램 가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크(disk), 제거 가능 디스크(disk), 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 기술 분야에서 알려진 비-일시적 스토리지 매체의 임의의 다른 형태에 상주할 수 있다. 예시적인 스토리지 매체는, 프로세서가 스토리지 매체로부터 정보를 판독할 수 있고 스토리지 매체에 정보를 기록할 수 있도록 프로세서에 연결된다. 대안으로, 스토리지 매체는 프로세서에 필수 일 수 있다. 프로세서 및 스토리지 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 스토리지 매체는 컴퓨팅 디바이스 또는 사용자 단말에 별개의 컴포넌트들로서 상주할 수 있다.
[00106] 개시된 실시예들의 이전 설명은 당업자가 개시된 실시예들을 만들거나 사용하게 하도록 제공된다. 이들 실시예들에 대한 다양한 변형들은 당업자들에게 쉽게 명백할 것이고, 본원에 정의된 원리들은 본 개시의 범위에서 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 개시는 본원에 도시된 실시예들로 제한되도록 의도되는 것이 아니라 다음 청구항들에 의해 정의된 바와 같은 원리들 및 신규 피처들과 일치하는 가능한 한 최광의 범위에 부합될 것이다.
Claims (25)
- 금속-산화물-금속(MOM) 캐패시터 디바이스로서,
기판(substrate)에 연결된(coupled) 전도 게이트 재료(conductive gate material);
상기 전도 게이트 재료에 연결된 제 1 금속 구조; 및
상기 기판에 연결되고 상기 제 1 금속 구조로부터 이격된(spaced) 제 2 금속 구조를 포함하고,
상기 제 2 금속 구조는 상기 기판에 연결하기 위한 콘택(contact) 금속을 포함하고,
상기 콘택 금속은 상기 전도 게이트 재료와 공통적이지 않은 적어도 하나의 재료를 포함하고,
상기 제 2 금속 구조는 비아(via) 구조에 의해 상기 제 2 금속 구조보다 더 높게 배치된 더 높은 금속 구조에 연결되는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 1 항에 있어서,
상기 전도 게이트 재료를 상기 기판에 연결시키는 게이트 유전체 층을 더 포함하는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 1 항에 있어서,
상기 전도 게이트 재료는 상기 기판의 얕은 트렌치 격리(STI: shallow trench isolation) 부분에 연결되는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 1 항에 있어서,
상기 전도 게이트 재료는 상기 기판의 실리콘 부분에 연결되는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 1 항에 있어서,
상기 전도 게이트 재료 및 상기 제 1 금속 구조를 포함하는 제 1 전극이 제 1 전압에 의해 바이어스(bias)되고 그리고 상기 제 2 금속 구조를 포함하는 제 2 전극이 제 2 전압에 의해 바이어스될 때, 상기 제 1 전극과 상기 제 2 전극 사이의 총 캐패시턴스는 상기 전도 게이트 재료와 상기 콘택 금속 사이의 캐패시턴스를 포함하는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 1 항에 있어서,
상기 전도 게이트 재료와 상기 콘택 금속 사이의 게이트-대-콘택 피치(gate-to-contact pitch)는 설계 규칙에 의해 허용된 최소치인,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 1 항에 있어서,
상기 전도 게이트 재료와 상기 콘택 금속 사이의 게이트-대-콘택 피치는, 두 개의 인접한 콘택 금속들 사이의 콘택-대-콘택 피치보다 작고 그리고 두 개의 인접한 전도 게이트 재료들 사이의 게이트-대-게이트 피치보다 작은,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 1 항에 있어서,
상기 전도 게이트 재료, 상기 제 1 금속 구조, 및 상기 제 2 금속 구조는 적어도 하나의 반도체 다이(die)에 통합되는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 1 항에 있어서,
상기 전도 게이트 재료, 상기 제 1 금속 구조, 및 상기 제 2 금속 구조가 통합되어 있는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정된 로케이션 데이터 유닛, 컴퓨터 또는 이들의 조합을 더 포함하는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 금속-산화물-금속(MOM) 캐패시터 디바이스를 형성하는 방법으로서,
제 1 전극을 형성하는 단계 ― 상기 제 1 전극은 기판에 연결된 전도 게이트 재료를 포함함 ―;
상기 기판에 연결되고 상기 제 1 전극으로부터 이격된 제 2 전극을 형성하는 단계 ― 상기 제 2 전극은 상기 기판에 연결하기 위한 콘택 금속을 포함하는 금속 구조를 포함하고, 상기 콘택 금속은 상기 전도 게이트 재료와 공통적이지 않은 적어도 하나의 재료를 포함함 ―; 및
상기 금속 구조를 상기 금속 구조보다 더 높게 배치된 더 높은 금속 구조에 연결시키는 비아 구조를 형성하는 단계를 포함하는,
금속-산화물-금속(MOM) 캐패시터 디바이스를 형성하는 방법. - 제 10 항에 있어서,
상기 전도 게이트 재료와 상기 콘택 금속 사이의 게이트-대-콘택 피치는 설계 규칙에 의해 허용된 최소치인,
금속-산화물-금속(MOM) 캐패시터 디바이스를 형성하는 방법. - 제 10 항에 있어서,
상기 전도 게이트 재료와 상기 콘택 금속 사이의 게이트-대-콘택 피치는, 두 개의 인접한 콘택 금속들 사이의 콘택-대-콘택 피치보다 작고 그리고 두 개의 인접한 전도 게이트 재료들 사이의 게이트-대-게이트 피치보다 작은,
금속-산화물-금속(MOM) 캐패시터 디바이스를 형성하는 방법. - 제 10 항에 있어서,
상기 제 1 전극을 형성하는 단계 및 상기 제 2 전극을 형성하는 단계는 전자 디바이스에 통합된 프로세서에 의해 개시되는,
금속-산화물-금속(MOM) 캐패시터 디바이스를 형성하는 방법. - 금속-산화물-금속(MOM) 캐패시터 디바이스로서,
기판에 연결된 전하를 전도시키기 위한 제 1 수단 ― 상기 전하를 전도시키기 위한 제 1 수단은 제 1 캐패시터 판(plate)에 대응하고, 상기 전하를 전도시키기 위한 제 1 수단은 전도 게이트 재료를 포함함 ―;
상기 기판에 연결된 전하를 전도시키기 위한 제 2 수단 ― 상기 전하를 전도시키기 위한 제 2 수단은 제 2 캐패시터 판에 대응하고, 상기 전하를 전도시키기 위한 제 2 수단은 상기 기판에 연결하기 위한 콘택 금속을 포함하고, 상기 콘택 금속은 상기 전도 게이트 재료와 공통적이지 않은 적어도 하나의 재료를 포함하고, 상기 전하를 전도시키기 위한 제 1 수단은 상기 전하를 전도시키기 위한 제 2 수단으로부터 이격됨 ―; 및
상기 콘택 금속을 상기 콘택 금속보다 더 높게 배치된 더 높은 금속 구조에 연결시키는, 전하를 전도시키기 위한 제 3 수단을 포함하는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 14 항에 있어서,
상기 전하를 전도시키기 위한 제 1 수단을 상기 기판에 연결시키는 게이트 산화물 층을 더 포함하는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 14 항에 있어서,
상기 전하를 전도시키기 위한 제 1 수단은 상기 기판의 실리콘 부분에 연결되는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 14 항에 있어서,
상기 전하를 전도시키기 위한 제 1 수단은 상기 기판의 얕은 트렌치 격리(STI) 부분에 연결되는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 14 항에 있어서,
상기 전하를 전도시키기 위한 제 1 수단 및 상기 전하를 전도시키기 위한 제 2 수단은 적어도 하나의 반도체 다이에 통합되는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 제 14 항에 있어서,
상기 전하를 전도시키기 위한 제 1 수단 및 상기 전하를 전도시키기 위한 제 2 수단이 통합되어 있는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정된 로케이션 데이터 유닛, 컴퓨터, 또는 이들의 조합을 더 포함하는,
금속-산화물-금속(MOM) 캐패시터 디바이스. - 비-일시적 컴퓨터-판독가능 매체로서,
프로세서에 의해 실행될 때, 상기 프로세서로 하여금:
금속-산화물-금속(MOM) 캐패시터 디바이스의 제조를 개시하도록 하는 프로세서-실행 가능 명령들을 포함하고,
상기 MOM 캐패시터 디바이스는,
제 1 전극을 형성하는 것 ― 상기 제 1 전극은 전도 게이트 재료를 포함함 ―; 및
제 2 전극을 형성하는 것 ― 상기 제 2 전극은 기판에 연결하기 위한 콘택 금속을 포함하고, 상기 콘택 금속은 상기 전도 게이트 재료와 공통적이지 않은 적어도 하나의 재료를 포함하고, 상기 제 1 전극은 상기 제 2 전극으로부터 이격되고, 상기 제 1 전극은 제 1 비아 구조에 의해 상기 제 1 전극보다 더 높게 배치된 제 1 더 높은 금속 구조에 연결됨 ―
에 의해 제조되는,
비-일시적 컴퓨터-판독가능 매체. - 제 20 항에 있어서,
상기 전도 게이트 재료와 상기 콘택 금속 사이의 게이트-대-콘택 피치는 설계 규칙에 의해 허용된 최소치인,
비-일시적 컴퓨터-판독가능 매체. - 제 20 항에 있어서,
상기 전도 게이트 재료와 상기 콘택 금속 사이의 게이트-대-콘택 피치는 두 개의 인접한 콘택 금속들 사이의 콘택-대-콘택 피치 또는 두 개의 인접한 전도 게이트 재료들 사이의 게이트-대-게이트 피치보다 작은,
비-일시적 컴퓨터-판독가능 매체. - 방법으로서,
반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계
를 포함하고,
상기 반도체 디바이스는 금속-산화물-금속(MOM) 캐패시터를 포함하고, 상기 MOM 캐패시터는:
기판에 연결된 전도 게이트 재료;
상기 전도 게이트 재료에 연결된 제 1 금속 구조; 및
상기 기판에 연결되고 상기 제 1 금속 구조로부터 이격된 제 2 금속 구조를 포함하고,
상기 제 2 금속 구조는 상기 기판에 연결하기 위한 콘택 금속을 포함하고,
상기 콘택 금속은 상기 전도 게이트 재료와 공통적이지 않은 적어도 하나의 재료를 포함하고,
상기 제 1 금속 구조는 제 1 비아 구조에 의해 상기 제 1 금속 구조보다 더 높게 배치된 제 1 더 높은 금속 구조에 연결되는,
방법. - 제 23 항에 있어서,
상기 데이터 파일은 GDSⅡ 포맷을 가지는,
방법. - 제 23 항에 있어서,
상기 데이터 파일은 GERBER 포맷을 가지는,
방법.
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