JP6224737B2 - キャパシタンスを高めた金属−酸化物−金属（ｍｏｍ）キャパシタ - Google Patents

キャパシタンスを高めた金属−酸化物−金属（ｍｏｍ）キャパシタ Download PDF

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Description

関連出願の相互参照
本出願は、その全体が参照により本明細書に明確に組み込まれている、２０１３年３月５日に出願した本願の譲受人が所有する米国非仮特許出願第１３／７８４，８９５号の優先権を主張するものである。
本開示は、概して、半導体デバイス中の金属−酸化物−金属（ＭＯＭ：ｍｅｔａｌ−ｏｘｉｄｅ−ｍｅｔａｌ）キャパシタに関する。
技術の進歩は、より小さくかつより強力なコンピューティングデバイスをもたらした。たとえば、小さく、軽量で、かつユーザによって容易に運べる携帯型ワイヤレス電話機、携帯情報端末（ＰＤＡ）、およびページングデバイスなどの、ワイヤレスコンピューティングデバイスを含む多様な携帯型パーソナルコンピューティングデバイスが現在存在する。より具体的には、セルラー電話機およびインターネットプロトコル（ＩＰ）電話機などの、携帯型ワイヤレス電話機は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。また、そのようなワイヤレス電話機は、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなどの、ソフトウェアアプリケーションを含む、実行可能な命令を処理することができるプロセッサなどの、電子デバイスを含む。したがって、これらのワイヤレス電話機は、かなりの計算能力を含むことができる。
電子デバイスは、インダクタ、抵抗器、およびキャパシタなどの、受動部品を含むことができ、これらは、集積回路（ＩＣ）のチューニング、フィルタリング、インピーダンスマッチング、および利得制御に広く使用されている。様々なタイプのキャパシタの中で、金属−酸化物−金属（ＭＯＭ）キャパシタは、アナログ同調回路、スイッチドキャパシタ回路、フィルタ、共振器、アップコンバージョンおよびダウンコンバージョンミキサ、ならびにアナログ／ディジタル（Ａ／Ｄ）変換器において使用される。そのような用途におけるキャパシタの困難な課題は、ＩＣの小さい表面積を追求しながら、大きいキャパシタンス値を与えるまたはキャパシタンスのレベルを維持するＭＯＭキャパシタを有することを含む。
相補型金属−酸化物−半導体（ＣＭＯＳ）製作プロセスを使用して形成される従来型の金属−酸化物−金属（ＭＯＭ）キャパシタでは、電極は、基板上に形成した複数の金属層を含むことができる。従来型のＭＯＭキャパシタのキャパシタンスは、隣接する対の電極の各メタル層間のキャパシタンスを含む隣接する対の電極のキャパシタンスに基づくことが可能である。従来型のＭＯＭキャパシタの表面積（すなわち、「フットプリント」）を増加させずに従来型のＭＯＭキャパシタのキャパシタンスを大きくするための一方法は、電極中に導電性ゲート材料またはコンタクトメタルを含ませることによる。たとえば、導電性ゲート材料を含ませることによって、追加のキャパシタンスが、導電性ゲート材料と隣接する電極の導電性ゲート材料との間に形成され得る。追加のキャパシタンスは、隣接する電極の２つのコンタクトメタル部分間に同様に形成され得る。従来型のＭＯＭキャパシタのキャパシタンスをさらに大きくするために、追加の電極が追加され得る。しかしながら、従来型のＭＯＭキャパシタの表面積は、ＣＭＯＳ製作プロセスに関係する設計ルールによって制約されることがあり、それが、従来型のＭＯＭキャパシタが表面積の望ましくない増加をともなわずに特定のキャパシタンスを実現することを妨げることがある。
本開示に従って形成されるＭＯＭキャパシタは、基板に接続された電極対を含み、従来型のＭＯＭキャパシタと比較して高めたキャパシタンスを可能にする。たとえば、第１の電極対は、基板に両者とも接続された（たとえば、接触するまたは「延伸する」）第１の電極および第２の電極を含むことができ、このように、基板まで「延伸しない」電極を含むＭＯＭキャパシタと比較して追加のキャパシタンスを形成することができる。
さらに、第１の電極および第２の電極の材料は、第１の電極と第２の電極との間の距離が１つまたは複数の製作設計ルール（たとえば、ＣＭＯＳ製作設計ルール）によって規定される「最小」許容距離に実質的に等しくなるように選択され得る。たとえば、設計ルールに従って、導電性ゲート材料とコンタクトメタルとの間の許容距離は、２つの隣接するコンタクトメタルまたは２つの隣接する導電性ゲート材料間の許容距離よりも小さくてもよい。したがって、第１の電極中に導電性ゲート材料を含ませ、第２の電極中にコンタクトメタルを含ませることによって、第１の電極と第２の電極との間の距離が、短縮されることが可能であり、このように、ＭＯＭキャパシタのより高密度の電極対を可能にすることができる。したがって、第１の電極と第２の電極との間の距離を短縮することは、ＭＯＭキャパシタのキャパシタンスを大きくすることができ、ＭＯＭキャパシタの表面積を減少させることが可能であり、これが、ＭＯＭキャパシタの設計によって指定された特定の表面積を超えずにＭＯＭキャパシタの大きなキャパシタンスを可能にすることができる。
特定の実施形態では、ＭＯＭキャパシタデバイスは、基板に結合された導電性ゲート材料を含む。ＭＯＭキャパシタデバイスは、導電性ゲート材料に結合された第１のメタル構造をさらに含む。ＭＯＭキャパシタデバイスは、基板に結合されかつ第１のメタル構造に近接する第２のメタル構造をさらに含む。第１のメタル構造は、ビア構造の使用によって第１の高位（ｈｉｇｈｅｒ）メタル構造に結合される。
別の特定の実施形態では、ＭＯＭキャパシタデバイスを形成する方法は、第１の電極を形成するステップを含む。第１の電極は、導電性ゲート材料を含む。方法は、第２の電極を形成するステップをさらに含む。第２の電極は、コンタクトメタルを含む。第２の電極は、第１の電極に近接する。
別の特定の実施形態では、ＭＯＭキャパシタデバイスは、基板に結合された電荷蓄積を可能にするための第１の手段を含む。電荷蓄積を可能にするための第１の手段は、導電性ゲート材料を含む。ＭＯＭキャパシタデバイスは、基板に結合された電荷蓄積を可能にするための第２の手段をさらに含む。電荷蓄積を可能にするための第２の手段は、コンタクトメタルを含む。電荷蓄積を可能にするための第２の手段は、電荷蓄積を可能にするための第１の手段に近接する。
別の特定の実施形態では、非一時的コンピュータ可読媒体は、プロセッサによって実行されるときに、プロセッサにＭＯＭキャパシタデバイスの製作を始めさせるプロセッサ実行可能な命令を含む。ＭＯＭキャパシタデバイスは、第１の電極を形成するステップによって製作される。第１の電極は、導電性ゲート材料を含む。ＭＯＭキャパシタデバイスは、第２の電極を形成するステップによってさらに製作される。第２の電極は、コンタクトメタルを含む。第２の電極は、第１の電極に近接する。
開示した実施形態のうちの少なくとも１つによって提供される１つの特定の利点は、従来型のＭＯＭキャパシタと比較してＭＯＭキャパシタの高めたキャパシタンスである。たとえば、ＭＯＭキャパシタの電極中に導電性ゲート材料とコンタクトメタルの両方を含ませることによって、ＭＯＭキャパシタのキャパシタンスが、大きくされ得る（たとえば、ＭＯＭキャパシタのキャパシタンスは、導電性ゲート材料とコンタクトメタルとの間のキャパシタンスを含む）。さらに、導電性ゲート材料とコンタクトメタルとの間の距離（たとえば、ゲート−コンタクト間（ｇａｔｅ−ｔｏ−ｃｏｎｔａｃｔ）「ピッチ」）が、２つの隣接する導電性ゲート材料間の距離（たとえば、ゲート間（ｇａｔｅ−ｔｏ−ｇａｔｅ）ピッチ）または２つの隣接するコンタクトメタル間の距離（たとえば、コンタクト間（ｃｏｎｔａｃｔ−ｔｏ−ｃｏｎｔａｃｔ）ピッチ）よりも小さいので、導電性ゲート材料およびコンタクトメタルの交互の配置は、導電性ゲート材料およびコンタクトメタルの他の構成と比較してＭＯＭキャパシタの表面積の縮小を可能にする。加えて、ＭＯＭキャパシタのキャパシタンスは、電極間の距離（たとえば、ゲート−コンタクト間ピッチ）に基づいてさらに高められる。
本開示の他の態様、利点および特徴は、下記の項：図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む全体の出願を概観した後で明らかになるであろう。
金属−酸化物−金属（ＭＯＭ）キャパシタを図示する特定の実施形態の図である。 絶縁性基板上に配置されたＭＯＭキャパシタを図示する特定の実施形態の斜視図である。 シリコン基板上に配置されたＭＯＭキャパシタを図示する特定の実施形態の斜視図である。 ＭＯＭキャパシタの上面図を図示する特定の実施形態の図である。 ＭＯＭキャパシタを形成する方法の第１の例示の実施形態のフローチャートである。 ＭＯＭキャパシタを形成する方法の第２の例示の実施形態のフローチャートである。 ＭＯＭキャパシタを形成する方法の第３の例示の実施形態のフローチャートである。 ＭＯＭキャパシタを形成する方法の第４の例示の実施形態のフローチャートである。 ＭＯＭキャパシタを形成する方法の第５の例示の実施形態のフローチャートである。 ＭＯＭキャパシタを含む通信デバイスのブロック図である。 ＭＯＭキャパシタを含む電子デバイスを製造するための製造プロセスの特定の例示の実施形態のデータ流れ図である。
図１を参照すると、金属−酸化物−金属（ＭＯＭ）キャパシタの特定の実施形態が描かれ、全体として１００と表される。ＭＯＭキャパシタ１００は、基板１０２上に形成された第１の電極１４０および第２の電極１４２を含む。
第１の電極１４０は、基板１０２に結合された導電性ゲート材料１０４を含む。たとえば、導電性ゲート材料１０４は、図１に描かれたように介在するゲート誘電体層１０３を介して基板１０２に結合されてもよい。第１の電極１４０は、導電性ゲート材料１０４を含む第１のメタル構造１０６をさらに含む。たとえば、第１のメタル構造１０６は、導電性ゲート材料１０４から全体が形成されてもよい、または第１のメタル構造１０６の下側部分が、導電性ゲート材料１０４を含んでもよく、一方で第１のメタル構造１０６の上側部分（たとえば、相補型金属−酸化膜−半導体（ＣＭＯＳ）設計に関係する「メタル０」層ローカル配線（ｌｏｃａｌ ｃｏｎｎｅｃｔｉｏｎ））は、下側部分とは異なる金属または材料から形成されてもよい。第１のメタル構造１０６は、第１のビア構造１０８を介して第１の高位（ｈｉｇｈｅｒ）メタル構造１１０（たとえば、「メタル１」層構造）に結合される。例示すると、第１の高位メタル構造１１０は、半導体デバイスの１つまたは複数の上部メタル層内に１つまたは複数のメタルラインを含むことができる。
第２の電極１４２は、基板１０２に結合された第２のメタル構造１１２を含む。たとえば、図１に示したように、第２のメタル構造１１２は、基板１０２に結合されたコンタクトメタル１２０を含む。コンタクトメタル１２０は、トランジスタのソースコンタクトまたはドレインコンタクトなどの、トランジスタのコンタクトとしての使用に適切である金属を含むことができる。特定の実施形態では、導電性ゲート材料１０４およびコンタクトメタル１２０は、異なる材料である。たとえば、導電性ゲート材料１０４は、金属ゲート窒化チタン（ＴｉＮ）膜であってもよく、コンタクトメタル１２０は、タングステンであってもよい。コンタクトメタル１２０用にタングステンを使用することは、基板１０２中への銅の拡散を減少させることができる。第２のメタル構造１１２は、全体がコンタクトメタル１２０から形成され得る、またはコンタクトメタル１２０から形成された下側部分および銅などの別の導電性金属から形成された上側部分（たとえば、「メタル０」層ローカル配線）を有することができる。第２のメタル構造１１２は、第２のビア構造１１４を介して第２の高位メタル構造１１６（たとえば、「メタル１」層構造）に結合される。例示すると、第２の高位メタル構造１１６は、半導体デバイスの１つまたは複数の上部メタル層中に１つまたは複数のメタルラインを含むことができる。
動作中には、第１の電極１４０および第２の電極１４２は、対応する電圧に従って各々バイアスされることが可能であり、第１の電極１４０は、電荷を伝導することができる（たとえば、第１の電極１４０および第２の電極１４２は、平板キャパシタ内の導電性プレートに対応することができる）。キャパシタンスは、第１の電極１４０と第２の電極１４２との間に存在することができる。たとえば、キャパシタンスは、第１の高位メタル構造１１０と第２の高位メタル構造１１６との間の第１のキャパシタンス、第１のビア構造１０８と第２のビア構造１１４との間の第２のキャパシタンス、および第１のメタル構造１０６の少なくとも一部と第２のメタル構造１１２の少なくとも一部との間の第３のキャパシタンスに基づくキャパシタンスＣ１を含むことができる。キャパシタンスＣ１は、基板１０２まで延びる電極（たとえば、基板１０２に結合された導電性ゲート材料を含む、または基板１０２に結合されたコンタクトメタルを含む電極）を含まない従来型のＭＯＭキャパシタのキャパシタンスに対応することがある。ＭＯＭキャパシタ１００のキャパシタンスは、導電性ゲート材料１０４を含む第１のメタル構造１０６の一部とコンタクトメタル１２０を含む第２のメタル構造１１２の一部との間のキャパシタンスＣ２をやはり含む。したがって、第１の電極１４０および第２の電極１４２が基板１０２まで延びるので、ＭＯＭキャパシタ１００のキャパシタンス（たとえば、Ｃ１およびＣ２）は、基板１０２上のＭＯＭキャパシタ１００のフットプリント（たとえば、表面積）を増加させずに大きくなる。
さらに、第１の電極１４０が導電性ゲート材料１０４を含み、かつ第２の電極１４２がコンタクトメタル１２０を含むので、ＭＯＭキャパシタ１００は、２つの隣接する電極が導電性ゲート材料を各々含む場合または２つの隣接する電極がコンタクトメタルを各々含む場合の構成と比較して、大きいキャパシタンスを有する。例示すると、導電性ゲート材料１０４を含む第１のメタル構造１０６およびコンタクトメタル１２０を含む第２のメタル構造１１２は、従来のトランジスタ製作処理に従って形成され得る。たとえば、導電性ゲート材料１０４および／またはゲート誘電体層１０３は、従来のトランジスタゲート形成プロセスに従って形成されてもよく、コンタクトメタル１２０は、従来のトランジスタソースおよび／またはドレインコンタクトメタル堆積および形成に従って形成されてもよい。たとえば、導電性ゲート材料１０４およびコンタクトメタル１２０は、ＣＭＯＳ製作プロセスに従って（たとえば、半導体デバイスの他の構成要素を形成するために使用されるＣＭＯＳ製作プロセス中に）堆積され、パターニングされてもよい。
加えて、第１の電極１４０中に導電性ゲート材料１０４を含ませることによって、および第２の電極１４２中にコンタクトメタル１２０を含ませることによって、第１の電極１４０と第２の電極１４２との間の距離は、「最小」許容ゲート−コンタクト間ピッチ１３０に実質的に等しくなり得る。最小ゲート−コンタクト間ピッチ１３０は、最小許容コンタクト間ピッチ１３４または最小許容ゲート間ピッチ１３２よりも小さくなるように、工業規格によってまたは特定の製作施設によって指定される設計ルールなどの、１つまたは複数の製作設計ルールによって規定され得る。たとえば、最小許容コンタクト間ピッチ１３４は、コンタクトメタル１２０とコンタクトメタルを含む第３の電極１３８との間のピッチに関係付けられてもよい。最小許容ゲート間ピッチ１３２は、導電性ゲート材料１０４と導電性ゲート材料を含む第４の電極１３６との間のピッチに関係付けられてもよい。結果として、第１の電極１４０と第２の電極１４２との間の距離は、隣接する電極がコンタクトメタル１２０を含む（そして最小許容コンタクト間ピッチ１３４によって制限される）他の構成、または隣接する電極が、設計ルールに基づいて導電性ゲート材料１０４を含む（そして最小許容ゲート間ピッチ１３２によって制限される）構成において可能であるはずであるものよりも小さくなり得る。
認識されるであろうように、第１の電極１４０中に導電性ゲート材料１０４を含ませ、かつ第２の電極１４２中にコンタクトメタル１２０を含ませることによって、ＭＯＭキャパシタ１００は、設計ルールに従った利用可能な電極間の最小許容距離に従って有利に構成され得る。第１の電極１４０と第２の電極１４２との間の短縮した距離を有することによって、電極１４０と電極１４２との間のキャパシタンス（たとえば、Ｃ１＋Ｃ２）は、短縮した距離に基づいて大きくされ得る。さらに、第１の電極１４０と第２の電極１４２との間の短縮した距離を有することによって、ＭＯＭキャパシタ１００のフットプリント（たとえば、表面積）は、（たとえば、隣接する電極が導電性ゲート材料１０４を各々含むまたはコンタクトメタル１２０を各々含む）他の構成と比較して縮小され得る。
図２は、基板２１１上に配置された金属−酸化物−金属（ＭＯＭ）キャパシタ２００の特定の実施形態を示す斜視図である。ＭＯＭキャパシタ２００は、図１のＭＯＭキャパシタ１００であってもよい。ＭＯＭキャパシタ２００は、第１の電極部分２０７、ゲート構造２０８、スペーサ構造２０９、および第１の誘電体部分２１０（第１の電極部分２０７とスペーサ構造２０９との間の透明な部分として描かれる）を含む第１の層（基板２１１上の第１の層）を含む。図１のそれぞれ、第１の電極部分２０７は、コンタクトメタル１２０を含む第２のメタル構造１１２のコンタクト部分であり得て、ゲート構造２０８は、導電性ゲート材料１０４を含む第１のメタル構造１０６の部分であり得る。ＭＯＭキャパシタ２００は、第２の電極部分２０５および第２の誘電体部分２０６（第２の電極部分２０５間の透明な部分として描かれる）を含む第２の層（たとえば、第１の層上に配置された「メタル０」層ローカル配線）を含む。第２の電極部分２０５は、図１の第１のメタル構造１０６の上側部分および第２のメタル構造１１２の上側部分であり得る。ＭＯＭキャパシタ２００は、導電性接続部分２０３および誘電体接続部分２０４（導電性接続部分２０３間の透明な部分として描かれる）を含む接続層（たとえば、第２の層上に配置された「ビア０」層）を含む。導電性接続部分２０３は、図１の第１のビア構造１０８および第２のビア構造１１４であり得る。ＭＯＭキャパシタ２００は、第３の電極部分２０１および第３の誘電体部分２０２（第３の電極部分２０１間の透明な領域として描かれる）を含む第３の層（たとえば、接続層上に配置された「メタル１」層）を含む。第３の電極部分２０１は、図１の第１の高位メタル構造１１０および第２の高位メタル構造１１６であり得る。ＭＯＭキャパシタ２００は、基板２１１のシャロートレンチアイソレーション（ＳＴＩ）層上に形成され得る。第１の層から第３の層へと（基板２１１に垂直な方向に）延びる導電性構造は、電極１４０、１４２、および２１２〜２１４を形成することができる。図２に示した電極１４０、１４２、および２１２〜２１４の数は、例示であり、追加の電極またはより少ない電極が、使用されてもよい。
第１の層では、第１の電極部分２０７およびゲート構造２０８は、交互に平行でかつ実質的に等距離の間隔を空けて基板２１１上に配置され得る。第１の電極部分２０７とゲート構造２０８との間の距離は、図１の最小許容ゲート−コンタクト間ピッチ１３０に対応することができ、設計ルールに基づくことが可能である。第１の誘電体部分２１０は、第１の電極部分２０７とゲート構造２０８との間に配置された誘電体材料を含むことができる。第２の層では、第２の電極部分２０５は、平行にかつ実質的に等距離の間隔を空けて配置され得る。第２の誘電体部分２０６は、第２の電極部分２０５間に配置された誘電体材料を含むことができる。第２の電極部分２０５は、第１の電極部分２０７およびゲート構造２０８上に配置され得る。ゲート構造２０８および第１の電極部分２０７の使用によって、ＭＯＭキャパシタ２００は、基板２１１まで延伸され得る。
第３の層では、第３の電極部分２０１は、平行にかつ実質的に等距離の間隔を空けて配置され得る。第３の誘電体部分２０２は、第３の電極部分２０１間に配置された誘電体材料を含むことができる。導電性接続部分２０３は、第２の電極部分２０５上で、第２の電極部分２０５と第３の電極部分２０１との間に配置され得る。導電性接続部分２０３は、対応する第３の電極部分２０１の幅および長さ以下である幅および長さを有するトレンチビアなどの、ビア構造を含むことができる。
基板２１１は、シャロートレンチアイソレーション（ＳＴＩ）タイプの材料部分などの、実質的に非導電性材料部分を含むことができる。特定の実施形態では、基板２１１は、酸化物材料を含むことができる。（ゲート構造２０８を含む）ＭＯＭキャパシタ２００の第１の層は、ＳＴＩタイプの材料部分上に配置され得る。
電極１４０、１４２、および２１２〜２１４は、交互に相互接続されることが可能であり、図３を参照してさらに説明するように、第１の電極コネクタによって接続された第１のセットの電極および第２の電極コネクタによって接続された第２のセットの電極を形成することができる。第１の電極コネクタは、第１の信号ソースを受信するように結合されることが可能であり、第２の電極コネクタは、第２の信号ソースを受信するように結合されることが可能である。そのような構成は、下記にさらに説明するように、並列に配線されたキャパシタ（たとえば、電極１４２および２１２、２１４によって形成された第１のキャパシタプレート、ならびに電極１４０および２１３によって形成された第２のキャパシタプレート）を有するＭＯＭキャパシタ形成することができる。
動作中には、第１の信号ソースおよび第２の信号ソースは、電圧差を第１の電極コネクタと第２の電極コネクタとの間に生じさせることができる。たとえば、電圧差は、電極１４０と電極１４２との間に生じてもよい。電圧差は、電極１４０および第２の電極１４２を平板キャパシタとして作用させることができる。電極１４０、１４２、および２１２〜２１４のうちの電極の各セットは、電圧差に基づいてキャパシタプレートとして作用することができる。
ＭＯＭキャパシタ２００のキャパシタンスは、いくつかの成分に基づくことがある。たとえば、キャパシタンスの第１の成分は、第１の電極部分２０７とゲート構造２０８との間の第１のキャパシタンスであり得る。キャパシタンスの第２の成分は、第２の電極部分２０５間の第２のキャパシタンスであり得る。キャパシタンスの第３の成分は、第３の電極部分２０１間の第３のキャパシタンスであり得る。キャパシタンスは、ＭＯＭキャパシタ２００内に交互に配置された電極の各セット（たとえば、ゲート構造２０８および第１の電極部分２０７の各セット）に基づいて、第１のキャパシタンス、第２のキャパシタンス、および第３のキャパシタンスと同様な追加成分を含むことができる。
基板２１１まで電極１４０、１４２、および２１２〜２１４（たとえば、電極１４２中の第１の電極部分２０７を含みおよび電極１４０中のゲート構造２０８を含む）を延伸することによって、ＭＯＭキャパシタ２００のキャパシタンスは、基板２１１まで電極を延伸しない従来型のＭＯＭキャパシタと比較して大きくされ得る。たとえば、特定の実施形態では、第１の電極部分２０７およびゲート構造２０８によって形成されるキャパシタンスの第１の成分は、基板２１１まで電極を延伸しない従来型のＭＯＭキャパシタ（たとえば、ゲート構造２０８および第１の電極部分２０７を含まない従来型のＭＯＭキャパシタ）と比較して基板２１１の同じ表面積（「フットプリント」）を使用してほぼ１８％だけＭＯＭキャパシタ２００のキャパシタンスを大きくすることができる。
別の特定の実施形態では、第１の電極部分２０７およびゲート構造２０８によって形成されるキャパシタンスの第１の成分は、実質的に同様のキャパシタンスを与えながら、従来型のＭＯＭキャパシタ（たとえば、交互にかつ平行にゲート構造２０８および第１の電極部分２０７を配置しない従来型のＭＯＭキャパシタ）のフットプリントよりも、ＭＯＭキャパシタ２００のフットプリント（たとえば、表面積）がほぼ１８％小さくなることを可能にすることができる。たとえば、ＭＯＭキャパシタ２００のより小さなフットプリントは、ゲート構造２０８と第１の電極部分２０７との間の最小許容ゲート−コンタクト間ピッチに基づいてもよい。最小許容ゲート−コンタクト間ピッチまでゲート構造２０８と第１の電極部分２０７との間の距離を短縮させることによって、ＭＯＭキャパシタ２００のキャパシタンスは、短縮した距離に基づいてさらに大きくされ得る。
図３を参照すると、斜視図は、基板３０２のシリコン部分などの、半導体基板上に配置されたＭＯＭキャパシタ３００の特定の実施形態を示す。ＭＯＭキャパシタ３００は、図２の、第１の電極部分２０７（たとえば、コンタクト部分）、ゲート構造２０８、スペーサ構造２０９、第１の誘電体部分２１０、第２の電極部分２０５（たとえば、「メタル０」層ローカル配線）、第２の誘電体部分２０６、導電性接続部分２０３（たとえば、「ビア０」層）、誘電体接続部分２０４、第３の電極部分２０１（たとえば、「メタル１」層構造）、および第３の誘電体部分２０２を含む。ゲート構造２０８は、高誘電率（たとえば、ハイ−Ｋ）材料層またはゲート酸化物層３０１などの、電気的絶縁性層を介して基板３０２のシリコン部分とは分離され得る。ＭＯＭキャパシタ３００は、図２の電極１４０、１４２、および２１２〜２１４をやはり含むことができ、電極１４０、１４２、および２１２〜２１４は、図２を参照して説明したように、第１の電極コネクタおよび第２の電極コネクタに接続され得る。
動作中には、第１の電極コネクタに与えられた第１の信号ソースおよび第２の電極コネクタに与えられた第２の信号ソースは、第１の電極コネクタと第２の電極コネクタとの間に電圧差を生じさせることができる。電圧差は、ＭＯＭキャパシタ３００に電荷を伝導させる（たとえば、平板キャパシタとして作用させる）ことができ、これによって、ＭＯＭキャパシタ３００内にキャパシタンスを誘起することができる。ＭＯＭキャパシタ３００のキャパシタンスは、図２を参照して説明したように、第１のキャパシタンス、第２のキャパシタンス、および第３のキャパシタンスなどの、いくつかの成分に基づくことができる。キャパシタンスは、ＭＯＭキャパシタ３００内に交互に配置された電極１４０、１４２、および２１２〜２１４の各セット（たとえば、ゲート構造２０８および第１の電極部分２０７の各セット）に基づいて、第１のキャパシタンス、第２のキャパシタンス、および第３のキャパシタンスと同様な追加成分を含むことができる。
ＭＯＭキャパシタ３００のキャパシタンスは、基板３０２のシリコン部分上のＭＯＭキャパシタ３００の形成に基づいて追加成分をさらに含むことができる。たとえば、基板３０２のシリコン部分内の金属−酸化膜−半導体（ＭＯＳ）ゲート構造は、ゲート酸化物層３０１をはさむ第１の追加のゲートキャパシタンス（Ｃｇ）および電荷蓄積によるゲート酸化物層３０１と第１の電極部分２０７との間の第２の追加の接合キャパシタンス（Ｃｊ）をもたらすことができる。特定の実施形態では、ゲート構造２０８は、ＭＯＳ構造（たとえば、ＭＯＭキャパシタ３００）の基板ウェルおよび接合と同じタイプの材料であってもよい。特定の実施形態では、ゲート構造２０８は、ＭＯＭキャパシタ３００が蓄積モードで動作するように十分にバイアスされ、これによって接合キャパシタンス（Ｃｊ）を追加せずにゲートキャパシタンス（Ｃｇ）を追加する。
図３に図示したように、ＭＯＭキャパシタ３００は、基板２１１のＳＴＩ部分上よりはむしろ基板３０２のシリコン部分上に置かれる。加えて、ゲート酸化物層３０１は、基板３０２のシリコン部分とゲート構造２０８との間に置かれる。そのような構成は、ＭＯＭキャパシタ３００に対して追加キャパシタンスを与えることができる。追加キャパシタンスは、第１の電極として作用するゲート構造２０８および第２の電極として作用する第１の電極部分２０７によって形成されるキャパシタに基づくことが可能である。特定の実施形態では、ゲート酸化物層３０１および基板３０２のシリコン部分は、第１の電極と第２の電極との間の誘電性媒質として作用することができる。ＭＯＭキャパシタ３００は、図２のＭＯＭキャパシタ２００よりも大きいキャパシタンス（たとえば、Ｃｇを含むキャパシタンス）を与えることができ、一方で、図２のＭＯＭキャパシタ２００は、図３のＭＯＭキャパシタ３００と比較して高周波数特性の強化を与えることができる。たとえば、基板２１１のＳＴＩタイプの材料部分上にＭＯＭキャパシタ２００を配置することは、ＭＯＭキャパシタ２００を介した高周波数（たとえば、１ＧＨｚよりも大きい）信号劣化または高周波数信号損失を減少させることできる。
図４を参照すると、ＭＯＭキャパシタの上面図を示す図が描かれ、全体として４００と表される。ＭＯＭキャパシタ４００は、図２のＭＯＭキャパシタ２００または図３のＭＯＭキャパシタ３００を含むことができる。ＭＯＭキャパシタ４００は、電極１４０、１４２、および２１２〜２１４、第１の電極コネクタ４０１、ならびに第２の電極コネクタ４０２を含む。電極１４０、１４２、および２１２〜２１４は、図２の電極１４０、１４２、および２１２〜２１４または図３の電極１４０、１４２、および２１２〜２１４であり得る。
第１の電極コネクタ４０１は、第１の信号ソースに電極２１２、１４２、および２１４を結合することができる。第２の電極コネクタ４０２は、第２の信号ソースに電極２１３および１４０を結合することができる。そのような接続は、多重並列（ｍｕｌｔｉｐｌｅ ｐａｒａｌｌｅｌ）キャパシタ接続を有するＭＯＭキャパシタ４００などの、ＭＯＭキャパシタを形成することができる。たとえば、第１の信号ソースおよび第２の信号ソースは、電極１４０と電極１４２との間に電圧差を生じさせることができる。電圧差は、電極１４０および第２の電極１４２に電荷を伝導させる（たとえば、平板キャパシタのキャパシタプレートとして作用する）ことができる。電極１４０、１４２、および２１２〜２１４のうちの電極の各セット（たとえば、電極２１２および１４０、電極１４０および１４２、電極１４２および２１３、ならびに電極２１３および２１４）は、電圧差に基づいて従来型のキャパシタとして作用することができる。
図５を参照すると、ＭＯＭキャパシタを形成する方法の第１の例示の実施形態のフローチャートが描かれ、全体として５００と表される。ＭＯＭキャパシタは、図１のＭＯＭキャパシタ１００、図２のＭＯＭキャパシタ２００、図３のＭＯＭキャパシタ３００、または図４のＭＯＭキャパシタ４００を含むことができる。方法５００の１つまたは複数の動作は、図１０を参照してさらに説明するように、電子デバイス中に集積されたプロセッサによって始められ得る。
方法５００は、５０２において第１の電極を形成するステップを含む。第１の電極は、導電性ゲート材料を含む。導電性ゲート材料は、図１の導電性ゲート材料１０４、図２のゲート構造２０８、または図３のゲート構造２０８であり得る。特定の実施形態では、第１の電極は、基板上に配置されてもよい。基板は、図１の基板１０２、図２の基板２１１のＳＴＩ部分、または図３の基板３０２のシリコン部分であり得る。第１の電極は、基板上に導電性ゲート材料を堆積するステップによって形成され得る。導電性ゲート材料は、化学気相堆積（ＣＶＤ）プロセス、スピンオンプロセス、プラズマエンハンス型化学気相堆積（ＰＥＣＶＤ）プロセス、物理気相堆積（ＰＶＤ）プロセス、または原子層堆積（ＡＬＤ）プロセスなどの、膜堆積プロセスを使用して堆積され得て、化学機械平坦化（ＣＭＰ）プロセスが続き得る。第１の電極の追加の上側部分は、異なる材料を用いる同様のプロセスを使用して形成され得る。
５０４において、第２の電極が形成される。第２の電極は、コンタクトメタルを含む。コンタクトメタルは、図１のコンタクトメタル１２０、図２の第１の電極部分２０７、または図３の第１の電極部分２０７を含む第２のメタル構造１１２の部分であり得る。第１の電極は、第２の電極に近接する。コンタクトメタルは、膜堆積プロセスを使用してコンタクトメタルを堆積することによって、続いてＣＭＰプロセスよって形成され得る。第２の電極の追加の上側部分は、同じまたは異なる材料を用いて同様のプロセスを使用して形成され得る。
第１の電極中に導電性ゲート材料を含ませ、第２の電極中にコンタクトメタルを含ませることによって、方法５００により形成されるＭＯＭキャパシタは、有利なことに、設計ルールに従って利用可能な電極間の最小許容距離に従って構成され得る。第１の電極と第２の電極との間の短縮した距離を有することによって、第１の電極と第２の電極との間のキャパシタンスは、短縮した距離に基づいて大きくされ得る。第１の電極と第２の電極との間の短縮した距離を有することによって、ＭＯＭキャパシタのフットプリント（たとえば、表面積）は、他の構成（たとえば、導電性ゲート材料を各々含むまたはコンタクトメタルを各々含む隣接する電極）と比較して縮小され得る。
図６を参照すると、ＭＯＭキャパシタを形成する方法の第２の例示の実施形態のフローチャートが描かれ、全体として６００と表される。ＭＯＭキャパシタは、図１のＭＯＭキャパシタ１００、図２のＭＯＭキャパシタ２００、図３のＭＯＭキャパシタ３００、または図４のＭＯＭキャパシタ４００を含むことができる。
方法６００は、６０１において、絶縁性基板（たとえば、シリコンウェハ）のシャロートレンチアイソレーション（ＳＴＩ）部分を形成するステップ、およびＳＴＩ部分からＭＯＭキャパシタの製作を開始するステップを含む。絶縁性基板は、図１の基板１０２または図２の基板２１１のＳＴＩ部分であり得る。ＳＴＩ部分は、トレンチをエッチングするステップ、および化学気相堆積（ＣＶＤ）プロセス、スピンオンプロセス、プラズマエンハンス型化学気相堆積（ＰＥＣＶＤ）プロセス、または高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）プロセスなどの、膜堆積プロセスによって、続いて化学機械平坦化（ＣＭＰ）プロセスを実行するステップによって形成され得る。
６０２において、ハイ−Ｋ誘電体層およびダミーゲート層が、基板のＳＴＩ部分上に形成される。ハイ−Ｋ誘電体層は、図３のゲート酸化物層３０１、または図１の介在するゲート誘電体層１０３などの、酸化物層であり得る。特定の実施形態では、ダミーゲート層は、多結晶シリコン膜などの、ＣＭＯＳトランジスタ製作中に使用されるゲート材料を含むことができる。ダミーゲート層は、ＣＶＤプロセスまたはＰＥＣＶＤプロセスなどの、膜堆積プロセスによって、続いてＣＭＰプロセスによって形成され得る。
６０３において、ダミーゲートが、ダミーゲート層から、トランジスタタイプのデバイスなどのアレイ用などにパターニングされる。特定の実施形態では、フォトリソグラフィおよびエッチングプロセスが、ダミーゲートをパターニングする（たとえば、形成する）ために使用されてもよい。ダミーゲートは、ＭＯＭキャパシタにおいて使用されるゲート構造の形状およびサイズに基づいてパターニングされる。たとえば、ダミーゲートは、図１の第１のメタル構造１０６（たとえば、導電性ゲート材料１０４）、図２のゲート構造２０８、または図３のゲート構造２０８に基づいてパターニングされてもよい。ダミーゲートの幅は、ゲート構造に関連付けられ得る。たとえば、幅は、図１の第１のメタル構造１０６（たとえば、導電性ゲート材料１０４）、図２のゲート構造２０８およびスペーサ構造２０９、または図３のゲート構造２０８およびスペーサ構造２０９に関連付けられてもよい。特定の実施形態では、ダミーゲートの幅は、ほぼ２０ｎｍである。
６０４において、スペーサ層が、堆積されかつエッチバックされて、スペーサ構造を形成する。スペーサ構造は、図２のスペーサ構造２０９または図３のスペーサ構造２０９であり得る。スペーサ層は、窒化シリコン（ＳｉＮ）などの、キャパシタンスを大きくする高誘電率を有する任意の適切な材料から構成され得る。スペーサ層は、ＣＶＤプロセスまたはＰＥＣＶＤプロセスなどの、膜堆積プロセスによって形成され得る。スペーサ層が堆積された後、スペーサ層の厚さは、ダミーゲート層の厚さと同等であり得る。スペーサ層は、スペーサ構造を形成するために、（たとえば、プラズマドライエッチングによって）エッチバックされ得る。スペーサ構造は、シリコンウェハの別の部分におけるトランジスタ用のゲートスペーサ構造処理に従って形成され得る。
６０５において、第１の誘電体層が堆積され、ＣＭＰプロセスが実行される。第１の誘電体部分は、基板のＳＴＩ部分上に堆積され得る。堆積した第１の誘電体層は、図２の第１の誘電体部分２１０または図３の第１の誘電体部分２１０であり得る。特定の実施形態では、第１の誘電体層は、アンドープのケイ酸塩ガラス（ＵＳＧ）、フッ化ケイ酸塩ガラス（ＦＳＧ）、プラズマエンハンス型化学気相堆積（ＰＥＣＶＤ）酸化シリコン、または酸化物／窒化物／酸化物などの、シリコン酸化物系材料から構成されてもよい。別の特定の実施形態では、第１の誘電体層は、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、チタン酸バリウムストロンチウム（ＢａｚＳｒ（１−ｚ）ＴｉＯ３（ＢＳＴ））、酸化バリウムチタン（ＢａＴｉＯ３）、酸化ストロンチウムチタン（ＳｒＴｉＯ３）、酸化鉛チタン（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３［ＰＬＺＴ］）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ）ＴｉＯ３［ＰＬＴ］）、酸化タンタル（Ｔａ２Ｏ５）、硝酸カリウム（ＫＮＯ３）、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化リチウムニオブ（ＬｉＮｂＯ３）などの、高誘電率を有する誘電体材料から構成されてもよい。第１の誘電体層の厚さは、ＣＭＰプロセスがダミーゲート、スペーサ層、および第１の誘電体層に実行された後のダミーゲート層の厚さと同等であり得る。特定の実施形態では、ＣＭＰプロセスは、表面を平滑化するためかつ不規則なトポロジーを均一にするために、第１の誘電体層、スペーサ層、ダミーゲート層、またはこれらの組合せの上に実行されてもよい。
６０６において、ダミーゲートが除去され、金属がゲート構造を形成するために堆積され、そしてＣＭＰプロセスが実行される。たとえば、ダミーゲートは、ウェットエッチプロセスまたはプラズマエッチプロセスの適用を介してリセスを形成するために除去されてもよい。金属は、ゲート構造を形成するためにリセス内に堆積され得る。ゲート構造は、図１の第１のメタル構造１０６（たとえば、導電性ゲート材料１０４）、図２のゲート構造２０８、または図３のゲート構造２０８であり得る。ゲート構造は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、アルミニウム−銅合金（Ａｌ−Ｃｕ）、アルミニウム−ネオジウム（Ａｌ−Ｎｄ）、またはアルミニウム−タンタル（Ａｌ−Ｔａ）などの、金属または金属合金から構成され得る。特定の実施形態では、ゲート構造は、ＡＬＤプロセス、ＣＶＤプロセス、スパッタリングプロセス、または電気メッキプロセスなどの、膜堆積プロセスにより形成されてもよい。ＣＭＰプロセスは、ゲート構造上に実行されて、余分なゲート材料を除去する、表面を平滑化する、不規則なトポロジーを均一にする、またはこれらの組合せのために実行され得る。
６０７において、エッチストップ層が堆積される。エッチストップ層は、炭化ケイ素（ＳｉＣ）（任意選択で、炭素をドーピングされる）または窒化ケイ素（ＳｉＮ）（任意選択で、窒素をドーピングされる）から構成され得る。エッチストップ層は、ＣＶＤプロセス、ＰＥＣＶＤプロセス、またはＰＶＤプロセスなどの、膜堆積プロセスによって形成され得る。
６０８において、開口部がエッチストップ層内にパターニングされ、金属が第１の電極部分を形成するために開口部内に堆積され、そしてＣＭＰプロセスが実行される。第１の電極部分は、図１の第２のメタル構造１１２（たとえば、コンタクトメタル１２０）、図２の第１の電極部分２０７、または図３の第１の電極部分であり得る。特定の実施形態では、第１の電極部分は、シングルダマシンプロセス（たとえば、材料に開口部をパターニングし、開口部内へと金属を堆積し、ＣＭＰプロセスを介して余分な金属を除去するプロセス）を介して形成されてもよい。たとえば、フォトリソグラフィおよびエッチプロセスは、第１の電極部分に対応する開口部をパターニングするために実行されてもよい。開口部内に堆積される金属は、銅（Ｃｕ）、アルミニウム−銅合金（ＡｌＣｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、または銀（Ａｇ）などの、金属または金属合金であり得る。第１の電極部分は、ＰＶＤプロセス、スパッタリングプロセス、または電気メッキプロセスなどの、膜堆積プロセスによって形成され得る。
６０９において、第２の誘電体層が堆積され、第１の電極トレンチが第２の誘電体層にパターニングされ、金属が第２の電極部分を形成するために第１の電極トレンチ内に堆積され、そしてＣＭＰプロセスが実行される。第２の誘電体層は、ゲート構造、第１の電極部分、第１の誘電体層、またはこれらの組合せの上に堆積され得る。第２の電極部分は、図２の第２の電極部分２０５、または図３の第２の電極部分２０５であり得る。第２の誘電体層は、図２の第２の誘電体部分２０６、または図３の第２の誘電体部分２０６であり得る。特定の実施形態では、第２の誘電体層は、アンドープのケイ酸塩ガラス（ＵＳＧ）、フッ化ケイ酸塩ガラス（ＦＳＧ）、プラズマエンハンス型化学気相堆積（ＰＥＣＶＤ）酸化シリコン、または酸化物／窒化物／酸化物などの、シリコン酸化物系材料から構成されてもよい。別の特定の実施形態では、第２の誘電体層は、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、チタン酸バリウムストロンチウム（ＢａｚＳｒ（１−ｚ）ＴｉＯ３（ＢＳＴ））、酸化バリウムチタン（ＢａＴｉＯ３）、酸化ストロンチウムチタン（ＳｒＴｉＯ３）、酸化鉛チタン（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３［ＰＬＺＴ］）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ）ＴｉＯ３［ＰＬＴ］）、酸化タンタル（Ｔａ２Ｏ５）、硝酸カリウム（ＫＮＯ３）、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化リチウムニオブ（ＬｉＮｂＯ３）などの、高誘電率を有する誘電体材料から構成されてもよい。第２の誘電体層は、ＣＶＤプロセス、スピンオンプロセス、ＰＥＣＶＤプロセス、またはＨＤＰＣＶＤプロセスなどの、膜堆積プロセスによって、続いてＣＭＰプロセスによって形成され得る。特定の実施形態では、第２の誘電体層および第１の誘電体層は、同じ材料から構成されてもよい。代替実施形態では、第２の誘電体層および第１の誘電体層は、異なる材料から構成されてもよい。
特定の実施形態では、第２の電極部分は、シングルダマシンプロセスを介して形成されてもよい。たとえば、フォトリソグラフィおよびエッチプロセスは、第１の電極トレンチをパターニングするために実行されてもよく、金属が、第２の電極部分を形成するために第１の電極トレンチ内へと堆積されてもよい。ＣＭＰプロセスは、余分な金属材料を除去し、第２の電極部分の表面を平滑化し、かつ不規則なトポロジーを均一にするために実行され得る。第２の電極部分は、第１の電極部分上およびゲート構造上に堆積され得る。第１の電極トレンチ内に堆積される金属は、銅（Ｃｕ）、アルミニウム−銅合金（ＡｌＣｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、または銀（Ａｇ）などの、金属または金属合金であり得る。第２の電極部分は、ＰＶＤプロセス、スパッタリングプロセス、または電気メッキプロセスなどの、膜堆積プロセスによって堆積され得る。特定の実施形態では、第２の電極部分および第１の電極部分は、同じ材料から構成されてもよい。代替実施形態では、第２の電極部分および第１の電極部分は、異なる材料から構成されてもよい。
６１０において、第３の誘電体層が堆積され、そしてビアトレンチおよび第２の電極トレンチを形成するためにパターニングされる。特定の実施形態では、第３の誘電体層は、アンドープのケイ酸塩ガラス（ＵＳＧ）、フッ化ケイ酸塩ガラス（ＦＳＧ）、プラズマエンハンス型化学気相堆積（ＰＥＣＶＤ）酸化シリコン、または酸化物／窒化物／酸化物などの、シリコン酸化物系材料から構成されてもよい。別の特定の実施形態では、第３の誘電体層は、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、チタン酸バリウムストロンチウム（ＢａｚＳｒ（１−ｚ）ＴｉＯ３（ＢＳＴ））、酸化バリウムチタン（ＢａＴｉＯ３）、酸化ストロンチウムチタン（ＳｒＴｉＯ３）、酸化鉛チタン（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３［ＰＬＺＴ］）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ）ＴｉＯ３［ＰＬＴ］）、酸化タンタル（Ｔａ２Ｏ５）、硝酸カリウム（ＫＮＯ３）、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化リチウムニオブ（ＬｉＮｂＯ３）などの、高誘電率を有する誘電体材料から構成されてもよい。第３の誘電体層は、ＣＶＤプロセス、スピンオンプロセス、ＰＥＣＶＤプロセス、またはＨＤＰＣＶＤプロセスなどの、膜堆積プロセスによって、続いてＣＭＰプロセスによって形成され得る。特定の実施形態では、第１の誘電体層、第２の誘電体層および第３の誘電体層は、同じ材料から構成されてもよい。代替実施形態では、第１の誘電体層、第２の誘電体層および第３の誘電体層は、異なる材料から構成されてもよい。
特定の実施形態では、ビアトレンチおよび第２の電極トレンチは、デュアルダマシンプロセス中に形成されてもよい。たとえば、フォトリソグラフィおよびエッチプロセスは、ビアトレンチおよび第２の電極トレンチをパターニングするために第３の誘電体層に適用されてもよい。第２の電極トレンチは、図４の第１の電極コネクタ４０１および第２の電極コネクタ４０２などの、第１の電極コネクタおよび第２の電極コネクタ用の電極トレンチを含み得る。代替実施形態では、デュアルダマシンプロセスは、２つのシングルダマシンプロセスによって置き換えられてもよい。
６１１において、金属が、第２の電極トレンチおよびビアトレンチ内へと堆積され、ＣＭＰプロセスが、ビア構造および第３の電極部分を形成するために金属上に実行され、そしてキャップ膜層が堆積される。第３の電極部分は、図１の第１の高位メタル構造１１０および第２の高位メタル構造１１６、図２の第３の電極部分２０１、または図３の第３の電極部分２０１であり得る。ビア構造は、図１の第１のビア構造１０８および第２のビア構造１１４、図２の導電性接続構造２０３、または図３の導電性接続構造２０３であり得る。特定の実施形態では、ビア構造は、トレンチ形状ビアであってもよい。代替実施形態では、ビア構造は、ロッド形状ビアなどの、任意の適切な形状であってもよい。
特定の実施形態では、ビア構造および第３の電極部分は、デュアルダマシンプロセス中に形成されてもよい。ＣＭＰプロセスは、余分な金属材料を除去する、第３の電極部分の表面を平滑化する、不規則なトポロジーを均一にする、またはこれらの組合せのために実行され得る。特定の実施形態では、ビア構造の幅は、第３の電極部分の幅よりも小さくてもよい。第２の電極トレンチおよびビア構造内に堆積される金属は、銅（Ｃｕ）、アルミニウム−銅合金（ＡｌＣｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、または銀（Ａｇ）などの、金属または金属合金であり得る。特定の実施形態では、ビア構造、第３の電極部分、第２の電極部分、および第１の電極部分は、同じ材料から構成されてもよい。代替実施形態では、ビア構造、第３の電極部分、第２の電極部分、および第１の電極部分は、異なる材料から構成されてもよい。ダマシンプロセスについて説明されてきているとはいえ、ゲート構造、第１の電極部分、第２の電極部分、および第３の電極部分を形成するために使用する技術がダマシンプロセスではなくてもよいこと、代替技術が使用すべき材料または他の基準に応じて適合され得ることを、当業者なら認識するであろう。
ビア構造は、実質的に第２の電極部分上に垂直に配置され得て、そして第３の電極部分は、実質的にビア構造上に垂直に配置され得る。第３の電極部分およびビア構造は、ＰＶＤプロセス、スパッタリングプロセス、または電気メッキプロセスなどの、膜堆積プロセスにより形成され得る。特定の実施形態では、第３の電極部分（ならびに対応する第２の電極部分および対応するゲート構造または対応する第１の電極部分）は、（電極部分の第１のセットを形成するために）第１の電極コネクタによっておよび（電極部分の第２のセットを形成するために）第２の電極コネクタによって交互に相互接続されてもよい。電極部分のセットのそのような交互の相互接続は、図４を参照して上に説明したように、並列に接続されたキャパシタを有するＭＯＭキャパシタを形成する。
第３の電極部分およびビア構造を形成した後、キャップ膜層が堆積され得る。キャップ膜層（たとえば、絶縁性層）は、他の回路およびデバイスからＭＯＭキャパシタを絶縁するために堆積され得る。キャップ膜層は、ＣＶＤプロセス、スピンオンプロセス、ＰＥＣＶＤプロセス、またはＨＤＰＣＶＤプロセスなどの、膜堆積プロセスによって、続いてＣＭＰプロセスによって形成され得る。
図６には示さないが、追加の誘電体層、追加の電極部分、および追加のビア構造が、ＭＯＭキャパシタに形成されてもよい。追加の誘電体層、追加の電極部分、および追加のビア構造は、キャップ膜層の堆積後、６１０および６１１の繰返しを介して形成されてもよい。
交互にかつ平行に配置されたゲート構造および第１の電極部分を有することによって、方法６００によって形成されるＭＯＭキャパシタは、設計ルールに従って利用可能な電極間の最小許容距離に従って構成され得る。ゲート構造と第１の電極部分との間の短縮した距離を有することによって、ゲート構造と第１の電極部分との間のキャパシタンスは、短縮した距離に基づいて大きくされ得る。さらに、ゲート構造と第１の電極部分との間の短縮した距離を有することによって、ＭＯＭキャパシタのフットプリント（たとえば、表面積）は、他の構成（たとえば、隣接するゲート構造または隣接する第１の電極部分を有する構成）と比較して縮小され得る。
図７を参照すると、ＭＯＭキャパシタを形成する方法の第３の例示の実施形態のフローチャートが描かれ、全体として７００と表される。ＭＯＭキャパシタは、図１のＭＯＭキャパシタ１００、図２のＭＯＭキャパシタ２００、図３のＭＯＭキャパシタ３００、または図４のＭＯＭキャパシタ４００を含むことができる。
方法７００は、７０１において、絶縁基板のシリコン部分（たとえば、シリコンウェハ）を形成するステップ、およびシリコン部分からＭＯＭキャパシタの製作を開始するステップを含む。絶縁性基板は、図１の基板１０２または図３の基板３０２のシリコン部分であり得る。誘電体材料層は、基板のシリコン部分上に形成され得る。特定の実施形態では、誘電体材料層は、ハイ−Ｋ誘電体膜（たとえば、酸化ハフニウム（ＨｆＯｘ）または酸窒化ハフニウム（ＨｆＯｘＮ））を含むことができ、そしてソースおよびドレイン能動領域（たとえば、ゲート領域を除く能動領域）は、シリコンゲルマニウム（ＳｉＧｅ）または炭化ケイ素（ＳｉＣ）を含むことができる。別の特定の実施形態では、誘電体材料層は、図３のゲート酸化物層３０１、または図１の介在するゲート誘電体層１０３などの、酸化物層であってもよい。誘電体材料層は、熱成長プロセス、化学気相堆積（ＣＶＤ）プロセス、プラズマエンハンス型化学気相堆積（ＰＥＣＶＤ）プロセス、または原子層堆積（ＡＬＤ）プロセスなどの、膜堆積プロセスによって、続いて化学機械平坦化（ＣＭＰ）プロセスよって形成され得る。方法７００は、図６を参照して説明したような、６０２〜６１１をさらに含む。
交互にかつ平行に配置されたゲート構造および第１の電極部分を有することによって、方法７００によって形成されるＭＯＭキャパシタは、設計ルールに従って利用可能な電極間の最小許容距離に従って構成され得る。ゲート構造と第１の電極部分との間の短縮した距離を有することによって、ゲート構造と第１の電極部分との間のキャパシタンスは、短縮した距離に基づいて大きくされ得る。さらに、ゲート構造と第１の電極部分との間の短縮した距離を有することによって、ＭＯＭキャパシタのフットプリント（たとえば、表面積）は、他の構成（たとえば、隣接するゲート構造または隣接する第１の電極部分を有する構成）と比較して縮小され得る。さらに、方法７００によって形成されるＭＯＭキャパシタは、方法６００によって形成されるＭＯＭキャパシタと比較して追加のキャパシタンスを与えることができる。たとえば、基板のシリコン部分上にＭＯＭキャパシタを配置することによって、方法７００によって形成されるＭＯＭキャパシタは、誘電体材料層をはさむ第１の追加のゲートキャパシタンス（Ｃｇ）およびＰ／Ｎ接合による誘電体材料層と第１の電極部分との間の第２の追加の接合キャパシタンス（Ｃｊ）を与えることができる。特定の実施形態では、ゲート構造の材料タイプ（たとえば、金属のタイプ）ならびにソースおよびドレインのドーピングタイプは、基板のドーピングタイプと同じである。特定の実施形態では、ＭＯＭキャパシタのチャネルが蓄積モードで動作しているときには、ＭＯＭキャパシタは、第１の追加のゲートキャパシタンス（Ｃｇ）を与えるにすぎない（たとえば、第２の追加の接合キャパシタンス（Ｃｊ）がＭＯＭキャパシタによっては与えられない）。
図８を参照すると、ＭＯＭキャパシタを形成する方法の第４の例示の実施形態のフローチャートが描かれ、全体として８００と表される。ＭＯＭキャパシタは、図１のＭＯＭキャパシタ１００、図２のＭＯＭキャパシタ２００、図３のＭＯＭキャパシタ３００、または図４のＭＯＭキャパシタ４００を含むことができる。
方法は、図６を参照して説明したように、６０１において、絶縁性基板上にシャロートレンチアイソレーション（ＳＴＩ）層を形成するステップ、およびＳＴＩ層からＭＯＭキャパシタの製作を開始するステップを含む。絶縁性基板は、図１の基板１０２または図２の基板２１１のＳＴＩ部分であり得る。
８０２において、ハイ−Ｋ誘電体層およびゲート層が、形成されるまたは成長される。ハイ−Ｋ誘電体層は、図３のゲート酸化物層３０１、または図１の介在する誘電体層１０３などの、酸化物層であり得る。ハイ−Ｋ誘電体層または酸化物層およびゲート層の厚さは、任意の適切な厚さであり得て、ＭＯＭキャパシタの設計基準および機能基準に適応することができる。８０３において、ゲートは、ゲート層から、トランジスタタイプのデバイスのアレイ用などにパターニングされる。特定の実施形態では、フォトリソグラフィおよびエッチプロセスが、ゲートをパターニングする（たとえば、形成する）ために使用されてもよい。ゲートの幅は、任意の適切な幅であり得て、ＭＯＭキャパシタの設計基準および機能基準に適応することができる。特定の実施形態では、ゲートの幅は、ほぼ２０ｎｍである。方法８００は、図６を参照して説明したように、６０４〜６０５および６０７〜６１１をさらに含む。
図８は、図６の代替実施形態を図示する。図６では、ダミーゲートが、６０３において形成され、６０６において、後に除去され、そして金属で置き換えられる。図８では、ゲートが、８０２において形成され、堆積したゲート材料は、後で置き換えられずに残ることができる。たとえば、金属膜が、８０２〜８０３において、堆積されかつパターニングされてよく、後で除去されなくてもよい（たとえば、６０６が省略される）。
交互にかつ平行に配置されたゲート構造および第１の電極部分を有することによって、方法８００によって形成されるＭＯＭキャパシタは、設計ルールに従って利用可能な電極間の最小許容距離に従って構成され得る。ゲート構造と第１の電極部分との間の短縮した距離を有することによって、ゲート構造と第１の電極部分との間のキャパシタンスは、短縮した距離に基づいて大きくされ得る。さらに、ゲート構造と第１の電極部分との間の短縮した距離を有することによって、ＭＯＭキャパシタのフットプリント（たとえば、表面積）は、他の構成（たとえば、隣接するゲート構造または隣接する第１の電極部分を有する構成）と比較して縮小され得る。さらに方法８００によって形成されるＭＯＭキャパシタは、高めた高周波数特性を与えることができる。たとえば、基板のＳＴＩ部分上にＭＯＭキャパシタを配置することによって、方法８００によって形成されるＭＯＭキャパシタは、ＭＯＭキャパシタを介した高周波数（たとえば、１ＧＨｚよりも大きい）信号劣化を減少させることができる。
図９を参照すると、ＭＯＭキャパシタを形成する方法の第５の例示の実施形態のフローチャートが描かれ、全体として９００と表される。ＭＯＭキャパシタは、図１のＭＯＭキャパシタ１００、図２のＭＯＭキャパシタ２００、図３のＭＯＭキャパシタ３００、または図４のＭＯＭキャパシタ４００を含むことができる。
方法９００は、７０１において、シリコン基板（たとえば、シリコンウェハ）上にシャロートレンチアイソレーション（ＳＴＩ）層を形成するステップ、およびシリコン層からＭＯＭキャパシタの製作を開始するステップを含む。シリコン基板は、図１の基板１０２または図３の基板３０２のシリコン部分であり得る。絶縁性材料層は、シリコン基板上に形成され得る。特定の実施形態では、絶縁性材料層は、図３のゲート酸化物層３０１、または図１の介在する誘電体層１０３などの、酸化物層であってもよい。絶縁性材料層の厚さは、任意の適切な厚さであり得て、ＭＯＭキャパシタの設計基準および機能基準に適応することができる。方法９００は、図８を参照して上に説明したように、８０２〜８０３、６０４、８０５〜８０９、および６１１をさらに含む。
図９は、図７に対する代替実施形態を図示する。図７では、ダミーゲートが、６０３において形成され、６０６において、後に除去され、そして金属で置き換えられる。図９では、ゲートが、８０２において形成され、堆積したゲート材料は、後で置き換えられずに残ることができる。たとえば、金属膜は、８０２〜８０３において、堆積されかつパターニングされてよく、後で除去されなくてもよい（たとえば、６０６が省略される）。
交互にかつ平行に配置されたゲート構造および第１の電極部分を有することによって、方法９００によって形成されるＭＯＭキャパシタは、設計ルールに従って利用可能な電極間の最小許容距離に従って構成され得る。ゲート構造と第１の電極部分との間の短縮した距離を有することによって、ゲート構造と第１の電極部分との間のキャパシタンスは、短縮した距離に基づいて大きくされ得る。さらに、ゲート構造と第１の電極部分との間の短縮した距離を有することによって、ＭＯＭキャパシタのフットプリント（たとえば、表面積）は、他の構成（たとえば、隣接するゲート構造または隣接する第１の電極部分を有する構成）と比較して縮小され得る。さらに方法９００によって形成されるＭＯＭキャパシタは、方法６００および方法８００によって形成されるＭＯＭキャパシタと比較して追加のキャパシタンスを与えることができる。たとえば、基板のシリコン部分上にＭＯＭキャパシタを配置することによって、方法９００によって形成されるＭＯＭキャパシタは、誘電体材料層をはさむ第１の追加のゲートキャパシタンス（Ｃｇ）およびＰ／Ｎ接合による誘電体材料層と第１の電極部分との間の第２の追加のキャパシタンス（Ｃｊ）を与えることができる。特定の実施形態では、ゲート構造の材料タイプ（たとえば、金属のタイプ）ならびにソースおよびドレインのドーピングタイプは、基板のドーピングタイプと同じである。特定の実施形態では、ＭＯＭキャパシタのチャネルが蓄積モードで動作しているときには、ＭＯＭキャパシタは、第１の追加のゲートキャパシタンス（Ｃｇ）を与えるにすぎない（たとえば、第２の追加の接合キャパシタンス（Ｃｊ）がＭＯＭキャパシタによっては与えられない）。
それぞれ、図５〜図９の方法５００〜方法９００を参照して説明した１つまたは複数の動作は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）などの処理装置、ディジタル信号プロセッサ（ＤＳＰ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはこれらの任意の組合せによって始められ得る。例として、それぞれ、図５〜図９の方法５００〜方法９００は、図１１を参照してさらに説明するように、半導体製作プラント（たとえば、「ファブ」）の設備内で集積されたメモリ（たとえば、非一時的コンピュータ可読媒体）に記憶された命令を実行するプロセッサによって始められてもよい。
図１０を参照すると、モバイルデバイスの特定の例示の実施形態のブロック図が描かれ、全体として１０００と表される。たとえば、モバイルデバイス１０００は、ディジタル信号プロセッサ（ＤＳＰ）などのプロセッサ１０１０を含むことができる。プロセッサ１０１０は、図５〜図９のいずれかの方法に従って形成される図１のＭＯＭキャパシタ１００、図２のＭＯＭキャパシタ２００、図３のＭＯＭキャパシタ３００、または図４のＭＯＭキャパシタ４００などの、ＭＯＭキャパシタ１０６４を含むことができる。ＭＯＭキャパシタ１０６４がプロセッサ１０１０内に含まれるように示されるけれども、代替実施形態では、ＭＯＭキャパシタ１０６４は、モバイルデバイス１０００の他の構成要素に含まれてもよい。プロセッサ１０１０は、プロセッサ１０１０によって実行可能な命令を記憶する、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読出し専用メモリ（ＲＯＭ）、プログラマブル読出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読出し専用メモリ（ＣＤ−ＲＯＭ）、非一時的コンピュータ可読媒体、または本技術において知られた非一時的記憶媒体の任意の他の形態などの、メモリ１０３２に結合され得る。
図１０は、プロセッサ１０１０およびディスプレイ１０２８に結合されたディスプレイコントローラ１０２６をやはり示す。コーダ／デコーダ（ＣＯＤＥＣ）１０３４は、プロセッサ１０１０にやはり結合され得る。スピーカ１０３６およびマイクロフォン１０３８は、ＣＯＤＥＣ１０３４に結合され得る。図１０は、ワイヤレスコントローラ１０４０がプロセッサ１０１０およびアンテナ１０４２に結合され得ることをやはり示す。
特定の実施形態では、プロセッサ１０１０、ディスプレイコントローラ１０２６、メモリ１０３２、ＣＯＤＥＣ１０３４、およびワイヤレスコントローラ１０４０は、システムインパッケージまたはシステムオンチップデバイス１０２２に含まれる。入力デバイス１０３０および電源１０４４は、システムオンチップデバイス１０２２に結合され得る。その上、特定の実施形態では、図１０に図示したように、ディスプレイ１０２８、入力デバイス１０３０、スピーカ１０３６、マイクロフォン１０３８、アンテナ１０４２、および電源１０４４は、システムオンチップデバイス１０２２の外にある。しかしながら、ディスプレイ１０２８、入力デバイス１０３０、スピーカ１０３６、マイクロフォン１０３８、アンテナ１０４２、および電源１０４４の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス１０２２の構成要素に結合され得る。図１０は、システムオンチップデバイス１０２２が、ＭＯＭキャパシタ１０６４を含む半導体デバイスを含むことができることをやはり描く。様々な実施形態に従って、ＭＯＭキャパシタ１０６４を含む半導体デバイスは、特定の用途に応じて、モバイルデバイス１０００の構成要素のうちの１つまたは複数に結合され得る（またはその中に集積され得る）。
上記の開示したデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲ、等）へと設計されかつ構成され得る。そのようなファイルのいくつかまたはすべては、そのようなファイルに基づいてデバイスを製作するために製作ハンドラに提供され得る。得られる製品は、その後半導体ダイへと切断され、半導体チップへとパッケージングされる半導体ウェハを含む。半導体チップは、次いで電子デバイスに利用される。図１１は、電子デバイス製造プロセス１１００の特定の例示の実施形態を描く。
物理的デバイス情報１１０２は、研究用コンピュータ１１０６でなどの、製造プロセス１１００で受信される。物理的デバイス情報１１０２は、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。たとえば、物理的デバイス情報１１０２は、物理的パラメータ、材料特性、および研究用コンピュータ１１０６に結合されたユーザインターフェース１１０４を介して入力される構造情報を含むことができる。研究用コンピュータ１１０６は、メモリ１１１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ１１０８を含む。メモリ１１１０は、プロセッサ１１０８に、ファイルフォーマットに従うように物理的デバイス情報１１０２を変換させ、ライブラリファイル１１１２を生成させることが実行可能であるコンピュータ可読命令を記憶することができる。
特定の実施形態では、ライブラリファイル１１１２は、変換した設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル１１１２は、電子設計自動化（ＥＤＡ）ツール１１２０での使用のために提供され、図５〜図９のうちのいずれかの方法に従って形成された図１のＭＯＭキャパシタ１００、図２のＭＯＭキャパシタ２００、図３のＭＯＭキャパシタ３００、または図４のＭＯＭキャパシタ４００を含む半導体デバイスを含む半導体デバイスのライブラリを含むことができる。
ライブラリファイル１１１２は、メモリ１１１８に結合された、１つまたは複数の処理コアなどの、プロセッサ１１１６を含む設計用コンピュータ１１１４でＥＤＡツール１１２０とともに使用され得る。ＥＤＡツール１１２０は、メモリ１１１８にプロセッサ実行可能な命令として記憶され得て、設計用コンピュータ１１１４がライブラリファイル１１１２を使用してＭＯＭキャパシタを含む回路を設計することを可能にすることができる。たとえば、設計用コンピュータ１１１４のユーザは、設計用コンピュータ１１１４に結合されたユーザインターフェース１１２４を介して回路設計情報１１２２を入力することができる。回路設計情報１１２２は、ＭＯＭキャパシタを含む半導体デバイスなどの、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。例示すると、回路設計特性は、特定の回路の識別および回路設計内の他の素子に対する関係、位置決め情報、フィーチャサイズ情報、インターコネクション情報、または半導体デバイスの物理的特性を表す他の情報を含むことができる。
設計用コンピュータ１１１４は、ファイルフォーマットに従うように、回路設計情報１１２２を含む設計情報を変換するように構成され得る。例示すると、ファイルフォーマットは、平面的な幾何学形状を表すデータベースバイナリファイルフォーマット、テキストラベル、および、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの、階層フォーマットでの回路レイアウトに関する他の情報を含むことができる。設計用コンピュータ１１１４は、他の回路または情報に加えて、ＭＯＭキャパシタを含む半導体デバイスについて記述する情報を含むＧＤＳＩＩファイル１１２６などの、変換した設計情報を含むデータファイルを生成するように構成され得る。例示すると、データファイルは、ＭＯＭキャパシタを含む半導体デバイスを含み、システムオンチップ（ＳＯＣ）内の追加の電子回路および構成要素をやはり含み、ＳＯＣに対応する情報を含むことができる。
ＧＤＳＩＩファイル１１２６は、ＭＯＭキャパシタを含む半導体デバイスを製造するためおよびＧＤＳＩＩファイル１１２６内の変換した情報に従って製造するために製作プロセス１１２８で受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク１１３２として図１１に図示した、フォトリソグラフィ処理で使用されるマスクなどの、１つまたは複数のマスクを作るためにマスク製造者１１３０にＧＤＳＩＩファイル１１２６を提供するステップを含むことができる。マスク１１３２は、１つまたは複数のウェハ１１３４を生成するために製作プロセス中に使用され得て、ウェハ１１３４は、試験され、代表的なダイ１１３６などのダイへと切り離される。ダイ１１３６は、ＭＯＭキャパシタを含む半導体デバイスを含む回路を含む。
ダイ１１３６は、ダイ１１３６が代表的なパッケージ１１４０へと組み込まれるパッケージングプロセス１１３８に提供され得る。たとえば、パッケージ１１４０は、１つのダイ１１３６または、システムインパッケージ（ＳｉＰ）配置などの、複数のダイを含むことができる。パッケージ１１４０は、電子機器技術評議会（ＪＥＤＥＣ）標準などの、１つまたは複数の標準または規格に準拠するように構成され得る。
パッケージ１１４０に関する情報は、コンピュータ１１４６に記憶された構成要素ライブラリを介してなどで、様々な製品設計者に配布され得る。コンピュータ１１４６は、メモリ１１５０に結合された、１つまたは複数の処理コアなどの、プロセッサ１１４８を含むことができる。プリント回路基板（ＰＣＢ）ツールは、メモリ１１５０にプロセッサ実行可能な命令として記憶されて、ユーザインターフェース１１４４を介してコンピュータ１１４６のユーザから受信されるＰＣＢ設計情報１１４２を処理することができる。ＰＣＢ設計情報１１４２は、回路基板上でのパッケージングした半導体デバイス、ＭＯＭキャパシタを含む半導体デバイスを含むパッケージ１１４０に対応するパッケージングした半導体デバイスの物理的な位置決め情報を含むことができる。
コンピュータ１１４６は、ＰＣＢ設計情報１１４２を変換して、回路基板上でのパッケージングした半導体デバイスの物理的な位置決め情報、ならびにトレースおよびビアなどの電気的接続部のレイアウトを含むデータを含むＧＥＲＢＥＲファイル１１５２などの、データファイルを生成するように構成され得て、ここでは、パッケージングした半導体デバイスは、ＭＯＭキャパシタを含む半導体デバイスを含むパッケージ１１４０に対応する。他の実施形態では、変換したＰＣＢ設計情報によって生成したデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有してもよい。
ＧＥＲＢＥＲファイル１１５２は、ボードアセンブリプロセス１１５４で受信され、そしてＧＥＲＢＥＲファイル１１５２内に記憶した設計情報に従って製造される、代表的なＰＣＢ１１５６などのＰＣＢを作るために使用され得る。たとえば、ＧＥＲＢＥＲファイル１１５２は、ＰＣＢ製造プロセスの様々なステップを実行するために１つまたは複数のマシンにアップロードされてもよい。ＰＣＢ１１５６は、代表的なプリント回路アセンブリ（ＰＣＡ）１１５８を形成するために、パッケージ１１４０を含む電子部品に含まれ得る。
ＰＣＡ１１５８は、製品製造プロセス１１６０で受信され、そして第１の代表的電子デバイス１１６２および第２の代表的電子デバイス１１６４などの、１つまたは複数の電子デバイス中に集積され得る。例示の、非限定的な例として、第１の代表的電子デバイス１１６２、第２の代表的電子デバイス１１６４、または両者は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの群から選択されてもよく、その中に、ＭＯＭキャパシタを含む半導体デバイスが集積される。別の例示の、非限定的な例として、代表的電子デバイス１１６２および１１６４のうちの１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、パーソナルデータアシスタントなどの携帯型データユニット、全地球測位システム（ＧＰＳ）利用可能デバイス、ナビゲーションデバイス、検針装置などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶するもしくは検索する任意の他のデバイス、またはこれらの任意の組合せなどの、遠隔ユニットであり得る。図１１が本開示の教示に従った遠隔ユニットを図示するとはいえ、本開示は、これらの例示したユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスに適切に利用され得る。
ＭＯＭキャパシタを含む半導体デバイスを含むデバイスは、例示のプロセス１１００について説明したように、製作され、処理され、そして電子デバイス中に組み込まれ得る。図１〜図１１に関して開示した実施形態の１つまたは複数の態様は、ライブラリファイル１１１２、ＧＤＳＩＩファイル１１２６、およびＧＥＲＢＥＲファイル１１５２内などの、様々な処理ステージで含まれることが可能であり、ならびに研究用コンピュータ１１０６のメモリ１１１０、設計用コンピュータ１１１４のメモリ１１１８、コンピュータ１１４６のメモリ１１５０、ボードアセンブリプロセス１１５４などの様々なステージにおいて使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶されることが可能であり、そして、マスク１１３２、ダイ１１３６、パッケージ１１４０、ＰＣＡ１１５８、プロトタイプ回路もしくはデバイスなどの他の製品（図示せず）、またはこれらの任意の組合せなどの、１つまたは複数の他の物理的な実施形態へとやはり組み込まれることが可能である。様々な代表的なステージが図１〜図１１を参照して描かれているが、他の実施形態では、より数少ないステージが使用されてもよく、または追加のステージが含まれてもよい。同様に図１１のプロセス１１００は、１つのエンティティによってまたはプロセス１１００の様々なステージを実行する１つまたは複数のエンティティによって実行されてもよい。
説明した実施形態とともに、ＭＯＭキャパシタデバイスを含む装置が開示される。ＭＯＭキャパシタデバイスは、基板に結合された電荷を伝導するための第１の手段を含む。電荷を伝導するための第１の手段は、図１の第１のメタル構造１０６もしくは第１の電極１４０、図２の電極１４０、図３の電極１４０、または図４の電極１４０であり得る。基板は、図１の基板１０２、図２の基板２１１のＳＴＩ部分、または図３の基板３０２のシリコン部分であり得る。電荷を伝導するための第１の手段は、平板キャパシタの第１のキャパシタプレートに対応することができる。電荷を伝導するための第１の手段は、導電性ゲート材料を含む。導電性ゲート材料は、図１の導電性ゲート材料１０４、図２のゲート構造２０８、または図３のゲート構造２０８であり得る。
ＭＯＭキャパシタデバイスは、基板に結合された電荷を伝導するための第２の手段をさらに含む。電荷を伝導するための第２の手段は、平板キャパシタの第２のキャパシタプレートに対応することができる。電荷を伝導するための第２の手段は、図１の第２のメタル構造１１２もしくは第２の電極１４２、図２の電極１４２、図３の電極１４２、または図４の電極１４２であり得る。電荷を伝導するための第２の手段は、コンタクトメタルを含む。コンタクトメタルは、図１のコンタクトメタル１２０、図２の第１の電極部分２０７、または図３の第１の電極部分２０７であり得る。電荷を伝導するための第１の手段は、電荷を伝導するための第２の手段に近接する。
特定の実施形態では、電荷を伝導するための第１の手段および電荷を伝導するための第２の手段は、それぞれ第１の信号ソースおよび第２の信号ソースに接続されてもよく、第１の信号ソースと第２の信号ソースとの間の電圧差に基づいて電荷を伝導することができる。たとえば、電荷を伝導するための第１の手段および電荷を伝導するための第２の手段は、平板キャパシタの第１のキャパシタプレートおよび第２のキャパシタプレートと同様の方式で、または図２〜図４の電極１４０、１４２、および２１２〜２１４のうちのいずれかと同様の方式で動作することができる。ＭＯＭキャパシタデバイスは、第１の代表的電子デバイス１１６２、第２の代表的電子デバイス１１６４、またはこれらの組合せなどの、電子デバイス内に集積され得る。
説明した実施形態とともに、非一時的コンピュータ可読媒体は、ＭＯＭキャパシタデバイスの製作を始めるためにコンピュータによって実行可能な命令を記憶する。たとえば、非一時的コンピュータ可読媒体は、方法５００〜方法９００のうちのいずれかに基づいてＭＯＭキャパシタデバイスの製作を始めるためにコンピュータによって実行可能な命令を記憶することができる。ＭＯＭキャパシタデバイスは、図１のＭＯＭキャパシタ１００、図２のＭＯＭキャパシタ２００、図３のＭＯＭキャパシタ３００、または図４のＭＯＭキャパシタ４００であり得る。
ＭＯＭキャパシタデバイスの製作は、第１の電極を形成するステップを含む。第１の電極は、導電性ゲート材料を含むことができる。導電性ゲート材料は、図１の導電性ゲート材料１０４、図２のゲート構造２０８、または図３のゲート構造２０８であり得る。
ＭＯＭキャパシタデバイスの製作は、第２の電極を形成するステップをさらに含む。第２の電極は、コンタクトメタルを含むことができる。コンタクトメタルは、図１のコンタクトメタル１２０、図２の第１の電極部分２０７、または図３の第１の電極部分２０７であり得る。第１の電極は、第２の電極に近接する。プロセッサおよびメモリは、半導体製作プラントの設備などの、電子デバイス内に集積され得る。
本明細書において開示した実施形態とともに説明した様々な例示の論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両者の組合せとして実装され得ることを、当業者ならさらに認識するはずである。様々な例示の構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能性の観点について一般的に上に説明されてきている。そのような機能性が、ハードウェアまたはプロセッサ実行可能な命令として実装されるかどうかは、特有の用途および全体のシステムに課せられた設計制約に依存する。当業者は、各特有の用途に対して変わる方法で説明した機能性を実装することができるが、そのような実装の判断は、本開示の範囲からの乖離を生じさせるように解釈されるべきではない。
本明細書において開示した実施形態に関連して説明した方法またはアルゴリズムのステップは、ハードウェアに直接、プロセッサによって実行されるソフトウェアモジュールに、または２つの組合せで具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読出し専用メモリ（ＲＯＭ）、プログラマブル読出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読出し専用メモリ（ＣＤ−ＲＯＭ）、または本技術において知られた非一時的記憶媒体の任意の他の形態の中に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読出し、そこに情報を書込むことができるように、プロセッサに結合される。代替形態では、記憶媒体は、プロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に存在することができる。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替形態では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内の単体構成部品として存在することができる。
開示した実施形態のこれまでの説明は、当業者が開示した実施形態を作ることまたは使用することを可能にするために提供される。これらの実施形態への様々な修正は、当業者なら容易に認識するであろう、そして本明細書において規定した原理は、本開示の範囲から逸脱せずに他の実施形態に適用され得る。したがって、本開示は、本明細書中に示した実施形態に限定するものではなく、以下の特許請求の範囲によって規定されるような原理および新規な特徴と整合する可能な最も広い範囲と一致すべきである。
１００ ＭＯＭキャパシタ
１０２ 基板
１０３ 介在するゲート誘電体層
１０４ 導電性ゲート材料
１０６ 第１のメタル構造
１０８ 第１のビア構造
１１０ 第１の高位メタル構造
１１２ 第２のメタル構造
１１４ 第２のビア構造
１１６ 第２の高位メタル構造
１２０ コンタクトメタル
１３０ 最小許容ゲート−コンタクト間ピッチ
１３２ 最小許容ゲート間ピッチ
１３４ 最小許容コンタクト間ピッチ
１３６ 第４の電極
１３８ 第３の電極
１４０ 第１の電極
１４２ 第２の電極
２００ ＭＯＭキャパシタ
２０１ 第３の電極部分
２０２ 第３の誘電体部分
２０３ 導電性接続部分
２０４ 誘電体接続部分
２０５ 第２の電極部分
２０６ 第２の誘電体部分
２０７ 第１の電極部分
２０８ ゲート構造
２０９ スペーサ構造
２１０ 第１の誘電体部分
２１１ 基板
２１２ 電極
２１３ 電極
２１４ 電極
３００ ＭＯＭキャパシタ
３０１ ゲート酸化物層
３０２ 基板
４００ ＭＯＭキャパシタ
４０１ 第１の電極コネクタ
４０２ 第２の電極コネクタ
１０００ モバイルデバイス
１０１０ プロセッサ
１０２２ システムオンチップデバイス
１０２６ ディスプレイコントローラ
１０２８ ディスプレイ
１０３０ 入力デバイス
１０３２ メモリ
１０３４ ＣＯＤＥＣ
１０３６ スピーカ
１０３８ マイクロフォン
１０４０ ワイヤレスコントローラ
１０４２ アンテナ
１０４４ 電源
１０６４ ＭＯＭキャパシタ
１１００ 製造プロセス
１１０２ 物理的デバイス情報
１１０４ ユーザインターフェース
１１０６ 研究用コンピュータ
１１０８ プロセッサ
１１１０ メモリ
１１１２ ライブラリファイル
１１１４ 設計用コンピュータ
１１１６ プロセッサ
１１１８ メモリ
１１２０ ＥＤＡツール
１１２２ 回路設計情報
１１２４ ユーザインターフェース
１１２６ ＧＤＳＩＩファイル
１１２８ 製作プロセス
１１３０ マスク製造者
１１３２ マスク
１１３４ ウェハ
１１３６ ダイ
１１３８ パッケージングプロセス
１１４０ パッケージ
１１４２ ＰＣＢ設計情報
１１４４ ユーザインターフェース
１１４６ コンピュータ
１１４８ プロセッサ
１１５０ メモリ
１１５２ ＧＥＲＢＥＲファイル
１１５４ ボードアセンブリプロセス
１１５６ ＰＣＢ
１１５８ ＰＣＡ
１１６０ 製品製造プロセス
１１６２ 第１の代表的電子デバイス
１１６４ 第２の代表的電子デバイス
Ｃ１ キャパシタンス
Ｃ２ キャパシタンス
Ｃｇ 第１の追加のゲートキャパシタンス
Ｃｊ 第２の追加の接合キャパシタンス

Claims (25)

  1. 基板に結合された導電性ゲート材料と、
    前記導電性ゲート材料に結合された第１のメタル構造と、
    前記基板に結合され、かつ前記第１のメタル構造に近接する第２のメタル構造であって、
    前記第２のメタル構造がコンタクトメタルを含み、前記コンタクトメタルが前記導電性ゲート材料と共通しない少なくとも一つの材料を含み、前記第２のメタル構造がビア構造によって高位メタル構造に結合される、第２のメタル構造と
    を備える、金属−酸化物−金属（ＭＯＭ）キャパシタデバイス。
  2. 前記基板に前記導電性ゲート材料を結合するゲート誘電体層をさらに備える、請求項１に記載のＭＯＭキャパシタデバイス。
  3. 前記導電性ゲート材料が、前記基板のシャロートレンチアイソレーション（ＳＴＩ）部分に結合される、請求項１に記載のＭＯＭキャパシタデバイス。
  4. 前記導電性ゲート材料が、前記基板のシリコン部分に結合される、請求項１に記載のＭＯＭキャパシタデバイス。
  5. 前記導電性ゲート材料および前記第１のメタル構造を含む第１の電極が第１の電圧によってバイアスされ、前記第２のメタル構造を含む第２の電極が第２の電圧によってバイアスされるときに、前記第１の電極と前記第２の電極との間の全体のキャパシタンスが、前記導電性ゲート材料と前記コンタクトメタルとの間のキャパシタンスを含む、請求項１に記載のＭＯＭキャパシタデバイス。
  6. 前記基板の前記ＳＴＩ部分が、高周波数信号劣化または高周波数信号損失を減少させるように構成される、請求項３に記載のＭＯＭキャパシタデバイス。
  7. 前記導電性ゲート材料と前記コンタクトメタルとの間のゲート−コンタクト間ピッチが、２つの隣接するコンタクトメタル間のコンタクト間ピッチよりも小さくかつ２つの隣接する導電性ゲート材料間のゲート間ピッチよりも小さい、請求項１に記載のＭＯＭキャパシタデバイス。
  8. 前記導電性ゲート材料、前記第１のメタル構造、および前記第２のメタル構造が、少なくとも１つの半導体ダイに集積される、請求項１に記載のＭＯＭキャパシタデバイス。
  9. 前記導電性ゲート材料、前記第１のメタル構造、および前記第２のメタル構造が中に集積される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、コンピュータ、またはこれらの組合せをさらに備える、請求項１に記載のＭＯＭキャパシタデバイス。
  10. 金属−酸化物−金属（ＭＯＭ）キャパシタデバイスを形成する方法であって、
    第１の電極を形成するステップであり、前記第１の電極が基板に結合された導電性ゲート材料を含む、ステップと、
    前記基板に結合され、かつ前記第１の電極に近接する第２の電極を形成するステップであり、前記第２の電極がコンタクトメタルを含むメタル構造を含み、前記コンタクトメタルが前記導電性ゲート材料と共通しない少なくとも一つの材料を含む、形成するステップと、
    前記メタル構造を高位メタル構造に結合させるビア構造を形成するステップと
    を含む、方法。
  11. 前記導電性ゲート材料と前記コンタクトメタルとの間のゲート−コンタクト間ピッチが、設計ルールによって許される最小値である、請求項１０に記載の方法。
  12. 前記導電性ゲート材料と前記コンタクトメタルとの間のゲート−コンタクト間ピッチが、２つの隣接するコンタクトメタル間のコンタクト間ピッチよりも小さくかつ２つの隣接する導電性ゲート材料間のゲート間ピッチよりも小さい、請求項１０に記載の方法。
  13. 前記第１の電極を形成するステップおよび前記第２の電極を形成するステップが、電子デバイス中に集積されたプロセッサによって始められる、請求項１０に記載の方法。
  14. 基板に結合された電荷を伝導するための第１の手段であって、電荷を伝導するための前記第１の手段が第１のキャパシタプレートに対応し、電荷を伝導するための前記第１の手段が導電性ゲート材料を含む、電荷を伝導するための第１の手段と、
    前記基板に結合された電荷を伝導するための第２の手段であって、電荷を伝導するための前記第２の手段が第２のキャパシタプレートに対応し、電荷を伝導するための前記第２の手段がコンタクトメタルを含み、前記コンタクトメタルが前記導電性ゲート材料と共通しない少なくとも一つの材料を含み、電荷を伝導するための前記第１の手段が電荷を伝導するための前記第２の手段に近接する、電荷を伝導するための第２の手段と、
    前記コンタクトメタルを高位メタル構造に結合させる、電荷を伝導するための第３の手段と
    を備える、金属−酸化物−金属（ＭＯＭ）キャパシタデバイス。
  15. 前記基板に電荷を伝導するための前記第１の手段を結合するゲート酸化物層をさらに備える、請求項１４に記載のＭＯＭキャパシタデバイス。
  16. 電荷を伝導するための前記第１の手段が、前記基板のシリコン部分に結合される、請求項１４に記載のＭＯＭキャパシタデバイス。
  17. 電荷を伝導するための前記第１の手段が、前記基板のシャロートレンチアイソレーション（ＳＴＩ）部分に結合され、前記基板の前記ＳＴＩ部分が、１ギガヘルツ（ＧＨｚ）よりも大きい周波数で高周波数信号劣化を減少させるように構成される、請求項１４に記載のＭＯＭキャパシタデバイス。
  18. 電荷を伝導するための前記第１の手段および電荷を伝導するための前記第２の手段が、少なくとも１つの半導体ダイに集積される、請求項１４に記載のＭＯＭキャパシタデバイス。
  19. 電荷を伝導するための前記第１の手段および電荷を伝導するための前記第２の手段が中に集積される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、コンピュータ、またはこれらの組合せをさらに備える、請求項１４に記載のＭＯＭキャパシタデバイス。
  20. プロセッサによって実行されるときに、前記プロセッサに、金属−酸化物−金属（ＭＯＭ）キャパシタデバイスの製作を始めさせるプロセッサ実行可能な命令を含む、コンピュータ可読媒体であって、前記ＭＯＭキャパシタデバイスが、
    第１の電極を形成するステップであり、前記第１の電極が導電性ゲート材料を含む、ステップと、
    第２の電極を形成するステップであり、前記第２の電極がコンタクトメタルを含み、前記コンタクトメタルが前記導電性ゲート材料と共通しない少なくとも一つの材料を含み、前記第１の電極が前記第２の電極に近接し、前記第１の電極が、第１のビア構造によって第１の高位メタル構造に結合された、形成するステップと、
    によって製作される、
    コンピュータ可読媒体。
  21. 前記導電性ゲート材料と前記コンタクトメタルとの間のゲート−コンタクト間ピッチが、設計ルールによって許される最小値である、請求項２０に記載のコンピュータ可読媒体。
  22. 前記導電性ゲート材料と前記コンタクトメタルとの間のゲート−コンタクト間ピッチが、２つの隣接するコンタクトメタル間のコンタクト間ピッチ、または２つの隣接する導電性ゲート材料間のゲート間ピッチよりも小さい、請求項２０に記載のコンピュータ可読媒体。
  23. 半導体デバイスに対応する設計情報を含むデータファイルを受信するステップと、
    前記設計情報に従って前記半導体デバイスを製作するステップであり、
    前記半導体デバイスが金属−酸化物−金属（ＭＯＭ）キャパシタを含み、前記ＭＯＭキャパシタが、
    基板に結合された導電性ゲート材料と、
    前記導電性ゲート材料に結合された第１のメタル構造と、
    前記基板に結合され、かつ前記第１のメタル構造に近接する第２のメタル構造であり、前記第２のメタル構造がコンタクトメタルを含み、前記コンタクトメタルが前記導電性ゲート材料と共通しない少なくとも一つの材料を含み、前記第１のメタル構造が第１のビア構造によって第１の高位メタル構造に結合される、第２のメタル構造と
    を含む、ステップと
    を含む、方法。
  24. 前記データファイルが、ＧＤＳＩＩフォーマットを有する、請求項２３に記載の方法。
  25. 前記データファイルが、ＧＥＲＢＥＲフォーマット（登録商標）を有する、請求項２３に記載の方法。
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