KR101635828B1 - 커패시터 장치 및 그 제조 방법 - Google Patents

커패시터 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 커패시터 장치 및 그 제조 방법에 관한 것으로, 커패시터 장치는 제1 도전형을 가지고 제1 전압이 인가되는 제1 웰 및 제2 도전형을 가지고 제2 전압이 인가되는 제2 웰을 가지는 기판, 및 제1 또는 제 2 웰과 절연되도록 제1 또는 제2 웰의 상부에 배치된 게이트 전극을 포함하고, 커패시터 장치의 커패시턴스는 제1 웰과 제2 웰 사이의 제1 커패시턴스 및 제1 또는 제2 웰과 게이트 전극 사이의 제2 커패시턴스를 포함한다.

Description

커패시터 장치 및 그 제조 방법{Capacitor device and method of manufacturing the same}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는, 커패시터 장치 및 그 제조 방법에 관한 것이다.
시스템 LSI(large scale integration)와 같은 주변 회로 영역의 경우, 처리 속도의 고속화 또는 내장 소자들의 수의 증가에 따라 기생 인덕턴스 등이 생성될 수 있다. 이에 따라 EMI(electromagnetic interference) 문제 또는 전원 전압의 변동, 즉, 전원 노이즈(noise) 문제가 발생할 수 있는데, 이는 제품의 신뢰성에 심각한 영향을 줄 수 있다. 이러한 EMI 문제 또는 전원 노이즈 문제를 해결하기 위하여 전원 배선과 접지 배선 사이에 커패시터 소자를 삽입하는 방법 등이 제안되어 있으며, 일반적으로 커패시터 소자로서 모스(MOS) 커패시터가 사용되고 있다.
본 발명이 해결하고자 하는 과제는 동일한 면적 내에서 더욱 높은 커패시턴스를 획득할 수 있는 커패시터 장치 및 그 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 커패시터 장치는, 제1 도전형을 가지고 제1 전압이 인가되는 제1 웰(well) 및 제2 도전형을 가지고 제2 전압이 인가되는 제2 웰을 가지는 기판; 및 상기 제1 또는 제 2 웰과 절연되도록 상기 제1 또는 제2 웰의 상부에 배치된 게이트 전극을 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 웰과 상기 제2 웰 사이의 제1 커패시턴스 및 상기 제1 또는 제2 웰과 상기 게이트 전극 사이의 제2 커패시턴스를 포함한다.
일부 실시예에서, 상기 게이트 전극은, 상기 제1 웰의 상부에 배치되고 상기 제2 전압이 인가되는 적어도 하나의 제1 게이트 전극; 및 상기 제2 웰의 상부에 배치되고 상기 제1 전압이 인가되는 적어도 하나의 제2 게이트 전극을 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 및 제2 커패시턴스, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 제3 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 적어도 하나의 제1 게이트 전극은 적어도 두 개의 제1 게이트 전극들을 포함하고, 상기 적어도 하나의 제2 게이트 전극은 적어도 두 개의 제2 게이트 전극들을 포함하며, 상기 제1 게이트 전극과 인접한 상기 제2 게이트 전극 사이의 간격은 인접한 상기 제1 게이트 전극들 사이의 간격 및 인접한 상기 제2 게이트 전극들 사이의 간격보다 좁을 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 적어도 하나의 제1 게이트 전극에 전기적으로 연결되는 적어도 하나의 제1 배선 및 상기 적어도 하나의 제2 게이트 전극에 전기적으로 연결되는 적어도 하나의 제2 배선을 포함하는 제1 도전층을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 배선과 상기 제2 배선 사이의 제4 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 제1 웰 내에 배치되고 상기 제2 도전형을 가지는 제1 불순물 영역; 및 상기 제2 웰 내에 배치되고 상기 제1 도전형을 가지는 제2 불순물 영역을 더 포함할 수 있다.
일부 실시예에서, 상기 제1 불순물 영역에는 상기 제2 전압이 인가되고, 상기 제2 불순물 영역에는 상기 제1 전압이 인가되며, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제1 웰과 상기 제1 불순물 영역 사이의 커패시턴스와 상기 제2 웰과 상기 제2 불순물 영역 사이의 커패시턴스의 합인 제5 커패시턴스를 포함할 수 있다. 상기 제1 도전층은, 상기 제1 및 제2 불순물 영역들 각각에 전기적으로 연결되는 제3 배선들을 더 포함하고, 상기 제1 배선과 인접한 상기 제2 배선 사이의 간격은 상기 제1 또는 제2 배선과 인접한 상기 제3 배선 사이의 간격보다 좁을 수 있다.
일부 실시예에서, 상기 제1 불순물 영역에는 상기 제1 전압이 인가되고, 상기 제2 불순물 영역에는 상기 제2 전압이 인가되고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스를 포함할 수 있다. 상기 제1 도전층은, 상기 제1 및 제2 불순물 영역들 각각에 전기적으로 연결되는 제3 배선들을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스를 포함하고, 상기 제4 커패시턴스는 상기 제1 배선과 상기 제2 배선 사이의 커패시턴스와 상기 제1 또는 제2 배선과 상기 제3 배선 사이의 커패시턴스의 합일 수 있다. 상기 제1 배선과 인접한 상기 제2 배선 사이의 간격은 상기 제1 또는 제2 배선과 인접한 상기 제3 배선 사이의 간격과 동일할 수 있다.
일부 실시예에서, 상기 제1 도전층은, 상기 제1 및 제2 불순물 영역들 각각에 전기적으로 연결되는 제3 배선들; 및 상기 제1 및 제2 게이트 전극들과 절연되도록 상기 제1 및 제2 게이트 전극들의 상부에 배치된 제4 배선들을 더 포함할 수 있다.
일부 실시예에서, 상기 제1 불순물 영역에는 상기 제2 전압이 인가되고, 상기 제2 불순물 영역에는 상기 제1 전압이 인가되며, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 제5 커패시턴스를 포함하고, 상기 제4 커패시턴스는 상기 제1 배선과 상기 제2 배선 사이의 커패시턴스와 상기 제1 내지 제3 배선들 중 하나와 상기 제4 배선 사이의 커패시턴스의 합이고, 상기 제5 커패시턴스는 상기 제1 웰과 상기 제1 불순물 영역 사이의 커패시턴스와 상기 제2 웰과 상기 제2 불순물 영역 사이의 커패시턴스의 합일 수 있다.
일부 실시예에서, 상기 제1 불순물 영역에는 상기 제1 전압이 인가되고, 상기 제2 불순물 영역에는 상기 제2 전압이 인가되며, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스를 포함하고, 상기 제4 커패시턴스는 상기 제1 배선과 상기 제2 배선 사이의 커패시턴스와 상기 제1 또는 제2 배선과 상기 제3 배선 사이의 커패시턴스의 합일 수 있다.
일부 실시예에서, 상기 제1 내지 제4 배선들 중 인접한 두 배선들 사이의 간격은 모두 동일할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 제1 도전층의 상부에 배치된 적어도 하나의 MIM(metal-insulator-metal) 커패시터를 더 포함하고, 상기 커패시터 장치의 커패시턴스는, 상기 제1 내지 제4 커패시턴스, 및 상기 MIM 커패시터의 제6 커패시턴스를 포함할 수 있다. 상기 적어도 하나의 MIM 커패시터는, 상기 제1 도전층에 전기적으로 연결되는 하부 금속 라인; 상기 하부 금속 라인 상에 배치된 절연층; 및 상기 절연층 상에 배치된 상부 금속 라인을 포함할 수 있다. 상기 적어도 하나의 MIM 커패시터는 두 개의 MIM 커패시터들을 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 상기 제6 커패시턴스, 및 상기 두 개의 MIM 커패시터들 각각에 포함된 하부 금속 라인들 사이의 커패시턴스와 상부 금속 라인들 사이의 커패시턴스의 합인 제7 커패시턴스를 포함할 수 있다. 상기 커패시터 장치는 상기 두 개의 MIM 커패시터들의 상부에 배치되어, 상기 하부 금속 라인들 및 상기 상부 금속 라인들 각각에 전기적으로 연결되는 제3 배선들을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 상기 제6 및 제7 커패시턴스, 및 상기 제3 배선들 사이의 제8 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 제1 도전층의 상부에 배치되어, 상기 제1 및 제2 배선들 각각에 전기적으로 연결되는 제3 배선들을 포함하는 제2 도전층을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제3 배선들 사이의 제9 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 제1 도전층의 상부에 배치되어, 상기 제1 및 제2 배선들 각각에 절연되는 제3 배선들을 포함하는 제2 도전층을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제3 배선들 사이의 커패시턴스와 상기 제1 또는 제2 배선과 상하로 인접한 상기 제3 배선 사이의 커패시턴스의 합인 제10 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 게이트 전극은, 상기 적어도 하나의 제1 게이트 전극의 상부에 배치되고 상기 제1 전압이 인가되는 적어도 하나의 제1 상부 게이트 전극; 및 상기 적어도 하나의 제2 게이트 전극의 상부에 배치되고 상기 제2 전압이 인가되는 적어도 하나의 제2 상부 게이트 전극을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 게이트 전극과 상기 제1 상부 게이트 전극 사이의 커패시턴스와 상기 제2 게이트 전극과 상기 제2 상부 게이트 전극 사이의 커패시턴스의 합인 제11 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 기판은 상기 제2 도전형을 가지고, 상기 제2 웰은 상기 제1 웰 내에 배치되며, 상기 커패시터 장치의 커패시턴스는 상기 제1 및 제2 커패시턴스, 및 상기 기판과 상기 제1 웰 사이의 제12 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 전원 안정화용 커패시터 장치 또는 EMI(electromagnetic interference) 특성 개선용 커패시터 장치일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 커패시터 장치는, 제1 도전형을 가지고 제1 전압이 인가되는 기판; 상기 기판 내에 배치되고 제2 도전형을 가지며 제2 전압이 인가되는 제1 웰; 및 상기 기판 또는 상기 제1 웰과 절연되도록 상기 기판 또는 상기 제1 웰의 상부에 배치된 게이트 전극을 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 기판과 상기 제1 웰 사이의 제1 커패시턴스 및 상기 기판 또는 상기 제1 웰과 상기 게이트 전극 사이의 제2 커패시턴스를 포함한다.
일부 실시예에서, 상기 게이트 전극은, 상기 기판의 상부에 배치되고 상기 제2 전압이 인가되는 적어도 하나의 제1 게이트 전극; 및 상기 제1 웰의 상부에 배치되고 상기 제1 전압이 인가되는 적어도 하나의 제2 게이트 전극을 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 및 제2 커패시턴스, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 제3 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 적어도 하나의 제1 게이트 전극은 적어도 두 개의 제1 게이트 전극들을 포함하고, 상기 적어도 하나의 제2 게이트 전극은 적어도 두 개의 제2 게이트 전극들을 포함하며, 상기 제1 게이트 전극과 인접한 상기 제2 게이트 전극 사이의 간격은 인접한 상기 제1 게이트 전극들 사이의 간격 및 인접한 상기 제2 게이트 전극들 사이의 간격보다 좁을 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 적어도 하나의 제1 게이트 전극에 전기적으로 연결되는 적어도 하나의 제1 배선 및 상기 적어도 하나의 제2 게이트 전극에 전기적으로 연결되는 적어도 하나의 제2 배선을 포함하는 제1 도전층을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 배선과 상기 제2 배선 사이의 제4 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 기판 내에 배치되고 상기 제2 도전형을 가지는 제1 불순물 영역; 및 상기 제1 웰 내에 배치되고 상기 제1 도전형을 가지는 제2 불순물 영역을 더 포함할 수 있다.
일부 실시예에서, 상기 제1 불순물 영역에는 상기 제2 전압이 인가되고, 상기 제2 불순물 영역에는 상기 제1 전압이 인가되며, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 기판과 상기 제1 불순물 영역 사이의 커패시턴스와 상기 제1 웰과 상기 제2 불순물 영역 사이의 커패시턴스의 합인 제5 커패시턴스를 포함할 수 있다. 상기 제1 도전층은, 상기 제1 및 제2 불순물 영역들 각각에 전기적으로 연결되는 제3 배선들을 더 포함하고, 상기 제1 배선과 인접한 상기 제2 배선 사이의 간격은 상기 제1 또는 제2 배선과 인접한 상기 제3 배선 사이의 간격보다 좁을 수 있다.
일부 실시예에서, 상기 제1 불순물 영역에는 상기 제1 전압이 인가되고, 상기 제2 불순물 영역에는 상기 제2 전압이 인가되고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스를 포함할 수 있다. 상기 제1 도전층은, 상기 제1 및 제2 불순물 영역들 각각에 전기적으로 연결되는 제3 배선들을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스를 포함하고, 상기 제4 커패시턴스는 상기 제1 배선과 상기 제2 배선 사이의 커패시턴스와 상기 제1 또는 제2 배선과 상기 제3 배선 사이의 커패시턴스의 합일 수 있다. 상기 제1 배선과 인접한 상기 제2 배선 사이의 간격은 상기 제1 또는 제2 배선과 인접한 상기 제3 배선 사이의 간격과 동일할 수 있다.
일부 실시예에서, 상기 제1 도전층은, 상기 제1 및 제2 불순물 영역들 각각에 전기적으로 연결되는 제3 배선들; 및 상기 제1 및 제2 게이트 전극들과 절연되도록 상기 제1 및 제2 게이트 전극들의 상부에 배치된 제4 배선들을 더 포함할 수 있다.
일부 실시예에서, 상기 제1 불순물 영역에는 상기 제2 전압이 인가되고, 상기 제2 불순물 영역에는 상기 제1 전압이 인가되며, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 제5 커패시턴스를 포함하고, 상기 제4 커패시턴스는 상기 제1 배선과 상기 제2 배선 사이의 커패시턴스와 상기 제1 내지 제3 배선들 중 하나와 상기 제4 배선 사이의 커패시턴스의 합이고, 상기 제5 커패시턴스는 상기 기판과 상기 제1 불순물 영역 사이의 커패시턴스와 상기 제1 웰과 상기 제2 불순물 영역 사이의 커패시턴스의 합일 수 있다.
일부 실시예에서, 상기 제1 불순물 영역에는 상기 제1 전압이 인가되고, 상기 제2 불순물 영역에는 상기 제2 전압이 인가되며, 상기 커패시터 장치의 커패시턴스는 제1 내지 제4 커패시턴스를 포함하고, 상기 제4 커패시턴스는 상기 제1 배선과 상기 제2 배선 사이의 커패시턴스와 상기 제1 또는 제2 배선과 상기 제3 배선 사이의 커패시턴스의 합일 수 있다.
일부 실시예에서, 상기 제1 내지 제4 배선들 중 인접한 두 배선들 사이의 간격은 모두 동일할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 제1 도전층의 상부에 배치된 적어도 하나의 MIM 커패시터를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 MIM 커패시터의 제6 커패시턴스를 포함할 수 있다. 상기 적어도 하나의 MIM 커패시터는, 상기 제1 도전층에 전기적으로 연결되는 하부 금속 라인; 상기 하부 금속 라인 상에 배치된 절연층; 및 상기 절연층 상에 배치된 상부 금속 라인을 포함할 수 있다. 상기 적어도 하나의 MIM 커패시터는 두 개의 MIM 커패시터들을 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 상기 제6 커패시턴스, 및 상기 두 개의 MIM 커패시터들 각각에 포함된 하부 금속 라인들 사이의 커패시턴스와 상부 금속 라인들 사이의 커패시턴스의 합인 제7 커패시턴스를 포함할 수 있다. 상기 두 개의 MIM 커패시터들의 상부에 배치되어, 상기 하부 금속 라인들 및 상기 상부 금속 라인들 각각에 전기적으로 연결되는 제3 배선들을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 상기 제6 및 제7 커패시턴스, 및 상기 제3 배선들 사이의 제8 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 제1 도전층의 상부에 배치되어, 상기 제1 및 제2 배선들 각각에 전기적으로 연결되는 제3 배선들을 포함하는 제2 도전층을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제3 배선들 사이의 제9 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 상기 제1 도전층의 상부에 배치되어, 상기 제1 및 제2 배선들 각각에 절연되는 제3 배선들을 포함하는 제2 도전층을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제3 배선들 사이의 커패시턴스와 상기 제1 또는 제2 배선과 상하로 인접한 상기 제3 배선 사이의 커패시턴스의 합인 제10 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 게이트 전극은, 상기 적어도 하나의 제1 게이트 전극의 상부에 배치되고 상기 제1 전압이 인가되는 적어도 하나의 제1 상부 게이트 전극; 및 상기 적어도 하나의 제2 게이트 전극의 상부에 배치되고 상기 제2 전압이 인가되는 적어도 하나의 제2 상부 게이트 전극을 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 게이트 전극과 상기 제1 상부 게이트 전극 사이의 커패시턴스와 상기 제2 게이트 전극과 상기 제2 상부 게이트 전극 사이의 커패시턴스의 합인 제11 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 커패시터 장치는 전원 안정화용 커패시터 장치 또는 EMI 특성 개선용 커패시터 장치일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 커패시터 장치의 제조 방법은 기판에 제1 도전형을 가지는 제1 웰 및 제2 도전형을 가지는 제2 웰을 형성하는 단계; 상기 제1 및 제2 웰들의 상부에 상기 제1 및 제2 웰들과 절연되는 제1 및 제2 게이트 전극들을 각각 형성하는 단계; 및 상기 제1 웰 및 상기 제2 게이트 전극에 제1 전압을 인가하고, 상기 제2 웰 및 상기 제1 게이트 전극에 제2 전압을 인가하는 단계를 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 웰과 상기 제2 웰 사이의 제1 커패시턴스, 상기 제1 웰과 상기 제1 게이트 전극 사이의 커패시턴스와 상기 제2 웰과 상기 제2 게이트 전극 사이의 커패시턴스의 합인 제2 커패시턴스, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 제3 커패시턴스를 포함한다.
일부 실시예에서, 상기 방법은 상기 제1 게이트 전극에 전기적으로 연결되는 제1 배선 및 상기 제2 게이트 전극들 전기적으로 연결되는 제2 배선을 포함하는 제1 도전층을 형성하는 단계를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 배선과 상기 제2 배선 사이의 제4 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 방법은 상기 제1 웰 내에 상기 제2 도전형을 가지는 제1 불순물 영역을 형성하는 단계; 및 상기 제2 웰 내에 상기 제1 도전형을 가지는 제2 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
일부 실시예에서, 상기 방법은 상기 제1 불순물 영역에 상기 제2 전압을 인가하고, 상기 제2 불순물 영역에 상기 제1 전압을 인가하는 단계를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제1 웰과 상기 제1 불순물 영역 사이의 커패시턴스와 상기 제2 웰과 상기 제2 불순물 영역 사이의 커패시턴스의 합인 제5 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 방법은 상기 제1 불순물 영역에 상기 제1 전압을 인가하고, 상기 제2 불순물 영역에 상기 제2 전압을 인가하는 단계를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 제1 도전층을 형성하는 단계는, 상기 제1 및 제2 배선들, 상기 제1 및 제2 불순물 영역들 각각에 전기적으로 연결되는 제3 배선들, 및 상기 제1 및 제2 게이트 전극들의 상부에 상기 제1 및 제2 게이트 전극들과 절연되는 제4 배선들을 형성할 수 있다.
일부 실시예에서, 상기 방법은 상기 제1 도전층의 상부에 적어도 하나의 MIM 커패시터를 형성하는 단계를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 MIM 커패시터의 제6 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 방법은 상기 제1 도전층의 상부에 상기 제1 및 제2 배선들 각각에 전기적으로 연결되는 제3 배선들을 포함하는 제2 도전층을 형성하는 단계를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제3 배선들 사이의 제7 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 방법은 상기 제1 도전층의 상부에 상기 제1 및 제2 배선들 각각에 절연되는 제3 배선들을 포함하는 제2 도전층을 형성하는 단계를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제3 배선들 사이의 커패시턴스와 상기 제1 또는 제2 배선과 상하로 인접한 상기 제3 배선 사이의 커패시턴스의 합인 제8 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 방법은 상기 제1 게이트 전극의 상부에 제1 상부 게이트 전극을 형성하는 단계; 상기 제2 게이트 전극의 상부에 제2 상부 게이트 전극을 형성하는 단계; 및 상기 제1 상부 게이트 전극에 상기 제1 전압을 인가하고, 상기 제2 상부 게이트 전극에 상기 제2 전압을 인가하는 단계를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 게이트 전극과 상기 제1 상부 게이트 전극 사이의 커패시턴스와 상기 제2 게이트 전극과 상기 제2 상부 게이트 전극 사이의 커패시턴스의 합인 제9 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 기판은 상기 제2 도전형을 가지고, 상기 제2 웰은 상기 제1 웰 내에 배치되며, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 기판과 상기 제1 웰 사이의 제10 커패시턴스를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 커패시터 장치의 제조 방법은 제1 도전형을 가지는 기판을 제공하는 단계; 상기 기판 내에 제2 도전형을 가지는 제1 웰을 형성하는 단계; 상기 기판 및 상기 제1 웰의 상부에 상기 기판 및 상기 제1 웰과 절연되는 제1 및 제2 게이트 전극들을 각각 형성하는 단계; 및 상기 기판 및 상기 제2 게이트 전극에 제1 전압을 인가하고, 상기 제1 웰 및 상기 제1 게이트 전극에 제2 전압을 인가하는 단계를 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 기판과 상기 제1 웰 사이의 제1 커패시턴스, 상기 기판과 상기 제1 게이트 전극 사이의 커패시턴스와 상기 제1 웰과 상기 제2 게이트 전극 사이의 커패시턴스의 합인 제2 커패시턴스, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 제3 커패시턴스를 포함한다.
일부 실시예에서, 상기 방법은 상기 제1 게이트 전극에 전기적으로 연결되는 제1 배선 및 상기 제2 게이트 전극에 전기적으로 연결되는 제2 배선을 포함하는 제1 도전층을 형성하는 단계를 더 포함하고, 상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 배선과 상기 제2 배선 사이의 제4 커패시턴스를 포함할 수 있다.
일부 실시예에서, 상기 방법은 상기 제1 웰 내에 상기 제2 도전형을 가지는 제1 불순물 영역을 형성하는 단계; 및 상기 제2 웰 내에 상기 제1 도전형을 가지는 제2 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 기판 상에 서로 다른 도전형을 가지고 서로 다른 전압이 인가되는 제1 및 제2 웰들을 형성하고, 제1 또는 제2 웰의 상부에 게이트 전극을 형성함으로써, 제1 및 제2 웰들 사이의 접합 커패시턴스 및 제1 또는 제2 웰과 게이트 전극 사이의 모스 커패시턴스를 획득할 수 있다. 또한, 본 발명의 일 실시예에 따르면, 제1 및 제2 웰들에 서로 다른 도전형을 가지고 서로 다른 전압이 인가되는 제1 및 제2 불순물 영역들을 각각 형성함으로써, 제1 불순물 영역과 제1 웰 사이의 접합 커패시턴스 및 제2 불순물 영역과 제2 웰 사이의 접합 커패시턴스를 더 획득할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 제1 및 제2 웰들의 상부에 서로 다른 전압이 인가되는 게이트 전극들을 각각 형성함으로써, 게이트 전극들 사이의 커패시턴스를 더 획득할 수 있다. 또한, 본 발명의 일 실시예에 따르면, 게이트 전극들 각각에 연결되는 배선들을 형성함으로써, 배선들 사이의 커패시턴스를 더 획득할 수 있다. 또한, 본 발명의 일 실시예에 따르면, 서로 다른 전압이 인가되는 게이트 전극들을 적층함으로써 적층된 게이트 전극들 사이의 커패시턴스를 더 획득할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상부에 MIM 커패시터를 더 형성함으로써, 동일한 면적에서 커패시턴스를 더욱 향상시킬 수 있다. 또한, 본 발명의 일 실시예에 따르면, 게이트 전극들에 연결된 배선들의 상부에 상부 배선들을 더 형성함으로써, 상부 배선들 사이의 커패시턴스를 더 획득할 수 있다. 또한, 본 발명의 일 실시예에 따르면, 게이트 전극들에 연결된 배선들의 상부에 상부 배선들을 더 형성하고, 상하로 인접한 배선들 사이를 절연시킴으로써, 상하로 인접한 배선들 사이의 커패시턴스를 더 획득할 수 있다.
이와 같이, 본 발명에 따르면, 게이트 절연막으로 값비싼 고유전율을 가진 물질을 이용하지 않고서도 동일한 면적에서 높은 커패시턴스를 획득할 수 있으므로, 효율성 및 집적도를 크게 향상시킬 수 있다. 이러한 커패시터 장치는 전원 안정화용 커패시터 장치 또는 EMI 특성 개선용 커패시터 장치로 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터 장치의 일부를 개략적으로 나타내는 레이아웃이다.
도 2는 도 1의 A-A' 선에 따른 커패시터 장치를 나타내는 단면도이다.
도 3은 도 2의 커패시터 장치를 나타내는 사시도이다.
도 4a 내지 4f는 도 2의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 커패시터 장치의 일부를 나타내는 레이아웃이다.
도 6은 도 5의 B-B' 선에 따른 커패시터 장치를 나타내는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 커패시터 장치의 일부를 나타내는 레이아웃이다.
도 8은 도 7의 C-C' 선에 따른 커패시터 장치를 나타내는 단면도이다.
도 9는 도 8의 커패시터 장치를 나타내는 사시도이다.
도 10a 내지 10f는 도 8의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 커패시터 장치의 일부를 나타내는 레이아웃이다.
도 12는 도 11의 D-D' 선에 따른 커패시터 장치를 나타내는 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이다.
도 14는 도 13의 커패시터 장치를 나타내는 사시도이다.
도 15는 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이다.
도 16은 도 15의 커패시터 장치를 나타내는 사시도이다.
도 17a 내지 17f는 도 15의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 18은 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이다.
도 19는 도 18의 커패시터 장치를 나타내는 사시도이다.
도 20a 내지 20e는 도 18의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 21은 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이다.
도 22는 도 21의 커패시터 장치를 나타내는 사시도이다.
도 23a 내지 23e는 도 21의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 24는 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이다.
도 25는 도 24의 커패시터 장치를 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3 의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면들에서, 동일한 참조 부호는 동일한 구성 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 커패시터 장치의 일부를 개략적으로 나타내는 레이아웃이다.
도 1을 참조하면, 커패시터 장치(10)는 축적 모드(accumulation mode)를 이용하여 모스(MOS) 커패시터를 구현하는 장치로서, 제1 웰(105) 및 제2 웰(110)을 가지는 기판에 형성될 수 있다. 제1 및 제2 웰들(105, 110)에는 소자 분리막에 의해 활성 영역들(ACT1, ACT2, ACT3, ACT4)이 한정될 수 있다. 구체적으로, 제1 웰(105)에는 제1 및 제2 활성 영역들(ACT1, ACT2)이 한정되고, 제2 웰(110)에는 제3 및 제4 활성 영역들(ACT3, ACT4)이 한정될 수 있다.
제1 활성 영역(ACT1)의 상부에는 게이트 전극들(G1)이 배치될 수 있고, 이로써, 제1 활성 영역(ACT1)에는 모스 커패시터들이 형성될 수 있다. 제3 활성 영역(ACT3)의 상부에는 게이트 전극들(G2)이 배치될 수 있고, 이로써, 제3 활성 영역(ACT3)에는 모스 커패시터들이 형성될 수 있다. 본 실시예에서, 제1 활성 영역(ACT1)의 상부에는 두 개의 게이트 전극들(G1)이 배치되고, 제3 활성 영역(ACT3)의 상부에는 두 개의 게이트 전극들(G2)이 배치되었으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 각 활성 영역의 상부에는 하나의 게이트 전극이 배치될 수 있고, 또 다른 실시예에서, 각 활성 영역의 상부에는 세 개 이상의 게이트 전극들이 배치될 수도 있다.
제2 활성 영역(ACT2)의 상부에는 가로 방향으로 연장되는 제1 도전 라인(M1)이 배치될 수 있고, 제2 활성 영역(ACT2)은 콘택 플러그(CP1)를 통해 제1 도전 라인(M1)과 연결됨으로써, 제1 도전 라인(M1)의 전압을 인가 받을 수 있다. 또한, 제4 활성 영역(ACT4)의 상부에는 가로 방향으로 연장되는 제2 도전 라인(M2)이 배치될 수 있고, 제4 활성 영역(ACT4)은 콘택 플러그(CP2)를 통해 제2 도전 라인(M2)과 연결됨으로써, 제2 도전 라인(M2)의 전압을 인가 받을 수 있다.
제1 활성 영역(ACT1)의 상부에는 제2 도전 라인(M2)에 공통으로 연결되는 복수의 배선들이 서로 평행하게 배치될 수 있는데, 구체적으로, 제1 활성 영역(ACT1)에서 게이트 전극들(G1)의 상부에는 제1 배선들(150a)이 배치되고, 게이트 전극들(G1) 사이의 영역의 상부에는 제3 배선(150c)이 배치될 수 있다. 또한, 제3 활성 영역(ACT3)의 상부에는 제1 도전 라인(M1)에 공통으로 연결되는 복수의 배선들이 서로 평행하게 배치될 수 있는데, 구체적으로, 제3 활성 영역(ACT3)에서 게이트 전극들(G2)의 상부에는 제2 배선들(150b)이 배치되고, 게이트 전극들(G2) 사이의 영역의 상부에는 제3 배선(150c)이 배치될 수 있다.
본 실시예에서, 커패시터 장치(10)는 축적 모드를 이용하여 모스 커패시터를 구현하므로, 모스 커패시터를 이루는 게이트와 소스 사이의 전압은 0 이하가 되어야 한다. 그러므로, 제1 활성 영역(ACT1)에서 두 게이트 전극들(G1) 사이의 영역에는 두 게이트 전극들(G1)에 인가되는 전압과 동일한 전압이 인가되어야 하고, 이에 따라, 제1 활성 영역(ACT1)에서 제1 및 제3 배선들(150a, 150c)은 제2 도전 라인(M2)에 공통으로 연결된다. 마찬가지로, 제3 활성 영역(ACT3)에서 두 게이트 전극들(G2) 사이의 영역에는 두 게이트 전극들(G2)에 인가되는 전압과 동일한 전압이 인가되어야 하고, 이에 따라, 제3 활성 영역(ACT3)에서 제2 및 제3 배선들(150b, 150c)은 제1 도전 라인(M1)에 공통으로 연결된다.
도 2는 도 1의 A-A' 선에 따른 커패시터 장치를 나타내는 단면도이고, 도 3은 도 2의 커패시터 장치를 나타내는 사시도이다.
도 2 및 도 3을 참조하면, 기판(100)에는 제1 웰(105) 및 제2 웰(110)이 형성되는데, 구체적으로, 기판(100)에 제1 웰(105)이 형성되고, 제1 웰(105) 내에 제2 웰(110)이 형성될 수 있다. 이로써, 기판(100), 제1 웰(105) 및 제2 웰(110)은 트리플 웰 구조(triple well structure)를 가질 수 있다. 제1 웰(105)과 제2 웰(110)의 경계 영역에는 소자 분리막(115)이 배치되고, 소자 분리막(115)에 의해 활성 영역들이 한정될 수 있다.
제1 웰(105)은 제1 도전형을 가지고, 제2 웰(110) 및 기판(110)은 제2 도전형을 가질 수 있다. 본 실시예에서, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있고, 이때, 기판(100)은 P형 기판(P-SUB)이고, 제1 웰(105)은 N 웰(N-WELL)이며, 제2 웰(110)은 P 웰(P-WELL)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1 도전형이 P형이고, 제2 도전형이 N형일 수도 있으며, 이때, 기판(100)은 N형 기판이고, 제1 웰(105)은 P 웰이며, 제2 웰(110)은 N 웰일 수 있다.
제1 및 제2 웰들(105, 110) 상에는 게이트 구조물(120)이 배치될 수 있는데, 게이트 구조물(120)은 순차적으로 형성된 게이트 절연막(123) 및 게이트 전극(126)을 포함할 수 있다. 이때, 제1 웰(105) 상에 배치된 게이트 전극(126)은 도 1의 게이트 전극(G1)에 대응되고, 제2 웰(110) 상에 배치된 게이트 전극(126)은 도 1의 게이트 전극(G2)에 대응될 수 있다.
본 실시예에서, 제1 웰(105) 상에 배치된 게이트 전극(126)과 제2 웰(110) 상에 배치된 게이트 전극(126) 사이의 간격(D1)은, 제1 웰(105) 상에 배치된 인접한 게이트 전극들(126) 사이의 간격(D2)보다 좁을 수 있다. 또한, 제1 웰(105) 상에 배치된 게이트 전극(126)과 제2 웰(110) 상에 배치된 게이트 전극(126) 사이의 간격(D1)은, 제2 웰(110) 상에 배치된 인접한 게이트 전극들(126) 사이의 간격(D3)보다 좁을 수 있다. 나아가, 제1 웰(105) 상에 배치된 인접한 게이트 전극들(126) 사이의 간격(D2)은, 제2 웰(110) 상에 배치된 인접한 게이트 전극들(126) 사이의 간격(D3)과 실질적으로 동일할 수 있다.
제1 웰(105) 상에 배치된 인접한 두 개의 게이트 구조물들(120) 사이에는 제1 불순물 영역(130)이 배치될 수 있는데, 제1 불순물 영역(130)은 제2 도전형을 가진 불순물을 포함할 수 있다. 제2 웰(110) 상에 배치된 인접한 두 개의 게이트 구조물들(120) 사이에는 제2 불순물 영역(135)이 배치될 수 있는데, 제2 불순물 영역(135)은 제1 도전형을 가진 불순물을 포함할 수 있다.
본 실시예에서, 제1 도전형은 N형이고, 제2 도전형은 P형 이므로, 제1 불순물 영역(130)은 P형 불순물 영역이고, 제2 불순물 영역(135)은 N형 불순물 영역일 수 있다. 또한, 본 실시예에서, 제1 웰(105) 내에 하나의 제1 불순물 영역(130)이 배치되고, 제2 웰(110) 내에 하나의 제2 불순물 영역(135)이 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 각 웰 내에는 두 개 이상의 불순물 영역들이 배치될 수도 있다.
게이트 전극(126), 제1 및 제2 불순물 영역들(130, 135)의 상부에는 제1 배선들(150a), 제2 배선들(150b) 및 제3 배선들(150c)을 포함하는 제1 도전층(150)이 배치될 수 있다. 구체적으로, 제1 웰(105) 상에 배치된 게이트 전극들(126)의 상부에는 제1 배선들(150a)이 각각 배치되고, 제2 웰(110) 상에 배치된 게이트 전극들(126)의 상부에는 제2 배선들(150b)이 각각 배치되며, 제1 및 제2 불순물 영역들(130, 135)의 상부에는 제3 배선들(150c)이 각각 배치될 수 있다. 제1 내지 제3 배선들(150a, 150b, 150c)은 콘택 플러그들(140)을 통해 각각 게이트 전극(126), 제1 및 제2 불순물 영역들(130, 135)에 연결될 수 있다.본 실시예에서, 제1 배선(150a)과 인접한 제2 배선(150b) 사이의 간격(D4)은, 제1 배선(150a)과 인접한 제3 배선(150c) 사이의 간격(D5)보다 좁을 수 있다. 또한, 제1 배선(150a)과 인접한 제2 배선(150b) 사이의 간격(D4)은, 제2 배선(150b)과 인접한 제3 배선(150c) 사이의 간격(D6)보다 좁을 수 있다. 나아가, 제1 배선(150a)과 인접한 제3 배선(150c) 사이의 간격(D5)은, 제2 배선(150b)과 인접한 제3 배선(150c) 사이의 간격(D6)과 실질적으로 동일할 수 있다.
제1 웰(105)의 상부에 배치된 제1 배선들(150a) 및 제3 배선(150c)은 도 1의 제2 도전 라인(M2)에 연결되어, 제2 전압이 인가될 수 있다. 또한, 제2 웰(110)의 상부에 배치된 제2 배선들(150b) 및 제3 배선(150c)은 도 1의 제1 도전 라인(M1)에 연결되어, 제1 전압이 인가될 수 있다. 본 실시예에서, 제1 전압은 음의 전압(-)이고, 제2 전압은 양의 전압(+)일 수 있으며, 이하에서는, 제1 전압을 음의 전압(-)이라 하고, 제2 전압을 양의 전압(+)이라고 하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 제1 전압이 양의 전압이고, 제2 전압이 음의 전압일 수도 있다.
이에 따라, 제1 웰(105)에는 음의 전압(-)이 인가되고, 제2 웰(110)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(130)에는 양의 전압(+)이 인가되고, 제2 불순물 영역(135)에는 음의 전압(-)이 인가될 수 있다. 또한, 제1 웰(105) 상에 배치된 게이트 전극들(126)에는 양의 전압(+)이 인가되고, 제2 웰(110) 상에 배치된 게이트 전극들(126)에는 음의 전압(-)이 인가될 수 있다.
따라서, 제1 웰(105)과 인접한 제2 웰(110)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있고, 기판(100)과 인접한 제1 웰(105)은 서로 다른 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있다. 나아가, 제1 불순물 영역(130)과 인접한 제1 웰(105)도 서로 다른 전압이 인가되므로 제3 접합 커패시터를 이룰 수 있으며, 제2 불순물 영역(135)과 인접한 제2 웰(110)도 서로 다른 전압이 인가되므로 제4 접합 커패시터를 이룰 수 있다.
또한, 제1 웰(105)과 그 상부에 배치된 게이트 전극(126)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(123)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제2 웰(110)과 그 상부에 배치된 게이트 전극(126)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(123)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 제1 웰(105)의 상부에 배치된 게이트 전극(126)과 인접한 제2 웰(110)의 상부에 배치된 게이트 전극(126)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 그리고, 제1 배선(150a)과 제2 배선(150b)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(10)의 전체 커패시턴스는, 제1 내지 제4 접합 커패시터들, 제1 및 제2 모스 커패시터들, 및 제1 및 제2 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다.
종래의 커패시터 장치는 기판 상에 게이트 전극을 배치함으로써 복수의 모스 커패시터들을 형성할 수 있었고, 복수의 모스 커패시터들을 병렬로 연결하여 소정의 커패시턴스를 얻을 수 있었다. 그러므로, 대용량의 커패시턴스가 요구되는 경우에는 더 많은 수의 모스 커패시터들을 병렬로 연결해야 하므로, 더 많은 면적이 요구되었고 이에 따라 비용이 증가하였다. 또한, 종래의 커패시터 장치는 동일한 면적에서 모스 커패시터의 커패시턴스를 향상시키기 위하여, 게이트 절연막으로 고유전율(high-k) 물질을 이용하였다. 그러나, 고전압에 견딜 수 있도록 게이트 절연막의 두께를 두껍게 설정할 경우에 고유전율 물질을 게이트 절연막으로 이용함으로써 비용이 많이 드는 문제점이 있었다.
그러나, 본 실시예에 따른 커패시터 장치(10)는 기판(100)에 서로 다른 도전형을 가지고 서로 다른 전압이 인가되는 제1 및 제2 웰들(105, 110)을 형성하고, 제1 및 제2 웰들(105, 110) 상에 게이트 전극(126)을 형성함으로써, 동일한 면적에서 제1 및 제2 웰들(105, 110)과 게이트 전극(126) 사이의 모스 커패시턴스뿐 아니라, 제1 웰(105)과 제2 웰(110) 사이의 접합 커패시턴스도 얻을 수 있다.
또한, 본 실시예에 따른 커패시터 장치(10)는 제1 및 제2 웰들(105, 110) 내에 서로 다른 도전형을 가지고 서로 다른 전압이 인가되는 제1 및 제2 불순물 영역들(130, 135)을 각각 형성함으로써, 동일한 면적에서 제1 웰(105)과 제1 불순물 영역(130) 사이, 그리고, 제2 웰(110)과 제2 불순물 영역(135) 사이의 접합 커패시턴스를 더 얻을 수 있다.
또한, 본 실시예에 따른 커패시터 장치(10)는 제1 및 제2 웰들(105, 110) 상에 서로 다른 전압이 인가되는 게이트 전극들(126)을 각각 형성함으로써, 동일한 면적에서 인접한 게이트 전극들(126) 사이의 MIM 커패시턴스를 더 얻을 수 있다. 또한, 커패시터 장치(10)는 제1 및 제2 배선들(150a, 150b) 사이에 서로 다른 전압을 인가함으로써, 동일한 면적에서 인접한 제1 및 제2 배선들(150a, 150b) 사이의 MIM 커패시턴스를 더 얻을 수 있다.
이와 같이, 본 실시예에 따른 커패시터 장치(10)는, 종래의 커패시터 장치와 같이 게이트 절연막으로 고유전율 물질 등을 이용하지 않고서도, 동일한 면적에서 적은 비용으로 훨씬 큰 커패시턴스를 얻을 수 있으므로, 효율성 및 집적도를 향상시킬 수 있는 효과가 있다.
도 4a 내지 4f는 도 2의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 4a를 참조하면, 먼저 기판(100)을 준비한다. 이때, 기판(100)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체 (silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 본 실시예에서, 기판(100)은 P형 반도체 기판일 수 있다.
기판(100)의 전면에 제1 도전형을 가진 불순물을 주입하여 제1 웰(105)을 형성한다. 이어서, 포토 레지스트 공정을 이용하여 제1 웰(105)의 일부 영역에 제2 도전형을 가진 불순물을 주입하여 제2 웰(110)을 형성한다. 본 실시예에서, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다. 그러므로, 제1 도전형을 가진 불순물은 N형 불순물로서, 예를 들어, 인(P), 비소(As) 또는 안티모니(Sb)일 수 있고, 제2 도전형을 가진 불순물은 P형 불순물로서, 예를 들어, 보론(B), 갈륨(Ga) 또는 인듐(In)일 수 있다.
제1 및 제2 웰들(105, 110)이 형성된 기판(100)에 활성 영역을 한정하는 소자 분리막(115)을 형성한다. 이때, 소자 분리막(105)은 예를 들어, STI(shallow trench isolation) 공정 등에 의해 형성될 수 있다.
도 4b를 참조하면, 제1 및 제2 웰들(105, 110) 상에 게이트 절연막(123) 및 게이트 전극(126)을 순차적으로 적층하고, 적층된 게이트 절연막(123) 및 게이트 전극(126)을 패터닝하여 게이트 구조물들(120)을 형성한다. 여기서, 게이트 절연막(123)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다. 또한, 게이트 전극(126)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
도 4c를 참조하면, 게이트 구조물들(120)이 형성된 기판(100)의 전면에 제1 절연층(129)을 형성하고, 그 상부에 제2 웰(110) 내에서 인접한 두 게이트 구조물들(120) 사이의 영역을 노출시키는 제1 포토 레지스트(PR1) 패턴을 형성한다. 이어서, 제1 포토 레지스트(PR1) 패턴에 의해 노출된 제1 절연층(129)을 식각하고, 고농도의 N형 불순물을 주입함으로써, 제2 불순물 영역(135)을 형성한다. 이어서, 제1 포토 레지스트(PR1) 패턴을 제거한다. 이때, N형 불순물은 예를 들어, 인(P), 비소(As) 또는 안티모니(Sb)일 수 있다.
도 4d를 참조하면, 게이트 구조물들(120)이 형성된 기판(100)의 전면에 제1 절연층(129)을 형성하고, 그 상부에 제1 웰(105) 내에서 인접한 두 게이트 구조물들(120) 사이의 영역을 노출시키는 제2 포토 레지스트(PR2) 패턴을 형성한다. 이어서, 제2 포토 레지스트(PR2) 패턴에 의해 노출된 제1 절연층(129)을 식각하고, 고농도의 P형 불순물을 주입함으로써, 제1 불순물 영역(130)을 형성한다. 이어서, 제2 포토 레지스트(PR2) 패턴을 제거한다. 이때, P형 불순물은 예를 들어, 보론(B), 갈륨(Ga) 또는 인듐(In)일 수 있다.
이와 같이, 본 실시예에서는, 제2 불순물 영역(135)을 먼저 형성하고, 이어서 제1 불순물 영역(130)을 형성할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1 불순물 영역(130)을 먼저 형성하고, 이어서 제2 불순물 영역(135)을 형성할 수도 있다.
도 4e를 참조하면, 제1 및 제2 불순물 영역들(130, 135)이 형성된 기판(110)의 전면에 제2 절연층(145)을 형성한다. 이어서, 게이트 전극(126), 제1 및 제2 불순물 영역들(130, 135) 각각의 일부를 노출시키는 콘택홀들(미도시)을 형성하고, 콘택홀들을 금속 물질로 매립함으로써 콘택 플러그들(140)을 형성한다. 여기서, 금속 물질은 예를 들어, 텅스텐(W)을 포함할 수 있다.
도 4f를 참조하면, 콘택 플러그들(140) 각각에 연결되는 제1 내지 제3 배선들(150a, 150b, 150c)을 포함하는 제1 도전층(150)을 형성한다. 이때, 제1 웰(105)의 상부에 배치된 제1 배선들(150a) 및 제3 배선(150c)은 도 1의 제2 도전 라인(M2)에 연결되어 제2 전압, 즉, 양의 전압(+)을 인가 받을 수 있고, 제2 웰(110)의 상부에 배치된 제2 배선들(150b) 및 제3 배선(150c)은 도 1의 제1 도전 라인(M1)에 연결되어 제1 전압, 즉, 음의 전압(-)을 인가 받을 수 있다. 여기서, 제1 내지 제3 배선들(150a, 150b, 150c)은 예를 들어, 알루미늄 또는 구리를 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 커패시터 장치의 일부를 나타내는 레이아웃이다.
도 5를 참조하면, 커패시터 장치(10')는 반전(inversion) 모드를 이용하여 모스 커패시터를 구현하는 장치로서, 도 1에 도시된 커패시터 장치(10)와 유사하게 구현될 수 있다. 따라서, 본 실시예에 따른 커패시터 장치(10')에 포함된 각 구성 요소는, 도 1의 커패시터 장치(10)에서 대응되는 구성 요소와 동일한 참조부호로 표시하기로 한다. 이하에서는, 본 실시예에 따른 커패시터 장치(10')과 도 1의 커패시터 장치(10)에서 동일한 구성 요소에 대한 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
제1 활성 영역(ACT1)의 상부에는 제2 도전 라인(M2)에 공통으로 연결되는 복수의 배선들이 서로 평행하게 배치될 수 있는데, 구체적으로, 제1 활성 영역(ACT1)에서 게이트 전극들(G1)의 상부에는 제1 배선들(155a)이 배치되고, 게이트 전극들(G1) 사이의 영역의 상부에는 제3 배선(155c)이 배치될 수 있다. 또한, 제3 활성 영역(ACT3)의 상부에는 제1 도전 라인(M1)에 공통으로 연결되는 복수의 배선들이 서로 평행하게 배치될 수 있는데, 구체적으로, 제3 활성 영역(ACT3)에서 게이트 전극들(G2)의 상부에는 제2 배선들(155b)이 배치되고, 게이트 전극들(G2) 사이의 영역의 상부에는 제3 배선(155c)이 배치될 수 있다.
본 실시예에서, 커패시터 장치(10')는 반전 모드를 이용하여 모스 커패시터를 구현하므로, 모스 커패시터를 이루는 게이트와 소스 사이의 전압은 모스 커패시터의 임계 전압(Vth) 이상이 되어야 한다. 그러므로, 제1 활성 영역(ACT1)에서 두 게이트 전극들(G1) 사이의 영역에는 두 게이트 전극들(G1)에 인가되는 전압과 다른 전압이 인가되어야 하고, 이에 따라, 제1 활성 영역(ACT1)에서 제1 배선들(155a)은 제2 도전 라인(M2)에 공통으로 연결되고, 제3 배선(155c)은 제1 도전 라인(M1)에 연결된다. 마찬가지로, 제3 활성 영역(ACT3)에서 두 게이트 전극들(G2) 사이의 영역에는 두 게이트 전극들(G2)에 인가되는 전압과 다른 전압이 인가되어야 하고, 이에 따라, 제3 활성 영역(ACT3)에서 제2 배선들(155b)은 제1 도전 라인(M1)에 공통으로 연결되고, 제3 배선(155c)은 제2 도전 라인(M2)에 연결된다.
도 6은 도 5의 B-B' 선에 따른 커패시터 장치를 나타내는 단면도이다.
도 6을 참조하면, 본 실시예에 따른 커패시터 장치(10')에 포함된 각 구성 요소는, 도 2의 커패시터 장치(10)에서 대응되는 구성 요소와 동일한 참조부호로 표시하기로 한다. 이하에서는, 본 실시예에 따른 커패시터 장치(10')과 도 2의 커패시터 장치(10)에서 동일한 구성 요소에 대한 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
게이트 전극(126), 제1 및 제2 불순물 영역들(130, 135)의 상부에는 제1 배선들(155a), 제2 배선들(155b) 및 제3 배선들(155c)을 포함하는 제1 도전층(155)이 배치될 수 있다. 구체적으로, 제1 웰(105) 상에 배치된 게이트 전극들(126)의 상부에는 제1 배선들(155a)이 각각 배치되고, 제2 웰(110) 상에 배치된 게이트 전극들(126)의 상부에는 제2 배선들(155b)이 각각 배치되며, 제1 및 제2 불순물 영역들(130, 135)의 상부에는 제3 배선들(155c)이 각각 배치될 수 있다. 제1 내지 제3 배선들(155a, 155b, 155c)은 콘택 플러그들(140)을 통해 각각 게이트 전극(126), 제1 및 제2 불순물 영역들(130, 135)에 연결될 수 있다. 본 실시예에서, 제1 배선(155a)과 인접한 제2 배선(155b) 사이의 간격(D4)은, 제1 배선(155a)과 인접한 제3 배선(155c) 사이의 간격(D5) 및 제2 배선(155b)과 인접한 제3 배선(150c) 사이의 간격(D6)과 실질적으로 모두 동일할 수 있다.
제1 배선들(155a) 및 제2 불순물 영역(135)에 연결된 제3 배선(155c)은 도 5의 제2 도전 라인(M2)에 연결되어, 제2 전압이 인가될 수 있다. 또한, 제2 배선들(155b) 및 제1 불순물 영역(130)에 연결된 제3 배선(155c)은 도 5의 제1 도전 라인(M1)에 연결되어, 제1 전압이 인가될 수 있다. 본 실시예에서, 제1 전압은 음의 전압(-)이고, 제2 전압은 양의 전압(+)일 수 있으며, 이하에서는, 제1 전압을 음의 전압(-)이라 하고, 제2 전압을 양의 전압(+)이라고 하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 제1 전압이 양의 전압이고, 제2 전압이 음의 전압일 수도 있다.
이에 따라, 제1 웰(105)에는 음의 전압(-)이 인가되고, 제2 웰(110)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(130)에는 음의 전압(-)이 인가되고, 제2 불순물 영역(135)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 웰(105) 상에 배치된 게이트 전극들(126)에는 양의 전압(+)이 인가되고, 제2 웰(110) 상에 배치된 게이트 전극들(126)에는 음의 전압(-)이 인가될 수 있다.
따라서, 제1 웰(105)과 인접한 제2 웰(110)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있고, 기판(100)과 인접한 제1 웰(105)은 서로 달느 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있다. 한편, 제1 불순물 영역(130)과 인접한 제1 웰(105)은 동일한 전압이 인가되므로 접합 커패시터가 형성되지 않고, 제2 불순물 영역(135)과 제2 웰(110)은 동일한 전압이 인가되므로 접합 커패시터가 형성되지 않는다.
또한, 제1 웰(105)과 그 상부에 배치된 게이트 전극(126)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(123)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제2 웰(110)과 그 상부에 배치된 게이트 전극(126)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(123)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 제1 웰(105)의 상부에 배치된 게이트 전극(126)과 인접한 제2 웰(110)의 상부에 배치된 게이트 전극(126)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 그리고, 제1 내지 제3 배선들(155a, 155b, 155c) 중 인접한 두 배선들에는 서로 다른 전압이 각각 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(10')의 전체 커패시턴스는, 제1 및 제2 접합 커패시터들, 제1 및 제2 모스 커패시터들, 및 제1 및 제2 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 커패시터 장치의 일부를 나타내는 레이아웃이다.
도 7을 참조하면, 커패시터 장치(20)는 축적 모드를 이용하여 모스 커패시터를 구현하는 장치로서, 제1 웰(205) 및 제2 웰(210)을 가지는 기판에 형성될 수 있다. 제1 및 제2 웰들(205, 210)에는 소자 분리막에 의해 활성 영역들(ACT1, ACT2, ACT3, ACT4)이 한정될 수 있다. 구체적으로, 제1 웰(205)에는 제1 및 제2 활성 영역들(ACT1, ACT2)이 한정되고, 제2 웰(210)에는 제3 및 제4 활성 영역들(ACT3, ACT4)이 한정될 수 있다.
제1 활성 영역(ACT1)의 상부에는 게이트 전극들(G1)이 배치될 수 있고, 이로써, 제1 활성 영역(ACT1)에는 모스 커패시터들이 형성될 수 있다. 제3 활성 영역(ACT3)의 상부에는 게이트 전극들(G2)이 배치될 수 있고, 이로써, 제3 활성 영역(ACT3)에는 모스 커패시터들이 형성될 수 있다. 본 실시예에서, 제1 활성 영역(ACT1)의 상부에는 두 개의 게이트 전극들(G1)이 배치되고, 제3 활성 영역(ACT3)의 상부에는 두 개의 게이트 전극들(G2)이 배치되었으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 각 활성 영역의 상부에는 하나의 게이트 전극이 배치될 수 있고, 또 다른 실시예에서, 각 활성 영역의 상부에는 세 개 이상의 게이트 전극들이 배치될 수도 있다.
제2 활성 영역(ACT2)의 상부에는 가로 방향으로 연장되는 제1 도전 라인(M1)이 배치될 수 있고, 제2 활성 영역(ACT2)은 콘택 플러그(CP1)를 통해 제1 도전 라인(M1)과 연결됨으로써, 제1 도전 라인(M1)의 전압을 인가 받을 수 있다. 또한, 제4 활성 영역(ACT4)의 상부에는 가로 방향으로 연장되는 제2 도전 라인(M2)이 배치될 수 있고, 제4 활성 영역(ACT4)은 콘택 플러그(CP2)를 통해 제2 도전 라인(M2)과 연결됨으로써, 제2 도전 라인(M2)의 전압을 인가 받을 수 있다.
제1 활성 영역(ACT1)의 상부에는 복수의 배선들이 서로 평행하게 배치될 수 있는데, 구체적으로, 제1 활성 영역(ACT1)에서 게이트 전극들(G1)의 상부에는 제2 도전 라인(M2)에 공통으로 연결되는 제1 배선들(250a) 및 제1 도전 라인(M1)에 공통으로 연결되는 제4 배선들(250d)이 배치되고, 게이트 전극들(G1) 사이의 영역의 상부에는 제2 도전 라인(M2)에 연결되는 제3 배선(250c)이 배치될 수 있다. 이때, 제1 및 제3 배선들(250a, 250c)은 콘택 플러그들(240)을 통해 게이트 전극들(G1) 및 게이트 전극들(G1) 사이의 영역에 각각 연결될 수 있고, 제4 배선들(250d)은 게이트 전극들(G1)과 절연될 수 있다.
또한, 제3 활성 영역(ACT3)의 상부에는 복수의 배선들이 서로 평행하게 배치될 수 있는데, 구체적으로, 제3 활성 영역(ACT3)에서 게이트 전극들(G2)의 상부에는 제1 도전 라인(M1)에 공통으로 연결되는 제2 배선들(250b) 및 제2 도전 라인(M2)에 공통으로 연결되는 제4 배선들(250d)이 배치되고, 게이트 전극들(G2) 사이의 영역의 상부에는 제1 도전 라인(M1)에 연결되는 제3 배선(250c)이 배치될 수 있다. 이때, 제2 및 제3 배선들(250b, 250c)은 콘택 플러그들(240)을 통해 게이트 전극들(G2) 및 게이트 전극들(G2) 사이의 영역에 각각 연결될 수 있고, 제4 배선들(250d)은 게이트 전극들(G2)과 절연될 수 있다.
본 실시예에서, 커패시터 장치(20)는 축적 모드를 이용하여 모스 커패시터를 구현하므로, 모스 커패시터를 이루는 게이트와 소스 사이의 전압은 0 이하가 되어야 한다. 그러므로, 제1 활성 영역(ACT1)에서 두 게이트 전극들(G1) 사이의 영역에는 두 게이트 전극들(G1)에 인가되는 전압과 동일한 전압이 인가되어야 하고, 이에 따라, 제1 활성 영역(ACT1)에서 제1 및 제3 배선들(250a, 250c)은 제2 도전 라인(M2)에 공통으로 연결된다. 마찬가지로, 제3 활성 영역(ACT3)에서 두 게이트 전극들(G2) 사이의 영역에는 두 게이트 전극들(G2)에 인가되는 전압과 동일한 전압이 인가되어야 하고, 이에 따라, 제3 활성 영역(ACT3)에서 제2 및 제3 배선들(250b, 250c)은 제1 도전 라인(M1)에 공통으로 연결된다.
도 8은 도 7의 C-C' 선에 따른 커패시터 장치를 나타내는 단면도이고, 도 9는 도 8의 커패시터 장치를 나타내는 사시도이다.
도 8 및 도 9를 참조하면, 기판(200)에는 제1 웰(205) 및 제2 웰(210)이 형성되는데, 구체적으로, 기판(200)에 제1 웰(205)이 형성되고, 제1 웰(205) 내에 제2 웰(210)이 형성될 수 있다. 이로써, 기판(200), 제1 웰(205) 및 제2 웰(210)은 트리플 웰 구조를 가질 수 있다. 제1 웰(205)과 제2 웰(210)의 경계 영역에는 소자 분리막(215)이 배치되고, 소자 분리막(215)에 의해 활성 영역들이 한정될 수 있다.
제1 웰(205)은 제1 도전형을 가지고, 제2 웰(210) 및 기판(210)은 제2 도전형을 가질 수 있다. 본 실시예에서, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있고, 이때, 기판(200)은 P형 기판(P-SUB)이고, 제1 웰(205)은 N 웰(N-WELL)이며, 제2 웰(210)은 P 웰(P-WELL)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1 도전형이 P형이고, 제2 도전형이 N형일 수도 있으며, 이때, 기판(200)은 N형 기판이고, 제1 웰(205)은 P 웰이며, 제2 웰(210)은 N 웰일 수 있다.
제1 및 제2 웰들(205, 210) 상에는 게이트 구조물(220)이 배치될 수 있는데, 게이트 구조물(220)은 순차적으로 형성된 게이트 절연막(223) 및 게이트 전극(226)을 포함할 수 있다. 이때, 제1 웰(205) 상에 배치된 게이트 전극(226)은 도 7의 게이트 전극(G1)에 대응되고, 제2 웰(210) 상에 배치된 게이트 전극(226)은 도 7의 게이트 전극(G2)에 대응될 수 있다.
본 실시예에서, 제1 웰(205) 상에 배치된 게이트 전극(226)과 제2 웰(210) 상에 배치된 게이트 전극(226) 사이의 간격(D1)은, 제1 웰(205) 상에 배치된 인접한 게이트 전극들(226) 사이의 간격(D2)보다 좁을 수 있다. 또한, 제1 웰(205) 상에 배치된 게이트 전극(226)과 제2 웰(210) 상에 배치된 게이트 전극(226) 사이의 간격(D1)은, 제2 웰(210) 상에 배치된 인접한 게이트 전극들(226) 사이의 간격(D3)보다 좁을 수 있다. 나아가, 제1 웰(205) 상에 배치된 인접한 게이트 전극들(226) 사이의 간격(D2)은, 제2 웰(210) 상에 배치된 인접한 게이트 전극들(226) 사이의 간격(D3)과 실질적으로 동일할 수 있다.
제1 웰(205) 상에 배치된 인접한 두 개의 게이트 구조물들(220) 사이에는 제1 불순물 영역(230)이 배치될 수 있는데, 제1 불순물 영역(230)은 제2 도전형을 가진 불순물을 포함할 수 있다. 제2 웰(210) 상에 배치된 인접한 두 개의 게이트 구조물들(220) 사이에는 제2 불순물 영역(235)이 배치될 수 있는데, 제2 불순물 영역(235)은 제1 도전형을 가진 불순물을 포함할 수 있다.
본 실시예에서, 제1 도전형은 N형이고, 제2 도전형은 P형 이므로, 제1 불순물 영역(230)은 P형 불순물 영역이고, 제2 불순물 영역(235)은 N형 불순물 영역일 수 있다. 또한, 본 실시예에서, 제1 웰(205) 내에 하나의 제1 불순물 영역(230)이 배치되고, 제2 웰(210) 내에 하나의 제2 불순물 영역(235)이 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 각 웰 내에는 두 개 이상의 불순물 영역들이 배치될 수도 있다.
게이트 전극(226), 제1 및 제2 불순물 영역들(230, 235)의 상부에는 제1 배선들(250a), 제2 배선들(250b), 제3 배선들(250c) 및 제4 배선들(250d)을 포함하는 제1 도전층(250)이 배치될 수 있다. 구체적으로, 제1 배선들(250a)은 제1 웰(205) 상에 배치된 게이트 전극들(226)의 상부에 각각 배치되고, 제2 배선들(250b)은 제2 웰(210) 상에 배치된 게이트 전극들(226)의 상부에 각각 배치될 수 있다. 또한, 제3 배선들(250c)은 제1 및 제2 불순물 영역들(230, 235)의 상부에 각각 배치될 수 있다. 이때, 제1 내지 제3 배선들(250a, 250b, 250c)은 제1 콘택 플러그들(240)을 통해 각각 게이트 전극(226), 제1 및 제2 불순물 영역들(230, 235)에 연결될 수 있다. 또한, 제4 배선들(250d)은 제1 웰(205)의 상부에서 제1 배선(250a)과 제3 배선(250c)의 사이에, 그리고, 제2 웰(210)의 상부에서 제2 배선(250b)과 제3 배선(250c)의 사이에 배치될 수 있다. 이때, 제4 배선들(250d)은 게이트 전극들(226)에 전기적으로 연결되지 않는다. 본 실시예에서, 제1 내지 제4 배선들(250a, 250b, 250c, 250d) 사이의 간격은 실질적으로 모두 동일할 수 있다.
제1 웰(205)의 상부에 배치된 제1 배선들(250a) 및 제3 배선들(250c) 및 제2 웰(210)의 상부에 배치된 제4 배선들(250d)은 도 7의 제2 도전 라인(M2)에 연결되어, 제2 전압이 인가될 수 있다. 또한, 제2 웰(210)의 상부에 배치된 제2 배선들(250b) 및 제3 배선들(250c) 및 제1 웰(205)의 상부에 배치된 제4 배선들(250d)은 도 7의 제1 도전 라인(M1)에 연결되어, 제1 전압이 인가될 수 있다. 본 실시예에서, 제1 전압은 음의 전압(-)이고, 제2 전압은 양의 전압(+)일 수 있으며, 이하에서는, 제1 전압을 음의 전압(-)이라 하고, 제2 전압을 양의 전압(+)이라고 하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 제1 전압이 양의 전압이고, 제2 전압이 음의 전압일 수도 있다.
이에 따라, 제1 웰(205)에는 음의 전압(-)이 인가되고, 제2 웰(210)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(230)에는 양의 전압(+)이 인가되고, 제2 불순물 영역(235)에는 음의 전압(-)이 인가될 수 있다. 또한, 제1 웰(205) 상에 배치된 게이트 전극들(226)에는 양의 전압(+)이 인가되고, 제2 웰(210) 상에 배치된 게이트 전극들(226)에는 음의 전압(-)이 인가될 수 있다.
따라서, 제1 웰(205)과 인접한 제2 웰(210)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있고, 기판(200)과 인접한 제1 웰(205)은 서로 다른 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있다. 나아가, 제1 불순물 영역(230)과 인접한 제1 웰(205)도 서로 다른 전압이 인가되므로 제3 접합 커패시터를 이룰 수 있으며, 제2 불순물 영역(235)과 인접한 제2 웰(210)도 서로 다른 전압이 인가되므로 제4 접합 커패시터를 이룰 수 있다.
또한, 제1 웰(205)과 그 상부에 배치된 게이트 전극(226)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(223)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제2 웰(210)과 그 상부에 배치된 게이트 전극(226)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(223)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 제1 웰(205)의 상부에 배치된 게이트 전극(226)과 인접한 제2 웰(210)의 상부에 배치된 게이트 전극(226)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 나아가, 제1 내지 제4 배선들(250a, 250b, 250c, 250d) 중 인접한 두 개의 배선들에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(20)의 전체 커패시턴스는, 제1 내지 제4 접합 커패시터들, 제1 및 제2 모스 커패시터들, 및 제1 및 제2 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다. 도 2에 도시된 커패시터 장치(10)와 달리, 본 실시예에 따른 커패시터 장치(20)는 제1 불순물 영역(230) 및 게이트 전극(226)에 각각 연결되는 제2 배선들(250b) 사이에 다른 전압이 인가되는 제4 배선(250d)을 형성하고, 제2 불순물 영역(235) 및 게이트 전극(226)에 각각 연결되는 제1 배선들(250a) 사이에 다른 전압이 인가되는 제3 배선(250c)을 형성함으로써, 제1 도전층(250)에 포함된 배선들 사이의 제2 MIM 커패시턴스를 더욱 증가시킬 수 있다.
도 10a 내지 10f는 도 8의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 10a를 참조하면, 먼저 기판(200)을 준비한다. 이때, 기판(200)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨-비소 중 어느 하나를 포함할 수 있다. 본 실시예에서, 기판(200)은 P형 반도체 기판일 수 있다.
기판(200)의 전면에 제1 도전형을 가진 불순물을 주입하여 제1 웰(205)을 형성한다. 이어서, 포토 레지스트 공정을 이용하여 제1 웰(205)의 일부 영역에 제2 도전형을 가진 불순물을 주입하여 제2 웰(210)을 형성한다. 본 실시예에서, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다. 그러므로, 제1 도전형을 가진 불순물은 N형 불순물로서, 예를 들어, 인(P), 비소(As) 또는 안티모니(Sb)일 수 있고, 제2 도전형을 가진 불순물은 P형 불순물로서, 예를 들어, 보론(B), 갈륨(Ga) 또는 인듐(In)일 수 있다.
제1 및 제2 웰들(205, 210)이 형성된 기판(200)에 활성 영역을 한정하는 소자 분리막(215)을 형성한다. 이때, 소자 분리막(205)은 예를 들어, STI 공정 등에 의해 형성될 수 있다.
도 10b를 참조하면, 제1 및 제2 웰들(205, 210) 상에 게이트 절연막(223) 및 게이트 전극(226)을 순차적으로 적층하고, 적층된 게이트 절연막(223) 및 게이트 전극(226)을 패터닝하여 게이트 구조물들(220)을 형성한다. 여기서, 게이트 절연막(223)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다. 또한, 게이트 전극(226)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
도 10c를 참조하면, 게이트 구조물들(220)이 형성된 기판(200)의 전면에 제1 절연층(229)을 형성하고, 그 상부에 제2 웰(210) 내에서 인접한 두 게이트 구조물들(220) 사이의 영역을 노출시키는 제1 포토 레지스트(PR1) 패턴을 형성한다. 이어서, 제1 포토 레지스트(PR1) 패턴에 의해 노출된 제1 절연층(229)을 식각하고, 고농도의 N형 불순물을 주입함으로써, 제2 불순물 영역(235)을 형성한다. 이어서, 제1 포토 레지스트(PR1) 패턴을 제거한다. 이때, N형 불순물은 예를 들어, 인(P), 비소(As) 또는 안티모니(Sb)일 수 있다.
도 10d를 참조하면, 게이트 구조물들(220)이 형성된 기판(200)의 전면에 제1 절연층(229)을 형성하고, 그 상부에 제1 웰(205) 내에서 인접한 두 게이트 구조물들(220) 사이의 영역을 노출시키는 제2 포토 레지스트(PR2) 패턴을 형성한다. 이어서, 제2 포토 레지스트(PR2) 패턴에 의해 노출된 제1 절연층(229)을 식각하고, 고농도의 P형 불순물을 주입함으로써, 제1 불순물 영역(230)을 형성한다. 이어서, 제2 포토 레지스트(PR2) 패턴을 제거한다. 이때, P형 불순물은 예를 들어, 보론(B), 갈륨(Ga) 또는 인듐(In)일 수 있다.
이와 같이, 본 실시예에서는, 제2 불순물 영역(235)을 먼저 형성하고, 이어서 제1 불순물 영역(230)을 형성할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1 불순물 영역(230)을 먼저 형성하고, 이어서 제2 불순물 영역(235)을 형성할 수도 있다.
도 10e를 참조하면, 제1 및 제2 불순물 영역들(230, 235)이 형성된 기판(210)의 전면에 제2 절연층(245)을 형성한다. 이어서, 게이트 전극(226), 제1 및 제2 불순물 영역들(230, 235) 각각의 일부를 노출시키는 콘택홀들(미도시)을 형성하고, 콘택홀들을 금속 물질로 매립함으로써 콘택 플러그들(240)을 형성한다. 여기서, 금속 물질은 예를 들어, 텅스텐(W)을 포함할 수 있다.
도 10f를 참조하면, 콘택 플러그들(240) 각각에 연결되는 제1 내지 제3 배선들(250a, 250b, 250c) 및 게이트 전극(226)과 절연되는 제4 배선들(250d)을 포함하는 제1 도전층(250)을 형성한다. 이때, 제1 웰(205)의 상부에 배치된 제1 배선들(250a) 및 제3 배선들(250c) 및 제2 웰(210)의 상부에 배치된 제4 배선들(250d)은 도 7의 제2 도전 라인(M2)에 연결되어 제2 전압, 즉, 양의 전압(+)을 인가 받을 수 있고, 제2 웰(210)의 상부에 배치된 제2 배선들(250b) 및 제3 배선들(250c) 및 제1 웰(205)의 상부에 배치된 제4 배선들(250d)은 도 7의 제1 도전 라인(M1)에 연결되어 제1 전압, 즉, 음의 전압(-)을 인가 받을 수 있다. 여기서, 제1 내지 제4 배선들(250a, 250b, 250c, 250d)은 예를 들어, 알루미늄 또는 구리를 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 커패시터 장치의 일부를 나타내는 레이아웃이다.
도 11을 참조하면, 커패시터 장치(20')는 반전 모드를 이용하여 모스 커패시터를 구현하는 장치로서, 도 7에 도시된 커패시터 장치(20)와 유사하게 구현될 수 있다. 따라서, 본 실시예에 따른 커패시터 장치(20')에 포함된 각 구성 요소는, 도 7의 커패시터 장치(20)에서 대응되는 구성 요소와 동일한 참조부호로 표시하기로 한다. 이하에서는, 본 실시예에 따른 커패시터 장치(20')과 도 7의 커패시터 장치(20)에서 동일한 구성 요소에 대한 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
제1 활성 영역(ACT1)의 상부에는 복수의 배선들이 서로 평행하게 배치될 수 있는데, 구체적으로, 제1 활성 영역(ACT1)에서 게이트 전극들(G1)의 상부에는 제2 도전 라인(M2)에 공통으로 연결되는 제1 배선들(255a) 및 제1 도전 라인(M1)에 공통으로 연결되는 제4 배선들(255d)이 배치되고, 게이트 전극들(G1) 사이의 영역의 상부에는 제1 도전 라인(M1)에 연결되는 제3 배선(255c)이 배치될 수 있다. 이때, 제1 및 제3 배선들(255a, 255c)은 콘택 플러그들(240)을 통해 게이트 전극들(G1) 및 게이트 전극들(G1) 사이의 영역에 각각 연결될 수 있고, 제4 배선들(255d)은 게이트 전극들(G1)과 절연될 수 있다.
또한, 제3 활성 영역(ACT3)의 상부에는 복수의 배선들이 서로 평행하게 배치될 수 있는데, 구체적으로, 제3 활성 영역(ACT3)에서 게이트 전극들(G2)의 상부에는 제1 도전 라인(M1)에 공통으로 연결되는 제2 배선들(255b) 및 제2 도전 라인(M2)에 공통으로 연결되는 제4 배선들(255d)이 배치되고, 게이트 전극들(G2) 사이의 영역의 상부에는 제2 도전 라인(M2)에 연결되는 제3 배선(255c)이 배치될 수 있다. 이때, 제2 및 제3 배선들(255b, 255c)은 콘택 플러그들(240)을 통해 게이트 전극들(G2) 및 게이트 전극들(G2) 사이의 영역에 각각 연결될 수 있고, 제4 배선들(255d)은 게이트 전극들(G2)과 절연될 수 있다.
본 실시예에서, 커패시터 장치(20')는 반전 모드를 이용하여 모스 커패시터를 구현하므로, 모스 커패시터를 이루는 게이트와 소스 사이의 전압은 모스 커패시터의 임계 전압(Vth) 이상이 되어야 한다. 그러므로, 제1 활성 영역(ACT1)에서 두 게이트 전극들(G1) 사이의 영역에는 두 게이트 전극들(G1)에 인가되는 전압과 다른 전압이 인가되어야 하고, 이에 따라, 제1 활성 영역(ACT1)에서 제1 배선들(255a)은 제2 도전 라인(M2)에 공통으로 연결되고, 제3 배선(255c)은 제1 도전 라인(M1)에 연결된다. 마찬가지로, 제3 활성 영역(ACT3)에서 두 게이트 전극들(G2) 사이의 영역에는 두 게이트 전극들(G2)에 인가되는 전압과 다른 전압이 인가되어야 하고, 이에 따라, 제3 활성 영역(ACT3)에서 제2 배선들(255b)은 제1 도전 라인(M1)에 공통으로 연결되고, 제3 배선(255c)은 제2 도전 라인(M2)에 연결된다.
도 12는 도 11의 D-D' 선에 따른 커패시터 장치를 나타내는 단면도이다.
도 12를 참조하면, 본 실시예에 따른 커패시터 장치(20')에 포함된 각 구성 요소는, 도 8의 커패시터 장치(20)에서 대응되는 구성 요소와 동일한 참조부호로 표시하기로 한다. 이하에서는, 본 실시예에 따른 커패시터 장치(20')과 도 8의 커패시터 장치(20)에서 동일한 구성 요소에 대한 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
게이트 전극(226), 제1 및 제2 불순물 영역들(230, 235)의 상부에는 제1 배선들(255a), 제2 배선들(255b), 제3 배선들(255c) 및 제4 배선들(255d)을 포함하는 제1 도전층(255)이 배치될 수 있다. 구체적으로, 제1 배선들(255a)은 제1 웰(205) 상에 배치된 게이트 전극들(226)의 상부에 각각 배치되고, 제2 배선들(255b)은 제2 웰(210) 상에 배치된 게이트 전극들(226)의 상부에 각각 배치될 수 있다. 또한, 제3 배선들(255c)은 제1 및 제2 불순물 영역들(230, 235)의 상부에 배치될 수 있다. 이때, 제1 내지 제3 배선들(255a, 255b, 255c)은 제1 콘택 플러그들(240)을 통해 각각 게이트 전극(226), 제1 및 제2 불순물 영역들(230, 235)에 연결될 수 있다. 또한, 제4 배선들(255d)은 제1 웰(205)의 상부에서 제1 배선(255a)과 제3 배선(255c)의 사이에, 그리고, 제2 웰(210)의 상부에서 제2 배선(255b)과 제3 배선(255c)의 사이에 배치될 수 있다. 이때, 제4 배선들(255d)은 게이트 전극들(226)에 전기적으로 연결되지 않는다. 본 실시예에서, 제1 내지 제4 배선들(255a, 255b, 255c, 255d) 사이의 간격은 실질적으로 모두 동일할 수 있다.
제1 웰(205)의 상부에 배치된 제1 배선들(255a) 및 제2 웰(210)의 상부에 배치된 제3 배선(255c) 및 제4 배선들(255d)은 도 11의 제2 도전 라인(M2)에 연결되어, 제2 전압이 인가될 수 있다. 또한, 제2 웰(210)의 상부에 배치된 제2 배선들(255b) 및 제1 웰(205)의 상부에 배치된 제3 배선(255c) 및 제4 배선들(255d)은 도 11의 제1 도전 라인(M1)에 연결되어, 제1 전압이 인가될 수 있다. 본 실시예에서, 제1 전압은 음의 전압(-)이고, 제2 전압은 양의 전압(+)일 수 있으며, 이하에서는, 제1 전압을 음의 전압(-)이라 하고, 제2 전압을 양의 전압(+)이라고 하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 제1 전압이 양의 전압이고, 제2 전압이 음의 전압일 수도 있다.
이에 따라, 제1 웰(205)에는 음의 전압(-)이 인가되고, 제2 웰(210)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(230)에는 음의 전압(-)이 인가되고, 제2 불순물 영역(235)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 웰(205) 상에 배치된 게이트 전극들(226)에는 양의 전압(+)이 인가되고, 제2 웰(210) 상에 배치된 게이트 전극들(226)에는 음의 전압(-)이 인가될 수 있다.
따라서, 제1 웰(205)과 인접한 제2 웰(210)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있고, 기판(200)과 인접한 제1 웰(205)은 서로 다른 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있다. 한편, 제1 불순물 영역(230)과 인접한 제1 웰(205)은 동일한 전압이 인가되므로 접합 커패시터가 형성되지 않고, 제2 불순물 영역(235)과 인접한 제2 웰(210)은 동일한 전압이 인가되므로 접합 커패시터가 형성되지 않는다.
또한, 제1 웰(205)과 그 상부에 배치된 게이트 전극(226)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(223)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제2 웰(210)과 그 상부에 배치된 게이트 전극(226)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(223)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 제1 웰(205)의 상부에 배치된 게이트 전극(226)과 인접한 제2 웰(210)의 상부에 배치된 게이트 전극(226)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 나아가, 제1 배선(255a)과 제2 배선(255b), 제1 배선(255a)과 제4 배선(255d), 그리고, 제2 배선(255b)과 제4 배선(255d)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(20')의 전체 커패시턴스는, 제1 및 제2 접합 커패시터들, 제1 및 제2 모스 커패시터들, 및 제1 및 제2 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이고, 도 14는 도 13의 커패시터 장치를 나타내는 사시도이다.
도 13 및 도 14를 참조하면, 커패시터 장치(30)는 도 2에 도시된 커패시터 장치(10)의 변형 실시예로서, 이하에서는 대응되는 구성 요소들에 대한 상세한 설명은 생략하기로 한다. 구체적으로, 도 2에 도시된 커패시터 장치(10)는 게이트 전극(126)을 포함하는 단일 게이트 구조를 가지는 반면, 본 실시예에 따른 커패시터 장치(30)는 적층된 하부 게이트 전극(325) 및 상부 게이트 전극(335)를 포함하는 이중 게이트 구조를 가진다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 커패시터 장치(30)는 적층된 세 개 이상의 게이트 전극들을 포함하는 다중 게이트 구조를 가질 수도 있다.
본 실시예에서, 제1 웰(305)에는 음의 전압(-)이 인가되고, 제2 웰(310)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(330)에는 양의 전압(+)이 인가되고, 제2 불순물 영역(335)에는 음의 전압(-)이 인가될 수 있다. 또한, 제1 웰(405) 상에 배치된 하부 게이트 전극들(325)에는 양의 전압(+)이 인가되고, 상부 게이트 전극들(335)에는 음의 전압(-)이 인가될 수 있다. 또한, 제2 웰(210) 상에 배치된 하부 게이트 전극들(325)에는 음의 전압(-)이 인가되고, 상부 게이트 전극들(335)에는 양의 전압(+)이 인가될 수 있다.
이에 따라, 제1 웰(305)과 인접한 제2 웰(310)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있고, 기판(300)과 인접한 제1 웰(305)은 서로 다른 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있다. 나아가, 제1 불순물 영역(330)과 인접한 제1 웰(305)도 서로 다른 전압이 인가되므로 제3 접합 커패시터를 이룰 수 있으며, 제2 불순물 영역(335)과 인접한 제2 웰(310)도 서로 다른 전압이 인가되므로 제4 접합 커패시터를 이룰 수 있다.
또한, 제1 웰(305)과 그 상부에 배치된 하부 게이트 전극(325)은 서로 다른 전압이 인가되고 그 사이에는 제1 게이트 절연막(320)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제2 웰(310)과 그 상부에 배치된 하부 게이트 전극(325)은 서로 다른 전압이 인가되고 그 사이에는 제1 게이트 절연막(320)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 제1 웰(305)의 상부에 배치된 하부 게이트 전극(325)과 인접한 제2 웰(310)의 상부에 배치된 하부 게이트 전극(325)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 그리고, 제1 웰(305)의 상부에 배치된 상부 게이트 전극(335)과 인접한 제2 웰(310)의 상부에 배치된 상부 게이트 전극(335)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다. 그리고, 상부 게이트 전극(335)과 하부 게이트 전극(325)은 서로 다른 전압이 인가되고 그 사이에는 제2 게이트 절연막(330)이 존재하므로 제3 MIM 커패시터를 이룰 수 있다. 그리고, 제1 내지 제3 배선들(350a, 350b, 350c) 중 인접한 두 배선들에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제4 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(30)의 전체 커패시턴스는, 제1 내지 제4 접합 커패시터들, 제1 및 제2 모스 커패시터들 및 제1 내지 제4 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다. 도 2에 도시된 커패시터 장치(10)에 비하여, 본 실시예에 따른 커패시터 장치(30)의 전체 커패시턴스는 이중 게이트 구조를 이용함으로써, 상부 게이트 전극(335)과 하부 게이트 전극(325) 사이의 커패시턴스 및 인접한 상부 게이트 전극들(335) 사이의 커패시턴스를 더 획득할 수 있다.
도시되지는 않았으나, 커패시터 장치(30)는 도 6에 도시된 커패시터 장치(10'), 도 8에 도시된 커패시터 장치(20) 또는 도 12에 도시된 커패시터 장치(20')의 변형 실시예로서 구현될 수도 있다.
도 15는 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이고, 도 16은 도 15의 커패시터 장치를 나타내는 사시도이다.
도 15 및 도 16을 참조하면, 커패시터 장치(40)는 도 8에 도시된 커패시터 장치(20)의 변형 실시예로서, 이하에서는 대응되는 구성 요소들에 대한 상세한 설명은 생략하기로 한다. 구체적으로, 본 실시예에 따른 커패시터 장치(40)는, 도 8에 도시된 커패시터 장치(20)에 비해 상부에 MIM 커패시터를 더 포함한다.
제1 내지 제4 배선들(450a, 450b, 450c, 450d)을 포함하는 제1 도전층의 상부에는 하부 금속 라인(470), 절연층(475) 및 상부 금속 라인(480)이 순차적으로 적층된 MIM 커패시터가 배치될 수 있다. 하부 금속 라인들(470)은 제2 콘택 플러그들(460)에 의해 제1 및 제2 배선들(450a, 450b)에 각각 연결될 수 있다. MIM 커패시터의 상부에는 제5 배선들(495)이 배치될 수 있다. 구체적으로, 제5 배선들(495)은 하부 금속 라인들(470) 및 상부 금속 라인들(480)의 상부에 배치되고, 제3 콘택 플러그들(490)을 통해 하부 금속 라인들(470) 및 상부 금속 라인들(480)에 각각 연결될 수 있다.
본 실시예에서, 제1 웰(405)에는 음의 전압(-)이 인가되고, 제2 웰(410)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(430)에는 양의 전압(+)이 인가되고, 제2 불순물 영역(435)에는 음의 전압(-)이 인가될 수 있다. 또한, 제1 웰(405) 상에 배치된 게이트 전극들(426)에는 양의 전압(+)이 인가되고, 제2 웰(410) 상에 배치된 게이트 전극들(426)에는 음의 전압(-)이 인가될 수 있다. 또한, 제1 웰(405)의 상부에 배치된 하부 전극 라인(470)에는 양의 전압(+)이 인가되고, 상부 전극 라인(480)에는 음의 전압(-)이 인가될 수 있다. 또한, 제2 웰(410)의 상부에 배치된 하부 전극 라인(470)에는 음의 전압(-)이 인가되고, 상부 전극 라인(480)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 웰(405)의 상부에 배치된 하부 전극 라인(470) 및 제2 웰(410)의 상부에 배치된 상부 전극 라인(480)에 연결되는 제5 배선(495)에는 양의 전압(+)이 인가되고, 제2 웰(410) 상에 배치된 하부 전극 라인(470) 및 제1 웰(405) 상에 배치된 상부 전극 라인(480)에 연결되는 제5 배선(495)에는 음의 전압(-)이 인가될 수 있다.
이에 따라, 제1 웰(405)과 인접한 제2 웰(410)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있고, 기판(400)과 인접한 제1 웰(405)은 서로 다른 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있다. 나아가, 제1 불순물 영역(430)과 인접한 제1 웰(405)은 서로 다른 전압이 인가되므로 제3 접합 커패시터를 이룰 수 있고, 제2 불순물 영역(435)과 인접한 제2 웰(410)은 서로 다른 전압이 인가되므로 제4 접합 커패시터를 이룰 수 있다.
또한, 제1 웰(405)과 그 상부에 배치된 게이트 전극(426)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(423)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제2 웰(410)과 그 상부에 배치된 게이트 전극(426)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(423)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 제1 웰(405)의 상부에 배치된 게이트 전극(426)과 인접한 제2 웰(410)의 상부에 배치된 게이트 전극(426)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 그리고, 제1 내지 제4 배선들(450a, 450b, 450c, 450d) 중 인접한 두 배선들에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다. 그리고, 하부 금속 라인(470)과 상부 금속 라인(480) 사이에는 절연층(475)이 존재하므로 제3 MIM 커패시터를 이룰 수 있다. 그리고, 인접한 하부 금속 라인들(470)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제4 MIM 커패시터를 이룰 수 있다. 그리고, 인접한 상부 금속 라인들(480)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제5 MIM 커패시터를 이룰 수 있다. 그리고, 인접한 제5 배선들(495)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제6 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(40)의 전체 커패시턴스는 제1 내지 제4 접합 커패시터들, 제1 및 제2 모스 커패시터들, 및 제1 내지 제6 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다. 도 8에 도시된 커패시터 장치(20)에 비하여, 본 실시예에 따른 커패시터 장치(40)는 상부에 MIM 커패시터를 더 포함하므로, MIM 커패시터에 대응되는 커패시턴스를 더 얻을 수 있다.
도시되지는 않았으나, 커패시터 장치(40)는 도 2에 도시된 커패시터 장치(10), 도 6에 도시된 커패시터 장치(10'), 도 12에 도시된 커패시터 장치(20') 또는 도 13에 도시된 커패시터 장치(30)의 변형 실시예로서 구현될 수도 있다.
도 17a 내지 17f는 도 15의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 17a를 참조하면, 기판(400)에 서로 다른 도전형을 가지는 제1 및 제2 웰들(405, 410)을 형성하고, 활성 영역을 한정하는 소자 분리막(415)을 형성한다. 이어서, 제1 및 제2 웰들(405, 410) 상에 순차적으로 적층된 게이트 절연막(423) 및 게이트 전극(426)을 포함하는 게이트 구조물들(420)을 형성한다. 이어서, 제1 웰(405)에서 두 게이트 구조물들(420) 사이에 제1 불순물 영역(430)을 형성하고, 제2 웰(410)에서 두 게이트 구조물들(420) 사이에 제2 불순물 영역(435)을 형성한다. 이어서, 게이트 전극들(246) 및 제1 및 제2 불순물 영역들(430, 435) 상에 제1 절연층(445)을 형성하고, 제1 절연층(445) 내에 제1 콘택 플러그들(440)을 형성한다. 이어서, 제1 절연층(445) 및 제1 콘택 플러그들(440)의 상부에 제1 내지 제4 배선들(450a, 450b, 450c, 450d)을 포함하는 제1 도전층을 형성한다.
도 17b를 참조하면, 제1 내지 제4 배선들(450a, 450b, 450c, 450d)이 형성된 결과물의 전면에 제2 절연층(465)을 형성한다. 이어서, 제2 절연층(465)에서 제1 및 제2 배선들(450a, 450b)의 일부 영역을 각각 노출시키는 제1 콘택홀들(미도시)을 형성하고, 제1 콘택홀들을 금속 물질로 매립하여 제2 콘택 플러그들(460)을 형성한다. 여기서, 금속 물질은 예를 들어, 텅스텐(W)일 수 있다.
도 17c를 참조하면, 제2 절연층(465) 및 제2 콘택 플러그들(460)의 상부에 제2 콘택 플러그들(460) 각각에 전기적으로 연결되는 하부 금속 라인들(470)을 형성한다.
도 17d를 참조하면, 하부 금속 라인들(470) 상에 절연층(475) 및 상부 금속 라인들(480)을 순차적으로 적층한다. 이로써, 하부 금속 라인(470), 절연층(475) 및 상부 금속 라인(480)은 MIM 커패시터를 형성한다.
여기서, 하부 금속 라인들(470) 및 상부 금속 라인들(480)은 예를 들어, 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
도 17e를 참조하면, 상부 금속 라인들(480)이 형성된 결과물의 전면에 제3 절연층(485)을 형성한다. 이어서, 제3 절연층(485)에서 하부 금속 라인들(470) 및 상부 금속 라인들(480)의 일부 영역을 각각 노출시키는 제2 콘택홀들(미도시)을 형성하고, 제2 콘택홀들을 금속 물질로 매립하여 제3 콘택 플러그들(490)을 형성한다.
여기서, 제2 및 제3 절연층들(465, 485)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
도 17f를 참조하면, 제3 절연층(485) 및 제3 콘택 플러그들(490)의 상부에 제3 콘택 플러그들(490) 각각에 전기적으로 연결되는 제5 배선들(495)을 형성한다. 이때, 제1 웰(405)의 상부에 배치된 하부 금속 라인(470) 및 제2 웰(410)의 상부에 배치된 상부 금속 라인(480)에 연결되는 제5 배선들(495)에는 양의 전압(+)이 인가된다. 또한, 제2 웰(405)의 상부에 배치된 하부 금속 라인(470) 및 제1 웰(405)의 상부에 배치된 상부 금속 라인(480)에 연결되는 제5 배선들(495)에는 음의 전압(-)이 인가된다.
도 18은 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이고, 도 19는 도 18의 커패시터 장치를 나타내는 사시도이다.
도 18 및 도 19를 참조하면, 커패시터 장치(50)는 도 8에 도시된 커패시터 장치(20)의 변형 실시예로서, 이하에서는 대응되는 구성 요소들에 대한 상세한 설명은 생략하기로 한다. 구체적으로, 본 실시예에 다른 커패시터 장치(50)는, 도 8에 도시된 커패시터 장치(20)에 비해 상부에 제2 및 제3 도전층을 더 포함하고, 상하로 인접한 제1 내지 제3 도전층들 각각은 전기적으로 연결된다.
제1 및 제2 웰들(505, 510)의 상부에는 제1 및 제2 배선들(550a, 550b)을 포함하는 제1 도전층이 배치될 수 있고, 제1 및 제2 배선들(550a, 550b)은 서로 번갈아 가며 배치될 수 있다. 제1 및 제2 배선들(550a, 550b)을 포함하는 제1 도전층의 상부에는 제3 및 제4 배선들(570a, 570b)을 포함하는 제2 도전층이 배치될 수 있다. 제3 및 제4 배선들(570a, 570b)은 서로 번갈아 가며 배치될 수 있고, 제2 콘택 플러그들(560)을 통해 제1 및 제2 배선들(550a, 550b) 각각에 연결될 수 있다.
제3 및 제4 배선들(570a, 570b)의 상부에는 제5 및 제6 배선들(590a, 590b)을 포함하는 제3 도전층이 배치될 수 있다. 제5 및 제6 배선들(590a, 590b)은 서로 번갈아 가며 배치될 수 있고, 제3 콘택 플러그들(580)을 통해 제3 및 제4 배선들(570a, 570b) 각각에 연결될 수 있다.
본 실시예에서, 제5 배선들(590a)에는 음의 전압(-)이 인가되고, 제6 배선들(590b)에는 양의 전압(+)이 인가될 수 있으며, 이에 따라, 제1 및 제3 배선들(550a, 570a)에는 음의 전압(-)이 인가되고, 제2 및 제4 배선들(550b, 570b)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 웰(505)에는 음의 전압(-)이 인가되고, 제2 웰(510)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(530)에는 양의 전압(+)이 인가되고, 제2 불순물 영역(535)에는 음의 전압(-)이 인가될 수 있다. 또한, 제1 웰(505) 상에 배치된 게이트 전극들(526)에는 양의 전압(+)이 인가되고, 제2 웰(510) 상에 배치된 게이트 전극들(526)에는 음의 전압(-)이 인가될 수 있다.
이에 따라, 제1 웰(505)과 인접한 제2 웰(510)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있고, 기판(500)과 인접한 제1 웰(505)은 서로 다른 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있다. 나아가, 제1 불순물 영역(530)과 인접한 제1 웰(505)은 서로 다른 전압이 인가되므로 제3 접합 커패시터를 이룰 수 있고, 제2 불순물 영역(535)과 인접한 제2 웰(510)은 서로 다른 전압이 인가되므로 제4 접합 커패시터를 이룰 수 있다.
또한, 제1 웰(505)과 그 상부에 배치된 게이트 전극(526)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(523)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제2 웰(510)과 그 상부에 배치된 게이트 전극(526)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(523)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 제1 웰(505)의 상부에 배치된 게이트 전극(526)과 인접한 제2 웰(510)의 상부에 배치된 게이트 전극(526)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 그리고, 제1 및 제2 배선들(550a, 550b)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다. 그리고, 제3 및 제4 배선들(570a, 570b)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제3 MIM 커패시터를 이룰 수 있다. 그리고, 제5 및 제6 배선들(590a, 590b)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제4 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(50)의 전체 커패시턴스는 제1 내지 제4 접합 커패시터들, 제1 및 제2 모스 커패시터들, 및 제1 내지 제4 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다. 도 8에 도시된 커패시터 장치(20)에 비하여, 본 실시예에 따른 커패시터 장치(50)는 상부에 제2 및 제3 도전층들을 더 포함하므로, 제2 및 제3 도전층들에 포함된 배선들 사이의 MIM 커패시터를 더 얻을 수 있다.
도시되지는 않았으나, 커패시터 장치(50)는 도 2에 도시된 커패시터 장치(10), 도 6에 도시된 커패시터 장치(10'), 도 12에 도시된 커패시터 장치(20') 또는 도 13에 도시된 커패시터 장치(30)의 변형 실시예로서 구현될 수도 있다.
도 20a 내지 20e는 도 18의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 20a를 참조하면, 기판(500)에 서로 다른 도전형을 가지는 제1 및 제2 웰들(505, 510)을 형성하고, 활성 영역을 한정하는 소자 분리막(515)을 형성한다. 이어서, 제1 및 제2 웰들(505, 510) 상에 순차적으로 적층된 게이트 절연막(523) 및 게이트 전극(526)을 포함하는 게이트 구조물들(520)을 형성한다. 이어서, 제1 웰(505)에서 두 게이트 구조물들(520) 사이에 제1 불순물 영역(530)을 형성하고, 제2 웰(510)에서 두 게이트 구조물들(520) 사이에 제2 불순물 영역(535)을 형성한다. 이어서, 게이트 전극들(546) 및 제1 및 제2 불순물 영역들(530, 535) 상에 제1 절연층(545)을 형성하고, 제1 절연층(545) 내에 제1 콘택 플러그들(540)을 형성한다. 이어서, 제1 절연층(545) 및 제1 콘택 플러그들(540)의 상부에 제1 및 제2 배선들(550a, 550b)을 포함하는 제1 도전층을 형성한다.
도 20b를 참조하면, 제1 및 제2 배선들(550a, 550b)이 형성된 결과물의 전면에 제2 절연층(565)을 형성한다. 이어서, 제2 절연층(565)에서 제1 및 제2 배선들(550a, 550b)의 일부 영역을 각각 노출시키는 제1 콘택홀들(미도시)을 형성하고, 제1 콘택홀들을 금속 물질로 매립하여 제2 콘택 플러그들(560)을 형성한다. 여기서, 금속 물질은 예를 들어, 텅스텐(W)일 수 있다.
도 20c를 참조하면, 제2 절연층(565) 및 제2 콘택 플러그들(560)의 상부에 제2 콘택 플러그들(560) 각각에 전기적으로 연결되는 제3 및 제4 배선들(570a, 570b)을 포함하는 제2 도전층을 형성한다.
도 20d를 참조하면, 제3 및 제4 배선들(570a, 570b)이 형성된 결과물의 전면에 제3 절연층(585)을 형성한다. 이어서, 제3 절연층(585)에서 제3 및 제4 배선들(570a, 570b)의 일부 영역을 각각 노출시키는 제2 콘택홀들(미도시)을 형성하고, 제2 콘택홀들을 금속 물질로 매립하여 제3 콘택 플러그들(580)을 형성한다. 여기서, 금속 물질은 예를 들어, 텅스텐(W)일 수 있다.
도 20e를 참조하면, 제3 절연층(585) 및 제3 콘택 플러그들(580)의 상부에 제3 콘택 플러그들(580) 각각에 전기적으로 연결되는 제5 및 제6 배선들(590a, 590b)을 포함하는 제3 도전층을 형성한다. 이때, 제5 배선들(590a)에는 음의 전압(-)이 인가되고, 제6 배선들(590b)에는 양의 전압(+)이 인가된다.
도 21은 본 발명의 또 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이고, 도 22는 도 21의 커패시터 장치를 나타내는 사시도이다.
도 21 및 도 22를 참조하면, 커패시터 장치(60)는 도 8에 도시된 커패시터 장치(20)의 변형 실시예로서, 이하에서는 대응되는 구성 요소들에 대한 상세한 설명은 생략하기로 한다. 구체적으로, 본 실시예에 따른 커패시터 장치(60)는 도 8에 도시된 커패시터 장치(20)에 비해 상부에 제2 및 제3 도전층을 더 포함하고, 제1 내지 제3 도전층들 각각은 전기적으로 절연된다.
제1 및 제2 웰들(605, 610)의 상부에는 제1 및 제2 배선들(650a, 650b)을 포함하는 제1 도전층이 배치될 수 있고, 제1 및 제2 배선들(650a, 650b)은 서로 번갈아 가며 배치될 수 있다. 제1 및 제2 배선들(650a, 650b)을 포함하는 제1 도전층의 상부에는 제3 및 제4 배선들(660a, 660b)을 포함하는 제2 도전층이 배치될 수 있다. 제3 및 제4 배선들(660a, 660b)은 서로 번갈아 가며 배치될 수 있고, 제1 및 제2 배선들(650a, 650b) 각각에 대하여 전기적으로 절연될 수 있다.
제3 및 제4 배선들(660a, 660b)의 상부에는 제5 및 제6 배선들(670a, 670b)을 포함하는 제3 도전층이 배치될 수 있다. 제5 및 제6 배선들(670a, 670b)은 서로 번갈아 가며 배치될 수 있고, 제3 및 제4 배선들(660a, 660b) 각각에 대하여 전기적으로 절연될 수 있다.
본 실시예에서, 제5 배선들(670a)에는 음의 전압(-)이 인가되고, 제6 배선들(670b)에는 양의 전압(+)이 인가될 수 있고, 제3 배선들(660a)에는 양의 전압(+)이 인가되고, 제4 배선들(660b)에는 음의 전압(-)이 인가될 수 있고, 제1 배선들(650a)에는 음의 전압(-)이 인가되고, 제2 배선들(650b)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 웰(605)에는 음의 전압(-)이 인가되고, 제2 웰(610)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(630)에는 양의 전압(+)이 인가되고, 제2 불순물 영역(635)에는 음의 전압(-)이 인가될 수 있다. 또한, 제1 웰(605) 상에 배치된 게이트 전극들(626)에는 양의 전압(+)이 인가되고, 제2 웰(610) 상에 배치된 게이트 전극들(626)에는 음의 전압(-)이 인가될 수 있다.
이에 따라, 제1 웰(605)과 인접한 제2 웰(610)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있고, 기판(600)과 인접한 제1 웰(605)은 서로 다른 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있다. 나아가, 제1 불순물 영역(630)과 인접한 제1 웰(605)은 서로 다른 전압이 인가되므로 제3 접합 커패시터를 이룰 수 있고, 제2 불순물 영역(635)과 인접한 제2 웰(610)은 서로 다른 전압이 인가되므로 제4 접합 커패시터를 이룰 수 있다.
또한, 제1 웰(605)과 그 상부에 배치된 게이트 전극(626)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(623)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제2 웰(610)과 그 상부에 배치된 게이트 전극(626)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(623)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 제1 웰(605)의 상부에 배치된 게이트 전극(626)과 인접한 제2 웰(610)의 상부에 배치된 게이트 전극(626)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 그리고, 제1 및 제2 배선들(650a, 650b)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다. 그리고, 제3 및 제4 배선들(660a, 660b)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제3 MIM 커패시터를 이룰 수 있다. 그리고, 제5 및 제6 배선들(670a, 670b)에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제4 MIM 커패시터를 이룰 수 있다. 그리고, 제1 및 제2 배선들(650a, 650b)과 상하로 인접한 제3 및 제4 배선들(650a, 660a)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제5 MIM 커패시터를 이룰 수 있다. 그리고, 제3 및 제4 배선들(650a, 660a)과 상하로 인접한 제5 및 제6 배선들(670a, 670b)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제6 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(60)의 전체 커패시턴스는 제1 내지 제4 접합 커패시터들, 제1 및 제2 모스 커패시터들, 및 제1 내지 제6 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다. 도 8에 도시된 커패시터 장치(20)에 비하여, 본 실시예에 따른 커패시터 장치(60)는 상부에 제2 및 제3 도전층들을 더 포함하므로 제2 및 제3 도전층들에 포함된 배선들 사이의 MIM 커패시터를 더 얻을 수 있고, 제1 내지 제3 도전층들 각각은 서로 절연되므로 상하로 인접한 제1 내지 제3 도전층들 사이의 MIM 커패시터를 더 얻을 수 있다.
도시되지는 않았으나, 커패시터 장치(60)는 도 2에 도시된 커패시터 장치(10), 도 6에 도시된 커패시터 장치(10'), 도 12에 도시된 커패시터 장치(20') 또는 도 13에 도시된 커패시터 장치(30)의 변형 실시예로서 구현될 수도 있다.
도 23a 내지 23e는 도 21의 커패시터 장치의 제조 방법을 나타내는 단면도들이다.
도 23a를 참조하면, 기판(600)에 서로 다른 도전형을 가지는 제1 및 제2 웰들(605, 610)을 형성하고, 활성 영역을 한정하는 소자 분리막(615)을 형성한다. 이어서, 제1 및 제2 웰들(605, 610) 상에 순차적으로 적층된 게이트 절연막(623) 및 게이트 전극(626)을 포함하는 게이트 구조물들(620)을 형성한다. 이어서, 제1 웰(605)에서 두 게이트 구조물들(620) 사이에 제1 불순물 영역(630)을 형성하고, 제2 웰(610)에서 두 게이트 구조물들(620) 사이에 제2 불순물 영역(635)을 형성한다. 이어서, 게이트 전극들(646) 및 제1 및 제2 불순물 영역들(630, 635) 상에 제1 절연층(645)을 형성하고, 제1 절연층(645) 내에 제1 콘택 플러그들(640)을 형성한다. 이어서, 제1 절연층(645) 및 제1 콘택 플러그들(640)의 상부에 제1 및 제2 배선들(650a, 650b)을 포함하는 제1 도전층을 형성한다.
도 23b를 참조하면, 제1 및 제2 배선들(650a, 650b)이 형성된 결과물의 전면에 제2 절연층(655)을 형성한다.
도 23c를 참조하면, 제2 절연층(655)의 상부에서 제1 및 제2 배선들(650a, 650b)에 대응되는 위치에 제3 및 제4 배선들(660a, 660b)을 포함하는 제2 도전층을 형성한다. 이때, 제3 및 제4 배선들(660a, 660b)은 제1 및 제2 배선들(650a, 650b)과 전기적으로 절연된다.
도 23d를 참조하면, 제3 및 제4 배선들(660a, 660b)이 형성된 결과물의 전면에 제3 절연층(665)을 형성한다.
도 23e를 참조하면, 제3 절연층(665)의 상부에서 제3 및 제4 배선들(660a, 660b)에 대응되는 위치에 제5 및 제6 배선들(670a, 670b)을 포함하는 제3 도전층을 형성한다. 이때, 제5 및 제6 배선들(670a, 670b)은 제3 및 제4 배선들(660a, 660b)과 전기적으로 절연된다. 제5 배선들(670a)에는 음의 전압(-)이 인가되고, 제6 배선들(670b)에는 양의 전압(+)이 인가된다.
도 24는 본 발명의 다른 실시예에 따른 커패시터 장치를 나타내는 단면도이고, 도 25는 도 24의 커패시터 장치를 나타내는 사시도이다.
도 24 및 도 25를 참조하면, 기판(700)에는 제1 웰(710)이 형성될 수 있다. 또한, 기판(700)에는 소자 분리막들(715)이 배치되고, 소자 분리막들(715)에 의해 활성 영역들이 한정될 수 있다. 기판(700)은 제1 도전형을 가지고, 제1 웰(710)은 제2 도전형을 가질 수 있다. 본 실시예에서, 제1 도전형은 P형이고, 제2 도전형은 N형일 수 있고, 이때, 기판(700)은 P형 기판(P-SUB)이고, 제1 웰(710)은 N 웰(N-WELL)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1 도전형이 N형이고, 제2 도전형이 P형일 수도 있으며, 이때, 기판(700)은 N형 기판이고, 제1 웰(710)은 P 웰일 수 있다.
기판(700) 및 제1 웰(710) 상에는 게이트 구조물(720)이 배치될 수 있는데, 게이트 구조물(720)은 순차적으로 형성된 게이트 절연막(723) 및 게이트 전극(726)을 포함할 수 있다.
본 실시예에서, 기판(700) 상에 배치된 게이트 전극(726)과 제1 웰(710) 상에 배치된 게이트 전극(726) 사이의 간격(D1)은, 기판 웰(700) 상에 배치된 인접한 게이트 전극들(726) 사이의 간격(D2)보다 좁을 수 있다. 또한, 기판(700) 상에 배치된 게이트 전극(726)과 제1 웰(710) 상에 배치된 게이트 전극(726) 사이의 간격(D1)은, 제1 웰(710) 상에 배치된 인접한 게이트 전극들(726) 사이의 간격(D3)보다 좁을 수 있다. 나아가, 기판(700) 상에 배치된 인접한 게이트 전극들(726) 사이의 간격(D2)은, 제1 웰(710) 상에 배치된 인접한 게이트 전극들(726) 사이의 간격(D3)과 실질적으로 동일할 수 있다.
기판(700) 상에 배치된 인접한 두 개의 게이트 구조물들(720) 사이에는 제1 불순물 영역(730)이 배치될 수 있는데, 제1 불순물 영역(730)은 제2 도전형을 가진 불순물을 포함할 수 있다. 제1 웰(710) 상에 배치된 인접한 두 개의 게이트 구조물들(720) 사이에는 제2 불순물 영역(735)이 배치될 수 있는데, 제2 불순물 영역(735)은 제1 도전형을 가진 불순물을 포함할 수 있다.
본 실시예에서, 제1 도전형은 P형이고, 제2 도전형은 N형 이므로, 제1 불순물 영역(730)은 N형 불순물 영역이고, 제2 불순물 영역(735)은 P형 불순물 영역일 수 있다. 또한, 본 실시예에서, 기판(700) 내에 하나의 제1 불순물 영역(730)이 배치되고, 제1 웰(710) 내에 하나의 제2 불순물 영역(735)이 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 기판(700) 또는 제1 웰(710) 내에는 두 개 이상의 불순물 영역들이 배치될 수도 있다.
게이트 전극(726), 제1 및 제2 불순물 영역들(730, 735)의 상부에는 제1 배선들(750a), 제2 배선들(750b), 제3 배선들(750c) 및 제4 배선들(750d)을 포함하는 제1 도전층(750)이 배치될 수 있다. 구체적으로, 제1 배선들(750a)은 기판(700) 상에 배치된 게이트 전극들(726)의 상부에 각각 배치되고, 제2 배선들(750b)은 제1 웰(710) 상에 배치된 게이트 전극들(726)의 상부에 각각 배치되고, 제3 배선들(750c)은 제1 및 제2 불순물 영역들(730, 735)의 상부에 각각 배치될 수 있다. 이때, 제1 내지 제3 배선들(750a, 750b, 750c)은 제1 콘택 플러그들(740)을 통해 각각 게이트 전극(726), 제1 및 제2 불순물 영역들(730, 735)에 연결될 수 있다. 또한, 제4 배선들(750c)은 기판(700)의 상부에서 제1 배선(750a)과 제3 배선(750c)의 사이에, 그리고, 제1 웰(710)의 상부에서 제2 배선(750b)과 제3 배선(750c)의 사이에 배치될 수 있다. 이때, 제4 배선들(750d)은 게이트 전극들(726)에 전기적으로 연결되지 않는다. 본 실시예에서, 제1 내지 제4 배선들(750a, 750b, 750c, 750d) 사이의 간격은 실질적으로 모두 동일할 수 있다.
본 실시예에서, 기판(700)의 상부에 배치된 제1 배선들(750a) 및 제3 배선들(750c) 및 제1 웰(710)의 상부에 배치된 제4 배선들(750d)은 제1 전압이 인가될 수 있다. 또한, 제1 웰(710)의 상부에 배치된 제2 배선들(750b) 및 제3 배선(750c) 및 기판(700)의 상부에 배치된 제4 배선들(750d)은 제2 전압이 인가될 수 있다. 본 실시예에서, 제1 전압은 양의 전압(+)이고, 제2 전압은 음의 전압(-)일 수 있으며, 이하에서는, 제1 전압을 양의 전압(+)이라 하고, 제2 전압을 음의 전압(-)이라고 하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 제1 전압이 음의 전압이고, 제2 전압이 양의 전압일 수도 있다.
이에 따라, 기판(700)에는 음의 전압(-)이 인가되고, 제1 웰(710)에는 양의 전압(+)이 인가될 수 있다. 또한, 제1 불순물 영역(730)에는 양의 전압(+)이 인가되고, 제2 불순물 영역(735)에는 음의 전압(-)이 인가될 수 있다. 또한, 기판(700) 상에 배치된 게이트 전극들(726)에는 양의 전압(+)이 인가되고, 제1 웰(710) 상에 배치된 게이트 전극들(726)에는 음의 전압(-)이 인가될 수 있다.
따라서, 기판(700)과 제1 웰(710)은 서로 다른 전압이 인가되므로 제1 접합 커패시터를 이룰 수 있다. 나아가, 제1 불순물 영역(730)과 인접한 기판(700)도 서로 다른 전압이 인가되므로 제2 접합 커패시터를 이룰 수 있으며, 제2 불순물 영역(735)과 인접한 제1 웰(710)도 서로 다른 전압이 인가되므로 제3 접합 커패시터를 이룰 수 있다.
또한, 기판(700)과 그 상부에 배치된 게이트 전극(726)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(723)이 존재하므로 제1 모스 커패시터를 이룰 수 있다. 나아가, 제1 웰(710)과 그 상부에 배치된 게이트 전극(726)은 서로 다른 전압이 인가되고 그 사이에는 게이트 절연막(723)이 존재하므로 제2 모스 커패시터를 이룰 수 있다.
또한, 기판(700)의 상부에 배치된 게이트 전극(726)과 인접한 제1 웰(710)의 상부에 배치된 게이트 전극(726)은 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제1 MIM 커패시터를 이룰 수 있다. 나아가, 제1 내지 제4 배선들(250a, 250b, 250c, 250d) 중 인접한 두 개의 배선들에는 서로 다른 전압이 인가되고 그 사이에는 절연 물질이 존재하므로 제2 MIM 커패시터를 이룰 수 있다.
따라서, 커패시터 장치(70)의 전체 커패시턴스는 제1 내지 제3 접합 커패시터들, 제1 및 제2 모스 커패시터들, 및 제1 및 제2 MIM 커패시터들의 커패시턴스들의 합에 대응될 수 있다. 도 8에 도시된 커패시터 장치(20)와 달리, 본 실시예에 따른 커패시터 장치(70)는 기판(700)에 제1 웰(710)만을 형성하고 기판(700)과 제1 웰(710)에 서로 다른 전압을 인가함으로써, 두 개의 웰을 형성하는 공정을 하나의 웰을 형성하는 공정으로 줄일 수 있다.
다른 실시예에서, 커패시터 장치(70)의 제1 도전층(750)은 제4 배선들(750d)을 포함하지 않을 수 있다. 이때, 커패시터 장치(70)는 축적 모드 또는 반전 모드를 이용하여 모스 커패시터를 구현할 수 있고, 이용하는 모드에 따라 제3 배선들(750c)에 인가되는 전압을 조절할 수 있다.
또 다른 실시예에서, 커패시터 장치(70)의 게이트 구조물(720)은 적층된 적어도 두 개의 게이트 전극들을 포함할 수 있다. 이때, 적어도 두 개의 게이트 전극들은 상부 게이트 전극 및 하부 게이트 전극을 포함할 수 있다. 이로써, 커패시터 장치(70)는 동일한 면적에서 상부 게이트 전극과 하부 게이트 전극 사이의 커패시턴스 및 인접한 상부 게이트 전극들 사이의 커패시턴스를 더 획득할 수 있다.
또 다른 실시예에서, 커패시터 장치(70)의 제1 도전층(750)의 상부에는 적어도 하나의 MIM 커패시터가 배치될 수 있다. 이로써, 커패시터 장치(70)는 동일한 면적에서 MIM 커패시터의 커패시턴스를 더 획득할 수 있다.
또 다른 실시예에서, 커패시터 장치(70)의 제1 도전층(750)의 상부에는 제1 도전층(750)과 전기적으로 연결되는 적어도 하나의 상부 도전층이 더 배치될 수 있다. 이로써, 커패시터 장치(70)는 동일한 면적에서 상부 도전층에 포함된 배선들 사이의 커패시턴스를 더 획득할 수 있다.
또 다른 실시예에서, 커패시터 장치(70)의 제1 도전층(750)의 상부에는 제1 도전층(750)과 전기적으로 절연되는 적어도 하나의 상부 도전층이 더 배치될 수 있다. 이로써, 커패시터 장치(70)는 동일한 면적에서 상부 도전층에 포함된 배선들 사이의 커패시턴스 및 제1 도전층(750)에 포함된 배선들과 상하로 인접한 상부 도전층에 포함된 배선들 사이의 커패시턴스를 더 획득할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 커패시터 장치는 적은 비용으로 동일 면적 당 획득할 수 있는 커패시턴스를 크게 향상시킬 수 있다. 이러한 커패시터 장치는 주변 회로 영역에 포함되어 전원 안정화용 커패시터 또는 EMI 특성 개선용 커패시터로 이용될 수 있다. 이에 따라, 커패시터 장치는 EMI 문제 또는 전원 노이즈 문제 등을 줄일 수 있는 효과가 있고, 이로써, 제품의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (59)

  1. 커패시터 장치로서,
    제1 도전형을 가지고 제1 전압이 인가되는 제1 웰(well) 및 제2 도전형을 가지고 제2 전압이 인가되는 제2 웰을 가지는 기판; 및
    적어도 하나의 제1 게이트 전극 및 적어도 하나의 제2 게이트 전극을 포함하고, 상기 적어도 하나의 제1 게이트 전극은 상기 적어도 하나의 제1 게이트 전극이 상기 제1 웰과 절연되도록 상기 제1 웰의 상부에 배치되고, 상기 적어도 하나의 제2 게이트 전극은 상기 적어도 하나의 제2 게이트 전극이 상기 제2 웰과 절연되도록 상기 제2 웰의 상부에 배치된, 복수의 게이트 전극들을 포함하고,
    상기 커패시터 장치의 커패시턴스는 상기 제1 웰과 상기 제2 웰 사이의 제1 커패시턴스, 상기 제1 또는 제2 웰과 상기 복수의 게이트 전극들 사이의 제2 커패시턴스, 및 상기 적어도 하나의 제1 게이트 전극과 상기 적어도 하나의 제2 게이트 전극 사이의 제3 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
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  3. 제1항에 있어서,
    상기 적어도 하나의 제1 게이트 전극은 적어도 두 개의 제1 게이트 전극들을 포함하고, 상기 적어도 하나의 제2 게이트 전극은 적어도 두 개의 제2 게이트 전극들을 포함하며,
    상기 제1 게이트 전극과 인접한 상기 제2 게이트 전극 사이의 간격은 인접한 상기 제1 게이트 전극들 사이의 간격 및 인접한 상기 제2 게이트 전극들 사이의 간격보다 좁은 것을 특징으로 하는 커패시터 장치.
  4. 제1항에 있어서,
    상기 적어도 하나의 제1 게이트 전극에 전기적으로 연결되는 적어도 하나의 제1 배선 및 상기 적어도 하나의 제2 게이트 전극에 전기적으로 연결되는 적어도 하나의 제2 배선을 포함하는 제1 도전층을 더 포함하고,
    상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 배선과 상기 제2 배선 사이의 제4 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
  5. 제4항에 있어서,
    상기 제1 웰 내에 배치되고 상기 제2 도전형을 가지는 제1 불순물 영역; 및
    상기 제2 웰 내에 배치되고 상기 제1 도전형을 가지는 제2 불순물 영역을 더 포함하고,
    상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제1 웰과 상기 제1 불순물 영역 사이의 커패시턴스와 상기 제2 웰과 상기 제2 불순물 영역 사이의 커패시턴스의 합인 제5 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
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  15. 제4항에 있어서,
    상기 제1 도전층의 상부에 배치된 적어도 하나의 MIM(metal-insulator-metal) 커패시터를 더 포함하고,
    상기 커패시터 장치의 커패시턴스는, 상기 제1 내지 제4 커패시턴스, 및 상기 MIM 커패시터의 제6 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
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  19. 제4항에 있어서,
    상기 제1 도전층의 상부에 배치되어, 상기 제1 및 제2 배선들 각각에 전기적으로 연결되는 제3 배선들을 포함하는 제2 도전층을 더 포함하고,
    상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제3 배선들 사이의 제9 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
  20. 제4항에 있어서,
    상기 제1 도전층의 상부에 배치되어, 상기 제1 및 제2 배선들 각각에 절연되는 제3 배선들을 포함하는 제2 도전층을 더 포함하고,
    상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제4 커패시턴스, 및 상기 제3 배선들 사이의 커패시턴스와 상기 제1 또는 제2 배선과 상하로 인접한 상기 제3 배선 사이의 커패시턴스의 합인 제10 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
  21. 제1항에 있어서,
    상기 복수의 게이트 전극들은,
    상기 적어도 하나의 제1 게이트 전극의 상부에 배치되고 제1 전압이 인가되는 적어도 하나의 제1 상부 게이트 전극; 및
    상기 적어도 하나의 제2 게이트 전극의 상부에 배치되고 제2 전압이 인가되는 적어도 하나의 제2 상부 게이트 전극을 더 포함하고,
    상기 커패시터 장치의 커패시턴스는 상기 제1 내지 제3 커패시턴스, 및 상기 제1 게이트 전극과 상기 제1 상부 게이트 전극 사이의 커패시턴스와 상기 제2 게이트 전극과 상기 제2 상부 게이트 전극 사이의 커패시턴스의 합인 제11 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
  22. 제1항에 있어서,
    상기 기판은 상기 제2 도전형을 가지고, 상기 제2 웰은 상기 제1 웰 내에 배치되며,
    상기 커패시터 장치의 커패시턴스는 상기 제1 및 제2 커패시턴스, 및 상기 기판과 상기 제1 웰 사이의 제12 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
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  24. 커패시터 장치로서,
    제1 도전형을 가지고 제1 전압이 인가되는 기판;
    상기 기판 내에 배치되고 제2 도전형을 가지며 제2 전압이 인가되는 제1 웰; 및
    적어도 하나의 제1 게이트 전극 및 적어도 하나의 제2 게이트 전극을 포함하고, 상기 적어도 하나의 제1 게이트 전극은 상기 적어도 하나의 제1 게이트 전극이 상기 기판과 절연되도록 상기 기판의 상부에 배치되고, 상기 적어도 하나의 제2 게이트 전극은 상기 적어도 하나의 제2 게이트 전극이 상기 제1 웰과 절연되도록 상기 제1 웰의 상부에 배치된 복수의 게이트 전극들을 포함하고,
    상기 커패시터 장치의 커패시턴스는 상기 기판과 상기 제1 웰 사이의 제1 커패시턴스, 상기 기판 또는 상기 제1 웰과 상기 복수의 게이트 전극들 사이의 제2 커패시턴스, 및 상기 적어도 하나의 제1 게이트 전극과 상기 적어도 하나의 제2 게이트 전극 사이의 제3 커패시턴스를 포함하는 것을 특징으로 하는 커패시터 장치.
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