KR100548522B1 - 커패시터 구조물을 갖는 반도체 장치 - Google Patents

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Abstract

커패시터 구조물을 갖는 반도체 장치가 개시된다. 전기적 신호를 전달하기 위한 제1금속 배선, 제2금속 배선 및 상기 제1금속 배선과 제2금속 배선 사이의 전기적 신호를 전달하기 위한 비아 플러그를 포함한다. 아울러, 상기 제1금속 배선과 제2금속 배선 사이에 형성되고, 상기 비아 플러그를 제외한 영역에서 제1금속 배선과 제2금속 배선을 절연하기 위한 층간 절연막 및 상기 제1금속 배선과 제2금속 배선 사이의 층간 절연막에 적어도 두 개가 형성되고, 상기 제1금속 배선, 제2금속 배선 또는 비아 플러그에 전기적으로 연결되고, 하부 전극, 유전막 및 상부 전극으로 이루어진 커패시터 구조물을 포함한다. 따라서, 주어진 단위 면적에 더 높은 커패시턴스를 갖는 커패시터의 구현이 가능하다.

Description

커패시터 구조물을 갖는 반도체 장치{semiconductor device having a capacitor structure}
도 1은 종래의 커패시터 구조물을 갖는 반도체 장치를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 실시예 1에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
도 3은 본 발명의 실시예 2에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
도 4는 본 발명의 실시예 3에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
도 5는 본 발명의 실시예 4에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
도 6은 본 발명의 실시예 5에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 커패시터 구조물을 갖는 반도체 장치에 관한 것이다.
종래, 반도체 장치 중에서 복합 신호(mixed signal) 소자 또는 RF 소자에 사용되는 커패시터(20)의 경우, 도 1에 도시된 바와 같이, 층간 절연막(18) 영역에 형성된다. 이때, 상기 커패시터(20)의 하부 전극(12a)은 주로 하부 금속 배선(12) 중에서 어느 하나를 선택한다. 즉, 하부 금속 배선(12)을 하부 전극(12a)으로 선택하고, 상기 하부 전극(12a) 상에 유전막(14) 및 상부 전극(16)을 형성함으로서 커패시터(20)를 구현한다. 아울러, 비아 플러그(22)로서 상기 커패시터(20)와 상부 금속 배선(24)을 연결하게 된다. 미설명 부호 10은 기판을 나타낸다.
아울러, 상기 커패시터의 유전막으로서는 전기적 특성과 신뢰성 측면 등을 고려할 경우 SiO2 또는 Si3N4 등을 사용하고 있다. 때문에, 상기 커패시터의 경우에는 고밀도의 구현이 용이하지 않다. 이는, 상기 적층 구조의 한계와 더불어 낮은 유전율(low-k)을 갖는 유전막을 선택하고 있기 때문이다. 따라서, 최근에는 높은 유전율(high-k)을 갖는 유전막을 상기 커패시터에 채택하기 위한 연구가 개발 중에 있으나 그 적용이 용이하지 않다.
따라서, 종래에는 복합 신호 소자 또는 RF 소자와 같은 반도체 장치의 경우 높은 커패시턴스의 구현이 용이하지 않은 문제점이 있다.
본 발명의 목적은 높은 커패시턴스의 구현이 가능한 복합 신호 소자 또는 RF 소자와 같은 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는,
전기적 신호를 전달하기 위한 제1금속 배선;
상기 제1금속 배선 상에 형성되고, 상기 전기적 신호를 전달하기 위한 제2금속 배선;
상기 제1금속 배선과 제2금속 배선을 연결하고, 상기 제1금속 배선과 제2금속 배선 사이의 전기적 신호를 전달하기 위한 비아 플러그;
상기 제1금속 배선과 제2금속 배선 사이에 형성되고, 상기 비아 플러그를 제외한 영역에서 제1금속 배선과 제2금속 배선을 절연하기 위한 층간 절연막; 및
상기 제1금속 배선과 제2금속 배선 사이의 층간 절연막에 적어도 두 개가 형성되고, 상기 제1금속 배선, 제2금속 배선 또는 비아 플러그에 전기적으로 연결되고, 하부 전극, 유전막 및 상부 전극으로 이루어진 커패시터 구조물을 포함한다.
이때, 상기 커패시터 구조물의 전기적 연결은 상기 커패시터 구조물의 상부 전극 또는 하부 전극이 상기 비아 플러그에 연결됨으로서 이루어지는 것이 바람직하다. 아울러, 상기 커패시터 구조물의 하부 전극 또는 상부 전극이 상기 제1금속 배선 또는 제2금속 배선과 전기적으로 연결되는 것이 바람직하다.
특히, 상기 커패시터 구조물의 전기적 연결은 병렬로 연결되는 것이 바람직하다. 이는, 상기 커패시터의 경우 저항체와는 다르게 직렬 연결에 비해 병렬 연결을 해야만 원하는 커패시턴스를 증가를 달성하기 때문이다.
상기 커패시터 구조물의 하부 전극 또는 상부 전극은 TiN, TaN, WN, Cu 또는 Al을 사용하여 형성하는 것이 바람직하다. 이때, 상기 TiN, TaN, WN, Cu 또는 Al을 단독으로 사용하거나 또는 둘 이상을 혼합하여 사용할 수도 있다. 그리고, 둘 이상을 혼합하여 사용할 경우 상기 하부 전극 또는 상부 전극은 다층막의 구성을 갖는다.
상기 유전막은 Si3N4 또는 금속 산화물을 사용하여 형성하는 것이 바람직하다. 아울러, 상기 금속 산화물은 Ta2O5, HfO2, ZrO2, Al2 O3 또는 TiO2 사용하여 형성하는 것이 바람직한데, 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수도 있다. 그리고, 둘 이상을 혼합하여 사용할 경우 상기 하부 전극 또는 상부 전극은 다층막의 구성을 갖는다. 이때, 상기 유전막은 100 내지 1,000Å의 두께를 갖는 것이 바람직하다.
이와 같이, 본 발명은 복합 신호 소자 또는 RF 소자와 같은 반도체 장치의 커패시터를 제1금속 배선인 하부 금속 배선과 제2금속 배선인 하부 전극 사이의 층간 절연막에 두 개 이상을 형성한다. 따라서, 본 발명의 경우에는 주어진 단위 면적에 더 높은 커패시턴스를 갖는 커패시터의 구현이 가능하다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
실시예 1
도 2는 본 발명의 실시예 1에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
도 2를 참조하면, 기판(200) 상에 제1금속 배선인 하부 금속 배선(207)이 형성되어 있다. 아울러, 상기 하부 금속 배선(207)과 전기적으로 연결되는 제2금속 배선인 상부 금속 배선(240)이 형성되어 있다. 여기서, 상기 하부 금속 배선(207)과 상부 금속 배선(240)은 비아 플러그(220)에 의해 전기적으로 연결된다. 아울러, 상기 비아 플러그(220)를 제외한 영역에서 상기 하부 금속 배선(207)과 상부 금속 배선(240)을 전기적으로 절연하기 위한 층간 절연막(225)이 형성되어 있다. 이때, 상기 층간 절연막(225)은 하부 층간 절연막(225a) 및 상부 층간 절연막(225b)으로 이루어진다.
그리고, 상기 층간 절연막(225)에 두 개의 커패시터 구조물(205, 210)이 형성되어 있다. 즉, 제1커패시터 구조물(205)과 제2커패시터 구조물(210)이 형성되어 있다. 여기서, 상기 제1커패시터 구조물(205)과 상기 제2커패시터 구조물(210) 각각은 하부 전극(205a, 210a), 유전막(205b, 210b) 및 상부 전극(205c, 210c)으로 이루어진다. 이때, 상기 제1커패시터 구조물(205)의 하부 전극(205a)은 하부 금속 배선(207) 중에 선택되는 것으로서 상기 하부 금속 배선(207)과 동일한 구성을 갖는다. 즉, 하부 금속 배선(207) 중의 어느 하나를 상기 제1커패시터 구조물(205)의 하부 전극(205a)으로 사용하는 것이다. 그리고, 상기 제2커패시터 구조물(210)은 상기 층간 절연막(225) 중에서 하부 층간 절연막(225a) 상에 형성된다.
이와 같이, 실시예 1에서는 상기 층간 절연막(225)에 두 개의 커패시터 구조 물(205, 210)을 마련한다. 이때, 상기 두 개의 커패시터 구조물(205, 210)은 비아 플러그들(220a, 230a, 230b)을 사용하여 연결할 수 있다. 즉, 제1커패시터 구조물(205)의 경우에는 비아 플러그(220a)를 사용하여 상부 금속 배선(240)과 직접적으로 연결이 이루어지고, 제2커패시터 구조물(210)의 경우에는 하부 층간 절연막(225a)에 형성한 비아 플러그(230a)를 사용하여 제1커패시터 구조물(205)의 하부 전극(205a)으로 사용되는 하부 금속 배선과 연결되고, 상부 층간 절연막(225b)에 형성한 비아 플러그(230b)를 사용하여 상부 금속 배선(240)과 연결된다. 따라서, 상기 제1커패시터 구조물(205)과 제2커패시터 구조물(210)은 병렬로 연결이 이루어진다.
아울러, 상기 제1커패시터 구조물(205)과 제2커패시터 구조물(210) 각각의 하부 전극(205a, 210a)과 상부 전극(205c, 210c)은 TiN, TaN, WN, Cu 또는 Al를 사용한 박막 구성을 갖는다. 그리고, 상기 유전막(205b, 210b)은 Si3N4, Ta 2O5, HfO2, ZrO2, Al2O3 또는 TiO2를 사용한 박막 구성을 갖는다. 이때, 상기 유전막(205b, 210b)은 약 100 내지 1,000Å의 두께를 갖도록 형성한다. 특히, 상기 제1커패시터 구조물(205)과 제2커패시터 구조물(210) 각각의 유전막(205b, 210b)의 경우 Ta2O5, HfO2, ZrO2, Al2O3 또는 TiO2를 사용한 박막 구성을 채택함으로서 보다 높은 커패시턴스의 구현이 가능하다.
그리고, 상기 두 개의 커패시터 구조물(205, 210)을 갖는 반도체 장치의 제조는 적층 및 식각에 의해 달성된다. 즉, 기판(200) 상에 패터닝을 통하여 하부 금 속 배선(207)을 형성한 후, 상기 하부 금속 배선(207) 중에서 하부 전극(205a)으로 사용하기 위한 하부 금속 배선 상에 패터닝을 통하여 제1커패시터 구조물(205)의 유전막(205b)과 상부 전극(205c)을 형성한다. 이어서, 하부 층간 절연막(225a)을 형성한 후, 상기 하부 층간 절연막(225a) 상에 패터닝을 통하여 제2커패시터 구조물(210)을 형성한다. 특히, 상기 제2커패시터 구조물(210)을 형성하기 이전에 식각 및 매립을 통하여 하부 금속 배선(207) 또는 하부 전극(205a)과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그(230a)를 형성한다. 계속해서, 상기 제2커패시터 구조물(210)을 갖는 결과물 상에 상부 층간 절연막(225b)을 형성한 후, 식각 및 매립을 통하여 하부 금속 배선(207) 및 제1커패시터 구조물(205)과의 전기적 연결을 위한 비아 플러그들(220, 220a, 230b)을 형성한다. 이어서, 상기 상부 층간 절연막(225b) 상에 패터닝을 통하여 비아 플러그들(220, 220a, 230b)과 전기적으로 연결되는 상부 금속 배선(240)을 형성한다.
이에 따라, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 여기서, 실시예 1에서는 커패시터 구조물을 두 개로 한정하고 있으나, n개로 그 수를 늘릴 수 있다.(n은 2이상의 자연수) 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.
실시예 2
도 3은 본 발명의 실시예 2에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
실시예 2는 실시예 1의 제2커패시터 구조물과 도면 부호 230b의 비아 플러그를 제외하고는 실시예 1과 동일한 구조를 갖는다. 따라서, 동일한 구조를 갖는 경우 실시예 2를 설명하기 위한 도 3의 도면 부호는 실시예 1을 설명하기 위한 도 2의 도면 부호와 동일하게 사용한다.
실시예 2에서는 제2커패시터 구조물(210)의 상부 전극(210c)으로서 상부 금속 배선(240) 중에 하나를 선택한다. 따라서, 상기 제2커패시터 구조물(210)은 하부 전극(210a), 유전막(210b) 및 상부 금속 배선(240)으로 이루어진 상부 전극(210c)을 포함한다. 때문에, 상부 금속 배선(240)과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그의 생략이 가능하다.
이와 같이, 실시예 2의 경우에도, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.
실시예 3
도 4는 본 발명의 실시예 3에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
실시예 3은 실시예 1의 도면 부호 230b의 비아 플러그를 제외하고는 실시예 1과 동일한 구조를 갖는다. 따라서, 동일한 구조를 갖는 경우 실시예 3을 설명하기 위한 도 4의 도면 부호는 실시예 1을 설명하기 위한 도 2의 도면 부호와 동일하게 사용한다.
실시예 3에서는 제2커패시터 구조물(210)의 상부 전극(210c)을 연장시켜 비아 플러그(220a)와 연결시키는 구조를 갖는다. 아울러, 제2커패시터 구조물(210)의 상부 전극(210c)이 아닌 제2커패시터 구조물(210)의 하부 전극(210a)을 연장시켜 비아 플러그(220a)와 연결시키는 구조를 만들 수도 있다. 때문에, 상부 금속 배선(240)과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그의 생략이 가능하다.
이와 같이, 실시예 3의 경우에도, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.
실시예 4
도 5는 본 발명의 실시예 4에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
실시예 4는 실시예 1의 도면 부호 230a의 비아 플러그를 제외하고는 실시예 1과 동일한 구조를 갖는다. 따라서, 동일한 구조를 갖는 경우 실시예 4를 설명하기 위한 도 5의 도면 부호는 실시예 1을 설명하기 위한 도 2의 도면 부호와 동일하게 사용한다.
실시예 4에서는 제2커패시터 구조물(210)의 하부 전극(210c)을 연장시켜 비아 플러그(220)와 연결시키는 구조를 갖는다. 아울러, 제2커패시터 구조물(210)의 하부 전극(210a)이 아닌 제2커패시터 구조물(210)의 상부 전극(210c)을 연장시켜 비아 플러그(220)와 연결시키는 구조를 만들 수도 있다. 때문에, 상부 금속 배선(240)과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그의 생략이 가능하다.
이와 같이, 실시예 4의 경우에도, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.
실시예 5
도 6은 본 발명의 실시예 5에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.
실시예 5는 실시예 1의 도면 부호 230a, 230b의 비아 플러그들을 제외하고는 실시예 1과 동일한 구조를 갖는다. 따라서, 동일한 구조를 갖는 경우 실시예 5를 설명하기 위한 도 6의 도면 부호는 실시예 1을 설명하기 위한 도 2의 도면 부호와 동일하게 사용한다.
실시예 5에서는 제2커패시터 구조물(210)의 하부 전극(210c)과 상부 전극(210c) 각각을 연장시켜 비아 플러그들(220, 220a)와 연결시키는 구조를 갖는다. 때문에, 하부 금속 배선(207) 및 상부 금속 배선(240) 각각과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그의 생략이 가능하다.
이와 같이, 실시예 5의 경우에도, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.
따라서, 본 발명에 의하면 높은 커패시턴스의 구현이 가능한 복합 신호 소자 또는 RF 소자와 같은 반도체 장치의 구현이 용이하다. 때문에, 본 발명은 반도체 장치의 전기적 신뢰도를 향상시키는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 전기적 신호를 전달하기 위한 제1금속 배선;
    상기 제1금속 배선 상에 형성되고, 상기 전기적 신호를 전달하기 위한 제2금속 배선;
    상기 제1금속 배선과 제2금속 배선을 연결하고, 상기 제1금속 배선과 제2금속 배선 사이의 전기적 신호를 전달하기 위한 비아 플러그;
    상기 제1금속 배선과 제2금속 배선 사이에 형성되고, 상기 비아 플러그를 제외한 영역에서 제1금속 배선과 제2금속 배선을 절연하기 위한 층간 절연막; 및
    상기 제1금속 배선과 제2금속 배선 사이의 층간 절연막에 적어도 두 개가 형성되고, 상기 제1금속 배선, 제2금속 배선 또는 비아 플러그에 전기적으로 연결되고, 하부 전극, 유전막 및 상부 전극으로 이루어진 커패시터 구조물을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 커패시터 구조물의 전기적 연결은 상기 커패시터 구조물의 상부 전극 또는 하부 전극이 상기 비아 플러그에 연결됨으로서 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 커패시터 구조물의 하부 전극 또는 상부 전극이 상기 제1금속 배선 또는 제2금속 배선과 전기적으로 연결되는 것을 특징으로 하는 반도 체 장치.
  4. 제1항에 있어서, 상기 커패시터 구조물의 전기적 연결은 병렬로 연결되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 커패시터 구조물의 하부 전극 또는 상부 전극은 TiN, TaN, WN, Cu 및 Al로 구성되는 그룹으로부터 선택된 적어도 하나를 사용하여 형성한 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 유전막은 Si3N4 또는 금속 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 금속 산화물은 Ta2O5, HfO2, ZrO2, Al 2O3 및 TiO2로 구성된 그룹으로부터 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 유전막은 100 내지 1,000Å의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 커패시터의 하부 전극은 제1금속 배선인 것을 특징으 로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 커패시터의 상부 전극은 제2금속 배선인 것을 특징으로 하는 반도체 장치.
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