KR100559270B1 - 캐패시터를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

캐패시터를 갖는 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100559270B1
KR100559270B1 KR1020020021913A KR20020021913A KR100559270B1 KR 100559270 B1 KR100559270 B1 KR 100559270B1 KR 1020020021913 A KR1020020021913 A KR 1020020021913A KR 20020021913 A KR20020021913 A KR 20020021913A KR 100559270 B1 KR100559270 B1 KR 100559270B1
Authority
KR
South Korea
Prior art keywords
film
wiring
interlayer insulating
insulating film
lower electrode
Prior art date
Application number
KR1020020021913A
Other languages
English (en)
Other versions
KR20020082145A (ko
Inventor
가지따아끼히로
야마다마사끼
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20020082145A publication Critical patent/KR20020082145A/ko
Application granted granted Critical
Publication of KR100559270B1 publication Critical patent/KR100559270B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

MIM형 캐패시터는 하부 전극막, 캐패시터 절연막, 및 상부 전극막을 갖고 있다. 상부 전극용 배선은 상부 전극막에 직접 접촉하고 있다. 제2 배선층은 배선용 플러그를 통해 제1 배선층에 접속된다. 하부 전극용 배선은 하부 전극용 플러그를 통해 하부 전극막에 접속된다.
Figure 112002011973412-pat00001
반도체 기판, 층간 절연막, MIM형 캐패시터, 배선층, 배선용 플러그, 접속 구멍

Description

캐패시터를 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING CAPACITOR AND MANUFACTURING METHOD THEREOF}
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 나타내는 도면.
도 2a 내지 도 2e는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정을 나타내는 도면.
도 3a 내지 도 3d는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공정을 나타내는 도면.
도 4a 내지 도 4e는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 공정을 나타내는 도면.
도 5a는 본 발명의 제4 실시예에 따른 반도체 장치의 측면 단면도이고, 도 5 b 및 도 5c는 도 5a의 5B-5B선을 따른 상면의 단면도.
도 6a 내지 도 6f는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 도면.
도 7a 내지 도 7i는 종래의 MIM형 캐패시터의 제조 공정을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 절연막
3 : 제1 층간 절연막
7 : 배리어막
8 : TiN막
9 : SiN막
11 : MIM형 캐패시터
본 발명은 캐패시터를 탑재한 반도체 장치에 관한 것으로, 특히 아날로그/디지털 혼재형 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 제품의 컴팩트화, 고속화에 따라, 몇 개의 LSI(Large Scale Integrated Circuit)를 하나의 LSI로 통합한 시스템 LSI가 이용되고 있다. 또한, 현재, 통신 기술의 발달이 눈부시다. 이 통신에 적용되는 아날로그 회로와 디지털 회로가 하나의 LSI로 통합된 아날로그/디지털 혼재형 LSI가 한창 개발되고 있다.
아날로그 회로를 구성하기 위해, 고정밀도이며 전압에 의존하지 않고 안정된 특성을 갖는 캐패시터가 요구되고 있다. 이러한 캐패시터로서, PIP(Polysilicon Insulator Polysilicon)형 캐패시터가 이용되고 있다. 이 PIP형 캐패시터는, 불순물이 도핑된 poly-Si와 poly-Si의 전극 사이에 ONO막이 끼워진 구성으로 되어 있다.
그러나, PIP형 캐패시터는 전압 계수 및 온도 계수가 높기 때문에, 전압 및 온도의 의존성이 있다. 또한, Poly-Si의 저항이 크기 때문에 LSI가 안정된 동작을 행할 수 없다고 하는 문제를 갖고 있다.
그래서, 이러한 문제를 개선하기 위해, MIM(Metal Insulator Metal)형 캐패시터가 주목받고 있다. 이 MIM형 캐패시터는 전압 계수 및 전기 저항이 Poly-Si보다 낮은 금속을 전극으로서 이용하고 있다. 또한, 이 MIM형 캐패시터는 다층 배선층 내에 형성할 수 있기 때문에, 기생 용량도 억제된다.
도 7a∼도 7i는 MIM형 캐패시터의 구조, 및 제조 공정을 나타내고 있다.
도 7a에 도시한 바와 같이, 반도체 기판(101) 상에는, 절연막(102)을 개재하여 제1 층간 절연막(103)이 형성되어 있다. 제1 층간 절연막(103) 내에는 제1 배선층(106)이 형성되어 있다. 이 제1 배선층(106)은 배선(105)과 배리어 메탈막(104)으로 구성되어 있다. 상기 제1 층간 절연막(103) 및 제1 배선층(106) 상에는, 확산 및 산화 방지를 위해 배리어막(107)이 형성되어 있다. 이 배리어막(107)은 금속 예를 들면 Cu이다.
다음으로 도 7b에 도시한 바와 같이, 상기 배리어막(107) 상에 하부 전극 금속(108), 유전체막(109), 상부 전극 금속(110)을 순차적으로 퇴적한다.
다음으로 도 7c에 도시한 바와 같이, 상기 상부 전극 금속(110) 상에 레지스트 패턴(도시 생략)을 형성하고, 상기 레지스트 패턴을 마스크로 하여 상기 상부 전극 금속(110) 및 유전체막(109)을 에칭한다. 이 후, 상기 레지스트 패턴을 애싱에 의해 제거한다. 그 결과, 상부 전극막(110a) 및 캐패시터 절연막(109a)이 형성 된다.
다음으로 도 7d에 도시한 바와 같이, 상기 상부 전극막(110a) 및 상기 하부 전극 금속(108) 상에 레지스트 패턴(도시 생략)을 형성하고, 이 레지스트 패턴을 마스크로 하여 상기 하부 전극 금속(108)을 에칭한다. 이 후, 상기 레지스트 패턴을 애싱에 의해 제거한다. 이것에 의해서, 하부 전극막(108a), 캐패시터 절연막(109a), 상부 전극막(110a)으로 이루어지는 MIM형 캐패시터(111)가 형성된다.
다음으로 도 7e에 도시한 바와 같이, 상기 제1 층간 절연막(103) 상에 제2 층간 절연막(112)을 퇴적한다.
다음으로 도 7f에 도시한 바와 같이, 상기 제2 층간 절연막(112)을 CMP(Chemical Mechanical Polishing)법으로 평탄화한다.
다음으로 도 7g에 도시한 바와 같이, 상기 제2 층간 절연막(112) 상에 레지스트 패턴(도시 생략)을 형성한다. 이 레지스트 패턴을 마스크로 하여, 상기 제2 층간 절연막(112)을 에칭하여, 복수의 접속 구멍을 형성한다. 이 후, 상기 레지스트 패턴을 애싱에 의해 제거한다. 상기 제2 층간 절연막(112)에 형성된 접속 구멍은, 배선용 접속 구멍(112a), 하부 전극용 접속 구멍(112b) 및 상부 전극용 접속 구멍(112c)이다.
다음으로 도 7h에 도시한 바와 같이, 상기 제2 층간 절연막(112) 상에 레지스트 패턴(도시 생략)을 형성한다. 이 레지스트 패턴을 마스크로 하여, 상기 제2 층간 절연막(112)을 에칭한다. 이 후, 상기 레지스트 패턴을 애싱에 의해 제거한 다. 이것에 의해서, 상기 제2 층간 절연막에 제2 배선홈(112d), 하부 전극용 배선홈(112e), 상부 전극용 배선홈(112f)이 형성된다.
다음으로 도 7i에 도시한 바와 같이, 모든 상기 접속 구멍 및 배선홈의 표면 부분에 배리어 메탈막(113)이 형성된다. 계속해서 전면에 Cu층(114)을 퇴적하고, 이 Cu층(114)을 CMP법에 의해 평탄화한다. 이상에 의해, 제2 배선(114d)과 배선용 플러그(114a)로 이루어지는 제2 배선층과, 하부 전극용 배선(114e)과 하부 전극용 플러그(114b)로 이루어지는 하부 전극 배선층과, 상부 전극용 배선(114f)과 상부 전극용 플러그(114c)로 이루어지는 상부 전극 배선층이 형성된다.
그러나, 상기 종래의 제조 방법에서는, 도 7g에 도시한 바와 같이, 배선용 접속 구멍(112a), MIM형 캐패시터(111)의 하부 전극용 접속 구멍(112b), 및 상부 전극용 접속 구멍(112c)으로서, 각각 깊이가 다른 접속 구멍을 형성해야 한다.
이들 접속 구멍을 동시에 형성하면, 가장 깊이가 깊은 배선용 접속 구멍(112a)의 형성이 완료되기까지의 동안에, MIM형 캐패시터(111)의 하부 전극막(108a) 및 상부 전극막(110a)이 오버 에칭된다. 이 때문에, 캐패시터의 누설 특성이 악화되는 문제가 발생한다.
또한, 상기 문제를 피하기 위해, 상기 3종류의 접속 구멍을 동시에 형성하지 않고, 따로따로 형성하는 것이 생각된다. 그러나, 이 경우, 제조 공정 수가 대폭적으로 증대된다.
따라서, MIM형 캐패시터의 전극막의 손상을 방지할 수 있으며, 적은 제조 공 정에 의해 복수의 접속 구멍을 동시에 형성하는 것이 가능한 반도체 장치 및 그 제조 방법이 요망되고 있다.
본 발명의 일 양태에 따른 반도체 장치는,
반도체 기판과,
상기 반도체 기판 상에 형성된 제1 층간 절연막과,
상기 제1 층간 절연막에 형성된 제1 배선층-상기 제1 배선층은 상기 제1 층간 절연막의 표면에 노출됨-과,
상기 제1 층간 절연막 상에 형성된 하부 전극막과, 상기 하부 전극막 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 상부 전극막을 포함하는, 상기 제1 층간 절연막 상에 형성된 MIM형 캐패시터와,
상기 제1 층간 절연막 및 상기 MIM형 캐패시터 상에 형성된 제2 층간 절연막과,
상기 제2 층간 절연막 내에 형성된 제2 배선층, 하부 전극용 배선 및 상부 전극용 배선-상기 상부 전극용 배선은 상기 상부 전극막에 직접 접촉됨-과,
상기 제1 배선층과 상기 제2 배선층을 접속하는 배선용 플러그, 및
상기 하부 전극막과 상기 하부 전극용 배선을 접속하는 하부 전극용 플러그를 포함한다.
본 발명의 다른 양태에 따른 반도체 장치는,
반도체 기판과,
상기 반도체 기판 상에 형성된 제1 층간 절연막과,
상기 제1 층간 절연막 내에 형성된 제1 배선층-상기 제1 배선층은 상기 제1 층간 절연막의 표면에 노출됨-과,
상기 제1 층간 절연막 상에 형성된 제2 층간 절연막과,
상기 제2 층간 절연막에 형성된 제1 플러그-상기 제1 플러그는 상기 제1 배선층의 상면에 도달함-와,
상기 제1 배선층에 접속된 하부 전극막과, 상기 하부 전극막 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 상부 전극막을 포함하는, 상기 제1 플러그의 측면 및 저면에 형성된 MIM형 캐패시터, 및
상기 제2 층간 절연막에 형성된 상부 전극용 배선층
을 포함하며,
상기 상부 전극용 배선층은 상기 제1 플러그에 접속되어 있는 것을 특징으로 한다.
본 발명의 또 다른 양태에 따른 반도체 장치의 제조 방법은,
반도체 기판 상에 제1 층간 절연막을 형성하는 단계와,
상기 제1 층간 절연막에 제1 배선홈을 형성하는 단계와,
상기 제1 배선홈에 금속막을 매립하여 제1 배선층을 형성하는 단계와,
상기 제1 층간 절연막 상에 하부 전극막을 형성하는 단계와,
상기 하부 전극막 상에 유전체막으로 이루어지는 캐패시터 절연막을 형성하는 단계와,
상기 캐패시터 절연막 상에 제2 도전막으로 이루어지는 상부 전극막을 형성하는 단계와,
상기 제1 층간 절연막 상, 및 상기 하부 전극막, 캐패시터 절연막 및 상부 전극막을 갖는 MIM형 캐패시터 상에 제2 층간 절연막을 형성하는 단계와,
상기 제2 층간 절연막에 상기 제1 배선층에 도달하는 배선용 접속 구멍, 상기 하부 전극막에 도달하는 하부 전극용 접속 구멍을 형성하는 단계와,
상기 제2 층간 절연막에 제2 배선홈, 하부 전극용 배선홈 및 상부 전극용 배선홈을 형성하는 단계-상기 상부 전극용 배선홈은 상기 상부 전극막에 도달하고 있고, 상기 제2 배선홈은 배선용 접속 구멍에 연결되며, 하부 전극용 배선홈은 하부 전극용 접속 구멍에 연결됨-, 및
상기 배선용 접속 구멍 및 하부 전극용 접속 구멍 및 제2 배선홈, 하부 전극용 배선홈 및 상부 전극용 배선홈에 금속막을 매립하여, 제2 배선층, 하부 전극용 배선층 및 상부 전극용 배선층을 형성하는 단계를 포함한다.
본 발명의 또 다른 양태에 따른 반도체 장치의 제조 방법은,
반도체 기판 상에 제1 층간 절연막을 형성하는 단계와,
상기 제1 층간 절연막에 복수의 제1 배선홈을 형성하는 단계와,
상기 각 제1 배선홈에 금속막을 충전하여 복수의 제1 배선층을 형성하는 단계와,
상기 제1 층간 절연막 상 및 상기 제1 배선층 상에 배리어 메탈막을 형성하는 단계와,
상기 배리어 메탈막 상에 제2 층간 절연막을 형성하는 단계와,
상기 제2 층간 절연막 내에 배선용 접속 구멍 및 전극용 접속 구멍을 형성하는 단계-상기 전극용 접속 구멍은 상기 배리어 메탈막을 관통하여 상기 제1 배선층에 도달함-와,
상기 제2 층간 절연막 내에 제2 배선홈 및 전극용 배선홈을 형성하는 단계-상기 제2 배선홈은 상기 배선용 접속 구멍에 연결되고, 상기 전극용 배선홈은 상기 전극용 접속 구멍에 연결됨-와,
상기 전극용 접속 구멍의 표면 및 상기 전극용 배선홈의 저면 부분 상면에 하부 전극막을 형성하는 단계와,
상기 하부 전극막 상에 유전체막으로 이루어지는 캐패시터 절연막을 형성하는 단계와,
상기 캐패시터 절연막 상에 제2 배리어 메탈막으로 이루어지는 상부 전극막을 형성하는 단계-상기 하부 전극막, 캐패시터 절연막, 상부 전극막은 MIM형 캐패시터를 구성함-, 및
상기 배선용 접속 구멍과 제2 배선홈, 및 전극용 접속 구멍과 전극용 배선홈에 금속막을 충전하는 단계를 포함한다.
[제1 실시예]
도 1a∼도 1f를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정에 대하여 설명한다.
도 1a에 도시한 바와 같이, 반도체 기판(1) 상에 절연 분리층으로 되는 절연 막(2)을 형성한다. 또한, 상기 절연막(2) 상에 제1 층간 절연막(3)을 형성한다. 상기 제1 층간 절연막(3)은, 디바이스의 고속 동작을 가능하게 하고, 배선간 용량을 저감시키기 위해, 비유전률이 낮은 예를 들면 메틸폴리실록산을 이용한다. 계속해서, 제1 Cu 배선(5)과 배리어 메탈막(4)으로 이루어지는 제1 배선층(6)을 형성한다. 즉, 우선, 상기 제1 층간 절연막(3) 내에 배선홈(3a)을 형성한다. 그 후, Cu의 확산 및 산화 방지를 위해, 상기 배선홈(3a)의 표면에 TaN막을 스퍼터법으로 약 20㎚ 퇴적하여, 배리어 메탈막(4)을 형성한다. 또한, 상기 배리어 메탈막(4) 상에 약 100㎚의 Cu막을 스퍼터법으로 퇴적한다. 이 후, 전해 도금법에 의해 상기 배선홈 내를 포함하는 제1 층간 절연막(3) 상 전면에 약 800㎚의 Cu를 퇴적시킨다. 또한, CMP법에 의해 불필요한 Cu 및 TaN을 연마·제거한다. 이에 의해서 Cu층(5)이 평탄화되고, 제1 층간 절연막(3)이 노출된다.
다음으로 도 1b에 도시한 바와 같이, 상기 제1 층간 절연막(3) 상에 SiN막(7)을 CVD(Chemical Vapor Deposition)법을 이용하여 퇴적한다. 이 SiN막(7)은 Cu의 확산 및 산화 방지를 위한 배리어막이다. 계속해서, 상기 배리어막(7) 상에 스퍼터법으로 제1 TiN막(8)을 약 40㎚ 퇴적한다. 상기 제1 TiN막(8) 상에 SiN막(9)을 CVD법에 의해 약 50㎚ 퇴적한다. 상기 SiN막(9) 상에 제2 TiN막(10)을 스퍼터법에 의해 약 300㎚ 퇴적한다.
다음으로 도 1c에 도시한 바와 같이, 상기 제1 TiN막(8), 상기 SiN막(9) 및 상기 제2 TiN막(10)을, 도 7c, 도 7d에 도시한 바와 같이 리소그래피 및 RIE 기술을 이용하여 가공한다. 이에 의해서, MIM형 캐패시터의 하부 전극막(8a), 캐패시 터 절연막(9a) 및 상부 전극막(10a)을 형성한다. 이상의 제조 공정에 의해, MIM형 캐패시터(11)가 형성된다.
다음으로 도 1d에 도시한 바와 같이, 상기 제1 층간 절연막(3) 상에 제2 층간 절연막(12)을 약 700㎚ 퇴적한다. CMP법에 의해 상기 제2 층간 절연막(12)을 평탄화한다. 또한, 리소그래피 및 RIE 기술을 이용하여 가공하여, 상기 제2 층간 절연막(12)에 제1 배선층(6)에 도달하는 배선용 접속 구멍(12a)과, 상기 하부 전극막(8a)에 도달하는 하부 전극용 접속 구멍(12b)을 동시에 형성한다. 상기 제2 층간 절연막(12)의 절연 재료는, 상기 제1 층간 절연막과 마찬가지로 예를 들면 메틸폴리실록산이다. 상기 하부 전극막(8a)과 상기 제2 층간 절연막(12)에 이용하는 재료는 각각 TiN과 메틸폴리실록산이기 때문에, 양자는 에칭 레이트가 다르다. 또한, 상기 제1 배선용 접속 구멍(12a)과 상기 하부 전극용 접속 구멍(12b)의 깊이의 차는, 상기 하부 전극막(8a)의 두께 즉 약 40㎚이다. 이 때문에, 양 접속 구멍의 깊이는 거의 동일하다. 따라서, 2개의 접속 구멍을 동시에 형성해도 상기 하부 전극막(8a)이 크게 오버 에칭되지 않는다.
다음으로 도 1e에 도시한 바와 같이, 리소그래피 및 RIE 기술을 이용하여 상기 제2 층간 절연막(12)에, 제2 배선홈(12c), 하부 전극용 배선홈(12d), 및 상부 전극용 배선홈(12e)을 동시에 형성한다. 각 홈의 깊이는 각각 약 300㎚이다. 상기 상부 전극막(10a)은 상기 제2 층간 절연막(12) 상면으로부터 약 300㎚의 깊이에 있기 때문에, 상기 상부 전극용 배선홈(12e)은 상기 상부 전극(10a)에 도달한다. 또한, 배선홈(12c, 12d)은 접속 구멍(12a, 12b)에 각각 연결된다.
다음으로 도 1f에 도시한 바와 같이, 모든 상기 접속 구멍 및 배선홈을 포함하는 제2 층간 절연막의 표면 부분에 TaN막을 스퍼터법으로 약 20㎚ 퇴적하여, 배리어 메탈막(13)을 형성한다. 또한, 상기 배리어 메탈막(13) 상에 약 100㎚의 Cu막을 스퍼터법으로 퇴적한다. 이 후, 전해 도금법에 의해 모든 상기 접속 구멍 및 배선홈 내를 포함하는 제2 층간 절연막(12) 상 전면에 약 800㎚의 Cu층을 퇴적시킨다. 또한, CMP법에 의해 제2 층간 절연막(12)이 노출될 때까지 불필요한 Cu층 및 TaN을 연마·제거함으로써, Cu층이 평탄화된다. 이에 따라, 제2 배선층, 하부 전극용 배선층, 및 상부 전극용 배선층이 형성된다. 제2 배선층은 제2 배선(14c)과 배선용 플러그(14a)로 구성된다. 하부 전극용 배선층은, 하부 전극용 배선(14d)과 하부 전극용 플러그(14b)로 구성된다. 제2 층간 절연막(12)은 상부 전극용 배선(14e)으로 구성된다. 상부 전극용 배선층은 플러그를 개재하지 않고 직접 상부 전극(10a)에 접속된다. 즉, 상부 전극(10a) 상의 제2 층간 절연막(12)의 막 두께는, 제2 배선층, 하부 전극용 배선층, 및 상부 전극용 배선층의 막 두께와 거의 동일하게 되어 있다. 또한, 하부 전극용 플러그(14b)의 깊이는, 캐패시터 절연막(9a)의 막 두께와 상부 전극막(10a)의 막 두께를 더한 두께와 거의 동일하게 되어 있다.
상기 제1 실시예에 따르면, 상기 상부 전극막(10a)의 막 두께를 조정하여, 상부 전극막(10a) 상의 제2 층간 절연막(12)과 상기 제2 배선홈(12c), 하부 전극용 배선홈(12d) 및 상부 전극용 배선홈(12e)의 깊이를 거의 동일하게 하고 있다. 이 때문에, 상부 전극용 접속 구멍의 형성이 불필요해져, 상부 전극막(10a)의 오버 에 칭을 피할 수 있다. 따라서, 양호한 MIM형 캐패시터의 특성을 유지할 수 있다. 또한, 복수의 접속 구멍(12a, 12b) 및 배선홈(12c∼12e)을 동시에 형성할 수 있기 때문에, 제조 공정의 증가를 방지할 수 있다.
[제2 실시예]
다음으로 도 2a∼도 2e를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정에 대하여 설명한다.
도 2a에 도시한 바와 같이, 제1 실시예와 마찬가지로 반도체 기판(1) 상에 절연 분리층으로 되는 절연막(2)을 형성한다. 계속해서, 절연막(2) 상에 제1 층간 절연막(3)을 형성한다. 계속해서, 상기 제1 층간 절연막(3)에 배선홈(3a)을 형성하고, 그 후, 상기 배선홈(3a)의 표면에 배리어 메탈막으로서 TaN막(4)을 퇴적한다. 또한 TaN막(4) 상에 Cu층(5)을 퇴적하여 상기 배선홈(3a)을 매립한다. 다음으로 불필요한 상기 Cu층(5) 및 TaN막(4)을 CMP법에 의해 연마·제거하여 평탄화한다. 이 후, 상기 Cu층(5) 부분에만 약 50㎚ 정도의 리세스부를 형성한다. 이 후, 배리어 메탈막(15a, 15b)으로서 TaN막(15)을 스퍼터법으로 퇴적한다. 계속해서, 상기 Cu층(5) 상면에만 상기 TaN막(15)을 형성하기 위해, 상기 제1 층간 절연막(3) 상에 퇴적된 여분의 TaN막(15)을 CMP법에 의해 연마·제거한다. 그 결과, 배리어 메탈막(15b)은, 이후의 제조 공정에서, 캐패시터 절연막이 형성되는 제1 Cu 배선층(6)의 상면에 형성되며, 배리어 메탈막(15a)은 캐패시터 절연막이 형성되지 않은 제1 Cu 배선층(6)의 상면에 형성된다.
다음으로 도 2b에 도시한 바와 같이, 상기 제1 층간 절연막(3) 상에 SiN막(9)을 약 50㎚ 형성한다. 상기 SiN막(9) 상에 TaN막(10)을 약 300㎚ 퇴적한다. 또한, 상기 SiN막(9) 및 상기 TaN막(10)을 리소그래피 및 RIE 기술을 이용하여 가공한다. 이에 의해서, MIM형 캐패시터의 캐패시터 절연막(9a) 및 상부 전극막(10a)을 형성한다.
이상의 제조 공정에 의해, 상기 배리어 메탈막(15b)을 하부 전극막으로 하는 MIM형 캐패시터(16)가 형성된다. 따라서, 제1 Cu 배선(5)의 확산 및 산화를 방지하는 배리어 메탈막(15b)은, MIM형 캐패시터의 하부 전극막으로서의 역할도 수행하게 된다.
다음으로 도 2c에 도시한 바와 같이, 상기 제1 층간 절연막(3) 상에 제2 층간 절연막(12)을 약 700㎚ 퇴적하고, CMP법에 의해 상기 제2 층간 절연막(12)을 평탄화한다. 이 때, 상부 전극막(10a) 상의 제2 층간 절연막(12)의 막 두께를 후에 형성되는 배선홈의 깊이와 거의 동일하게 한다. 또한, 리소그래피 및 RIE 기술을 이용하여, 상기 제2 층간 절연막(12)에 제1 배선용 접속 구멍(12a)과 하부 전극용 접속 구멍(12b)을 동시에 형성한다. 제1 배선용 접속 구멍(12a)은 제1 배선층(6)에 도달하고, 하부 전극용 접속 구멍(12b)은 상기 하부 전극막(15b)에 도달한다. 상기 제1 배선용 접속 구멍(12a)과 상기 하부 전극용 접속 구멍(12b)의 깊이는 동일하기 때문에, 하부 전극막(15b)은 오버 에칭되지 않는다.
다음으로 도 2d에 도시한 바와 같이, 리소그래피 및 RIE 기술을 이용하여 상기 제2 층간 절연막(12)에 제2 배선홈(12c)과, 하부 전극용 배선홈(12d)과, 상부 전극용 배선홈(12e)을 동시에 형성한다. 각 배선 구멍(12c, 12d, 12e)의 깊이는 각각 약 300㎚이다. 상기 상부 전극막(10a)은 상기 제2 층간 절연막(12) 상면으로부터 약 300㎚의 깊이에 있다. 이 때문에, 상기 상부 전극용 배선홈(12e)은 상기 상부 전극막(10a)에 도달한다.
다음으로 도 2e에 도시한 바와 같이, 모든 상기 접속 구멍 및 배선홈의 표면에 배리어 메탈막(13)을 퇴적한다. 또한, 모든 상기 접속 구멍 및 배선홈을 Cu층(14)으로 매립하여, 평탄화한다. 이에 의해서, 제1 실시예와 마찬가지로, 제2 배선(14c)과 배선용 플러그(14a)로 이루어지는 제2 배선층과, 하부 전극용 배선(14d)과 하부 전극용 플러그(14b)로 이루어지는 하부 전극용 배선층, 및 상부 전극용 배선(14e)만으로 이루어지는 상부 전극용 배선층이 형성된다.
상기 제2 실시예에 따르면, MIM형 캐패시터(16)의 상부 전극막(10a)은 접속 구멍을 통하지 않고서 상부 전극용 배선(14e)에 접속되어 있다. 이 때문에, 접속 구멍 형성 시에, MIM형 캐패시터(16)의 하부 전극막(15b) 및 상부 전극막(10a)의 오버 에칭을 피할 수 있다. 또한, 복수의 접속 구멍 및 배선홈을 동시에 형성하는 것이 가능하기 때문에, 제조 공정의 증대를 방지할 수 있다.
[제3 실시예]
다음으로 도 3a∼도 3d를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공정에 대하여 설명한다.
제3 실시예에서, 제1 배선층(6)을 형성하기까지의 제조 공정(도 2a)은 제2 실시예와 마찬가지이기 때문에, 설명을 생략한다.
다음으로 도 3a에 도시한 바와 같이, 상기 제1 층간 절연막(3) 상에 SiN막(9)을 약 50㎚ 퇴적한다. 계속해서 상기 SiN막(9) 상에 TaN막(17)을 약 60㎚ 퇴적한다. 또한, 상기 SiN막(9) 및 상기 TaN막(17)을 리소그래피 및 RIE 기술을 이용하여 가공하여, MIM형 캐패시터의 캐패시터 절연막(9a) 및 상부 전극막(17a)을 형성한다. 이상의 제조 공정에 의해, 상기 배리어 메탈막(15b)을 하부 전극막으로 하는 MIM형 캐패시터(18)가 형성된다.
다음으로 도 3b에 도시한 바와 같이, 상기 제1 층간 절연막(3) 상에 제2 층간 절연막(12)을 약 700㎚ 퇴적한다. 다음으로 CMP법에 의해 상기 제2 층간 절연막(12)을 평탄화한다. 또한, 리소그래피 및 RIE 기술을 이용하여, 상기 제2 층간 절연막(12)에 제1 배선용 접속 구멍(12a)과, 하부 전극용 접속 구멍(12b)과, 상부 전극용 접속 구멍(12f)을 동시에 형성한다. 제1 배선용 접속 구멍(12a)은 제1 배선층(6)에 도달한다. 하부 전극용 접속 구멍(12b)은 상기 하부 전극막(15b)에 도달한다. 상부 전극용 접속 구멍(12f)은 상기 상부 전극막(17a)에 도달한다. 상기 상부 전극용 접속 구멍(12f)은 다른 2개의 접속 구멍의 깊이보다 얕다. 이 때문에, 상기 상부 전극막(17a)의 오버 에칭이 염려된다. 그러나, 이들 3개의 접속 구멍의 바닥에 이용되는 재료는 모두 TaN막으로 형성되어 있다. 따라서, 제2 층간 절연막(12)과 상부 전극막(17a)은 에칭 레이트가 다르기 때문에, 상기 상부 전극막(17a)이 에칭 스토퍼로서의 역할을 수행한다. 또한, 상기 캐패시터 절연막(9a)과 상부 전극막(17a)의 두께는 얇다. 이 때문에, 제1 배선용 접속 구멍(12a) 및 하부 전극용 접속 구멍(12b)의 깊이와, 상부 전극용 접속 구멍(12f)의 깊이는 거의 동일하다. 즉, 상기 제1 배선층(6), 상기 하부 전극막(15b), 상기 상부 전극막(17a) 상의 제2 층간 절연막(12)의 막 두께가 거의 동일하다. 따라서, 상기 상부 전극막(17a)이 크게 오버 에칭되지 않는다.
다음으로 도 3c에 도시한 바와 같이, 상기 제2 층간 절연막(12)에 제2 배선홈(12c)과, 하부 전극용 배선홈(12d)과, 상부 전극용 배선홈(12g)을 각각 약 300㎚의 깊이로 리소그래피 및 RIE 기술을 이용하여 동시에 형성한다.
다음으로 도 3d에 도시한 바와 같이, 모든 상기 접속 구멍 및 배선홈의 표면에 배리어 메탈막(13)을 퇴적한다. 또한 모든 상기 접속 구멍 및 배선홈을 Cu층(14)으로 매립하여 평탄화한다. 그 결과, 제1 실시예와 마찬가지로, 제2 배선(14a)과 배선용 플러그(14c)로 이루어지는 제2 배선층, 하부 전극용 배선(14d)과 하부 전극용 플러그(14b)로 이루어지는 하부 전극용 배선층, 및 상부 전극용 배선(14g)과 상부 전극용 플러그(14f)로 이루어지는 상부 전극용 배선층이 형성된다.
상기 제3 실시예에 따르면, 상기 제1 배선층(6)의 상면의 배리어 메탈막(15a), 상기 하부 전극막(15b) 및 상기 상부 전극막(17a)을 동일 재료로 형성하고 있다. 게다가, 이들 막(15a, 15b, 17a)과 제2 층간 절연막(12)은 에칭 레이트가 다르다. 또한, MIM형 캐패시터(18)는 제1, 제2 실시예에 비해 얇다. 이 때문에, 상기 상부 전극막(17a)의 대폭적인 오버 에칭을 피할 수 있다. 또한, 복수의 접속 구멍 및 배선홈을 동시에 형성할 수 있기 때문에, 제조 공정의 증대를 방지할 수 있다.
[제4 실시예]
다음으로 도 4a∼도 4e를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장 치의 제조 공정에 대하여 설명한다.
도 4a에 도시한 바와 같이, 반도체 기판(1) 상에 절연 분리층으로 되는 절연막(2)을 형성한다. 상기 절연막(2) 상에 제1 층간 절연막(3)을 형성한다. 계속해서, 상기 제1 층간 절연막(3)에 배선홈(3a)을 형성한다. 그 후, 상기 배선홈(3a)의 표면에 배리어 메탈막으로서 TaN막(4)을 퇴적하고, 또한 Cu층(5)을 퇴적하여 상기 배선홈(3a)을 매립한다. 다음에 불필요한 상기 Cu층(5) 및 TaN막(4)을 CMP법에 의해 연마·제거하여 평탄화한다. 이와 같이 하여, TaN막(4), Cu층(5)으로 구성된 복수의 제1 배선층(6)이 형성된다. 이 후, 상기 제1 층간 절연막(3) 상에 Cu의 확산 및 산화 방지의 배리어막으로서 SiN막(7)을 퇴적한다.
다음으로 도 4b에 도시한 바와 같이, 상기 제1 층간 절연막(3) 상에 제2 층간 절연막(12)을 약 700㎚ 퇴적한다. 또한, 리소그래피 및 RIE 기술을 이용하여, 상기 제2 층간 절연막(12)에 제1 배선층(6)에 각각 도달하는 배선용 접속 구멍(12a), 및 복수의 전극용 접속 구멍(12h)을 형성한다. 계속해서, 리소그래피 및 RIE 기술을 이용하여, 제2 배선홈(12c) 및 전극용 배선홈(12i)이 형성된다. 제2 배선홈(12c)은 배선용 접속 구멍(12a)과 연결되고, 전극용 배선홈(12i)은 복수의 전극용 접속 구멍(12h)과 연결된다. 또한, 상기 접속 구멍(12a, 12h) 저면의 상기 배리어막(7)을 RIE에 의해 제거하여, 홈(7a, 7b)를 형성한다. 다음으로, 모든 상기 배선홈 및 접속 구멍의 표면 부분에 TaN막(19)을 약 40㎚ 스퍼터법으로 퇴적한다.
다음으로 도 4c에 도시한 바와 같이, 상기 TaN막(19)을 리소그래피 및 RIE 기술을 이용하여 가공하여, 전극용 배선홈(12i) 및 복수의 전극용 접속 구멍(12h) 이외의 TaN막(19)을 제거한다. 그리고, 전극용 배선홈(12i) 및 복수의 전극용 접속 구멍(12h)에 TaN막(19a)을 형성한다. 이 TaN막(19a)은 MIM형 캐패시터의 하부 전극막으로 된다. 또한, 상기 TaN막(19a) 및 상기 제2 층간 절연막(12)의 접속 구멍 및 배선홈의 표면에 SiN막(20)을 플라즈마 CVD법에 의해 약 50㎚ 퇴적한다.
다음으로 도 4d에 도시한 바와 같이, 상기 SiN막(20)을 리소그래피 및 RIE 기술을 이용하여 가공하여, 전극용 배선홈(12i) 및 복수의 전극용 접속 구멍(12h) 이외의 SiN막(20)을 제거한다. 그리고, 전극용 배선홈(12i) 및 복수의 전극용 접속 구멍(12h)에 SiN막(20a)을 형성한다. 이 SiN막(20a)은 MIM형 캐패시터의 캐패시터 절연막으로 된다. 또한, 상기 SiN막(20a) 및 상기 제2 층간 절연막(12)의 표면에 TaN막(21)을 스퍼터법을 이용하여 퇴적한다.
다음으로 도 4e에 도시한 바와 같이, 상기 TaN막(21) 상에 약 100㎚의 Cu 막(도시 생략)을 스퍼터법으로 퇴적한다. 이 후, 전해 도금법에 의해 상기 배선홈 내를 포함하는 제2 층간 절연막(12) 상 전면에 약 800㎚의 Cu층(23)을 퇴적한다. 또한, 불필요한 Cu 및 TaN을 CMP법에 의해 연마·제거함으로써, Cu층(23)을 평탄화한다. 이와 같이 하여, 제2 배선(23c)과 배선용 플러그(23a)로 이루어지는 제2 배선층과, 전극용 배선(23i)과 전극용 플러그(23h)로 이루어지는 전극용 배선층이 형성된다. 또한, 상기 TaN막(21)은, 제1 및 제2 Cu 배선층의 확산 및 산화 방지를 위한 배리어 메탈막(21a)을 형성하고, 또한 전극용 배선의 배리어 메탈막 및 MIM형 캐패시터(22)의 상부 전극막(21b)을 형성한다.
여기서는, 하부 전극용 플러그 형성에 대한 설명을 생략하고 있다. 그러나, 배선용 플러그(23a) 및 전극용 플러그(23h)와 동시에 형성할 수 있다. 즉, 배선용 접속 구멍(12a) 및 전극용 접속 구멍(12h)의 형성 시에, 하부 전극막(19a)과 접촉하고 있는 제1 배선층(6)에 대응하여, 하부 전극 접속 구멍을 형성한다. 또한, 도 4e에 도시한 제조 공정 시에, 상기 하부 전극 접속 구멍에 배리어 메탈막으로 되는 TaN막(21) 및 Cu층(23)을 퇴적하고, 이들을 CMP법에 의해 연마·제거함으로써, 하부 전극용 플러그가 형성된다. 또한, 상부 전극용 플러그는 상기 전극용 플러그(23h), 상부 전극용 배선은 상기 전극용 배선(23i)이 해당된다.
상기 제4 실시예에서, 모든 접속 구멍의 깊이는 동일하다. 이 때문에, 접속 구멍의 깊이의 차이에 의한 하층의 오버 에칭은 없다. 또한, 배선층의 배리어 메탈막(21a)과 MIM형 캐패시터의 상부 전극막(21b)을 동시에 형성할 수 있다. 이 때문에, 제조 공정의 증대를 방지할 수 있다.
또한, 제4 실시예의 MIM형 캐패시터(22)는 입체적 구조를 갖고 있다. 이 때문에, 평행 평판에 의한 캐패시터와 비교하여 대용량의 캐패시터를 작성하는 것이 가능하다. 또한, MIM형 캐패시터의 전극 면적을 크게 하기 위해서는 전극용 접속 구멍(12h)의 개수를 많게 하면 된다(본 실시예에서, 전극용 접속 구멍은 3개임).
또한, 상기 전극용 접속 구멍(12h)의 형상에 따라서도 MIM형 캐패시터의 전극 면적을 크게 할 수 있다.
예를 들면 도 5b에 도시한 바와 같이, 원통 형상의 전극용 접속 구멍(12h)을 연속적으로 배치한 구성을 나타내고 있다. 도 5b는 도 5a의 5B-5B에 따른 상면의 단면도를 나타내고 있다. 여기서, 도 5a는 제4 실시예에서의 반도체 장치의 측면 단면도로, 제2 층간 절연막(12)에 듀얼 다마신법으로 모든 배선홈 및 접속 구멍을 형성한 후의 구조를 나타내고 있다.
또한, 도 5c에 도시한 바와 같이, 상기 전극용 접속 구멍(12h)의 수평 단면은 구형의 홈 형상으로 구성되어 있다. 이러한 구성에 의해서도, MIM형 캐패시터의 전극 면적을 크게 하는 것이 가능하다. 도 5c도 도 5b와 마찬가지로, 도 5a의 5B-5B를 따른 상면의 단면도를 나타내고 있다.
또한, 제4 실시예는, 평탄한 배리어막(7) 상에 제2 층간 절연막(12)을 퇴적한다. 이 때문에, CMP법에 의해 제2 층간 절연막을 연마·제거할 필요가 없다. 층간 절연막의 재료로서 이용하는 메틸폴리실록산 등의 저유전률의 절연 재료는 CMP법에 의한 연마에 의해 손상 받기 쉬운 성질을 갖고 있다. 제4 실시예는, 층간 절연막을 연마하는 공정이 불필요하기 때문에, 양호한 디바이스 특성을 유지할 수 있다.
[제5 실시예]
다음으로 도 6a∼도 6f를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정에 대하여 설명한다.
제5 실시예에서, 배리어막(7)을 형성하기까지의 제조 공정(도 4a)은, 제4 실시예와 마찬가지이기 때문에 설명은 생략한다.
도 6a에 도시한 바와 같이, 상기 배리어막(7) 상에 제2 층간 절연막(12)을 약 700㎚ 퇴적한다. 리소그래피 및 RIE 기술을 이용하여, 상기 제2 층간 절연막(12)에 제1 배선층(6)에 도달하는 배선용 접속 구멍(12a) 및 복수의 전극용 접속 구멍(12h)을 형성한다. 계속해서, 리소그래피 및 RIE 기술에 의해, 제2 배선홈(12c) 및 전극용 배선홈(12i)을 형성한다. 제2 배선홈(12c)은 배선용 접속 구멍(12a)에 연결되고, 전극용 배선홈(12i)은 복수의 전극용 접속 구멍(12h)에 연결된다. 또한, 상기 각 전극용 접속 구멍(12h)의 저면의 상기 배리어막(7)을 RIE에 의해 제거하여, 홈(7b)을 형성한다.
상기 제4 실시예에서, 도 4b에 도시한 배리어막(7)의 홈(7b)과, 배선용 접속 구멍(12a)의 홈(7a)은 동시에 형성하였다. 그러나, 제5 실시예에서, 배선용 접속 구멍(12a)의 홈(7a)은 후 공정에서 형성한다. 이것은 MIM형 캐패시터 형성 과정에서 반복하여 행해지는 리소그래피, RIE 및 레지스트 박리 등에 의해 제1 배선층(6)에 대한 손상을 방지하기 위해서이다.
다음으로, 모든 상기 배선홈 및 접속 구멍의 표면 부분에 TaN막(19)을 약 40㎚ 스퍼터법으로 퇴적한다.
다음으로 도 6b에 도시한 바와 같이, 상기 TaN막(19)을 리소그래피 및 RIE 기술을 이용하여 가공하여, 전극용 배선홈(12i) 및 복수의 전극용 접속 구멍(12h) 이외의 TaN막(19)을 제거한다. 그리고, 전극용 배선홈(12i) 및 복수의 전극용 접속 구멍(12h)에 TaN막(19a)을 형성한다. 이 TaN막(19a)은 MIM형 캐패시터의 하부 전극막으로 된다. 또한, 상기 TaN막(19a) 및 제2 층간 절연막(12)의 접속 구멍 및 배선홈의 표면 부분에 SiN막(20)을 플라즈마 CVD법에 의해 약 50㎚ 퇴적한다.
다음으로 도 6c에 도시한 바와 같이, 상기 SiN막(20)을 리소그래피 및 RIE 기술을 이용하여 가공하여, 전극용 배선홈(12i) 및 복수의 전극용 접속 구멍(12h) 이외의 SiN막(20)을 제거한다. 그리고, 전극용 배선홈(12i) 및 복수의 전극용 접속 구멍(12h)에 SiN막(20a)을 형성한다. 이 SiN막(20a)은 MIM형 캐패시터의 캐패시터 절연막으로 된다.
다음으로 도 6d에 도시한 바와 같이, 상기 제1 배선용 접속 구멍(12a)의 저면의 상기 배리어막(7)을 RIE에 의해 제거하여, 홈(7a)을 형성한다.
다음으로 도 6e에 도시한 바와 같이, 상기 SiN막(20a) 및 상기 제2 층간 절연막(12)의 표면 부분에 TaN막(21)을 약 60㎚ 퇴적한다. 계속해서, 상기 TaN막(21) 상에 약 100㎚의 Cu막을 스퍼터법으로 퇴적한다. 이러한 구조 위에, 전해 도금법에 의해 약 800㎚의 Cu층(23)을 퇴적한다. 이 후, 불필요한 Cu층 및 TaN막을 연마·제거함으로써, Cu층(23)을 평탄화하고, 제2 층간 절연막(12)을 노출시킨다.
상기 제5 실시예에 따르면, 제4 실시예와 마찬가지로, 상기 TaN막(21b)을 상부 전극막으로 한 MIM형 캐패시터(22)를 형성할 수 있다. 제5 실시예에서, MIM형 캐패시터(22)의 형성 영역 이외의 배선층은, MIM형 캐패시터의 상부 전극막(21b) 및 제1 배선층의 배리어 메탈막(21a)을 퇴적하기 직전에 노출된다. 이 때문에, Cu층(5)의 표면의 산화 혹은 부식을 방지할 수 있다.
상기 각 실시예에서, MIM형 캐패시터의 상부 및 하부 전극막의 재료로서 TiN막 혹은 TaN막을 이용하였다. 그러나, 이에 한정되는 것이 아니며, Cu의 확산 및 산화 방지의 기능을 갖고, 또한, 일 함수가 높은 금속 도전성 재료로서의, 예를 들 면 WN, W-Si-N 혹은 Ti-Si-N 등을 이용하는 것도 가능하다.
또한, 각 실시예에서, 캐패시터 절연막으로서 SiN막을 이용하고 있다. 그러나, 이에 한정되는 것이 아니며, SiON막이나 Ta2O5막 등의 유전체막을 이용하는 것도 가능하다.
또한, 층간 절연막은 메틸폴리실록산에 한정되지 않는다. 그러나, 디바이스를 고속 동작시키기 위해, 저유전률의 절연막인 것이 바람직하다. 또한, TaN 등의 상기 캐패시터 절연막의 재료와 에칭 레이트가 다를 필요가 있다. 이들 조건을 충족시키는 재료로서, 예를 들면, 폴리아릴렌 에테르나 HSQ(상품명: FOx) 등을 이용하는 것이 가능하다.
또한, 배선 재료로서 Cu를 사용하였지만, 상기 Cu 대신에 Al, Au, Ag, W 등의 다른 금속도 사용할 수 있다.
또한, 상기 각 실시예에서, MIM형 캐패시터는 제1, 제2 층간 절연막 사이에 형성하였다. 그러나, 이에 한정되는 것이 아니며, 제2, 제3 층간 절연막 사이, 혹은 그 이외의 층간에 MIM형 캐패시터를 형성하는 경우에도 각 실시예를 적용하는 것이 가능하다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗 어나지 않고 다양한 변경들이 생성될 수 있다.
본 발명에 따르면, 복수의 접속 구멍 및 배선홈을 동시에 형성하는 것이 가능하기 때문에, 제조 공정의 증대를 방지할 수 있다.

Claims (26)

  1. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막에 형성된 제1 배선층 - 상기 제1 배선층은 상기 제1 층간 절연막의 표면에 노출됨 -;
    상기 제1 층간 절연막 상에 형성된 MIM형 캐패시터 - 상기 MIM형 캐패시터는 상기 제1 층간 절연막 상에 형성된 하부 전극막, 상기 하부 전극막 상에 형성된 유전체막, 및 상기 유전체막 상에 형성된 상부 전극막을 포함함 -;
    상기 제1 층간 절연막 및 상기 MIM형 캐패시터 상에 형성된 제2 층간 절연막;
    상기 제2 층간 절연막 내에 형성된 제2 배선층, 하부 전극용 배선 및 상부 전극용 배선 - 상기 상부 전극용 배선은 상기 상부 전극막에 직접 접촉됨 -;
    상기 제1 배선층과 상기 제2 배선층을 접속하는 배선용 플러그; 및
    상기 하부 전극막과 상기 하부 전극용 배선을 접속하는 하부 전극용 플러그
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 상부 전극막 상의 제2 층간 절연막의 막 두께는, 상기 제2 배선층, 하 부 전극용 배선, 및 상부 전극용 배선의 막 두께와 거의 동일하게 되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 하부 전극용 플러그의 깊이는, 상기 캐패시터 절연막의 막 두께와 상부 전극막의 막 두께를 더한 두께와 거의 동일하게 되어 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 하부 전극막 및 상기 상부 전극막은, TaN, TiN, WN, W-Si-N, Ti-Si-N, Ta-Si-N의 군으로부터 선택되는 적어도 하나의 재료를 포함하는 반도체 장치.
  5. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 내에 형성된 제1 배선층 - 상기 제1 배선층은 상기 제1 층간 절연막 내에 형성된 홈과, 이 홈 내에 매립된 금속막을 갖고, 상기 제1 배선층은 상기 제1 층간 절연막의 표면에 노출됨 -;
    상기 제1 배선층의 제1 부분의 상면에 형성된 MIM형 캐패시터 - 상기 MIM형 캐패시터는 상기 제1 배선층, 상기 제1 배선층의 제1 부분의 상면에 형성된 유전체막, 및 상기 유전체막 상에 형성된 도전막으로 이루어지는 상부 전극막을 포함함 -;
    상기 MIM형 캐패시터 및 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막;
    상기 제2 층간 절연막 내에 형성된 하부 전극용 배선;
    상기 제2 층간 절연막 내에 형성된 하부 전극용 플러그 - 상기 하부 전극용 플러그는 상기 제1 배선층의 제2 부분과 상기 하부 전극용 배선을 접속함 -; 및
    상기 제2 층간 절연막 내에 형성된 상부 전극용 배선 - 상기 상부 전극용 배선은 상기 상부 전극막에 직접 접속됨 -
    을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 층간 절연막 내에 형성된 제2 배선층;
    상기 제2 층간 절연막 내에 형성된 제3 배선층; 및
    상기 제2 층간 절연막 내에 형성된 배선용 플러그 - 상기 배선용 플러그는 상기 제2 배선층과 상기 제3 배선층을 접속함 -
    를 더 포함하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 배선층은 금속 배선과, 상기 금속 배선의 상면에 형성된 배리어 메탈막으로 구성되어 있는 반도체 장치.
  8. 제5항에 있어서,
    상기 상부 전극막 상의 제2 층간 절연막의 막 두께는, 하부 전극용 배선, 및 상부 전극용 배선의 막 두께와 거의 동일하게 되어 있는 반도체 장치.
  9. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 내에 형성된 제1, 제2 배선층 - 상기 제1, 제2 배선층은 상기 제1 층간 절연막의 표면에 노출됨 -;
    상기 제1 배선층의 제1 부분의 상면에 형성된 MIM형 캐패시터 - 상기 MIM형 캐패시터는 상기 제1 배선층, 상기 제1 배선층의 제1 부분의 상면에 형성된 유전체막, 및 상기 유전체막 상에 형성된 도전막으로 이루어지는 상부 전극막을 포함함 -;
    상기 MIM형 캐패시터 및 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막 - 상기 제2 배선층 상의 상기 제2 층간 절연막의 두께, 상기 제1 배선층의 제2 부분 상의 상기 제2 층간 절연막의 두께, 및 상기 상부 전극막 상의 상기 제2 층간 절연막의 두께는 거의 동일하게 설정되어 있음 -;
    상기 제2 층간 절연막 내에 형성된 제3 배선층, 하부 전극용 배선층, 및 상부 전극용 배선층;
    상기 제2 층간 절연막 내에 형성된 제1 플러그 - 상기 제1 플러그는 상기 제2 배선층과 제3 배선층을 접속함 -;
    상기 제2 층간 절연막 내에 형성된 제2 플러그 - 상기 제2 플러그는 상기 하부 전극용 배선층과 제1 배선층의 제2 부분을 접속함 -; 및
    상기 제2 층간 절연막 내에 형성된 제3 플러그 - 상기 제3 플러그는 상기 상부 전극용 배선층과 상기 상부 전극막을 접속함 -
    를 포함하는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 제1 배선홈을 형성하는 단계;
    상기 제1 배선홈에 금속막을 매립하여 제1 배선층을 형성하는 단계;
    상기 제1 층간 절연막 상에 하부 전극막을 형성하는 단계;
    상기 하부 전극막 상에 유전체막으로 이루어지는 캐패시터 절연막을 형성하는 단계;
    상기 캐패시터 절연막 상에 제2 도전막으로 이루어지는 상부 전극막을 형성하는 단계;
    상기 제1 층간 절연막 상, 및 상기 하부 전극막, 캐패시터 절연막 및 상부 전극막을 갖는 MIM형 캐패시터 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막에 상기 제1 배선층에 도달하는 배선용 접속 구멍, 상기 하부 전극막에 도달하는 하부 전극용 접속 구멍을 형성하는 단계;
    상기 제2 층간 절연막에 제2 배선홈, 하부 전극용 배선홈 및 상부 전극용 배선홈을 형성하는 단계 - 상기 상부 전극용 배선홈은 상기 상부 전극막에 도달하고 있고, 상기 제2 배선홈은 배선용 접속 구멍에 연결되며, 하부 전극용 배선홈은 하부 전극용 접속 구멍에 연결됨 -; 및
    상기 배선용 접속 구멍 및 하부 전극용 접속 구멍 및 제2 배선홈, 하부 전극용 배선홈 및 상부 전극용 배선홈에 금속막을 매립하여, 제2 배선층, 하부 전극용 배선층 및 상부 전극용 배선층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 하부 전극막 및 상기 상부 전극막은, TaN, TiN, WN, W-Si-N, Ti-Si-N, Ta-Si-N의 군으로부터 선택되는 적어도 하나의 재료를 포함하는 반도체 장치의 제 조 방법.
  21. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 제1 배선홈을 형성하는 단계;
    상기 제1 배선홈에 금속막을 형성하는 단계;
    상기 금속막 상면에 배리어 메탈막을 형성하고, 상기 금속막과 상기 배리어 메탈막으로 이루어지는 제1 배선층을 형성하는 단계;
    상기 제1 배선층의 제1 부분의 상면에 유전체막을 형성하는 단계;
    상기 유전체막 상에 도전막을 형성하고, MIM형 캐패시터를 형성하는 단계 - 상기 MIM형 캐패시터는 하부 전극막으로서의 상기 제1 배선층, 캐패시터 절연막으로서의 상기 유전체막, 상부 전극막으로서의 상기 도전막을 갖고 있음 -;
    상기 제1 층간 절연막 상 및 MIM형 캐패시터 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 내에 배선용 접속 구멍, 하부 전극용 접속 구멍을 형성하는 단계;
    상기 제2 층간 절연막 내에 제2 배선홈, 하부 전극용 배선홈 및 상부 전극용 배선홈을 형성하는 단계 - 상기 상부 전극용 배선홈은 상기 상부 전극막에 도달하고, 상기 제2 배선홈은 상기 배선용 접속 구멍에 연결되며, 상기 하부 전극용 배선홈은 하부 전극용 접속 구멍에 연결되어 있음 -; 및
    상기 배선용 접속 구멍, 하부 전극용 접속 구멍, 제2 배선홈, 하부 전극용 배선홈 및 상부 전극용 배선홈에 금속막을 매립하여, 제2 배선층, 하부 전극용 배선층 및 상부 전극용 배선층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 하부 전극막 및 상기 상부 전극막은, TaN, TiN, WN, W-Si-N, Ti-Si-N, Ta-Si-N의 군으로부터 선택되는 적어도 하나의 재료를 포함하는 반도체 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 배선용 접속 구멍, 하부 전극용 접속 구멍의 형성과 동시에 상부 전극용 배선 구멍을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  24. 삭제
  25. 삭제
  26. 삭제
KR1020020021913A 2001-04-23 2002-04-22 캐패시터를 갖는 반도체 장치 및 그 제조 방법 KR100559270B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00123873 2001-04-23
JP2001123873A JP3895126B2 (ja) 2001-04-23 2001-04-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20020082145A KR20020082145A (ko) 2002-10-30
KR100559270B1 true KR100559270B1 (ko) 2006-03-10

Family

ID=18973359

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020021913A KR100559270B1 (ko) 2001-04-23 2002-04-22 캐패시터를 갖는 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20020153554A1 (ko)
JP (1) JP3895126B2 (ko)
KR (1) KR100559270B1 (ko)
CN (2) CN1197159C (ko)
TW (1) TW544738B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390952B1 (ko) * 2000-06-28 2003-07-10 주식회사 하이닉스반도체 커패시터 제조 방법
JP4947849B2 (ja) * 2001-05-30 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
US6593185B1 (en) * 2002-05-17 2003-07-15 United Microelectronics Corp. Method of forming embedded capacitor structure applied to logic integrated circuit
JP4037711B2 (ja) * 2002-07-26 2008-01-23 株式会社東芝 層間絶縁膜内に形成されたキャパシタを有する半導体装置
KR100477541B1 (ko) * 2002-07-31 2005-03-18 동부아남반도체 주식회사 엠아이엠 캐패시터 형성방법
EP2328171A1 (en) * 2002-12-27 2011-06-01 Fujitsu Semiconductor Limited Method of producing dram integrated circuit device
JP2004273920A (ja) * 2003-03-11 2004-09-30 Toshiba Corp 半導体装置
US6680521B1 (en) * 2003-04-09 2004-01-20 Newport Fab, Llc High density composite MIM capacitor with reduced voltage dependence in semiconductor dies
US6934143B2 (en) 2003-10-03 2005-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure
CN100353487C (zh) * 2004-05-12 2007-12-05 联华电子股份有限公司 电容的制作方法
CN100359689C (zh) * 2004-08-13 2008-01-02 上海华虹Nec电子有限公司 Cmos器件上的金属-绝缘体-金属电容的制造方法
JP4679270B2 (ja) 2005-06-30 2011-04-27 株式会社東芝 半導体装置およびその製造方法
KR100741874B1 (ko) 2005-12-28 2007-07-23 동부일렉트로닉스 주식회사 금속-절연체-금속 구조의 커패시터를 제조하는 방법
US7402883B2 (en) * 2006-04-25 2008-07-22 International Business Machines Corporation, Inc. Back end of the line structures with liner and noble metal layer
JP5010939B2 (ja) * 2007-02-19 2012-08-29 株式会社東芝 半導体装置の製造方法
JP2008277546A (ja) * 2007-04-27 2008-11-13 Rohm Co Ltd 半導体装置
KR100815969B1 (ko) * 2007-06-26 2008-03-24 주식회사 동부하이텍 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
US7745324B1 (en) 2009-01-09 2010-06-29 International Business Machines Corporation Interconnect with recessed dielectric adjacent a noble metal cap
CN101989621B (zh) * 2009-08-06 2012-03-07 中芯国际集成电路制造(上海)有限公司 Mim电容器及其制造方法
US8236645B1 (en) * 2011-02-07 2012-08-07 GlobalFoundries, Inc. Integrated circuits having place-efficient capacitors and methods for fabricating the same
JP2012174761A (ja) * 2011-02-18 2012-09-10 Toshiba Corp 半導体装置の製造方法及び半導体装置
CN102751177A (zh) * 2012-07-26 2012-10-24 上海宏力半导体制造有限公司 电容结构及其制作方法
US9196583B1 (en) * 2014-05-09 2015-11-24 Qualcomm Incorporated Via material selection and processing
US9570456B1 (en) 2015-07-22 2017-02-14 United Microelectronics Corp. Semiconductor integrated device including capacitor and memory cell and method of forming the same
US10164003B2 (en) * 2016-01-14 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. MIM capacitor and method of forming the same
JP7341811B2 (ja) * 2019-09-20 2023-09-11 株式会社東芝 半導体装置及び半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JPH11330235A (ja) * 1998-05-11 1999-11-30 Sony Corp 半導体装置の絶縁層加工方法および半導体装置の絶縁層加工装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
JP3887035B2 (ja) * 1995-12-28 2007-02-28 株式会社東芝 半導体装置の製造方法
TW377495B (en) * 1996-10-04 1999-12-21 Hitachi Ltd Method of manufacturing semiconductor memory cells and the same apparatus
US6285050B1 (en) * 1997-12-24 2001-09-04 International Business Machines Corporation Decoupling capacitor structure distributed above an integrated circuit and method for making same
JP3296324B2 (ja) * 1999-04-07 2002-06-24 日本電気株式会社 半導体メモリ装置の製造方法
JP3505465B2 (ja) * 2000-03-28 2004-03-08 株式会社東芝 半導体装置及びその製造方法
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JPH11330235A (ja) * 1998-05-11 1999-11-30 Sony Corp 半導体装置の絶縁層加工方法および半導体装置の絶縁層加工装置

Also Published As

Publication number Publication date
KR20020082145A (ko) 2002-10-30
JP2002319625A (ja) 2002-10-31
US20020153554A1 (en) 2002-10-24
TW544738B (en) 2003-08-01
CN1197159C (zh) 2005-04-13
JP3895126B2 (ja) 2007-03-22
CN1392613A (zh) 2003-01-22
CN1617340A (zh) 2005-05-18
CN100339991C (zh) 2007-09-26

Similar Documents

Publication Publication Date Title
KR100559270B1 (ko) 캐패시터를 갖는 반도체 장치 및 그 제조 방법
US7332764B2 (en) Metal-insulator-metal (MIM) capacitor and method of fabricating the same
KR100389174B1 (ko) 금속 캐패시터 및 이의 형성 방법
US20050145988A1 (en) Semiconductor device and method of fabricating the same
US7470609B2 (en) Semiconductor device and method for manufacturing the same
JP2007221161A (ja) 半導体デバイスで用いられるキャパシタとその製造方法
JP2002141417A (ja) 並列キャパシタの積層構造と製造方法
US20060003578A1 (en) Method of manufacturing a semiconductor device
KR100806034B1 (ko) Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법
EP1471566A2 (en) Semiconductor device and method for fabricating the same
JP2002176055A (ja) 半導体装置及びその製造方法
US20090115023A1 (en) Capacitor of semiconductor device and method for manufacturing the same
JP2002064140A (ja) 半導体装置およびその製造方法
WO2009122496A1 (ja) 半導体装置及びその製造方法
KR101153224B1 (ko) 다마신 공정에 의해 형성된 캐패시터와 금속 배선을 갖는 반도체 소자 제조방법
US20040192008A1 (en) Semiconductor device including interconnection and capacitor, and method of manufacturing the same
JP2006310894A (ja) 半導体装置及びその製造方法
US7005343B2 (en) Semiconductor device and method of manufacturing the same
KR101044612B1 (ko) 반도체 소자의 제조 방법
KR100774816B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조
KR20090065529A (ko) 반도체장치 및 반도체장치의 제조방법
KR100435784B1 (ko) 반도체 소자의 금속배선 형성 방법
KR20040073691A (ko) 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법
JP2005175328A (ja) 半導体装置及びその製造方法
KR20030051072A (ko) 아날로그 커패시터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120223

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee